半導体装置およびその製造方法
【課題】外部基板との接合による、基板に形成された素子における不具合の発生を抑制する手段を提供する。
【解決手段】半導体装置１００は、基板１１１と応力形成膜１４０とを備える。基板１１１の第１面の一端部分および他端部分には突起部１３０が形成される。基板１１１には、半導体素子１１２が形成される。応力形成膜１４０は、基板１１１の第１面の反対側の第２面に接するように形成される。応力形成膜１４０の形状は、外部基板２００と突起部１３０との接合により生じる第１応力Ｐ１０の少なくとも一部を相殺する第２応力Ｐ２０を生じさせる形状である。
【解決手段】半導体装置１００は、基板１１１と応力形成膜１４０とを備える。基板１１１の第１面の一端部分および他端部分には突起部１３０が形成される。基板１１１には、半導体素子１１２が形成される。応力形成膜１４０は、基板１１１の第１面の反対側の第２面に接するように形成される。応力形成膜１４０の形状は、外部基板２００と突起部１３０との接合により生じる第１応力Ｐ１０の少なくとも一部を相殺する第２応力Ｐ２０を生じさせる形状である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部基板と接合される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの接合において、バンプを利用したフリップチップ接合が主流になりつつある。
【０００３】
特許文献１には、２段形状のバンプを利用することにより、フリップチップ接合時における半導体デバイスの接合ダメージを低減する技術（以下、従来技術Ａ）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２９４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術Ａでは、以下の問題点がある。
【０００６】
図５は、従来技術Ａの問題点を説明するための図である。
【０００７】
図５（ａ）は、従来技術Ａを利用した半導体装置１０００の構成を示す図である。なお、図５（ａ）は、２段形状のバンプの形状を簡略化して、バンプ５３２として示している。
【０００８】
図５（ａ）に示されるように、基板５１１には、アクティブエリア５１２が形成される。アクティブエリア５１２には電子回路が構成される。アクティブエリア５１２には、例えば、トランジスタ等の複数の半導体素子が形成される。当該半導体素子は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【０００９】
基板５１１の一端部分および他端部分には、電極パッド５３１が形成される。アクティブエリア５１２に形成される半導体素子は、図示されない配線により、電極パッド５３１と電気的に接続される。
【００１０】
基板５１１の上面のうち、電極パッド５３１が形成されている以外の部分には、保護膜５２０が形成される。すなわち、電極パッド５３１は、バンプ５３２が形成される前は、外部に露出される。各電極パッド５３１上には、バンプ５３２が形成される。各電極パッド５３１と、バンプ５３２とは電気的に接続される。
【００１１】
図５（ｂ）は、半導体装置１０００と外部基板１２００とを接合した状態を示す図である。
【００１２】
図５（ｂ）において、外部基板１２００は、例えば、配線基板である。外部基板１２００において、半導体装置１０００と電気的に接合される部分には、外部電極１２１０が形成される。この場合、外部電極１２１０と、バンプ５３２とが圧着されることにより、外部電極１２１０と、バンプ５３２とが電気的に接合される。すなわち、外部基板１２００と、半導体装置１０００とが接合される。
【００１３】
なお、半導体装置１０００の保護膜５２０と、外部基板１２００の底面のうち外部電極１２１０が形成されている以外の部分との間の空間は、接合樹脂５５０により充填される。接合樹脂５５０の主な材料は、例えば、アンダーフィル剤である。
【００１４】
図５（ｃ）は、半導体装置１０００と外部基板１２００との接合によって、接合樹脂５５０に生じる応力を示す図である。
【００１５】
この場合、接合樹脂５５０には、当該接合樹脂５５０から外部基板１２００に向かう方向へ応力Ｐ３０が発生する。
【００１６】
応力Ｐ３０は、端部応力Ｐ３１と、中心部応力Ｐ３２とを含む。端部応力Ｐ３１は、バンプ５３２の近傍部分に加わる応力である。すなわち、端部応力Ｐ３１は、基板５１１のうち、バンプ５３２の近傍部分に加わる応力である。中心部応力Ｐ３２は、基板５１１のうち、２つのバンプ５３２の中心部分に加わる応力である。
【００１７】
端部応力Ｐ３１は、中心部応力Ｐ３２より十分に大きい。そのため、アクティブエリア５１２において端部応力Ｐ３１が加わる部分の近傍に形成される半導体素子には、アクティブエリア５１２において中心部応力Ｐ３２が加わる部分の近傍に形成される半導体素子より大きな応力がかかる。
【００１８】
すなわち、半導体装置１０００と外部基板１２００との接合により、基板５１１には、位置によって異なる応力が加わる。すなわち、基板５１１のアクティブエリア５１２に形成される複数の半導体素子の各々には、異なる応力が加わる。
【００１９】
その結果、基板５１１に形成される一部の半導体素子に不具合が生じやすくなるという問題が発生する。当該不具合は、例えば、基板５１１が破損し、それにより、半導体素子の一部が破損することにより、半導体素子の電気的特性が、設計値から大きくずれるという不具合である。
【００２０】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、外部基板との接合による、基板に形成された素子における不具合の発生を抑制することを可能とした半導体装置等を提供することである。
【課題を解決するための手段】
【００２１】
上述の課題を解決するために、この発明のある局面に従う半導体装置は、外部基板と接合される。半導体装置は、平面状の基板と、前記基板の少なくとも一部に形成される応力形成膜とを備え、前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、前記基板の第１面の一端部分および他端部分には突起部が形成され、前記基板には、半導体素子が形成され、前記応力形成膜は、前記基板の前記第２面に接するように形成され、前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である。
【００２２】
すなわち、半導体装置は、基板と、応力形成膜とを備える。基板の第１面の一端部分および他端部分には突起部が形成される。前記基板には、半導体素子が形成される。前記応力形成膜は、前記基板の前記第２面に接するように形成される。前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である。
【００２３】
したがって、半導体装置と外部基板との接合により基板に加わる応力を、基板に応力形成膜が形成されていない場合より小さくできる。その結果、半導体装置と外部基板との接合による、基板に形成された半導体素子における不具合の発生を抑制することができる。
【００２４】
また、好ましくは、前記突起部は、前記半導体素子と電気的に接続される電極パッドと、前記電極パッドと電気的に接続されるバンプとを含む。
【００２５】
また、好ましくは、前記応力形成膜の形状は、閉ループ形状であり、前記応力形成膜は、前記基板の前記第２面の周縁部に形成される。
【００２６】
また、好ましくは、前記応力形成膜の形状は、閉ループ形状であり、前記応力形成膜の形状は、８角形である。
【００２７】
また、好ましくは、前記応力形成膜の形状は、楕円である。
【００２８】
また、好ましくは、前記応力形成膜は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される。
【００２９】
また、好ましくは、前記基板の側面と、前記応力形成膜の側面とは、同一平面上にある。
【００３０】
また、好ましくは、前記応力形成膜の一部または全ては、樹脂系材料により構成される。
【００３１】
また、好ましくは、前記応力形成膜の一部または全ては、酸化膜または窒化膜により構成される。
【００３２】
また、好ましくは、前記半導体装置と前記外部基板との接合は、フリップチップ接合である。
【００３３】
この発明の他の局面に従う半導体装置の製造方法は、半導体素子が形成された平面状の基板を備え、外部基板と接合される半導体装置の製造方法である。前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、前記半導体装置の製造方法は、前記基板の第１面の一端部分および他端部分に突起部を形成する工程と、前記基板の前記第２面に接するように応力形成膜を形成する工程と、前記応力形成膜の形状を、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程とを含む。
【００３４】
また、好ましくは、前記半導体装置の製造方法は、さらに、前記突起部を形成する工程と前記応力形成膜を形成する工程との間に、前記基板の厚さが５０〜３００μｍになるように、前記基板を削る工程を含む。
【００３５】
また、好ましくは、前記半導体装置と前記外部基板との接合は、フリップチップ接合である。
【発明の効果】
【００３６】
本発明により、半導体装置と外部基板との接合による、基板に形成された半導体素子における不具合の発生を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】第１の実施の形態における半導体装置を説明するための図である。
【図２】応力形成膜の形状を説明するための図である。
【図３】半導体装置の製造方法を説明するための図である。
【図４】半導体装置の製造方法を説明するための図である。
【図５】従来技術Ａの問題点を説明するための図である。
【発明を実施するための形態】
【００３８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。また、図面は説明のために一部を強調するなどデフォルメすることがあり、必ずしも図面に現れる比率が正しいとは限らない。
【００３９】
＜第１の実施の形態＞
図１は、第１の実施の形態における半導体装置１００を説明するための図である。
【００４０】
図１（ａ）は、第１の実施の形態における半導体装置１００の断面図である。
【００４１】
図１（ａ）に示されるように、半導体装置１００は、基板１１１と、保護膜１２０と、電極パッド１３１と、バンプ１３２と、応力形成膜１４０とを含む。
【００４２】
基板１１１の形状は、平面状である。基板１１１を構成する主な材料は、Ｓｉ（シリコン）、ＧａＡｓ等である。基板１１１の厚みは、例えば、５０〜３００μｍである。
【００４３】
基板１１１は、第１面と、該第１面の反対側の面である第２面とを有する。第１面は、電極パッド１３１等が形成される面である。第２面は、応力形成膜１４０が形成される面である。図１（ａ）において、第１面は上面である。また、第２面は、下面（底面）である。
【００４４】
なお、半導体装置１００の向きが上下方向に反転した場合、第１面は下面であり、第２面は上面である。
【００４５】
基板１１１内には、水平方向に並ぶ複数の半導体素子１１２が形成される。なお、半導体素子１１２は、基板１１１上に形成されてもよい。すなわち、基板１１１には、半導体素子１１２が形成される。
【００４６】
なお、基板１１１に形成される半導体素子１１２は、１つであってもよい。
【００４７】
半導体素子１１２は、例えば、ＭＯＳＦＥＴである。なお、半導体素子１１２は、ＭＯＳＦＥＴに限定されることなく、他の半導体素子であってもよい。
【００４８】
基板１１１の第１面の一端部分および他端部分には、電極パッド１３１が形成される。電極パッド１３１は、半導体素子１１２と外部基板との電気的接合をとるための電極パッドである。電極パッド１３１の材料は、例えば、Ａｌである。
【００４９】
各半導体素子１１２は、図示されない配線により、電極パッド１３１と電気的に接続される。
【００５０】
基板１１１の第１面のうち、電極パッド１３１が形成されている以外の部分には、表面保護膜としての保護膜１２０が形成される。また、電極パッド１３１の一部にも、保護膜１２０が形成される。保護膜１２０の主な材料は、例えば、ＳｉＮである。
【００５１】
なお、電極パッド１３１上の一部には、保護膜１２０が形成されなくてもよい。
【００５２】
すなわち、電極パッド１３１の少なくとも一部は、バンプ１３２が形成される前は、外部に露出される。
【００５３】
保護膜１２０が形成された後、各電極パッド１３１上には、バンプ１３２が形成される。各電極パッド１３１と、バンプ１３２とは電気的に接続される。
【００５４】
バンプ１３２は、例えば、パッケージ基板等の外部基板と電気的接合を取るためのものである。バンプ１３２の主な材料は、Ａｕ、Ｃｕなどである。なお、バンプ１３２は、通常、めっき方式などにより形成される。
【００５５】
電極パッド１３１とバンプ１３２とから、突起部１３０が形成される。すなわち、突起部１３０は、半導体素子１１２と電気的に接続される電極パッド１３１と、電極パッド１３１と電気的に接続されるバンプ１３２とを含む。
【００５６】
すなわち、基板１１１の第１面の一端部分および他端部分には、電極パッド１３１とバンプ１３２とから構成される突起部１３０が形成される。
【００５７】
本実施の形態の特徴として、基板１１１の第２面に接するように、応力形成膜１４０が形成される。なお、応力形成膜１４０の側面と、基板１１１の側面とが同一平面上に存在するように、応力形成膜１４０は形成される。すなわち、基板１１１の側面と、応力形成膜の側面とは、同一平面上にある。
【００５８】
図２は、応力形成膜１４０の形状を説明するための図である。図２は、基板１１１の第２面（底面）から応力形成膜１４０を視た場合の応力形成膜１４０の形状を示す図である。
【００５９】
図２（ａ）は、一例としての応力形成膜１４０の形状を示す平面図である。なお、図２（ａ）には、説明のために、応力形成膜１４０に含まれない基板１１１も示される。後述する図２（ｂ）、図２（ｃ）、図２（ｄ）においても、説明のために、応力形成膜１４０に含まれない基板１１１も示される。
【００６０】
図２（ａ）に示されるように、応力形成膜１４０の形状は、閉ループ形状である。また、応力形成膜１４０は、基板の第２面の周縁部に形成される。
【００６１】
応力形成膜１４０の主な材料は、樹脂系材料である。すなわち、応力形成膜１４０の一部または全ては、樹脂系材料により構成される。当該樹脂系材料は、一例として、ポリイミドなどである。応力形成膜１４０の材料として、樹脂系材料が用いられる場合、樹脂塗布により応力形成膜１４０が形成される。
【００６２】
なお、応力形成膜１４０の主な材料は、樹脂系材料に限定されない。応力形成膜１４０の主な材料は、例えば、酸化膜または窒化膜（ＳｉＮ膜）であってもよい。すなわち、応力形成膜１４０の一部または全ては、酸化膜または窒化膜により構成される。この場合、応力形成膜１４０は、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００６３】
半導体装置１００に応力形成膜１４０が形成されることにより、半導体装置１００の内部から基板１１１の第２面（底面）へ向かう方向へ応力が生じる。
【００６４】
図１（ｂ）を参照して、半導体装置１００は、外部基板２００と電気的に接合される。半導体装置１００と外部基板２００との接合は、フリップチップ接合である。
【００６５】
外部基板２００において、半導体装置１００と電気的に接合される部分には、外部電極２１０が形成される。この場合、外部電極２１０と、バンプ１３２とが圧着されることにより、外部電極２１０と、バンプ１３２とが電気的に接合される。
【００６６】
すなわち、半導体装置１００の突起部１３０と、外部基板２００の外部電極２１０とは、電気的に接合される。
【００６７】
なお、外部電極２１０は、当該外部電極２１０の下面が外部に露出するように外部基板２００の内部に形成されてもよい。すなわち、この場合、外部基板２００は外部電極２１０を含む。この場合、半導体装置１００の突起部１３０と、外部基板２００（外部電極２１０）とが電気的に接合される。半導体装置１００の突起部１３０と、外部基板２００（外部電極２１０）とが接合されるということは、半導体装置１００と、外部基板２００とが接合されるということである。
【００６８】
外部基板２００は、例えば、パッケージ基板である。なお、半導体装置１００の保護膜１２０と、外部基板２００の底面のうち外部電極２１０が形成されている以外の部分との間の空間は、接合樹脂５０により充填される。接合樹脂５０の主な材料は、例えば、アンダーフィル剤である。
【００６９】
図１（ｃ）は、半導体装置１００と外部基板２００との接合によって各部に生じる応力を示す図である。
【００７０】
接合樹脂５０には、図５（ｃ）の接合樹脂５５０と同様に、当該接合樹脂５０から外部基板２００に向かう方向へ応力Ｐ１０が発生する。応力Ｐ１０は、前述した応力Ｐ３０と同様な力である。すなわち、応力Ｐ１０は、半導体装置１００と外部基板２００との接合により、接合樹脂５０において生じる応力である。
【００７１】
具体的には、応力Ｐ１０は、外部基板２００（外部電極２１０）と突起部１３０（半導体装置１００）との接合により生じる第１応力である。
【００７２】
応力Ｐ１０は、端部応力Ｐ１１と、中心部応力Ｐ１２とを含む。端部応力Ｐ１１は、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。すなわち、端部応力Ｐ１１は、基板１１１のうち、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。中心部応力Ｐ１２は、基板１１１のうち、２つの突起部１３０（バンプ１３２）の中心部分に加わる応力である。端部応力Ｐ１１は、中心部応力Ｐ１２より十分に大きい。
【００７３】
応力Ｐ２０は、基板１１１の第２面（底面）に応力形成膜１４０が形成されることにより、応力形成膜１４０において発生する応力である。
【００７４】
応力Ｐ２０は、応力Ｐ１０と反対方向に向かう力である。すなわち、応力Ｐ２０は、接合樹脂５０から基板１１１の第２面に向かう方向へ発生する応力である。応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。なお、応力Ｐ２０は、応力Ｐ１０の一部を相殺する応力であってもよい。
【００７５】
応力形成膜１４０の形状は、第１応力（応力Ｐ１０）のほぼ全てを相殺する応力Ｐ２０（第２応力）を生じさせる形状である。なお、応力形成膜１４０の形状は、第１応力（応力Ｐ１０）の一部を相殺する応力Ｐ２０（第２応力）を、外部基板２００（外部電極２１０）と突起部１３０との接合により生じさせる形状であってもよい。
【００７６】
応力Ｐ２０は、端部応力Ｐ２１と、中心部応力Ｐ２２とを含む。端部応力Ｐ２１は、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。すなわち、端部応力Ｐ２１は、基板１１１のうち、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。中心部応力Ｐ２２は、基板１１１のうち、２つの突起部１３０（バンプ１３２）の中心部分に加わる応力である。端部応力Ｐ２１は、中心部応力Ｐ２２より十分に大きい。
【００７７】
また、端部応力Ｐ２１が加わる方向は、端部応力Ｐ１１が加わる方向と反対方向である。中心部応力Ｐ２２が加わる方向は、中心部応力Ｐ１２が加わる方向と反対方向である。端部応力Ｐ２１は、端部応力Ｐ１１とほぼ同じ大きさである。また、中心部応力Ｐ２２は、中心部応力Ｐ１２とほぼ同じ大きさである。すなわち、応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【００７８】
前述した従来の半導体装置１０００は、外部基板１２００との接合により、応力Ｐ１０と同様な応力Ｐ３０のみが生じていた。そのため、半導体装置１０００と外部基板１２００との接合により、基板５１１には、位置によって異なる応力が加わる。すなわち、基板５１１のアクティブエリア５１２に形成される複数の半導体素子の各々には、異なる応力が加わる。
【００７９】
その結果、基板５１１に形成される一部の半導体素子に不具合が生じやすくなるという問題が発生する。当該不具合は、例えば、基板５１１が破損し、それにより、半導体素子の一部が破損することにより、半導体素子の電気的特性が設計値から大きくずれるという不具合である。
【００８０】
また、当該不具合は、例えば、アクティブエリア５１２に形成される複数の半導体素子のうち、基板５１１の端部付近の半導体素子の電気特性と、基板５１１の中心部付近の半導体素子の電気特性とが大きく異なるという不具合である。
【００８１】
しかし、本実施の形態における半導体装置１００では基板１１１の第２面（底面）に応力形成膜１４０が形成されている。応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【００８２】
上記の応力形成膜１４０が形成された半導体装置１００により、端部応力Ｐ１１に対して反対方向に端部応力Ｐ２１を働かせることが可能となる。また、中心部応力Ｐ１２に対して反対方向に中心部応力Ｐ２２を働かせることが可能となる。
【００８３】
これにより、応力Ｐ１０のほぼ全てが、応力Ｐ２０により相殺される。
【００８４】
したがって、半導体装置１００と外部基板２００との接合により、基板１１１に応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に悪影響のある応力が加わるのを防ぐことができる。このため、半導体装置１００と外部基板２００との接合によって、基板１１１が破損するという不具合の発生を抑制することができる。
【００８５】
すなわち、半導体装置１００と外部基板２００とが接合されても、基板１１１に形成される複数の半導体素子１１２の各々には、応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合によって、基板１１１に形成される複数の半導体素子１１２の各々に悪影響のある応力が加わるのを防ぐことができる。
【００８６】
そのため、基板１１１に形成される複数の半導体素子１１２のうち、基板１１１の端部付近の半導体素子１１２の電気特性と、基板１１１の中心部付近の半導体素子１１２の電気特性とが大きく異なるという不具合の発生を防ぐことができる。
【００８７】
すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に形成された素子（半導体素子１１２）における不具合の発生を抑制することができる。
【００８８】
したがって、従来は半導体装置の基板内の半導体素子の電気特性の変動差異が大きくなるという理由により電極パッド下部に設置できなかった半導体素子の配置位置の自由度が向上できる。その結果、半導体チップ（半導体装置）の集積度の向上やそれによるコストダウンも可能となる。
【００８９】
応力形成膜１４０の形状を、図２（ａ）で示した形状とすることにより、端部応力Ｐ２１が、端部応力Ｐ１１に強く相反して働く。
【００９０】
なお、応力形成膜１４０の形状は、図２（ａ）で示した形状に限定されない。応力形成膜１４０の形状は、応力Ｐ１０のほぼ全てを相殺する応力Ｐ２０を、外部基板２００（外部電極２１０）と突起部１３０との接合により生じさせる形状であればどのような形状であってもよい。
【００９１】
例えば、応力形成膜１４０の形状は、図２（ｂ）、図２（ｃ）、図２（ｄ）に示される形状であってもよい。
【００９２】
図２（ｂ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１，１４２，１４３から構成される。平面サブ膜１４１，１４２，１４３の各々の形状は、閉ループ形状である。すなわち、応力形成膜１４０は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される。このような構成にすることにより、端部応力Ｐ２１を、より強く働かせることが可能となる。
【００９３】
なお、応力形成膜１４０は、３つの平面サブ膜に限定されることなく、２つまたは４つ以上の平面サブ膜から構成されてもよい。
【００９４】
図２（ｃ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１Ａ，１４２Ａから構成される。平面サブ膜１４１Ａ，１４２Ａの各々の形状は、閉ループ形状である。また、平面サブ膜１４１Ａ，１４２Ａの各々の形状は、８角形である。すなわち、応力形成膜１４０の形状は、８角形である。
【００９５】
平面サブ膜１４１Ａ，１４２Ａの各々は、例えば、平面サブ膜１４１のうち基板１１１の角部に対応する部分がエッジカットされたものである。
【００９６】
このような構成とすることで、半導体装置１００の基板１１１のエッジ部分に端部応力Ｐ２１が集中することを防ぐことができる。すなわち、半導体装置１００の基板１１１のエッジ部分にだけ端部応力Ｐ２１が強く発生するのを防ぐことができる。
【００９７】
なお、応力形成膜１４０は、２つの平面サブ膜に限定されることなく、３つ以上の平面サブ膜から構成されてもよい。
【００９８】
図２（ｄ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１Ｂ，１４２Ｂから構成される。平面サブ膜１４１Ｂ，１４２Ｂの各々の形状は、閉ループ形状である。また、平面サブ膜１４１Ｂ，１４２Ｂの各々の形状は、楕円である。すなわち、応力形成膜１４０の形状は、楕円である。
【００９９】
平面サブ膜１４１Ｂ，１４２Ｂの各々は、例えば、平面サブ膜１４１のうち基板１１１の角部に対応する部分がＲ形状にされたものである。このような構成とすることで、半導体装置１００の基板１１１のエッジ部分に端部応力Ｐ２１が集中することを防ぐことができる。すなわち、半導体装置１００の基板１１１のエッジ部分にだけ端部応力Ｐ２１が強く発生するのを防ぐことができる。
【０１００】
また、応力形成膜１４０の形状は、基板１１１の第２面の周縁部に沿って、ループ形状で形成されていればよく、閉環構造に限定されない。すなわち、応力形成膜１４０の形状は、応力形成膜が、断続的にループ形状に形成された、開環構造でも良い。例えば、応力形成膜１４０の形状は、応力形成膜の一部が切断された形状、すなわち、隙間を有する形状であってもよい。
【０１０１】
（半導体装置の製造方法）
次に、半導体装置１００の製造方法について説明する。
【０１０２】
図３および図４は、半導体装置１００の製造方法を説明するための図である。
【０１０３】
なお、以下で説明する各工程は周知のプロセス技術を用いて実施できるため、プロセス条件などの詳細な説明は適宜省略する。また、以下で示す材料およびプロセスは１つの典型例であって、本発明の半導体装置１００およびその製造方法を限定するものではない。適性が知られている他の材料およびプロセスを代用した場合も本発明に含まれる。
【０１０４】
図３（ａ）に示されるように、基板としての半導体ウェハ１１１Ａは、境界線Ｌ１０により複数の基板１１１に区分される。
【０１０５】
まず、各基板１１１の中に、複数の半導体素子１１２が形成される。基板１１１を構成する主な材料は、Ｓｉ、ＧａＡｓ等である。半導体素子１１２は、例えば、ＭＯＳＦＥＴである。
【０１０６】
次に、突起部形成工程が行われる。突起部形成工程では、各基板１１１の第１面の一端部分および他端部分に、電極パッド１３１が形成される。各半導体素子１１２は、図示されない配線により、電極パッド１３１と電気的に接続される。電極パッド１３１の材料は、例えば、Ａｌである。
【０１０７】
そして、電極パッド１３１の上部が外部に露出するように、基板１１１の第１面のうち、電極パッド１３１が形成されている以外の部分に、保護膜１２０が形成される。保護膜１２０の主な材料は、例えば、ＳｉＮである。
【０１０８】
そして、各電極パッド１３１上には、バンプ１３２が形成される。バンプ１３２の主な材料は、Ａｕ、Ｃｕなどである。なお、バンプ１３２は、通常、めっき方式などにより形成される。これにより、電極パッド１３１とバンプ１３２とから構成される突起部１３０が形成される。
【０１０９】
すなわち、突起部形成工程は、基板１１１の第１面の一端部分および他端部分に突起部１３０を形成する工程である。
【０１１０】
次に、バックグラインド工程が行われる。バックグラインド工程では、図示されないバックグラインド装置の平面砥石２０等により、半導体ウェハ１１１Ａの厚みが、５０〜３００μｍ程度になるまで、半導体ウェハ１１１Ａの底面が削られる。すなわち、バックグラインド工程では、各基板１１１の厚みが、５０〜３００μｍ程度になるまで、基板１１１の底面が削られる。これにより、図３（ｂ）に示されるように、半導体ウェハ１１１Ａの厚みは５０〜３００μｍ程度になる。
【０１１１】
なお、半導体ウェハ１１１Ａに半導体素子が形成される場合、半導体ウェハ１１１Ａを損傷しにくくする為、半導体ウェハ１１１Ａの膜厚を、ある程度厚くしているが、本実施の形態では、半導体ウェハ１１１Ａを削る工程が行われる。
【０１１２】
すなわち、バックグラインド工程は、基板１１１の厚さが５０〜３００μｍになるように、基板１１１を削る工程である。
【０１１３】
但し、後述の工程で使用される応力形成膜１４０の素材によっては、半導体ウェハ１１１Ａの膜厚を薄くする必要が無い場合がある。この場合、バックグラインド工程は行われなくても良い。
【０１１４】
次に、応力形成膜形成工程が行われる。応力形成膜形成工程では、図３（ｃ）に示されるように、基板としての半導体ウェハ１１１Ａの底面に、応力形成膜１４０Ｎが形成される。すなわち、各基板１１１の第２面（底面）に接するように、応力形成膜１４０Ｎが形成される。
【０１１５】
すなわち、応力形成膜形成工程は、基板１１１の第２面に接するように応力形成膜１４０Ｎを形成する工程である。
【０１１６】
応力形成膜１４０Ｎの主な材料は、樹脂系材料である。当該樹脂系材料は、一例として、ポリイミドなどである。応力形成膜１４０Ｎの材料として、樹脂系材料が用いられる場合、樹脂塗布により応力形成膜１４０Ｎが形成される。
【０１１７】
なお、応力形成膜１４０Ｎの主な材料は、樹脂系材料に限定されない。応力形成膜１４０Ｎの主な材料は、例えば、酸化膜または窒化膜（ＳｉＮ膜）であってもよい。この場合、応力形成膜１４０Ｎは、ＣＶＤ法により形成される。
【０１１８】
次に、パターニング工程が行われる。パターニング工程では、図３（ｄ）に示されるように、各応力形成膜１４０Ｎの下面にフォトレジスト３１０が塗布される。その後、パターン露光、現像が行われる。この処理により、各応力形成膜１４０Ｎがパターニングされ、各応力形成膜１４０Ｎの形状が、前述の応力形成膜１４０の形状となる。
【０１１９】
すなわち、パターニング工程が行われることにより、各応力形成膜１４０Ｎが、図４（ａ）に示されるように、前述の応力形成膜１４０になる。前述したように、応力形成膜１４０の形状は、第１応力（応力Ｐ１０）のほぼ全てを相殺する応力Ｐ２０（第２応力）を生じさせる形状である。
【０１２０】
すなわち、パターニング工程は、応力形成膜１４０Ｎの形状を、外部基板２００と突起部１３０との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程である。
【０１２１】
次に、必要に応じて半導体ウェハ１１１Ａに対し熱処理を行う。なお、熱処理は行われなくてもよい。
【０１２２】
次に、ダイシング工程が行われる。ダイシング工程では、半導体ウェハ１１１Ａの境界線Ｌ１０の部分が、ダイシングブレード２１により切断される。これにより、図４（ｂ）に示される半導体装置１００が複数個形成される。図４（ａ）のように、境界線Ｌ１０上には、半導体ウェハ１１１Ａの下面に応力形成膜１４０が形成されている。
【０１２３】
この場合、半導体ウェハ１１１Ａおよび応力形成膜１４０が、境界線Ｌ１０に沿って一括で切断される。これにより、基板１１１の側面と、応力形成膜１４０の側面とは、同一平面上にある。
【０１２４】
次に、図４（ｃ）に示されるように、半導体装置１００は、外部基板２００と電気的に接合される。半導体装置１００と外部基板２００との接合は、フリップチップ接合である。外部基板２００において、半導体装置１００と電気的に接合される部分には、外部電極２１０が形成される。この場合、外部電極２１０と、バンプ１３２とが圧着されることにより、外部電極２１０と、バンプ１３２とが電気的に接合される。
【０１２５】
なお、半導体装置１００の保護膜１２０と、外部基板２００の底面のうち外部電極２１０が形成されている以外の部分との間の空間は、接合樹脂５０により充填される。
【０１２６】
このような製法で生成された半導体装置１００には、基板１１１の第２面（底面）に、応力形成膜１４０が形成されている。そのため、前述したように、応力Ｐ１０に対し、反対方向に応力Ｐ２０を発生させることが可能となる。前述したように、応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【０１２７】
したがって、半導体装置１００と外部基板２００とが接合されても、基板１１１に応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に悪影響のある応力が加わるのを防ぐことができる。このため、半導体装置１００と外部基板２００との接合により、基板１１１が破損するという不具合の発生を抑制することができる。
【０１２８】
すなわち、半導体装置１００と外部基板２００とが接合されても、基板１１１に形成される複数の半導体素子１１２の各々には、応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合により、基板１１１に形成される複数の半導体素子１１２の各々に悪影響のある応力が加わるのを防ぐことができる。
【０１２９】
そのため、基板１１１に形成される複数の半導体素子１１２のうち、基板１１１の端部付近の半導体素子１１２の電気特性と、基板１１１の中心部付近の半導体素子１１２の電気特性とが大きく異なるという不具合の発生を防ぐことができる。
【０１３０】
すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に形成された素子（半導体素子１１２）における不具合の発生を抑制することができる。
【０１３１】
以上、本発明における半導体装置１００について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３３】
本発明は、フリップチップ接合等により、外部基板と接合される半導体装置およびその製造方法に関して有用である。
【符号の説明】
【０１３４】
５０ 接合樹脂
１００ 半導体装置
１１１ 基板
１１１Ａ 半導体ウェハ
１１２ 半導体素子
１２０ 保護膜
１３１ 電極パッド
１３２ バンプ
１４０，１４０Ｎ 応力形成膜
１４１，１４１Ａ，１４１Ｂ，１４２，１４２Ａ，１４２Ｂ，１４３ 平面サブ膜
２００ 外部基板
２１０ 外部電極
【技術分野】
【０００１】
本発明は、外部基板と接合される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの接合において、バンプを利用したフリップチップ接合が主流になりつつある。
【０００３】
特許文献１には、２段形状のバンプを利用することにより、フリップチップ接合時における半導体デバイスの接合ダメージを低減する技術（以下、従来技術Ａ）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２９４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術Ａでは、以下の問題点がある。
【０００６】
図５は、従来技術Ａの問題点を説明するための図である。
【０００７】
図５（ａ）は、従来技術Ａを利用した半導体装置１０００の構成を示す図である。なお、図５（ａ）は、２段形状のバンプの形状を簡略化して、バンプ５３２として示している。
【０００８】
図５（ａ）に示されるように、基板５１１には、アクティブエリア５１２が形成される。アクティブエリア５１２には電子回路が構成される。アクティブエリア５１２には、例えば、トランジスタ等の複数の半導体素子が形成される。当該半導体素子は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【０００９】
基板５１１の一端部分および他端部分には、電極パッド５３１が形成される。アクティブエリア５１２に形成される半導体素子は、図示されない配線により、電極パッド５３１と電気的に接続される。
【００１０】
基板５１１の上面のうち、電極パッド５３１が形成されている以外の部分には、保護膜５２０が形成される。すなわち、電極パッド５３１は、バンプ５３２が形成される前は、外部に露出される。各電極パッド５３１上には、バンプ５３２が形成される。各電極パッド５３１と、バンプ５３２とは電気的に接続される。
【００１１】
図５（ｂ）は、半導体装置１０００と外部基板１２００とを接合した状態を示す図である。
【００１２】
図５（ｂ）において、外部基板１２００は、例えば、配線基板である。外部基板１２００において、半導体装置１０００と電気的に接合される部分には、外部電極１２１０が形成される。この場合、外部電極１２１０と、バンプ５３２とが圧着されることにより、外部電極１２１０と、バンプ５３２とが電気的に接合される。すなわち、外部基板１２００と、半導体装置１０００とが接合される。
【００１３】
なお、半導体装置１０００の保護膜５２０と、外部基板１２００の底面のうち外部電極１２１０が形成されている以外の部分との間の空間は、接合樹脂５５０により充填される。接合樹脂５５０の主な材料は、例えば、アンダーフィル剤である。
【００１４】
図５（ｃ）は、半導体装置１０００と外部基板１２００との接合によって、接合樹脂５５０に生じる応力を示す図である。
【００１５】
この場合、接合樹脂５５０には、当該接合樹脂５５０から外部基板１２００に向かう方向へ応力Ｐ３０が発生する。
【００１６】
応力Ｐ３０は、端部応力Ｐ３１と、中心部応力Ｐ３２とを含む。端部応力Ｐ３１は、バンプ５３２の近傍部分に加わる応力である。すなわち、端部応力Ｐ３１は、基板５１１のうち、バンプ５３２の近傍部分に加わる応力である。中心部応力Ｐ３２は、基板５１１のうち、２つのバンプ５３２の中心部分に加わる応力である。
【００１７】
端部応力Ｐ３１は、中心部応力Ｐ３２より十分に大きい。そのため、アクティブエリア５１２において端部応力Ｐ３１が加わる部分の近傍に形成される半導体素子には、アクティブエリア５１２において中心部応力Ｐ３２が加わる部分の近傍に形成される半導体素子より大きな応力がかかる。
【００１８】
すなわち、半導体装置１０００と外部基板１２００との接合により、基板５１１には、位置によって異なる応力が加わる。すなわち、基板５１１のアクティブエリア５１２に形成される複数の半導体素子の各々には、異なる応力が加わる。
【００１９】
その結果、基板５１１に形成される一部の半導体素子に不具合が生じやすくなるという問題が発生する。当該不具合は、例えば、基板５１１が破損し、それにより、半導体素子の一部が破損することにより、半導体素子の電気的特性が、設計値から大きくずれるという不具合である。
【００２０】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、外部基板との接合による、基板に形成された素子における不具合の発生を抑制することを可能とした半導体装置等を提供することである。
【課題を解決するための手段】
【００２１】
上述の課題を解決するために、この発明のある局面に従う半導体装置は、外部基板と接合される。半導体装置は、平面状の基板と、前記基板の少なくとも一部に形成される応力形成膜とを備え、前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、前記基板の第１面の一端部分および他端部分には突起部が形成され、前記基板には、半導体素子が形成され、前記応力形成膜は、前記基板の前記第２面に接するように形成され、前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である。
【００２２】
すなわち、半導体装置は、基板と、応力形成膜とを備える。基板の第１面の一端部分および他端部分には突起部が形成される。前記基板には、半導体素子が形成される。前記応力形成膜は、前記基板の前記第２面に接するように形成される。前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である。
【００２３】
したがって、半導体装置と外部基板との接合により基板に加わる応力を、基板に応力形成膜が形成されていない場合より小さくできる。その結果、半導体装置と外部基板との接合による、基板に形成された半導体素子における不具合の発生を抑制することができる。
【００２４】
また、好ましくは、前記突起部は、前記半導体素子と電気的に接続される電極パッドと、前記電極パッドと電気的に接続されるバンプとを含む。
【００２５】
また、好ましくは、前記応力形成膜の形状は、閉ループ形状であり、前記応力形成膜は、前記基板の前記第２面の周縁部に形成される。
【００２６】
また、好ましくは、前記応力形成膜の形状は、閉ループ形状であり、前記応力形成膜の形状は、８角形である。
【００２７】
また、好ましくは、前記応力形成膜の形状は、楕円である。
【００２８】
また、好ましくは、前記応力形成膜は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される。
【００２９】
また、好ましくは、前記基板の側面と、前記応力形成膜の側面とは、同一平面上にある。
【００３０】
また、好ましくは、前記応力形成膜の一部または全ては、樹脂系材料により構成される。
【００３１】
また、好ましくは、前記応力形成膜の一部または全ては、酸化膜または窒化膜により構成される。
【００３２】
また、好ましくは、前記半導体装置と前記外部基板との接合は、フリップチップ接合である。
【００３３】
この発明の他の局面に従う半導体装置の製造方法は、半導体素子が形成された平面状の基板を備え、外部基板と接合される半導体装置の製造方法である。前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、前記半導体装置の製造方法は、前記基板の第１面の一端部分および他端部分に突起部を形成する工程と、前記基板の前記第２面に接するように応力形成膜を形成する工程と、前記応力形成膜の形状を、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程とを含む。
【００３４】
また、好ましくは、前記半導体装置の製造方法は、さらに、前記突起部を形成する工程と前記応力形成膜を形成する工程との間に、前記基板の厚さが５０〜３００μｍになるように、前記基板を削る工程を含む。
【００３５】
また、好ましくは、前記半導体装置と前記外部基板との接合は、フリップチップ接合である。
【発明の効果】
【００３６】
本発明により、半導体装置と外部基板との接合による、基板に形成された半導体素子における不具合の発生を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】第１の実施の形態における半導体装置を説明するための図である。
【図２】応力形成膜の形状を説明するための図である。
【図３】半導体装置の製造方法を説明するための図である。
【図４】半導体装置の製造方法を説明するための図である。
【図５】従来技術Ａの問題点を説明するための図である。
【発明を実施するための形態】
【００３８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。また、図面は説明のために一部を強調するなどデフォルメすることがあり、必ずしも図面に現れる比率が正しいとは限らない。
【００３９】
＜第１の実施の形態＞
図１は、第１の実施の形態における半導体装置１００を説明するための図である。
【００４０】
図１（ａ）は、第１の実施の形態における半導体装置１００の断面図である。
【００４１】
図１（ａ）に示されるように、半導体装置１００は、基板１１１と、保護膜１２０と、電極パッド１３１と、バンプ１３２と、応力形成膜１４０とを含む。
【００４２】
基板１１１の形状は、平面状である。基板１１１を構成する主な材料は、Ｓｉ（シリコン）、ＧａＡｓ等である。基板１１１の厚みは、例えば、５０〜３００μｍである。
【００４３】
基板１１１は、第１面と、該第１面の反対側の面である第２面とを有する。第１面は、電極パッド１３１等が形成される面である。第２面は、応力形成膜１４０が形成される面である。図１（ａ）において、第１面は上面である。また、第２面は、下面（底面）である。
【００４４】
なお、半導体装置１００の向きが上下方向に反転した場合、第１面は下面であり、第２面は上面である。
【００４５】
基板１１１内には、水平方向に並ぶ複数の半導体素子１１２が形成される。なお、半導体素子１１２は、基板１１１上に形成されてもよい。すなわち、基板１１１には、半導体素子１１２が形成される。
【００４６】
なお、基板１１１に形成される半導体素子１１２は、１つであってもよい。
【００４７】
半導体素子１１２は、例えば、ＭＯＳＦＥＴである。なお、半導体素子１１２は、ＭＯＳＦＥＴに限定されることなく、他の半導体素子であってもよい。
【００４８】
基板１１１の第１面の一端部分および他端部分には、電極パッド１３１が形成される。電極パッド１３１は、半導体素子１１２と外部基板との電気的接合をとるための電極パッドである。電極パッド１３１の材料は、例えば、Ａｌである。
【００４９】
各半導体素子１１２は、図示されない配線により、電極パッド１３１と電気的に接続される。
【００５０】
基板１１１の第１面のうち、電極パッド１３１が形成されている以外の部分には、表面保護膜としての保護膜１２０が形成される。また、電極パッド１３１の一部にも、保護膜１２０が形成される。保護膜１２０の主な材料は、例えば、ＳｉＮである。
【００５１】
なお、電極パッド１３１上の一部には、保護膜１２０が形成されなくてもよい。
【００５２】
すなわち、電極パッド１３１の少なくとも一部は、バンプ１３２が形成される前は、外部に露出される。
【００５３】
保護膜１２０が形成された後、各電極パッド１３１上には、バンプ１３２が形成される。各電極パッド１３１と、バンプ１３２とは電気的に接続される。
【００５４】
バンプ１３２は、例えば、パッケージ基板等の外部基板と電気的接合を取るためのものである。バンプ１３２の主な材料は、Ａｕ、Ｃｕなどである。なお、バンプ１３２は、通常、めっき方式などにより形成される。
【００５５】
電極パッド１３１とバンプ１３２とから、突起部１３０が形成される。すなわち、突起部１３０は、半導体素子１１２と電気的に接続される電極パッド１３１と、電極パッド１３１と電気的に接続されるバンプ１３２とを含む。
【００５６】
すなわち、基板１１１の第１面の一端部分および他端部分には、電極パッド１３１とバンプ１３２とから構成される突起部１３０が形成される。
【００５７】
本実施の形態の特徴として、基板１１１の第２面に接するように、応力形成膜１４０が形成される。なお、応力形成膜１４０の側面と、基板１１１の側面とが同一平面上に存在するように、応力形成膜１４０は形成される。すなわち、基板１１１の側面と、応力形成膜の側面とは、同一平面上にある。
【００５８】
図２は、応力形成膜１４０の形状を説明するための図である。図２は、基板１１１の第２面（底面）から応力形成膜１４０を視た場合の応力形成膜１４０の形状を示す図である。
【００５９】
図２（ａ）は、一例としての応力形成膜１４０の形状を示す平面図である。なお、図２（ａ）には、説明のために、応力形成膜１４０に含まれない基板１１１も示される。後述する図２（ｂ）、図２（ｃ）、図２（ｄ）においても、説明のために、応力形成膜１４０に含まれない基板１１１も示される。
【００６０】
図２（ａ）に示されるように、応力形成膜１４０の形状は、閉ループ形状である。また、応力形成膜１４０は、基板の第２面の周縁部に形成される。
【００６１】
応力形成膜１４０の主な材料は、樹脂系材料である。すなわち、応力形成膜１４０の一部または全ては、樹脂系材料により構成される。当該樹脂系材料は、一例として、ポリイミドなどである。応力形成膜１４０の材料として、樹脂系材料が用いられる場合、樹脂塗布により応力形成膜１４０が形成される。
【００６２】
なお、応力形成膜１４０の主な材料は、樹脂系材料に限定されない。応力形成膜１４０の主な材料は、例えば、酸化膜または窒化膜（ＳｉＮ膜）であってもよい。すなわち、応力形成膜１４０の一部または全ては、酸化膜または窒化膜により構成される。この場合、応力形成膜１４０は、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００６３】
半導体装置１００に応力形成膜１４０が形成されることにより、半導体装置１００の内部から基板１１１の第２面（底面）へ向かう方向へ応力が生じる。
【００６４】
図１（ｂ）を参照して、半導体装置１００は、外部基板２００と電気的に接合される。半導体装置１００と外部基板２００との接合は、フリップチップ接合である。
【００６５】
外部基板２００において、半導体装置１００と電気的に接合される部分には、外部電極２１０が形成される。この場合、外部電極２１０と、バンプ１３２とが圧着されることにより、外部電極２１０と、バンプ１３２とが電気的に接合される。
【００６６】
すなわち、半導体装置１００の突起部１３０と、外部基板２００の外部電極２１０とは、電気的に接合される。
【００６７】
なお、外部電極２１０は、当該外部電極２１０の下面が外部に露出するように外部基板２００の内部に形成されてもよい。すなわち、この場合、外部基板２００は外部電極２１０を含む。この場合、半導体装置１００の突起部１３０と、外部基板２００（外部電極２１０）とが電気的に接合される。半導体装置１００の突起部１３０と、外部基板２００（外部電極２１０）とが接合されるということは、半導体装置１００と、外部基板２００とが接合されるということである。
【００６８】
外部基板２００は、例えば、パッケージ基板である。なお、半導体装置１００の保護膜１２０と、外部基板２００の底面のうち外部電極２１０が形成されている以外の部分との間の空間は、接合樹脂５０により充填される。接合樹脂５０の主な材料は、例えば、アンダーフィル剤である。
【００６９】
図１（ｃ）は、半導体装置１００と外部基板２００との接合によって各部に生じる応力を示す図である。
【００７０】
接合樹脂５０には、図５（ｃ）の接合樹脂５５０と同様に、当該接合樹脂５０から外部基板２００に向かう方向へ応力Ｐ１０が発生する。応力Ｐ１０は、前述した応力Ｐ３０と同様な力である。すなわち、応力Ｐ１０は、半導体装置１００と外部基板２００との接合により、接合樹脂５０において生じる応力である。
【００７１】
具体的には、応力Ｐ１０は、外部基板２００（外部電極２１０）と突起部１３０（半導体装置１００）との接合により生じる第１応力である。
【００７２】
応力Ｐ１０は、端部応力Ｐ１１と、中心部応力Ｐ１２とを含む。端部応力Ｐ１１は、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。すなわち、端部応力Ｐ１１は、基板１１１のうち、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。中心部応力Ｐ１２は、基板１１１のうち、２つの突起部１３０（バンプ１３２）の中心部分に加わる応力である。端部応力Ｐ１１は、中心部応力Ｐ１２より十分に大きい。
【００７３】
応力Ｐ２０は、基板１１１の第２面（底面）に応力形成膜１４０が形成されることにより、応力形成膜１４０において発生する応力である。
【００７４】
応力Ｐ２０は、応力Ｐ１０と反対方向に向かう力である。すなわち、応力Ｐ２０は、接合樹脂５０から基板１１１の第２面に向かう方向へ発生する応力である。応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。なお、応力Ｐ２０は、応力Ｐ１０の一部を相殺する応力であってもよい。
【００７５】
応力形成膜１４０の形状は、第１応力（応力Ｐ１０）のほぼ全てを相殺する応力Ｐ２０（第２応力）を生じさせる形状である。なお、応力形成膜１４０の形状は、第１応力（応力Ｐ１０）の一部を相殺する応力Ｐ２０（第２応力）を、外部基板２００（外部電極２１０）と突起部１３０との接合により生じさせる形状であってもよい。
【００７６】
応力Ｐ２０は、端部応力Ｐ２１と、中心部応力Ｐ２２とを含む。端部応力Ｐ２１は、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。すなわち、端部応力Ｐ２１は、基板１１１のうち、突起部１３０（バンプ１３２）の近傍部分に加わる応力である。中心部応力Ｐ２２は、基板１１１のうち、２つの突起部１３０（バンプ１３２）の中心部分に加わる応力である。端部応力Ｐ２１は、中心部応力Ｐ２２より十分に大きい。
【００７７】
また、端部応力Ｐ２１が加わる方向は、端部応力Ｐ１１が加わる方向と反対方向である。中心部応力Ｐ２２が加わる方向は、中心部応力Ｐ１２が加わる方向と反対方向である。端部応力Ｐ２１は、端部応力Ｐ１１とほぼ同じ大きさである。また、中心部応力Ｐ２２は、中心部応力Ｐ１２とほぼ同じ大きさである。すなわち、応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【００７８】
前述した従来の半導体装置１０００は、外部基板１２００との接合により、応力Ｐ１０と同様な応力Ｐ３０のみが生じていた。そのため、半導体装置１０００と外部基板１２００との接合により、基板５１１には、位置によって異なる応力が加わる。すなわち、基板５１１のアクティブエリア５１２に形成される複数の半導体素子の各々には、異なる応力が加わる。
【００７９】
その結果、基板５１１に形成される一部の半導体素子に不具合が生じやすくなるという問題が発生する。当該不具合は、例えば、基板５１１が破損し、それにより、半導体素子の一部が破損することにより、半導体素子の電気的特性が設計値から大きくずれるという不具合である。
【００８０】
また、当該不具合は、例えば、アクティブエリア５１２に形成される複数の半導体素子のうち、基板５１１の端部付近の半導体素子の電気特性と、基板５１１の中心部付近の半導体素子の電気特性とが大きく異なるという不具合である。
【００８１】
しかし、本実施の形態における半導体装置１００では基板１１１の第２面（底面）に応力形成膜１４０が形成されている。応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【００８２】
上記の応力形成膜１４０が形成された半導体装置１００により、端部応力Ｐ１１に対して反対方向に端部応力Ｐ２１を働かせることが可能となる。また、中心部応力Ｐ１２に対して反対方向に中心部応力Ｐ２２を働かせることが可能となる。
【００８３】
これにより、応力Ｐ１０のほぼ全てが、応力Ｐ２０により相殺される。
【００８４】
したがって、半導体装置１００と外部基板２００との接合により、基板１１１に応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に悪影響のある応力が加わるのを防ぐことができる。このため、半導体装置１００と外部基板２００との接合によって、基板１１１が破損するという不具合の発生を抑制することができる。
【００８５】
すなわち、半導体装置１００と外部基板２００とが接合されても、基板１１１に形成される複数の半導体素子１１２の各々には、応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合によって、基板１１１に形成される複数の半導体素子１１２の各々に悪影響のある応力が加わるのを防ぐことができる。
【００８６】
そのため、基板１１１に形成される複数の半導体素子１１２のうち、基板１１１の端部付近の半導体素子１１２の電気特性と、基板１１１の中心部付近の半導体素子１１２の電気特性とが大きく異なるという不具合の発生を防ぐことができる。
【００８７】
すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に形成された素子（半導体素子１１２）における不具合の発生を抑制することができる。
【００８８】
したがって、従来は半導体装置の基板内の半導体素子の電気特性の変動差異が大きくなるという理由により電極パッド下部に設置できなかった半導体素子の配置位置の自由度が向上できる。その結果、半導体チップ（半導体装置）の集積度の向上やそれによるコストダウンも可能となる。
【００８９】
応力形成膜１４０の形状を、図２（ａ）で示した形状とすることにより、端部応力Ｐ２１が、端部応力Ｐ１１に強く相反して働く。
【００９０】
なお、応力形成膜１４０の形状は、図２（ａ）で示した形状に限定されない。応力形成膜１４０の形状は、応力Ｐ１０のほぼ全てを相殺する応力Ｐ２０を、外部基板２００（外部電極２１０）と突起部１３０との接合により生じさせる形状であればどのような形状であってもよい。
【００９１】
例えば、応力形成膜１４０の形状は、図２（ｂ）、図２（ｃ）、図２（ｄ）に示される形状であってもよい。
【００９２】
図２（ｂ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１，１４２，１４３から構成される。平面サブ膜１４１，１４２，１４３の各々の形状は、閉ループ形状である。すなわち、応力形成膜１４０は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される。このような構成にすることにより、端部応力Ｐ２１を、より強く働かせることが可能となる。
【００９３】
なお、応力形成膜１４０は、３つの平面サブ膜に限定されることなく、２つまたは４つ以上の平面サブ膜から構成されてもよい。
【００９４】
図２（ｃ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１Ａ，１４２Ａから構成される。平面サブ膜１４１Ａ，１４２Ａの各々の形状は、閉ループ形状である。また、平面サブ膜１４１Ａ，１４２Ａの各々の形状は、８角形である。すなわち、応力形成膜１４０の形状は、８角形である。
【００９５】
平面サブ膜１４１Ａ，１４２Ａの各々は、例えば、平面サブ膜１４１のうち基板１１１の角部に対応する部分がエッジカットされたものである。
【００９６】
このような構成とすることで、半導体装置１００の基板１１１のエッジ部分に端部応力Ｐ２１が集中することを防ぐことができる。すなわち、半導体装置１００の基板１１１のエッジ部分にだけ端部応力Ｐ２１が強く発生するのを防ぐことができる。
【００９７】
なお、応力形成膜１４０は、２つの平面サブ膜に限定されることなく、３つ以上の平面サブ膜から構成されてもよい。
【００９８】
図２（ｄ）に示される応力形成膜１４０は、大きさの異なる平面サブ膜１４１Ｂ，１４２Ｂから構成される。平面サブ膜１４１Ｂ，１４２Ｂの各々の形状は、閉ループ形状である。また、平面サブ膜１４１Ｂ，１４２Ｂの各々の形状は、楕円である。すなわち、応力形成膜１４０の形状は、楕円である。
【００９９】
平面サブ膜１４１Ｂ，１４２Ｂの各々は、例えば、平面サブ膜１４１のうち基板１１１の角部に対応する部分がＲ形状にされたものである。このような構成とすることで、半導体装置１００の基板１１１のエッジ部分に端部応力Ｐ２１が集中することを防ぐことができる。すなわち、半導体装置１００の基板１１１のエッジ部分にだけ端部応力Ｐ２１が強く発生するのを防ぐことができる。
【０１００】
また、応力形成膜１４０の形状は、基板１１１の第２面の周縁部に沿って、ループ形状で形成されていればよく、閉環構造に限定されない。すなわち、応力形成膜１４０の形状は、応力形成膜が、断続的にループ形状に形成された、開環構造でも良い。例えば、応力形成膜１４０の形状は、応力形成膜の一部が切断された形状、すなわち、隙間を有する形状であってもよい。
【０１０１】
（半導体装置の製造方法）
次に、半導体装置１００の製造方法について説明する。
【０１０２】
図３および図４は、半導体装置１００の製造方法を説明するための図である。
【０１０３】
なお、以下で説明する各工程は周知のプロセス技術を用いて実施できるため、プロセス条件などの詳細な説明は適宜省略する。また、以下で示す材料およびプロセスは１つの典型例であって、本発明の半導体装置１００およびその製造方法を限定するものではない。適性が知られている他の材料およびプロセスを代用した場合も本発明に含まれる。
【０１０４】
図３（ａ）に示されるように、基板としての半導体ウェハ１１１Ａは、境界線Ｌ１０により複数の基板１１１に区分される。
【０１０５】
まず、各基板１１１の中に、複数の半導体素子１１２が形成される。基板１１１を構成する主な材料は、Ｓｉ、ＧａＡｓ等である。半導体素子１１２は、例えば、ＭＯＳＦＥＴである。
【０１０６】
次に、突起部形成工程が行われる。突起部形成工程では、各基板１１１の第１面の一端部分および他端部分に、電極パッド１３１が形成される。各半導体素子１１２は、図示されない配線により、電極パッド１３１と電気的に接続される。電極パッド１３１の材料は、例えば、Ａｌである。
【０１０７】
そして、電極パッド１３１の上部が外部に露出するように、基板１１１の第１面のうち、電極パッド１３１が形成されている以外の部分に、保護膜１２０が形成される。保護膜１２０の主な材料は、例えば、ＳｉＮである。
【０１０８】
そして、各電極パッド１３１上には、バンプ１３２が形成される。バンプ１３２の主な材料は、Ａｕ、Ｃｕなどである。なお、バンプ１３２は、通常、めっき方式などにより形成される。これにより、電極パッド１３１とバンプ１３２とから構成される突起部１３０が形成される。
【０１０９】
すなわち、突起部形成工程は、基板１１１の第１面の一端部分および他端部分に突起部１３０を形成する工程である。
【０１１０】
次に、バックグラインド工程が行われる。バックグラインド工程では、図示されないバックグラインド装置の平面砥石２０等により、半導体ウェハ１１１Ａの厚みが、５０〜３００μｍ程度になるまで、半導体ウェハ１１１Ａの底面が削られる。すなわち、バックグラインド工程では、各基板１１１の厚みが、５０〜３００μｍ程度になるまで、基板１１１の底面が削られる。これにより、図３（ｂ）に示されるように、半導体ウェハ１１１Ａの厚みは５０〜３００μｍ程度になる。
【０１１１】
なお、半導体ウェハ１１１Ａに半導体素子が形成される場合、半導体ウェハ１１１Ａを損傷しにくくする為、半導体ウェハ１１１Ａの膜厚を、ある程度厚くしているが、本実施の形態では、半導体ウェハ１１１Ａを削る工程が行われる。
【０１１２】
すなわち、バックグラインド工程は、基板１１１の厚さが５０〜３００μｍになるように、基板１１１を削る工程である。
【０１１３】
但し、後述の工程で使用される応力形成膜１４０の素材によっては、半導体ウェハ１１１Ａの膜厚を薄くする必要が無い場合がある。この場合、バックグラインド工程は行われなくても良い。
【０１１４】
次に、応力形成膜形成工程が行われる。応力形成膜形成工程では、図３（ｃ）に示されるように、基板としての半導体ウェハ１１１Ａの底面に、応力形成膜１４０Ｎが形成される。すなわち、各基板１１１の第２面（底面）に接するように、応力形成膜１４０Ｎが形成される。
【０１１５】
すなわち、応力形成膜形成工程は、基板１１１の第２面に接するように応力形成膜１４０Ｎを形成する工程である。
【０１１６】
応力形成膜１４０Ｎの主な材料は、樹脂系材料である。当該樹脂系材料は、一例として、ポリイミドなどである。応力形成膜１４０Ｎの材料として、樹脂系材料が用いられる場合、樹脂塗布により応力形成膜１４０Ｎが形成される。
【０１１７】
なお、応力形成膜１４０Ｎの主な材料は、樹脂系材料に限定されない。応力形成膜１４０Ｎの主な材料は、例えば、酸化膜または窒化膜（ＳｉＮ膜）であってもよい。この場合、応力形成膜１４０Ｎは、ＣＶＤ法により形成される。
【０１１８】
次に、パターニング工程が行われる。パターニング工程では、図３（ｄ）に示されるように、各応力形成膜１４０Ｎの下面にフォトレジスト３１０が塗布される。その後、パターン露光、現像が行われる。この処理により、各応力形成膜１４０Ｎがパターニングされ、各応力形成膜１４０Ｎの形状が、前述の応力形成膜１４０の形状となる。
【０１１９】
すなわち、パターニング工程が行われることにより、各応力形成膜１４０Ｎが、図４（ａ）に示されるように、前述の応力形成膜１４０になる。前述したように、応力形成膜１４０の形状は、第１応力（応力Ｐ１０）のほぼ全てを相殺する応力Ｐ２０（第２応力）を生じさせる形状である。
【０１２０】
すなわち、パターニング工程は、応力形成膜１４０Ｎの形状を、外部基板２００と突起部１３０との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程である。
【０１２１】
次に、必要に応じて半導体ウェハ１１１Ａに対し熱処理を行う。なお、熱処理は行われなくてもよい。
【０１２２】
次に、ダイシング工程が行われる。ダイシング工程では、半導体ウェハ１１１Ａの境界線Ｌ１０の部分が、ダイシングブレード２１により切断される。これにより、図４（ｂ）に示される半導体装置１００が複数個形成される。図４（ａ）のように、境界線Ｌ１０上には、半導体ウェハ１１１Ａの下面に応力形成膜１４０が形成されている。
【０１２３】
この場合、半導体ウェハ１１１Ａおよび応力形成膜１４０が、境界線Ｌ１０に沿って一括で切断される。これにより、基板１１１の側面と、応力形成膜１４０の側面とは、同一平面上にある。
【０１２４】
次に、図４（ｃ）に示されるように、半導体装置１００は、外部基板２００と電気的に接合される。半導体装置１００と外部基板２００との接合は、フリップチップ接合である。外部基板２００において、半導体装置１００と電気的に接合される部分には、外部電極２１０が形成される。この場合、外部電極２１０と、バンプ１３２とが圧着されることにより、外部電極２１０と、バンプ１３２とが電気的に接合される。
【０１２５】
なお、半導体装置１００の保護膜１２０と、外部基板２００の底面のうち外部電極２１０が形成されている以外の部分との間の空間は、接合樹脂５０により充填される。
【０１２６】
このような製法で生成された半導体装置１００には、基板１１１の第２面（底面）に、応力形成膜１４０が形成されている。そのため、前述したように、応力Ｐ１０に対し、反対方向に応力Ｐ２０を発生させることが可能となる。前述したように、応力Ｐ２０は、応力Ｐ１０のほぼ全てを相殺する応力である。
【０１２７】
したがって、半導体装置１００と外部基板２００とが接合されても、基板１１１に応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に悪影響のある応力が加わるのを防ぐことができる。このため、半導体装置１００と外部基板２００との接合により、基板１１１が破損するという不具合の発生を抑制することができる。
【０１２８】
すなわち、半導体装置１００と外部基板２００とが接合されても、基板１１１に形成される複数の半導体素子１１２の各々には、応力がほぼ加わらない。すなわち、半導体装置１００と外部基板２００との接合により、基板１１１に形成される複数の半導体素子１１２の各々に悪影響のある応力が加わるのを防ぐことができる。
【０１２９】
そのため、基板１１１に形成される複数の半導体素子１１２のうち、基板１１１の端部付近の半導体素子１１２の電気特性と、基板１１１の中心部付近の半導体素子１１２の電気特性とが大きく異なるという不具合の発生を防ぐことができる。
【０１３０】
すなわち、半導体装置１００と外部基板２００との接合による、基板１１１に形成された素子（半導体素子１１２）における不具合の発生を抑制することができる。
【０１３１】
以上、本発明における半導体装置１００について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３３】
本発明は、フリップチップ接合等により、外部基板と接合される半導体装置およびその製造方法に関して有用である。
【符号の説明】
【０１３４】
５０ 接合樹脂
１００ 半導体装置
１１１ 基板
１１１Ａ 半導体ウェハ
１１２ 半導体素子
１２０ 保護膜
１３１ 電極パッド
１３２ バンプ
１４０，１４０Ｎ 応力形成膜
１４１，１４１Ａ，１４１Ｂ，１４２，１４２Ａ，１４２Ｂ，１４３ 平面サブ膜
２００ 外部基板
２１０ 外部電極
【特許請求の範囲】
【請求項１】
外部基板と接合される半導体装置であって、
平面状の基板と、
前記基板の少なくとも一部に形成される応力形成膜とを備え、
前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、
前記基板の第１面の一端部分および他端部分には突起部が形成され、
前記基板には、半導体素子が形成され、
前記応力形成膜は、前記基板の前記第２面に接するように形成され、
前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である、
半導体装置。
【請求項２】
前記突起部は、
前記半導体素子と電気的に接続される電極パッドと、
前記電極パッドと電気的に接続されるバンプとを含む、
請求項１に記載の半導体装置。
【請求項３】
前記応力形成膜の形状は、閉ループ形状であり、
前記応力形成膜は、前記基板の前記第２面の周縁部に形成される、
請求項１または２に記載の半導体装置。
【請求項４】
前記応力形成膜の形状は、閉ループ形状であり、
前記応力形成膜の形状は、８角形である
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記応力形成膜の形状は、楕円である
請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記応力形成膜は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記基板の側面と、前記応力形成膜の側面とは、同一平面上にある、
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記応力形成膜の一部または全ては、樹脂系材料により構成される、
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記応力形成膜の一部または全ては、酸化膜または窒化膜により構成される、
請求項１〜７のいずれかに記載の半導体装置。
【請求項１０】
前記半導体装置と前記外部基板との接合は、フリップチップ接合である、
請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
半導体素子が形成された平面状の基板を備え、外部基板と接合される半導体装置の製造方法であって、
前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、
前記半導体装置の製造方法は、
前記基板の第１面の一端部分および他端部分に突起部を形成する工程と、
前記基板の前記第２面に接するように応力形成膜を形成する工程と、
前記応力形成膜の形状を、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程とを含む、
半導体装置の製造方法。
【請求項１２】
前記半導体装置の製造方法は、さらに、
前記突起部を形成する工程と前記応力形成膜を形成する工程との間に、前記基板の厚さが５０〜３００μｍになるように、前記基板を削る工程を含む、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置と前記外部基板との接合は、フリップチップ接合である、
請求項１１または１２に記載の半導体装置の製造方法。
【請求項１】
外部基板と接合される半導体装置であって、
平面状の基板と、
前記基板の少なくとも一部に形成される応力形成膜とを備え、
前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、
前記基板の第１面の一端部分および他端部分には突起部が形成され、
前記基板には、半導体素子が形成され、
前記応力形成膜は、前記基板の前記第２面に接するように形成され、
前記応力形成膜の形状は、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状である、
半導体装置。
【請求項２】
前記突起部は、
前記半導体素子と電気的に接続される電極パッドと、
前記電極パッドと電気的に接続されるバンプとを含む、
請求項１に記載の半導体装置。
【請求項３】
前記応力形成膜の形状は、閉ループ形状であり、
前記応力形成膜は、前記基板の前記第２面の周縁部に形成される、
請求項１または２に記載の半導体装置。
【請求項４】
前記応力形成膜の形状は、閉ループ形状であり、
前記応力形成膜の形状は、８角形である
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記応力形成膜の形状は、楕円である
請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記応力形成膜は、大きさの異なる複数の閉ループ形状の平面サブ膜から構成される、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記基板の側面と、前記応力形成膜の側面とは、同一平面上にある、
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記応力形成膜の一部または全ては、樹脂系材料により構成される、
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記応力形成膜の一部または全ては、酸化膜または窒化膜により構成される、
請求項１〜７のいずれかに記載の半導体装置。
【請求項１０】
前記半導体装置と前記外部基板との接合は、フリップチップ接合である、
請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
半導体素子が形成された平面状の基板を備え、外部基板と接合される半導体装置の製造方法であって、
前記基板は、第１面と、該第１面の反対側の面である第２面とを有し、
前記半導体装置の製造方法は、
前記基板の第１面の一端部分および他端部分に突起部を形成する工程と、
前記基板の前記第２面に接するように応力形成膜を形成する工程と、
前記応力形成膜の形状を、前記外部基板と前記突起部との接合により生じる第１応力の少なくとも一部を相殺する第２応力を生じさせる形状とする工程とを含む、
半導体装置の製造方法。
【請求項１２】
前記半導体装置の製造方法は、さらに、
前記突起部を形成する工程と前記応力形成膜を形成する工程との間に、前記基板の厚さが５０〜３００μｍになるように、前記基板を削る工程を含む、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置と前記外部基板との接合は、フリップチップ接合である、
請求項１１または１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２４３８８０（Ｐ２０１１−２４３８８０Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１６７５９（Ｐ２０１０−１１６７５９）
【出願日】平成２２年５月２０日（２０１０．５．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月２０日（２０１０．５．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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