半導体装置の製造方法及び半導体装置
【課題】 保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 素子分離領域１１に囲まれた基板１０上にゲート酸化膜１２、ゲート電極１３を形成する。スクライブ領域１４では保護ダイオードＤ１のＰＮ接合部１５を形成する。層間絶縁膜１６、ビア接続部１７の形成後、第１層目の金属配線層１８１でゲート電極１３に関係する回路配線の一部を形成する。その際、ゲート電極１３とＰＮ接合部１５の一方端が結ばれる電荷放電経路用の接続構成ＣＮＴも同時に形成する。これにより、ゲート電極１３は保護ダイオードＤ１と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。
【解決手段】 素子分離領域１１に囲まれた基板１０上にゲート酸化膜１２、ゲート電極１３を形成する。スクライブ領域１４では保護ダイオードＤ１のＰＮ接合部１５を形成する。層間絶縁膜１６、ビア接続部１７の形成後、第１層目の金属配線層１８１でゲート電極１３に関係する回路配線の一部を形成する。その際、ゲート電極１３とＰＮ接合部１５の一方端が結ばれる電荷放電経路用の接続構成ＣＮＴも同時に形成する。これにより、ゲート電極１３は保護ダイオードＤ１と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造時のウェハプロセスにおいてチャージングの影響から素子部を保護する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
最近のウェハプロセスでは、真空中のプラズマ放電現象を利用したＣＶＤ、スパッタリング、エッチング、アッシング等が多い。このようなプラズマプロセス中に、素子のゲート電極等にチャージング、すなわち電荷の蓄積が起こる。これにより、薄いゲート絶縁膜に静電気的ストレスが生じ、ゲート絶縁膜の耐圧劣化を招く危険性がある。
【０００３】
従来、上記チャージングによるゲート絶縁膜の劣化を防ぐ対策として、ゲート電極の引き出し部とシリコン基板とのコンタクトを取る。これにより、ゲート電極のチャージアップをシリコン基板に流す。上記コンタクト部分は最終工程に近いエッチング工程でゲート電極の引き出し部と切り離す（例えば、特許文献１参照）。
【特許文献１】特開平５−２６７２０５号公報（２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ゲート電極の引き出し部とシリコン基板とのコンタクト部分は、切り離すのに最終工程に近くなればなるほど切断処理部としての窓が深さ方向で大きくなる。これにより、切り離しのエッチング時、相当なプラズマエネルギーを必要とし、チャージングの影響を最小限にする適当なエッチング工程が選び難い、制限がかかるといった問題がある。また、その後、窓を埋め込むにしても信頼性が得られるか懸念される。逆に早いエッチング工程で切断処理してしまうと、後の幾つかのプラズマプロセスで徐々に電荷が蓄積され、ゲート絶縁膜のダメージが増大する。
【０００５】
本発明は上記のような事情を考慮してなされたもので、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜上に素子用の導電部材を形成する工程と、半導体基板のスクライブ領域に少なくともＰＮ接合部を形成する工程と、少なくとも前記導電部材と前記ＰＮ接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、前記配線層に繋がる外部端子を形成する工程と、前記半導体基板を前記スクライブ領域に沿って切断する工程と、を含む。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子、例えば電極パッドのような大きい面積をパターニングする際にも、関係する開孔が多くなり、プラズマエネルギーも大きくなる。より好ましくは、配線層形成のなるべく早い段階で上記接続構成、すなわちＰＮ接合部による電荷放電経路を確立しておくことである。これにより、電極部材下の絶縁膜の劣化を抑えることができる。ＰＮ接合部はスクライブ領域に設けられているので、半導体基板を切断すれば上記接続構成は除去される。
【０００８】
上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する。
なお、前記接続構成は、前記配線層のうち前記導電部材の上層第１層目で実現する。これにより、プラズマに起因する電荷蓄積（チャージング）の影響がほとんどないうちにＰＮ接合部による電荷放電経路を確立しておく。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、電荷蓄積の影響を受ける絶縁膜を介した電極に対して、保護ダイオードによる電荷放電経路を設ける。これにより、プラズマに起因する電荷蓄積（チャージング）が懸念される製造工程途中は、保護ダイオードによって、チャージングの抑制効果が働く。保護ダイオードはスクライブ領域に設けられているので、半導体基板を切断すれば自動的に切り離される。
【００１１】
なお、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される。
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する。
【００１２】
本発明に係る半導体装置は、半導体基板上に絶縁膜を介して形成された素子用の導電部材と、前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、前記配線層の所定層で構成されたガードリングと、前記ガードリング中に設けられた窓部と、前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、を含む。
【００１３】
上記本発明に係る半導体装置によれば、ガードリングの内側から外側に配線を伸長させる場合、ガードリング中に最小限の窓部を設ける。層間絶縁膜に囲まれた状態で窓部から配線を通す構成をとる。このような配線層は、ガードリングとしての機能を損なわないように工夫して形成することが重要である。
【００１４】
なお、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記導電部材の上層第１層目配線層の一部である。早い形成段階の配線層で必要構成を得る。ガードリング構造の信頼性向上に寄与する。
【００１５】
また、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している。ガードリング構造の信頼性向上に寄与する。
【発明を実施するための形態】
【００１６】
図１〜図３は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図１に示すように、素子分離領域１１に囲まれた所定導電型の半導体基板１０上に例えば薄い絶縁膜であるゲート酸化膜１２を形成する。ゲート酸化膜１２上にゲート電極１３をパターニングする。ゲート電極１３をマスクとして両側の基板１０表面に図示しないソース／ドレインの拡散層を形成する。あるいは、図示しないがゲート電極１３をマスクにソース／ドレインのエクステンション領域の形成、さらにゲート電極１３の側壁スペーサ形成後、ソース／ドレインの拡散層を形成してもよい。例えば、このソース／ドレイン拡散層の形成時において、スクライブ領域１４では保護ダイオードＤ１のＰＮ接合部１５を形成する。
【００１７】
次に、層間絶縁膜１６、ビア接続部１７の形成後、第１層目の金属配線層１８１でゲート電極１３に関係する回路配線の一部を形成する。その際、ゲート電極１３とＰＮ接合部１５の一方端が結ばれる電荷放電経路用の接続構成ＣＮＴも同時に形成する。すなわち、接続構成ＣＮＴは、層間絶縁膜１６の所定開孔を伴う各ビア接続部１７及び第１層目の金属配線層１８１によって形成される。これにより、ゲート電極１３は保護ダイオードＤ１と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。保護ダイオードＤ１は順方向素子、逆方向素子いずれかを配備する、あるいは、図示しないが両方の素子を準備するようにしてもよい。
【００１８】
その後、図２に示すように、層間絶縁膜１６及びビア接続部１７をそれぞれ介して、第２層目の金属配線層１８２、第３層目の金属配線層１８３、第４層目の金属配線層１８４を形成する。金属配線層１８２〜１８４で図示しない集積回路全体が構成される。図では金属配線層１８４によるパッド電極ＰＡＤ及びその下にパッド電極形成のための積層電極ＵＭを構成している。最上層はパッシベーション膜１９で保護される。
【００１９】
プラズマ処理は、例えば各層間絶縁膜１６の形成におけるＣＶＤ（化学気相成長）工程や、各ビア接続部１７形成のためのエッチング開孔、各金属配線層１８２〜１８４のパターニングに伴う異方性エッチングで多用される。そのうち、ゲート電極１３に電気的に接続される加工も含まれる。特に、図に示されるように、パッド電極ＰＡＤ形成のための積層電極ＵＭ及びパッド電極ＰＡＤの加工は、面積の大きい電極への複数のビア接続部１７の形成があり、比較的大きなプラズマエネルギーがゲート電極１３へと伝達される。しかし、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴの存在により、チャージング（電荷の蓄積）を防止することができる。
【００２０】
その後、図３に示すように、半導体基板１０は、スクライブ領域１４に沿って切断され、集積回路チップＣＨＩＰに切り分けられる。このとき、保護ダイオードＤ１は集積回路チップＣＨＩＰから切り離される。半導体基板１０は、例えばプラズマを伴わないダイシングブレード等にて機械的に切断される。すなわち、半導体基板１０は、スクライブ領域１４に沿って切断されるまでの製造工程途中、保護ダイオードＤ１による電荷放電経路を維持することになる。
【００２１】
上記実施形態の方法によれば、より上層の金属配線層（１８２〜１８４）を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子すなわち電極パッドＰＡＤのような大きい面積をパターニングする際にも、開孔も多く、プラズマエネルギーも大きくなる。そこで、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴを形成しておき、電荷放電経路を確保する。
【００２２】
このような電荷放電経路用の接続構成ＣＮＴは、配線層形成のなるべく早い段階で確立しておくことが好ましい。実施形態方法において接続構成ＣＮＴは、層間絶縁膜１６の所定開孔を伴う各ビア接続部１７及び第１層目の金属配線層１８１によって形成される。ゲート電極１３の形成から第１層目の金属配線層１８１までの形成では、チャージングの影響は小さく、ゲート酸化膜１２のダメージは少なく、チャージングダメージの蓄積もほとんどない。第１層目の金属配線層１８１以降では、常にゲート電極１３は保護ダイオードＤ１と電気的に接続され、プラズマ処理を伴う工程を経てもチャージングは回避される。
【００２３】
また、ダイシング前の半導体基板１０の状態でテストする場合、保護ダイオードＤ１に対する順方向電圧や逆方向電圧をゲート電極１３に印加して、ゲート酸化膜１２の耐圧等を検査することもできる。半導体基板１０は、ダイシング時に保護ダイオードＤ１と切り離され、このときもプラズマを伴わない。しかも、保護ダイオードＤ１の占有面積はスクライブ領域１４にあり、チップ内素子領域への占有負担はない。ただし、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴは、スクライブ領域１４へ伸長させる配線パターンを必要とする。
【００２４】
また、上記実施形態及び方法において図示しなかったが、半導体基板１０のチップ内素子領域とスクライブ領域１４との境には、防湿、耐腐食のためのガードリングが構成される。ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴは、このガードリングの外側に伸長して配線されるものである。これにつき、以下説明する。
【００２５】
図４は、本発明の第２実施形態に係る半導体装置及びその製造方法要部を示す平面図、図５は、図４のＦ５−Ｆ５線に沿う断面図である。前記第１実施形態における接続構成ＣＮＴの配線とガードリング部分を示しており、第１実施形態と同様の箇所には同一の符号を付す。
半導体基板１０のチップ内素子領域とスクライブ領域１４との境には防湿、耐腐食のためのガードリングＧＲが配される。ガードリングＧＲは、例えば次のように構成されている。素子分離領域１１上にゲート電極材料であるポリシリコン層１３ａのパターンが形成される。ポリシリコン層１３ａ上に層間絶縁膜１６及び各ビア接続部と同様に形成される溝埋め込み金属１７ａをそれぞれ配し、金属配線層１８１〜１８３のパターンがチップ領域最外周を囲むように保護する。
【００２６】
ガードリングＧＲにおいて、金属配線層１８１及び溝埋め込み金属１７ａの空き領域を設け、層間絶縁膜１６による窓部４１とする。前記ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴの配線層は金属配線層１８１でパターニングされ、窓部４１を通ってスクライブ領域へ伸長させる。
【００２７】
図６は、本発明の第３実施形態に係る半導体装置及びその製造方法要部を示す平面図、図７は、図６のＦ７−Ｆ７線に沿う断面図である。前記第１実施形態における接続構成ＣＮＴの配線とガードリング部分を示しており、第１、第２実施形態と同様の箇所には同一の符号を付す。
前記第２実施形態と同様にガードリングＧＲが配される。ガードリングＧＲにおける窓部４１を形成する。前記ゲート電極１３と保護ダイオードＤ１、Ｄ２の接続構成ＣＮＴの配線層は金属配線層１８１でパターニングされ、窓部４１を通ってスクライブ領域へ伸長させる。
【００２８】
この実施形態では、電荷放電経路用の接続構成ＣＮＴとして、保護ダイオードをＤ１，Ｄ２のように、順方向素子、逆方向素子と２個設けている。このため、どちらかのダイオード素子はウェル領域６１が必要になる。また、これら保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。
さらにこの実施形態では、窓部４１の部分から防湿、耐腐食性が不安定になるのを懸念し、接続構成ＣＮＴの金属配線層１８１のパターンを変形している。すなわち、ガードリングＧＲの外側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６２を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００２９】
図８は、本発明の第４実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第３実施形態の変形例である。もちろん、保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。ガードリングＧＲの内側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６３を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００３０】
図９は、本発明の第５実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第３実施形態の変形例である。もちろん、保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。ガードリングＧＲの外側と内側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６２，６３を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００３１】
上記各実施形態及び方法によれば、電荷放電経路用の接続構成ＣＮＴの配線層（金属配線層１８１）は、集積回路内部からガードリングＧＲの窓部４１を通ってスクライブ領域へ伸長させる。半導体基板１０は、スクライブ領域に沿って切断されるまでの製造工程途中、保護ダイオードＤ１，Ｄ２（あるいはいずれか一方）による電荷放電経路を維持することになる。しかも、前記第３〜第４実施形態で示した防護壁６２または６３のように、ガードリングＧＲとしての機能を損なわないように工夫することもできる。ガードリングＧＲは、上記構成に限らず他の構成をとってもよい。
【００３２】
以上説明したように本発明によれば、より上層の配線層を形成していく度に、また、外部端子のような大きい面積をパターニングする際に、プラズマに起因する電荷蓄積、すなわちチャージングの懸念が増大する。そこで、配線層形成のなるべく早い段階でスクライブ領域の保護ダイオードによる電荷放電経路を確立しておく。これにより、ゲート電極やその他電極部材下の絶縁膜の劣化を抑えることができる。保護ダイオードはスクライブ領域に設けられているので、電荷放電経路はチップとして切り分けられるまで維持される。この結果、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置の製造方法の要部工程を示す第１断面図。
【図２】図１に続く第２断面図。
【図３】図２に続く第３断面図。
【図４】第２実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図５】図４のＦ５−Ｆ５線に沿う断面図。
【図６】第３実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図７】図６のＦ７−Ｆ７線に沿う断面図。
【図８】第４実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図９】第５実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【符号の説明】
【００３４】
１１…素子分離領域、１２…ゲート酸化膜、１３…ゲート電極、１４…スクライブ領域、１５…ＰＮ接合部、１６…層間絶縁膜、１７…ビア接続部、１７ａ…溝埋め込み金属、１８１〜１８４…金属配線層、１９…パッシベーション膜、４１…窓部、６１…ウェル領域、６２，６３…防護壁、Ｄ１，Ｄ２…保護ダイオード、ＣＮＴ…放電経路用の接続構成、ＰＡＤ…パッド電極、ＵＭ…積層電極、ＧＲ…ガードリング、ＣＨＩＰ…集積回路チップ。
【技術分野】
【０００１】
本発明は、半導体装置製造時のウェハプロセスにおいてチャージングの影響から素子部を保護する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
最近のウェハプロセスでは、真空中のプラズマ放電現象を利用したＣＶＤ、スパッタリング、エッチング、アッシング等が多い。このようなプラズマプロセス中に、素子のゲート電極等にチャージング、すなわち電荷の蓄積が起こる。これにより、薄いゲート絶縁膜に静電気的ストレスが生じ、ゲート絶縁膜の耐圧劣化を招く危険性がある。
【０００３】
従来、上記チャージングによるゲート絶縁膜の劣化を防ぐ対策として、ゲート電極の引き出し部とシリコン基板とのコンタクトを取る。これにより、ゲート電極のチャージアップをシリコン基板に流す。上記コンタクト部分は最終工程に近いエッチング工程でゲート電極の引き出し部と切り離す（例えば、特許文献１参照）。
【特許文献１】特開平５−２６７２０５号公報（２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ゲート電極の引き出し部とシリコン基板とのコンタクト部分は、切り離すのに最終工程に近くなればなるほど切断処理部としての窓が深さ方向で大きくなる。これにより、切り離しのエッチング時、相当なプラズマエネルギーを必要とし、チャージングの影響を最小限にする適当なエッチング工程が選び難い、制限がかかるといった問題がある。また、その後、窓を埋め込むにしても信頼性が得られるか懸念される。逆に早いエッチング工程で切断処理してしまうと、後の幾つかのプラズマプロセスで徐々に電荷が蓄積され、ゲート絶縁膜のダメージが増大する。
【０００５】
本発明は上記のような事情を考慮してなされたもので、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜上に素子用の導電部材を形成する工程と、半導体基板のスクライブ領域に少なくともＰＮ接合部を形成する工程と、少なくとも前記導電部材と前記ＰＮ接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、前記配線層に繋がる外部端子を形成する工程と、前記半導体基板を前記スクライブ領域に沿って切断する工程と、を含む。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子、例えば電極パッドのような大きい面積をパターニングする際にも、関係する開孔が多くなり、プラズマエネルギーも大きくなる。より好ましくは、配線層形成のなるべく早い段階で上記接続構成、すなわちＰＮ接合部による電荷放電経路を確立しておくことである。これにより、電極部材下の絶縁膜の劣化を抑えることができる。ＰＮ接合部はスクライブ領域に設けられているので、半導体基板を切断すれば上記接続構成は除去される。
【０００８】
上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する。
なお、前記接続構成は、前記配線層のうち前記導電部材の上層第１層目で実現する。これにより、プラズマに起因する電荷蓄積（チャージング）の影響がほとんどないうちにＰＮ接合部による電荷放電経路を確立しておく。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、電荷蓄積の影響を受ける絶縁膜を介した電極に対して、保護ダイオードによる電荷放電経路を設ける。これにより、プラズマに起因する電荷蓄積（チャージング）が懸念される製造工程途中は、保護ダイオードによって、チャージングの抑制効果が働く。保護ダイオードはスクライブ領域に設けられているので、半導体基板を切断すれば自動的に切り離される。
【００１１】
なお、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される。
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する。
【００１２】
本発明に係る半導体装置は、半導体基板上に絶縁膜を介して形成された素子用の導電部材と、前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、前記配線層の所定層で構成されたガードリングと、前記ガードリング中に設けられた窓部と、前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、を含む。
【００１３】
上記本発明に係る半導体装置によれば、ガードリングの内側から外側に配線を伸長させる場合、ガードリング中に最小限の窓部を設ける。層間絶縁膜に囲まれた状態で窓部から配線を通す構成をとる。このような配線層は、ガードリングとしての機能を損なわないように工夫して形成することが重要である。
【００１４】
なお、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記導電部材の上層第１層目配線層の一部である。早い形成段階の配線層で必要構成を得る。ガードリング構造の信頼性向上に寄与する。
【００１５】
また、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している。ガードリング構造の信頼性向上に寄与する。
【発明を実施するための形態】
【００１６】
図１〜図３は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図１に示すように、素子分離領域１１に囲まれた所定導電型の半導体基板１０上に例えば薄い絶縁膜であるゲート酸化膜１２を形成する。ゲート酸化膜１２上にゲート電極１３をパターニングする。ゲート電極１３をマスクとして両側の基板１０表面に図示しないソース／ドレインの拡散層を形成する。あるいは、図示しないがゲート電極１３をマスクにソース／ドレインのエクステンション領域の形成、さらにゲート電極１３の側壁スペーサ形成後、ソース／ドレインの拡散層を形成してもよい。例えば、このソース／ドレイン拡散層の形成時において、スクライブ領域１４では保護ダイオードＤ１のＰＮ接合部１５を形成する。
【００１７】
次に、層間絶縁膜１６、ビア接続部１７の形成後、第１層目の金属配線層１８１でゲート電極１３に関係する回路配線の一部を形成する。その際、ゲート電極１３とＰＮ接合部１５の一方端が結ばれる電荷放電経路用の接続構成ＣＮＴも同時に形成する。すなわち、接続構成ＣＮＴは、層間絶縁膜１６の所定開孔を伴う各ビア接続部１７及び第１層目の金属配線層１８１によって形成される。これにより、ゲート電極１３は保護ダイオードＤ１と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。保護ダイオードＤ１は順方向素子、逆方向素子いずれかを配備する、あるいは、図示しないが両方の素子を準備するようにしてもよい。
【００１８】
その後、図２に示すように、層間絶縁膜１６及びビア接続部１７をそれぞれ介して、第２層目の金属配線層１８２、第３層目の金属配線層１８３、第４層目の金属配線層１８４を形成する。金属配線層１８２〜１８４で図示しない集積回路全体が構成される。図では金属配線層１８４によるパッド電極ＰＡＤ及びその下にパッド電極形成のための積層電極ＵＭを構成している。最上層はパッシベーション膜１９で保護される。
【００１９】
プラズマ処理は、例えば各層間絶縁膜１６の形成におけるＣＶＤ（化学気相成長）工程や、各ビア接続部１７形成のためのエッチング開孔、各金属配線層１８２〜１８４のパターニングに伴う異方性エッチングで多用される。そのうち、ゲート電極１３に電気的に接続される加工も含まれる。特に、図に示されるように、パッド電極ＰＡＤ形成のための積層電極ＵＭ及びパッド電極ＰＡＤの加工は、面積の大きい電極への複数のビア接続部１７の形成があり、比較的大きなプラズマエネルギーがゲート電極１３へと伝達される。しかし、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴの存在により、チャージング（電荷の蓄積）を防止することができる。
【００２０】
その後、図３に示すように、半導体基板１０は、スクライブ領域１４に沿って切断され、集積回路チップＣＨＩＰに切り分けられる。このとき、保護ダイオードＤ１は集積回路チップＣＨＩＰから切り離される。半導体基板１０は、例えばプラズマを伴わないダイシングブレード等にて機械的に切断される。すなわち、半導体基板１０は、スクライブ領域１４に沿って切断されるまでの製造工程途中、保護ダイオードＤ１による電荷放電経路を維持することになる。
【００２１】
上記実施形態の方法によれば、より上層の金属配線層（１８２〜１８４）を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子すなわち電極パッドＰＡＤのような大きい面積をパターニングする際にも、開孔も多く、プラズマエネルギーも大きくなる。そこで、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴを形成しておき、電荷放電経路を確保する。
【００２２】
このような電荷放電経路用の接続構成ＣＮＴは、配線層形成のなるべく早い段階で確立しておくことが好ましい。実施形態方法において接続構成ＣＮＴは、層間絶縁膜１６の所定開孔を伴う各ビア接続部１７及び第１層目の金属配線層１８１によって形成される。ゲート電極１３の形成から第１層目の金属配線層１８１までの形成では、チャージングの影響は小さく、ゲート酸化膜１２のダメージは少なく、チャージングダメージの蓄積もほとんどない。第１層目の金属配線層１８１以降では、常にゲート電極１３は保護ダイオードＤ１と電気的に接続され、プラズマ処理を伴う工程を経てもチャージングは回避される。
【００２３】
また、ダイシング前の半導体基板１０の状態でテストする場合、保護ダイオードＤ１に対する順方向電圧や逆方向電圧をゲート電極１３に印加して、ゲート酸化膜１２の耐圧等を検査することもできる。半導体基板１０は、ダイシング時に保護ダイオードＤ１と切り離され、このときもプラズマを伴わない。しかも、保護ダイオードＤ１の占有面積はスクライブ領域１４にあり、チップ内素子領域への占有負担はない。ただし、ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴは、スクライブ領域１４へ伸長させる配線パターンを必要とする。
【００２４】
また、上記実施形態及び方法において図示しなかったが、半導体基板１０のチップ内素子領域とスクライブ領域１４との境には、防湿、耐腐食のためのガードリングが構成される。ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴは、このガードリングの外側に伸長して配線されるものである。これにつき、以下説明する。
【００２５】
図４は、本発明の第２実施形態に係る半導体装置及びその製造方法要部を示す平面図、図５は、図４のＦ５−Ｆ５線に沿う断面図である。前記第１実施形態における接続構成ＣＮＴの配線とガードリング部分を示しており、第１実施形態と同様の箇所には同一の符号を付す。
半導体基板１０のチップ内素子領域とスクライブ領域１４との境には防湿、耐腐食のためのガードリングＧＲが配される。ガードリングＧＲは、例えば次のように構成されている。素子分離領域１１上にゲート電極材料であるポリシリコン層１３ａのパターンが形成される。ポリシリコン層１３ａ上に層間絶縁膜１６及び各ビア接続部と同様に形成される溝埋め込み金属１７ａをそれぞれ配し、金属配線層１８１〜１８３のパターンがチップ領域最外周を囲むように保護する。
【００２６】
ガードリングＧＲにおいて、金属配線層１８１及び溝埋め込み金属１７ａの空き領域を設け、層間絶縁膜１６による窓部４１とする。前記ゲート電極１３と保護ダイオードＤ１の接続構成ＣＮＴの配線層は金属配線層１８１でパターニングされ、窓部４１を通ってスクライブ領域へ伸長させる。
【００２７】
図６は、本発明の第３実施形態に係る半導体装置及びその製造方法要部を示す平面図、図７は、図６のＦ７−Ｆ７線に沿う断面図である。前記第１実施形態における接続構成ＣＮＴの配線とガードリング部分を示しており、第１、第２実施形態と同様の箇所には同一の符号を付す。
前記第２実施形態と同様にガードリングＧＲが配される。ガードリングＧＲにおける窓部４１を形成する。前記ゲート電極１３と保護ダイオードＤ１、Ｄ２の接続構成ＣＮＴの配線層は金属配線層１８１でパターニングされ、窓部４１を通ってスクライブ領域へ伸長させる。
【００２８】
この実施形態では、電荷放電経路用の接続構成ＣＮＴとして、保護ダイオードをＤ１，Ｄ２のように、順方向素子、逆方向素子と２個設けている。このため、どちらかのダイオード素子はウェル領域６１が必要になる。また、これら保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。
さらにこの実施形態では、窓部４１の部分から防湿、耐腐食性が不安定になるのを懸念し、接続構成ＣＮＴの金属配線層１８１のパターンを変形している。すなわち、ガードリングＧＲの外側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６２を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００２９】
図８は、本発明の第４実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第３実施形態の変形例である。もちろん、保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。ガードリングＧＲの内側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６３を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００３０】
図９は、本発明の第５実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第３実施形態の変形例である。もちろん、保護ダイオードをＤ１，Ｄ２のいずれか一つを設けるようにしてもよい。ガードリングＧＲの外側と内側の窓部４１近傍において、ポリシリコン層１３ａ、金属配線層１８１〜１８３と各間の溝埋め込み金属１７ａにより、防護壁６２，６３を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
【００３１】
上記各実施形態及び方法によれば、電荷放電経路用の接続構成ＣＮＴの配線層（金属配線層１８１）は、集積回路内部からガードリングＧＲの窓部４１を通ってスクライブ領域へ伸長させる。半導体基板１０は、スクライブ領域に沿って切断されるまでの製造工程途中、保護ダイオードＤ１，Ｄ２（あるいはいずれか一方）による電荷放電経路を維持することになる。しかも、前記第３〜第４実施形態で示した防護壁６２または６３のように、ガードリングＧＲとしての機能を損なわないように工夫することもできる。ガードリングＧＲは、上記構成に限らず他の構成をとってもよい。
【００３２】
以上説明したように本発明によれば、より上層の配線層を形成していく度に、また、外部端子のような大きい面積をパターニングする際に、プラズマに起因する電荷蓄積、すなわちチャージングの懸念が増大する。そこで、配線層形成のなるべく早い段階でスクライブ領域の保護ダイオードによる電荷放電経路を確立しておく。これにより、ゲート電極やその他電極部材下の絶縁膜の劣化を抑えることができる。保護ダイオードはスクライブ領域に設けられているので、電荷放電経路はチップとして切り分けられるまで維持される。この結果、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置の製造方法の要部工程を示す第１断面図。
【図２】図１に続く第２断面図。
【図３】図２に続く第３断面図。
【図４】第２実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図５】図４のＦ５−Ｆ５線に沿う断面図。
【図６】第３実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図７】図６のＦ７−Ｆ７線に沿う断面図。
【図８】第４実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【図９】第５実施形態に係る半導体装置及びその製造方法要部を示す平面図。
【符号の説明】
【００３４】
１１…素子分離領域、１２…ゲート酸化膜、１３…ゲート電極、１４…スクライブ領域、１５…ＰＮ接合部、１６…層間絶縁膜、１７…ビア接続部、１７ａ…溝埋め込み金属、１８１〜１８４…金属配線層、１９…パッシベーション膜、４１…窓部、６１…ウェル領域、６２，６３…防護壁、Ｄ１，Ｄ２…保護ダイオード、ＣＮＴ…放電経路用の接続構成、ＰＡＤ…パッド電極、ＵＭ…積層電極、ＧＲ…ガードリング、ＣＨＩＰ…集積回路チップ。
【特許請求の範囲】
【請求項１】
半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜上に素子用の導電部材を形成する工程と、
半導体基板のスクライブ領域に少なくともＰＮ接合部を形成する工程と、
少なくとも前記導電部材と前記ＰＮ接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、
前記配線層に繋がる外部端子を形成する工程と、
前記半導体基板を前記スクライブ領域に沿って切断する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する請求項１記載の半導体装置の製造方法。
【請求項４】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する請求項１記載の半導体装置の製造方法。
【請求項５】
前記接続構成は、前記配線層のうち前記導電部材の上層第１層目で実現する請求項１〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する半導体装置の製造方法。
【請求項７】
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される請求項６記載の半導体装置の製造方法。
【請求項８】
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する請求項６または７記載の半導体装置の製造方法。
【請求項９】
半導体基板上に絶縁膜を介して形成された素子用の導電部材と、
前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、
前記配線層の所定層で構成されたガードリングと、
前記ガードリング中に設けられた窓部と、
前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、
を含む半導体装置。
【請求項１０】
前記窓部を通る前記配線層の一部は、前記導電部材の上層第１層目配線層の一部である請求項９記載の半導体装置。
【請求項１１】
前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している請求項９または１０記載の半導体装置。
【請求項１】
半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜上に素子用の導電部材を形成する工程と、
半導体基板のスクライブ領域に少なくともＰＮ接合部を形成する工程と、
少なくとも前記導電部材と前記ＰＮ接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、
前記配線層に繋がる外部端子を形成する工程と、
前記半導体基板を前記スクライブ領域に沿って切断する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する請求項１記載の半導体装置の製造方法。
【請求項４】
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する請求項１記載の半導体装置の製造方法。
【請求項５】
前記接続構成は、前記配線層のうち前記導電部材の上層第１層目で実現する請求項１〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する半導体装置の製造方法。
【請求項７】
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される請求項６記載の半導体装置の製造方法。
【請求項８】
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する請求項６または７記載の半導体装置の製造方法。
【請求項９】
半導体基板上に絶縁膜を介して形成された素子用の導電部材と、
前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、
前記配線層の所定層で構成されたガードリングと、
前記ガードリング中に設けられた窓部と、
前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、
を含む半導体装置。
【請求項１０】
前記窓部を通る前記配線層の一部は、前記導電部材の上層第１層目配線層の一部である請求項９記載の半導体装置。
【請求項１１】
前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している請求項９または１０記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−５２１３（Ｐ２００６−５２１３Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１８０８８９（Ｐ２００４−１８０８８９）
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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