半導体装置及びその製造方法
【課題】アンダーフィル材の注入によるボイドの発生を防止でき、半導体チップと配線基板との接合強度を維持して、バンプレイアウトの複雑化及びバンプの狭ピッチ化に耐えられるようにする。
【解決手段】半導体装置は、半導体チップ１０１と対向し、且つ基板側電極パッド１０５が形成された配線基板１０４と、該配線基板の上に形成され、基板側電極パッドを露出する開口部１１５ａを有するソルダーレジスト膜１１５と、チップ側電極パッド１０２と基板側電極パッド１０５との間に配置され、対向する電極パッド同士を電気的に導通するはんだバンプ１０７と、ソルダーレジスト膜と半導体チップとの間に充填されたアンダーフィル材１０８とを有している。ソルダーレジスト膜１１５には、開口部１１５ａと接続された溝部１１５ｂが形成されており、溝部の深さは開口部に向かって深くなるように形成されている。
【解決手段】半導体装置は、半導体チップ１０１と対向し、且つ基板側電極パッド１０５が形成された配線基板１０４と、該配線基板の上に形成され、基板側電極パッドを露出する開口部１１５ａを有するソルダーレジスト膜１１５と、チップ側電極パッド１０２と基板側電極パッド１０５との間に配置され、対向する電極パッド同士を電気的に導通するはんだバンプ１０７と、ソルダーレジスト膜と半導体チップとの間に充填されたアンダーフィル材１０８とを有している。ソルダーレジスト膜１１５には、開口部１１５ａと接続された溝部１１５ｂが形成されており、溝部の深さは開口部に向かって深くなるように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだバンプと接続される外部電極端子を有する半導体装置に関し、特に、半導体チップをはんだバンプを介して配線基板にフリップチップ実装される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器並びに事務用電子機器の小型化及び高性能化が進められるのに伴い、これらの電子機器に搭載される半導体装置の小型化と入出力用外部端子の端子数の増加とが要求されている。
【０００３】
従来の半導体装置には、図７に示すように、半導体チップ１の回路形成面における周縁部に、複数のチップ側電極パッド２を形成し、金、アルミニウム又は銅からなる金属線３により、多層配線基板４の上面に形成された基板側電極パッド５と電気的な接続を取るワイヤボンディンク方式がある。しかしながら、ワイヤボンディング方式では、形成可能な端子数に制限があり、上記の要求を満たすことは困難となってきている。
【０００４】
そこで、図８に示すように、近年、複数のチップ側電極パッド２を能動領域６の上に形成し、外部接続端子であるはんだバンプ７を介して基板側電極パッド５と接続し、さらに、半導体チップ１と多層配線基板４との間にはんだバンプ７と密着するようにアンダーフィル材８を充填するフリップチップ方式が採用されている。
【０００５】
一方、半導体製造プロセスの著しい進展に伴って、半導体チップの構造も微細化及び高集積化が進み、その結果、層間絶縁膜には比誘電率が低い、いわゆるＬｏｗ−ｋ材料が用いられるようになってきている。
【０００６】
Ｌｏｗ−ｋ材料とは、配線を覆う絶縁体として用いられる誘電率が低い材料である。配線材料として、比較的に抵抗が小さい銅配線の採用に伴い、銅がシリコン中に拡散しにくい絶縁素材を用いる必要がある。しかし、そのような絶縁素材の多くは誘導率が高く、銅配線によって配線抵抗を下げたとしても、銅配線を覆う絶縁素材の配線容量が増大してしまい、配線遅延を解消することができない。そこで、銅を拡散せず且つ低誘導率である材料が求められた結果、Ｌｏｗ−ｋ材料が採用されるようになってきている。しかしながら、Ｌｏｗ−ｋ材料の特徴として、物理的強度が従来よりも大幅に脆弱となり、銅配線の断線が顕在化し、半導体チップに対して、従来以上に物理的ストレスに対する繊細な取り扱いが求められる。
【０００７】
また、図９（ａ）に示すように、半導体チップ１へのストレスを軽減するための対策として、半導体チップ１上に設けた複数のはんだバンプ７と、アンダーフィル樹脂シート２１に形成された複数のホール２１ａと、多層配線基板４に設けられた複数の基板側電極パッド５とを互いに重なるように位置合わせする。その後、リフロー等の加熱工程により、各はんだバンプ７と各基板側電極パッド５とそれぞれ接合し、さらに加熱工程により、アンダーフィル樹脂シート２１を硬化するという方法がある（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２４０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置は、半導体チップとして、シリコン又はガリウム砒素等が用いられ、配線基板として、ガラス、アラミド繊維、セラミック又は銅等の金属が用いられ、半導体チップの構成材料と該半導体チップを実装する配線基板の構成材料とが異なっている。その結果、半導体チップと配線基板とには、熱膨張係数の相異に起因する変位がしばしば発生する。
【００１０】
半導体装置の製造プロセスには、半導体装置を１５０℃〜３００℃で加熱する工程が存在する。例えば、シリコンを主とする半導体チップの熱膨張係数は３ｐｐｍ／℃程度であり、ガラス繊維を主とする配線基板の熱膨張係数は１０ｐｐｍ／℃程度であるため、加熱する際に変位に差異が発生する。発生した変位は、半導体チップと配線基板とを接続するバンプ電極に応力歪みを生じさせる。生じた応力歪みは、フリップチップ実装するためのバンプとバンプ電極との接合面に集中し、該バンプとバンプ電極とを破壊して半導体装置を電気的な接続不良に至らせてしまう。
【００１１】
ところで、従来は、半導体装置への加熱及び冷却時のストレスに伴う応力歪みに対する対策として、アンダーフィル材をバンプ電極の周辺部に充填する方法を採っている。
【００１２】
しかしながら、図１０に示すように、アンダーフィル材８をバンプ電極の周辺部に充填する場合には、ソルダーレジスト膜１５の熱収縮により発生する、ソルダーレジスト膜１５の開口部の壁面１６とそれと隣接するはんだバンプ７の表面との隙間１７の有無、アンダーフィル材８の注入方法、はんだバンプ７のレイアウト、ソルダーレジスト膜１５の表面状態、及びアンダーフィル材８の粘度等の影響により、該アンダーフィル材８の毛細管現象のバランスがくずれ、アンダーフィル材８に空気を巻き込む現象が発生し、浸潤するアンダーフィル材８にボイド（気泡）９が混入されてしまう場合がある。
【００１３】
アンダーフィル材８の注入時にボイド９が発生すると、次工程のアンダーフィル材８の加熱による硬化時に、ボイド９を混入したままアンダーフィル材８が硬化する。このとき、アンダーフィル材８に混入したボイド９が微小であっても、加熱によってボイド９が膨張してしまい、該ボイド９は膨張した状態でアンダーフィル材８が硬化する。
【００１４】
膨張したボイド９は、半導体チップ１と多層配線基板４とを押し広げる方向に両者を圧迫する。これにより、はんだバンプ７の半導体チップ１との接合部又ははんだバンプ７の多層配線基板４との接合部にそれぞれ引張応力が生じる。その結果、はんだバンプ７とバンプ電極２、５との接合面に応力が集中して、はんだバンプ７におけるチップ側電極パッド２の近傍又は基板側電極パッド５の近傍にクラック７ｂを生じさせてしまう。
【００１５】
逆に、冷却時には、ボイド９は熱収縮する。このため、収縮したボイド９は、半導体チップ１と多層配線基板４とを引き寄せる方向の応力、すなわち、はんだバンプ７の半導体チップ１との接合部又ははんだバンプ７の多層配線基板４との接合部にそれぞれ圧縮応力を生じさせる。その結果、冷却時においても、はんだバンプ７とバンプ電極２、５との接合面に応力が集中して、はんだバンプ７におけるチップ側電極パッド２の近傍又は基板側電極パッド５の近傍にクラック７ｂを生じさせてしまう。
【００１６】
さらに、図１０に示すように、アンダーフィル材８にボイド９が混入した状態で、はんだバンプ７が溶融する温度にまで加熱すると、溶融したはんだバンプ７がボイド９に流れ込み、互いに隣接するはんだバンプ７同士が電気的に連結するブリッジ１９が形成されたり、はんだバンプ７の流出による接合部のはんだの不足が生じたりすることもある。
【００１７】
以上のように、例えば、多層配線基板と電気的に接続するためのはんだボールの搭載時における加熱ストレス及び冷却ストレス、又は半導体チップを多層配線基板に実装する際の加熱ストレス及び冷却ストレスにより、ボイドを起因とする半導体装置の信頼性が大幅に低下するという不具合が生じる。
【００１８】
また、第３の従来例として上述した、アンダーフィル材に複数のホール２１ａが形成されたアンダーフィル樹脂シート２１を用いる特許文献１においても、以下のような問題がある。
【００１９】
すなわち、図９（ｂ）に示すように、加熱処理によって、はんだバンプ７を基板側電極パッド５と接合するには、加熱処理工程の直前のフリップチップ実装工程において、半導体チップ１に形成されている複数のはんだバンプ７の各頭頂部７ａをアンダーフィル樹脂シート２１の各ホール２１ａに挿入し、さらに各頭頂部７ａをアンダーフィル樹脂シート２１から突き出して、該頭頂部７ａを基板側電極パッド５とそれぞれ接触させる必要がある。
【００２０】
しかしながら、めっき工程及びはんだボール搭載工程等において形成された複数のはんだバンプ７には、それぞれの高さにばらつきが生じていることから、アンダーフィル樹脂シート２１の各ホール２１ａにはんだバンプ７をそれぞれ挿入すると、はんだバンプ７の頭頂部７ａの突き出し量がばらつくことになる。従って、図９（ｂ）に示すように、はんだバンプ７のアンダーフィル樹脂シート２１からの突き出し量がばらつくと、突き出し量が最も少ないはんだバンプ７は、基板側電極パッド５と接触できない状態（２１ｂ）となる。すなわち、加熱工程の際に、複数のはんだバンプ７のうちの幾つかは、基板側電極パッド５との接合が不可能となる。
【００２１】
これとは逆に、図９（ｃ）に示すように、複数のはんだバンプ７のいずれかが高すぎる場合、すなわちアンダーフィル樹脂シート２１からのはんだバンプ７の突き出し量が大きい場合は、はんだバンプ７の頭頂部７ａが基板側電極パッド５へ接触した際に、例えば半導体チップ１のバンプ形成面とアンダーフィル樹脂シート２１との間に空間２１ｃが生じてしまい、ボイド９の発生要因となる。
【００２２】
なお、特許文献１においては、はんだバンプの溶融温度が２００℃以下の場合を対象としている。一方、本発明においては、はんだバンプの組成として、Ｓｎ−Ａｇ又はＳｎ−Ａｕ−Ｃｕを対象としており、これらはいずれも融点が２２０℃程度であり、本発明とは異なる。
【００２３】
本発明は、前記の問題を解決し、特にアンダーフィル材の注入によるボイドの発生を防止でき、半導体チップと配線基板との接合強度を維持して、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明は、半導体装置を、配線基板の上に形成され各電極パッドを露出する開口部を有するソルダーレジスト膜に、開口部と接続され且つ該開口部に向かって深さが深くなる溝部を形成する構成とする。
【００２５】
具体的に、本発明に係る半導体装置は、回路形成面に複数の第１の電極パッドが形成された半導体チップと、半導体チップと対向し且つ各第１の電極パッドとそれぞれ対応する位置に複数の第２の電極パッドが形成された配線基板と、配線基板の上に形成され、第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜と、第１の電極パッドと第２の電極パッドとの間にそれぞれ配置され、第１の電極パッドと第２の電極パッドとを電気的に導通する複数の導電性部材と、ソルダーレジスト膜と半導体チップとの間に充填されたアンダーフィル材とを備え、ソルダーレジスト膜には、開口部と接続された少なくとも１つの溝部が形成されており、溝部の深さは、開口部に向かって深くなるように形成されている。
【００２６】
本発明の半導体装置によると、配線基板の上に形成され、第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜には、開口部と接続された少なくとも１つの溝部が形成され、溝部の深さは開口部に向かって深くなるように形成されている。このため、ソルダーレジスト膜と半導体チップとの間にアンダーフィル材を充填する際に、ソルダーレジスト膜に形成された少なくとも１つの溝部により、アンダーフィル材が開口部、すなわち導電性部材（例えば、はんだバンプ）の近傍に浸潤しやすくなる。これにより、アンダーフィル材の導電性部材の近傍に生じるボイドを防ぐことができる。その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現することができる。
【００２７】
本発明の半導体装置において、溝部は開口部の一部と接続されていることが好ましい。
【００２８】
本発明の半導体装置において、溝部は複数設けられ、該複数の溝部は、第２の電極パッドの中心に対して対称な位置に形成されていてもよい。
【００２９】
また、本発明の半導体装置において、溝部は複数設けられ、該複数の溝部は、第２の電極パッドの中心に対して非対称な位置に形成されていてもよい。
【００３０】
本発明の半導体装置において、溝部の配線基板の主面に対して垂直な方向の断面における底面形状は、階段状又は直線状であってもよい。
【００３１】
本発明の半導体装置において、ソルダーレジスト膜における互いに隣り合う開口部から形成される溝部同士は、互いに接続されていてもよい。
【００３２】
この場合に、溝部の平面形状は、直線状又は曲線状であってもよい。
【００３３】
また、本発明の半導体装置において、ソルダーレジスト膜の溝部は、互いに接続されず孤立して形成されていてもよい。
【００３４】
本発明の半導体装置において、アンダーフィル材は、複数のフィラーを含み、溝部の幅は、複数のフィラーの径のうちの最大値よりも大きいことが好ましい。
【００３５】
本発明に係る半導体装置の製造方法は、主面に複数の電極パッドを有する配線基板の上に、第１のソルダーレジスト膜を成膜する工程（ａ）と、成膜された第１のソルダーレジスト膜に、各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、工程（ｂ）よりも後に、第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、成膜された第２のソルダーレジスト膜に、各第１の開口部を露出する複数の第２の開口部と、各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）と、回路形成面に複数の導電性部材を有する半導体チップを配線基板と対向させて、各導電性部材と各電極パッドとを互いに接続する工程（ｅ）と、半導体チップと第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）とを備えている。
【００３６】
本発明の半導体装置の製造方法によると、成膜された第１のソルダーレジスト膜に、各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、工程（ｂ）よりも後に、第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、成膜された第２のソルダーレジスト膜に、各第１の開口部を露出する複数の第２の開口部と、各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）とを備えている。従って、その後、半導体チップと第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）において、第１のソルダーレジスト膜及び第２のソルダーレジスト膜にそれぞれ形成された第１の溝部及び第２の溝部により、アンダーフィル材が開口部、すなわち導電性部材（例えば、はんだバンプ）の近傍に浸潤しやすくなる。これにより、アンダーフィル材の導電性部材の近傍に生じるボイドを防ぐことができる。その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現することができる。
【発明の効果】
【００３７】
本発明に係る半導体装置及びその製造方法によると、アンダーフィル材の注入によるボイドの発生を防止でき、その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化にも耐え得る半導体装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は本発明の一実施形態に係る半導体装置の平面図及び断面図である。
【図２】図２は本発明の一実施形態に係る半導体装置における電極パッド構造を示す部分的な平面図及び断面図である。
【図３】図３は本発明の一実施形態に係る半導体装置の製造方法におけるソルダーレジスト膜の形成方法を示すフローチャートである。
【図４】図４（ａ）〜図４（ｆ）は本発明の一実施形態に係る半導体装置の製造方法におけるソルダーレジスト膜の形成方法を示す工程順の断面図である。
【図５】図５は本発明の一実施形態の第１変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜を示す部分的な平面図である。
【図６】図６（ａ）は本発明の一実施形態の第２変形例に係る半導体装置におけるソルダーレジスト膜を示す平面図である。図６（ｂ）は本発明の一実施形態の第２変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜を示す部分的な平面図である。図６（ｃ）は本発明の一実施形態の第２変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜の溝部を示す平面図である。
【図７】図７は第１の従来例に係るワイヤボンディンク後の半導体装置を示す平面図及び断面図である。
【図８】図８は第２の従来例に係るフリップチップ実装後の半導体装置を示す平面図及び断面図である。
【図９】図９（ａ）は第３の従来例に係る半導体装置の製造方法の一工程を示す断面図である。図９（ｂ）及び図９（ｃ）は課題を説明する断面図である。
【図１０】図１０は第２の従来例に係る課題を説明する部分的な断面図である。
【発明を実施するための形態】
【００３９】
（一実施形態）
本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００４０】
図１に示すように、回路形成面である能動領域１０６の上に複数のチップ側電極パッド１０２が形成された半導体チップ１０１が、上面に複数の基板側電極パッド１０５を設けた配線基板１０４に対してフリップチップ実装されている。各チップ側電極パッド１０２と各基板側電極パッド１０５とは、それぞれ導電性部材であるはんだバンプ１０７により電気的に接続されている。ここで、配線基板１０４には、積層された複数の配線層を有する、いわゆる多層配線基板を用いることができる。また、はんだバンプ１０７には、例えば、錫（Ｓｎ）−銀（Ａｇ）又は錫（Ｓｎ）−金（Ａｕ）−銅（Ｃｕ）を用いることを前提としている。
【００４１】
半導体チップ１０１と配線基板１０４との間には、樹脂であるアンダーフィル材１０８が充填されている。なお、ここでは、配線基板１０４上の基板側電極パッド１０５の周囲に形成されているソルダーレジスト膜は図示を省略している。
【００４２】
図２に、本発明の特徴である基板側電極パッド１０５と、その上に形成されたはんだバンプ１０７と、基板側電極パッド１０５の周囲に形成されたソルダーレジスト膜１１５とを拡大した部分平面図及びその断面図を示す。
【００４３】
図２に示すように、配線基板１０４の上に形成された基板側電極パッド１０５の周囲を覆うソルダーレジスト膜１１５には、基板側電極パッド１０５を露出する開口部１１５ａが形成されている。さらに、開口部１１５ａには、該開口部１１５ａと接続された少なくとも１つの溝部１１５ｂが形成されている。溝部１１５ｂの深さは、開口部１１５ａに向かうに連れて深くなるように形成されている。ここでは、後述するように、一例として、ソルダーレジスト膜１１５を２層構造とすることにより、溝部１１５ｂの断面における底面形状を階段状としている。なお、溝部１１５ｂの断面における底面形状は階段状に限られず、直線状であってもよい。
【００４４】
また、溝部１１５ｂは、基板側電極パッド１０５の中心に対して対称（点対称）な位置に形成されている。なお、溝部１１５ｂの中心線は、基板側電極パッド１０５の中心位置と必ずしも一致させる必要はない。
【００４５】
また、各溝部１１５ｂは、開口部１１５ａの外周の一部と接続されている。このように、各溝部１１５ｂの開口部１１５ａとの接続を開口部１１５ａの一部とすることにより、基板側電極パッド１０５と接合されたはんだバンプ１０７にソルダーレジスト膜１１５の膜厚分のバンプ高さ１５２を確保するこができる。バンプ高さ１５２を確保することにより、加熱時及び冷却時に発生する応力を分散することができる。すなわち、はんだバンプ１０７と基板側電極パッド１０５との接合界面への応力集中を緩和することができる。その結果、はんだバンプ１０７の基板側電極パッド１０５との接続をより安定して行えるようになる。
【００４６】
ところで、アンダーフィル材１０８は、主にエポキシ樹脂とフィラーとから構成されている。フィラーとは、一般には酸化ケイ素（ＳｉＯ２）からなる固体状の粒子であり、アンダーフィル材１０８に添加すると、該アンダーフィル材１０８の熱膨張及び収縮を抑制することができるという効果を持つ。
【００４７】
アンダーフィル材８を半導体チップ１０１と配線基板１０４との間隙に注入すると、アンダーフィル材１０８の毛細管現象による浸潤に伴って、エポキシ樹脂とフィラーとが混在した状態で浸潤する。このとき、フィラーの浸潤性の低下を抑制するために、ソルダーレジスト膜１１５に形成された溝部１１５ｂは、添加されたフィラーの最大径よりも大きい幅を持つように形成することが好ましい。これにより、アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙、さらには各溝部１１５ｂに安定して浸潤させることができる。
【００４８】
以下、前記のように構成された半導体装置の製造方法、特にソルダーレジスト膜の製造方法の一例を図３及び図４を参照しながら説明する。
【００４９】
まず、図３のソルダーレジスト全面塗布工程ＳＴ１及び図４（ａ）において、上面に例えば銅（Ｃｕ）からなる配線等の回路パターンが形成された配線基板１０４の上の全面に、第１のソルダーレジスト膜１１６を塗布する。一般に、ソルダーレジストには、ネガティブ型ソルダーレジストとポジティブ型ソルダーレジストとの２種類があり、ネガティブ型ソルダーレジストは、紫外（ＵＶ）光に照射されると硬化する。また、ポジティブ型ソルダーレジストは、ＵＶ光に照射されると溶融しやすくなる。従って、第１のソルダーレジスト膜１１６には、開口部の形状及び第１の露光マスク１４１Ａの設計仕様等に応じてネガティブ型又はポジティブ型のソルダーレジストを選択することができる。
【００５０】
第１のソルダーレジスト膜１１６を配線基板１０４の上面に全面塗布する方法には、カーテンコート法とスプレーコート法とがある。カーテンコート法とは、低粘度のレジストインクをカーテン状の膜のまま配線基板１０４の上に該配線基板１０４を覆うように落下させて、配線基板１０４の全面にレジストインクを塗布する方法である。また、スプレーコート法とは、レジストインクをスプレー状に塗布する方法であり、スプレー状に塗布可能な粘度に調整されたレジストインクをスプレーガンにより噴霧して、配線基板１０４の上面に吹き付け、レジストインクからなる被膜を形成する方法である。いずれのコート法を用いるかは、用途に応じて適宜選択すればよい。
【００５１】
次に、ソルダーレジスト仮硬化工程ＳＴ２及び図４（ａ）において、前工程で塗布された第１のソルダーレジスト膜１１６を仮硬化する。硬化炉はオーブンが主流であり、例えば８０℃の温度下で３０分程度加熱する。硬化条件については、必要に応じて温度及び時間を変更することができ、且つ配線基板１０４の酸化、特に回路パターンの酸化を防止するために、炉内に窒素（Ｎ２）ガスを充填してもよい。
【００５２】
次に、露光マスク重ね合わせ工程ＳＴ３及び図４（ｂ）において、配線基板１０４の上に塗布した第１のソルダーレジスト膜１１６の上方から、第１の露光マスク１４１Ａを所定の位置に重ね合わせる。なお、第１の露光マスク１４１Ａの位置合わせは、該第１の露光マスク４１Ａの基準マークと配線基板１０４上の基準マークとの双方を画像認識カメラ等によって取り込み、Ｘ軸、Ｙ軸及びθ軸を補正することにより行うことができる。
【００５３】
第１の露光マスク１４１Ａには、第１のソルダーレジスト膜１１６における不要部分を除去するためのパターンが施されている。なお、上述したように、第１のソルダーレジスト膜１１６には、ネガティブ型とポジティブ型との２種類があり、用途に応じて選択可能である。
【００５４】
例えば、ＵＶ光１３３を照射されると硬化するネガティブ型ソルダーレジストを用いた場合、配線基板１０４上の全面に被覆されているネガティブ型ソルダーレジストの不要部分を除去するには、ネガティブ型ソルダーレジストにおける基板側電極パッド１０５の開口部１１５ａの形成部分と溝部１１５ｂの形成部分とをマスクする。その結果、ネガティブ型ソルダーレジストのマスクされた部分のＵＶ光１３３による硬化が阻止される。従って、基板側電極パッド１０５の開口部１１５ａ及び溝部１１５ｂが露光されない第１の露光マスク１４１Ａを用いる。
【００５５】
これに対し、ＵＶ光１３３を照射されると溶融しやすくなるポジティブ型ソルダーレジストを用いた場合、配線基板１０４上の全面に被覆されているポジティブ型ソルダーレジストの不要部分を除去するには、ポジティブ型ソルダーレジストにおける基板側電極パッド１０５の開口部１１５ａの形成部分と溝部１１５ｂの形成部分とを露出して、ＵＶ光１３３によるポジティブ型ソルダーレジストの溶融を可能とする。従って、基板側電極パッド１０５の開口部１１５ａ及び溝部１１５ｂを露光する第１の露光マスク１４１Ａを用いる。
【００５６】
次に、露光工程ＳＴ４及び図４（ｂ）において、第１の露光マスク１４１Ａを重ね合わせた状態で、配線基板１０４上の第１のソルダーレジスト膜１１６を露光する。ＵＶ光１３３を第１の露光マスク１４１Ａに向けて照射すると、ＵＶ光１３３は、第１の露光マスク１４１Ａの開口部を透過し、マスクされた領域は反射される。従って、第１の露光マスク１４１Ａを透過したＵＶ光１３３は、第１のソルダーレジスト膜１１６に選択的に照射され、ネガティブ型ソルダーレジストであれば硬化し、ポジティブ型ソルダーレジストであれば、溶融しやすく変化する。
【００５７】
次に、現像（洗浄除去）工程ＳＴ５及び図４（ｃ）において、第１の露光マスク１４１Ａを取り外した後、第１のソルダーレジスト膜１１６を現像する。すなわち、配線基板１０４を洗浄してネガティブ型ソルダーレジスト又はポジティブ型ソルダーレジストを除去する。露光済みの配線基板１０４を洗浄すると、ネガティブ型ソルダーレジストの場合は、第１の露光マスク１４１Ａにより覆われ、遮光領域（露光により硬化した領域を除く溶融しやすい領域）である、第１のソルダーレジスト膜１１６の開口部１１５ａ及び溝部１１５ｂの各形成領域を洗浄液によって除去することができる。また、ポジティブ型ソルダーレジストの場合は、第１の露光マスク１４１Ａで開口され、露出領域（露光により溶融しやすくなった領域）である、第１のソルダーレジスト膜１１６の開口部１１５ａ及び溝部１１５ｂの各形成領域を洗浄液によって除去することができる。これにより、第１のソルダーレジスト膜１１６には、基板側電極パッド１０５を露出する開口部１１５ａ及び溝部１１５ｂが形成される。
【００５８】
なお、洗浄装置には、配線基板１０４に対して洗浄剤を直接に噴霧する枚葉式と、配線基板１０４を洗浄層に一括に浸漬して洗浄するバッチ式とがあり、配線基板１０４の外形寸法及び生産数量等に応じて適宜選択可能である。また、洗浄液には、例えば希アルカリ水溶液を用いることができる。
【００５９】
次に、ソルダーレジスト本硬化工程ＳＴ６及び図４（ｃ）において、現像された第１のソルダーレジスト膜１１５を本硬化する。本硬化に要する温度は、第１のソルダーレジスト膜１１６を最終的に硬化する温度であり、仮硬化工程よりも高い温度、例えば１５０℃の温度下で１時間程度加熱する。なお、配線基板１０４の酸化を防止するため、炉内に窒素（Ｎ２）ガスを充填してもよい。
【００６０】
次に、図４（ｄ）に示すように、ソルダーレジスト膜１１５に、基板側電極パッド１０５を露出する開口部１１５ａに向かってその深さが深くなる溝部１１５ｂを形成するために、配線基板１０４の上に第２のソルダーレジスト膜１１７を第１のソルダーレジスト膜１１６を覆うように全面的に塗布する。
【００６１】
次に、第２のソルダーレジスト膜１１７を仮硬化した後、図４（ｅ）に示すように、第２のソルダーレジスト膜１１７に対して、第２の露光マスク１４１ＢをマスクとしてＵＶ光１３３を露光する。ここで、第２の露光マスク１４１Ｂとして、ネガティブ型ソルダーレジストの場合は、基板側電極パッド１０５を露出する開口部１１５ａをマスクすると共に、溝部１１５ｂとその周囲とをマスクするパターンを形成する。なお、ポジティブ型ソルダーレジストの場合は、ネガティブ型ソルダーレジストの場合の反転パターンである。
【００６２】
次に、図４（ｆ）に示すように、露光された第２のソルダーレジスト膜１１７を現像する。
【００６３】
以上により、第１のソルダーレジスト膜１１６及びその上の第２のソルダーレジスト膜１１７からなるソルダーレジスト膜１１５に、基板側電極パッド１０５を露出する開口部１１５ａに向かってその深さが階段状に深くなる溝部１１５ｂが形成される。
【００６４】
なお、本実施形態においては、ソルダーレジスト膜１１５に開口部１１５ａに向かってその深さが深くなる溝部１１５ｂを形成するのに、２層のソルダーレジスト膜１１６、１１７を用いたが、３層以上のソルダーレジスト膜を用いてもよい。
【００６５】
また、開口部１１５ａに向けて深くなる形状を有する溝部１１５ｂを形成せず、溝部１１５ｂ内のソルダーレジストを全て除去する場合は、露光マスクは１枚でも構わない。
【００６６】
また、複数層のソルダーレジスト膜を用いる場合は、各ソルダーレジストの組成はプロセス上の観点から同一の組成が好ましいが、必ずしも同一の組成である必要はなく、適宜変更してもよい。
【００６７】
この後は、回路形成面（能動領域）に複数のはんだバンプ１０７を設けた半導体チップ１０１を配線基板１０４と対向させて、各はんだバンプ１０７と各基板側電極パッド１０５とを互いに接続する。その後、半導体チップ１０１とソルダーレジスト膜１１５との間にアンダーフィル材１０８を充填する。続いて、充填されたアンダーフィル材１０８を硬化して、図１に示す半導体装置を得る。
【００６８】
（第１変形例）
以下、本発明の一実施形態の第１変形例について図５を参照しながら説明する。
【００６９】
図５に示すように、ソルダーレジスト膜１１５に形成される溝部１１５ｂは、基板側電極パッド１０５の中心に対して非対称に形成されていてもよい。
【００７０】
複数のはんだバンプ１０７が配置された半導体チップ１０１と配線基板１０４との間隙に、アンダーフィル材１０８をボイド（気泡）を混入することなく注入するには、アンダーフィル材１０８の注入場所と浸潤させる方向とが重要となる。すなわち、アンダーフィル材１０８の注入場所と浸潤方向との関係を考慮し、浸潤方向に沿った溝部１１５ｂを形成することが特に有効である。
【００７１】
アンダーフィル材１０８の１回目の注入場所は、一般に半導体チップ１０１の側辺に対して平行な１辺か、又は該１辺と交差する方向の１辺とを併せた２辺である。例えば右辺からアンダーフィル材１０８を注入したとすると、注入されたアンダーフィル材１０８は、はんだバンプ７の周囲の間隙を、注入辺である右辺側からアンダーフィル材１０８が充填されていない左辺側へ浸潤する。
【００７２】
そこで、アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙に安定して浸潤させるには、浸潤する方向に平行な形状が有効である。従って、第１変形例においては、例えば、ソルダーレジスト膜１１５の開口部１１５ａに対して、浸潤する方向の右側及び左側にのみ溝部１１５ｂを設けている。
【００７３】
さらに、ボイドの混入を防止するために、アンダーフィル材１０８の浸潤の速度及び該アンダーフィル材１０８の浸潤に伴う間隙内の空気を効率的に流す必要がある。このため、図５に示すように、例えば、はんだバンプ１０７を中心として、右側から左側にアンダーフィル材１０８が浸潤する場合は、はんだバンプ１０７の右側の溝部１１５ｂと左側の溝部１１５ｂとの形状に差を設ける、すなわち右側の溝部１１５ｂの本数を左側の溝部１１５ｂの本数よりも多くすることも可能である。
【００７４】
（第２変形例）
以下、本発明の一実施形態の第２変形例について図６を参照しながら説明する。
【００７５】
アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙に注入すると、注入されたアンダーフィル材１０８は、毛細管現象により間隙を徐々に浸潤していく。例えば、半導体チップ１の外周部への安定した接続強度を確保するために、半導体チップ１０１の外周部への安定した浸潤性を考慮して、半導体チップ１０１の外周部に対してアンダーフィル材１０８をより確実に浸潤させたい場合がある。
【００７６】
そこで、第２変形例においては、図６（ａ）及び図６（ｂ）に示すように、アンダーフィル材１０８の浸潤に偏りが発生しないよう、互いに隣り合う開口部１１５ａと接続される溝部同士を互いに接続してもよい。このとき、互いに接続される溝部１１５ｂ同士の平面形状は、直線状でもよく、曲線状でもよい。
【００７７】
このように、第２変形例においては、例えば、半導体チップ１０１の平面積が小さい、バンプ同士のピッチが狭い、又はバンプのレイアウトが不均一である等の不利な条件の場合にも、アンダーフィル材１０８の浸潤性を向上させたい場合は、ソルダーレジスト膜１１５に形成された隣り合う溝部１１５ｂ同士を接続（連結）するとよい。これにより、各溝部１１５ｂに注入されたアンダーフィル材１０８は、連結された溝部１１５ｂに沿って浸潤しやすくなる。従って、アンダーフィル材１０８が溝部１１５ｂからソルダーレジスト膜１１５の上に乗り上げる頻度（リスク）を低減できるので、未浸潤によるボイドの発生を防止することができる。
【００７８】
また、図６（ｃ）に示すように、各溝部１１５ｂの先端部は鋭角ではなく、曲線状に形成されていてもよい。
【００７９】
なお、はんだバンプ１０７の形状、並びに半導体チップ１０１の形状、構造及び品種等、さらには用途に応じて、上述した一実施形態に各変形例を加えた構成も有効である。
【００８０】
以上により、本実施形態によると、配線基板１０４における半導体チップ１０１と接続される側に形成されたソルダーレジスト膜１１５の一部が、基板側パッド電極１０５を露出する開口部１１５ａに向けてその深さが深くなる溝部１１５ｂを有している。これにより、ソルダーレジスト膜１１５における開口部１１５ａの壁面とそれと隣接するはんだバンプ１０７の表面との隙間、アンダーフィル材１０８の注入方法、はんだバンプ１０７のレイアウト、ソルダーレジスト膜１１５の表面状態、及びアンダーフィル材１０８の粘度等の影響を低減することができる。このため、半導体チップ１０１と配線基板１０４との間隙にボイドを混入することなく、アンダーフィル材１０８を安定して充填することができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置及びその製造方法は、アンダーフィル材の注入によるボイドの発生を防止でき、その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化にも耐え得る半導体装置を実現することができ、半導体チップをはんだバンプを介して配線基板にフリップチップ実装される半導体装置等に有用である。
【符号の説明】
【００８２】
１０１ 半導体チップ
１０２ チップ側電極パッド（第１の電極パッド）
１０４ 配線基板
１０５ 基板側電極パッド（第２の電極パッド）
１０６ 能動領域（回路形成面）
１０７ はんだバンプ
１０８ アンダーフィル材
１１５ ソルダーレジスト膜
１１５ａ 開口部
１１５ｂ 溝部
１１６ 第１のソルダーレジスト膜
１１７ 第２のソルダーレジスト膜
１３３ ＵＶ光
１４１Ａ 第１の露光マスク
１４１Ｂ 第２の露光マスク
１５２ バンプ高さ
【技術分野】
【０００１】
本発明は、はんだバンプと接続される外部電極端子を有する半導体装置に関し、特に、半導体チップをはんだバンプを介して配線基板にフリップチップ実装される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器並びに事務用電子機器の小型化及び高性能化が進められるのに伴い、これらの電子機器に搭載される半導体装置の小型化と入出力用外部端子の端子数の増加とが要求されている。
【０００３】
従来の半導体装置には、図７に示すように、半導体チップ１の回路形成面における周縁部に、複数のチップ側電極パッド２を形成し、金、アルミニウム又は銅からなる金属線３により、多層配線基板４の上面に形成された基板側電極パッド５と電気的な接続を取るワイヤボンディンク方式がある。しかしながら、ワイヤボンディング方式では、形成可能な端子数に制限があり、上記の要求を満たすことは困難となってきている。
【０００４】
そこで、図８に示すように、近年、複数のチップ側電極パッド２を能動領域６の上に形成し、外部接続端子であるはんだバンプ７を介して基板側電極パッド５と接続し、さらに、半導体チップ１と多層配線基板４との間にはんだバンプ７と密着するようにアンダーフィル材８を充填するフリップチップ方式が採用されている。
【０００５】
一方、半導体製造プロセスの著しい進展に伴って、半導体チップの構造も微細化及び高集積化が進み、その結果、層間絶縁膜には比誘電率が低い、いわゆるＬｏｗ−ｋ材料が用いられるようになってきている。
【０００６】
Ｌｏｗ−ｋ材料とは、配線を覆う絶縁体として用いられる誘電率が低い材料である。配線材料として、比較的に抵抗が小さい銅配線の採用に伴い、銅がシリコン中に拡散しにくい絶縁素材を用いる必要がある。しかし、そのような絶縁素材の多くは誘導率が高く、銅配線によって配線抵抗を下げたとしても、銅配線を覆う絶縁素材の配線容量が増大してしまい、配線遅延を解消することができない。そこで、銅を拡散せず且つ低誘導率である材料が求められた結果、Ｌｏｗ−ｋ材料が採用されるようになってきている。しかしながら、Ｌｏｗ−ｋ材料の特徴として、物理的強度が従来よりも大幅に脆弱となり、銅配線の断線が顕在化し、半導体チップに対して、従来以上に物理的ストレスに対する繊細な取り扱いが求められる。
【０００７】
また、図９（ａ）に示すように、半導体チップ１へのストレスを軽減するための対策として、半導体チップ１上に設けた複数のはんだバンプ７と、アンダーフィル樹脂シート２１に形成された複数のホール２１ａと、多層配線基板４に設けられた複数の基板側電極パッド５とを互いに重なるように位置合わせする。その後、リフロー等の加熱工程により、各はんだバンプ７と各基板側電極パッド５とそれぞれ接合し、さらに加熱工程により、アンダーフィル樹脂シート２１を硬化するという方法がある（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２４０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置は、半導体チップとして、シリコン又はガリウム砒素等が用いられ、配線基板として、ガラス、アラミド繊維、セラミック又は銅等の金属が用いられ、半導体チップの構成材料と該半導体チップを実装する配線基板の構成材料とが異なっている。その結果、半導体チップと配線基板とには、熱膨張係数の相異に起因する変位がしばしば発生する。
【００１０】
半導体装置の製造プロセスには、半導体装置を１５０℃〜３００℃で加熱する工程が存在する。例えば、シリコンを主とする半導体チップの熱膨張係数は３ｐｐｍ／℃程度であり、ガラス繊維を主とする配線基板の熱膨張係数は１０ｐｐｍ／℃程度であるため、加熱する際に変位に差異が発生する。発生した変位は、半導体チップと配線基板とを接続するバンプ電極に応力歪みを生じさせる。生じた応力歪みは、フリップチップ実装するためのバンプとバンプ電極との接合面に集中し、該バンプとバンプ電極とを破壊して半導体装置を電気的な接続不良に至らせてしまう。
【００１１】
ところで、従来は、半導体装置への加熱及び冷却時のストレスに伴う応力歪みに対する対策として、アンダーフィル材をバンプ電極の周辺部に充填する方法を採っている。
【００１２】
しかしながら、図１０に示すように、アンダーフィル材８をバンプ電極の周辺部に充填する場合には、ソルダーレジスト膜１５の熱収縮により発生する、ソルダーレジスト膜１５の開口部の壁面１６とそれと隣接するはんだバンプ７の表面との隙間１７の有無、アンダーフィル材８の注入方法、はんだバンプ７のレイアウト、ソルダーレジスト膜１５の表面状態、及びアンダーフィル材８の粘度等の影響により、該アンダーフィル材８の毛細管現象のバランスがくずれ、アンダーフィル材８に空気を巻き込む現象が発生し、浸潤するアンダーフィル材８にボイド（気泡）９が混入されてしまう場合がある。
【００１３】
アンダーフィル材８の注入時にボイド９が発生すると、次工程のアンダーフィル材８の加熱による硬化時に、ボイド９を混入したままアンダーフィル材８が硬化する。このとき、アンダーフィル材８に混入したボイド９が微小であっても、加熱によってボイド９が膨張してしまい、該ボイド９は膨張した状態でアンダーフィル材８が硬化する。
【００１４】
膨張したボイド９は、半導体チップ１と多層配線基板４とを押し広げる方向に両者を圧迫する。これにより、はんだバンプ７の半導体チップ１との接合部又ははんだバンプ７の多層配線基板４との接合部にそれぞれ引張応力が生じる。その結果、はんだバンプ７とバンプ電極２、５との接合面に応力が集中して、はんだバンプ７におけるチップ側電極パッド２の近傍又は基板側電極パッド５の近傍にクラック７ｂを生じさせてしまう。
【００１５】
逆に、冷却時には、ボイド９は熱収縮する。このため、収縮したボイド９は、半導体チップ１と多層配線基板４とを引き寄せる方向の応力、すなわち、はんだバンプ７の半導体チップ１との接合部又ははんだバンプ７の多層配線基板４との接合部にそれぞれ圧縮応力を生じさせる。その結果、冷却時においても、はんだバンプ７とバンプ電極２、５との接合面に応力が集中して、はんだバンプ７におけるチップ側電極パッド２の近傍又は基板側電極パッド５の近傍にクラック７ｂを生じさせてしまう。
【００１６】
さらに、図１０に示すように、アンダーフィル材８にボイド９が混入した状態で、はんだバンプ７が溶融する温度にまで加熱すると、溶融したはんだバンプ７がボイド９に流れ込み、互いに隣接するはんだバンプ７同士が電気的に連結するブリッジ１９が形成されたり、はんだバンプ７の流出による接合部のはんだの不足が生じたりすることもある。
【００１７】
以上のように、例えば、多層配線基板と電気的に接続するためのはんだボールの搭載時における加熱ストレス及び冷却ストレス、又は半導体チップを多層配線基板に実装する際の加熱ストレス及び冷却ストレスにより、ボイドを起因とする半導体装置の信頼性が大幅に低下するという不具合が生じる。
【００１８】
また、第３の従来例として上述した、アンダーフィル材に複数のホール２１ａが形成されたアンダーフィル樹脂シート２１を用いる特許文献１においても、以下のような問題がある。
【００１９】
すなわち、図９（ｂ）に示すように、加熱処理によって、はんだバンプ７を基板側電極パッド５と接合するには、加熱処理工程の直前のフリップチップ実装工程において、半導体チップ１に形成されている複数のはんだバンプ７の各頭頂部７ａをアンダーフィル樹脂シート２１の各ホール２１ａに挿入し、さらに各頭頂部７ａをアンダーフィル樹脂シート２１から突き出して、該頭頂部７ａを基板側電極パッド５とそれぞれ接触させる必要がある。
【００２０】
しかしながら、めっき工程及びはんだボール搭載工程等において形成された複数のはんだバンプ７には、それぞれの高さにばらつきが生じていることから、アンダーフィル樹脂シート２１の各ホール２１ａにはんだバンプ７をそれぞれ挿入すると、はんだバンプ７の頭頂部７ａの突き出し量がばらつくことになる。従って、図９（ｂ）に示すように、はんだバンプ７のアンダーフィル樹脂シート２１からの突き出し量がばらつくと、突き出し量が最も少ないはんだバンプ７は、基板側電極パッド５と接触できない状態（２１ｂ）となる。すなわち、加熱工程の際に、複数のはんだバンプ７のうちの幾つかは、基板側電極パッド５との接合が不可能となる。
【００２１】
これとは逆に、図９（ｃ）に示すように、複数のはんだバンプ７のいずれかが高すぎる場合、すなわちアンダーフィル樹脂シート２１からのはんだバンプ７の突き出し量が大きい場合は、はんだバンプ７の頭頂部７ａが基板側電極パッド５へ接触した際に、例えば半導体チップ１のバンプ形成面とアンダーフィル樹脂シート２１との間に空間２１ｃが生じてしまい、ボイド９の発生要因となる。
【００２２】
なお、特許文献１においては、はんだバンプの溶融温度が２００℃以下の場合を対象としている。一方、本発明においては、はんだバンプの組成として、Ｓｎ−Ａｇ又はＳｎ−Ａｕ−Ｃｕを対象としており、これらはいずれも融点が２２０℃程度であり、本発明とは異なる。
【００２３】
本発明は、前記の問題を解決し、特にアンダーフィル材の注入によるボイドの発生を防止でき、半導体チップと配線基板との接合強度を維持して、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明は、半導体装置を、配線基板の上に形成され各電極パッドを露出する開口部を有するソルダーレジスト膜に、開口部と接続され且つ該開口部に向かって深さが深くなる溝部を形成する構成とする。
【００２５】
具体的に、本発明に係る半導体装置は、回路形成面に複数の第１の電極パッドが形成された半導体チップと、半導体チップと対向し且つ各第１の電極パッドとそれぞれ対応する位置に複数の第２の電極パッドが形成された配線基板と、配線基板の上に形成され、第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜と、第１の電極パッドと第２の電極パッドとの間にそれぞれ配置され、第１の電極パッドと第２の電極パッドとを電気的に導通する複数の導電性部材と、ソルダーレジスト膜と半導体チップとの間に充填されたアンダーフィル材とを備え、ソルダーレジスト膜には、開口部と接続された少なくとも１つの溝部が形成されており、溝部の深さは、開口部に向かって深くなるように形成されている。
【００２６】
本発明の半導体装置によると、配線基板の上に形成され、第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜には、開口部と接続された少なくとも１つの溝部が形成され、溝部の深さは開口部に向かって深くなるように形成されている。このため、ソルダーレジスト膜と半導体チップとの間にアンダーフィル材を充填する際に、ソルダーレジスト膜に形成された少なくとも１つの溝部により、アンダーフィル材が開口部、すなわち導電性部材（例えば、はんだバンプ）の近傍に浸潤しやすくなる。これにより、アンダーフィル材の導電性部材の近傍に生じるボイドを防ぐことができる。その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現することができる。
【００２７】
本発明の半導体装置において、溝部は開口部の一部と接続されていることが好ましい。
【００２８】
本発明の半導体装置において、溝部は複数設けられ、該複数の溝部は、第２の電極パッドの中心に対して対称な位置に形成されていてもよい。
【００２９】
また、本発明の半導体装置において、溝部は複数設けられ、該複数の溝部は、第２の電極パッドの中心に対して非対称な位置に形成されていてもよい。
【００３０】
本発明の半導体装置において、溝部の配線基板の主面に対して垂直な方向の断面における底面形状は、階段状又は直線状であってもよい。
【００３１】
本発明の半導体装置において、ソルダーレジスト膜における互いに隣り合う開口部から形成される溝部同士は、互いに接続されていてもよい。
【００３２】
この場合に、溝部の平面形状は、直線状又は曲線状であってもよい。
【００３３】
また、本発明の半導体装置において、ソルダーレジスト膜の溝部は、互いに接続されず孤立して形成されていてもよい。
【００３４】
本発明の半導体装置において、アンダーフィル材は、複数のフィラーを含み、溝部の幅は、複数のフィラーの径のうちの最大値よりも大きいことが好ましい。
【００３５】
本発明に係る半導体装置の製造方法は、主面に複数の電極パッドを有する配線基板の上に、第１のソルダーレジスト膜を成膜する工程（ａ）と、成膜された第１のソルダーレジスト膜に、各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、工程（ｂ）よりも後に、第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、成膜された第２のソルダーレジスト膜に、各第１の開口部を露出する複数の第２の開口部と、各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）と、回路形成面に複数の導電性部材を有する半導体チップを配線基板と対向させて、各導電性部材と各電極パッドとを互いに接続する工程（ｅ）と、半導体チップと第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）とを備えている。
【００３６】
本発明の半導体装置の製造方法によると、成膜された第１のソルダーレジスト膜に、各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、工程（ｂ）よりも後に、第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、成膜された第２のソルダーレジスト膜に、各第１の開口部を露出する複数の第２の開口部と、各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）とを備えている。従って、その後、半導体チップと第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）において、第１のソルダーレジスト膜及び第２のソルダーレジスト膜にそれぞれ形成された第１の溝部及び第２の溝部により、アンダーフィル材が開口部、すなわち導電性部材（例えば、はんだバンプ）の近傍に浸潤しやすくなる。これにより、アンダーフィル材の導電性部材の近傍に生じるボイドを防ぐことができる。その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化に耐え得る半導体装置を実現することができる。
【発明の効果】
【００３７】
本発明に係る半導体装置及びその製造方法によると、アンダーフィル材の注入によるボイドの発生を防止でき、その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化にも耐え得る半導体装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は本発明の一実施形態に係る半導体装置の平面図及び断面図である。
【図２】図２は本発明の一実施形態に係る半導体装置における電極パッド構造を示す部分的な平面図及び断面図である。
【図３】図３は本発明の一実施形態に係る半導体装置の製造方法におけるソルダーレジスト膜の形成方法を示すフローチャートである。
【図４】図４（ａ）〜図４（ｆ）は本発明の一実施形態に係る半導体装置の製造方法におけるソルダーレジスト膜の形成方法を示す工程順の断面図である。
【図５】図５は本発明の一実施形態の第１変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜を示す部分的な平面図である。
【図６】図６（ａ）は本発明の一実施形態の第２変形例に係る半導体装置におけるソルダーレジスト膜を示す平面図である。図６（ｂ）は本発明の一実施形態の第２変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜を示す部分的な平面図である。図６（ｃ）は本発明の一実施形態の第２変形例に係る半導体装置における電極パッド周辺のソルダーレジスト膜の溝部を示す平面図である。
【図７】図７は第１の従来例に係るワイヤボンディンク後の半導体装置を示す平面図及び断面図である。
【図８】図８は第２の従来例に係るフリップチップ実装後の半導体装置を示す平面図及び断面図である。
【図９】図９（ａ）は第３の従来例に係る半導体装置の製造方法の一工程を示す断面図である。図９（ｂ）及び図９（ｃ）は課題を説明する断面図である。
【図１０】図１０は第２の従来例に係る課題を説明する部分的な断面図である。
【発明を実施するための形態】
【００３９】
（一実施形態）
本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００４０】
図１に示すように、回路形成面である能動領域１０６の上に複数のチップ側電極パッド１０２が形成された半導体チップ１０１が、上面に複数の基板側電極パッド１０５を設けた配線基板１０４に対してフリップチップ実装されている。各チップ側電極パッド１０２と各基板側電極パッド１０５とは、それぞれ導電性部材であるはんだバンプ１０７により電気的に接続されている。ここで、配線基板１０４には、積層された複数の配線層を有する、いわゆる多層配線基板を用いることができる。また、はんだバンプ１０７には、例えば、錫（Ｓｎ）−銀（Ａｇ）又は錫（Ｓｎ）−金（Ａｕ）−銅（Ｃｕ）を用いることを前提としている。
【００４１】
半導体チップ１０１と配線基板１０４との間には、樹脂であるアンダーフィル材１０８が充填されている。なお、ここでは、配線基板１０４上の基板側電極パッド１０５の周囲に形成されているソルダーレジスト膜は図示を省略している。
【００４２】
図２に、本発明の特徴である基板側電極パッド１０５と、その上に形成されたはんだバンプ１０７と、基板側電極パッド１０５の周囲に形成されたソルダーレジスト膜１１５とを拡大した部分平面図及びその断面図を示す。
【００４３】
図２に示すように、配線基板１０４の上に形成された基板側電極パッド１０５の周囲を覆うソルダーレジスト膜１１５には、基板側電極パッド１０５を露出する開口部１１５ａが形成されている。さらに、開口部１１５ａには、該開口部１１５ａと接続された少なくとも１つの溝部１１５ｂが形成されている。溝部１１５ｂの深さは、開口部１１５ａに向かうに連れて深くなるように形成されている。ここでは、後述するように、一例として、ソルダーレジスト膜１１５を２層構造とすることにより、溝部１１５ｂの断面における底面形状を階段状としている。なお、溝部１１５ｂの断面における底面形状は階段状に限られず、直線状であってもよい。
【００４４】
また、溝部１１５ｂは、基板側電極パッド１０５の中心に対して対称（点対称）な位置に形成されている。なお、溝部１１５ｂの中心線は、基板側電極パッド１０５の中心位置と必ずしも一致させる必要はない。
【００４５】
また、各溝部１１５ｂは、開口部１１５ａの外周の一部と接続されている。このように、各溝部１１５ｂの開口部１１５ａとの接続を開口部１１５ａの一部とすることにより、基板側電極パッド１０５と接合されたはんだバンプ１０７にソルダーレジスト膜１１５の膜厚分のバンプ高さ１５２を確保するこができる。バンプ高さ１５２を確保することにより、加熱時及び冷却時に発生する応力を分散することができる。すなわち、はんだバンプ１０７と基板側電極パッド１０５との接合界面への応力集中を緩和することができる。その結果、はんだバンプ１０７の基板側電極パッド１０５との接続をより安定して行えるようになる。
【００４６】
ところで、アンダーフィル材１０８は、主にエポキシ樹脂とフィラーとから構成されている。フィラーとは、一般には酸化ケイ素（ＳｉＯ２）からなる固体状の粒子であり、アンダーフィル材１０８に添加すると、該アンダーフィル材１０８の熱膨張及び収縮を抑制することができるという効果を持つ。
【００４７】
アンダーフィル材８を半導体チップ１０１と配線基板１０４との間隙に注入すると、アンダーフィル材１０８の毛細管現象による浸潤に伴って、エポキシ樹脂とフィラーとが混在した状態で浸潤する。このとき、フィラーの浸潤性の低下を抑制するために、ソルダーレジスト膜１１５に形成された溝部１１５ｂは、添加されたフィラーの最大径よりも大きい幅を持つように形成することが好ましい。これにより、アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙、さらには各溝部１１５ｂに安定して浸潤させることができる。
【００４８】
以下、前記のように構成された半導体装置の製造方法、特にソルダーレジスト膜の製造方法の一例を図３及び図４を参照しながら説明する。
【００４９】
まず、図３のソルダーレジスト全面塗布工程ＳＴ１及び図４（ａ）において、上面に例えば銅（Ｃｕ）からなる配線等の回路パターンが形成された配線基板１０４の上の全面に、第１のソルダーレジスト膜１１６を塗布する。一般に、ソルダーレジストには、ネガティブ型ソルダーレジストとポジティブ型ソルダーレジストとの２種類があり、ネガティブ型ソルダーレジストは、紫外（ＵＶ）光に照射されると硬化する。また、ポジティブ型ソルダーレジストは、ＵＶ光に照射されると溶融しやすくなる。従って、第１のソルダーレジスト膜１１６には、開口部の形状及び第１の露光マスク１４１Ａの設計仕様等に応じてネガティブ型又はポジティブ型のソルダーレジストを選択することができる。
【００５０】
第１のソルダーレジスト膜１１６を配線基板１０４の上面に全面塗布する方法には、カーテンコート法とスプレーコート法とがある。カーテンコート法とは、低粘度のレジストインクをカーテン状の膜のまま配線基板１０４の上に該配線基板１０４を覆うように落下させて、配線基板１０４の全面にレジストインクを塗布する方法である。また、スプレーコート法とは、レジストインクをスプレー状に塗布する方法であり、スプレー状に塗布可能な粘度に調整されたレジストインクをスプレーガンにより噴霧して、配線基板１０４の上面に吹き付け、レジストインクからなる被膜を形成する方法である。いずれのコート法を用いるかは、用途に応じて適宜選択すればよい。
【００５１】
次に、ソルダーレジスト仮硬化工程ＳＴ２及び図４（ａ）において、前工程で塗布された第１のソルダーレジスト膜１１６を仮硬化する。硬化炉はオーブンが主流であり、例えば８０℃の温度下で３０分程度加熱する。硬化条件については、必要に応じて温度及び時間を変更することができ、且つ配線基板１０４の酸化、特に回路パターンの酸化を防止するために、炉内に窒素（Ｎ２）ガスを充填してもよい。
【００５２】
次に、露光マスク重ね合わせ工程ＳＴ３及び図４（ｂ）において、配線基板１０４の上に塗布した第１のソルダーレジスト膜１１６の上方から、第１の露光マスク１４１Ａを所定の位置に重ね合わせる。なお、第１の露光マスク１４１Ａの位置合わせは、該第１の露光マスク４１Ａの基準マークと配線基板１０４上の基準マークとの双方を画像認識カメラ等によって取り込み、Ｘ軸、Ｙ軸及びθ軸を補正することにより行うことができる。
【００５３】
第１の露光マスク１４１Ａには、第１のソルダーレジスト膜１１６における不要部分を除去するためのパターンが施されている。なお、上述したように、第１のソルダーレジスト膜１１６には、ネガティブ型とポジティブ型との２種類があり、用途に応じて選択可能である。
【００５４】
例えば、ＵＶ光１３３を照射されると硬化するネガティブ型ソルダーレジストを用いた場合、配線基板１０４上の全面に被覆されているネガティブ型ソルダーレジストの不要部分を除去するには、ネガティブ型ソルダーレジストにおける基板側電極パッド１０５の開口部１１５ａの形成部分と溝部１１５ｂの形成部分とをマスクする。その結果、ネガティブ型ソルダーレジストのマスクされた部分のＵＶ光１３３による硬化が阻止される。従って、基板側電極パッド１０５の開口部１１５ａ及び溝部１１５ｂが露光されない第１の露光マスク１４１Ａを用いる。
【００５５】
これに対し、ＵＶ光１３３を照射されると溶融しやすくなるポジティブ型ソルダーレジストを用いた場合、配線基板１０４上の全面に被覆されているポジティブ型ソルダーレジストの不要部分を除去するには、ポジティブ型ソルダーレジストにおける基板側電極パッド１０５の開口部１１５ａの形成部分と溝部１１５ｂの形成部分とを露出して、ＵＶ光１３３によるポジティブ型ソルダーレジストの溶融を可能とする。従って、基板側電極パッド１０５の開口部１１５ａ及び溝部１１５ｂを露光する第１の露光マスク１４１Ａを用いる。
【００５６】
次に、露光工程ＳＴ４及び図４（ｂ）において、第１の露光マスク１４１Ａを重ね合わせた状態で、配線基板１０４上の第１のソルダーレジスト膜１１６を露光する。ＵＶ光１３３を第１の露光マスク１４１Ａに向けて照射すると、ＵＶ光１３３は、第１の露光マスク１４１Ａの開口部を透過し、マスクされた領域は反射される。従って、第１の露光マスク１４１Ａを透過したＵＶ光１３３は、第１のソルダーレジスト膜１１６に選択的に照射され、ネガティブ型ソルダーレジストであれば硬化し、ポジティブ型ソルダーレジストであれば、溶融しやすく変化する。
【００５７】
次に、現像（洗浄除去）工程ＳＴ５及び図４（ｃ）において、第１の露光マスク１４１Ａを取り外した後、第１のソルダーレジスト膜１１６を現像する。すなわち、配線基板１０４を洗浄してネガティブ型ソルダーレジスト又はポジティブ型ソルダーレジストを除去する。露光済みの配線基板１０４を洗浄すると、ネガティブ型ソルダーレジストの場合は、第１の露光マスク１４１Ａにより覆われ、遮光領域（露光により硬化した領域を除く溶融しやすい領域）である、第１のソルダーレジスト膜１１６の開口部１１５ａ及び溝部１１５ｂの各形成領域を洗浄液によって除去することができる。また、ポジティブ型ソルダーレジストの場合は、第１の露光マスク１４１Ａで開口され、露出領域（露光により溶融しやすくなった領域）である、第１のソルダーレジスト膜１１６の開口部１１５ａ及び溝部１１５ｂの各形成領域を洗浄液によって除去することができる。これにより、第１のソルダーレジスト膜１１６には、基板側電極パッド１０５を露出する開口部１１５ａ及び溝部１１５ｂが形成される。
【００５８】
なお、洗浄装置には、配線基板１０４に対して洗浄剤を直接に噴霧する枚葉式と、配線基板１０４を洗浄層に一括に浸漬して洗浄するバッチ式とがあり、配線基板１０４の外形寸法及び生産数量等に応じて適宜選択可能である。また、洗浄液には、例えば希アルカリ水溶液を用いることができる。
【００５９】
次に、ソルダーレジスト本硬化工程ＳＴ６及び図４（ｃ）において、現像された第１のソルダーレジスト膜１１５を本硬化する。本硬化に要する温度は、第１のソルダーレジスト膜１１６を最終的に硬化する温度であり、仮硬化工程よりも高い温度、例えば１５０℃の温度下で１時間程度加熱する。なお、配線基板１０４の酸化を防止するため、炉内に窒素（Ｎ２）ガスを充填してもよい。
【００６０】
次に、図４（ｄ）に示すように、ソルダーレジスト膜１１５に、基板側電極パッド１０５を露出する開口部１１５ａに向かってその深さが深くなる溝部１１５ｂを形成するために、配線基板１０４の上に第２のソルダーレジスト膜１１７を第１のソルダーレジスト膜１１６を覆うように全面的に塗布する。
【００６１】
次に、第２のソルダーレジスト膜１１７を仮硬化した後、図４（ｅ）に示すように、第２のソルダーレジスト膜１１７に対して、第２の露光マスク１４１ＢをマスクとしてＵＶ光１３３を露光する。ここで、第２の露光マスク１４１Ｂとして、ネガティブ型ソルダーレジストの場合は、基板側電極パッド１０５を露出する開口部１１５ａをマスクすると共に、溝部１１５ｂとその周囲とをマスクするパターンを形成する。なお、ポジティブ型ソルダーレジストの場合は、ネガティブ型ソルダーレジストの場合の反転パターンである。
【００６２】
次に、図４（ｆ）に示すように、露光された第２のソルダーレジスト膜１１７を現像する。
【００６３】
以上により、第１のソルダーレジスト膜１１６及びその上の第２のソルダーレジスト膜１１７からなるソルダーレジスト膜１１５に、基板側電極パッド１０５を露出する開口部１１５ａに向かってその深さが階段状に深くなる溝部１１５ｂが形成される。
【００６４】
なお、本実施形態においては、ソルダーレジスト膜１１５に開口部１１５ａに向かってその深さが深くなる溝部１１５ｂを形成するのに、２層のソルダーレジスト膜１１６、１１７を用いたが、３層以上のソルダーレジスト膜を用いてもよい。
【００６５】
また、開口部１１５ａに向けて深くなる形状を有する溝部１１５ｂを形成せず、溝部１１５ｂ内のソルダーレジストを全て除去する場合は、露光マスクは１枚でも構わない。
【００６６】
また、複数層のソルダーレジスト膜を用いる場合は、各ソルダーレジストの組成はプロセス上の観点から同一の組成が好ましいが、必ずしも同一の組成である必要はなく、適宜変更してもよい。
【００６７】
この後は、回路形成面（能動領域）に複数のはんだバンプ１０７を設けた半導体チップ１０１を配線基板１０４と対向させて、各はんだバンプ１０７と各基板側電極パッド１０５とを互いに接続する。その後、半導体チップ１０１とソルダーレジスト膜１１５との間にアンダーフィル材１０８を充填する。続いて、充填されたアンダーフィル材１０８を硬化して、図１に示す半導体装置を得る。
【００６８】
（第１変形例）
以下、本発明の一実施形態の第１変形例について図５を参照しながら説明する。
【００６９】
図５に示すように、ソルダーレジスト膜１１５に形成される溝部１１５ｂは、基板側電極パッド１０５の中心に対して非対称に形成されていてもよい。
【００７０】
複数のはんだバンプ１０７が配置された半導体チップ１０１と配線基板１０４との間隙に、アンダーフィル材１０８をボイド（気泡）を混入することなく注入するには、アンダーフィル材１０８の注入場所と浸潤させる方向とが重要となる。すなわち、アンダーフィル材１０８の注入場所と浸潤方向との関係を考慮し、浸潤方向に沿った溝部１１５ｂを形成することが特に有効である。
【００７１】
アンダーフィル材１０８の１回目の注入場所は、一般に半導体チップ１０１の側辺に対して平行な１辺か、又は該１辺と交差する方向の１辺とを併せた２辺である。例えば右辺からアンダーフィル材１０８を注入したとすると、注入されたアンダーフィル材１０８は、はんだバンプ７の周囲の間隙を、注入辺である右辺側からアンダーフィル材１０８が充填されていない左辺側へ浸潤する。
【００７２】
そこで、アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙に安定して浸潤させるには、浸潤する方向に平行な形状が有効である。従って、第１変形例においては、例えば、ソルダーレジスト膜１１５の開口部１１５ａに対して、浸潤する方向の右側及び左側にのみ溝部１１５ｂを設けている。
【００７３】
さらに、ボイドの混入を防止するために、アンダーフィル材１０８の浸潤の速度及び該アンダーフィル材１０８の浸潤に伴う間隙内の空気を効率的に流す必要がある。このため、図５に示すように、例えば、はんだバンプ１０７を中心として、右側から左側にアンダーフィル材１０８が浸潤する場合は、はんだバンプ１０７の右側の溝部１１５ｂと左側の溝部１１５ｂとの形状に差を設ける、すなわち右側の溝部１１５ｂの本数を左側の溝部１１５ｂの本数よりも多くすることも可能である。
【００７４】
（第２変形例）
以下、本発明の一実施形態の第２変形例について図６を参照しながら説明する。
【００７５】
アンダーフィル材１０８を半導体チップ１０１と配線基板１０４との間隙に注入すると、注入されたアンダーフィル材１０８は、毛細管現象により間隙を徐々に浸潤していく。例えば、半導体チップ１の外周部への安定した接続強度を確保するために、半導体チップ１０１の外周部への安定した浸潤性を考慮して、半導体チップ１０１の外周部に対してアンダーフィル材１０８をより確実に浸潤させたい場合がある。
【００７６】
そこで、第２変形例においては、図６（ａ）及び図６（ｂ）に示すように、アンダーフィル材１０８の浸潤に偏りが発生しないよう、互いに隣り合う開口部１１５ａと接続される溝部同士を互いに接続してもよい。このとき、互いに接続される溝部１１５ｂ同士の平面形状は、直線状でもよく、曲線状でもよい。
【００７７】
このように、第２変形例においては、例えば、半導体チップ１０１の平面積が小さい、バンプ同士のピッチが狭い、又はバンプのレイアウトが不均一である等の不利な条件の場合にも、アンダーフィル材１０８の浸潤性を向上させたい場合は、ソルダーレジスト膜１１５に形成された隣り合う溝部１１５ｂ同士を接続（連結）するとよい。これにより、各溝部１１５ｂに注入されたアンダーフィル材１０８は、連結された溝部１１５ｂに沿って浸潤しやすくなる。従って、アンダーフィル材１０８が溝部１１５ｂからソルダーレジスト膜１１５の上に乗り上げる頻度（リスク）を低減できるので、未浸潤によるボイドの発生を防止することができる。
【００７８】
また、図６（ｃ）に示すように、各溝部１１５ｂの先端部は鋭角ではなく、曲線状に形成されていてもよい。
【００７９】
なお、はんだバンプ１０７の形状、並びに半導体チップ１０１の形状、構造及び品種等、さらには用途に応じて、上述した一実施形態に各変形例を加えた構成も有効である。
【００８０】
以上により、本実施形態によると、配線基板１０４における半導体チップ１０１と接続される側に形成されたソルダーレジスト膜１１５の一部が、基板側パッド電極１０５を露出する開口部１１５ａに向けてその深さが深くなる溝部１１５ｂを有している。これにより、ソルダーレジスト膜１１５における開口部１１５ａの壁面とそれと隣接するはんだバンプ１０７の表面との隙間、アンダーフィル材１０８の注入方法、はんだバンプ１０７のレイアウト、ソルダーレジスト膜１１５の表面状態、及びアンダーフィル材１０８の粘度等の影響を低減することができる。このため、半導体チップ１０１と配線基板１０４との間隙にボイドを混入することなく、アンダーフィル材１０８を安定して充填することができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置及びその製造方法は、アンダーフィル材の注入によるボイドの発生を防止でき、その結果、半導体チップと配線基板との接合強度が維持されて、バンプレイアウトの複雑化及びバンプ同士の間の狭ピッチ化にも耐え得る半導体装置を実現することができ、半導体チップをはんだバンプを介して配線基板にフリップチップ実装される半導体装置等に有用である。
【符号の説明】
【００８２】
１０１ 半導体チップ
１０２ チップ側電極パッド（第１の電極パッド）
１０４ 配線基板
１０５ 基板側電極パッド（第２の電極パッド）
１０６ 能動領域（回路形成面）
１０７ はんだバンプ
１０８ アンダーフィル材
１１５ ソルダーレジスト膜
１１５ａ 開口部
１１５ｂ 溝部
１１６ 第１のソルダーレジスト膜
１１７ 第２のソルダーレジスト膜
１３３ ＵＶ光
１４１Ａ 第１の露光マスク
１４１Ｂ 第２の露光マスク
１５２ バンプ高さ
【特許請求の範囲】
【請求項１】
回路形成面に複数の第１の電極パッドが形成された半導体チップと、
前記半導体チップと対向し、且つ前記各第１の電極パッドとそれぞれ対応する位置に複数の第２の電極パッドが形成された配線基板と、
前記配線基板の上に形成され、前記第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜と、
前記第１の電極パッドと前記第２の電極パッドとの間にそれぞれ配置され、前記第１の電極パッドと前記第２の電極パッドとを電気的に導通する複数の導電性部材と、
前記ソルダーレジスト膜と前記半導体チップとの間に充填されたアンダーフィル材とを備え、
前記ソルダーレジスト膜には、前記開口部と接続された少なくとも１つの溝部が形成されており、
前記溝部の深さは、前記開口部に向かって深くなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記溝部は、前記開口部の一部と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝部は複数設けられ、
前記複数の溝部は、前記第２の電極パッドの中心に対して対称な位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝部は複数設けられ、
前記複数の溝部は、前記第２の電極パッドの中心に対して非対称な位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記溝部の前記配線基板の主面に対して垂直な方向の断面における底面形状は、階段状又は直線状であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソルダーレジスト膜における互いに隣り合う開口部から形成される前記溝部同士は、互いに接続されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記溝部の平面形状は、直線状又は曲線状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ソルダーレジスト膜の前記溝部は、他の溝部と接続されず孤立して形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記アンダーフィル材は、複数のフィラーを含み、
前記溝部の幅は、前記複数のフィラーの径のうちの最大値よりも大きいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
主面に複数の電極パッドを有する配線基板の上に、第１のソルダーレジスト膜を成膜する工程（ａ）と、
成膜された前記第１のソルダーレジスト膜に、前記各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、
成膜された前記第２のソルダーレジスト膜に、前記各第１の開口部を露出する複数の第２の開口部と、前記各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）と、
回路形成面に複数の導電性部材を有する半導体チップを前記配線基板と対向させて、前記各導電性部材と前記各電極パッドとを互いに接続する工程（ｅ）と、
前記半導体チップと前記第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１】
回路形成面に複数の第１の電極パッドが形成された半導体チップと、
前記半導体チップと対向し、且つ前記各第１の電極パッドとそれぞれ対応する位置に複数の第２の電極パッドが形成された配線基板と、
前記配線基板の上に形成され、前記第２の電極パッドをそれぞれ露出する複数の開口部を有するソルダーレジスト膜と、
前記第１の電極パッドと前記第２の電極パッドとの間にそれぞれ配置され、前記第１の電極パッドと前記第２の電極パッドとを電気的に導通する複数の導電性部材と、
前記ソルダーレジスト膜と前記半導体チップとの間に充填されたアンダーフィル材とを備え、
前記ソルダーレジスト膜には、前記開口部と接続された少なくとも１つの溝部が形成されており、
前記溝部の深さは、前記開口部に向かって深くなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記溝部は、前記開口部の一部と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝部は複数設けられ、
前記複数の溝部は、前記第２の電極パッドの中心に対して対称な位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝部は複数設けられ、
前記複数の溝部は、前記第２の電極パッドの中心に対して非対称な位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記溝部の前記配線基板の主面に対して垂直な方向の断面における底面形状は、階段状又は直線状であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソルダーレジスト膜における互いに隣り合う開口部から形成される前記溝部同士は、互いに接続されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記溝部の平面形状は、直線状又は曲線状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ソルダーレジスト膜の前記溝部は、他の溝部と接続されず孤立して形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記アンダーフィル材は、複数のフィラーを含み、
前記溝部の幅は、前記複数のフィラーの径のうちの最大値よりも大きいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
主面に複数の電極パッドを有する配線基板の上に、第１のソルダーレジスト膜を成膜する工程（ａ）と、
成膜された前記第１のソルダーレジスト膜に、前記各電極パッドを露出する複数の第１の開口部と、各第１の開口部と接続される第１の溝部とをそれぞれ形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１のソルダーレジスト膜の上に、第２のソルダーレジスト膜を成膜する工程（ｃ）と、
成膜された前記第２のソルダーレジスト膜に、前記各第１の開口部を露出する複数の第２の開口部と、前記各第１の溝部を露出する第２の溝部とをそれぞれ形成する工程（ｄ）と、
回路形成面に複数の導電性部材を有する半導体チップを前記配線基板と対向させて、前記各導電性部材と前記各電極パッドとを互いに接続する工程（ｅ）と、
前記半導体チップと前記第２のソルダーレジスト膜との間にアンダーフィル材を充填する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１８２３５９（Ｐ２０１２−１８２３５９Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４５０５１（Ｐ２０１１−４５０５１）
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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