半導体集積回路のテストボード
【課題】半導体集積回路のテスト時に発生する電源ノイズは、多種多様である。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【解決手段】半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。電源電流制御回路は、被検査デバイスに供給されるクロックに同期させて、被検査デバイスに供給される電流値を変化させる。
【解決手段】半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。電源電流制御回路は、被検査デバイスに供給されるクロックに同期させて、被検査デバイスに供給される電流値を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテストボードに関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化の進行と共に、半導体集積回路の回路規模の増大が続いている。ここで、半導体集積回路のテスト手法として、外部からスキャンデータを入力し、出力結果と期待値を比較するスキャンテストや、自己テスト回路を用いたＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）が存在する。
【０００３】
半導体集積回路の製造工程では、これらのテスト手法を用いて、被検査デバイス（検査対象となる半導体集積回路）を効率よくテストすることが求められる。従って、スキャンテストやＢＩＳＴでは、被検査デバイス内の多数の論理回路を同時に動作させる場合が多い。多数の論理回路を同時に動作させ、その動作を並列にテストすることができれば、テストの効率化が図れるためである。
【０００４】
しかし、スキャンテストやＢＩＳＴでは、入力クロックに同期させて論理回路を動作させるため、多数の論理回路が同時に動作すると、被検査デバイスのテストが正しく実行できない場合がある。
【０００５】
多数の論理回路が同時に動作することで、瞬間的に、電源電流が大きく変化し、被検査デバイスの電源電圧ＶＤＤの電圧レベルが変動する（所謂、グランドバウンスが発生する）。この電源電圧ＶＤＤの変動幅が大きいと、被検査デバイスに含まれる論理回路のロジックレベルに影響を与え、論理回路の動作が予期せぬものとなる場合が考えられる。従って、このような電源電圧ＶＤＤの変動は、被検査デバイスに供給する電源に発生する電源ノイズと捉えることができる。また、論理回路に供給される電圧が、瞬間的に低下し、論理回路の動作スピードが低下することで、論理回路の動作が予期せぬものとなる場合も考えられる。
【０００６】
ここで、特許文献１において、被検査デバイスに電源電圧を供給する電源ユニットと被検査デバイス間にコンデンサを挿入することで、電源ノイズを低下させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５１６２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
図２は、特許文献１で開示されたテストシステムの構成の一例を示す図である。図２に示すテストシステムは、テストボード１と、テスタ２から構成されている。
【００１０】
テストボード１には、被検査デバイス１０が含まれている。テスタ２には、電源ユニット２０とクロックドライバユニット３０が含まれている。被検査デバイス１０の動作に必要な電源は、電源ユニット２０から供給され、クロックはクロックドライバユニット３０から供給される。さらに、被検査デバイス１０と電源ユニット２０の間にコンデンサＣ０１の一端が接続され、他の一端が接地電圧ＶＳＳに接続されている。
【００１１】
図２に示すテストシステムでは、電源ユニット２０から供給する電源に電源ノイズが発生した場合に、コンデンサＣ０１で電源ノイズを平滑化し、ノイズレベルを低下させている。その結果、電源ノイズが被検査デバイス１０に及ぼす影響は軽減する。
【００１２】
しかし、電源ノイズの対策をコンデンサＣ０１により行う場合には、コンデンサＣ０１を被検査デバイス１０に極力近接させて配置する必要がある。さらに、コンデンサＣ０１だけでは、被検査デバイスのテスト時に生じる電源ノイズに対応できない場合が残るという問題がある。テスト時に発生する電源ノイズのレベルや立ち上がり時間等は多種多様であり、このような電源ノイズの中には、コンデンサＣ０１の特性（容量値）だけで対応できない電源ノイズも含まれるためである。
【００１３】
以上のとおり、半導体集積回路のテストボードに生じる電源ノイズの対策には解決すべき問題点が存在する。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボードが提供される。
【発明の効果】
【００１５】
本発明によれば、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体集積回路のテストシステムの構成の一例を示す図である。
【図３】本発明の第１の実施形態に係るテストボード３を含むテストシステムの構成の一例を示す図である。
【図４】図３に示す電源電流制御回路４０の内部構成の一例を示す図である。
【図５】図３に示すテストシステムを動作させた際の波形の一例を示す図である。
【発明を実施するための形態】
【００１７】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
上述のように、半導体集積回路のテストボードに発生する電源ノイズを、コンデンサを使用して低減させる技術には、問題がある。テスト時に発生する電源ノイズは、多種多様であり、コンデンサの特性を変更するだけで対応できない電源ノイズも発生し得るためである。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【００１９】
そこで、一例として図１に示す半導体集積回路のテストボードを提供する。図１に示す半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。
【００２０】
この電源電流制御回路は、被検査デバイスに供給されるクロックに同期して、被検査デバイスに供給される電流値を変化させる。その際、電源電流制御回路にも常に一定の電流が流れるように、被検査デバイスに供給する電流を分岐する。さらに、被検査デバイスにおいて大電流が必要とされるタイミング（クロックに同期して被検査デバイスが動作するタイミング）で、電源電流制御回路に流れる電流を遮断する。
【００２１】
その結果、電源電流制御回路に流れていた電流も、被検査デバイスに供給されることになり、被検査デバイスに供給される電源電圧ＶＤＤの変動幅は縮小し、電源ノイズを低減することができる。
【００２２】
本発明において下記の形態が可能である。
【００２３】
［形態１］第１の視点のとおり、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボード。
【００２４】
［形態２］前記被検査デバイスに電源電圧を供給する配線は、第１のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第２のノードにおいて分岐し、前記電源電流制御回路は、前記第１及び第２のノードと接続されていることが好ましい。
【００２５】
［形態３］前記第１のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接していることが好ましい。
【００２６】
［形態４］前記電源電流制御回路は、前記第１のノードと接続されるスイッチと、前記第２のノードと接続され、前記第２のノードに供給されるクロックを遅延させる遅延素子と、を含み、前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御することが好ましい。
【００２７】
［形態５］前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更することが好ましい。
【００２８】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２９】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００３０】
図３は、本実施形態に係るテストボード３を含むテストシステムの構成の一例を示す図である。
【００３１】
図３に示すテストシステムは、テスタ２と、テストボード３から構成されている。テスタ２については、図２を用いて既に説明しているため、さらなる説明は省略する。
【００３２】
テストボード３は、被検査デバイス１０と、電源電流制御回路４０から構成されている。
【００３３】
電源電流制御回路４０は、電源ユニット２０と被検査デバイス１０とを接続する配線（被検査デバイスに電源電圧ＶＤＤを供給する配線）と接続されている。電源ユニット２０と被検査デバイス１０とを接続する配線から電源電流制御回路４０に分岐するノードをノードＳ１とする。ノードＳ１は、極力、被検査デバイス１０に近接させる。被検査デバイス１０とノードＳ１の間の配線が短いほど、配線抵抗等の影響が排除できるためである。
【００３４】
さらに、電源電流制御回路４０は、クロックドライバユニット３０と被検査デバイス１０とを接続する配線（クロックを供給する配線）とも接続されている。クロックドライバユニット３０と被検査デバイス１０とを接続する配線から電源電流制御回路４０に分岐するノードをノードＳ２とする。
【００３５】
なお、電源ユニット２０からテストボード３に供給される電流を電流Ｉａ、ノードＳ１から分岐して電源電流制御回路４０に流れる電流を電流Ｉｂとする。
【００３６】
次に、電源電流制御回路４０について説明する。
【００３７】
電源電流制御回路４０は、被検査デバイス１０に供給する電源に発生する電源ノイズを抑制するための回路である。電源電流制御回路４０によって、被検査デバイス１０に供給する電流量を増減させると共に、電流値を増減させるタイミングを制御する。
【００３８】
図４は、電源電流制御回路４０の内部構成の一例を示す図である。
【００３９】
電源電流制御回路４０は、否定論理積回路ＮＡＮＤ０１と、Ｎチャンネル型ＭＯＳトランジスタＮ０１と、インバータＩＮＶ０１と、抵抗Ｒ０１から構成されている。
【００４０】
否定論理積回路ＮＡＮＤ０１の入力の一端は、ノードＳ２と接続されている。また、否定論理積回路ＮＡＮＤ０１の他の一端の入力は、インバータＩＮＶ０１を介してノードＳ２と接続されている。否定論理積回路ＮＡＮＤ０１の出力ノードは、Ｎチャンネル型ＭＯＳトランジスタＮ０１のゲート端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０１のソース端子は、抵抗Ｒ０１と接続され、ドレイン端子は、ノードＳ１と接続されている。抵抗Ｒ０１の他の一端は、接地電圧ＶＳＳと接続されている。
【００４１】
Ｎチャンネル型ＭＯＳトランジスタＮ０１は、スイッチとして機能し、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオン状態時に電流Ｉｂが流れる。なお、抵抗Ｒ０１の抵抗値を変更することで、電流Ｉｂの電流値を変更することができる。
【００４２】
次に、図３に示すテストシステムの動作について説明する。
【００４３】
図５は、図３に示すテストシステムを動作させた際の波形の一例を示す図である。
【００４４】
図５では、上から順に、クロックドライバユニット３０が供給するクロック、電源ユニット２０から供給する電圧の変化、電流Ｉａの変化、電流Ｉｂの変化、ノードＳ１における電圧の変化、を示している。
【００４５】
クロックドライバユニット３０から供給されたクロックに同期して、被検査デバイス１０に含まれる論理回路が動作を開始すると、被検査デバイス１０が必要とする電流が増加する（図５の時刻ｔ１、ｔ２、ｔ３）。そのため、時刻ｔ１等のクロックの立ち上がりを基点として電源ユニット２０から供給する電圧及び電流Ｉａは大きく変動する。この電源ユニット２０から供給する電圧及び電流Ｉａが大きく変動するタイミングは、クロックが被検査デバイス１０に供給されるタイミングと一致する。
【００４６】
そこで、ノードＳ２から電源電流制御回路４０に入力されたクロックを基準にして、Ｎチャンネル型ＭＯＳトランジスタＮ０１をオン状態からオフ状態に切り替える。より具体的には、クロックの立ち上がりからインバータＩＮＶ０１における遅延時間に相当する期間は、否定論理積回路ＮＡＮＤ０１の出力はＬレベルになり、Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態となる。その結果、電流Ｉｂは一時的に遮断され、電流Ｉｂは図５に示すように変化する。
【００４７】
電流Ｉｂが減少することによって、被検査デバイス１０に流れ込む電流は増加する。被検査デバイス１０に流れ込む電流が増加すると、被検査デバイス１０に含まれる論理回路に供給される電流も増加することになるため、被検査デバイス１０の電源電圧ＶＤＤの変動が緩和される。即ち、ノードＳ１における電圧変動は縮小し、電源ノイズの発生を抑制できる。その結果、電源ノイズが原因となり、被検査デバイス１０が予期せぬ動作をすることがなくなる。そのため、スキャンテストやＢＩＳＴで、入力クロックに同期し、多数の論理回路が同時に動作したとしても、被検査デバイスのテストを正しく実行することができる。
【００４８】
なお、本実施形態では、電源電流制御回路４０に含まれるスイッチを、Ｎチャンネル型ＭＯＳトランジスタを用いて実現しているが、これに限定する趣旨ではない。電源電流制御回路４０に含まれるスイッチは、電流Ｉｂを一時的に遮断できれば良い。また、電源電流制御回路４０では、インバータＩＮＶ０１を用いて遅延を実現しているが、他の素子で遅延を実現することも可能である。さらに、テスタ２に電源ユニット２０及びクロックドライバユニット３０が含まれている場合について説明したが、これらはテストボード３に含まれていても良い。
【００４９】
以上のように、電源電流制御回路４０を用いて、被検査デバイス１０に含まれる論理回路を動作させるクロックに同期し、かつ、被検査デバイス１０の電源電圧ＶＤＤに流れ込む電流が最大となるタイミングで、電源電流制御回路４０に流れる電流Ｉｂを小さくするように制御する。その際、抵抗Ｒ０１の抵抗値を変えることで、電流Ｉｂの電流値を変更することができ、インバータＩＮＶ０１を変えることで、電流値Ｉｂを変化させるタイミングを変更することができる。
【００５０】
そのため、図３に示すテストシステムに発生する電源ノイズが多種多様なものであっても、抵抗Ｒ０１及びインバータＩＮＶ０１を適宜選択することよって、多様な電源ノイズを低減することができる。
【００５１】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５２】
１、３ テストボード
２ テスタ
１０ 被検査デバイス
２０ 電源ユニット
３０ クロックドライバユニット
４０ 電源電流制御回路
Ｃ０１ コンデンサ
ＩＮＶ０１ インバータ
Ｎ０１ Ｎチャンネル型ＭＯＳトランジスタ
ＮＡＮＤ０１ 否定論理積回路
Ｒ０１ 抵抗
【技術分野】
【０００１】
本発明は、半導体集積回路のテストボードに関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化の進行と共に、半導体集積回路の回路規模の増大が続いている。ここで、半導体集積回路のテスト手法として、外部からスキャンデータを入力し、出力結果と期待値を比較するスキャンテストや、自己テスト回路を用いたＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）が存在する。
【０００３】
半導体集積回路の製造工程では、これらのテスト手法を用いて、被検査デバイス（検査対象となる半導体集積回路）を効率よくテストすることが求められる。従って、スキャンテストやＢＩＳＴでは、被検査デバイス内の多数の論理回路を同時に動作させる場合が多い。多数の論理回路を同時に動作させ、その動作を並列にテストすることができれば、テストの効率化が図れるためである。
【０００４】
しかし、スキャンテストやＢＩＳＴでは、入力クロックに同期させて論理回路を動作させるため、多数の論理回路が同時に動作すると、被検査デバイスのテストが正しく実行できない場合がある。
【０００５】
多数の論理回路が同時に動作することで、瞬間的に、電源電流が大きく変化し、被検査デバイスの電源電圧ＶＤＤの電圧レベルが変動する（所謂、グランドバウンスが発生する）。この電源電圧ＶＤＤの変動幅が大きいと、被検査デバイスに含まれる論理回路のロジックレベルに影響を与え、論理回路の動作が予期せぬものとなる場合が考えられる。従って、このような電源電圧ＶＤＤの変動は、被検査デバイスに供給する電源に発生する電源ノイズと捉えることができる。また、論理回路に供給される電圧が、瞬間的に低下し、論理回路の動作スピードが低下することで、論理回路の動作が予期せぬものとなる場合も考えられる。
【０００６】
ここで、特許文献１において、被検査デバイスに電源電圧を供給する電源ユニットと被検査デバイス間にコンデンサを挿入することで、電源ノイズを低下させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５１６２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
図２は、特許文献１で開示されたテストシステムの構成の一例を示す図である。図２に示すテストシステムは、テストボード１と、テスタ２から構成されている。
【００１０】
テストボード１には、被検査デバイス１０が含まれている。テスタ２には、電源ユニット２０とクロックドライバユニット３０が含まれている。被検査デバイス１０の動作に必要な電源は、電源ユニット２０から供給され、クロックはクロックドライバユニット３０から供給される。さらに、被検査デバイス１０と電源ユニット２０の間にコンデンサＣ０１の一端が接続され、他の一端が接地電圧ＶＳＳに接続されている。
【００１１】
図２に示すテストシステムでは、電源ユニット２０から供給する電源に電源ノイズが発生した場合に、コンデンサＣ０１で電源ノイズを平滑化し、ノイズレベルを低下させている。その結果、電源ノイズが被検査デバイス１０に及ぼす影響は軽減する。
【００１２】
しかし、電源ノイズの対策をコンデンサＣ０１により行う場合には、コンデンサＣ０１を被検査デバイス１０に極力近接させて配置する必要がある。さらに、コンデンサＣ０１だけでは、被検査デバイスのテスト時に生じる電源ノイズに対応できない場合が残るという問題がある。テスト時に発生する電源ノイズのレベルや立ち上がり時間等は多種多様であり、このような電源ノイズの中には、コンデンサＣ０１の特性（容量値）だけで対応できない電源ノイズも含まれるためである。
【００１３】
以上のとおり、半導体集積回路のテストボードに生じる電源ノイズの対策には解決すべき問題点が存在する。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボードが提供される。
【発明の効果】
【００１５】
本発明によれば、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体集積回路のテストシステムの構成の一例を示す図である。
【図３】本発明の第１の実施形態に係るテストボード３を含むテストシステムの構成の一例を示す図である。
【図４】図３に示す電源電流制御回路４０の内部構成の一例を示す図である。
【図５】図３に示すテストシステムを動作させた際の波形の一例を示す図である。
【発明を実施するための形態】
【００１７】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
上述のように、半導体集積回路のテストボードに発生する電源ノイズを、コンデンサを使用して低減させる技術には、問題がある。テスト時に発生する電源ノイズは、多種多様であり、コンデンサの特性を変更するだけで対応できない電源ノイズも発生し得るためである。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。
【００１９】
そこで、一例として図１に示す半導体集積回路のテストボードを提供する。図１に示す半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。
【００２０】
この電源電流制御回路は、被検査デバイスに供給されるクロックに同期して、被検査デバイスに供給される電流値を変化させる。その際、電源電流制御回路にも常に一定の電流が流れるように、被検査デバイスに供給する電流を分岐する。さらに、被検査デバイスにおいて大電流が必要とされるタイミング（クロックに同期して被検査デバイスが動作するタイミング）で、電源電流制御回路に流れる電流を遮断する。
【００２１】
その結果、電源電流制御回路に流れていた電流も、被検査デバイスに供給されることになり、被検査デバイスに供給される電源電圧ＶＤＤの変動幅は縮小し、電源ノイズを低減することができる。
【００２２】
本発明において下記の形態が可能である。
【００２３】
［形態１］第１の視点のとおり、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボード。
【００２４】
［形態２］前記被検査デバイスに電源電圧を供給する配線は、第１のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第２のノードにおいて分岐し、前記電源電流制御回路は、前記第１及び第２のノードと接続されていることが好ましい。
【００２５】
［形態３］前記第１のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接していることが好ましい。
【００２６】
［形態４］前記電源電流制御回路は、前記第１のノードと接続されるスイッチと、前記第２のノードと接続され、前記第２のノードに供給されるクロックを遅延させる遅延素子と、を含み、前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御することが好ましい。
【００２７】
［形態５］前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更することが好ましい。
【００２８】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２９】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００３０】
図３は、本実施形態に係るテストボード３を含むテストシステムの構成の一例を示す図である。
【００３１】
図３に示すテストシステムは、テスタ２と、テストボード３から構成されている。テスタ２については、図２を用いて既に説明しているため、さらなる説明は省略する。
【００３２】
テストボード３は、被検査デバイス１０と、電源電流制御回路４０から構成されている。
【００３３】
電源電流制御回路４０は、電源ユニット２０と被検査デバイス１０とを接続する配線（被検査デバイスに電源電圧ＶＤＤを供給する配線）と接続されている。電源ユニット２０と被検査デバイス１０とを接続する配線から電源電流制御回路４０に分岐するノードをノードＳ１とする。ノードＳ１は、極力、被検査デバイス１０に近接させる。被検査デバイス１０とノードＳ１の間の配線が短いほど、配線抵抗等の影響が排除できるためである。
【００３４】
さらに、電源電流制御回路４０は、クロックドライバユニット３０と被検査デバイス１０とを接続する配線（クロックを供給する配線）とも接続されている。クロックドライバユニット３０と被検査デバイス１０とを接続する配線から電源電流制御回路４０に分岐するノードをノードＳ２とする。
【００３５】
なお、電源ユニット２０からテストボード３に供給される電流を電流Ｉａ、ノードＳ１から分岐して電源電流制御回路４０に流れる電流を電流Ｉｂとする。
【００３６】
次に、電源電流制御回路４０について説明する。
【００３７】
電源電流制御回路４０は、被検査デバイス１０に供給する電源に発生する電源ノイズを抑制するための回路である。電源電流制御回路４０によって、被検査デバイス１０に供給する電流量を増減させると共に、電流値を増減させるタイミングを制御する。
【００３８】
図４は、電源電流制御回路４０の内部構成の一例を示す図である。
【００３９】
電源電流制御回路４０は、否定論理積回路ＮＡＮＤ０１と、Ｎチャンネル型ＭＯＳトランジスタＮ０１と、インバータＩＮＶ０１と、抵抗Ｒ０１から構成されている。
【００４０】
否定論理積回路ＮＡＮＤ０１の入力の一端は、ノードＳ２と接続されている。また、否定論理積回路ＮＡＮＤ０１の他の一端の入力は、インバータＩＮＶ０１を介してノードＳ２と接続されている。否定論理積回路ＮＡＮＤ０１の出力ノードは、Ｎチャンネル型ＭＯＳトランジスタＮ０１のゲート端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０１のソース端子は、抵抗Ｒ０１と接続され、ドレイン端子は、ノードＳ１と接続されている。抵抗Ｒ０１の他の一端は、接地電圧ＶＳＳと接続されている。
【００４１】
Ｎチャンネル型ＭＯＳトランジスタＮ０１は、スイッチとして機能し、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオン状態時に電流Ｉｂが流れる。なお、抵抗Ｒ０１の抵抗値を変更することで、電流Ｉｂの電流値を変更することができる。
【００４２】
次に、図３に示すテストシステムの動作について説明する。
【００４３】
図５は、図３に示すテストシステムを動作させた際の波形の一例を示す図である。
【００４４】
図５では、上から順に、クロックドライバユニット３０が供給するクロック、電源ユニット２０から供給する電圧の変化、電流Ｉａの変化、電流Ｉｂの変化、ノードＳ１における電圧の変化、を示している。
【００４５】
クロックドライバユニット３０から供給されたクロックに同期して、被検査デバイス１０に含まれる論理回路が動作を開始すると、被検査デバイス１０が必要とする電流が増加する（図５の時刻ｔ１、ｔ２、ｔ３）。そのため、時刻ｔ１等のクロックの立ち上がりを基点として電源ユニット２０から供給する電圧及び電流Ｉａは大きく変動する。この電源ユニット２０から供給する電圧及び電流Ｉａが大きく変動するタイミングは、クロックが被検査デバイス１０に供給されるタイミングと一致する。
【００４６】
そこで、ノードＳ２から電源電流制御回路４０に入力されたクロックを基準にして、Ｎチャンネル型ＭＯＳトランジスタＮ０１をオン状態からオフ状態に切り替える。より具体的には、クロックの立ち上がりからインバータＩＮＶ０１における遅延時間に相当する期間は、否定論理積回路ＮＡＮＤ０１の出力はＬレベルになり、Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態となる。その結果、電流Ｉｂは一時的に遮断され、電流Ｉｂは図５に示すように変化する。
【００４７】
電流Ｉｂが減少することによって、被検査デバイス１０に流れ込む電流は増加する。被検査デバイス１０に流れ込む電流が増加すると、被検査デバイス１０に含まれる論理回路に供給される電流も増加することになるため、被検査デバイス１０の電源電圧ＶＤＤの変動が緩和される。即ち、ノードＳ１における電圧変動は縮小し、電源ノイズの発生を抑制できる。その結果、電源ノイズが原因となり、被検査デバイス１０が予期せぬ動作をすることがなくなる。そのため、スキャンテストやＢＩＳＴで、入力クロックに同期し、多数の論理回路が同時に動作したとしても、被検査デバイスのテストを正しく実行することができる。
【００４８】
なお、本実施形態では、電源電流制御回路４０に含まれるスイッチを、Ｎチャンネル型ＭＯＳトランジスタを用いて実現しているが、これに限定する趣旨ではない。電源電流制御回路４０に含まれるスイッチは、電流Ｉｂを一時的に遮断できれば良い。また、電源電流制御回路４０では、インバータＩＮＶ０１を用いて遅延を実現しているが、他の素子で遅延を実現することも可能である。さらに、テスタ２に電源ユニット２０及びクロックドライバユニット３０が含まれている場合について説明したが、これらはテストボード３に含まれていても良い。
【００４９】
以上のように、電源電流制御回路４０を用いて、被検査デバイス１０に含まれる論理回路を動作させるクロックに同期し、かつ、被検査デバイス１０の電源電圧ＶＤＤに流れ込む電流が最大となるタイミングで、電源電流制御回路４０に流れる電流Ｉｂを小さくするように制御する。その際、抵抗Ｒ０１の抵抗値を変えることで、電流Ｉｂの電流値を変更することができ、インバータＩＮＶ０１を変えることで、電流値Ｉｂを変化させるタイミングを変更することができる。
【００５０】
そのため、図３に示すテストシステムに発生する電源ノイズが多種多様なものであっても、抵抗Ｒ０１及びインバータＩＮＶ０１を適宜選択することよって、多様な電源ノイズを低減することができる。
【００５１】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５２】
１、３ テストボード
２ テスタ
１０ 被検査デバイス
２０ 電源ユニット
３０ クロックドライバユニット
４０ 電源電流制御回路
Ｃ０１ コンデンサ
ＩＮＶ０１ インバータ
Ｎ０１ Ｎチャンネル型ＭＯＳトランジスタ
ＮＡＮＤ０１ 否定論理積回路
Ｒ０１ 抵抗
【特許請求の範囲】
【請求項１】
被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えることを特徴とする半導体集積回路のテストボード。
【請求項２】
前記被検査デバイスに電源電圧を供給する配線は、第１のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第２のノードにおいて分岐し、
前記電源電流制御回路は、前記第１及び第２のノードと接続されている請求項１の半導体集積回路のテストボード。
【請求項３】
前記第１のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接している請求項１又は２の半導体集積回路のテストボード。
【請求項４】
前記電源電流制御回路は、
前記第１のノードと接続されるスイッチと、
前記第２のノードと接続され、前記第２のノードに供給されるクロックを遅延させる遅延素子と、を含み、
前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御する請求項２又は３の半導体集積回路のテストボード。
【請求項５】
前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更する請求項４の半導体集積回路のテストボード。
【請求項１】
被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えることを特徴とする半導体集積回路のテストボード。
【請求項２】
前記被検査デバイスに電源電圧を供給する配線は、第１のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第２のノードにおいて分岐し、
前記電源電流制御回路は、前記第１及び第２のノードと接続されている請求項１の半導体集積回路のテストボード。
【請求項３】
前記第１のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接している請求項１又は２の半導体集積回路のテストボード。
【請求項４】
前記電源電流制御回路は、
前記第１のノードと接続されるスイッチと、
前記第２のノードと接続され、前記第２のノードに供給されるクロックを遅延させる遅延素子と、を含み、
前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御する請求項２又は３の半導体集積回路のテストボード。
【請求項５】
前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更する請求項４の半導体集積回路のテストボード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−２４７７７（Ｐ２０１３−２４７７７Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６１１４６（Ｐ２０１１−１６１１４６）
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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