同期整流器制御のシステム及び方法
同期整流器制御のためのシステム及び方法が提供される。同期整流器は、寄生ドレイン・インダクタンス及び寄生ソース・インダクタンスを含む。寄生インダクタンスの影響を相殺するため、補償インダクタンスが導入される。補償インダクタンスは、半導体ダイ上のトレース・インダクタンスから形成され得る。或る半導体パッケージにおいて、寄生インダクタンスは実質的に固定されて、そのレイアウトが、固定された補償インダクタンスを生成するように変更され得るようにしてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、全般的にエレクトロニクスに関し、更に特定して言えば、スイッチング・デバイスに関連する。
【背景】
【０００２】
同期整流は、パワーエレクトロニクスにおいて電力コンバータの効率を向上させるための手法である。これは、好ましくは、並列に結合したダイオード及びトランジスタ（通例は、パワーＭＯＳＦＥＴ）で構成される。ダイオードに順方向バイアスをかけるとトランジスタはオンになり、電圧降下を低減する。ダイオードに逆方向バイアスをかけるとトランジスタはオフになり、回路には電荷は流れない。このようにして、オン状態のダイオードに関連する順方向電圧降下なしに、整流特性が得られる。
【０００３】
低出力電圧コンバータにおいて、ダイオードの電圧降下（典型的に、定格電流のシリコン・ダイオードで約１ボルト）は、効率の点で非常に好ましくない影響を及ぼす。典型的な解決策の１つは、非常に低い電圧降下（０.３ボルトほどの低さ）を示すショットキー・ダイオードを用いることで構成される。しかし、（電圧が１ボルト程度の）コンピュータのＣＰＵへ電力を送るバック・コンバータ（buck converter）などの超低電圧コンバータを扱う場合、もはやこの解決策は良好な効率を得るための適切な策とはいえない。
【０００４】
一方、このような超低電圧コンバータに用いられるトランジスタはＭＯＳＦＥＴであるのが一般的である。このようなトランジスタは抵抗のように挙動し、その抵抗を（例えば、幾つかのデバイスを並列接続することにより）充分に低下させ、電圧降下を非常に低くすることができる。また、ＭＯＳＦＥＴは、ソース及びドレイン端子間に真性ダイオードを有する。このことにより、これらのトランジスタが同期整流に有効なものとなる。つまり、これらのトランジスタは、コンバータ内の整流ダイオードに直接取って代わることができる。これらは本質的にダイオードのように挙動 し、（制御回路を介して）オンにされると低値抵抗として挙動して、ロスを低減させる。
【発明の概要】
【０００５】
本開示の例示の実施例は、同期整流器制御のシステム及び方法を提供する。簡潔に説明すると、アーキテクチャにおいて、特に本システムの例示の実施例は、半導体ダイ及びこの半導体ダイ用のパッケージングであって、このパッケージングが、寄生パッケージング・インダクタンスを補償するように構成される補償インダクタンスを含むように実装することができる。
【０００６】
本開示の実施例は、同期整流器制御のための方法を提供するものとしてみなされてもよい。この点に関し、特にこのような方法の一実施例は、大まかに要約すると次のようになる。つまり、半導体デバイスにかかる、寄生インダクタンスの影響を含む第１の電圧を決定し、前記半導体デバイスにかかる、寄生インダクタンスの影響がない第２の電圧を決定し、前記第１の電圧と前記第２の電圧の差を補償する第３の電圧を決定し、前記第３の電圧の生成のための補償インダクタンスを決定し、前記半導体デバイスに前記補償インダクタンスを印加する、方法であるということができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、フライバック・コンバータ・トポロジーにおいて同期整流器を備えたスイッチ・モード電源の例示の一実施例の回路図である。
【０００８】
【図２】図２は、不連続導通モードにおける、図１のスイッチ・モード電源回路の例示の一実施例のタイミング図である。
【０００９】
【図３】図３は、同期整流器の例示の一実施例の回路図である。
【００１０】
【図４】図４は、図３の同期整流器を介する電流の例示の一実施例のタイミング図である。
【００１１】
【図５】図５は、図３の同期整流器にかかる電圧の例示の一実施例のタイミング図である。
【００１２】
【図６】図６は、同期整流器制御のシステムの例示の一実施例の回路図である。
【００１３】
【図７】図７は、図６の同期整流器制御のシステムの実装回路の例示の一実施例の回路図である。
【００１４】
【図８】図８は、図６の同期整流器を介する電流の例示の一実施例のタイミング図である。
【００１５】
【図９】図９は、図６の同期整流器にかかる電圧の例示の一実施例のタイミング図である。
【００１６】
【図１０】図１０は、同期整流器制御の方法のフローチャートである。
【実施例】
【００１７】
本開示の実施例を添付の図面を参照して更に説明するが、これらの図面において、複数の図面を通して同様の参照番号は同様の要素を示し、例示の実施例をこれらの図面に示す。しかし、請求項の実施例は多くの異なる形式で具体化され得、本明細書に記載の実施例に限定されると解釈すべきではない。本明細書に記載の例は、限定的な例ではなく、候補となり得る他の例のうちの単なる幾つかの例に過ぎない。
【００１８】
同期整流器制御のシステムの例示の一実施例は、非限定的な例として、ＬＬＣ共振コンバータ又はフライバック・コンバータに用いることができる。これらの２つの例示のトポロジーにおいて、ダイオード電流は、スイッチング期間の大部分の間、不連続電流モード（ＤＣＭ（discontinuous current mode））状態に入る。ＬＬＣ共振コンバータにおいて、又は図１のコンバータなどのフライバック・コンバータにおいて、低出力電圧アプリケーションのための高い効率を達成するためには、導通ロスを低減するために同期整流器（ＳＲ）１０５を用いることが好ましい可能性がある。
【００１９】
フライバック・コンバータの二次回路においてダイオードから同期整流（ＳＲ）ＭＯＳＦＥＴへの移行は、ＭＯＳＦＥＴの新しい世代が出る度に増えており、わずかなコストで又は全くコストを犠牲にすることなく性能を改善させている。ＳＲ ＭＯＳＦＥＴは、ダイオードよりも効率的であり得、動作温度を低下させ、ヒートシンクを一層小さくする、又はヒートシンクを全く必要としないことが可能となる。しかし、ＳＲ ＭＯＳＦＥＴは、ダイオードをエミュレートするために自身のスイッチング挙動を管理する制御回路を必要とする。今日の商用電源で一般的な同期整流器制御方法には、コントローラ用の論理信号を変流器の二次側から得る方法がある。
【００２０】
従来から、フライバック・コンバータは、必要とする電力レベルが１５０Ｗより小さいアプリケーションに特に適していた。主な利点は簡易さと低コストであった。１５０Ｗを超える場合、また、２００Ｗ以上の電力レベルでは間違いなく、ハーフ・ブリッジ・コンバータ及びフォワード・コンバータが標準的なトポロジーであった。ダイオードと共に実装される場合でもＳＲ ＭＯＳＦＥＴと実装される場合でも、フライバック・コンバータに関する主な問題点は半導体導通ロスであった。
【００２１】
あらゆる絶縁型電力コンバータ・トポロジーと同様に、フライバック・コンバータは、整流器がある二次側に変圧器を用いる。最も簡易な構成では、ハイサイド又はローサイドのいずれかに半波整流ダイオードを用いる。同期整流は、ＭＯＳＦＥＴを、デバイスをオン又はオフにするためのコントローラと組み合わせて、それが変圧器からのＡＣのダイオード伝達をエミュレートするようにする。この同期方式は一層大きな効率を提供するが、それに対応して複雑性とコストが犠牲となる。
【００２２】
ダイオードの場合、順方向導通電力ロスは単純に順方向電圧と電流の積である。ＭＯＳＦＥＴの場合、Ｉ2ＲDS(ON)である。ダイオードが標準的な０．６ＶのＶFを有する場合、４Ａの電流は２．４Ｗを熱に変える。また、ＭＯＳＦＥＴのＲDS(ON)＝１０ｍΩの場合、４Ａでのロスは０．１６Ｗである。
【００２３】
４ＡでＭＯＳＦＥＴが消散する電力は９３％小さいため、接合及びケース温度が低下する。これは、必要とするヒートシンクが一層小さい又はヒートシンクを全く必要としないことを意味する。理論上、この例のダイオード及びＭＯＳＦＥＴ特性の場合、電流が６０Ａに達するまで電力ロス・パリティは生じない。実際には、実際の回路において電力ロス・パリティに達するよりずっと前に、低いＲDS(ON)のＭＯＳＦＥＴを選択するか、一対のデバイスを並列接続するか、又は異なるアーキテクチャを選択するはずである。
【００２４】
ＳＲは、ダイオード整流に比べ著しい効率及び熱管理の利点をもたらすが、これらの利点は犠牲なしに得られるものではなく、ＦＥＴを適切に作動させるためゲート制御信号が用いられる。ゲート制御するための一般的な方式では、変流器、コンパレータ、及びゲート・ドライバ段を用いる。この配列を簡略化した図を図１に示す。
【００２５】
変流器は、二次電流を検知し、縮尺を変えたコピーを負荷インピーダンスに印加し、この電流に比例した電圧を生じ、極性情報を保つ。コンパレータは、この二次電流が順方向に導通すると、この電圧を検出し、ドライバを介してＭＯＳＦＥＴをオンにする。
【００２６】
変流器を介する遅延、及び、コンパレータ入力での寄生容量による更なる遅延のため、この簡略化した図が示唆し得るほど速くこの回路が電流極性変化に応答することはできない。従って、電流のゼロ交差とこのドライバがスイッチを切る時間との間に無視できない遅延が生じる。この期間の間、逆電流がバス・キャパシタから電荷を奪って、効率を低下させ、出力リップルを増加させる。実際、無効エネルギー（reactive energy）を変圧器とバス・キャパシタとの間で行き来させ得る如何なる二次回路もこのような難点を有するため、極めて効率的な二次回路にとって電流のゼロ交差に対する厳密な時間的調整が重要である。
【００２７】
フライバック回路のオペレーション・モードは、主に、ＳＲスイッチのターン・オフ位相によって異なる。一方、一次側スイッチのターン・オフ位相に対応する、二次スイッチのターン・オン位相は同一である。これにより、固定周波数の擬似共振、可変周波数、及び全共振で、５００ｋＨｚほどの高スイッチング周波数のアクティブ・クランプのコンバータを含む、種々のコンバータ制御方式が可能となる。
【００２８】
ＳＲ ＦＥＴの導通位相の開始時、電流はＳＲ ＦＥＴの本体ダイオードを介して流れ始め、自身にかかる負のドレイン−ソース電圧を生成する。この本体ダイオードは、そのデバイスのドレイン−ソース・チャネルの電圧降下より高い電圧降下を維持する。従って、それはターン・オン閾値電圧ＶTH2をトリガーする（図２）。
【００２９】
この時点で、制御ロジックはＭＯＳＦＥＴのゲートをオンに駆動し、これが、導通電圧（ＶDS）を降下させる。通常、何らかのリンギングがこの電圧降下に付随し、このリンギングが、入力コンパレータをオフにトリガーし得る。これは、電力ＭＯＳＦＥＴを最小期間の間オン状態に保つ、外部からプログラム可能な最小オン時間（ＭＯＴ（minimum on-time））ブランキング期間を用いて処理され得る。プログラム可能なＭＯＴは更に、ＳＲ ＭＯＳＦＥＴの最小デューティ・サイクル、及びその結果、一次側スイッチの最大デューティ・サイクルの制限も行う。
【００３０】
この同期的なＭＯＳＦＥＴのターン・オン及びターン・オフ挙動は、同一デバイスを検知要素として用いるため、ダイオードの機能を厳密にエミュレートする。この方式は、所定のスイッチの最大限の性能を獲得し、一層小さなスイッチを利用できる場合もある。個別の実装の制御分解能は、ゼロ交差に近い電流波形を測定するのに充分ではなく、スイッチオフの前に電流を反転させる場合がある。
【００３１】
ＳＲ ＭＯＳＦＥＴは、一度オンになると、整流された電流が、ドレイン−ソース電圧（ＶDS）がターン・オフ閾値電圧ＶTH1と交差するレベルまで減衰するまでオンのままである。この動作がどのように行われるかはオペレーションのモードによって決まる。
【００３２】
本明細書で開示する同期整流器制御のシステム及び方法は、例示の実施例においてターン・オフ側で用いられ得るが、他の実装も本開示に包含され得る。パッケージ及びレイアウトの寄生インダクタンスは、特に、ＬＬＣアプリケーション及びフライバック・アプリケーションの両方において電流にｄｉ／ｄｔを減少及び増加させ得る。寄生インダクタンスによって生じる電圧降下、及び高いｄｉ／ｄｔはターン・オフ閾値電圧を同等に増加させる。これは更に、一層高い電流でＳＲ１０５をオフにして導通ロスを増加させる可能性がある。本明細書で開示する同期整流器制御のシステム及び方法は、寄生インダクタンス及び高いｄｉ／ｄｔによって生じる電圧降下を補償して、ターン・オフ電流及び導通ロスを低減させる。
【００３３】
図１は、同期整流器１０５を用いるフライバック・コンバータ・トポロジーの回路１００を示す。理想的な（ロスレス）フライバック・コンバータにおいて、スイッチ１０５の入力電圧、変圧器、及びデューティ・サイクルが出力電圧を決定する。
【００３４】
図２は、不連続導通モード（ＤＣＭ（discontinuous conduction mode））における１スイッチング・サイクルの回路１００のオペレーションを示すタイミング図２００である。電流は、閾値を超えると、再び本体ダイオードを介して流れ、ＶDSに負の工程を生じさせる。残留電流の量によっては、ＶDSがターン・オン閾値を再びトリガーする可能性がある。これを避けるため、内部で設定されるブランキング期間（ｔBLANK）によって、コントローラがこのＶTH２超過を無視するようにさせる。ＶDSが正の閾値ＶTH３を超えるとすぐ、このブランキング時間は終了し、コントローラは次の導通サイクルに備える。
【００３５】
ＳＲ１０５の導通時間は、導通ロスをほとんどなくすことができるように可能な限り長くするべきであるが、電流を負側に流れさせるべきではない。さもなければ、出力エネルギーは一次側に伝送され、更なるロスが生じる。ＳＲ１０５のゲートは、一般に、ＳＲ１０５にかかる電圧降下によって決まる。
【００３６】
ＳＲ１０５にかかる電圧（ＭＯＳＦＥＴドレイン−ソース電圧）が正から負に、例えば、約−０．７Ｖに変わると、ＳＲ１０５の本体ダイオード１３０は、逆バイアスから正のバイアスへと変わり、導通する。このとき、ＳＲ１０５はオンにされ得る。この場合、−０．７Ｖは検出しやすいため、制御は簡易である。数ｍＶに比べると、０．７Ｖは比較的高い閾値であり寄生インダクタによって生じる電圧降下はさほど大きな影響は及ぼさない。
【００３７】
ＳＲ１０５がオンにされた後、ＳＲ１０５にかかる電圧が非常に小さく、例えば、数ｍＶｓになるとき、ＳＲ１０５を流れる電流は非常に小さくなる。ＳＲ１０５がオンのままである場合、ＳＲ１０５を介する電流は負となり、回路１００は二次側から一次側へエネルギーを伝送し始め、これが高ロスを生じさせる。また、負の電流は、本体ダイオード１３０の逆回復電流として扱われ得、更なるスイッチング・ロスを生じさせる可能性もある。そのため、電流が小さいとき、コンバータはＳＲ１０５をオフにする。一方、導通ロスを最小限に抑えるため閾値電圧は可能な限り小さいことが好ましい。ＳＲ１０５がオフにされた後、ＳＲ１０５はダイオードとなり通常通りオフになる。
【００３８】
デバイスが交互にオフ及びオンとなる同期コンバータにおいて、両方のデバイスが瞬間的に同時にオンとなる可能性があり、破局的結果になり得る、入力源から接地へ戻る電流を介するハイシュートをもたらす。これを避けるため、ゲート駆動信号にターン・オン−ターン・オフ間遅延が付加される。
【００３９】
例示の実施例において低電圧コンバータの性質が低ゲート閾値金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の利用につながるため、同期整流器１０５は不用意にオンにすべきではない。同期整流器１０５がオフであるとき高ｄｖ／ｄｔは、同期整流器１０５が瞬間的にオンとなる地点まで、ドレインからゲートへの容量性結合を介して同期整流器１０５のゲートの電圧を上昇させ得る。図３は寄生要素を備えた同期整流器３０５の回路図である。同期整流器３０５は、寄生ゲート・インダクタンス３４０、寄生ドレイン・インダクタンス３５０、及び寄生ソース・インダクタンス３６０を含む。寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０に注目すると、これらの寄生性は、パッケージングに起因し、排除することはできない。寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０のｄｉ／ｄｔは、同期整流器３０５にかかる付加的な電圧降下を生じさせ得る。この電圧降下は、同期整流器３０５を早期にオフにし、付加的な導通ロスを生成する可能性がある。
【００４０】
図４は同期整流器３０５を介する電流のグラフ４００である。図５は、同期整流器３０５、寄生ドレイン・インダクタンス３５０、及び寄生ソース・インダクタンス３６０にかかる電圧、及び同期整流器３０５自体にかかる電圧の対応するグラフ５００である。早期ターン・オフは、ｔ１で示し、寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０の影響に起因し得る。
【００４１】
波形ＩSR４１０は同期整流器３０５を介する電流を示す。波形ＶSENSE５１０は、同期整流器３０５にかかる電圧を、波形ＶSRは、ＭＯＳＦＥＴ３７０にかかる電圧を示す。
【００４２】
図６は同期整流器制御のシステムの例示の一実施例の回路図６００である。図３の回路図のように、同期整流器６０５は、寄生ドレイン・インダクタンス６５０及び寄生ソース・インダクタンス６６０を含む。この例示の実施例では、寄生ドレイン・インダクタンス６５０及び寄生ソース・インダクタンス６６０の影響を相殺するため、補償インダクタンス６７０が導入される。補償インダクタンス６７０は、半導体ダイ上のトレース・インダクタンスから、又は外部ＰＣＢトレースにより形成され得る。外部の個別のインダクタが用いられてもよい。或る半導体パッケージにおいて、寄生インダクタンスは実質的に固定されて、そのレイアウトが、固定された補償インダクタンス６７０を生成するように変更され得るようにしてもよい。
【００４３】
補償インダクタンス６７０の値ＬCは下記のように算出され得る。
ＶSENSE＝ＶSR−（ＬD＋ＬS）ｄＩSRｄｔ
ＶCOMP＝ＬCｄＩSRｄｔ
ＬC＝ＬD＋ＬS→ＶCOMP＋ＶSENSE＝ＶSR
【００４４】
補償インダクタンス６７０が同期整流器６０５に近いほど、インダクタンスは低い。補償インダクタンス６７０が同期整流器６０５から遠いほど、インダクタンスは高い。これらに限定されないが、矩形、円形、正方形、三角形、更には不調和（incongruous）形状など、形状を設定することにより、補償インダクタンス６７０の同期整流器６０５に対する位置を設定することによって、補償インダクタンス６７０の値が設定され得る。同期整流器制御のシステム及び方法の例示の実施例は、寸法だけでなく、トレースの長さ及び幅などを設定することによって、補償インダクタンス６７０を設定することができる。例示の実施例は、開示した選択肢の一つ又は複数の選択肢を用いて設定することができ、何らかの他の同様な選択肢を用いてもよい。
【００４５】
図７は、補償インダクタンス７７０を同期整流器７０５のパッケージに実装するための回路７００である。補償インダクタンス７７０は、寄生ドレイン・インダクタンス７５０及び寄生ソース・インダクタンス７６０を補償するように、寸法が設定され、配置され、及び／又は形作られる。ＶCOMPはコンパレータ７９５によってＶSENSEと比較される。ＶSENSEは、抵抗７８５及び抵抗７９０を含む抵抗分圧器によって分圧された後、コンパレータ７９５の非反転入力へスイッチされる。補償インダクタンスは、既存のパッケージング・インダクタンスに基づいて計算することもできる。例えば、図７の回路図を用いる場合、補償インダクタＬＣはＬｄ＋ＬＳである。回路図内の抵抗が異なる場合、インダクタンスは抵抗比に基づいて計算することができる。全般的な概念は電気的ブリッジ（electric bridge）であり、インダクタ間の比は抵抗間の比に等しい。
【００４６】
図８は同期整流器６０５を介する電流のグラフ８００である。図９は、同期整流器６０５、寄生ドレイン・インダクタンス６５０、及び寄生ソース・インダクタンス６６０にかかる電圧、及び同期整流器６０５自体にかかる電圧の対応するグラフ９００である。図５のｔ１で示した早期ターン・オフはもはや存在せず、補償インダクタンス６７０の効果に因るものと考えられる。波形ＩSR８１０は同期整流器６０５を介する電流を示す。波形ＶSENSE９１０は、寄生インダクタンス及び補償インダクタンスを含む、パッケージングされたデバイスにかかる電圧を提供し、波形ＶSR９２０は、同期整流器６０５にかかる電圧を示す。波形ＶCOMP９３０は、補償インダクタンス６７０にかかる電圧を示す。
【００４７】
図１０は、同期整流器制御の方法の例示の一実施例のフローチャート１０００である。ブロック１０１０において、寄生ドレイン・インダクタンス、同期整流器、及び寄生ソース・インダクタンスにかかる電圧ＶSENSEが決定される。ブロック１０２０において、同期整流器にかかる電圧ＶSRが決定される。ブロック１０３０において、ＶSENSE及びＶSRを用いて補償インダクタンスにかかる電圧ＶCOMPが決定される。ブロック１０４０において、ＶCOMPから補償インダクタンスＬＣが決定される。
【００４８】
本明細書において開示したシステム及び方法は一例の同期整流器デバイスと共に提供されるが、開示したシステム及び方法は、寄生ドレイン・インダクタンス及び寄生ソース・インダクタンスを有する任意のパッケージングされた半導体デバイスに適用し得る。また、本明細書で開示したシステム及び方法は、寄生ソース・インダクタンス及び寄生ドレイン・インダクタンスを備えたＭＯＳＦＥＴデバイスのみにではなく、寄生インダクタンスを備える任意のデバイスにも適用し得る。なお、例示の回路はフライバック・コンバータであるが、本明細書で開示したシステム及び方法は、多くの他の回路トポロジーに適用することが可能であり、本開示に包含されることを意図している。
【技術分野】
【０００１】
本開示は、全般的にエレクトロニクスに関し、更に特定して言えば、スイッチング・デバイスに関連する。
【背景】
【０００２】
同期整流は、パワーエレクトロニクスにおいて電力コンバータの効率を向上させるための手法である。これは、好ましくは、並列に結合したダイオード及びトランジスタ（通例は、パワーＭＯＳＦＥＴ）で構成される。ダイオードに順方向バイアスをかけるとトランジスタはオンになり、電圧降下を低減する。ダイオードに逆方向バイアスをかけるとトランジスタはオフになり、回路には電荷は流れない。このようにして、オン状態のダイオードに関連する順方向電圧降下なしに、整流特性が得られる。
【０００３】
低出力電圧コンバータにおいて、ダイオードの電圧降下（典型的に、定格電流のシリコン・ダイオードで約１ボルト）は、効率の点で非常に好ましくない影響を及ぼす。典型的な解決策の１つは、非常に低い電圧降下（０.３ボルトほどの低さ）を示すショットキー・ダイオードを用いることで構成される。しかし、（電圧が１ボルト程度の）コンピュータのＣＰＵへ電力を送るバック・コンバータ（buck converter）などの超低電圧コンバータを扱う場合、もはやこの解決策は良好な効率を得るための適切な策とはいえない。
【０００４】
一方、このような超低電圧コンバータに用いられるトランジスタはＭＯＳＦＥＴであるのが一般的である。このようなトランジスタは抵抗のように挙動し、その抵抗を（例えば、幾つかのデバイスを並列接続することにより）充分に低下させ、電圧降下を非常に低くすることができる。また、ＭＯＳＦＥＴは、ソース及びドレイン端子間に真性ダイオードを有する。このことにより、これらのトランジスタが同期整流に有効なものとなる。つまり、これらのトランジスタは、コンバータ内の整流ダイオードに直接取って代わることができる。これらは本質的にダイオードのように挙動 し、（制御回路を介して）オンにされると低値抵抗として挙動して、ロスを低減させる。
【発明の概要】
【０００５】
本開示の例示の実施例は、同期整流器制御のシステム及び方法を提供する。簡潔に説明すると、アーキテクチャにおいて、特に本システムの例示の実施例は、半導体ダイ及びこの半導体ダイ用のパッケージングであって、このパッケージングが、寄生パッケージング・インダクタンスを補償するように構成される補償インダクタンスを含むように実装することができる。
【０００６】
本開示の実施例は、同期整流器制御のための方法を提供するものとしてみなされてもよい。この点に関し、特にこのような方法の一実施例は、大まかに要約すると次のようになる。つまり、半導体デバイスにかかる、寄生インダクタンスの影響を含む第１の電圧を決定し、前記半導体デバイスにかかる、寄生インダクタンスの影響がない第２の電圧を決定し、前記第１の電圧と前記第２の電圧の差を補償する第３の電圧を決定し、前記第３の電圧の生成のための補償インダクタンスを決定し、前記半導体デバイスに前記補償インダクタンスを印加する、方法であるということができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、フライバック・コンバータ・トポロジーにおいて同期整流器を備えたスイッチ・モード電源の例示の一実施例の回路図である。
【０００８】
【図２】図２は、不連続導通モードにおける、図１のスイッチ・モード電源回路の例示の一実施例のタイミング図である。
【０００９】
【図３】図３は、同期整流器の例示の一実施例の回路図である。
【００１０】
【図４】図４は、図３の同期整流器を介する電流の例示の一実施例のタイミング図である。
【００１１】
【図５】図５は、図３の同期整流器にかかる電圧の例示の一実施例のタイミング図である。
【００１２】
【図６】図６は、同期整流器制御のシステムの例示の一実施例の回路図である。
【００１３】
【図７】図７は、図６の同期整流器制御のシステムの実装回路の例示の一実施例の回路図である。
【００１４】
【図８】図８は、図６の同期整流器を介する電流の例示の一実施例のタイミング図である。
【００１５】
【図９】図９は、図６の同期整流器にかかる電圧の例示の一実施例のタイミング図である。
【００１６】
【図１０】図１０は、同期整流器制御の方法のフローチャートである。
【実施例】
【００１７】
本開示の実施例を添付の図面を参照して更に説明するが、これらの図面において、複数の図面を通して同様の参照番号は同様の要素を示し、例示の実施例をこれらの図面に示す。しかし、請求項の実施例は多くの異なる形式で具体化され得、本明細書に記載の実施例に限定されると解釈すべきではない。本明細書に記載の例は、限定的な例ではなく、候補となり得る他の例のうちの単なる幾つかの例に過ぎない。
【００１８】
同期整流器制御のシステムの例示の一実施例は、非限定的な例として、ＬＬＣ共振コンバータ又はフライバック・コンバータに用いることができる。これらの２つの例示のトポロジーにおいて、ダイオード電流は、スイッチング期間の大部分の間、不連続電流モード（ＤＣＭ（discontinuous current mode））状態に入る。ＬＬＣ共振コンバータにおいて、又は図１のコンバータなどのフライバック・コンバータにおいて、低出力電圧アプリケーションのための高い効率を達成するためには、導通ロスを低減するために同期整流器（ＳＲ）１０５を用いることが好ましい可能性がある。
【００１９】
フライバック・コンバータの二次回路においてダイオードから同期整流（ＳＲ）ＭＯＳＦＥＴへの移行は、ＭＯＳＦＥＴの新しい世代が出る度に増えており、わずかなコストで又は全くコストを犠牲にすることなく性能を改善させている。ＳＲ ＭＯＳＦＥＴは、ダイオードよりも効率的であり得、動作温度を低下させ、ヒートシンクを一層小さくする、又はヒートシンクを全く必要としないことが可能となる。しかし、ＳＲ ＭＯＳＦＥＴは、ダイオードをエミュレートするために自身のスイッチング挙動を管理する制御回路を必要とする。今日の商用電源で一般的な同期整流器制御方法には、コントローラ用の論理信号を変流器の二次側から得る方法がある。
【００２０】
従来から、フライバック・コンバータは、必要とする電力レベルが１５０Ｗより小さいアプリケーションに特に適していた。主な利点は簡易さと低コストであった。１５０Ｗを超える場合、また、２００Ｗ以上の電力レベルでは間違いなく、ハーフ・ブリッジ・コンバータ及びフォワード・コンバータが標準的なトポロジーであった。ダイオードと共に実装される場合でもＳＲ ＭＯＳＦＥＴと実装される場合でも、フライバック・コンバータに関する主な問題点は半導体導通ロスであった。
【００２１】
あらゆる絶縁型電力コンバータ・トポロジーと同様に、フライバック・コンバータは、整流器がある二次側に変圧器を用いる。最も簡易な構成では、ハイサイド又はローサイドのいずれかに半波整流ダイオードを用いる。同期整流は、ＭＯＳＦＥＴを、デバイスをオン又はオフにするためのコントローラと組み合わせて、それが変圧器からのＡＣのダイオード伝達をエミュレートするようにする。この同期方式は一層大きな効率を提供するが、それに対応して複雑性とコストが犠牲となる。
【００２２】
ダイオードの場合、順方向導通電力ロスは単純に順方向電圧と電流の積である。ＭＯＳＦＥＴの場合、Ｉ2ＲDS(ON)である。ダイオードが標準的な０．６ＶのＶFを有する場合、４Ａの電流は２．４Ｗを熱に変える。また、ＭＯＳＦＥＴのＲDS(ON)＝１０ｍΩの場合、４Ａでのロスは０．１６Ｗである。
【００２３】
４ＡでＭＯＳＦＥＴが消散する電力は９３％小さいため、接合及びケース温度が低下する。これは、必要とするヒートシンクが一層小さい又はヒートシンクを全く必要としないことを意味する。理論上、この例のダイオード及びＭＯＳＦＥＴ特性の場合、電流が６０Ａに達するまで電力ロス・パリティは生じない。実際には、実際の回路において電力ロス・パリティに達するよりずっと前に、低いＲDS(ON)のＭＯＳＦＥＴを選択するか、一対のデバイスを並列接続するか、又は異なるアーキテクチャを選択するはずである。
【００２４】
ＳＲは、ダイオード整流に比べ著しい効率及び熱管理の利点をもたらすが、これらの利点は犠牲なしに得られるものではなく、ＦＥＴを適切に作動させるためゲート制御信号が用いられる。ゲート制御するための一般的な方式では、変流器、コンパレータ、及びゲート・ドライバ段を用いる。この配列を簡略化した図を図１に示す。
【００２５】
変流器は、二次電流を検知し、縮尺を変えたコピーを負荷インピーダンスに印加し、この電流に比例した電圧を生じ、極性情報を保つ。コンパレータは、この二次電流が順方向に導通すると、この電圧を検出し、ドライバを介してＭＯＳＦＥＴをオンにする。
【００２６】
変流器を介する遅延、及び、コンパレータ入力での寄生容量による更なる遅延のため、この簡略化した図が示唆し得るほど速くこの回路が電流極性変化に応答することはできない。従って、電流のゼロ交差とこのドライバがスイッチを切る時間との間に無視できない遅延が生じる。この期間の間、逆電流がバス・キャパシタから電荷を奪って、効率を低下させ、出力リップルを増加させる。実際、無効エネルギー（reactive energy）を変圧器とバス・キャパシタとの間で行き来させ得る如何なる二次回路もこのような難点を有するため、極めて効率的な二次回路にとって電流のゼロ交差に対する厳密な時間的調整が重要である。
【００２７】
フライバック回路のオペレーション・モードは、主に、ＳＲスイッチのターン・オフ位相によって異なる。一方、一次側スイッチのターン・オフ位相に対応する、二次スイッチのターン・オン位相は同一である。これにより、固定周波数の擬似共振、可変周波数、及び全共振で、５００ｋＨｚほどの高スイッチング周波数のアクティブ・クランプのコンバータを含む、種々のコンバータ制御方式が可能となる。
【００２８】
ＳＲ ＦＥＴの導通位相の開始時、電流はＳＲ ＦＥＴの本体ダイオードを介して流れ始め、自身にかかる負のドレイン−ソース電圧を生成する。この本体ダイオードは、そのデバイスのドレイン−ソース・チャネルの電圧降下より高い電圧降下を維持する。従って、それはターン・オン閾値電圧ＶTH2をトリガーする（図２）。
【００２９】
この時点で、制御ロジックはＭＯＳＦＥＴのゲートをオンに駆動し、これが、導通電圧（ＶDS）を降下させる。通常、何らかのリンギングがこの電圧降下に付随し、このリンギングが、入力コンパレータをオフにトリガーし得る。これは、電力ＭＯＳＦＥＴを最小期間の間オン状態に保つ、外部からプログラム可能な最小オン時間（ＭＯＴ（minimum on-time））ブランキング期間を用いて処理され得る。プログラム可能なＭＯＴは更に、ＳＲ ＭＯＳＦＥＴの最小デューティ・サイクル、及びその結果、一次側スイッチの最大デューティ・サイクルの制限も行う。
【００３０】
この同期的なＭＯＳＦＥＴのターン・オン及びターン・オフ挙動は、同一デバイスを検知要素として用いるため、ダイオードの機能を厳密にエミュレートする。この方式は、所定のスイッチの最大限の性能を獲得し、一層小さなスイッチを利用できる場合もある。個別の実装の制御分解能は、ゼロ交差に近い電流波形を測定するのに充分ではなく、スイッチオフの前に電流を反転させる場合がある。
【００３１】
ＳＲ ＭＯＳＦＥＴは、一度オンになると、整流された電流が、ドレイン−ソース電圧（ＶDS）がターン・オフ閾値電圧ＶTH1と交差するレベルまで減衰するまでオンのままである。この動作がどのように行われるかはオペレーションのモードによって決まる。
【００３２】
本明細書で開示する同期整流器制御のシステム及び方法は、例示の実施例においてターン・オフ側で用いられ得るが、他の実装も本開示に包含され得る。パッケージ及びレイアウトの寄生インダクタンスは、特に、ＬＬＣアプリケーション及びフライバック・アプリケーションの両方において電流にｄｉ／ｄｔを減少及び増加させ得る。寄生インダクタンスによって生じる電圧降下、及び高いｄｉ／ｄｔはターン・オフ閾値電圧を同等に増加させる。これは更に、一層高い電流でＳＲ１０５をオフにして導通ロスを増加させる可能性がある。本明細書で開示する同期整流器制御のシステム及び方法は、寄生インダクタンス及び高いｄｉ／ｄｔによって生じる電圧降下を補償して、ターン・オフ電流及び導通ロスを低減させる。
【００３３】
図１は、同期整流器１０５を用いるフライバック・コンバータ・トポロジーの回路１００を示す。理想的な（ロスレス）フライバック・コンバータにおいて、スイッチ１０５の入力電圧、変圧器、及びデューティ・サイクルが出力電圧を決定する。
【００３４】
図２は、不連続導通モード（ＤＣＭ（discontinuous conduction mode））における１スイッチング・サイクルの回路１００のオペレーションを示すタイミング図２００である。電流は、閾値を超えると、再び本体ダイオードを介して流れ、ＶDSに負の工程を生じさせる。残留電流の量によっては、ＶDSがターン・オン閾値を再びトリガーする可能性がある。これを避けるため、内部で設定されるブランキング期間（ｔBLANK）によって、コントローラがこのＶTH２超過を無視するようにさせる。ＶDSが正の閾値ＶTH３を超えるとすぐ、このブランキング時間は終了し、コントローラは次の導通サイクルに備える。
【００３５】
ＳＲ１０５の導通時間は、導通ロスをほとんどなくすことができるように可能な限り長くするべきであるが、電流を負側に流れさせるべきではない。さもなければ、出力エネルギーは一次側に伝送され、更なるロスが生じる。ＳＲ１０５のゲートは、一般に、ＳＲ１０５にかかる電圧降下によって決まる。
【００３６】
ＳＲ１０５にかかる電圧（ＭＯＳＦＥＴドレイン−ソース電圧）が正から負に、例えば、約−０．７Ｖに変わると、ＳＲ１０５の本体ダイオード１３０は、逆バイアスから正のバイアスへと変わり、導通する。このとき、ＳＲ１０５はオンにされ得る。この場合、−０．７Ｖは検出しやすいため、制御は簡易である。数ｍＶに比べると、０．７Ｖは比較的高い閾値であり寄生インダクタによって生じる電圧降下はさほど大きな影響は及ぼさない。
【００３７】
ＳＲ１０５がオンにされた後、ＳＲ１０５にかかる電圧が非常に小さく、例えば、数ｍＶｓになるとき、ＳＲ１０５を流れる電流は非常に小さくなる。ＳＲ１０５がオンのままである場合、ＳＲ１０５を介する電流は負となり、回路１００は二次側から一次側へエネルギーを伝送し始め、これが高ロスを生じさせる。また、負の電流は、本体ダイオード１３０の逆回復電流として扱われ得、更なるスイッチング・ロスを生じさせる可能性もある。そのため、電流が小さいとき、コンバータはＳＲ１０５をオフにする。一方、導通ロスを最小限に抑えるため閾値電圧は可能な限り小さいことが好ましい。ＳＲ１０５がオフにされた後、ＳＲ１０５はダイオードとなり通常通りオフになる。
【００３８】
デバイスが交互にオフ及びオンとなる同期コンバータにおいて、両方のデバイスが瞬間的に同時にオンとなる可能性があり、破局的結果になり得る、入力源から接地へ戻る電流を介するハイシュートをもたらす。これを避けるため、ゲート駆動信号にターン・オン−ターン・オフ間遅延が付加される。
【００３９】
例示の実施例において低電圧コンバータの性質が低ゲート閾値金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の利用につながるため、同期整流器１０５は不用意にオンにすべきではない。同期整流器１０５がオフであるとき高ｄｖ／ｄｔは、同期整流器１０５が瞬間的にオンとなる地点まで、ドレインからゲートへの容量性結合を介して同期整流器１０５のゲートの電圧を上昇させ得る。図３は寄生要素を備えた同期整流器３０５の回路図である。同期整流器３０５は、寄生ゲート・インダクタンス３４０、寄生ドレイン・インダクタンス３５０、及び寄生ソース・インダクタンス３６０を含む。寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０に注目すると、これらの寄生性は、パッケージングに起因し、排除することはできない。寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０のｄｉ／ｄｔは、同期整流器３０５にかかる付加的な電圧降下を生じさせ得る。この電圧降下は、同期整流器３０５を早期にオフにし、付加的な導通ロスを生成する可能性がある。
【００４０】
図４は同期整流器３０５を介する電流のグラフ４００である。図５は、同期整流器３０５、寄生ドレイン・インダクタンス３５０、及び寄生ソース・インダクタンス３６０にかかる電圧、及び同期整流器３０５自体にかかる電圧の対応するグラフ５００である。早期ターン・オフは、ｔ１で示し、寄生ドレイン・インダクタンス３５０及び寄生ソース・インダクタンス３６０の影響に起因し得る。
【００４１】
波形ＩSR４１０は同期整流器３０５を介する電流を示す。波形ＶSENSE５１０は、同期整流器３０５にかかる電圧を、波形ＶSRは、ＭＯＳＦＥＴ３７０にかかる電圧を示す。
【００４２】
図６は同期整流器制御のシステムの例示の一実施例の回路図６００である。図３の回路図のように、同期整流器６０５は、寄生ドレイン・インダクタンス６５０及び寄生ソース・インダクタンス６６０を含む。この例示の実施例では、寄生ドレイン・インダクタンス６５０及び寄生ソース・インダクタンス６６０の影響を相殺するため、補償インダクタンス６７０が導入される。補償インダクタンス６７０は、半導体ダイ上のトレース・インダクタンスから、又は外部ＰＣＢトレースにより形成され得る。外部の個別のインダクタが用いられてもよい。或る半導体パッケージにおいて、寄生インダクタンスは実質的に固定されて、そのレイアウトが、固定された補償インダクタンス６７０を生成するように変更され得るようにしてもよい。
【００４３】
補償インダクタンス６７０の値ＬCは下記のように算出され得る。
ＶSENSE＝ＶSR−（ＬD＋ＬS）ｄＩSRｄｔ
ＶCOMP＝ＬCｄＩSRｄｔ
ＬC＝ＬD＋ＬS→ＶCOMP＋ＶSENSE＝ＶSR
【００４４】
補償インダクタンス６７０が同期整流器６０５に近いほど、インダクタンスは低い。補償インダクタンス６７０が同期整流器６０５から遠いほど、インダクタンスは高い。これらに限定されないが、矩形、円形、正方形、三角形、更には不調和（incongruous）形状など、形状を設定することにより、補償インダクタンス６７０の同期整流器６０５に対する位置を設定することによって、補償インダクタンス６７０の値が設定され得る。同期整流器制御のシステム及び方法の例示の実施例は、寸法だけでなく、トレースの長さ及び幅などを設定することによって、補償インダクタンス６７０を設定することができる。例示の実施例は、開示した選択肢の一つ又は複数の選択肢を用いて設定することができ、何らかの他の同様な選択肢を用いてもよい。
【００４５】
図７は、補償インダクタンス７７０を同期整流器７０５のパッケージに実装するための回路７００である。補償インダクタンス７７０は、寄生ドレイン・インダクタンス７５０及び寄生ソース・インダクタンス７６０を補償するように、寸法が設定され、配置され、及び／又は形作られる。ＶCOMPはコンパレータ７９５によってＶSENSEと比較される。ＶSENSEは、抵抗７８５及び抵抗７９０を含む抵抗分圧器によって分圧された後、コンパレータ７９５の非反転入力へスイッチされる。補償インダクタンスは、既存のパッケージング・インダクタンスに基づいて計算することもできる。例えば、図７の回路図を用いる場合、補償インダクタＬＣはＬｄ＋ＬＳである。回路図内の抵抗が異なる場合、インダクタンスは抵抗比に基づいて計算することができる。全般的な概念は電気的ブリッジ（electric bridge）であり、インダクタ間の比は抵抗間の比に等しい。
【００４６】
図８は同期整流器６０５を介する電流のグラフ８００である。図９は、同期整流器６０５、寄生ドレイン・インダクタンス６５０、及び寄生ソース・インダクタンス６６０にかかる電圧、及び同期整流器６０５自体にかかる電圧の対応するグラフ９００である。図５のｔ１で示した早期ターン・オフはもはや存在せず、補償インダクタンス６７０の効果に因るものと考えられる。波形ＩSR８１０は同期整流器６０５を介する電流を示す。波形ＶSENSE９１０は、寄生インダクタンス及び補償インダクタンスを含む、パッケージングされたデバイスにかかる電圧を提供し、波形ＶSR９２０は、同期整流器６０５にかかる電圧を示す。波形ＶCOMP９３０は、補償インダクタンス６７０にかかる電圧を示す。
【００４７】
図１０は、同期整流器制御の方法の例示の一実施例のフローチャート１０００である。ブロック１０１０において、寄生ドレイン・インダクタンス、同期整流器、及び寄生ソース・インダクタンスにかかる電圧ＶSENSEが決定される。ブロック１０２０において、同期整流器にかかる電圧ＶSRが決定される。ブロック１０３０において、ＶSENSE及びＶSRを用いて補償インダクタンスにかかる電圧ＶCOMPが決定される。ブロック１０４０において、ＶCOMPから補償インダクタンスＬＣが決定される。
【００４８】
本明細書において開示したシステム及び方法は一例の同期整流器デバイスと共に提供されるが、開示したシステム及び方法は、寄生ドレイン・インダクタンス及び寄生ソース・インダクタンスを有する任意のパッケージングされた半導体デバイスに適用し得る。また、本明細書で開示したシステム及び方法は、寄生ソース・インダクタンス及び寄生ドレイン・インダクタンスを備えたＭＯＳＦＥＴデバイスのみにではなく、寄生インダクタンスを備える任意のデバイスにも適用し得る。なお、例示の回路はフライバック・コンバータであるが、本明細書で開示したシステム及び方法は、多くの他の回路トポロジーに適用することが可能であり、本開示に包含されることを意図している。
【特許請求の範囲】
【請求項１】
同期整流器であって、
半導体ダイ上のトランジスタ、及び、
補償インダクタンスを含み、前記補償インダクタンスが、前記トランジスタのパッケージングに導入される寄生ドレイン・インダクタンス及び寄生ソース・インダクタンスを補償するように構成される、
同期整流器。
【請求項２】
請求項１に記載の同期整流器であって、前記補償インダクタンスが前記同期整流器のパッケージングの外にある、同期整流器。
【請求項３】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、前記半導体ダイ上のトレース、又は印刷回路基板トレースの少なくとも一つを含む、同期整流器。
【請求項４】
請求項１に記載の同期整流器であって、前記補償インダクタンスが前記同期整流器に関連して設置され、この位置が前記補償インダクタンスに影響を与える、同期整流器。
【請求項５】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、矩形、円形、正方形、三角形、又は不調和（incongruous）形状のうち少なくとも１つの形状により構成され、この形状が前記補償インダクタンスに影響を与える、同期整流器。
【請求項６】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、長さ及び幅の少なくとも一方が構成されるような寸法により構成され、この寸法が前記補償インダクタンスに影響を与える、同期整流器。
【請求項７】
半導体デバイスにおいて寄生インダクタンスを補償するためのシステムであって、
半導体ダイ、及び
前記半導体ダイのためのパッケージング、及び
寄生パッケージング・インダクタンスを補償するように構成される補償インダクタンス、
を含むシステム。
【請求項８】
請求項８に記載のシステムであって、前記半導体ダイが同期整流器を含むシステム。
【請求項９】
寄生インダクタンスによる影響を含む、半導体デバイスにかかる第１の電圧を決定し、
前記寄生インダクタンスの影響がない、前記半導体デバイスにかかる第２の電圧を決定し、
前記第１の電圧と前記第２の電圧の差を補償する第３の電圧を決定し、
前記第３の電圧の生成のための補償インダクタンスを決定し、更に、
前記半導体デバイスに前記補償インダクタンスを印加する、
ことを含む、方法。
【請求項１０】
請求項１０に記載の方法であって、前記半導体デバイスが同期整流器である方法。
【請求項１１】
請求項１０に記載の方法であって、前記補償インダクタンスが、同期整流器に関連する位置、形状、及び寸法のうち少なくとも１つにより構成され、前記位置、形状、及び寸法が前記補償インダクタンスに影響を与える、方法。
【請求項１】
同期整流器であって、
半導体ダイ上のトランジスタ、及び、
補償インダクタンスを含み、前記補償インダクタンスが、前記トランジスタのパッケージングに導入される寄生ドレイン・インダクタンス及び寄生ソース・インダクタンスを補償するように構成される、
同期整流器。
【請求項２】
請求項１に記載の同期整流器であって、前記補償インダクタンスが前記同期整流器のパッケージングの外にある、同期整流器。
【請求項３】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、前記半導体ダイ上のトレース、又は印刷回路基板トレースの少なくとも一つを含む、同期整流器。
【請求項４】
請求項１に記載の同期整流器であって、前記補償インダクタンスが前記同期整流器に関連して設置され、この位置が前記補償インダクタンスに影響を与える、同期整流器。
【請求項５】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、矩形、円形、正方形、三角形、又は不調和（incongruous）形状のうち少なくとも１つの形状により構成され、この形状が前記補償インダクタンスに影響を与える、同期整流器。
【請求項６】
請求項１に記載の同期整流器であって、前記補償インダクタンスが、長さ及び幅の少なくとも一方が構成されるような寸法により構成され、この寸法が前記補償インダクタンスに影響を与える、同期整流器。
【請求項７】
半導体デバイスにおいて寄生インダクタンスを補償するためのシステムであって、
半導体ダイ、及び
前記半導体ダイのためのパッケージング、及び
寄生パッケージング・インダクタンスを補償するように構成される補償インダクタンス、
を含むシステム。
【請求項８】
請求項８に記載のシステムであって、前記半導体ダイが同期整流器を含むシステム。
【請求項９】
寄生インダクタンスによる影響を含む、半導体デバイスにかかる第１の電圧を決定し、
前記寄生インダクタンスの影響がない、前記半導体デバイスにかかる第２の電圧を決定し、
前記第１の電圧と前記第２の電圧の差を補償する第３の電圧を決定し、
前記第３の電圧の生成のための補償インダクタンスを決定し、更に、
前記半導体デバイスに前記補償インダクタンスを印加する、
ことを含む、方法。
【請求項１０】
請求項１０に記載の方法であって、前記半導体デバイスが同期整流器である方法。
【請求項１１】
請求項１０に記載の方法であって、前記補償インダクタンスが、同期整流器に関連する位置、形状、及び寸法のうち少なくとも１つにより構成され、前記位置、形状、及び寸法が前記補償インダクタンスに影響を与える、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２０１３−５０９１５２（Ｐ２０１３−５０９１５２Ａ）
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−５３５３４０（Ｐ２０１２−５３５３４０）
【出願日】平成２２年１０月２０日（２０１０．１０．２０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５３４０８
【国際公開番号】ＷＯ２０１１／０５００８４
【国際公開日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
【Ｆターム（参考）】
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２２年１０月２０日（２０１０．１０．２０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５３４０８
【国際公開番号】ＷＯ２０１１／０５００８４
【国際公開日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
【Ｆターム（参考）】
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