周辺機器
【課題】周辺機器について、コネクタによってホスト機器に物理的に接続された際に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減する技術を提供する。
【解決手段】周辺機器であって、複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、コネクタを介してホスト機器から電力の供給を受けるための電源端子を有する接続部と、電力の供給を受けて、ホスト機器との間で複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、制御部と端子とを接続する電源線と、ホスト機器から周辺機器に電力が供給されているにも拘わらず、制御部への電力の供給を所定時間遅延させる遅延処理部であって、電源線の途中に配置された遅延処理部と、を備える。
【解決手段】周辺機器であって、複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、コネクタを介してホスト機器から電力の供給を受けるための電源端子を有する接続部と、電力の供給を受けて、ホスト機器との間で複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、制御部と端子とを接続する電源線と、ホスト機器から周辺機器に電力が供給されているにも拘わらず、制御部への電力の供給を所定時間遅延させる遅延処理部であって、電源線の途中に配置された遅延処理部と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ホスト機器との間でデータ通信を行う周辺機器に関する。
【背景技術】
【0002】
パーソナルコンピュータ等のホスト機器と外部記憶装置等の周辺機器は、種々のインターフェースを介して接続されデータ通信が行われる。このようなインターフェースとして、例えばUSBインターフェースが知られている(例えば、特許文献1)。USBインターフェースとして、USB2.0に準拠したインターフェース(単に、「USB2.0インターフェース」とも呼ぶ。)に加え、近年、USB3.0に準拠したインターフェース(以下、「USB3.0インターフェース」とも呼ぶ。)が普及しつつある。
【0003】
USB2.0とUSB3.0では、通信モード(半二重方式、全二重方式)や信号線の本数等のデータ通信に関する仕様が異なる。このため、USB2.0インターフェースのデータ伝送速度は最大で480Mbpsであるのに対し、USB3.0インターフェースのデータ伝送速度は最大で5Gbpsである。このように、USB3.0インターフェースはUSB2.0インターフェースに比べ高速にデータ通信を行うことができる。一方、USB3.0インターフェースは、ポートの物理的仕様は下位互換性を有する。すなわち、USB3.0に準拠した凸型のUSBコネクタ(以下、「USB3.0コネクタ」)に加え、USB2.0に準拠した凸型のUSBコネクタ(以下、「USB2.0コネクタ」とも言う。)も、USB3.0に準拠したUSBポート(以下、「USB3.0ポート」とも言う。)に接続することができる(例えば、非特許文献1、2)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−289124号公報
【特許文献2】国際公開2004/095250号公報
【特許文献3】特開2004−127166号公報
【非特許文献】
【0005】
【非特許文献1】”Universal Serial Bus”、[Online]、[検索日:平成22年7月13日]、インターネット<URL:http://ja.wikipedia.org/wiki/USB>
【非特許文献2】”知っておきたいUSB3.0のまとめ”、[Online]、[検索日:平成22年7月13日]、インターネット<URL:http://monoist.atmarkit.co.jp/feledev/articles/mononews/05/mononews05_a.html>
【発明の概要】
【発明が解決しようとする課題】
【0006】
ホスト機器と周辺機器のUSB3.0ポートにUSB3.0コネクタをそれぞれ差し込んで物理的に両者を接続する場合、USB3.0に準拠した端子の接触が完全に行われていない状況で、周辺機器とホスト機器との間で論理的な接続処理が開始され完了してしまう場合があった。この場合、ホスト機器は、USB2.0インターフェースを用いたデータ通信を行うUSB2.0デバイスとして周辺機器を誤って認識してしまう。
【0007】
ホスト機器が誤ってUSB2.0デバイスとして周辺機器を認識した場合において、USB3.0インターフェースを用いたデータ通信を行うためには、再度、両者間で論理的な接続処理が行われる必要がある。このためには、USB3.0ケーブルをUSB3.0ポートに対して抜き差しする方法が採用できる。しかしながら、ケーブルの抜き差し動作は、利用者にとって面倒な動作であり、抜き差し動作を利用者に強いるのは好ましくない。このような問題は、USB2.0インターフェースとUSB3.0インターフェースを利用可能な周辺機器に拘わらず、データ通信に関する仕様が異なる複数種のインターフェースを接続可能な単一の接続部を有する周辺機器に共通する問題である。
【0008】
従って本発明は、周辺機器について、コネクタによってホスト機器に物理的に接続された際に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することができる。
【0010】
[適用例1]データ通信に関する仕様が異なる複数種のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備える周辺機器。
【0011】
一般に、物理的な接続が開始されてから時間が経過した後に論理的な接続を形成するための接続処理を行った方が、接続部の端子とコネクタの端子との接触が安定し、所望とするインターフェースが形成される可能性が高くなる。適用例1に記載の周辺機器によれば、遅延処理部によって、制御部への電力の供給を所定時間遅延させることで、接続処理の開始を遅延させることができる。これにより、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0012】
[適用例2]適用例1に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
適用例2に記載の周辺機器によれば、電源線の途中にコンデンサを含む遅延回路を配置するという単純な構成により、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0013】
[適用例3]適用例1又は適用例2に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
USB2.0に準拠する第1種のインターフェースと、
USB3.0に準拠する第2種のインターフェースと、を含む、周辺機器。
適用例3に記載の周辺機器によれば、本来ならばホスト機器が周辺機器をUSB3.0デバイスと認識すべき場合に、誤ってUSB2.0デバイスと認識する可能性を低減できる。これにより、USB3.0インターフェースを用いた高速なデータ通信を行うことが可能であるにも拘わらず、USB2.0インターフェースを用いたデータ通信が行われる可能性を低減できる。
【0014】
本発明は、上述した周辺機器としての構成のほか、周辺機器とホスト機器との間のインターフェース接続方法や、周辺機器の制御方法、周辺機器を制御するためのコンピュータプログラムとしても構成することができる。コンピュータプログラムは、コンピュータが読取可能な記録媒体に記録されていてもよい。記録媒体としては、例えば、磁気ディスクや光ディスク、メモリカード、ハードディスク等の種々の媒体を利用することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施例としての周辺機器の概略構成を説明するための図である。
【図2】各端子の配置について説明するための図である。
【図3】外部記憶装置100がホスト機器200と行う論理的な接続処理を説明するための図である。
【発明を実施するための形態】
【0016】
次に、本発明の実施の形態を以下の順序で説明する。
A.実施例:
B.変形例:
【0017】
A.実施例:
A−1.周辺機器の概略構成:
図1は、本発明の実施例としての周辺機器の概略構成を説明するための図である。図1では、説明の容易のために、周辺機器100とホスト機器200がケーブル300(「USBケーブル300」とも言う。)を介して物理的に接続されている状態を示している。実施例の周辺機器100には、外付け型の外部記憶装置100を用いている。ホスト機器200には、パーソナルコンピュータ(以下、「PC」ともいう。)200を用いている。
【0018】
外部記憶装置100は、メインコントローラ20と、ハードディスクドライブ(以下、「HDD」ともいう。)60と、USBポート70、遅延処理部65とを備えている。
【0019】
USBポート70は、USB3.0に準拠した形状を有しており、USB2.0に準拠した凸型のコネクタとUSB3.0に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、USBポート70は、USB2.0に準拠したStandard−B(以下、「USB2.0Bコネクタ」ともいう。)と、USB3.0に準拠したStandard−B(以下、「USB3.0Bコネクタ」ともいう。)を選択的に接続できるポートである。ここで、「選択的に接続できる」とは、USB2.0Bコネクタと、USB3.0Bコネクタを同時に接続することはできないが、いずれか一方ずつであれば両者共に接続するできることを指す。
【0020】
メインコントローラ20は内部に、USB制御回路21と、HDD制御回路30と、ROM40と、RAM45と、CPU50とを備えている。これらは、内部バスを介して相互に接続されている。
【0021】
外部記憶装置100は、USBケーブル300と信号線320とを介して接続されたPC200との間でUSB2.0とUSB3.0のいずれかに準拠したデータ通信を行う。信号線320は、主に、USB2.0信号線322と、USB3.0信号線324と、電源線326を備える。USB2.0信号線322は、USB2.0インターフェースを用いたデータ通信を行うために用いられる。具体的には、USB2.0信号線322は、D+端子、D−端子を介して差動信号を伝送する。USB3.0信号線324は、USB3.0インターフェースを用いたデータ通信を行うために用いられる。具体的には、USB3.0信号線324は、SuperSpeed用(単に「SS用」とも呼ぶ。)の端子を介して差動信号を伝送する。電源線326は、USBポートが備える電源端子702aを介してホスト機器200から電力の供給を受けるために用いられる。すなわち、電源線326は、電源端子702aと、メインコントローラ20とを接続する。以上のように、外部記憶装置100はケーブル300を介してホスト機器200から電力の供給を受けて動作するバスパワー方式を採用している。
【0022】
遅延処理部65は、電源線326の途中に配置された遅延回路65である。遅延回路65は、抵抗652とコンデンサ654とを有する。遅延回路65は、ケーブル300を介してPC機器200のVBUS電源98と外部記憶装置100が接続された場合に、VBUS電源98からメインコントローラ20に電力が供給されることを所定時間遅延させる。なお、遅延回路65は、コンデンサ654に蓄積された電荷を放電させるための回路を備えることが好ましい。具体的には、例えば、電荷を放電するために、抵抗652とUSBポート70の間に位置する電源線326に接地された接地信号線を設ける。放電する際には、スイッチ等により接地信号線と電源線326を接続することで電荷が放電される。
【0023】
USB制御回路21は、USB2.0物理層回路22と、USB3.0物理層回路24とを備える。USB2.0物理層回路22は、PC200からケーブル300を介して伝送されるUSB2.0に準拠する差動信号をデジタル信号に変換する。USB3.0物理層回路24は、PC200からケーブル300を介して伝送されるUSB3.0に準拠する差動信号をデジタル信号に変換する。
【0024】
HDD60は、信号線350を介してメインコントローラ20と接続されている。HDD制御回路30は、HDD60に対するデータの読み出しと書き込みとを制御する回路である。ROM40は、後述するCPU50が実行する各種プログラムを記憶している。外部記憶装置100が起動されると、各種プログラムがROM40からRAM45にロードされる。
【0025】
CPU50は、ロードした各種プログラムに従って、USB制御回路21を通じたPC200とのデータ通信や、HDD制御回路30を通じたHDD60へのデータの読み書きを制御する。
【0026】
CPU50は、各種プログラムとして実行される機能として、コマンド変換部52と、I/F判別部56と、接続部58とを備える。コマンド変換部52は、USBインターフェースの信号からSATAインターフェースの信号への変換や、SATAインターフェースの信号からUSBインターフェースの信号への変換を行う。すなわち、コマンド変換部52は、異なる複数種のインターフェースの信号を、各インターフェースに対応した信号に変換する機能を有する。
【0027】
I/F判別部56は、外部記憶装置100とPC200間で形成されたインターフェースの種類を判別する。接続部58は、ホスト機器200との間で論理的な接続を形成するための接続処理を行う。
【0028】
PC200は、USBポート80(「USBレセクタブル80」ともいう。)と、USB制御回路90と、VBUS電源98とを備える。なお、PC200の内部構成は上述した構成の他にCPUやROM等を備えるが、ここでは、説明に必要な内部構成のみを図示している。
【0029】
USBポート80とUSB制御回路90は信号線360により接続されている。USBポート80は、USB3.0に準拠した形状を有しており、USB2.0に準拠した凸型のコネクタとUSB3.0に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、USBポート80は、USB2.0に準拠したStandard−A(以下、「USB2.0Aコネクタ」ともいう。)と、USB3.0に準拠したStandard−A(以下、「USB3.0Aコネクタ」ともいう。)を選択的に接続できるポートである。USB制御回路90は、USBケーブル300と信号線320を介して接続された外部記憶装置100との間でUSB2.0とUSB3.0のいずれかに準拠したデータ通信を行う。USB制御回路90は、USB2.0物理層回路92と、USB3.0物理層回路94とを備える。各物理層回路92,94は、上述した外部記憶装置100の各物理層回路22,24と同様、USB2.0とUSB3.0に準拠する差動信号をそれぞれデジタル信号に変換する。
【0030】
VBUS電源98は、電源線826、電源端子80a、USBケーブル300、電源端子702、電源線326を介してメインコントローラ20に電力を供給する。
【0031】
A−2.端子配置:
次に、外部記憶装置100とホスト機器200との間で行われる論理的な接続処理を説明する前に、USBポート80と、USBケーブル300の一端側であるUSB3.0Aコネクタ302(USB3.0ケーブルプラグ302)が備える複数の端子の配置について説明する。図2は、各端子の配置について説明するための図である。図2(A)はUSBポート80が備える複数の端子の配置を示した図であり、図2(B)は、USB3.0Aコネクタ302の複数の端子の配置を示した図である。
【0032】
図2(A)に示すように、USBポート80は、9つの端子80a〜80iを備える。端子80a〜80dはUSB2.0インターフェースで用いるUSB2.0用端子である。端子80e〜80iはUSB3.0インターフェースで用いるSS用端子である。端子80aは電源端子である。端子80bはD−端子であり、端子80cはD+端子である。端子80dは接地端子である。端子80eは、SS用受信回路用の第1の端子であり、端子80fは、SS用受信回路用の第2の端子である。端子80gは信号リターン用の接地端子である。端子80hは、SS用送信回路の第1の端子であり、端子80iは、SS用送信回路の第2の端子である。各端子80a〜80iはUSB規格に準じている。USB2.0用端子80a〜80dとSS用端子80e〜80iは、高さ方向(紙面に垂直な方向)について異なる位置に配置されている。USB3.0インターフェースを用いたデータ通信を行う場合、端子80b,80c以外の端子を用いて信号が伝送される。
【0033】
図2(B)に示すように、USB3.0Aコネクタ302は、USBポート80の各端子80a〜80iに対応した9つの端子302a〜302iを備える。端子302a〜302dはUSB2.0用端子であり、端子302e〜302iはSS用端子である。USB2.0用端子302a〜302dとSS用端子302e〜302iは、高さ方向(紙面に垂直な方向)について異なる位置に配置されている。また、USB2.0用端子302a〜302dは、開口302m側(手前側)に配置されて、SS用端子302e〜302iは開口302mからより離れた側(奥側)に配置されている。よって、利用者が矢印YR方向に沿ってUSB3.0Aコネクタ302を移動させ、USB3.0Aコネクタ302の各端子302a〜302iを、対応するUSBポート80の各端子80a〜80iに接触させる場合、USB2.0用端子80a〜80d,302a〜302dが接触した後に、SS用端子80e〜80i,302e〜302iが接触することになる。
【0034】
A−3.接続処理:
図3は、外部記憶装置100がホスト機器200と行う論理的な接続処理を説明するための図である。以下に説明する接続処理は、外部記憶装置100のメインコントローラ20(詳細には接続部58)が、PC200のメインコントローラ(図示せず)との間で行う処理である。ここでは、USB3.0コネクタを備えたUSBケーブル300を用いて外部記憶装置100とホスト機器200とを物理的に接続した際の論理的な接続処理について説明する。また、ここでは、USBケーブル300の他端側であるUSB3.0Bコネクタと、USBポート70は物理的に接続され、USB3.0に準拠したUSBポート70とUSB3.0Bコネクタの各端子が接触している状態で、利用者がケーブル300の他端側のUSB3.0Aコネクタ302(図2(B))をUSBポート80(図2(A))に差し込んだ場合について説明する。なお、これ以降、物理的な接続を単に「接続」ともいう。
【0035】
電源端子80aと電源端子302aが接触すると、PC200のVBUS電源98から外部記憶装置100に電力の供給が開始される(ステップS2)。電力の供給が開始され、電源線326(図1)を介してメインコントローラ20に所定の電力が供給されると、メインコントローラ20は起動する(ステップS4)。ここで、電源線326はメインコントローラ20への電力の供給を所定時間遅延させる遅延回路65を有する。よって、遅延回路65を有さない場合に比べて、所定時間△T1遅延して所定の電力がメインコントローラ20に供給され、メインコントローラ20が起動する。なお、外部記憶装置100は、商用電源や内部電源(電池)等の別電源を利用可能な構成としても良い。こうすることで、バスパワー方式による電力供給では電力が不足し、メインコントローラが起動しない場合に、別電源からの電力供給を受けてメインコントローラ20を起動させることができる。すなわち、電源線326を介してPC200からメインコントローラ20に電力が供給された後に、別電源を用いて不足電力を補うことも可能である。また、電源線326を介してPC200からメインコントローラ20に電力が供給された後に、別電源に切り替えて、メインコントローラ20を起動させても良い。
【0036】
メインコントローラ20が起動して所定時間△Tw経過後に論理的な接続を形成するための接続処理が開始する。まず、PC200から外部記憶装置100に対してUSB2.0インターフェースを用いた論理的な接続を形成するためのUSB2.0接続要求信号が送信される(ステップS10)。次に、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けた場合、外部記憶装置100はPC200に正常に信号を受け付けたことを示すACK信号を返信する(ステップS12)。ここで、USBポート80のUSB2.0用端子80a〜80dと、対応するUSB3.0Aコネクタ302のUSB2.0用端子302a〜302dとが接触していると(図2)、外部記憶装置100はACK信号を返信する。これにより、外部記憶装置100とPC200との間で、USB2.0インターフェースを用いた論理的な接続が形成される。USB2.0インターフェースを用いた論理的な接続が形成されることで、外部記憶装置100とPC200間でUSB2.0インターフェースを用いたデータ通信が可能となる。
【0037】
USB2.0接続要求信号に対するACK信号を受信したPC200は、USB3.0インターフェースを用いた論理的な接続を形成するためのUSB3.0接続要求信号を外部記憶装置100に送信する(ステップS14)。外部記憶装置100がPC200からのUSB3.0接続要求信号を正常に受け付けた場合は、ACK信号をPC200に返信する(ステップS16a)。ここで、USBポート80のSS用端子80e〜80iと、対応するUSB3.0Aコネクタ302のSS用端子302e〜302iとが接触していると(図2)、外部記憶装置100はACK信号を返信する。これにより、USB2.0インターフェースに代えてUSB3.0インターフェースを用いた論理的な接続が形成され、USB3.0インターフェースを用いたデータ通信が可能となる。
【0038】
なお、USB2.0規格に準じたUSB2.0コネクタを用いて外部記憶装置100とPC200とを物理的に接続した場合、以下の工程となる。ステップS2〜ステップS14は図3に示す工程と同様である。しかしながら、ステップS16に代えて、外部記憶装置100はPC200にUSB3.0接続要求信号を正常に受け付けられなかったことを示すNACK信号を返信する。これにより、USB3.0インターフェースを用いた論理的な接続が形成されず、USB2.0インターフェースを用いた論理的な接続が維持される。
【0039】
このように、本実施例の外部記憶装置100は、PC200から電源線326を介して外部記憶装置100に電力の供給が行われているにも拘わらず、遅延回路65によって、メインコントローラ20への電力の供給が所定時間遅延する。これにより、遅延回路65が設けられていない場合に比べ、メインコントローラ20の起動が所定時間△T1遅延する(図3)。この所定時間△T1の遅延によって、論理的な接続処理の開始も所定時間△T1遅延する。すなわち、USBポート80のSS用端子80e〜80iと、USB3.0Aコネクタ302のSS用端子302e〜302iとが接触した後に、論理的な接続処理が開始される可能性が高くなる。よって、USB3.0インターフェースを用いたデータ通信が行えるにも拘わらず、論理的な接続処理の結果、誤ってUSB2.0インターフェースを用いたデータ通信が開始される可能性を低減できる。これにより、データ伝送速度の速い所望とするインターフェース(本実施例の場合、USB3.0インターフェース)を用いて外部記憶装置100はFC200との間でデータ通信を行うことができる。
【0040】
なお、所定時間△T1は、利用者がコネクタをポートに装着する際の平均的な装着速度と、コネクタとポートの端子位置を考慮し、電源端子80a,302aが接触してからSS用端子80e〜80i,302e〜302iが接触するまでの時間以上の時間とすることが好ましい。これにより、論理的な接続処理の結果、誤ったインターフェースによる論理的な接続が確立される可能性をより低減できる。また、所定時間△T1は2秒以下であることが好ましい。所定時間△T1が2秒を超えると、論理的な接続処理の開始が遅延することで利用者が煩わしく感じる可能性があるからである。
【0041】
ここで、USBポート70が課題を解決するための手段に記載の「単一の接続部」に相当し、メインコントローラ20が課題を解決するための手段に記載の「制御部」に相当する。
【0042】
B.変形例:
なお、上記実施例における構成要素の中の、特許請求の範囲の独立項に記載した要素以外の要素は、付加的な要素であり、適宜省略可能である。また、本発明の上記実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。
【0043】
B−1.第1変形例:
上記実施例では、遅延処理部65として遅延回路を用いたが、これに代えてリセットICを用いても良い。リセットICは、電源線326の途中に配置され、リセットICに入力された電源信号(電力)の出力を所定時間遅延させる。このようにしても、上記実施例と同様に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0044】
B−2.第2変形例:
上記実施例として、データ通信に関する仕様が異なる2種類のインターフェースとして、USB2.0インターフェースとUSB3.0インターフェースを用いて説明を行ったが、特にこれに限定されるものではない。すなわち、単一の接続部(ポート)によって、選択的に接続され、データ通信を行う2種類以上のインターフェースを本発明に適用することができる。
【0045】
例えば、上記実施例のUSB3.0に準拠したUSBポート70に代えて、USB2.0に準拠したUSBポートとしても良い。このUSBポートは、USB1.1に準拠するインターフェース(「USB1.1インターフェース」ともいう。)とUSB2.0インターフェースに対応する凸型のコネクタを選択的に接続可能である。USB1.1インターフェースと、USB2.0インターフェースの論理的な接続処理は、上記実施例と同様、PC200から外部記憶装置100のメインコントローラ20に電力が供給され、メインコントローラ20が起動することで開始される(図3のステップS4)。また、論理的な接続処理として、USB2.0接続要求(図3のステップS10)に対して、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けなかった場合は、PC200にNACK信号を返信する。これにより、USB1.1インターフェースを用いた論理的な接続が形成される。一方、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けた場合は、PC200にACK信号を返信する。これにより、USB2.0インターフェースを用いた論理的な接続が形成される。USB2.0接続要求信号を正常に受け付けるためには、USB2.0インターフェースで用いられるポートとコネクタの各種端子が全て接続されている必要がある。よって、遅延処理部65によって、PC200から外部記憶装置100のメインコントローラ20への電力の供給が所定時間遅延することで、各種端子の接触が安定し、誤ったインターフェース(ここでは、USB1.1インターフェース)を用いた論理的な接続が形成される可能性を低減できる。
【0046】
また、本発明は、例えば、USBインターフェースとしてUSB1.1インターフェース、USB2.0インターフェース、USB3.0インターフェースの3種類のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器に適用可能である。
【0047】
B−3.第3変形例:
上記実施例では、PC200からの電力の供給は、必ず遅延処理部としての遅延回路65を介して行われていたが、遅延回路65をバイパスするバイパス線を設けても良い。この場合、遅延回路65を通る回路と、バイパス線を通る回路を切替可能なスイッチを設ける。該スイッチは外部記憶装置100の外部から利用者が切替可能なように構成されることが好ましい。こうすることで、電源端子が接続されてから論理的な接続処理が完了するまでの時間(「完了時間」ともいう。)を通常通りの時間とすることを優先させるのか、完了時間を所定時間△T1遅延させて、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減させるのかを、利用者の要求に応じて決定することができる。すなわち、周辺機器は、ホスト機器から制御部への電力の供給を通常通り行う第1のモードと、ホスト機器から周辺機器に電力が供給されているにも拘わらず、制御部への電力の供給を所定時間遅延させる第2のモードとを有すると共に、第1と第2のモードを利用者が切替可能な切替部を有することが好ましい。
【0048】
B−4.第4変形例:
上記実施例では、本発明の周辺機器としてHDD60を内蔵した外付け型の外部記憶装置100を例に挙げて説明を行ったが、本発明の周辺機器はこれに限られるものではない。例えば、フラッシュメモリや光ディスク等の各種記録媒体を内蔵した外部記憶装置に本発明を適用することができる。更に、外部記憶装置、プリンタ、カメラ、デジタルテレビ用チューナー等の電子機器に本発明を適用するができる。また、ホスト機器はパーソナルコンピュータに限られず、計算機としての各種コンピュータ装置をホスト機器として用いることができる。
【0049】
B−5.第5変形例:
上記実施例において、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよく、逆に、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよい。
【符号の説明】
【0050】
20…メインコントローラ
21…USB制御回路
22…USB2.0物理層回路
24…USB3.0物理層回路
50…CPU
52…コマンド変換部
56…I/F判別部
58…接続部
65…遅延回路
80a…電源端子
80b…D−端子
80c…D+端子
80d…接地端子
80e…第1の端子
80f…第2の端子
80g…接地端子
80h…第1の端子
80i…第2の端子
90…USB制御回路
92…USB2.0物理層回路
94…USB3.0物理層回路
98…VBUS電源
100…周辺機器(外部記憶装置)
200…ホスト機器(PC)
300…ケーブル(USBケーブル)
302a〜302i…端子
302m…開口
320…信号線
322…USB2.0信号線
324…USB3.0信号線
326…電源線
350…信号線
360…信号線
652…抵抗
654…コンデンサ
702a…電源端子
826…電源線
【技術分野】
【0001】
本発明は、ホスト機器との間でデータ通信を行う周辺機器に関する。
【背景技術】
【0002】
パーソナルコンピュータ等のホスト機器と外部記憶装置等の周辺機器は、種々のインターフェースを介して接続されデータ通信が行われる。このようなインターフェースとして、例えばUSBインターフェースが知られている(例えば、特許文献1)。USBインターフェースとして、USB2.0に準拠したインターフェース(単に、「USB2.0インターフェース」とも呼ぶ。)に加え、近年、USB3.0に準拠したインターフェース(以下、「USB3.0インターフェース」とも呼ぶ。)が普及しつつある。
【0003】
USB2.0とUSB3.0では、通信モード(半二重方式、全二重方式)や信号線の本数等のデータ通信に関する仕様が異なる。このため、USB2.0インターフェースのデータ伝送速度は最大で480Mbpsであるのに対し、USB3.0インターフェースのデータ伝送速度は最大で5Gbpsである。このように、USB3.0インターフェースはUSB2.0インターフェースに比べ高速にデータ通信を行うことができる。一方、USB3.0インターフェースは、ポートの物理的仕様は下位互換性を有する。すなわち、USB3.0に準拠した凸型のUSBコネクタ(以下、「USB3.0コネクタ」)に加え、USB2.0に準拠した凸型のUSBコネクタ(以下、「USB2.0コネクタ」とも言う。)も、USB3.0に準拠したUSBポート(以下、「USB3.0ポート」とも言う。)に接続することができる(例えば、非特許文献1、2)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−289124号公報
【特許文献2】国際公開2004/095250号公報
【特許文献3】特開2004−127166号公報
【非特許文献】
【0005】
【非特許文献1】”Universal Serial Bus”、[Online]、[検索日:平成22年7月13日]、インターネット<URL:http://ja.wikipedia.org/wiki/USB>
【非特許文献2】”知っておきたいUSB3.0のまとめ”、[Online]、[検索日:平成22年7月13日]、インターネット<URL:http://monoist.atmarkit.co.jp/feledev/articles/mononews/05/mononews05_a.html>
【発明の概要】
【発明が解決しようとする課題】
【0006】
ホスト機器と周辺機器のUSB3.0ポートにUSB3.0コネクタをそれぞれ差し込んで物理的に両者を接続する場合、USB3.0に準拠した端子の接触が完全に行われていない状況で、周辺機器とホスト機器との間で論理的な接続処理が開始され完了してしまう場合があった。この場合、ホスト機器は、USB2.0インターフェースを用いたデータ通信を行うUSB2.0デバイスとして周辺機器を誤って認識してしまう。
【0007】
ホスト機器が誤ってUSB2.0デバイスとして周辺機器を認識した場合において、USB3.0インターフェースを用いたデータ通信を行うためには、再度、両者間で論理的な接続処理が行われる必要がある。このためには、USB3.0ケーブルをUSB3.0ポートに対して抜き差しする方法が採用できる。しかしながら、ケーブルの抜き差し動作は、利用者にとって面倒な動作であり、抜き差し動作を利用者に強いるのは好ましくない。このような問題は、USB2.0インターフェースとUSB3.0インターフェースを利用可能な周辺機器に拘わらず、データ通信に関する仕様が異なる複数種のインターフェースを接続可能な単一の接続部を有する周辺機器に共通する問題である。
【0008】
従って本発明は、周辺機器について、コネクタによってホスト機器に物理的に接続された際に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することができる。
【0010】
[適用例1]データ通信に関する仕様が異なる複数種のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備える周辺機器。
【0011】
一般に、物理的な接続が開始されてから時間が経過した後に論理的な接続を形成するための接続処理を行った方が、接続部の端子とコネクタの端子との接触が安定し、所望とするインターフェースが形成される可能性が高くなる。適用例1に記載の周辺機器によれば、遅延処理部によって、制御部への電力の供給を所定時間遅延させることで、接続処理の開始を遅延させることができる。これにより、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0012】
[適用例2]適用例1に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
適用例2に記載の周辺機器によれば、電源線の途中にコンデンサを含む遅延回路を配置するという単純な構成により、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0013】
[適用例3]適用例1又は適用例2に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
USB2.0に準拠する第1種のインターフェースと、
USB3.0に準拠する第2種のインターフェースと、を含む、周辺機器。
適用例3に記載の周辺機器によれば、本来ならばホスト機器が周辺機器をUSB3.0デバイスと認識すべき場合に、誤ってUSB2.0デバイスと認識する可能性を低減できる。これにより、USB3.0インターフェースを用いた高速なデータ通信を行うことが可能であるにも拘わらず、USB2.0インターフェースを用いたデータ通信が行われる可能性を低減できる。
【0014】
本発明は、上述した周辺機器としての構成のほか、周辺機器とホスト機器との間のインターフェース接続方法や、周辺機器の制御方法、周辺機器を制御するためのコンピュータプログラムとしても構成することができる。コンピュータプログラムは、コンピュータが読取可能な記録媒体に記録されていてもよい。記録媒体としては、例えば、磁気ディスクや光ディスク、メモリカード、ハードディスク等の種々の媒体を利用することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施例としての周辺機器の概略構成を説明するための図である。
【図2】各端子の配置について説明するための図である。
【図3】外部記憶装置100がホスト機器200と行う論理的な接続処理を説明するための図である。
【発明を実施するための形態】
【0016】
次に、本発明の実施の形態を以下の順序で説明する。
A.実施例:
B.変形例:
【0017】
A.実施例:
A−1.周辺機器の概略構成:
図1は、本発明の実施例としての周辺機器の概略構成を説明するための図である。図1では、説明の容易のために、周辺機器100とホスト機器200がケーブル300(「USBケーブル300」とも言う。)を介して物理的に接続されている状態を示している。実施例の周辺機器100には、外付け型の外部記憶装置100を用いている。ホスト機器200には、パーソナルコンピュータ(以下、「PC」ともいう。)200を用いている。
【0018】
外部記憶装置100は、メインコントローラ20と、ハードディスクドライブ(以下、「HDD」ともいう。)60と、USBポート70、遅延処理部65とを備えている。
【0019】
USBポート70は、USB3.0に準拠した形状を有しており、USB2.0に準拠した凸型のコネクタとUSB3.0に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、USBポート70は、USB2.0に準拠したStandard−B(以下、「USB2.0Bコネクタ」ともいう。)と、USB3.0に準拠したStandard−B(以下、「USB3.0Bコネクタ」ともいう。)を選択的に接続できるポートである。ここで、「選択的に接続できる」とは、USB2.0Bコネクタと、USB3.0Bコネクタを同時に接続することはできないが、いずれか一方ずつであれば両者共に接続するできることを指す。
【0020】
メインコントローラ20は内部に、USB制御回路21と、HDD制御回路30と、ROM40と、RAM45と、CPU50とを備えている。これらは、内部バスを介して相互に接続されている。
【0021】
外部記憶装置100は、USBケーブル300と信号線320とを介して接続されたPC200との間でUSB2.0とUSB3.0のいずれかに準拠したデータ通信を行う。信号線320は、主に、USB2.0信号線322と、USB3.0信号線324と、電源線326を備える。USB2.0信号線322は、USB2.0インターフェースを用いたデータ通信を行うために用いられる。具体的には、USB2.0信号線322は、D+端子、D−端子を介して差動信号を伝送する。USB3.0信号線324は、USB3.0インターフェースを用いたデータ通信を行うために用いられる。具体的には、USB3.0信号線324は、SuperSpeed用(単に「SS用」とも呼ぶ。)の端子を介して差動信号を伝送する。電源線326は、USBポートが備える電源端子702aを介してホスト機器200から電力の供給を受けるために用いられる。すなわち、電源線326は、電源端子702aと、メインコントローラ20とを接続する。以上のように、外部記憶装置100はケーブル300を介してホスト機器200から電力の供給を受けて動作するバスパワー方式を採用している。
【0022】
遅延処理部65は、電源線326の途中に配置された遅延回路65である。遅延回路65は、抵抗652とコンデンサ654とを有する。遅延回路65は、ケーブル300を介してPC機器200のVBUS電源98と外部記憶装置100が接続された場合に、VBUS電源98からメインコントローラ20に電力が供給されることを所定時間遅延させる。なお、遅延回路65は、コンデンサ654に蓄積された電荷を放電させるための回路を備えることが好ましい。具体的には、例えば、電荷を放電するために、抵抗652とUSBポート70の間に位置する電源線326に接地された接地信号線を設ける。放電する際には、スイッチ等により接地信号線と電源線326を接続することで電荷が放電される。
【0023】
USB制御回路21は、USB2.0物理層回路22と、USB3.0物理層回路24とを備える。USB2.0物理層回路22は、PC200からケーブル300を介して伝送されるUSB2.0に準拠する差動信号をデジタル信号に変換する。USB3.0物理層回路24は、PC200からケーブル300を介して伝送されるUSB3.0に準拠する差動信号をデジタル信号に変換する。
【0024】
HDD60は、信号線350を介してメインコントローラ20と接続されている。HDD制御回路30は、HDD60に対するデータの読み出しと書き込みとを制御する回路である。ROM40は、後述するCPU50が実行する各種プログラムを記憶している。外部記憶装置100が起動されると、各種プログラムがROM40からRAM45にロードされる。
【0025】
CPU50は、ロードした各種プログラムに従って、USB制御回路21を通じたPC200とのデータ通信や、HDD制御回路30を通じたHDD60へのデータの読み書きを制御する。
【0026】
CPU50は、各種プログラムとして実行される機能として、コマンド変換部52と、I/F判別部56と、接続部58とを備える。コマンド変換部52は、USBインターフェースの信号からSATAインターフェースの信号への変換や、SATAインターフェースの信号からUSBインターフェースの信号への変換を行う。すなわち、コマンド変換部52は、異なる複数種のインターフェースの信号を、各インターフェースに対応した信号に変換する機能を有する。
【0027】
I/F判別部56は、外部記憶装置100とPC200間で形成されたインターフェースの種類を判別する。接続部58は、ホスト機器200との間で論理的な接続を形成するための接続処理を行う。
【0028】
PC200は、USBポート80(「USBレセクタブル80」ともいう。)と、USB制御回路90と、VBUS電源98とを備える。なお、PC200の内部構成は上述した構成の他にCPUやROM等を備えるが、ここでは、説明に必要な内部構成のみを図示している。
【0029】
USBポート80とUSB制御回路90は信号線360により接続されている。USBポート80は、USB3.0に準拠した形状を有しており、USB2.0に準拠した凸型のコネクタとUSB3.0に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、USBポート80は、USB2.0に準拠したStandard−A(以下、「USB2.0Aコネクタ」ともいう。)と、USB3.0に準拠したStandard−A(以下、「USB3.0Aコネクタ」ともいう。)を選択的に接続できるポートである。USB制御回路90は、USBケーブル300と信号線320を介して接続された外部記憶装置100との間でUSB2.0とUSB3.0のいずれかに準拠したデータ通信を行う。USB制御回路90は、USB2.0物理層回路92と、USB3.0物理層回路94とを備える。各物理層回路92,94は、上述した外部記憶装置100の各物理層回路22,24と同様、USB2.0とUSB3.0に準拠する差動信号をそれぞれデジタル信号に変換する。
【0030】
VBUS電源98は、電源線826、電源端子80a、USBケーブル300、電源端子702、電源線326を介してメインコントローラ20に電力を供給する。
【0031】
A−2.端子配置:
次に、外部記憶装置100とホスト機器200との間で行われる論理的な接続処理を説明する前に、USBポート80と、USBケーブル300の一端側であるUSB3.0Aコネクタ302(USB3.0ケーブルプラグ302)が備える複数の端子の配置について説明する。図2は、各端子の配置について説明するための図である。図2(A)はUSBポート80が備える複数の端子の配置を示した図であり、図2(B)は、USB3.0Aコネクタ302の複数の端子の配置を示した図である。
【0032】
図2(A)に示すように、USBポート80は、9つの端子80a〜80iを備える。端子80a〜80dはUSB2.0インターフェースで用いるUSB2.0用端子である。端子80e〜80iはUSB3.0インターフェースで用いるSS用端子である。端子80aは電源端子である。端子80bはD−端子であり、端子80cはD+端子である。端子80dは接地端子である。端子80eは、SS用受信回路用の第1の端子であり、端子80fは、SS用受信回路用の第2の端子である。端子80gは信号リターン用の接地端子である。端子80hは、SS用送信回路の第1の端子であり、端子80iは、SS用送信回路の第2の端子である。各端子80a〜80iはUSB規格に準じている。USB2.0用端子80a〜80dとSS用端子80e〜80iは、高さ方向(紙面に垂直な方向)について異なる位置に配置されている。USB3.0インターフェースを用いたデータ通信を行う場合、端子80b,80c以外の端子を用いて信号が伝送される。
【0033】
図2(B)に示すように、USB3.0Aコネクタ302は、USBポート80の各端子80a〜80iに対応した9つの端子302a〜302iを備える。端子302a〜302dはUSB2.0用端子であり、端子302e〜302iはSS用端子である。USB2.0用端子302a〜302dとSS用端子302e〜302iは、高さ方向(紙面に垂直な方向)について異なる位置に配置されている。また、USB2.0用端子302a〜302dは、開口302m側(手前側)に配置されて、SS用端子302e〜302iは開口302mからより離れた側(奥側)に配置されている。よって、利用者が矢印YR方向に沿ってUSB3.0Aコネクタ302を移動させ、USB3.0Aコネクタ302の各端子302a〜302iを、対応するUSBポート80の各端子80a〜80iに接触させる場合、USB2.0用端子80a〜80d,302a〜302dが接触した後に、SS用端子80e〜80i,302e〜302iが接触することになる。
【0034】
A−3.接続処理:
図3は、外部記憶装置100がホスト機器200と行う論理的な接続処理を説明するための図である。以下に説明する接続処理は、外部記憶装置100のメインコントローラ20(詳細には接続部58)が、PC200のメインコントローラ(図示せず)との間で行う処理である。ここでは、USB3.0コネクタを備えたUSBケーブル300を用いて外部記憶装置100とホスト機器200とを物理的に接続した際の論理的な接続処理について説明する。また、ここでは、USBケーブル300の他端側であるUSB3.0Bコネクタと、USBポート70は物理的に接続され、USB3.0に準拠したUSBポート70とUSB3.0Bコネクタの各端子が接触している状態で、利用者がケーブル300の他端側のUSB3.0Aコネクタ302(図2(B))をUSBポート80(図2(A))に差し込んだ場合について説明する。なお、これ以降、物理的な接続を単に「接続」ともいう。
【0035】
電源端子80aと電源端子302aが接触すると、PC200のVBUS電源98から外部記憶装置100に電力の供給が開始される(ステップS2)。電力の供給が開始され、電源線326(図1)を介してメインコントローラ20に所定の電力が供給されると、メインコントローラ20は起動する(ステップS4)。ここで、電源線326はメインコントローラ20への電力の供給を所定時間遅延させる遅延回路65を有する。よって、遅延回路65を有さない場合に比べて、所定時間△T1遅延して所定の電力がメインコントローラ20に供給され、メインコントローラ20が起動する。なお、外部記憶装置100は、商用電源や内部電源(電池)等の別電源を利用可能な構成としても良い。こうすることで、バスパワー方式による電力供給では電力が不足し、メインコントローラが起動しない場合に、別電源からの電力供給を受けてメインコントローラ20を起動させることができる。すなわち、電源線326を介してPC200からメインコントローラ20に電力が供給された後に、別電源を用いて不足電力を補うことも可能である。また、電源線326を介してPC200からメインコントローラ20に電力が供給された後に、別電源に切り替えて、メインコントローラ20を起動させても良い。
【0036】
メインコントローラ20が起動して所定時間△Tw経過後に論理的な接続を形成するための接続処理が開始する。まず、PC200から外部記憶装置100に対してUSB2.0インターフェースを用いた論理的な接続を形成するためのUSB2.0接続要求信号が送信される(ステップS10)。次に、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けた場合、外部記憶装置100はPC200に正常に信号を受け付けたことを示すACK信号を返信する(ステップS12)。ここで、USBポート80のUSB2.0用端子80a〜80dと、対応するUSB3.0Aコネクタ302のUSB2.0用端子302a〜302dとが接触していると(図2)、外部記憶装置100はACK信号を返信する。これにより、外部記憶装置100とPC200との間で、USB2.0インターフェースを用いた論理的な接続が形成される。USB2.0インターフェースを用いた論理的な接続が形成されることで、外部記憶装置100とPC200間でUSB2.0インターフェースを用いたデータ通信が可能となる。
【0037】
USB2.0接続要求信号に対するACK信号を受信したPC200は、USB3.0インターフェースを用いた論理的な接続を形成するためのUSB3.0接続要求信号を外部記憶装置100に送信する(ステップS14)。外部記憶装置100がPC200からのUSB3.0接続要求信号を正常に受け付けた場合は、ACK信号をPC200に返信する(ステップS16a)。ここで、USBポート80のSS用端子80e〜80iと、対応するUSB3.0Aコネクタ302のSS用端子302e〜302iとが接触していると(図2)、外部記憶装置100はACK信号を返信する。これにより、USB2.0インターフェースに代えてUSB3.0インターフェースを用いた論理的な接続が形成され、USB3.0インターフェースを用いたデータ通信が可能となる。
【0038】
なお、USB2.0規格に準じたUSB2.0コネクタを用いて外部記憶装置100とPC200とを物理的に接続した場合、以下の工程となる。ステップS2〜ステップS14は図3に示す工程と同様である。しかしながら、ステップS16に代えて、外部記憶装置100はPC200にUSB3.0接続要求信号を正常に受け付けられなかったことを示すNACK信号を返信する。これにより、USB3.0インターフェースを用いた論理的な接続が形成されず、USB2.0インターフェースを用いた論理的な接続が維持される。
【0039】
このように、本実施例の外部記憶装置100は、PC200から電源線326を介して外部記憶装置100に電力の供給が行われているにも拘わらず、遅延回路65によって、メインコントローラ20への電力の供給が所定時間遅延する。これにより、遅延回路65が設けられていない場合に比べ、メインコントローラ20の起動が所定時間△T1遅延する(図3)。この所定時間△T1の遅延によって、論理的な接続処理の開始も所定時間△T1遅延する。すなわち、USBポート80のSS用端子80e〜80iと、USB3.0Aコネクタ302のSS用端子302e〜302iとが接触した後に、論理的な接続処理が開始される可能性が高くなる。よって、USB3.0インターフェースを用いたデータ通信が行えるにも拘わらず、論理的な接続処理の結果、誤ってUSB2.0インターフェースを用いたデータ通信が開始される可能性を低減できる。これにより、データ伝送速度の速い所望とするインターフェース(本実施例の場合、USB3.0インターフェース)を用いて外部記憶装置100はFC200との間でデータ通信を行うことができる。
【0040】
なお、所定時間△T1は、利用者がコネクタをポートに装着する際の平均的な装着速度と、コネクタとポートの端子位置を考慮し、電源端子80a,302aが接触してからSS用端子80e〜80i,302e〜302iが接触するまでの時間以上の時間とすることが好ましい。これにより、論理的な接続処理の結果、誤ったインターフェースによる論理的な接続が確立される可能性をより低減できる。また、所定時間△T1は2秒以下であることが好ましい。所定時間△T1が2秒を超えると、論理的な接続処理の開始が遅延することで利用者が煩わしく感じる可能性があるからである。
【0041】
ここで、USBポート70が課題を解決するための手段に記載の「単一の接続部」に相当し、メインコントローラ20が課題を解決するための手段に記載の「制御部」に相当する。
【0042】
B.変形例:
なお、上記実施例における構成要素の中の、特許請求の範囲の独立項に記載した要素以外の要素は、付加的な要素であり、適宜省略可能である。また、本発明の上記実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。
【0043】
B−1.第1変形例:
上記実施例では、遅延処理部65として遅延回路を用いたが、これに代えてリセットICを用いても良い。リセットICは、電源線326の途中に配置され、リセットICに入力された電源信号(電力)の出力を所定時間遅延させる。このようにしても、上記実施例と同様に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【0044】
B−2.第2変形例:
上記実施例として、データ通信に関する仕様が異なる2種類のインターフェースとして、USB2.0インターフェースとUSB3.0インターフェースを用いて説明を行ったが、特にこれに限定されるものではない。すなわち、単一の接続部(ポート)によって、選択的に接続され、データ通信を行う2種類以上のインターフェースを本発明に適用することができる。
【0045】
例えば、上記実施例のUSB3.0に準拠したUSBポート70に代えて、USB2.0に準拠したUSBポートとしても良い。このUSBポートは、USB1.1に準拠するインターフェース(「USB1.1インターフェース」ともいう。)とUSB2.0インターフェースに対応する凸型のコネクタを選択的に接続可能である。USB1.1インターフェースと、USB2.0インターフェースの論理的な接続処理は、上記実施例と同様、PC200から外部記憶装置100のメインコントローラ20に電力が供給され、メインコントローラ20が起動することで開始される(図3のステップS4)。また、論理的な接続処理として、USB2.0接続要求(図3のステップS10)に対して、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けなかった場合は、PC200にNACK信号を返信する。これにより、USB1.1インターフェースを用いた論理的な接続が形成される。一方、外部記憶装置100がUSB2.0接続要求信号を正常に受け付けた場合は、PC200にACK信号を返信する。これにより、USB2.0インターフェースを用いた論理的な接続が形成される。USB2.0接続要求信号を正常に受け付けるためには、USB2.0インターフェースで用いられるポートとコネクタの各種端子が全て接続されている必要がある。よって、遅延処理部65によって、PC200から外部記憶装置100のメインコントローラ20への電力の供給が所定時間遅延することで、各種端子の接触が安定し、誤ったインターフェース(ここでは、USB1.1インターフェース)を用いた論理的な接続が形成される可能性を低減できる。
【0046】
また、本発明は、例えば、USBインターフェースとしてUSB1.1インターフェース、USB2.0インターフェース、USB3.0インターフェースの3種類のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器に適用可能である。
【0047】
B−3.第3変形例:
上記実施例では、PC200からの電力の供給は、必ず遅延処理部としての遅延回路65を介して行われていたが、遅延回路65をバイパスするバイパス線を設けても良い。この場合、遅延回路65を通る回路と、バイパス線を通る回路を切替可能なスイッチを設ける。該スイッチは外部記憶装置100の外部から利用者が切替可能なように構成されることが好ましい。こうすることで、電源端子が接続されてから論理的な接続処理が完了するまでの時間(「完了時間」ともいう。)を通常通りの時間とすることを優先させるのか、完了時間を所定時間△T1遅延させて、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減させるのかを、利用者の要求に応じて決定することができる。すなわち、周辺機器は、ホスト機器から制御部への電力の供給を通常通り行う第1のモードと、ホスト機器から周辺機器に電力が供給されているにも拘わらず、制御部への電力の供給を所定時間遅延させる第2のモードとを有すると共に、第1と第2のモードを利用者が切替可能な切替部を有することが好ましい。
【0048】
B−4.第4変形例:
上記実施例では、本発明の周辺機器としてHDD60を内蔵した外付け型の外部記憶装置100を例に挙げて説明を行ったが、本発明の周辺機器はこれに限られるものではない。例えば、フラッシュメモリや光ディスク等の各種記録媒体を内蔵した外部記憶装置に本発明を適用することができる。更に、外部記憶装置、プリンタ、カメラ、デジタルテレビ用チューナー等の電子機器に本発明を適用するができる。また、ホスト機器はパーソナルコンピュータに限られず、計算機としての各種コンピュータ装置をホスト機器として用いることができる。
【0049】
B−5.第5変形例:
上記実施例において、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよく、逆に、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよい。
【符号の説明】
【0050】
20…メインコントローラ
21…USB制御回路
22…USB2.0物理層回路
24…USB3.0物理層回路
50…CPU
52…コマンド変換部
56…I/F判別部
58…接続部
65…遅延回路
80a…電源端子
80b…D−端子
80c…D+端子
80d…接地端子
80e…第1の端子
80f…第2の端子
80g…接地端子
80h…第1の端子
80i…第2の端子
90…USB制御回路
92…USB2.0物理層回路
94…USB3.0物理層回路
98…VBUS電源
100…周辺機器(外部記憶装置)
200…ホスト機器(PC)
300…ケーブル(USBケーブル)
302a〜302i…端子
302m…開口
320…信号線
322…USB2.0信号線
324…USB3.0信号線
326…電源線
350…信号線
360…信号線
652…抵抗
654…コンデンサ
702a…電源端子
826…電源線
【特許請求の範囲】
【請求項1】
データ通信に関する仕様が異なる複数種のインターフェースを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備える周辺機器。
【請求項2】
請求項1に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
【請求項3】
請求項1又は請求項2に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
USB2.0に準拠する第1種のインターフェースと、
USB3.0に準拠する第2種のインターフェースと、を含む、周辺機器。
【請求項1】
データ通信に関する仕様が異なる複数種のインターフェースを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備える周辺機器。
【請求項2】
請求項1に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
【請求項3】
請求項1又は請求項2に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
USB2.0に準拠する第1種のインターフェースと、
USB3.0に準拠する第2種のインターフェースと、を含む、周辺機器。
【図1】
【図2】
【図3】
【図2】
【図3】
【公開番号】特開2013−65330(P2013−65330A)
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願番号】特願2012−249852(P2012−249852)
【出願日】平成24年11月14日(2012.11.14)
【分割の表示】特願2010−179241(P2010−179241)の分割
【原出願日】平成22年8月10日(2010.8.10)
【出願人】(390040187)株式会社バッファロー (378)
【Fターム(参考)】
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願日】平成24年11月14日(2012.11.14)
【分割の表示】特願2010−179241(P2010−179241)の分割
【原出願日】平成22年8月10日(2010.8.10)
【出願人】(390040187)株式会社バッファロー (378)
【Fターム(参考)】
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