回路の抽出装置及び抽出方法、シミュレーション情報生成システム及び方法、並びにネットリスト
【課題】 回路シミュレーションにおいて実デバイスのドレイン電流及びゲート容量を共に精度良く再現することができるような，回路情報を抽出する。
【解決手段】 トランジスタ部形状認識手段１はマスクレイアウトデータ１１からトランジスタ部の形状を認識し、トランジスタ部形状データ１２を生成する。トランジスタサイズ計算手段２はトランジスタ部形状データ１２に基づいて、回路シミュレーションにおけるドレイン電流が実デバイスにおけるドレイン電流と合致するような等価トランジスタサイズを求め、トランジスタサイズデータ１４として出力する。補正容量生成手段３は前記等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する。ネットリスト出力手段４はトランジスタサイズデータ１４及び補正容量データ１７を回路シミュレーションに用いる回路情報としてネットリスト１８に反映させる。
【解決手段】 トランジスタ部形状認識手段１はマスクレイアウトデータ１１からトランジスタ部の形状を認識し、トランジスタ部形状データ１２を生成する。トランジスタサイズ計算手段２はトランジスタ部形状データ１２に基づいて、回路シミュレーションにおけるドレイン電流が実デバイスにおけるドレイン電流と合致するような等価トランジスタサイズを求め、トランジスタサイズデータ１４として出力する。補正容量生成手段３は前記等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する。ネットリスト出力手段４はトランジスタサイズデータ１４及び補正容量データ１７を回路シミュレーションに用いる回路情報としてネットリスト１８に反映させる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の設計において用いられる、マスクレイアウトから回路情報を抽出するための回路の抽出装置及び抽出方法に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサに代表されるＬＳＩ（Large Scale Integration ）は、プロセス技術や設計技術等の進歩に伴い、その性能や集積度を急速に高めている。高性能、高集積ＬＳＩを実現するためには精度の高い回路設計を行うことが要求され、高精度な回路設計においてＣＡＤ（Computer Aided Design ）ツールが重要な役割を担っている。
【０００３】設計精度に深く関与するＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたＬＳＩを対象として、ＭＯＳトランジスタ、容量、抵抗、インダクタンス等の素子の接続情報及びトランジスタサイズ（トランジスタ幅、トランジスタ長）、容量値、抵抗値、インダクタンス値等の特性情報を含むネットリストを基にして、実デバイス（実際に製造されたＬＳＩ）を想定したシミュレーションを行うものである。前記のネットリストは、例えば、設計されたＬＳＩのマスクレイアウトから回路の抽出装置によって抽出することができる。
【０００４】回路の抽出装置及び回路シミュレータを用いた従来のＬＳＩのシミュレーションについて、図１４に示すＭＯＳトランジスタを対象にした場合を例にとって説明する。
【０００５】図１４はＭＯＳトランジスタのマスクレイアウトの一例を示す図である。図１４に示すように、ＭＯＳトランジスタ９０は、ゲート９１、ソース９２、ドレイン９３、基板９４の４端子から構成されている。９５，９６は、それぞれソース９２、ドレイン９３への接続のためのコンタクトである。また、Ｗはトランジスタ幅（ゲート幅）であり、Ｌはトランジスタ長（ゲート長）である。
【０００６】まず、回路の抽出装置によって、図１４に示すマスクレイアウトから図１５に示すようなネットリストが抽出される。図１５に示すネットリストは、ＭＯＳトランジスタ９０を記述するものであり、トランジスタサイズ（トランジスタ幅Ｗ，トランジスタ長Ｌ）のデータを含んでいる。
【０００７】次に、回路シミュレータによって、図１５に示すネットリストを基にして回路シミュレーションが行われる。回路シミュレータは、図１５に示すネットリストに含まれたトランジスタサイズデータに基づいて図１４１４に示すＭＯＳトランジスタ９０のドレイン電流及びゲート容量を決定し、実デバイスの動作を再現する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来には以下のような問題があった。
【０００９】従来の回路の抽出装置では、回路シミュレータによる回路シミュレーションにおいてＭＯＳトランジスタのドレイン電流及びゲート容量が精度良く再現されるようなネットリストを、マスクレイアウトから抽出することができなかった。
【００１０】実デバイスにおいては、トランジスタサイズ（トランジスタ幅、トランジスタ長）が等しくてもトランジスタ部（ゲート）の形状が異なると、ＭＯＳトランジスタのドレイン電流及びゲート容量は必ずしも等しくはならない。ところが、通常の回路シミュレータでは、トランジスタサイズ（トランジスタ幅、トランジスタ長）が等しいＭＯＳトランジスタは、ドレイン電流及びゲート容量は等しいものとして取り扱われる。
【００１１】図１６はＭＯＳトランジスタのマスクレイアウトの他の例を示す図であり、トランジスタ部（ゲート）９１が折れ曲がったＭＯＳトランジスタ９０Ａを示している。ここで、図１４に示すＭＯＳトランジスタ９０と図１６に示すＭＯＳトランジスタ９０Ａとにおいて、トランジスタ幅Ｗ及びトランジスタ長Ｌがそれぞれ等しいものとする。この場合、実デバイスにおいては、トランジスタ部９１の形状の相違からＭＯＳトランジスタ９０とＭＯＳトランジスタ９０Ａとではドレイン電流及びゲート容量が異なるにも拘らず、回路シミュレータは、ＭＯＳトランジスタ９０とＭＯＳトランジスタ９０Ａとをドレイン電流及びゲート容量が同じものとして取り扱ってしまう。
【００１２】ネットリストにおいて、回路シミュレーションにおけるドレイン電流の精度を高めるためにＭＯＳトランジスタのトランジスタサイズを補正した場合には、回路シミュレーションにおいてゲート容量の精度が低下してしまう。一方、ゲート容量の精度を高めるためにＭＯＳトランジスタのトランジスタサイズを補正した場合には、ドレイン電流の精度が低下してしまう。
【００１３】すなわち、従来では、ドレイン電流及びゲート容量を共に精度良く実デバイスに合わせ込めるようなネットリストを生成することができず、このため、精度の高い回路シミュレーションを行うことができないという問題があった。
【００１４】前記の問題に鑑み、本発明は、マスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置及び回路の抽出方法として、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量が共に精度良く再現できるような回路情報を抽出可能にすることを課題とする。
【００１５】
【課題を解決するための手段】前記の課題を解決するため、請求項１の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００１６】請求項１の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイス（実際に製造された半導体回路）とにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００１７】そして、請求項２の発明は、前記請求項１の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えたものとする。
【００１８】また、前記の課題を解決するため、請求項３の発明が講じた解決手段は、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００１９】請求項３の発明により、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。このため、半導体回路の製造後の仕上がり形状を考慮したマスクレイアウトのようにトランジスタ部の形状が曲線で表されたマスクレイアウトを回路抽出の対象とする場合でも、等価トランジスタサイズ及び補正容量を求めることが可能であるので、仕上がり形状を考慮した等価トランジスタサイズ及び補正容量を回路シミュレーションに用いる回路情報として抽出することができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２０】そして、請求項４の発明は、前記請求項３の発明を具体化したものであり、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えているものとする。
【００２１】また、前記の課題を解決するため、請求項５の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成して、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とするものである。
【００２２】請求項５の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、補正電流源を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２３】そして、請求項６の発明は、前記請求項５の発明を具体化したものであって、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成手段とを備えているものである。
【００２４】また、前記の問題を解決するため、請求項７の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出手段とを備えたシミュレーション用情報生成システムとして、前記回路の抽出装置は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求め、求めた等価トランジスタサイズを回路シミュレーションに用いる回路情報として出力するものであり、前記パラメータ抽出手段は、前記回路の抽出装置によって求められた等価トランジスタサイズを入力とし、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出するものであるものとする。
【００２５】請求項７の発明により、トランジスタ部の形状が異なること等に起因する回路シミュレーションと実デバイスとにおけるゲート容量の相違は、回路の抽出装置によって求められた等価トランジスタサイズを回路情報として用いることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、パラメータ抽出手段によって等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出することによってなくすことができる。したがって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量が共に精度良く再現することができる。
【００２６】また、前記の課題を解決するため、請求項８の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００２７】請求項８の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２８】そして、請求項９の発明は、前記請求項８の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えているものとする。
【００２９】また、前記の課題を解決するため、請求項１０の発明が講じた解決手段は、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００３０】請求項１０の発明により、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。このため、半導体回路の製造後の仕上がり形状を考慮したマスクレイアウトのようにトランジスタ部の形状が曲線で表されたマスクレイアウトを回路抽出の対象とする場合でも、等価トランジスタサイズ及び補正容量を求めることが可能であるので、仕上がり形状を考慮した等価トランジスタサイズ及び補正容量を回路シミュレーションに用いる回路情報として抽出することができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３１】そして、請求項１１の発明は、請求項１０の発明を具体化したものであり、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えているものとする。
【００３２】また、請求項１２の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とするものである。
【００３３】請求項１２の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、補正電流源を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３４】そして、請求項１３の発明は、前記請求項１２の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成工程とを備えているものとする。
【００３５】また、請求項１４の発明が講じた解決手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出工程と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出工程とを備えたシミュレーション用情報生成方法として、前記回路の抽出工程は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求める工程を備えており、前記パラメータ抽出工程は、前記回路の抽出工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出する工程を備えているものとする。
【００３６】請求項１４の発明により、トランジスタ部の形状が異なること等に起因する回路シミュレーションと実デバイスとにおけるゲート容量の相違は、回路の抽出工程によって求められた等価トランジスタサイズを回路情報として用いることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、パラメータ抽出工程によって等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出することによってなくすことができる。したがって、回路シミュレーションにおいて実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３７】また、請求項１５の発明が講じた解決手段は、半導体回路の回路構成を記述するネットリストとして、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する仮想的に生成された補正容量が記述されているものである。
【００３８】請求項１５の発明に係るネットリストは、請求項１に係る回路の抽出装置又は請求項８に係る回路の抽出方法によって抽出された回路情報を含むものであり、このネットリストを用いて回路シミュレーションを行うことにより、実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３９】さらに、請求項１６の発明が講じた解決手段は、半導体回路の回路構成を記述するネットリストとして、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する仮想的に生成された補正電流源が記述されているものである。
【００４０】請求項１４の発明に係るネットリストは、請求項５に係る回路の抽出装置又は請求項１２に係る回路の抽出方法によって抽出された回路情報を含むものであり、このネットリストを用いて回路シミュレーションを行うことにより、実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照しながら説明する。
【００４２】（第１の実施形態）図１は本発明の第１の実施形態に係る回路の抽出装置の構成を示すブロック図である。図１に示すように、本実施形態に係る回路の抽出装置１０は、トランジスタ部形状認識手段１と、トランジスタサイズ計算手段２と、補正容量生成手段３と、ネットリスト出力手段４とからなる。
【００４３】本実施形態は、トランジスタサイズ（トランジスタ幅、トランジスタ長）を実デバイスのドレイン電流を基準として計算し、計算したトランジスタサイズから得られたゲート容量と実デバイスのゲート容量との差を補正容量としてネットリストに反映させることにより、回路シミュレーションの精度を向上させるものである。
【００４４】まず、図１に示す回路の抽出装置１０における各構成要素間のデータの流れを説明する。
【００４５】トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段２は、トランジスタ部形状データ１２を読み込み、後述する等価トランジスタ幅及び等価トランジスタ長を解析式１３ａから計算又は参照テーブル１３ｂを参照して求め、トランジスタサイズデータ１４として出力する。補正容量生成手段３は、トランジスタ部形状データ１２及びトランジスタサイズデータ１４を読み込み、後述する補正容量を解析式１５ａから計算又は参照テーブル１５ｂを参照して求め、補正容量データ１７として出力する。ネットリスト出力手段４は、トランジスタサイズデータ１４及び補正容量データ１７を読み込み、ネットリスト１８を出力する。
【００４６】次に、図１に示す回路の抽出装置１０における各構成要素の動作を詳細に説明する。
【００４７】まず、トランジスタ部形状認識手段１の動作について説明する。
【００４８】トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、読み込んだマスクレイアウトデータ１１の中からゲート、ソース、ドレイン、基板の４端子を有するＭＯＳトランジスタを認識する。ＭＯＳトランジスタを認識すると、次に、認識したＭＯＳトランジスタのトランジスタ部の形状を認識する。
【００４９】図２はＭＯＳトランジスタのマスクレイアウトの簡略図であり、トランジスタ部の形状の種類を表す図である。図２において、６０は拡散領域であり、６１はポリシリコン領域である。トランジスタ部６２は、一般的には拡散領域６０とポリシリコン領域６１とが重なった領域と定義される（図２ではトランジスタ部６２に斜線を付している）。本実施形態の説明では、トランジスタ部６２の形状は例えば図２（ａ）〜（ｅ）のように大別されるものとする。図２ではトランジスタ部の形状の例として、（ａ）は直線形を、（ｂ）は９０度折れ曲がり形を、（ｃ）は不連続形を、（ｄ）は４５度折れ曲がり形を、（ｅ）はトランジスタ長変化形を、それぞれ示している。
【００５０】トランジスタ部形状認識手段１は、トランジスタ部６２の頂点座標を求めた後、求めた頂点座標のＸ、Ｙ座標を比較することによって、トランジスタ部６２の形状を認識する。そして認識したトランジスタ部６２の形状を、例えば図２（ａ）〜（ｅ）のいずれかに分類する。
【００５１】トランジスタ部形状認識手段１は、認識結果をトランジスタ部形状データ１２として出力する。表１はトランジスタ部形状データ１２の例を示している。
【００５２】
【表１】
【００５３】表１の例では、トランジスタ部形状データ１２は、トランジスタ識別番号、トランジスタ部形状分類コード、及びトランジスタ部頂点座標からなる。トランジスタ識別番号は、認識したＭＯＳトランジスタ個々に付けられる番号である。トランジスタ部形状分類コードはトランジスタ部６２の形状を分類するためのコードであり、表１の例では図２（ａ）に示す直線形を“ａ”、図２（ｂ）に示す９０度折れ曲がり形を“ｂ”、図２（ｃ）に示す不連続形を“ｃ”というように設定している。トランジスタ部頂点座標は、トランジスタサイズを求める際に用いる，トランジスタ部６２の各頂点を表す２次元のＸ、Ｙ座標からなる座標情報（Ｘ、Ｙ）である。トランジスタ部６２の形状によって頂点の個数に差があるので、座標情報の個数もトランジスタ部６２の形状によって異なる。例えば、分類コードａ（図２（ａ）に示す直線形）では座標情報は４個、分類コードｂ（図２（ｂ）に示す９０度折れ曲がり形）では座標情報は６個になる。
【００５４】次に、トランジスタサイズ計算手段２の動作について説明する。
【００５５】すでに説明したように、トランジスタサイズ計算手段２は、実デバイスのドレイン電流を基準としてトランジスタサイズ（トランジスタ幅、トランジスタ長）を計算する。計算した結果のトランジスタサイズを、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）という。
【００５６】トランジスタサイズ計算手段２は、まずトランジスタ部形状データ１２を読み込む。次に、読み込んだトランジスタ形状データ１２の各ＭＯＳトランジスタに対して、ドレイン電流を実デバイスのドレイン電流と等価にするために、解析式１３ａ又は参照テーブル１３ｂを用いてドレイン電流が実デバイスのドレイン電流と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求める。
【００５７】ここで、ドレイン電流を実デバイスのドレイン電流と等価にするとは、製造プロセス毎に異なるトランジスタサイズ、トランジスタ部６２の形状、及びドレイン電流の関係を合わせ込むことを意味する。すなわち、回路シミュレータは、与えられたトランジスタサイズと製造プロセスの能力とに基づいてドレイン電流を決定するが、課題の項で説明したように、トランジスタ部６２の形状の相違によるドレイン電流の差異をシミュレーション結果に反映させることができない。このため、回路シミュレータの精度を見かけ上向上させるために、トランジスタ部６２の形状の相違によるドレイン電流の差をトランジスタサイズに反映させることによってドレイン電流を実デバイスのドレイン電流と等価にするのである。
【００５８】実デバイスのドレイン電流の値としては、実測値又はトランジスタ部の形状の相違をシミュレーション結果に反映させることができるプロセスシミュレータやデバイスシミュレータ等により得られた値を用いる。
【００５９】得られた実デバイスのドレイン電流が、関数化できる場合は解析式１３ａを用い、関数化が困難な場合は参照テーブル１３ｂを用いる。
【００６０】まず解析式１３ａを用いる場合について説明する。解析式１３ａを用いる場合は、対象となるＭＯＳトランジスタのトランジスタ部形状分類コード（表１に示す）に対応した解析式を解析式１３ａの中から選ぶと共に、前記ＭＯＳトランジスタのトランジスタ部頂点座標（表１に示す）からトランジスタ部の各辺の長さ等の寸法を求めて、求めた寸法を解析式１３ａの中から選んだ解析式に代入することによって、前記ＭＯＳトランジスタの等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを計算する。
【００６１】図２（ａ）〜（ｅ）に示すトランジスタ部形状に対して、等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求めるための解析式１３ａは例えば次のようになる。
図２（ａ）… （Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ）
（ｂ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｋx ×Ｗx ，Ｌ1 ）
（ｃ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｋx ×Ｗx ，Ｌ1 ）
（ｄ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｗ3 ＋Ｋx ×Ｗx ＋Ｋy ×Ｗy ， Ｌ1 ）
（ｅ）… （Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ），（Ｗ2 ，Ｌ2 ）， （Ｋx ×Ｗx ，Ｋy ×（Ｌ1 ＋Ｌ2 ）／２）
…（１）
ここで、Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗx ，Ｗy はトランジスタ部６２の中心線の長さで表した各部のトランジスタ幅、Ｌ1 ，Ｌ2 は各部のトランジスタ長であり、図２（ａ）〜（ｅ）にそれぞれ示している。またＫx ，Ｋy はトランジスタ部６２の形状の相違によるドレイン電流の差異をトランジスタサイズに反映させる補正係数である。なお、トランジスタ部６２の形状の相違によるドレイン電流の差異はＬＳＩの製造プロセスによって異なるので、補正係数Ｋx ，Ｋy は、ＬＳＩの製造プロセスによって異なることになる。
【００６２】図２（ａ）〜（ｄ）に示すようなトランジスタ部形状を有するＭＯＳトランジスタは、図３に示すような１個のトランジスタからなる回路７０で表されるが、図２（ｅ）に示すようなトランジスタ長が変化するトランジスタ部形状を有するＭＯＳトランジスタについては、トランジスタ部６２をトランジスタ長毎に分割して、図４に示すような並列に接続された複数のトランジスタ７０ａ，７０ｂ，７０ｃからなる回路７０で表される。分割された各トランジスタは、回路シミュレーションにおいて、分割されていないトランジスタと同様に扱うことができる。このため式（１）に示すように、図２（ｅ）に示すトランジスタ部形状については３組の等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを各々計算する必要がある。図３及び図４において、７１はゲート、７２はソース、７３はドレイン、７４は基板である。
【００６３】なお、解析式１３ａとして、トランジスタ部６２の各寸法を変数とする任意の関数を用いてもよい。例えば図２（ａ）〜（ｅ）に示すトランジスタ部形状について、次のような式で等価トランジスタ幅Ｗを求める。等価トランジスタ長Ｌについても同様である。
図２（ａ）… Ｗ＝functionａ（Ｗ1 ，Ｌ1 ）
（ｂ）… Ｗ＝functionｂ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ）
（ｃ）… Ｗ＝functionｃ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ）
（ｄ）… Ｗ＝functionｄ（Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗx ，Ｗy ，Ｌ1 ）
（ｅ）… Ｗ＝functionｅ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ，Ｌ2 ）
…（２）
functionａ〜functionｅはそれぞれ、各トランジスタ形状における等価トランジスタ幅Ｗを表す関数である。
【００６４】次に、参照テーブル１３ｂを用いる場合について説明する。参照テーブル１３ｂには例えば、トランジスタ部形状分類コード毎に、トランジスタ部６２の各寸法に対応する等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを記述したテーブルが準備されている。トランジスタサイズ計算手段２は、トランジスタ部形状データ１２のトランジスタ部形状分類コードやトランジスタ部頂点座標等の情報を用いて参照テーブル１３ｂを検索し、所定の等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを読み出す。
【００６５】表２は参照テーブル１３ｂに準備されたテーブルの例を示す表である。表２では、図２（ｂ）に示すトランジスタ部形状についてのトランジスタ幅Ｗ1 、Ｗ2の組み合わせに対する等価トランジスタ幅Ｗが記述されている。
【００６６】
【表２】
【００６７】なお参照テーブル１３ｂを用いる場合、準備されたテーブルに適当な寸法の値がないときには、内挿法又は外挿法によって近似的に等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求める。
【００６８】したがって、参照テーブル１３ｂを用いる場合には、トランジスタ部６２の形状及びトランジスタサイズを想定したデータを数多く準備しておくほど、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）を精度良く求めることができる。
【００６９】以上のようにして求められた等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）のデータは、トランジスタサイズデータ１４として出力される。表３はトランジスタサイズデータ１４の例を示すものである。表３において、トランジスタ識別番号毎に等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌが示されている。
【００７０】
【表３】
【００７１】次に、補正容量生成手段３の動作について説明する。補正容量生成手段３は、トランジスタ部６２の形状が異なること及びトランジスタサイズ計算手段２によってトランジスタサイズを合わせ込んだことにより生じる、回路シミュレーションと実デバイスとにおけるゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する。具体的には、ゲート容量の実測値等から、トランジスタサイズ計算手段２によって求められた等価トランジスタサイズに基づいて計算したゲート容量を差し引くことにより、補正容量の容量値を求める。
【００７２】補正容量生成手段３はまず、トランジスタ部形状認識手段１によって得られたトランジスタ部形状データ１２とトランジスタサイズ計算手段２によって得られたトランジスタサイズデータ１４とを読み込む。
【００７３】次に、トランジスタサイズデータ１４が有する等価トランジスタ幅及び等価トランジスタ長に基づいて、各ＭＯＳトランジスタのゲート容量を計算する。ゲート容量にはゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量の３種類があり、各々解析式１５ａ又は参照テーブル１５ｂに基づいて求められる。そして、求めたゲート容量と実測値データ１６が有する実デバイスのゲート容量との差を求めて、これを補正容量の容量値とする。
【００７４】以下の説明では、実デバイスのゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量をそれぞれＣgs1 ，Ｃgd1 ，Ｃgb1 とし、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌに基づいて求めたゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量をそれぞれＣgs2 ，Ｃgd2，Ｃgb2 とする。
【００７５】実測値データ１６が有する実デバイスのゲート容量Ｃgs1 、Ｃgd1 、Ｃgb1 は、トランジスタサイズ及び製造プロセスの能力の相違によるゲート容量の差異だけでなくトランジスタ部６２の形状の相違によるゲート容量の差異も観測可能な，実際の測定やプロセスシミュレーション、デバイスシミュレーション等によって求められたものである。
【００７６】表４は実測値データ１６の一例を示す表である。実測値データ１６は、トランジスタ部６２の形状毎に準備されており、表４は図２（ａ）に示す直線形のトランジスタ形状についての実デバイスのゲート容量を示している。
【００７７】
【表４】
【００７８】一方、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌに基づくゲート容量は、以下のようにして求められる。
【００７９】まず解析式１５ａを用いる場合を説明する。解析式１５ａには、ゲート・ソース間容量Ｃgs2 、ゲート・ドレイン間容量Ｃgd2 、及びゲート・基板間容量Ｃgb2 をそれぞれ表す、等価トランジスタ幅Ｗと等価トランジスタ長Ｌとを変数とする任意の関数が準備されている。すなわち、各ゲート容量は解析式１５ａにおいて次のように表されている。
Ｃgs2 ＝functionｇｓ（Ｗ，Ｌ）
Ｃgd2 ＝functionｇｄ（Ｗ，Ｌ）
Ｃgb2 ＝functionｇｂ（Ｗ，Ｌ）
…（３）
functionｇｓ，functionｇｄ，functionｇｂはゲート容量を表す関数である。ゲート容量を表す関数としては、例えば、回路シミュレータに内蔵されているＭＯＳトランジスタのゲート容量モデルに用いられている関数が用いられる。
【００８０】補正容量生成手段３は、トランジスタサイズデータ１４の等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌを、解析式１５ａに代入して、所定のゲート容量を計算する。
【００８１】次に参照テーブル１５ｂを用いる場合を説明する。参照テーブル１５ｂには、等価トランジスタ幅Ｗとトランジスタ長Ｌの組み合わせに対する，ゲート・ソース間容量Ｃgs2 、ゲート・ドレイン間容量Ｃgd2 、及びゲート・基板間容量Ｃgb2 が記述されている。表５は参照テーブル１５ｂの例を示す表である。
【００８２】
【表５】
【００８３】補正容量生成手段３は、トランジスタサイズデータ１４の等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌを用いて参照テーブル１５ｂを検索し、所定のゲート容量を読み出す。参照テーブル１５ｂに等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌの組み合わせに合致する値がない場合は、内挿法又は外挿法によって近似的にゲート容量を求める。
【００８４】次に、実デバイスのゲート容量と等価トランジスタサイズを基にして求めたゲート容量とから、補正容量を求める。ゲート・ソース間補正容量をΔＣgs、ゲート・ドレイン間補正容量をΔＣgd、ゲート・基板間補正容量をΔＣgbとすると、各補正容量は次のような式で求められる。
ΔＣgs＝Ｃgs1 −Ｃgs2 ΔＣgd＝Ｃgd1 −Ｃgd2 ΔＣgb＝Ｃgb1 −Ｃgb2 …（４）
【００８５】（具体的な計算例）補正容量の計算について具体的な数値を用いて説明する。ここでは、トランジスタ部形状認識手段１によってマスクレイアウトデータ１１から認識されたＭＯＳトランジスタが、トランジスタ部の形状は図２（ａ）に示すような直線形であり、トランジスタ幅Ｗ1 及びトランジスタ長Ｌ1 が共に１．０（μｍ）であるものとする。
【００８６】まずトランジシスタサイズ計算手段２によって、前記ＭＯＳトランジスタの等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌが求められる。ここでは式（１）に示す解析式１３ａにしたがって、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌは、次式のように求められるものとする。
【００８７】
（Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ）
＝（１．０，１．０）
【００８８】次に補正容量生成手段３によって、補正容量の容量値が計算される。実デバイスのゲート容量は、表４に示す実測値データ１６にしたがって求められるものとすると、Ｃgs1 ＝１．０１Ｃgd1 ＝１．０１Ｃgb1 ＝１．０１となる。一方、等価トランジスタデータに基づくゲート容量は、例えば解析式１５ａから、 Ｃgs2 ＝functionｇｓ（Ｗ，Ｌ）＝functionｇｓ（１．０，１．０）＝１．０ Ｃgd2 ＝functionｇｄ（Ｗ，Ｌ）＝functionｇｄ（１．０，１．０）＝１．０ Ｃgb2 ＝functionｇｂ（Ｗ，Ｌ）＝functionｇｂ（１．０，１．０）＝１．０のようになるものとする。したがって、補正容量は式（４）から、ΔＣgs＝Ｃgs1 −Ｃgs2 ＝１．０１−１．０＝０．０１ΔＣgd＝Ｃgd1 −Ｃgd2 ＝１．０１−１．０＝０．０１ΔＣgb＝Ｃgb1 −Ｃgb2 ＝１．０１−１．０＝０．０１と求められる。
【００８９】以上のようにして求められた各補正容量の容量値は、補正容量データ１７として出力される。表６は補正容量データ１７の例を示す表であり、表６において、トランジスタ識別番号毎に３つの補正容量ΔＣgs，ΔＣgd，ΔＣgbが記述されている。
【００９０】
【表６】
【００９１】なお、ゲート容量は印加電圧により容量値が異なるという特性を有するため、解析式１５ａ又は参照テーブル１５ｂをこの特性を考慮したものとすることによって、回路シミュレーションの精度をさらに向上させるネットリストを生成することができる。
【００９２】次に、ネットリスト出力手段４の動作を詳細に説明する。
【００９３】ネットリスト出力手段４は、トランジスタサイズデータ１４及び補正容量データ１７を読み込み、トランジスタサイズデータ１４から各ＭＯＳトランジスタの等価トランジスタサイズ（等価トランジスタ幅Ｗ，等価トランジスタ長Ｌ）を読み出し、この等価トランジスタサイズを有するＭＯＳトランジスタをネットリスト１８に記述する。また、補正容量データ１７から各ＭＯＳトランジスタの補正容量すなわちゲート・ソース間補正容量ΔＣgs、ゲート・ドレイン間補正容量ΔＣgd、及びゲート・基板間補正容量ΔＣgbを読み出し、読み出したこれらの補正容量をネットリスト１８に記述する。
【００９４】図５は本実施形態に係るネットリスト１８に記述されたＭＯＳトランジスタの接続関係を示す回路図である。図５において、８０はゲート・ソース間補正容量、８１はゲート・ドレイン間補正容量、８２はゲート・基板間補正容量である。
【００９５】図６は、ネットリスト出力手段４によって生成されたネットリスト１８の例を示す図である。図６において、文頭が“Ｍ”である行はＭＯＳトランジスタを表しており、第１項はトランジスタ識別番号、第２〜５項はＭＯＳトランジスタの端子番号、第６項はＭＯＳトランジスタの型、第７項は等価トランジスタ幅、第８項は等価トランジスタ長である。文頭が“Ｃ”である行は容量（ここでは補正容量）を表しており、第１項は容量識別番号、第２，３項は容量が接続される２端子、第４項は容量値である。
【００９６】以上説明したように、本実施形態に係る回路の抽出装置によると、ドレイン電流については等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めることによって実際の値に合わせ込むと共に、ゲート容量についても補正容量を仮想的に求めることによって実際の値に合わせ込むので、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現できるネットリストを出力することができる。
【００９７】なお、本実施形態では、トランジスタサイズ計算手段２及び補正容量生成手段３がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【００９８】また、本実施形態では、ＭＯＳトランジスタと補正容量のみをネットリストに記述する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに記述する構成としてもよい。
【００９９】さらに、本実施形態ではネットリスト出力手段４によってネットリストを生成する構成としているが、トランジスタサイズデータ１４及び補正容量データ１７自体を本実施形態に係る回路の抽出装置の出力データとしてもよい。
【０１００】図７は本実施形態に係る回路の抽出装置の変形例の構成を示すブロック図である。図７において、回路の抽出装置１０Ａは、図１に示す回路の抽出装置１０が有するネットリスト出力手段４を備えておらず、トランジスタサイズ計算手段２によって得られたトランジスタサイズデータ１４及び補正容量生成手段３によって得られた補正容量データ１７を直接外部に出力する構成となっている。図７に示す回路の抽出装置１０Ａを用いる場合は、従来のネットリストに対して、トランジスタサイズデータを全てトランジスタデータ１４に置き換えると共に補正容量データ１７を付加することによって、図１に示す回路の抽出装置から出力されるネットリスト１８と同様のネットリスト１８Ａを生成することができる。なおこのとき、従来のネットリストと回路の抽出装置１０Ａから出力されたトランジスタサイズデータ１４及び補正容量データ１７とにおいて、トランジスタ認識番号が必ずしも一致していない場合があるが、この場合にはネットリスト同士を比較するソフトウエアを用いて対応をとればよい。
【０１０１】（第２の実施形態）図８は本発明の第２の実施形態に係る回路の抽出装置の構成を示すブロック図である。図８に示すように、本実施形態に係る回路の抽出装置２０は、仕上がり形状を考慮したマスクレイアウトに対してトランジスタ部の形状を認識できるトランジスタ部形状認識手段６と、トランジスタサイズ計算手段７と、補正容量生成手段８と、ネットリスト出力手段９とからなり、仕上がり形状を考慮したマスクレイアウトからネットリストを抽出できる点で第１の実施形態と異なる。なお、ネットリスト出力手段９は、図１に示す第１の実施形態に係る回路の抽出装置１０が有するネットリスト出力手段４と同様のものである。
【０１０２】図９（ａ）〜（ｅ）は、図２（ａ）〜（ｅ）に示すマスクレイアウトに基づいて製造されたＭＯＳトランジスタの形状を示す簡略図である。
【０１０３】一般にマスクレイアウトは、直線の組み合わせからなる。ところが、例えば図２に示すようなマスクレイアウトに基づいて実デバイスを製造すると、図９に示すような曲線を含む形状に仕上がる。このマスクレイアウトと仕上り形状との差は、実デバイスの動作に微妙な影響を与える。製造プロセスの微細化が進むにつれて、マスクレイアウトと仕上がり形状との差は増大する。したがって、仕上がり形状が実デバイスの動作に与える影響はプロセスの微細化が進むほど大きくなり、無視できなくなる。
【０１０４】本実施形態は、マスクレイアウトと仕上がり形状との差が実デバイスの動作に影響を与えることに鑑み、実デバイスの仕上がり形状を考慮してマスクレイアウトを予め変換し、変換したマスクレイアウトに対して等価トランジスタサイズや補正容量を求めることによって、第１の実施形態よりもさらに回路シミュレーションの精度を向上させるものである。
【０１０５】まず、図８に示す回路の抽出装置２０における各構成要素間のデータの流れを説明する。
【０１０６】トランジスタ部形状認識手段６は、変換後マスクレイアウトデータ２１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ２２を出力する。トランジスタサイズ計算手段７は、トランジスタ部形状データ２２を読み込み、解析式２３ａから計算又は参照テーブル２３ｂを参照して等価トランジスタ幅及び等価トランジスタ長を求め、トランジスタサイズデータ２４として出力する。補正容量生成手段８は、トランジスタ部形状データ２２及びトランジスタサイズデータ２４を読み込み、補正容量を解析式２５ａから計算又は参照テーブル２５ｂを参照して求め、補正容量データ２７として出力する。ネットリスト出力手段９は、トランジスタサイズデータ２４及び補正容量データ２７を読み込み、ネットリスト２８を出力する。
【０１０７】変換後マスクレイアウトデータ２１は、製造プロセスを経た後の仕上り形状を詳細にシミュレーションすることができるプロセスシミュレータの機能を用いて、元のマスクレイアウトから生成する。
【０１０８】次に、トランジスタ部形状認識手段６の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有するトランジスタ部形状認識手段１と異なるのは、トランジスタ部の輪郭が曲線であってもその形状を認識できる点である。
【０１０９】トランジスタ部形状認識手段６は、変換後マスクレイアウトデータ２１を読み込み、ゲート、ソース、ドレイン、基板の４端子を有するＭＯＳトランジスタを認識する。変換後マスクレイアウトデータ２１では、ＭＯＳトランジスタのマスクレイアウトは図９（ａ）〜（ｅ）のようになっている。第１の実施形態と同様に、トランジスタ部６２（図９では斜線を付している）は拡散領域６０とポリシリコン領域６１とが重なった領域と定義される。
【０１１０】ＭＯＳトランジスタを認識すると、トランジスタ部形状認識手段６は次に、認識したＭＯＳトランジスタのトランジスタ部６２の形状を認識する。そして認識したトランジスタ部６２の形状を例えば図９（ａ）〜（ｅ）のいずれかに分類する。図９ではトランジスタ部６２の形状の例として、（ａ）は直線形を、（ｂ）は９０度折れ曲がり形を、（ｃ）は不連続形を、（ｄ）は４５度折れ曲がり形を、（ｅ）はトランジスタ長変化形を、それぞれ示している。
【０１１１】トランジスタ部形状認識手段６は、認識結果をトランジスタ部形状データ２２として出力する。トランジスタ部形状データ２２は、表１に示すトランジスタ識別番号及びトランジスタ部形状分類コードに加えて、元のマスクレイアウトを変換して変換後マスクレイアウトデータ２１を生成する際に合わせ込まれた曲線を表す式、並びにその曲線の始点座標及び終点座標からなる。曲線の始点座標と終点座標は、トランジスタサイズを後に求める際に用いる２次元のＸ、Ｙ座標からなる座標情報（Ｘ、Ｙ）である。
【０１１２】次に、トランジスタサイズ計算手段７の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有するトランジスタサイズ計算手段２と異なるのは、曲線の式並びに曲線の始点座標及び終点座標を含むトランジスタ部形状データ２２についても、精度良く等価トランジスタサイズを計算することができる点である。
【０１１３】トランジスタサイズ計算手段７は、まずトランジスタ部形状データ２２を読み込む。次に、読み込んだトランジスタ形状データ２２の各ＭＯＳトランジスタに対して、ドレイン電流が実デバイスのドレイン電流と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを、解析式２３ａ又は参照テーブル２３ｂを用いて求める。
【０１１４】解析式２３ａは、同一形状のトランジスタ部について輪郭曲線の式や輪郭曲線の始点座標・終点座標毎に解析式を備えている点で、図１に示す第１の実施形態に係る回路の抽出装置１０における解析式１３ａと異なっている。したがって、解析式２３ａを用いることによって、同一形状のトランジスタであって輪郭曲線の式や曲線の始点座標・終点座標が異なるものについてもそれぞれ、ドレイン電流が精度良く再現される等価トランジスタサイズを計算することができる。
【０１１５】また、参照テーブル２３ｂも解析式２３ａと同様に、同一形状のトランジスタについて、輪郭曲線の式や輪郭曲線の始点座標・終点座標毎にテーブルを備えている。
【０１１６】次に、補正容量生成手段８の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有する補正容量生成手段３と異なるのは、輪郭曲線の式や曲線の始点座標・終点座標を含むトランジスタ部形状データ２２について、精度良く補正容量を計算することができる点である。
【０１１７】具体的な計算動作は、トランジスタサイズ計算手段７と同様に、輪郭曲線の式や輪郭曲線の始点座標・終点座標を考慮した解析式２５ａ、参照テーブル２５ｂを用いることによって行われる。
【０１１８】以上説明したように、本実施形態に係る回路の抽出装置によると、実デバイスの仕上がり形状を考慮して変換したマスクレイアウトに対して、等価トランジスタサイズ及び補正容量を求めることができるので、回路シミュレーションにおいてドレイン電流及びゲート容量を第１の実施形態よりも精度良く再現できるネットリストを抽出することができる。
【０１１９】なお、本実施形態では、図９に示すように、ポリシリコン領域６１についてのみマスクレイアウト変換を行い輪郭を曲線化しているが、拡散領域や配線領域等についてもマスクレイアウト変換を行ってもかまわない。
【０１２０】また、本実施形態では、トランジスタサイズ計算手段７及び補正容量生成手段８がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【０１２１】また、本実施形態では、ＭＯＳトランジスタと補正容量のみをネットリストに出力する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに出力する構成としてもよい。
【０１２２】さらに、本実施形態ではネットリスト出力手段９によってネットリストを生成する構成としているが、図７に示す第１の実施形態の変形例と同様に、トランジスタサイズデータ２４及び補正容量データ２７を本実施形態に係る回路の抽出装置の出力データとしてもよい。
【０１２３】（第３の実施形態）図１０は本発明の第３の実施形態に係る回路の抽出装置の構成を示すブロック図である。図１０に示す本実施形態に係る回路の抽出装置３０は、図１に示す第１の実施形態に係る回路の抽出装置１０と共通のトランジスタ部形状認識手段１及びネットリスト出力手段４、並びにトランジスタサイズ計算手段３１及び補正電流源生成手段３２によって構成されている。
【０１２４】第１及び第２の実施形態では、回路シミュレーションと実デバイスとにおいてドレイン電流が一致するように等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めると共に、求めた等価トランジスタサイズによる回路シミュレーションと実デバイスとにおけるゲート容量の差を補正容量とするものであった。
【０１２５】これに対して本実施形態は、回路シミュレーションと実デバイスとにおいて「ゲート容量」が一致するように等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めると共に、求めた等価トランジスタサイズによる回路シミュレーションと実デバイスとにおける「ドレイン電流」の差を、「補正電流源」によって表すものである。
【０１２６】図１０に示す本実施形態に係る回路の抽出装置３０における各構成要素間のデータの流れを説明する。
【０１２７】まず、トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段３１は、トランジスタ部形状データ１２を読み込み、回路シミュレーションと実デバイスとにおいてゲート容量が一致するような等価トランジスタ幅及び等価トランジスタ長を解析式３３ａから計算又は参照テーブル３３ｂを参照して求め、トランジスタサイズデータ３４として出力する。補正電流源生成手段３２は、トランジスタ部形状データ１２及びトランジスタサイズデータ３４を読み込み、後述する補正電流源を解析式３５ａから計算又は参照テーブル３５ｂを参照して仮想的に求め、補正電流源データ３７として出力する。ネットリスト出力手段４は、トランジスタサイズデータ３４及び補正電流源データ３７を読み込み、ネットリスト３８を出力する。
【０１２８】次に、図１０に示す回路の抽出装置３０における各構成要素の動作を説明する。トランジスタ部形状認識手段１及びネットリスト出力手段４については、第１の実施形態と同様であるのでここでは説明を省略する。
【０１２９】トランジスタサイズ計算手段３１は、まずトランジスタ部形状データ１２を読み込む。次に、読み込んだトランジスタ形状データ１２に含まれる各ＭＯＳトランジスタに対して、ゲート容量が実デバイスのゲート容量と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを、解析式３３ａ又は参照テーブル３３ｂを用いて求める。
【０１３０】実デバイスのゲート容量の値としては、実測値又はトランジスタ部の形状の違いをシミュレーションに反映させることができるプロセスシミュレータやデバイスシミュレータ等により得られた値を用いる。得られた実デバイスのゲート容量が、関数化できる場合は解析式３３ａを用い、関数化が困難な場合は参照テーブル３３ｂを用いる。解析式３３ａ及び参照テーブル３３ｂの用い方については第１の実施形態と同様であり、ここでは説明を省略する。
【０１３１】補正電流源生成手段３２は、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）が求められたマスクレイアウト上の各ＭＯＳトランジスタについて、トランジスタ部の形状が異なること及びトランジスタサイズ計算手段３１によってトランジスタサイズが合わせ込まれたこと等により生じた実デバイスのドレイン電流との差を求め、求めた差に相当する電流量の補正電流源を仮想的に生成する。
【０１３２】具体的には、ドレイン電流の実測値等から、トランジスタサイズ計算手段３１によって求められた等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）に基づいて計算したドレイン電流を差し引くことにより、補正電流源の電流量を求める。
【０１３３】補正電流源生成手段３２はまず、トランジスタ部形状認識手段１によって得られたトランジスタ部形状データ１２とトランジスタサイズ計算手段３１によって得られたトランジスタサイズデータ３４とを読み込む。
【０１３４】次に、トランジスタサイズデータ３４が有する等価トランジスタ幅及び等価トランジスタ長に基づいて、各ＭＯＳトランジスタのドレイン電流を計算する。このドレイン電流は解析式３５ａ又は参照テーブル３５ｂを用いて求められる。そして、求めたドレイン電流と実測値データ３６が有する実際のドレイン電流との差を求め、この差に相当する電流量を有する電流源を補正電流源として仮想的に生成する。
【０１３５】表７は実測値データ３６の一例を示す表である。実測値データ３６はトランジスタ部の形状毎に準備されており、表７は図２（ａ）に示す直線形のトランジスタ部形状についての実際のドレイン電流ＩDSを示している。
【０１３６】
【表７】
【０１３７】図１１は、ネットリスト３８に記述されたＭＯＳトランジスタの接続関係を表す図である。図１１において、８５はＭＯＳトランジスタ、８６は仮想的に生成された補正電流源である。図１１に示すように、補正電流源８６はＭＯＳトランジスタ８５と並列に設けられ、補正電流源８６の電流の向きは、実デバイスのドレイン電流が等価トランジスタサイズに基づいて求めたドレイン電流よりも大きいとき（電流の差が“＋”のとき）は、ＭＯＳトランジスタ８５のドレイン電流の向きと同じであり、実デバイスのドレイン電流が等価トランジスタサイズに基づいて求めたドレイン電流よりも小さいとき（電流の差が“−”のとき）は、ＭＯＳトランジスタ８５のドレイン電流の向きと逆である。
【０１３８】以上説明したように、本実施形態に係る半導体回路の抽出装置によると、ゲート容量については等価トランジスタサイズ（等価トランジスタ幅及び等価トランジスタ長）を求めることによって実際の値に合わせ込むことができ、さらにドレイン電流についても補正電流源を仮想的に求めることによって実際の値に合わせ込むことができるため、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現できるネットリストをマスクレイアウトデータから抽出することができる。
【０１３９】ここで、本実施形態と第１の実施形態とを比較する。
【０１４０】まず、第１の実施形態では、実デバイスのゲート容量と等価トランジスタサイズに基づいて求めたゲート容量との差が正であるときは、このゲート容量の差は仮想的な補正容量によって表現することができるが、ゲート容量の差が負であるときはこのゲート容量の差をネットリストに反映させることはできない。容量値が負である容量はありえないからである。これに対して、本実施形態では、実デバイスのドレイン電流と等価トランジスタサイズに基づいて求めたドレイン電流との差が正であっても負であっても、このドレイン電流の差を仮想的な補正電流源によってネットリストに反映させることができる。なぜなら、ドレイン電流の差の正負は補正電流源の電流の向きによって表すことができるからである。
【０１４１】また、第１の実施形態では、一定の容量値を持つ補正容量によってゲート容量を合わせ込むので、ゲート容量の電圧依存性を扱うことが困難である。第１の実施形態では回路の動作電圧（例えば５Ｖ，３Ｖ）におけるゲート容量値を求めているが、実際のゲート容量はゲート電圧によって変化するからである。これに対して、本実施形態では、容量の電圧依存性も扱うことができる。
【０１４２】なお、本実施形態では、トランジスタサイズ計算手段３１及び補正電流源生成手段３２がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【０１４３】また、本実施形態では、ＭＯＳトランジスタと補正電流源のみをネットリストに出力する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量や、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに出力する構成としてもよい。
【０１４４】さらに、本実施形態ではネットリスト出力手段４によってネットリストを生成する構成としているが、図７に示す第１の実施形態の変形例と同様に、トランジスタデータ３４及び補正電流源データ３７を出力データとする構成としてもよい。
【０１４５】（第４の実施形態）図１２は、本発明の第４の実施形態に係るシミュレーション用情報生成システムの概略を示す図である。図１２に示すように、本実施形態に係るシミュレーション用情報生成システムは回路の抽出装置４０及びパラメータ抽出手段５３によって構成されており、回路シミュレータ５５は一般的には、マスクレイアウトデータ１１から回路の抽出装置４０によって抽出されたネットリスト４５と、トランジスタ特性５１やプロセス情報５２からパラメータ抽出手段５３によって抽出されたパラメータ５４とを情報として用いて回路シミュレーションを行う。
【０１４６】第１〜第３の実施形態は、回路の抽出装置４０によって、回路シミュレーションにおいてドレイン電流及びゲート容量が共に精度良く再現できるようなネットリスト４５を生成するものであり、パラメータ５４については従来どおりのものを用いているものであった。
【０１４７】これに対して本実施形態は、ゲート容量を実際の値に合わせ込むために等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めてネットリスト４５に反映させると共に、ドレイン電流を実際の値に合わせ込むために回路シミュレーションに用いるパラメータ５４を等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を基にして補正するものである。言い換えると、第３の実施形態において仮想的に生成した補正電流源に相当する情報をパラメータ５４に反映させるものである。図１２では、回路の抽出装置４０からパラメータ抽出手段５３への等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）のデータの流れを破線で示している。
【０１４８】図１３は、本実施形態に係るシミュレーション用情報抽出システムにおける回路の抽出装置４０の構成を示すブロック図である。図１３において、まず、トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段３１は、トランジスタ部形状データ１２を読み込み、回路シミュレーションと実デバイスとにおいてゲート容量が一致するような等価トランジスタ幅及び等価トランジスタ長を解析式３３ａから計算又は参照テーブル３３ｂを参照して求め、トランジスタサイズデータ３４として出力する。ネットリスト出力手段４は、トランジスタサイズデータ３４を読み込み、ネットリスト４５を出力する。
【０１４９】図１３に示す回路の抽出装置４０は、補正電流源生成手段３２を備えていない点で図１０に示す第３の実施形態に係る回路の抽出装置３０と異なる。したがって、ネットリスト４５は図１０に示すネットリスト３８と異なり補正電流源の情報を含んでいない。トランジスタ部形状認識手段１、トランジスタサイズ計算手段３１、及びネットリスト出力手段４の動作は第３の実施形態と同様であり、ここでは説明を省略する。
【０１５０】回路抽出装置４０は、トランジスタ部形状データ１２及びトランジスタサイズデータ３４をパラメータ抽出手段５３に出力する。パラメータ抽出手段５３は、トランジスタサイズデータが有する等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）を用いて、トランジスタ毎にパラメータ５４ａ，５４ｂ，５４ｃというように抽出する。
【０１５１】以上説明したように、本実施形態によると、ゲート容量については等価トランジスタサイズを求めネットリストに反映させることによって実際の値に合わせこむことができ、さらにドレイン電流については等価トランジスタサイズを用いてパラメータを補正することによって実際の値に合わせこむことができるので、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現させることができる。
【０１５２】
【発明の効果】以上のように本発明によると、回路シミュレーションにおいて、トランジスタのドレイン電流及びゲート容量を共に精度良く再現することができるような回路情報（等価トランジスタサイズ及び補正容量、補正電流源又はパラメータ）を抽出することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図２】（ａ）〜（ｅ）はＭＯＳトランジスタのマスクレイアウトの簡略図であり、トランジスタ部の形状の種類を表す図である。
【図３】図２（ａ）〜（ｄ）に示すＭＯＳトランジスタに相当する回路図である。
【図４】図２（ｅ）に示すＭＯＳトランジスタに相当する回路図である。
【図５】本発明の第１の実施形態に係るネットリストに記述されたＭＯＳトランジスタの接続関係を示す回路図である。
【図６】本発明の第１の実施形態に係るネットリストの一例を表す図である。
【図７】本発明の第１の実施形態に係る回路の抽出装置の変形例の構成を示すブロック図である。
【図８】本発明の第２の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図９】（ａ）〜（ｅ）は、図２（ａ）〜（ｅ）に示すマスクレイアウトに基づいて製造されたＭＯＳトランジスタの仕上り形状を示す簡略図である。
【図１０】本発明の第３の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図１１】本発明の第３の実施形態に係るネットリストに記述されたＭＯＳトランジスタの接続関係を示す回路図である。
【図１２】シミュレーション用情報生成システムの概略図である。
【図１３】本発明の第４の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図１４】ＭＯＳトランジスタのマスクレイアウトの一例を示す図である。
【図１５】図１４に示すＭＯＳトランジスタのマスクレイアウトから抽出されたネットリストである。
【図１６】ＭＯＳトランジスタのマスクレイアウトの他の例を示す図であり、トランジスタ部（ゲート）が折れ曲がったＭＯＳトランジスタを示す図である。
【符号の説明】
１，６ トランジスタ部形状認識手段
２，７，３１ トランジスタサイズ計算手段
３，８， 補正容量生成手段
４，９ ネットリスト出力手段
１０，１０Ａ，２０，３０，４０ 回路の抽出装置
１１ マスクレイアウトデータ
１２，２２ トランジスタ部形状データ
１３ａ，２３ａ，３３ａ 解析式
１３ｂ，２３ｂ，３３ｂ 参照テーブル
１４，２４，３４ トランジスタサイズデータ
１５ａ，２５ａ，３５ａ 解析式
１５ｂ，２５ｂ，３５ｂ 参照テーブル
１６，２６，３６ 実測値
１７，２７ 補正容量データ
１８，１８Ａ，２８，３８，４５ ネットリスト
２１ 変換後マスクレイアウトデータ
３２ 補正電流源生成手段
３７ 補正電流源データ
５３ パラメータ抽出手段
５４，５４ａ，５４ｂ，５４ｃ パラメータ
５５ 回路シミュレータ
６２ トランジスタ部
８０，８１，８２ 補正容量
８６ 補正電流源
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の設計において用いられる、マスクレイアウトから回路情報を抽出するための回路の抽出装置及び抽出方法に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサに代表されるＬＳＩ（Large Scale Integration ）は、プロセス技術や設計技術等の進歩に伴い、その性能や集積度を急速に高めている。高性能、高集積ＬＳＩを実現するためには精度の高い回路設計を行うことが要求され、高精度な回路設計においてＣＡＤ（Computer Aided Design ）ツールが重要な役割を担っている。
【０００３】設計精度に深く関与するＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたＬＳＩを対象として、ＭＯＳトランジスタ、容量、抵抗、インダクタンス等の素子の接続情報及びトランジスタサイズ（トランジスタ幅、トランジスタ長）、容量値、抵抗値、インダクタンス値等の特性情報を含むネットリストを基にして、実デバイス（実際に製造されたＬＳＩ）を想定したシミュレーションを行うものである。前記のネットリストは、例えば、設計されたＬＳＩのマスクレイアウトから回路の抽出装置によって抽出することができる。
【０００４】回路の抽出装置及び回路シミュレータを用いた従来のＬＳＩのシミュレーションについて、図１４に示すＭＯＳトランジスタを対象にした場合を例にとって説明する。
【０００５】図１４はＭＯＳトランジスタのマスクレイアウトの一例を示す図である。図１４に示すように、ＭＯＳトランジスタ９０は、ゲート９１、ソース９２、ドレイン９３、基板９４の４端子から構成されている。９５，９６は、それぞれソース９２、ドレイン９３への接続のためのコンタクトである。また、Ｗはトランジスタ幅（ゲート幅）であり、Ｌはトランジスタ長（ゲート長）である。
【０００６】まず、回路の抽出装置によって、図１４に示すマスクレイアウトから図１５に示すようなネットリストが抽出される。図１５に示すネットリストは、ＭＯＳトランジスタ９０を記述するものであり、トランジスタサイズ（トランジスタ幅Ｗ，トランジスタ長Ｌ）のデータを含んでいる。
【０００７】次に、回路シミュレータによって、図１５に示すネットリストを基にして回路シミュレーションが行われる。回路シミュレータは、図１５に示すネットリストに含まれたトランジスタサイズデータに基づいて図１４１４に示すＭＯＳトランジスタ９０のドレイン電流及びゲート容量を決定し、実デバイスの動作を再現する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来には以下のような問題があった。
【０００９】従来の回路の抽出装置では、回路シミュレータによる回路シミュレーションにおいてＭＯＳトランジスタのドレイン電流及びゲート容量が精度良く再現されるようなネットリストを、マスクレイアウトから抽出することができなかった。
【００１０】実デバイスにおいては、トランジスタサイズ（トランジスタ幅、トランジスタ長）が等しくてもトランジスタ部（ゲート）の形状が異なると、ＭＯＳトランジスタのドレイン電流及びゲート容量は必ずしも等しくはならない。ところが、通常の回路シミュレータでは、トランジスタサイズ（トランジスタ幅、トランジスタ長）が等しいＭＯＳトランジスタは、ドレイン電流及びゲート容量は等しいものとして取り扱われる。
【００１１】図１６はＭＯＳトランジスタのマスクレイアウトの他の例を示す図であり、トランジスタ部（ゲート）９１が折れ曲がったＭＯＳトランジスタ９０Ａを示している。ここで、図１４に示すＭＯＳトランジスタ９０と図１６に示すＭＯＳトランジスタ９０Ａとにおいて、トランジスタ幅Ｗ及びトランジスタ長Ｌがそれぞれ等しいものとする。この場合、実デバイスにおいては、トランジスタ部９１の形状の相違からＭＯＳトランジスタ９０とＭＯＳトランジスタ９０Ａとではドレイン電流及びゲート容量が異なるにも拘らず、回路シミュレータは、ＭＯＳトランジスタ９０とＭＯＳトランジスタ９０Ａとをドレイン電流及びゲート容量が同じものとして取り扱ってしまう。
【００１２】ネットリストにおいて、回路シミュレーションにおけるドレイン電流の精度を高めるためにＭＯＳトランジスタのトランジスタサイズを補正した場合には、回路シミュレーションにおいてゲート容量の精度が低下してしまう。一方、ゲート容量の精度を高めるためにＭＯＳトランジスタのトランジスタサイズを補正した場合には、ドレイン電流の精度が低下してしまう。
【００１３】すなわち、従来では、ドレイン電流及びゲート容量を共に精度良く実デバイスに合わせ込めるようなネットリストを生成することができず、このため、精度の高い回路シミュレーションを行うことができないという問題があった。
【００１４】前記の問題に鑑み、本発明は、マスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置及び回路の抽出方法として、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量が共に精度良く再現できるような回路情報を抽出可能にすることを課題とする。
【００１５】
【課題を解決するための手段】前記の課題を解決するため、請求項１の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００１６】請求項１の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイス（実際に製造された半導体回路）とにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００１７】そして、請求項２の発明は、前記請求項１の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えたものとする。
【００１８】また、前記の課題を解決するため、請求項３の発明が講じた解決手段は、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００１９】請求項３の発明により、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。このため、半導体回路の製造後の仕上がり形状を考慮したマスクレイアウトのようにトランジスタ部の形状が曲線で表されたマスクレイアウトを回路抽出の対象とする場合でも、等価トランジスタサイズ及び補正容量を求めることが可能であるので、仕上がり形状を考慮した等価トランジスタサイズ及び補正容量を回路シミュレーションに用いる回路情報として抽出することができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２０】そして、請求項４の発明は、前記請求項３の発明を具体化したものであり、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えているものとする。
【００２１】また、前記の課題を解決するため、請求項５の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成して、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とするものである。
【００２２】請求項５の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、補正電流源を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２３】そして、請求項６の発明は、前記請求項５の発明を具体化したものであって、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成手段とを備えているものである。
【００２４】また、前記の問題を解決するため、請求項７の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出手段とを備えたシミュレーション用情報生成システムとして、前記回路の抽出装置は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求め、求めた等価トランジスタサイズを回路シミュレーションに用いる回路情報として出力するものであり、前記パラメータ抽出手段は、前記回路の抽出装置によって求められた等価トランジスタサイズを入力とし、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出するものであるものとする。
【００２５】請求項７の発明により、トランジスタ部の形状が異なること等に起因する回路シミュレーションと実デバイスとにおけるゲート容量の相違は、回路の抽出装置によって求められた等価トランジスタサイズを回路情報として用いることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、パラメータ抽出手段によって等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出することによってなくすことができる。したがって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量が共に精度良く再現することができる。
【００２６】また、前記の課題を解決するため、請求項８の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００２７】請求項８の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００２８】そして、請求項９の発明は、前記請求項８の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えているものとする。
【００２９】また、前記の課題を解決するため、請求項１０の発明が講じた解決手段は、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とするものである。
【００３０】請求項１０の発明により、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること、トランジスタ部の形状が曲線を有すること等に加えて等価トランジスタサイズによってドレイン電流を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、補正容量を仮想的に生成することによってなくすことができる。このため、半導体回路の製造後の仕上がり形状を考慮したマスクレイアウトのようにトランジスタ部の形状が曲線で表されたマスクレイアウトを回路抽出の対象とする場合でも、等価トランジスタサイズ及び補正容量を求めることが可能であるので、仕上がり形状を考慮した等価トランジスタサイズ及び補正容量を回路シミュレーションに用いる回路情報として抽出することができる。したがって、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報として用いることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３１】そして、請求項１１の発明は、請求項１０の発明を具体化したものであり、半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えているものとする。
【００３２】また、請求項１２の発明が講じた手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とするものである。
【００３３】請求項１２の発明により、トランジスタ部の形状が異なること等に起因する，回路シミュレーションと実デバイスとにおけるゲート容量の相違は、等価トランジスタサイズを求めることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する，回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、補正電流源を仮想的に生成することによってなくすことができる。したがって、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることによって、回路シミュレーションにおいてトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３４】そして、請求項１３の発明は、前記請求項１２の発明を具体化したものであり、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出方法として、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成工程とを備えているものとする。
【００３５】また、請求項１４の発明が講じた解決手段は、半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出工程と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出工程とを備えたシミュレーション用情報生成方法として、前記回路の抽出工程は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求める工程を備えており、前記パラメータ抽出工程は、前記回路の抽出工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出する工程を備えているものとする。
【００３６】請求項１４の発明により、トランジスタ部の形状が異なること等に起因する回路シミュレーションと実デバイスとにおけるゲート容量の相違は、回路の抽出工程によって求められた等価トランジスタサイズを回路情報として用いることによってなくすことができると共に、トランジスタ部の形状が異なること等に加えて等価トランジスタサイズによってゲート容量を合わせ込んだことに起因する回路シミュレーションと実デバイスとにおけるドレイン電流の相違は、パラメータ抽出工程によって等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出することによってなくすことができる。したがって、回路シミュレーションにおいて実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３７】また、請求項１５の発明が講じた解決手段は、半導体回路の回路構成を記述するネットリストとして、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する仮想的に生成された補正容量が記述されているものである。
【００３８】請求項１５の発明に係るネットリストは、請求項１に係る回路の抽出装置又は請求項８に係る回路の抽出方法によって抽出された回路情報を含むものであり、このネットリストを用いて回路シミュレーションを行うことにより、実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００３９】さらに、請求項１６の発明が講じた解決手段は、半導体回路の回路構成を記述するネットリストとして、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する仮想的に生成された補正電流源が記述されているものである。
【００４０】請求項１４の発明に係るネットリストは、請求項５に係る回路の抽出装置又は請求項１２に係る回路の抽出方法によって抽出された回路情報を含むものであり、このネットリストを用いて回路シミュレーションを行うことにより、実デバイスにおけるトランジスタのドレイン電流及びゲート容量を共に精度良く再現することができる。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照しながら説明する。
【００４２】（第１の実施形態）図１は本発明の第１の実施形態に係る回路の抽出装置の構成を示すブロック図である。図１に示すように、本実施形態に係る回路の抽出装置１０は、トランジスタ部形状認識手段１と、トランジスタサイズ計算手段２と、補正容量生成手段３と、ネットリスト出力手段４とからなる。
【００４３】本実施形態は、トランジスタサイズ（トランジスタ幅、トランジスタ長）を実デバイスのドレイン電流を基準として計算し、計算したトランジスタサイズから得られたゲート容量と実デバイスのゲート容量との差を補正容量としてネットリストに反映させることにより、回路シミュレーションの精度を向上させるものである。
【００４４】まず、図１に示す回路の抽出装置１０における各構成要素間のデータの流れを説明する。
【００４５】トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段２は、トランジスタ部形状データ１２を読み込み、後述する等価トランジスタ幅及び等価トランジスタ長を解析式１３ａから計算又は参照テーブル１３ｂを参照して求め、トランジスタサイズデータ１４として出力する。補正容量生成手段３は、トランジスタ部形状データ１２及びトランジスタサイズデータ１４を読み込み、後述する補正容量を解析式１５ａから計算又は参照テーブル１５ｂを参照して求め、補正容量データ１７として出力する。ネットリスト出力手段４は、トランジスタサイズデータ１４及び補正容量データ１７を読み込み、ネットリスト１８を出力する。
【００４６】次に、図１に示す回路の抽出装置１０における各構成要素の動作を詳細に説明する。
【００４７】まず、トランジスタ部形状認識手段１の動作について説明する。
【００４８】トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、読み込んだマスクレイアウトデータ１１の中からゲート、ソース、ドレイン、基板の４端子を有するＭＯＳトランジスタを認識する。ＭＯＳトランジスタを認識すると、次に、認識したＭＯＳトランジスタのトランジスタ部の形状を認識する。
【００４９】図２はＭＯＳトランジスタのマスクレイアウトの簡略図であり、トランジスタ部の形状の種類を表す図である。図２において、６０は拡散領域であり、６１はポリシリコン領域である。トランジスタ部６２は、一般的には拡散領域６０とポリシリコン領域６１とが重なった領域と定義される（図２ではトランジスタ部６２に斜線を付している）。本実施形態の説明では、トランジスタ部６２の形状は例えば図２（ａ）〜（ｅ）のように大別されるものとする。図２ではトランジスタ部の形状の例として、（ａ）は直線形を、（ｂ）は９０度折れ曲がり形を、（ｃ）は不連続形を、（ｄ）は４５度折れ曲がり形を、（ｅ）はトランジスタ長変化形を、それぞれ示している。
【００５０】トランジスタ部形状認識手段１は、トランジスタ部６２の頂点座標を求めた後、求めた頂点座標のＸ、Ｙ座標を比較することによって、トランジスタ部６２の形状を認識する。そして認識したトランジスタ部６２の形状を、例えば図２（ａ）〜（ｅ）のいずれかに分類する。
【００５１】トランジスタ部形状認識手段１は、認識結果をトランジスタ部形状データ１２として出力する。表１はトランジスタ部形状データ１２の例を示している。
【００５２】
【表１】
【００５３】表１の例では、トランジスタ部形状データ１２は、トランジスタ識別番号、トランジスタ部形状分類コード、及びトランジスタ部頂点座標からなる。トランジスタ識別番号は、認識したＭＯＳトランジスタ個々に付けられる番号である。トランジスタ部形状分類コードはトランジスタ部６２の形状を分類するためのコードであり、表１の例では図２（ａ）に示す直線形を“ａ”、図２（ｂ）に示す９０度折れ曲がり形を“ｂ”、図２（ｃ）に示す不連続形を“ｃ”というように設定している。トランジスタ部頂点座標は、トランジスタサイズを求める際に用いる，トランジスタ部６２の各頂点を表す２次元のＸ、Ｙ座標からなる座標情報（Ｘ、Ｙ）である。トランジスタ部６２の形状によって頂点の個数に差があるので、座標情報の個数もトランジスタ部６２の形状によって異なる。例えば、分類コードａ（図２（ａ）に示す直線形）では座標情報は４個、分類コードｂ（図２（ｂ）に示す９０度折れ曲がり形）では座標情報は６個になる。
【００５４】次に、トランジスタサイズ計算手段２の動作について説明する。
【００５５】すでに説明したように、トランジスタサイズ計算手段２は、実デバイスのドレイン電流を基準としてトランジスタサイズ（トランジスタ幅、トランジスタ長）を計算する。計算した結果のトランジスタサイズを、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）という。
【００５６】トランジスタサイズ計算手段２は、まずトランジスタ部形状データ１２を読み込む。次に、読み込んだトランジスタ形状データ１２の各ＭＯＳトランジスタに対して、ドレイン電流を実デバイスのドレイン電流と等価にするために、解析式１３ａ又は参照テーブル１３ｂを用いてドレイン電流が実デバイスのドレイン電流と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求める。
【００５７】ここで、ドレイン電流を実デバイスのドレイン電流と等価にするとは、製造プロセス毎に異なるトランジスタサイズ、トランジスタ部６２の形状、及びドレイン電流の関係を合わせ込むことを意味する。すなわち、回路シミュレータは、与えられたトランジスタサイズと製造プロセスの能力とに基づいてドレイン電流を決定するが、課題の項で説明したように、トランジスタ部６２の形状の相違によるドレイン電流の差異をシミュレーション結果に反映させることができない。このため、回路シミュレータの精度を見かけ上向上させるために、トランジスタ部６２の形状の相違によるドレイン電流の差をトランジスタサイズに反映させることによってドレイン電流を実デバイスのドレイン電流と等価にするのである。
【００５８】実デバイスのドレイン電流の値としては、実測値又はトランジスタ部の形状の相違をシミュレーション結果に反映させることができるプロセスシミュレータやデバイスシミュレータ等により得られた値を用いる。
【００５９】得られた実デバイスのドレイン電流が、関数化できる場合は解析式１３ａを用い、関数化が困難な場合は参照テーブル１３ｂを用いる。
【００６０】まず解析式１３ａを用いる場合について説明する。解析式１３ａを用いる場合は、対象となるＭＯＳトランジスタのトランジスタ部形状分類コード（表１に示す）に対応した解析式を解析式１３ａの中から選ぶと共に、前記ＭＯＳトランジスタのトランジスタ部頂点座標（表１に示す）からトランジスタ部の各辺の長さ等の寸法を求めて、求めた寸法を解析式１３ａの中から選んだ解析式に代入することによって、前記ＭＯＳトランジスタの等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを計算する。
【００６１】図２（ａ）〜（ｅ）に示すトランジスタ部形状に対して、等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求めるための解析式１３ａは例えば次のようになる。
図２（ａ）… （Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ）
（ｂ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｋx ×Ｗx ，Ｌ1 ）
（ｃ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｋx ×Ｗx ，Ｌ1 ）
（ｄ）… （Ｗ，Ｌ）＝（Ｗ1 ＋Ｗ2 ＋Ｗ3 ＋Ｋx ×Ｗx ＋Ｋy ×Ｗy ， Ｌ1 ）
（ｅ）… （Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ），（Ｗ2 ，Ｌ2 ）， （Ｋx ×Ｗx ，Ｋy ×（Ｌ1 ＋Ｌ2 ）／２）
…（１）
ここで、Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗx ，Ｗy はトランジスタ部６２の中心線の長さで表した各部のトランジスタ幅、Ｌ1 ，Ｌ2 は各部のトランジスタ長であり、図２（ａ）〜（ｅ）にそれぞれ示している。またＫx ，Ｋy はトランジスタ部６２の形状の相違によるドレイン電流の差異をトランジスタサイズに反映させる補正係数である。なお、トランジスタ部６２の形状の相違によるドレイン電流の差異はＬＳＩの製造プロセスによって異なるので、補正係数Ｋx ，Ｋy は、ＬＳＩの製造プロセスによって異なることになる。
【００６２】図２（ａ）〜（ｄ）に示すようなトランジスタ部形状を有するＭＯＳトランジスタは、図３に示すような１個のトランジスタからなる回路７０で表されるが、図２（ｅ）に示すようなトランジスタ長が変化するトランジスタ部形状を有するＭＯＳトランジスタについては、トランジスタ部６２をトランジスタ長毎に分割して、図４に示すような並列に接続された複数のトランジスタ７０ａ，７０ｂ，７０ｃからなる回路７０で表される。分割された各トランジスタは、回路シミュレーションにおいて、分割されていないトランジスタと同様に扱うことができる。このため式（１）に示すように、図２（ｅ）に示すトランジスタ部形状については３組の等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを各々計算する必要がある。図３及び図４において、７１はゲート、７２はソース、７３はドレイン、７４は基板である。
【００６３】なお、解析式１３ａとして、トランジスタ部６２の各寸法を変数とする任意の関数を用いてもよい。例えば図２（ａ）〜（ｅ）に示すトランジスタ部形状について、次のような式で等価トランジスタ幅Ｗを求める。等価トランジスタ長Ｌについても同様である。
図２（ａ）… Ｗ＝functionａ（Ｗ1 ，Ｌ1 ）
（ｂ）… Ｗ＝functionｂ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ）
（ｃ）… Ｗ＝functionｃ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ）
（ｄ）… Ｗ＝functionｄ（Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗx ，Ｗy ，Ｌ1 ）
（ｅ）… Ｗ＝functionｅ（Ｗ1 ，Ｗ2 ，Ｗx ，Ｌ1 ，Ｌ2 ）
…（２）
functionａ〜functionｅはそれぞれ、各トランジスタ形状における等価トランジスタ幅Ｗを表す関数である。
【００６４】次に、参照テーブル１３ｂを用いる場合について説明する。参照テーブル１３ｂには例えば、トランジスタ部形状分類コード毎に、トランジスタ部６２の各寸法に対応する等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを記述したテーブルが準備されている。トランジスタサイズ計算手段２は、トランジスタ部形状データ１２のトランジスタ部形状分類コードやトランジスタ部頂点座標等の情報を用いて参照テーブル１３ｂを検索し、所定の等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを読み出す。
【００６５】表２は参照テーブル１３ｂに準備されたテーブルの例を示す表である。表２では、図２（ｂ）に示すトランジスタ部形状についてのトランジスタ幅Ｗ1 、Ｗ2の組み合わせに対する等価トランジスタ幅Ｗが記述されている。
【００６６】
【表２】
【００６７】なお参照テーブル１３ｂを用いる場合、準備されたテーブルに適当な寸法の値がないときには、内挿法又は外挿法によって近似的に等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを求める。
【００６８】したがって、参照テーブル１３ｂを用いる場合には、トランジスタ部６２の形状及びトランジスタサイズを想定したデータを数多く準備しておくほど、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）を精度良く求めることができる。
【００６９】以上のようにして求められた等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）のデータは、トランジスタサイズデータ１４として出力される。表３はトランジスタサイズデータ１４の例を示すものである。表３において、トランジスタ識別番号毎に等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌが示されている。
【００７０】
【表３】
【００７１】次に、補正容量生成手段３の動作について説明する。補正容量生成手段３は、トランジスタ部６２の形状が異なること及びトランジスタサイズ計算手段２によってトランジスタサイズを合わせ込んだことにより生じる、回路シミュレーションと実デバイスとにおけるゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する。具体的には、ゲート容量の実測値等から、トランジスタサイズ計算手段２によって求められた等価トランジスタサイズに基づいて計算したゲート容量を差し引くことにより、補正容量の容量値を求める。
【００７２】補正容量生成手段３はまず、トランジスタ部形状認識手段１によって得られたトランジスタ部形状データ１２とトランジスタサイズ計算手段２によって得られたトランジスタサイズデータ１４とを読み込む。
【００７３】次に、トランジスタサイズデータ１４が有する等価トランジスタ幅及び等価トランジスタ長に基づいて、各ＭＯＳトランジスタのゲート容量を計算する。ゲート容量にはゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量の３種類があり、各々解析式１５ａ又は参照テーブル１５ｂに基づいて求められる。そして、求めたゲート容量と実測値データ１６が有する実デバイスのゲート容量との差を求めて、これを補正容量の容量値とする。
【００７４】以下の説明では、実デバイスのゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量をそれぞれＣgs1 ，Ｃgd1 ，Ｃgb1 とし、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌに基づいて求めたゲート・ソース間容量、ゲート・ドレイン間容量、及びゲート・基板間容量をそれぞれＣgs2 ，Ｃgd2，Ｃgb2 とする。
【００７５】実測値データ１６が有する実デバイスのゲート容量Ｃgs1 、Ｃgd1 、Ｃgb1 は、トランジスタサイズ及び製造プロセスの能力の相違によるゲート容量の差異だけでなくトランジスタ部６２の形状の相違によるゲート容量の差異も観測可能な，実際の測定やプロセスシミュレーション、デバイスシミュレーション等によって求められたものである。
【００７６】表４は実測値データ１６の一例を示す表である。実測値データ１６は、トランジスタ部６２の形状毎に準備されており、表４は図２（ａ）に示す直線形のトランジスタ形状についての実デバイスのゲート容量を示している。
【００７７】
【表４】
【００７８】一方、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌに基づくゲート容量は、以下のようにして求められる。
【００７９】まず解析式１５ａを用いる場合を説明する。解析式１５ａには、ゲート・ソース間容量Ｃgs2 、ゲート・ドレイン間容量Ｃgd2 、及びゲート・基板間容量Ｃgb2 をそれぞれ表す、等価トランジスタ幅Ｗと等価トランジスタ長Ｌとを変数とする任意の関数が準備されている。すなわち、各ゲート容量は解析式１５ａにおいて次のように表されている。
Ｃgs2 ＝functionｇｓ（Ｗ，Ｌ）
Ｃgd2 ＝functionｇｄ（Ｗ，Ｌ）
Ｃgb2 ＝functionｇｂ（Ｗ，Ｌ）
…（３）
functionｇｓ，functionｇｄ，functionｇｂはゲート容量を表す関数である。ゲート容量を表す関数としては、例えば、回路シミュレータに内蔵されているＭＯＳトランジスタのゲート容量モデルに用いられている関数が用いられる。
【００８０】補正容量生成手段３は、トランジスタサイズデータ１４の等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌを、解析式１５ａに代入して、所定のゲート容量を計算する。
【００８１】次に参照テーブル１５ｂを用いる場合を説明する。参照テーブル１５ｂには、等価トランジスタ幅Ｗとトランジスタ長Ｌの組み合わせに対する，ゲート・ソース間容量Ｃgs2 、ゲート・ドレイン間容量Ｃgd2 、及びゲート・基板間容量Ｃgb2 が記述されている。表５は参照テーブル１５ｂの例を示す表である。
【００８２】
【表５】
【００８３】補正容量生成手段３は、トランジスタサイズデータ１４の等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌを用いて参照テーブル１５ｂを検索し、所定のゲート容量を読み出す。参照テーブル１５ｂに等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌの組み合わせに合致する値がない場合は、内挿法又は外挿法によって近似的にゲート容量を求める。
【００８４】次に、実デバイスのゲート容量と等価トランジスタサイズを基にして求めたゲート容量とから、補正容量を求める。ゲート・ソース間補正容量をΔＣgs、ゲート・ドレイン間補正容量をΔＣgd、ゲート・基板間補正容量をΔＣgbとすると、各補正容量は次のような式で求められる。
ΔＣgs＝Ｃgs1 −Ｃgs2 ΔＣgd＝Ｃgd1 −Ｃgd2 ΔＣgb＝Ｃgb1 −Ｃgb2 …（４）
【００８５】（具体的な計算例）補正容量の計算について具体的な数値を用いて説明する。ここでは、トランジスタ部形状認識手段１によってマスクレイアウトデータ１１から認識されたＭＯＳトランジスタが、トランジスタ部の形状は図２（ａ）に示すような直線形であり、トランジスタ幅Ｗ1 及びトランジスタ長Ｌ1 が共に１．０（μｍ）であるものとする。
【００８６】まずトランジシスタサイズ計算手段２によって、前記ＭＯＳトランジスタの等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌが求められる。ここでは式（１）に示す解析式１３ａにしたがって、等価トランジスタ幅Ｗ及び等価トランジスタ長Ｌは、次式のように求められるものとする。
【００８７】
（Ｗ，Ｌ）＝（Ｗ1 ，Ｌ1 ）
＝（１．０，１．０）
【００８８】次に補正容量生成手段３によって、補正容量の容量値が計算される。実デバイスのゲート容量は、表４に示す実測値データ１６にしたがって求められるものとすると、Ｃgs1 ＝１．０１Ｃgd1 ＝１．０１Ｃgb1 ＝１．０１となる。一方、等価トランジスタデータに基づくゲート容量は、例えば解析式１５ａから、 Ｃgs2 ＝functionｇｓ（Ｗ，Ｌ）＝functionｇｓ（１．０，１．０）＝１．０ Ｃgd2 ＝functionｇｄ（Ｗ，Ｌ）＝functionｇｄ（１．０，１．０）＝１．０ Ｃgb2 ＝functionｇｂ（Ｗ，Ｌ）＝functionｇｂ（１．０，１．０）＝１．０のようになるものとする。したがって、補正容量は式（４）から、ΔＣgs＝Ｃgs1 −Ｃgs2 ＝１．０１−１．０＝０．０１ΔＣgd＝Ｃgd1 −Ｃgd2 ＝１．０１−１．０＝０．０１ΔＣgb＝Ｃgb1 −Ｃgb2 ＝１．０１−１．０＝０．０１と求められる。
【００８９】以上のようにして求められた各補正容量の容量値は、補正容量データ１７として出力される。表６は補正容量データ１７の例を示す表であり、表６において、トランジスタ識別番号毎に３つの補正容量ΔＣgs，ΔＣgd，ΔＣgbが記述されている。
【００９０】
【表６】
【００９１】なお、ゲート容量は印加電圧により容量値が異なるという特性を有するため、解析式１５ａ又は参照テーブル１５ｂをこの特性を考慮したものとすることによって、回路シミュレーションの精度をさらに向上させるネットリストを生成することができる。
【００９２】次に、ネットリスト出力手段４の動作を詳細に説明する。
【００９３】ネットリスト出力手段４は、トランジスタサイズデータ１４及び補正容量データ１７を読み込み、トランジスタサイズデータ１４から各ＭＯＳトランジスタの等価トランジスタサイズ（等価トランジスタ幅Ｗ，等価トランジスタ長Ｌ）を読み出し、この等価トランジスタサイズを有するＭＯＳトランジスタをネットリスト１８に記述する。また、補正容量データ１７から各ＭＯＳトランジスタの補正容量すなわちゲート・ソース間補正容量ΔＣgs、ゲート・ドレイン間補正容量ΔＣgd、及びゲート・基板間補正容量ΔＣgbを読み出し、読み出したこれらの補正容量をネットリスト１８に記述する。
【００９４】図５は本実施形態に係るネットリスト１８に記述されたＭＯＳトランジスタの接続関係を示す回路図である。図５において、８０はゲート・ソース間補正容量、８１はゲート・ドレイン間補正容量、８２はゲート・基板間補正容量である。
【００９５】図６は、ネットリスト出力手段４によって生成されたネットリスト１８の例を示す図である。図６において、文頭が“Ｍ”である行はＭＯＳトランジスタを表しており、第１項はトランジスタ識別番号、第２〜５項はＭＯＳトランジスタの端子番号、第６項はＭＯＳトランジスタの型、第７項は等価トランジスタ幅、第８項は等価トランジスタ長である。文頭が“Ｃ”である行は容量（ここでは補正容量）を表しており、第１項は容量識別番号、第２，３項は容量が接続される２端子、第４項は容量値である。
【００９６】以上説明したように、本実施形態に係る回路の抽出装置によると、ドレイン電流については等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めることによって実際の値に合わせ込むと共に、ゲート容量についても補正容量を仮想的に求めることによって実際の値に合わせ込むので、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現できるネットリストを出力することができる。
【００９７】なお、本実施形態では、トランジスタサイズ計算手段２及び補正容量生成手段３がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【００９８】また、本実施形態では、ＭＯＳトランジスタと補正容量のみをネットリストに記述する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに記述する構成としてもよい。
【００９９】さらに、本実施形態ではネットリスト出力手段４によってネットリストを生成する構成としているが、トランジスタサイズデータ１４及び補正容量データ１７自体を本実施形態に係る回路の抽出装置の出力データとしてもよい。
【０１００】図７は本実施形態に係る回路の抽出装置の変形例の構成を示すブロック図である。図７において、回路の抽出装置１０Ａは、図１に示す回路の抽出装置１０が有するネットリスト出力手段４を備えておらず、トランジスタサイズ計算手段２によって得られたトランジスタサイズデータ１４及び補正容量生成手段３によって得られた補正容量データ１７を直接外部に出力する構成となっている。図７に示す回路の抽出装置１０Ａを用いる場合は、従来のネットリストに対して、トランジスタサイズデータを全てトランジスタデータ１４に置き換えると共に補正容量データ１７を付加することによって、図１に示す回路の抽出装置から出力されるネットリスト１８と同様のネットリスト１８Ａを生成することができる。なおこのとき、従来のネットリストと回路の抽出装置１０Ａから出力されたトランジスタサイズデータ１４及び補正容量データ１７とにおいて、トランジスタ認識番号が必ずしも一致していない場合があるが、この場合にはネットリスト同士を比較するソフトウエアを用いて対応をとればよい。
【０１０１】（第２の実施形態）図８は本発明の第２の実施形態に係る回路の抽出装置の構成を示すブロック図である。図８に示すように、本実施形態に係る回路の抽出装置２０は、仕上がり形状を考慮したマスクレイアウトに対してトランジスタ部の形状を認識できるトランジスタ部形状認識手段６と、トランジスタサイズ計算手段７と、補正容量生成手段８と、ネットリスト出力手段９とからなり、仕上がり形状を考慮したマスクレイアウトからネットリストを抽出できる点で第１の実施形態と異なる。なお、ネットリスト出力手段９は、図１に示す第１の実施形態に係る回路の抽出装置１０が有するネットリスト出力手段４と同様のものである。
【０１０２】図９（ａ）〜（ｅ）は、図２（ａ）〜（ｅ）に示すマスクレイアウトに基づいて製造されたＭＯＳトランジスタの形状を示す簡略図である。
【０１０３】一般にマスクレイアウトは、直線の組み合わせからなる。ところが、例えば図２に示すようなマスクレイアウトに基づいて実デバイスを製造すると、図９に示すような曲線を含む形状に仕上がる。このマスクレイアウトと仕上り形状との差は、実デバイスの動作に微妙な影響を与える。製造プロセスの微細化が進むにつれて、マスクレイアウトと仕上がり形状との差は増大する。したがって、仕上がり形状が実デバイスの動作に与える影響はプロセスの微細化が進むほど大きくなり、無視できなくなる。
【０１０４】本実施形態は、マスクレイアウトと仕上がり形状との差が実デバイスの動作に影響を与えることに鑑み、実デバイスの仕上がり形状を考慮してマスクレイアウトを予め変換し、変換したマスクレイアウトに対して等価トランジスタサイズや補正容量を求めることによって、第１の実施形態よりもさらに回路シミュレーションの精度を向上させるものである。
【０１０５】まず、図８に示す回路の抽出装置２０における各構成要素間のデータの流れを説明する。
【０１０６】トランジスタ部形状認識手段６は、変換後マスクレイアウトデータ２１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ２２を出力する。トランジスタサイズ計算手段７は、トランジスタ部形状データ２２を読み込み、解析式２３ａから計算又は参照テーブル２３ｂを参照して等価トランジスタ幅及び等価トランジスタ長を求め、トランジスタサイズデータ２４として出力する。補正容量生成手段８は、トランジスタ部形状データ２２及びトランジスタサイズデータ２４を読み込み、補正容量を解析式２５ａから計算又は参照テーブル２５ｂを参照して求め、補正容量データ２７として出力する。ネットリスト出力手段９は、トランジスタサイズデータ２４及び補正容量データ２７を読み込み、ネットリスト２８を出力する。
【０１０７】変換後マスクレイアウトデータ２１は、製造プロセスを経た後の仕上り形状を詳細にシミュレーションすることができるプロセスシミュレータの機能を用いて、元のマスクレイアウトから生成する。
【０１０８】次に、トランジスタ部形状認識手段６の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有するトランジスタ部形状認識手段１と異なるのは、トランジスタ部の輪郭が曲線であってもその形状を認識できる点である。
【０１０９】トランジスタ部形状認識手段６は、変換後マスクレイアウトデータ２１を読み込み、ゲート、ソース、ドレイン、基板の４端子を有するＭＯＳトランジスタを認識する。変換後マスクレイアウトデータ２１では、ＭＯＳトランジスタのマスクレイアウトは図９（ａ）〜（ｅ）のようになっている。第１の実施形態と同様に、トランジスタ部６２（図９では斜線を付している）は拡散領域６０とポリシリコン領域６１とが重なった領域と定義される。
【０１１０】ＭＯＳトランジスタを認識すると、トランジスタ部形状認識手段６は次に、認識したＭＯＳトランジスタのトランジスタ部６２の形状を認識する。そして認識したトランジスタ部６２の形状を例えば図９（ａ）〜（ｅ）のいずれかに分類する。図９ではトランジスタ部６２の形状の例として、（ａ）は直線形を、（ｂ）は９０度折れ曲がり形を、（ｃ）は不連続形を、（ｄ）は４５度折れ曲がり形を、（ｅ）はトランジスタ長変化形を、それぞれ示している。
【０１１１】トランジスタ部形状認識手段６は、認識結果をトランジスタ部形状データ２２として出力する。トランジスタ部形状データ２２は、表１に示すトランジスタ識別番号及びトランジスタ部形状分類コードに加えて、元のマスクレイアウトを変換して変換後マスクレイアウトデータ２１を生成する際に合わせ込まれた曲線を表す式、並びにその曲線の始点座標及び終点座標からなる。曲線の始点座標と終点座標は、トランジスタサイズを後に求める際に用いる２次元のＸ、Ｙ座標からなる座標情報（Ｘ、Ｙ）である。
【０１１２】次に、トランジスタサイズ計算手段７の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有するトランジスタサイズ計算手段２と異なるのは、曲線の式並びに曲線の始点座標及び終点座標を含むトランジスタ部形状データ２２についても、精度良く等価トランジスタサイズを計算することができる点である。
【０１１３】トランジスタサイズ計算手段７は、まずトランジスタ部形状データ２２を読み込む。次に、読み込んだトランジスタ形状データ２２の各ＭＯＳトランジスタに対して、ドレイン電流が実デバイスのドレイン電流と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを、解析式２３ａ又は参照テーブル２３ｂを用いて求める。
【０１１４】解析式２３ａは、同一形状のトランジスタ部について輪郭曲線の式や輪郭曲線の始点座標・終点座標毎に解析式を備えている点で、図１に示す第１の実施形態に係る回路の抽出装置１０における解析式１３ａと異なっている。したがって、解析式２３ａを用いることによって、同一形状のトランジスタであって輪郭曲線の式や曲線の始点座標・終点座標が異なるものについてもそれぞれ、ドレイン電流が精度良く再現される等価トランジスタサイズを計算することができる。
【０１１５】また、参照テーブル２３ｂも解析式２３ａと同様に、同一形状のトランジスタについて、輪郭曲線の式や輪郭曲線の始点座標・終点座標毎にテーブルを備えている。
【０１１６】次に、補正容量生成手段８の動作を詳細に説明する。図１に示す第１の実施形態に係る回路の抽出装置１０が有する補正容量生成手段３と異なるのは、輪郭曲線の式や曲線の始点座標・終点座標を含むトランジスタ部形状データ２２について、精度良く補正容量を計算することができる点である。
【０１１７】具体的な計算動作は、トランジスタサイズ計算手段７と同様に、輪郭曲線の式や輪郭曲線の始点座標・終点座標を考慮した解析式２５ａ、参照テーブル２５ｂを用いることによって行われる。
【０１１８】以上説明したように、本実施形態に係る回路の抽出装置によると、実デバイスの仕上がり形状を考慮して変換したマスクレイアウトに対して、等価トランジスタサイズ及び補正容量を求めることができるので、回路シミュレーションにおいてドレイン電流及びゲート容量を第１の実施形態よりも精度良く再現できるネットリストを抽出することができる。
【０１１９】なお、本実施形態では、図９に示すように、ポリシリコン領域６１についてのみマスクレイアウト変換を行い輪郭を曲線化しているが、拡散領域や配線領域等についてもマスクレイアウト変換を行ってもかまわない。
【０１２０】また、本実施形態では、トランジスタサイズ計算手段７及び補正容量生成手段８がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【０１２１】また、本実施形態では、ＭＯＳトランジスタと補正容量のみをネットリストに出力する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに出力する構成としてもよい。
【０１２２】さらに、本実施形態ではネットリスト出力手段９によってネットリストを生成する構成としているが、図７に示す第１の実施形態の変形例と同様に、トランジスタサイズデータ２４及び補正容量データ２７を本実施形態に係る回路の抽出装置の出力データとしてもよい。
【０１２３】（第３の実施形態）図１０は本発明の第３の実施形態に係る回路の抽出装置の構成を示すブロック図である。図１０に示す本実施形態に係る回路の抽出装置３０は、図１に示す第１の実施形態に係る回路の抽出装置１０と共通のトランジスタ部形状認識手段１及びネットリスト出力手段４、並びにトランジスタサイズ計算手段３１及び補正電流源生成手段３２によって構成されている。
【０１２４】第１及び第２の実施形態では、回路シミュレーションと実デバイスとにおいてドレイン電流が一致するように等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めると共に、求めた等価トランジスタサイズによる回路シミュレーションと実デバイスとにおけるゲート容量の差を補正容量とするものであった。
【０１２５】これに対して本実施形態は、回路シミュレーションと実デバイスとにおいて「ゲート容量」が一致するように等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めると共に、求めた等価トランジスタサイズによる回路シミュレーションと実デバイスとにおける「ドレイン電流」の差を、「補正電流源」によって表すものである。
【０１２６】図１０に示す本実施形態に係る回路の抽出装置３０における各構成要素間のデータの流れを説明する。
【０１２７】まず、トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段３１は、トランジスタ部形状データ１２を読み込み、回路シミュレーションと実デバイスとにおいてゲート容量が一致するような等価トランジスタ幅及び等価トランジスタ長を解析式３３ａから計算又は参照テーブル３３ｂを参照して求め、トランジスタサイズデータ３４として出力する。補正電流源生成手段３２は、トランジスタ部形状データ１２及びトランジスタサイズデータ３４を読み込み、後述する補正電流源を解析式３５ａから計算又は参照テーブル３５ｂを参照して仮想的に求め、補正電流源データ３７として出力する。ネットリスト出力手段４は、トランジスタサイズデータ３４及び補正電流源データ３７を読み込み、ネットリスト３８を出力する。
【０１２８】次に、図１０に示す回路の抽出装置３０における各構成要素の動作を説明する。トランジスタ部形状認識手段１及びネットリスト出力手段４については、第１の実施形態と同様であるのでここでは説明を省略する。
【０１２９】トランジスタサイズ計算手段３１は、まずトランジスタ部形状データ１２を読み込む。次に、読み込んだトランジスタ形状データ１２に含まれる各ＭＯＳトランジスタに対して、ゲート容量が実デバイスのゲート容量と等価になるような等価トランジスタ幅Ｗ、等価トランジスタ長Ｌを、解析式３３ａ又は参照テーブル３３ｂを用いて求める。
【０１３０】実デバイスのゲート容量の値としては、実測値又はトランジスタ部の形状の違いをシミュレーションに反映させることができるプロセスシミュレータやデバイスシミュレータ等により得られた値を用いる。得られた実デバイスのゲート容量が、関数化できる場合は解析式３３ａを用い、関数化が困難な場合は参照テーブル３３ｂを用いる。解析式３３ａ及び参照テーブル３３ｂの用い方については第１の実施形態と同様であり、ここでは説明を省略する。
【０１３１】補正電流源生成手段３２は、等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）が求められたマスクレイアウト上の各ＭＯＳトランジスタについて、トランジスタ部の形状が異なること及びトランジスタサイズ計算手段３１によってトランジスタサイズが合わせ込まれたこと等により生じた実デバイスのドレイン電流との差を求め、求めた差に相当する電流量の補正電流源を仮想的に生成する。
【０１３２】具体的には、ドレイン電流の実測値等から、トランジスタサイズ計算手段３１によって求められた等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）に基づいて計算したドレイン電流を差し引くことにより、補正電流源の電流量を求める。
【０１３３】補正電流源生成手段３２はまず、トランジスタ部形状認識手段１によって得られたトランジスタ部形状データ１２とトランジスタサイズ計算手段３１によって得られたトランジスタサイズデータ３４とを読み込む。
【０１３４】次に、トランジスタサイズデータ３４が有する等価トランジスタ幅及び等価トランジスタ長に基づいて、各ＭＯＳトランジスタのドレイン電流を計算する。このドレイン電流は解析式３５ａ又は参照テーブル３５ｂを用いて求められる。そして、求めたドレイン電流と実測値データ３６が有する実際のドレイン電流との差を求め、この差に相当する電流量を有する電流源を補正電流源として仮想的に生成する。
【０１３５】表７は実測値データ３６の一例を示す表である。実測値データ３６はトランジスタ部の形状毎に準備されており、表７は図２（ａ）に示す直線形のトランジスタ部形状についての実際のドレイン電流ＩDSを示している。
【０１３６】
【表７】
【０１３７】図１１は、ネットリスト３８に記述されたＭＯＳトランジスタの接続関係を表す図である。図１１において、８５はＭＯＳトランジスタ、８６は仮想的に生成された補正電流源である。図１１に示すように、補正電流源８６はＭＯＳトランジスタ８５と並列に設けられ、補正電流源８６の電流の向きは、実デバイスのドレイン電流が等価トランジスタサイズに基づいて求めたドレイン電流よりも大きいとき（電流の差が“＋”のとき）は、ＭＯＳトランジスタ８５のドレイン電流の向きと同じであり、実デバイスのドレイン電流が等価トランジスタサイズに基づいて求めたドレイン電流よりも小さいとき（電流の差が“−”のとき）は、ＭＯＳトランジスタ８５のドレイン電流の向きと逆である。
【０１３８】以上説明したように、本実施形態に係る半導体回路の抽出装置によると、ゲート容量については等価トランジスタサイズ（等価トランジスタ幅及び等価トランジスタ長）を求めることによって実際の値に合わせ込むことができ、さらにドレイン電流についても補正電流源を仮想的に求めることによって実際の値に合わせ込むことができるため、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現できるネットリストをマスクレイアウトデータから抽出することができる。
【０１３９】ここで、本実施形態と第１の実施形態とを比較する。
【０１４０】まず、第１の実施形態では、実デバイスのゲート容量と等価トランジスタサイズに基づいて求めたゲート容量との差が正であるときは、このゲート容量の差は仮想的な補正容量によって表現することができるが、ゲート容量の差が負であるときはこのゲート容量の差をネットリストに反映させることはできない。容量値が負である容量はありえないからである。これに対して、本実施形態では、実デバイスのドレイン電流と等価トランジスタサイズに基づいて求めたドレイン電流との差が正であっても負であっても、このドレイン電流の差を仮想的な補正電流源によってネットリストに反映させることができる。なぜなら、ドレイン電流の差の正負は補正電流源の電流の向きによって表すことができるからである。
【０１４１】また、第１の実施形態では、一定の容量値を持つ補正容量によってゲート容量を合わせ込むので、ゲート容量の電圧依存性を扱うことが困難である。第１の実施形態では回路の動作電圧（例えば５Ｖ，３Ｖ）におけるゲート容量値を求めているが、実際のゲート容量はゲート電圧によって変化するからである。これに対して、本実施形態では、容量の電圧依存性も扱うことができる。
【０１４２】なお、本実施形態では、トランジスタサイズ計算手段３１及び補正電流源生成手段３２がそれぞれ、解析式と参照テーブルとを使い分ける構成としているが、解析式又は参照テーブルのいずれか一方のみを用いる構成としてもよい。
【０１４３】また、本実施形態では、ＭＯＳトランジスタと補正電流源のみをネットリストに出力する構成になっているが、これらに加えて、トランジスタのソース、ドレインの形状（面積、周囲長）に関する情報、配線容量等の寄生容量や、配線抵抗、コンタクト抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタンスもマスクレイアウトから抽出してネットリストに出力する構成としてもよい。
【０１４４】さらに、本実施形態ではネットリスト出力手段４によってネットリストを生成する構成としているが、図７に示す第１の実施形態の変形例と同様に、トランジスタデータ３４及び補正電流源データ３７を出力データとする構成としてもよい。
【０１４５】（第４の実施形態）図１２は、本発明の第４の実施形態に係るシミュレーション用情報生成システムの概略を示す図である。図１２に示すように、本実施形態に係るシミュレーション用情報生成システムは回路の抽出装置４０及びパラメータ抽出手段５３によって構成されており、回路シミュレータ５５は一般的には、マスクレイアウトデータ１１から回路の抽出装置４０によって抽出されたネットリスト４５と、トランジスタ特性５１やプロセス情報５２からパラメータ抽出手段５３によって抽出されたパラメータ５４とを情報として用いて回路シミュレーションを行う。
【０１４６】第１〜第３の実施形態は、回路の抽出装置４０によって、回路シミュレーションにおいてドレイン電流及びゲート容量が共に精度良く再現できるようなネットリスト４５を生成するものであり、パラメータ５４については従来どおりのものを用いているものであった。
【０１４７】これに対して本実施形態は、ゲート容量を実際の値に合わせ込むために等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を求めてネットリスト４５に反映させると共に、ドレイン電流を実際の値に合わせ込むために回路シミュレーションに用いるパラメータ５４を等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）を基にして補正するものである。言い換えると、第３の実施形態において仮想的に生成した補正電流源に相当する情報をパラメータ５４に反映させるものである。図１２では、回路の抽出装置４０からパラメータ抽出手段５３への等価トランジスタサイズ（等価トランジスタ幅，等価トランジスタ長）のデータの流れを破線で示している。
【０１４８】図１３は、本実施形態に係るシミュレーション用情報抽出システムにおける回路の抽出装置４０の構成を示すブロック図である。図１３において、まず、トランジスタ部形状認識手段１は、マスクレイアウトデータ１１を読み込み、ＭＯＳトランジスタの認識とトランジスタ部の形状の認識とを行い、トランジスタ部形状データ１２を出力する。トランジスタサイズ計算手段３１は、トランジスタ部形状データ１２を読み込み、回路シミュレーションと実デバイスとにおいてゲート容量が一致するような等価トランジスタ幅及び等価トランジスタ長を解析式３３ａから計算又は参照テーブル３３ｂを参照して求め、トランジスタサイズデータ３４として出力する。ネットリスト出力手段４は、トランジスタサイズデータ３４を読み込み、ネットリスト４５を出力する。
【０１４９】図１３に示す回路の抽出装置４０は、補正電流源生成手段３２を備えていない点で図１０に示す第３の実施形態に係る回路の抽出装置３０と異なる。したがって、ネットリスト４５は図１０に示すネットリスト３８と異なり補正電流源の情報を含んでいない。トランジスタ部形状認識手段１、トランジスタサイズ計算手段３１、及びネットリスト出力手段４の動作は第３の実施形態と同様であり、ここでは説明を省略する。
【０１５０】回路抽出装置４０は、トランジスタ部形状データ１２及びトランジスタサイズデータ３４をパラメータ抽出手段５３に出力する。パラメータ抽出手段５３は、トランジスタサイズデータが有する等価トランジスタサイズ（等価トランジスタ幅、等価トランジスタ長）を用いて、トランジスタ毎にパラメータ５４ａ，５４ｂ，５４ｃというように抽出する。
【０１５１】以上説明したように、本実施形態によると、ゲート容量については等価トランジスタサイズを求めネットリストに反映させることによって実際の値に合わせこむことができ、さらにドレイン電流については等価トランジスタサイズを用いてパラメータを補正することによって実際の値に合わせこむことができるので、回路シミュレーションにおいてドレイン電流及びゲート容量の両方の物理量を高精度に再現させることができる。
【０１５２】
【発明の効果】以上のように本発明によると、回路シミュレーションにおいて、トランジスタのドレイン電流及びゲート容量を共に精度良く再現することができるような回路情報（等価トランジスタサイズ及び補正容量、補正電流源又はパラメータ）を抽出することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図２】（ａ）〜（ｅ）はＭＯＳトランジスタのマスクレイアウトの簡略図であり、トランジスタ部の形状の種類を表す図である。
【図３】図２（ａ）〜（ｄ）に示すＭＯＳトランジスタに相当する回路図である。
【図４】図２（ｅ）に示すＭＯＳトランジスタに相当する回路図である。
【図５】本発明の第１の実施形態に係るネットリストに記述されたＭＯＳトランジスタの接続関係を示す回路図である。
【図６】本発明の第１の実施形態に係るネットリストの一例を表す図である。
【図７】本発明の第１の実施形態に係る回路の抽出装置の変形例の構成を示すブロック図である。
【図８】本発明の第２の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図９】（ａ）〜（ｅ）は、図２（ａ）〜（ｅ）に示すマスクレイアウトに基づいて製造されたＭＯＳトランジスタの仕上り形状を示す簡略図である。
【図１０】本発明の第３の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図１１】本発明の第３の実施形態に係るネットリストに記述されたＭＯＳトランジスタの接続関係を示す回路図である。
【図１２】シミュレーション用情報生成システムの概略図である。
【図１３】本発明の第４の実施形態に係る回路の抽出装置の構成を示すブロック図である。
【図１４】ＭＯＳトランジスタのマスクレイアウトの一例を示す図である。
【図１５】図１４に示すＭＯＳトランジスタのマスクレイアウトから抽出されたネットリストである。
【図１６】ＭＯＳトランジスタのマスクレイアウトの他の例を示す図であり、トランジスタ部（ゲート）が折れ曲がったＭＯＳトランジスタを示す図である。
【符号の説明】
１，６ トランジスタ部形状認識手段
２，７，３１ トランジスタサイズ計算手段
３，８， 補正容量生成手段
４，９ ネットリスト出力手段
１０，１０Ａ，２０，３０，４０ 回路の抽出装置
１１ マスクレイアウトデータ
１２，２２ トランジスタ部形状データ
１３ａ，２３ａ，３３ａ 解析式
１３ｂ，２３ｂ，３３ｂ 参照テーブル
１４，２４，３４ トランジスタサイズデータ
１５ａ，２５ａ，３５ａ 解析式
１５ｂ，２５ｂ，３５ｂ 参照テーブル
１６，２６，３６ 実測値
１７，２７ 補正容量データ
１８，１８Ａ，２８，３８，４５ ネットリスト
２１ 変換後マスクレイアウトデータ
３２ 補正電流源生成手段
３７ 補正電流源データ
５３ パラメータ抽出手段
５４，５４ａ，５４ｂ，５４ｃ パラメータ
５５ 回路シミュレータ
６２ トランジスタ部
８０，８１，８２ 補正容量
８６ 補正電流源
【特許請求の範囲】
【請求項１】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項２】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項３】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項４】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項５】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成して、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項６】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項７】 半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出手段とを備えたシミュレーション用情報生成システムにおいて、前記回路の抽出装置は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求め、求めた等価トランジスタサイズを回路シミュレーションに用いる回路情報として出力するものであり、前記パラメータ抽出手段は、前記回路の抽出装置によって求められた等価トランジスタサイズを入力とし、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出するものであることを特徴とするシミュレーション用情報生成システム。
【請求項８】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項９】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１０】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項１１】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１２】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項１３】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１４】 半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出工程と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出工程とを備えたシミュレーション用情報生成方法であって、前記回路の抽出工程は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求める工程を備えており、前記パラメータ抽出工程は、前記回路の抽出工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出する工程を備えていることを特徴とするシミュレーション用情報生成方法。
【請求項１５】 半導体回路の回路構成を記述するネットリストであって、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する仮想的に生成された補正容量が記述されていることを特徴とするネットリスト。
【請求項１６】 半導体回路の回路構成を記述するネットリストであって、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する仮想的に生成された補正電流源が記述されていることを特徴とするネットリスト。
【請求項１】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項２】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項３】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成して、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項４】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを計算するトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項５】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めると共に、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成して、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出装置。
【請求項６】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出装置であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識手段と、前記トランジスタ部形状認識手段によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算手段と、前記トランジスタサイズ計算手段によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成手段とを備えていることを特徴とする回路の抽出装置。
【請求項７】 半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出装置と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出手段とを備えたシミュレーション用情報生成システムにおいて、前記回路の抽出装置は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求め、求めた等価トランジスタサイズを回路シミュレーションに用いる回路情報として出力するものであり、前記パラメータ抽出手段は、前記回路の抽出装置によって求められた等価トランジスタサイズを入力とし、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出するものであることを特徴とするシミュレーション用情報生成システム。
【請求項８】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項９】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１０】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した，曲線を含む前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する補正容量を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正容量のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項１１】 半導体回路の製造後の仕上り形状を考慮したマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状をこの形状が有する曲線も含めて認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのドレイン電流が実デバイスにおける前記トランジスタのドレイン電流と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのゲート容量の差を求め、求めた差に相当する容量値を有する補正容量を仮想的に生成する補正容量生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１２】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求めたのち、この等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する補正電流源を仮想的に生成することにより、前記等価トランジスタサイズ及び前記補正電流源のデータを回路シミュレーションに用いる回路情報とすることを特徴とする回路の抽出方法。
【請求項１３】 半導体回路のマスクレイアウトから、回路シミュレーションに用いる回路情報を抽出する回路の抽出方法であって、マスクレイアウトからトランジスタを認識し、認識したトランジスタのトランジスタ部の形状を認識するトランジスタ部形状認識工程と、前記トランジスタ部形状認識工程によって認識されたトランジスタ部の形状に基づいて、回路シミュレーションにおける前記トランジスタのゲート容量が実デバイスにおける前記トランジスタのゲート容量と合致するような等価トランジスタサイズを求めるトランジスタサイズ計算工程と、前記トランジスタサイズ計算工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおける前記トランジスタのドレイン電流の差を求め、求めた差に相当する電流値を有する補正電流源を仮想的に生成する補正電流源生成工程とを備えていることを特徴とする回路の抽出方法。
【請求項１４】 半導体回路のマスクレイアウトから回路シミュレーションに用いる回路情報を抽出する回路の抽出工程と、前記半導体回路のプロセス情報等の情報から回路シミュレーションに用いるパラメータを抽出するパラメータ抽出工程とを備えたシミュレーション用情報生成方法であって、前記回路の抽出工程は、前記半導体回路が有するトランジスタについて、前記マスクレイアウトから認識した前記トランジスタの形状を基にして、回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズを求める工程を備えており、前記パラメータ抽出工程は、前記回路の抽出工程によって求められた等価トランジスタサイズを用いた回路シミュレーションと実デバイスとにおいて前記トランジスタのドレイン電流が合致するようなパラメータを抽出する工程を備えていることを特徴とするシミュレーション用情報生成方法。
【請求項１５】 半導体回路の回路構成を記述するネットリストであって、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてドレイン電流が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるゲート容量の差に相当する容量値を有する仮想的に生成された補正容量が記述されていることを特徴とするネットリスト。
【請求項１６】 半導体回路の回路構成を記述するネットリストであって、半導体回路が有するトランジスタについて、トランジスタサイズが当該ネットリストを用いた回路シミュレーションと実デバイスとにおいてゲート容量が合致するような等価トランジスタサイズに置き換えられていると共に、当該ネットリストを用いた回路シミュレーションと実デバイスとにおけるドレイン電流の差に相当する電流値を有する仮想的に生成された補正電流源が記述されていることを特徴とするネットリスト。
【図１】
【図３】
【図５】
【図１１】
【図２】
【図４】
【図６】
【図９】
【図１４】
【図１５】
【図７】
【図８】
【図１６】
【図１０】
【図１２】
【図１３】
【図３】
【図５】
【図１１】
【図２】
【図４】
【図６】
【図９】
【図１４】
【図１５】
【図７】
【図８】
【図１６】
【図１０】
【図１２】
【図１３】
【公開番号】特開平９−２１９４５５
【公開日】平成９年（１９９７）８月１９日
【国際特許分類】
【出願番号】特願平８−２９２３８４
【出願日】平成８年（１９９６）１１月５日
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【公開日】平成９年（１９９７）８月１９日
【国際特許分類】
【出願日】平成８年（１９９６）１１月５日
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
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