少数キャリアダイバータを含む高電圧絶縁ゲートバイポーラトランジスタ
広バンドギャップ半導体バイポーラ接合トランジスタ（「ＢＪＴ」）と、このＢＪＴのベースに電流を供給するように構成された広バンドギャップ半導体ＭＯＳＦＥＴとを含む高電力絶縁ゲートバイポーラ接合トランジスタを提供する。これらの素子は、ＢＪＴのベース上にあってＢＪＴのエミッタに結合された、ＢＪＴのベースの導電型とは逆の導電型を有し、ＢＪＴのベースとヘテロ接合を形成する少数キャリア転換半導体層をさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願との相互参照〕
本出願は、２００９年６月２日に出願された米国仮出願特許第６１／１８３，２１９号に対して米国特許法第１１９条（ｅ）に基づく優先権を主張するものであり、該特許出願の内容はその全体が記載されているかのように引用により本明細書に組み入れられる。
【０００２】
本発明は、半導体素子に関し、より詳細には、高電圧絶縁ゲートバイポーラ接合トランジスタに関する。
【背景技術】
【０００３】
モータ駆動、機器制御、ロボット、照明バラスト、及びその他の用途における回路は、多くの場合、大きな電流を運んで高い阻止電圧をサポートできる半導体スイッチング素子を必要とする。バイポーラ接合トランジスタ（「ＢＪＴ」）は、比較的大きな出力電流を処理して比較的高い阻止電圧をサポートする能力により、多くの高電力用途に最適なスイッチング素子となっている。
【０００４】
当業者にはよく知られているように、ＢＪＴは、ドープ半導体材料で構成される三端子素子である。ＢＪＴは、半導体材料内に、互いにごく接近して形成された２つのｐ−ｎ接合部を含む。動作時には、ｐ−ｎ接合部の一方に隣接する半導体材料の第１の領域（エミッタと呼ばれる）に電荷キャリアが入る。電荷キャリアの大半は、他方のｐ−ｎ接合部に隣接する半導体材料の第２の領域（コレクタと呼ばれる）から素子を出る。コレクタ及びエミッタは、半導体材料の同じ導電型を有する領域内に形成される。コレクタとエミッタの間には、ベースとして知られている半導体材料の第３の領域が位置し、この領域は、コレクタ及びエミッタの導電型とは逆の導電型を有する。従って、ＢＪＴの２つのｐ−ｎ接合部は、コレクタがベースに接触する箇所、及びベースがエミッタに接触する箇所に形成される。ＢＪＴのベースを通じて小電流を流すことにより、比例的により大きな電流がエミッタからコレクタに流れる。
【０００５】
ＢＪＴは、「ＰＮＰ」素子であっても、又は「ＮＰＮ」素子であってもよい。ＰＮＰ ＢＪＴでは、エミッタ及びコレクタが半導体材料のｐ型領域に形成され、この２つのｐ型領域の間に位置する半導体のｎ型領域にベースが形成される。ＮＰＮ ＢＪＴでは、エミッタ及びコレクタが半導体材料のｎ型領域に形成され、この２つのｎ型領域の間に位置する半導体のｐ型領域にベースが形成される。
【０００６】
トランジスタのベースを通じて電流を流すことによってＢＪＴが「オン」になる（すなわち、エミッタからコレクタに電流が流れるようにバイアスがかかる）という点で、ＢＪＴは電流制御素子である。例えば、ＮＰＮ ＢＪＴでは、通常、ベースに正電圧を印加してベース−エミッタのｐ−ｎ接合部に順方向バイアスをかけることにより、トランジスタがオンになる。素子にこのようにバイアスがかかると、トランジスタのベースにホールが流れ込み、これらがエミッタに注入される。ベースはｐ型領域であり、このような領域ではホールが「通常の」電荷キャリアであることから、ホールは「多数キャリア」と呼ばれる。同時に、エミッタからベースに電子が注入され、コレクタへ向けて拡散する。ｐ型ベース領域では、電子は通常の電荷キャリアではないので、これらの電子は「少数キャリア」と呼ばれる。
【０００７】
素子のベースは、ベースとエミッタの間を流れる多数キャリアと再結合する少数キャリア（すなわち、ＮＰＮ ＢＪＴのエミッタからベースに注入される電子）の割合を最小にするために、比較的薄い領域となるように形成される。コレクタに正電圧を印加することにより、コレクタ−ベース間のｐ−ｎ接合部に逆方向バイアスが加わる。これにより、エミッタからベースに注入される電子のコレクタへの掃引が容易になる。エミッタ−コレクタ間電流には電子及びホール電流の両方が含まれるので、この素子は「バイポーラ」素子と呼ばれる。素子のベースを流れる電流の大部分が、エミッタ−コレクタ間電流を制御する。
【０００８】
ＢＪＴは、素子を「オン」状態に保持するために、（コレクタ電流の１／５〜１／１０などの)比較的大きなベース電流を必要とすることがある。高電力ＢＪＴのコレクタ電流が大きくなると、一般にベース電流需要も大きくなる。高電力ＢＪＴが必要とし得る比較的大きなベース電流を供給するために、比較的複雑な外部駆動回路が必要となることもある。これらの駆動回路を使用して、トランジスタを「オン」状態と「オフ」状態の間で切り替える電流をＢＪＴのベースに選択的に供給する。
【０００９】
高電力用途におけるスイッチング素子として使用できる別の周知のタイプの半導体トランジスタに、パワー金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）がある。パワーＭＯＳＦＥＴは、素子のゲート電極にゲートバイアス電圧を印加することにより、オン又はオフになることができる。例えば、ｎ型ＭＯＳＦＥＴは、ゲート電極に正のバイアスが加わることに応答して素子のｐ型チャネル領域に導電性ｎ型反転層が形成されるとオンになる。この反転層は、ＭＯＳＦＥＴのｎ型ソース領域とドレイン領域を電気的に接続し、この結果これらの間の多数キャリアの伝導を可能にする。
【００１０】
パワーＭＯＳＦＥＴのゲート電極は、薄い絶縁層によってチャネル領域から分離される。ＭＯＳＦＥＴのゲートがチャネル領域から絶縁されるので、ＭＯＳＦＥＴを導電状態に保持するため、又はＭＯＳＦＥＴをオン状態とオフ状態の間で切り替えるためには、最小限のゲート電流があればよい。ゲートは、チャネル領域とともにキャパシタを形成するので、スイッチング中はゲート電流が低く保たれる。従って、スイッチング中には最小限の充電電流及び放電電流(「変位電流」)しか必要とされず、複雑度の低いゲート駆動回路が可能となる。さらに、ＭＯＳＦＥＴ内の電流導電は多数キャリアの移動を通じてのみ行われるので、ＭＯＳＦＥＴ素子では、ＢＪＴ内に生じる過剰少数キャリアの再結合に伴う遅延が存在せず、スイッチング速度がＢＪＴよりも数桁分速くなる。しかしながら、パワーＭＯＳＦＥＴのドリフト領域は、少数キャリアの注入がないことによって生じる比較的高いオン抵抗を示すことがある。この結果、通常、パワーＭＯＳＦＥＴの動作順方向電流密度は、パワーＢＪＴと比較して相対的に低い値に制限される。
【００１１】
バイポーラ電流導電とＭＯＳ制御された電流フローの組み合わせを具体化する素子も知られている。このような素子の一例に、絶縁ゲートバイポーラトランジスタ（「ＩＧＢＴ」）があり、これは、パワーＭＯＳＦＥＴの高インピーダンスゲートをパワーＢＪＴの少ないオン状態導電損失と組み合わせる素子である。ＩＧＢＴは、例えば入力側に離散的な高電圧ｎチャネルＭＯＳＦＥＴを含み、出力側に離散的なＢＪＴを含むダーリントンペアとして実現することができる。ＭＯＳＦＥＴは、ＢＪＴのベース電流を供給する一方で、外部駆動回路に対して最小限の負荷しか示さない。ＩＧＢＴは、ＢＪＴの高温、高電流密度というスイッチング特性を、ＭＯＳＦＥＴの最小限の駆動要件と組み合わせることができる。
【００１２】
図１は、従来のｎチャネルＩＧＢＴ５の簡易回路図である。図１に示すように、ＩＧＢＴ５は、ダーリントンペアとして構成されたＰＮＰ ＢＪＴ１０及びＭＯＳＦＥＴ２０を含み、ＭＯＳＦＥＴのチャネル電流がＢＪＴ１０のベース１２を駆動する。素子のｎ−型ドリフト領域は、抵抗１３を示す。ＭＯＳＦＥＴ２０のゲート２２に閾値電圧を印加することにより、ＭＯＳＦＥＴ２０のチャネル１８を電流が流れてＢＪＴ１０のゲート１２を駆動し、これによりＢＪＴ１０がオンになる。
【００１３】
図２は、図１のＩＧＢＴ５のより完全な等価回路であり、ｎ+型ＭＯＳＦＥＴソース２４、ｐ型本体領域（すなわち、ＢＪＴ１０のコレクタ１６）、及び素子のｎ-型ドリフト領域によって形成される寄生ＮＰＮトランジスタ３０を示している。図２には、ｐ型本体領域の水平抵抗１７も示している。ｐ型本体領域を流れる電流が十分に高い値に達すると、抵抗１７に電圧降下が生じ、ｐ型本体領域とｎ+型ＭＯＳＦＥＴソース２４の間のｐ−ｎ接合部に順方向バイアスがかかる。この結果、寄生サイリスタの一部を形成する寄生トランジスタ３０がオンになり、ｎ+型ＭＯＳＦＥＴソース２４からｐ型本体領域に高レベルの電子が注入され、ゲート２２を使用して素子内の電流フローを制御する能力が失われる。この状態は、一般に寄生サイリスタの「ラッチアップ」と呼ばれ、これが生じると、通常は素子が破損する。従って、寄生サイリスタのラッチアップを避けるために、ＩＧＢＴを流れるオン状態の電流密度を制限するように注意しなければならない。このＩＧＢＴの特性は、ＩＧＢＴのサージ電流耐量も制限する。
【００１４】
多くのパワー半導体素子はシリコン（「Ｓｉ」）で形成されるが、他の様々な半導体材料も使用されてきた。これらの代替材料の１つにシリコンカーバイド（「ＳｉＣ」）がある。シリコンカーバイドは、例えば、広バンドギャップ、高絶縁破壊電界強度、高熱伝導率、高融点及び高飽和電子ドリフト速度などの潜在的に有利な半導体特性を有する。従って、シリコンカーバイドで形成された電子素子は、例えばシリコンなどの他の半導体材料で形成された素子に比べ、より高温、高電力密度、高速、高電力レベルで、及び／又は高放射密度の下で動作する能力を有することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
シリコンカーバイドＩＧＢＴの特性は、パワー素子としての裏付けを示すが、高品質なｐ型シリコンカーバイド基板の製造は困難であり、シリコンカーバイドではホール移動度が低くなることがある。従って、シリコンカーバイドＩＧＢＴは、上述した寄生サイリスタのラッチアップの影響を特に受け易く、この結果これらの素子の最大ゲート制御されたオン状態電流密度が大幅に制限されることがある。
【００１６】
シリコンＩＧＢＴ技術では、ラッチアップの発生を抑えるためのいくつかの技術が、通常はオン状態電圧降下及び／又はスイッチング速度を犠牲にして利用されてきた。これらの技術として、例えば、より高いウェルドーピング濃度、少数キャリアバイパスを提供すること、及びＩＧＢＴセルにダイバータを設けることが挙げられる。通常、ダイバータは、トランジスタを通る少数キャリア電流の伝導経路を設けることにより実現される。しかしながら、シリコンカーバイドでは、バイポーラ接合トランジスタにおけるコレクタ−ベース接合部の拡散電位が高い（例えば、２．７ｖよりも大きい）ため、ＩＧＢＴのセルピッチを、素子のＪＦＥＴ抵抗を減少させるほど十分な大きさにしなければならない。この結果、チャネル密度が減少する。
【課題を解決するための手段】
【００１７】
本発明の実施形態によれば、コレクタ、エミッタ及びベースを含む広バンドギャップ半導体バイポーラ接合トランジスタ（「ＢＪＴ」）と、このＢＪＴのベースに電流を供給するように構成された広バンドギャップ半導体ＭＯＳＦＥＴとを含む高電力絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）が提供される。これらのＩＧＢＴは、ＢＪＴのベースの導電型とは逆の導電型を有し、ＢＪＴのベースとヘテロ接合を形成する、ＢＪＴのベース上の少数キャリア転換半導体層をさらに含む。
【００１８】
いくつかの実施形態では、ＢＪＴがシリコンカーバイドＢＪＴで構成され、ＭＯＳＦＥＴがシリコンカーバイドＭＯＳＦＥＴで構成され、及び／又は少数キャリア転換半導体層がドープポリシリコン層で構成される。ヘテロ接合は、ベース材料のホモ接合の第２の拡散電位よりも低い第１の拡散電位を有することができる。
【００１９】
いくつかの実施形態では、ＩＧＢＴが、ｎ型注入層と、このｎ型注入層上のｐ型層と、このｐ型層の上部にあるｎウェルと、このｎウェルの上部領域内の高濃度ドープｐ型層と、ｎウェル及び高濃度ドープｐ型層上のゲート誘電体層と、このゲート誘電体層上のゲート電極とを含むことができる。このような実施形態では、ｎ型注入層上のｐ型層が、高濃度ドープｐ型層のドーピング濃度未満のドーピング濃度を有するｐ型ベース層と、このｐ型ベース層のドーピング濃度未満のドーピング濃度を有する、ｐ型ベース層上のｐ型ドリフト層とを含むことができる。ゲート誘電体層とｐ型ドリフト層の間には、ドープポリシリコン層が存在することができる。いくつかの実施形態では、ドープポリシリコン層の上面が、ｎウェルの上面よりも、ｎ型注入層のさらに上方に存在することができる。さらに、高濃度ドープｐ型層の第１の側に存在してゲート電極の下に存在するｎウェルの第１のチャネル領域を、高濃度ドープｐ型層の反対側に存在するｎウェルの第２の領域と実質的に同じ濃度にドープすることができる。この素子は、高濃度ドープｐ型層と少数キャリア転換半導体層の間の電気接続を含むこともできる。
【００２０】
本発明の別の実施形態によれば、ｎ型シリコンカーバイド注入層と、このｎ型シリコンカーバイド注入層上のｐ型シリコンカーバイドベース層と、ｎ型シリコンカーバイド注入層に対向する、ｐ型シリコンカーバイドベース層上のｐ型シリコンカーバイドドリフト層と、このｐ型シリコンカーバイドドリフト層の上部にあるシリコンカーバイドｎウェルと、ｐ型シリコンカーバイドベース層に対向する、ｐ型シリコンカーバイドドリフト層上のｎ型シリコン層と、シリコンカーバイドｎウェル及びｎ型シリコン層上のゲート絶縁層と、このシリコンカーバイドｎウェル及びｎ型シリコン層に対向する、ゲート絶縁層上のゲート電極とを含む高電力絶縁ゲートバイポーラ接合トランジスタが提供される。
【００２１】
いくつかの特定の実施形態では、これらのＩＧＢＴが、シリコンカーバイドｎウェルの上面内にｐ型シリコンカーバイドエミッタ層をさらに含むことができる。このような実施形態では、ｎ型シリコン層をｐ型シリコンカーバイドエミッタ層に電気的に接続することができる。シリコン層は、ｐ型シリコンカーバイドドリフト層とヘテロ接合を形成する少数キャリアダイバータを含むことができる。シリコン層の上面は、シリコンカーバイドｎウェルの上面よりも、ｎ型シリコンカーバイド基板のさらに上方に存在することができる。
【００２２】
本発明のさらに別の実施形態によれば、コレクタ領域、エミッタ領域、及びベース領域を含むシリコンカーバイドＢＪＴと、ソース領域、ドレイン領域及びゲート電極を含むシリコンカーバイドＭＯＳＦＥＴと、シリコンカーバイドＩＧＢＴのシリコンカーバイド層とｐ−ｎヘテロ接合を形成する、シリコンカーバイドＩＧＢＴの層構造内のドープ半導体層とを含む高電力絶縁ゲートバイポーラ接合トランジスタが提供される。ドープ半導体層は、ドープシリコン層を含むことができ、及び／又は少数キャリアダイバータとして機能することができる。ドープポリシリコン層の上面は、ＢＪＴのコレクタ領域の上面よりも、ＩＧＢＴのｎ型基板のさらに上方に存在することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のＩＧＢＴの簡易回路図である。
【図２】高電流密度でオンになってＩＧＢＴのラッチアップを引き起こすことがある寄生トランジスタを示す、図１の従来のＩＧＢＴのより完全な回路図である。
【図３】従来のｐチャネルＩＧＢＴの回路図である。
【図４】図３のｐチャネルＩＧＢＴを形成するために使用できる１対の単位セルの概略断面図である。
【図５】本発明のいくつか実施形態による、ｐチャネルＩＧＢＴの１対の単位セルの概略断面図である。
【図５Ａ】本発明のさらなる実施形態による、ｐチャネルＩＧＢＴの１対の単位セルの概略断面図である。
【図６Ａ】図３及び図４に示す素子の構造を有する従来のシリコンカーバイドＩＧＢＴのトップ電極の各々を流れるシミュレートした電流を示すグラフである。
【図６Ｂ】素子がオンになったときの素子の異なる領域を通る電流密度を示す、図６ＡのグラフでシミュレートしたＩＧＢＴの概略断面図である。
【図７Ａ】図５に示す素子の構造を有する本発明のいくつか実施形態によるシリコンカーバイドＩＧＢＴのトップ電極の各々を流れるシミュレートした電流を示すグラフである。
【図７Ｂ】素子がオンになったときの素子の異なる領域を通る電流密度を示す、図７ＡのグラフでシミュレートしたＩＧＢＴの概略断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態を示す添付図面を参照しながら本発明をより完全に説明する。本発明は、多くの異なる形態で具体化することができるが、本明細書に示す実施形態に限定されると解釈すべきではない。むしろ、これらの実施形態は、本開示を徹底的かつ完全なものとし、本発明の範囲を当業者に十分に伝えるように提供するものである。図面では、明確にするために、層及び領域のサイズ及び相対的サイズを誇張していることがある。ある要素又は層について、別の要素又は層に「接する（ｏｎ）」、「接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又は「結合される（ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合、これらが他の要素又は層に直接接し、接続され、又は結合されることもあり、或いは介在する要素又は層が存在することもある。対照的に、ある要素について、別の要素又は層に「直接接する（ｄｉｒｅｃｔｌｙ ｏｎ）」、「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合、介在する要素又は層は存在しない。本明細書で使用する「及び／又は（ａｎｄ／ｏｒ）」という用語は、関連する記載項目の１又はそれ以上のありとあらゆる組み合わせを含む。全体を通じて、同じ数字は同じ要素を示す。
【００２５】
本明細書では、様々な領域、層及び／又は要素を説明するために第１の（ｆｉｒｓｔ）及び第２の（ｓｅｃｏｎｄ）という用語を使用するが、これらの領域、層及び／又は要素をこれらの用語によって制限すべきではない。これらの用語は、１つの領域、層又は要素を別の領域、層又は要素と区別するために使用するものにすぎない。従って、本発明の範囲から逸脱することなく、後述する第１の領域、層又は要素を第２の領域、層又は要素と呼ぶことができ、同様に第２の領域、層又は要素を第１の領域、層又は要素と呼ぶこともできる。
【００２６】
さらに、本明細書では、図面に示すような１つの要素と別の要素の関係を説明するために、「下部の（ｌｏｗｅｒ）」又は「底部の（ｂｏｔｔｏｍ）」及び「上部の（ｕｐｐｅｒ）」又は「頂部の（ｔｏｐ）」などの相対語を使用することがある。相対語は、図面に示す位置付けに加え、素子の異なる位置付けを含むことを意図するものである。例えば、図面内の素子を回転させれば、他の要素の「下部」側に存在するものとしてと説明される要素は、この他の要素の「上部」側に位置付けられるようになる。従って、「下部の」という例示的な用語は、図の特定の位置付けに応じて「下部」及び「上部」という両方の位置付けを含むことができる。同様に、図の１つに描かれた素子を回転させれば、他の要素の「下方（ｂｅｌｏｗ）」又は「下位（ｂｅｎｅａｔｈ）」に存在するものとして説明される要素は、この他の要素の「上方（ａｂｏｖｅ）」に置かれるようになる。従って、「下方」又は「下位」という例示的な用語は、上方及び下方という両方の位置付けを含むことができる。
【００２７】
本明細書で使用する専門用語は、特定の実施形態を説明するためのものにすぎず、本発明を限定することを意図するものではない。本明細書で使用する単数形の「１つの（英文不定冠詞）」及び「その（英文定冠詞）」は、その文脈で別様に明確に示していない限り、複数形も含むことが意図される。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用する場合、上述した特徴、ステップ、動作、要素、及び／又は構成部品の存在を示すが、１又はそれ以上の他の特徴、ステップ、動作、要素、構成部品、及び／又はこれらの群の存在又は追加を除外するものではない。
【００２８】
本明細書では、概略図である断面図を参照しながら本発明の実施形態を説明する。このため、例えば製造技術及び／又は製造公差などの結果として生じる、図示の形状からの変化を予想すべきである。従って、本発明の実施形態は、本明細書に示す特定の形状の領域に限定されると解釈すべきではなく、例えば製造に起因する形状の偏差を含む。例えば、長方形として図示又は記載する領域が、通常の製造公差に起因して、丸みのある又は湾曲した特徴を有することもある。従って、図示の領域は事実上概略的なものであり、これらの形状は、素子の領域の正確な形状を示すことを意図するものでも、本発明の範囲を限定することを意図するものでもない。
【００２９】
特に定めがない限り、本明細書で使用する（技術用語及び科学用語を含む）全ての用語は、本発明が属する技術の当業者が一般に理解している意味と同じ意味を有する。一般に使用される辞書で定義されるような用語については、本開示及び関連技術との関連におけるこれらの意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではない。
【００３０】
シリコンカーバイドは、シリコンに比べて１０倍高い電界（Ｅ−ｆｉｅｌｄ）破壊を示すことができる広バンドギャップ半導体である。この高電界破壊に起因して、例えば高電圧４Ｈ−ＳｉＣスイッチング素子のドリフト領域の厚みは、同等の定格電圧を有するシリコン素子のドリフト領域の厚みの約１／１０とすることができる。従って、４Ｈ−ＳｉＣ高電圧バイポーラスイッチング素子では、ドリフト領域の厚みが減少することにより、ドリフト層の全伝導率変調を、シリコン素子で利用できるものよりも２桁分短い少数キャリア寿命によって達成することができる。４Ｈ−ＳｉＣ素子で薄いドリフト層を使用できることにより、ドリフト層内の蓄積電荷もシリコン素子と比べて１桁小さくなる。これらの蓄積電荷及び少数キャリア寿命の減少を踏まえると、高電圧４Ｈ−ＳｉＣバイポーラ素子は、同等の定格電圧を有するシリコン素子に比べて、ターンオフ特性を最大３桁改善することができる。
【００３１】
さらに、４Ｈ−ＳｉＣドリフト層のドーピング濃度が比較的高く、熱の発生がごく少ないことにより、４Ｈ−ＳｉＣを使用して（例えば１５ｋＶを上回る）極めて高い阻止電圧を有するパワー素子を製造できる一方で、シリコンパワー素子の最大阻止電圧はこれよりも（例えば約１２ｋＶに）制限される。従って、（１３．８ｋＶ〜６９ｋＶなどの）中電圧駆動用途では、４Ｈ−ＳｉＣパワー素子を利用することにより、必要な阻止電圧を供給するために必要な総電力成分量を大幅に減少させることができる。
【００３２】
１２ｋＶの阻止電圧を有するシリコンカーバイドｎチャネル及びｐチャネルＩＧＢＴを、４Ｈ−ＳｉＣに基づいて示した。これらの４Ｈ−ＳｉＣ ＩＧＢＴは、ドリフト層が伝導率変調されるため、優れたオン状態電流密度を示す。同時に、これらのＩＧＢＴは、制御しやすいＭＯＳゲートを採用し、スイッチング特性がサイリスタよりもかなり高速である。
【００３３】
図３は、従来のｐチャネルＩＧＢＴ１００の回路図である。図４は、図３の従来のＩＧＢＴ１００の２つの単位セルの実施構成の断面図である。
【００３４】
図３に示すように、ＩＧＢＴ１００は、ベース１１２、エミッタ１１４及びコレクタ１１６を有するＮＰＮシリコンカーバイドパワーＢＪＴ１１０を含む。ＩＧＢＴ１００は、ゲート１２２、ソース１２４及びドレイン１２６を有するシリコンカーバイドパワーＭＯＳＦＥＴ１２０をさらに含む。シリコンカーバイドパワーＭＯＳＦＥＴ１２０のソース１２４は、シリコンカーバイドパワーＢＪＴ１１０のベース１１２に電気的に接続され、シリコンカーバイドパワーＭＯＳＦＥＴ１２０のドレイン１２６は、シリコンカーバイドパワーＢＪＴ１１０のコレクタ１１６に電気的に接続される。図３に示すように、慣例により、ＢＪＴ１１０のコレクタ１１６はＩＧＢＴ１００のエミッタ１０４であり、ＢＪＴ１１０のエミッタ１１４はＩＧＢＴ１００のコレクタ１０６である。ＭＯＳＦＥＴ１２０のゲート１２２は、ＩＧＢＴ１００のゲート１０２としても機能する。
【００３５】
ＩＧＢＴ１００は、以下のように動作することができる。ＩＧＢＴ１００のゲート１０２には、パワーＭＯＳＦＥＴ１２０にゲートバイアス電圧を印加するための外部駆動回路１３０が接続される。この外部駆動回路１３０が、ＭＯＳＦＥＴ１２０の閾値電圧よりも高い電圧をＩＧＢＴ１００のゲート１０２に印加すると、ゲート１０２の下に、ＩＧＢＴ１００のｐ+エミッタ１０４（すなわち、ＢＪＴの１１０コレクタ１１６）をＢＪＴ１１０のベース１１２に電気的に接続するチャネル１２８として機能する反転層が形成される。ｐ+エミッタ領域１０４からチャネル１２８を通じてベース１１２にホールが注入される。このホール電流は、ＢＪＴ１１０を駆動するベース電流として機能する。このホール電流に応答して、ＩＧＢＴ１００のコレクタ１０６（すなわち、ＢＪＴ１１０のエミッタ１１４）からベース１１２を通じてＩＧＢＴ１００のエミッタ１０４（すなわち、ＢＪＴ１１０のコレクタ１１６）に電子が注入される。従って、シリコンカーバイドパワーＭＯＳＦＥＴ１２０は、シリコンカーバイドパワーＢＪＴ１１０を電流駆動素子から電圧駆動素子に変更し、これにより外部駆動回路１３０を単純化することができる。シリコンカーバイドパワーＭＯＳＦＥＴ１２０は、駆動トランジスタとして機能し、シリコンカーバイドパワーＢＪＴ１１０は、ＩＧＢＴ１００の出力トランジスタとして機能する。
【００３６】
図４は、（ａ）図３のパワーＭＯＳＦＥＴ１２０の一部を形成するために使用される２つの個々のＭＯＳＦＥＴ１２０’、及び（ｂ）図３のパワーＢＪＴ１１０の一部を形成するために使用される２つの個々のＢＪＴ１１０’の概略断面図である。パワーＩＧＢＴ１００を形成するために、複数の個々のＭＯＳＦＥＴ１２０’が平行に実装され、複数の個々のＢＪＴ１１０’が平行に実装されていることが理解できよう。いくつかの実施形態では、個々のＭＯＳＦＥＴ１２０’を個々のＢＪＴ１１０’と空間的に分離できるのに対し、他の実施形態では、個々のＭＯＳＦＥＴ１２０’と個々のＢＪＴ１１０’を素子全体にわたって混合することができる。いずれにせよ、個々のＭＯＳＦＥＴ１２０’と個々のＢＪＴ１１０の組み合わせを、機能上ＩＧＢＴ１００の単位セル１００’と見なすことができる。
【００３７】
図４に示すように、ＭＯＳＦＥＴ１２０’及びＢＪＴ１１０’を、同じバルク単一結晶ｎ型シリコンカーバイド基板１４０上に形成することができる。いくつかの実施形態では、基板１４０を省くことができる。基板１４０上には、ｐ+シリコンカーバイドフィールドストッパ層１４５が設けられる。ｐ型フィールドストッパ層１４５をエピタキシャルに成長させ、例えば約０．２ミクロンの厚みとし、約５×１０17ｃｍ-3の濃度にドープすることができる。フィールドストッパ層１４５上には、低濃度ドープｐ型（ｐ−）シリコンカーバイドドリフト層１５０が設けられる。ｐ型ドリフト層１５０は、例えば、約２×１０14ｃｍ-3の濃度でドープした１００マイクロメータ（μｍ）の厚みのエピタキシャル層とすることができる。低濃度ドープドリフト層１５０における少数キャリア寿命は、約２マイクロ秒（μｓ）である。ドリフト領域１５０上には、やはりエピタキシャルに成長できるｐ型シリコンカーバイド電流拡散層１５５が設けられる。ｐ型シリコンカーバイド電流拡散層１５５の上面には、１対のシリコンカーバイドｎウェル１６０が設けられる。個々のｎウェル１６０の中心部には、ｐ+シリコンカーバイドエミッタ領域１０４’が形成される。ｐ+シリコンカーバイドエミッタ領域１０４’に隣接する個々のｎウェル１６０の上部には、高濃度ドープｎ+シリコンカーバイド層１６５を形成することもできる。個々の単位セルのｎ+シリコンカーバイド領域１６５及びｐ+シリコンカーバイド領域１０４’に接触するように抵抗接点１７５が形成され、ｎ+シリコンカーバイド基板１４０の裏側には抵抗接点１８０が形成される。ｐ型シリコンカーバイド電流拡散層１５５、ｎウェル１６０の頂部、及びｐ+シリコンカーバイドエミッタ領域１０４’上を覆って、シリコン酸化層などのゲート絶縁層１７０が形成される。最後に、このゲート絶縁層１７０上に、例えばシリコンカーバイド層などのＭＯＳＦＥＴゲート１２２’が形成される。上述したように、このＭＯＳＦＥＴゲート１２２’は、単位セル１００’のゲート１０２’としても機能する。これにより、ｎウェル１６０の各々のｐ+エミッタ領域１０４’とｐ型電流拡散層１５５の間にＭＯＳＦＥＴチャネルが定められる。
【００３８】
キャリア濃度に関しては、上述したｐ+及びｎ+導電型領域及びエピタキシャル層を、過度の製造欠陥を引き起こさずに可能な限り高濃度にドープすることができる。ｐ型シリコンカーバイド領域を生成するのに適したドーパントには、アルミニウム、ホウ素又はガリウムがある。ｎ型シリコンカーバイド領域を生成するのに適したドーパントには、窒素及びリンがある。
【００３９】
ｐ+シリコンカーバイド領域１０４’は、ＩＧＢＴ１００の各それぞれの単位セル１００’のエミッタとして（及び、各ＩＧＢＴ１００’の一部であるＢＪＴ１１０’のコレクタ１１６として）機能する。ｐ型シリコンカーバイド層１４５、１５０、１５５は、ＢＪＴ１１０’のベース１１２’として機能し、ｎ+シリコンカーバイド基板１４０は、ＢＪＴ１１０’のエミッタ１１４’及びＩＧＢＴ１００’のコレクタ１０６’として機能する。ｐ+シリコンカーバイド領域１０４’は、それぞれのＭＯＳＦＥＴ１２０’のドレイン領域１２６’として機能し、ｐ型シリコンカーバイド電流拡散層１５５は、ＭＯＳＦＥＴ１２０’のソース領域１２４’として機能する。ｐ+シリコンカーバイド領域１０４’とｐ型シリコンカーバイド電流拡散層１５５の間のｎウェル１６０の上部は、それぞれのＭＯＳＦＥＴ１２０’のチャネル１２８’を含む。
【００４０】
図３及び図４には、本発明の実施形態によるｐチャネルＩＧＢＴ１００の単位セル１００’の構造を示しているが、本発明の別の実施形態によるｎチャネルＩＧＢＴを提供することもできる。例えば、このような１つの実施形態では、半導体層の各々の極性が逆になることを除き、図４に示すものと同じ構造のｎチャネルＩＧＢＴの単位セルを提供することができる。
【００４１】
以下、再び図４を参照しながら、単位セル１００’の動作について説明する。ＭＯＳＦＥＴ１２０’の閾値電圧を上回るバイアス電圧がゲート１２２’に印加されると、図４の「ホール電流」とラベル表示した矢印で示すように、各ＭＯＳＦＥＴ１２０’のチャネル１２８’を横切ってＢＪＴ１１０’のベースにホール電流が流れる。このベース電流のｐ型電流拡散層１５５を通る垂直伝導は、ｎウェル１６０間に定められたＪＦＥＴ領域を通る。このベース電流に応答して、各ＢＪＴ１１０’のコレクタ１１６’（すなわち、図４のＳｉＣ領域１６５）からｎウェル１６０を通じて個々のＢＪＴ１１０’のエミッタ１１４’（すなわち、図４の基板１４０）に電子電流が流れる。
【００４２】
相互コンダクタンス及び最大制御可能電流密度は、ｎチャネルＩＧＢＴよりもｐチャネルＩＧＢＴの方がかなり高い。この相違は、ホールに対する電子のキャリア移動度、すなわち、μe,bulk／μh,bulkによって説明することができ、４Ｈ−ＳｉＣでは約１０になる。ＩＧＢＴにおける電子電流とホール電流の比率は、キャリア移動度によって決定される。従って、４Ｈ−ＳｉＣでは、極性に関係なく、ホール電流よりも電子電流の方が約１０倍大きい。ｎチャネル４Ｈ−ＳｉＣ ＩＧＢＴでは、（電子電流が優位を占めているので）電流のほとんどがＭＯＳＦＥＴチャネルを流れ、従ってｎ型４Ｈ−ＳｉＣ ＩＧＢＴの相互コンダクタンス及び飽和電流（ＩDSS）を、ＭＯＳＦＥＴチャネル移動度によって制限することができる。対照的に、４Ｈ−ＳｉＣｐチャネルＩＧＢＴのＭＯＳＦＥＴチャネルは、総電流のほんのわずかを運ぶにすぎず、電流のほとんどは広いベースＮＰＮ ＢＪＴのコレクタを流れ、この結果、利得が大幅に向上して飽和電流がかなり高くなる。
【００４３】
ドリフト層の伝導率変調は、（基板からなどの）裏側からの少数キャリアの注入、及び注入された少数キャリアの拡散距離に依存する。温度が上昇するにつれ、同様にキャリア寿命も延びる。しかしながら、さらに速い速度で温度が上昇すると移動度は減少し、従って温度の上昇とともに拡散距離が減少する。４Ｈ−ＳｉＣバイポーラ素子では、より高い電子の移動度に起因して、同じキャリア寿命であれば、ホールの拡散距離よりも電子の拡散距離の方が約３倍大きい。従って、（ホールが少数キャリアである）ｎチャネルＩＧＢＴよりも、（電子が少数キャリアである）ｐチャネルＩＧＢＴの動作温度の範囲全体にわたってドリフト層の全伝導率変調を維持する方がずっと容易である。
【００４４】
上述したように、残念ながらＩＧＢＴは、ある環境下でラッチアップを生じ得る寄生サイリスタを含む。例えば、図４を参照すると、単位セル１００’を流れる電子電流が増加するにつれ、個々のｎウェル領域１６０と、これに関連するｐ+エミッタ領域１０４’との間に電圧差が生じる。この電圧差が閾値量（例えば典型的なシリコンカーバイドＩＧＢＴでは約２．７ボルト）に達すると、ｎウェル領域１６０及びｐ+エミッタ領域１０４’により形成されるｐ−ｎ接合がオンになる。こうなると、たとえゲート１２２’に印加されるバイアス電圧を取り除いても、コレクタ１１６’からエミッタ１１４’に電子電流が流れ続けるようになる。従って、この閾値電流密度に達するとＩＧＢＴ１００の制御が失われる恐れがあるので、ＩＧＢＴ１００は、ｐ−ｎ接合をオンにするのに必要な電流密度未満の電流密度でしか使用することができない。
【００４５】
シリコンベースのＩＧＢＴにも、制御可能な電流密度に関する制限があるが、通常、シリコンにおける電子移動度はホール移動度の２〜３倍であり、これに対して、上述したように、４Ｈ−ＳｉＣベースＩＧＢＴのドリフト領域では、通常、電子移動度はホール移動度の１０倍を超える。この結果、シリコンカーバイドＩＧＢＴでは、電流の大部分が、コレクタ１１６’からｎウェル１６０を通じてエミッタ１１４’に流れる電子電流で構成される。従って、シリコンカーバイド内の電子及びホール移動度の顕著な違いに起因して、ラッチアップを引き起こすｎウェルを流れる電流がより急速に形成されるので、本質的にシリコンカーバイドＩＧＢＴの方がラッチアップしやすい傾向にある。
【００４６】
本発明の実施形態によれば、少数キャリア転換経路又は「少数キャリアダイバータ」として機能するシリコン層を有する高電圧シリコンカーバイドＩＧＢＴが提供される。本発明の実施形態によるシリコンカーバイドＩＧＢＴ内に提供されるシリコン層は、素子を通じてかなりの割合の少数キャリア電流を運ぶことができる伝導経路を提供することができ、これによりＩＧＢＴ構造のラッチアップの際に寄生サイリスタを形成するのに必要な、素子のオン状態電流密度が増加する。この結果、本発明の実施形態によるシリコンカーバイドＩＧＢＴは、制御可能な電流密度を大幅に増やすことができる。
【００４７】
シリコンＩＧＢＴにおけるラッチアップを減少させる１つの技法は、ゲートの下に少数電流転換経路として機能するｎウェルを配置することである。この少数電流転換経路には（５０パーセントなどの）かなりの量の少数電流が流れることができ、これによりｐ−ｎ接合部を通る電流フローが減少し、寄生サイリスタのラッチアップを伴わずに電流密度を大きくすることができる。
【００４８】
シリコンカーバイドＩＧＢＴでは、素子のゲートの下にシリコンカーバイドｎウェルを形成して、このような少数電流転換経路を提供することができる。しかしながら、セルピッチは大幅に増加する。対照的に、シリコンカーバイドＩＧＢＴ内にシリコンｎウェルを少数電流転換経路として形成した場合、狭いセルピッチを保持することができ、ゲートソース容量ＣＧＳも同様に減少する。
【００４９】
本発明の実施形態によれば、セル内に少数キャリアダイバータを有する単位セルを含むシリコンカーバイドＩＧＢＴが提供される。エピタキシャル素子構造にｐ−ｎヘテロ接合を提供することによって少数キャリアダイバータを形成することができ、少数キャリアダイバータを形成する半導体層は、シリコンカーバイドホモ接合の拡散電位よりも低い拡散電位を有する（本明細書では、「ホモ接合」とは、同じ基材から形成される２つの層のｐ−ｎ接合のことを意味する）。例えば、いくつかの実施形態では、エピタキシャル素子構造に、素子のドリフト領域の導電型とは逆の導電型を有するポリシリコン膜を設けることによって少数キャリアダイバータを形成することができる。従って、例えば、本発明の実施形態によるｐチャネルＩＧＢＴでは、少数キャリアダイバータをｎ型シリコン膜で構成することができる。少数キャリアダイバータにより提供される伝導経路は、かなりの量の総少数キャリア電流を素子のｎウェルから離して転換させることができ、従って、素子内に存在する寄生サイリスタのラッチアップの発生を飛躍的に抑えることができる。従って、本発明の実施形態によるパワーシリコンカーバイドＩＧＢＴは、制御可能な電流密度を増加させることができた。
【００５０】
いくつかの実施形態によれば、（一例としてｐ−ＩＧＢＴ構造を使用する）素子内でイオン注入により少数キャリアダイバータを形成してｐ−ｎ接合を形成する代わりに、例えば、導電層によってＩＧＢＴのエミッタに電気的に接続されるｎ+ポリシリコン／ｐ型シリコンカーバイドヘテロ接合が形成される。このｎ+ポリシリコン／ｐ型シリコンカーバイドヘテロ接合をＪＦＥＴギャップ領域に配置して、少数キャリア電流（すなわち、ｐチャネルＩＧＢＴ場合には電子電流）を埋め込みｎウェルから離して転換させる。ｎ型ポリシリコンとｐ型シリコンカーバイドの間の拡散電位は、例えば約１．２Ｖとすることができる。対照的に、シリコンカーバイドホモ接合の拡散電位は、例えば約２．７Ｖとすることができる。
【００５１】
いくつかの本発明の実施形態によるｐ型４Ｈ−ＳｉＣ ＩＧＢＴの１対の単位セル２００を図５の断面図に示す。図５に示す単位セル２００は、例えば１５ｋＶの阻止能力を有するＩＧＢＴの一部とすることができる。単位セル２００を一部とするＩＧＢＴは、図３に示すＩＧＢＴ１００と同じ回路図を有することができる。
【００５２】
図５に示すように、単位セル２００は、高濃度ドープｎ+４Ｈシリコンカーバイド基板２４０上に形成される。シリコンカーバイド基板２４０上には、中濃度ドープｎ型シリコンカーバイド注入層２４５が、例えばエピタキシャル成長によって形成される。このｎ型シリコンカーバイド注入層２４５上には、中濃度ドープｐ型シリコンカーバイドベース層２５０が形成される。このｐ型シリコンカーバイドベース層２５０上には、例えば、約１５０マイクロメータの厚みを有する（約１×１０14ｃｍ-3以下などの)低濃度ドープｐ型ドリフトシリコンカーバイド層２５５が形成される。層２４５、２５０及び２５５は、全て４Ｈ−ＳｉＣ層を含むことができる。
【００５３】
さらに図５に示すように、ｐ型シリコンカーバイドドリフト層２５５の上面には、１対のシリコンカーバイドｎウェル２６０が設けられる。各シリコンカーバイドｎウェル２６０の中心部には、高濃度ドープｐ+シリコンカーバイドエミッタ領域２０４が形成される。個々のｐ+シリコンカーバイド領域２０４上、及び個々のシリコンカーバイドｎウェル２６０の一部の上に、抵抗接点２７５が形成される。ｎ+シリコンカーバイド基板２４０の裏面には、抵抗接点２８０が形成される。ｐ-シリコンカーバイドドリフト層２５５、各ｎウェル２６０の一部、及び各ｐ+シリコンカーバイドエミッタ領域２０４の一部を覆って、シリコン酸化層などのゲート絶縁層２７０が形成される。最後に、このゲート絶縁層２７０上に、例えばシリコンカーバイド層などのゲート２２２が形成される。これにより、ｎウェル２６０の各々のｐ+エミッタ領域２０４とｐ型シリコンカーバイドドリフト層２５５の間にＭＯＳチャネルが定められる。
【００５４】
素子のＭＯＳチャネルを流れる電流は、ホール電流よりも電子電流の方が約１桁多いので、単位セル２００を含むＩＧＢＴは、大幅な利得増大をもたらす。ｎチャネル４Ｈ−ＳｉＣ ＭＯＳパワー素子又はｐチャネル４Ｈ−ＳｉＣ ＭＯＳパワー素子の両方では、通常、ゲート誘電体（すなわち、図５のゲート絶縁層２７０）に非常に高い電界を印加して素子をオンにし、低ＭＯＳ有効チャネル移動度を補償するので、この利得増大の特性は素子の信頼性にとって重要な意味を持つ。ｐチャネルＩＧＢＴ内のＭＯＳチャネルにはわずかな電流しか流れないのに対し、バイポーラトランジスタのＮＰＮ構造にはオン状態電流の大部分が流れるので、ゲート誘電体層に著しく低い電界を印加する一方で、適度に高いオン状態電流密度を達成することができる。従って、ゲート誘電体の信頼性を実質的に改善することができる。しかしながら、上述したように、この利得増大によって素子のＮＰＮ構造を通る電流が増加することにより、寄生サイリスタのラッチアップの可能性も高まる。従って、素子におけるラッチアップのリスクを低減又は最小化するように注意しなければならない。
【００５５】
素子がサポートできる制御可能な電流密度を増加させるために、図５のＩＧＢＴ２００は、ｐ型シリコンカーバイドドリフト層２５５とヘテロ接合を形成するｎ+ポリシリコン層２９０をさらに含む。このポリシリコン層２９０を、例えば化学蒸着又はスパッタリングにより、シリコンカーバイドｎウェル２６０間のＪＦＥＴギャップ領域内のｐ型シリコンカーバイドドリフト層２５５上に形成することができる。図５に示すように、いくつかの実施形態では、ポリシリコン層２９０の底面がｎウェル２６０の上面と実質的に整列するようにして、ｐ型シリコンカーバイドドリフト層２５５の上面上にポリシリコン層２９０を形成することができる。図５Ａに示すように、他の実施形態では、ｐ型シリコンカーバイドドリフト層２５５の中心部を窪ませて、ドリフト層２５５の凹領域内にポリシリコン層２９０を形成することができる。このような実施形態では、基板２４０の上方で、ポリシリコン層２９０の上面をｎウェル２６０の上面の高さとほぼ同じにすることができる。図５及び図５Ａの両方の実施形態では、ポリシリコン層２９０をエミッタ領域２０４に電気的に接続して、基板２４０からエミッタ領域２０４までの、ポリシリコン層２９０を流れる電流路を提供することができる。いくつかの実施形態では、ポリシリコン層２９０とエミッタ領域２０４の間の電気接続部を、例えば図５に示す平面外の素子セルの隅に配置することができる。
【００５６】
図５及び図５Ａの両方の実施形態では、ポリシリコン層２９０が、少数キャリア電流の大部分を埋め込みｎウェル２６０から離して転換できる少数電流ダイバータとして機能する。ｎウェル２６０の電圧降下は、ｎウェルを通過する電流密度の関数であり、少数電流ダイバータ２９０が寄生サイリスタのラッチアップの発生を飛躍的に減少させることができるので、素子の制御可能な電流密度が潜在的に増加する。
【００５７】
上述したように、図５の実施形態では、ドリフト層２５５の上面上に、ｎウェル２６０間に配置されたドリフト層２５５のＪＦＥＴ領域の上方に存在するようにポリシリコン層２９０が形成される。代わりに、図５Ａの実施形態の場合のように、少数電流ダイバータ２９０をＪＦＥＴ領域内に配置した場合、ドリフト層２５５のＪＦＥＴ領域を通るベース電流を運ぶチャネルの幅が狭くなり、これによりＪＦＥＴ領域内の抵抗が増加することがある。この抵抗の増加は、ＩＧＢＴのベース電流を減少させるように機能し、これがさらに素子全体の少数電流密度を減少させることがある。従って、図５の実施形態のように、ＪＦＥＴ領域の上方にポリシリコン層２９０を形成することにより、ドリフト層２５５のＪＦＥＴ領域内の抵抗の増加を抑えることができ、素子が大きな電流密度をサポートできるようになる。
【００５８】
少数キャリアダイバータ２９０は、ゲート電極がゲート絶縁層を通じてｐ型ドリフト層２５５と直接重なる度合いも減少させる。この結果、少数キャリアダイバータ２９０を含めることにより、ゲート駆動回路がＩＧＢＴをオンにするために供給しなければならない電力を低減できるようになる。従って、本発明の実施形態によるＩＧＢＴは、恒常的なゲート駆動のために、スイッチング速度を速めることができる。
【００５９】
図５に示すように、いくつかの実施形態では、ポリシリコン層２９０の上方及び／又は側方に存在するゲート絶縁層２７０の中心部の方を、ｎウェル２６０及びｐ+シリコンカーバイド層２０４を覆って拡がるゲート絶縁層２７０の外側部分よりも厚くすることができる。この厚くした酸化層により、ゲート絶縁層２７０の中心部に印加される高電界を考慮した場合に生じ得る酸化層の劣化の影響を抑えることができる。
【００６０】
図６Ａは、図３及び図４の構造を有する従来の４Ｈ−ＳｉＣ ＩＧＢＴのトップ電極（すなわち、図４の単位セル１００’における電極１７５）の各々を通るシミュレートした電流フローを示すグラフである。図６Ｂは、図３のＩＧＢＴ構造の単位セルの、ＩＧＢＴが「オン」状態のときの素子の異なる領域を通る電流密度を示す簡略断面図である。図６Ａ及び図６Ｂに示すように、高ドレイン電圧（すなわち、基板に印加される電圧）では、電流の大部分が、ｎウェル１６０及びｎ+シリコンカーバイド領域１６５を流れる電子電流である。例えば、−２０ボルトのドレイン電圧では、ｎ+シリコンカーバイド領域１６５を流れる電子電流が約３０Ａ／ｃｍ2であるのに対し、ｐ+シリコンカーバイド領域１０４を流れるベースホール電流は１５Ａ／ｃｍ2未満である。上述したように、ｎウェル１６０及びｎ+シリコンカーバイド領域１６５を通る電流が大きくなるにつれ、ＩＧＢＴは、寄生サイリスタの結果としてラッチアップする可能性がある。
【００６１】
相対的に、図７Ａに、図５ＡのＩＧＢＴ２００の構造を有する本発明の実施形態による４Ｈ−ＳｉＣ ＩＧＢＴのトップ電極の各々を通るシミュレートした電流フローを示している。図７Ｂは、図５ＡのＩＧＢＴ構造の、ＩＧＢＴが「オン」状態のときの素子の異なる領域を通る電流密度を示す簡略断面図である。図７Ａ及び図７Ｂに示すように、高ドレイン電圧（すなわち、基板に印加する電圧）では、ポリシリコン少数電流ダイバータ２９０を流れる電子電流の量は、ｎウェル２６０及びｎ+シリコンカーバイド領域２６５の一方を流れる電子電流の量とほぼ等しい。このことは、相当量の電子電流がｎウェル２６０及びｎ+シリコンカーバイド領域２６５から離れて転換され、これによりラッチアップの可能性が低下する一方で、素子を通じて大きな電流密度をサポートしていることを示す。この結果、ｎ+ポリシリコン／ｐシリコンカーバイド／ｎ基板構造を有するトランジスタのコレクタ電流を表す総順方向電流の約３分の１が、素子のベースを導電する。従って、本発明のいくつかの実施形態による少数電流ダイバータを含めた結果、ラッチアップ電流密度を大幅に改善することができる。
【００６２】
図５及び図５Ａの素子には、本発明の範囲から逸脱することなく数多くの変更を行うことができる。例えば、図５及び図５Ａに示すシリコンカーバイドＩＧＢＴが各々平面構造を有するのに対し、トレンチ構造を有するＭＯＳＦＥＴゲートを備えたＩＧＢＴに、本発明の実施形態による少数キャリアダイバータを同様に含めることもできる。別の例として、上述したＩＧＢＴがシリコンカーバイドＩＧＢＴで構成されるのに対し、他の実施形態では、シリコンカーバイドとは異なる広バンドギャップ半導体を使用することができ、及び／又は単結晶シリコン、シリコンゲルマニウムなどのポリシリコン以外の材料で少数キャリアダイバータを形成できることも同様に理解されよう。さらに他の実施形態では、少数キャリアダイバータの形状及び／又は位置が、図５及び図５Ａに示す形状及び位置と異なってもよい。従って、これらの実施形態は限定を意図するものではなく、むしろ本発明の例示的な実施形態を例示するものであると理解されたい。
【００６３】
上述したように、本発明の実施形態によるＩＧＢＴは、ｎウェル外部に電流のかなりの部分の経路を定めることができ、これにより、素子がラッチアップのリスクを高めずに、より大きな電流密度をサポートできるようになる。また、ポリシリコン少数電流ダイバータがコレクタからゲートを保護するので、ゲートドレイン入力容量を低減することができ、これによりゲート電荷を大幅に低減することができる。さらに、本発明の実施形態によるｐチャネルＩＧＢＴでは、非常に大きな電子電流がもたらす利得増大により、低いゲート電界を印加して素子をオンにすることができるようになる。高電界を繰り返し印加することにより、素子のゲート酸化物が時間とともに劣化する可能性があるので、本発明の実施形態によるｐチャネルＩＧＢＴに低い電界を印加できることにより、素子の安定性及び／又は信頼性を改善することができる。また、上述したＩＧＢＴを製造するための製造過程は、従来のＩＧＢＴの製造過程と一致する。
【００６４】
以上、主にシリコン少数キャリアダイバータを含むシリコンカーバイド素子に関して本発明を説明したが、他の実施形態では、この素子は、例えば窒化ガリウム、セレン化亜鉛、又は他のいずれかのＩＩ〜ＶＩ族又はＩＩＩ〜Ｖ族の広バンドギャップ化合物半導体などの、シリコンカーバイド以外の広バンドギャップ半導体を有することができると理解されたい。本明細書では、広バンドギャップという用語は、少なくとも１.４ｅＶのバンドギャップを有するいずれかの半導体を含む。少数キャリアダイバータがシリコン以外の半導体を含むことができることも同様に理解されるであろう。
【００６５】
特定の図を参照しながら上記の実施形態を説明したが、本発明のいくつかの実施形態は、追加の及び／又は介在する層、構造、又は要素を含むことができ、及び／又は特定の層、構造、又は要素を削除できることを理解されたい。本発明のいくつかの例示的な実施形態について説明したが、当業者であれば、本発明の新規の教示及び利点から大きく逸脱することなく、この例示的な実施形態に多くの修正を行えることを容易に理解するであろう。従って、特許請求の範囲に定義される本発明の範囲には、全てのこのような修正が含まれることを意図している。従って、上述の内容は本発明の例示であり、開示した特定の実施形態に限定されると解釈すべきではなく、添付の特許請求の範囲には、開示した実施形態に対する修正及びその他の実施形態が含まれることを意図している。本発明は以下の特許請求の範囲により定義され、これには特許請求の範囲の同等物が含まれる。
【符号の説明】
【００６６】
２００ 単位セル
２０４ ｐ+ＳｉＣ
２１０ ＢＪＴ
２２０ ＭＯＳＦＥＴ
２２２ ゲート
２４０ ｎ+ＳｉＣ基板
２４５ ｎＳｉＣ注入層
２５０ ｐＳｉＣベース層
２５５ ｐＳｉＣドリフト層
２６０ ＳｉＣ ｎウェル
２７０ ゲート絶縁層
２７５ 抵抗接点
２９０ ｎ+Ｓｉ
【技術分野】
【０００１】
〔関連出願との相互参照〕
本出願は、２００９年６月２日に出願された米国仮出願特許第６１／１８３，２１９号に対して米国特許法第１１９条（ｅ）に基づく優先権を主張するものであり、該特許出願の内容はその全体が記載されているかのように引用により本明細書に組み入れられる。
【０００２】
本発明は、半導体素子に関し、より詳細には、高電圧絶縁ゲートバイポーラ接合トランジスタに関する。
【背景技術】
【０００３】
モータ駆動、機器制御、ロボット、照明バラスト、及びその他の用途における回路は、多くの場合、大きな電流を運んで高い阻止電圧をサポートできる半導体スイッチング素子を必要とする。バイポーラ接合トランジスタ（「ＢＪＴ」）は、比較的大きな出力電流を処理して比較的高い阻止電圧をサポートする能力により、多くの高電力用途に最適なスイッチング素子となっている。
【０００４】
当業者にはよく知られているように、ＢＪＴは、ドープ半導体材料で構成される三端子素子である。ＢＪＴは、半導体材料内に、互いにごく接近して形成された２つのｐ−ｎ接合部を含む。動作時には、ｐ−ｎ接合部の一方に隣接する半導体材料の第１の領域（エミッタと呼ばれる）に電荷キャリアが入る。電荷キャリアの大半は、他方のｐ−ｎ接合部に隣接する半導体材料の第２の領域（コレクタと呼ばれる）から素子を出る。コレクタ及びエミッタは、半導体材料の同じ導電型を有する領域内に形成される。コレクタとエミッタの間には、ベースとして知られている半導体材料の第３の領域が位置し、この領域は、コレクタ及びエミッタの導電型とは逆の導電型を有する。従って、ＢＪＴの２つのｐ−ｎ接合部は、コレクタがベースに接触する箇所、及びベースがエミッタに接触する箇所に形成される。ＢＪＴのベースを通じて小電流を流すことにより、比例的により大きな電流がエミッタからコレクタに流れる。
【０００５】
ＢＪＴは、「ＰＮＰ」素子であっても、又は「ＮＰＮ」素子であってもよい。ＰＮＰ ＢＪＴでは、エミッタ及びコレクタが半導体材料のｐ型領域に形成され、この２つのｐ型領域の間に位置する半導体のｎ型領域にベースが形成される。ＮＰＮ ＢＪＴでは、エミッタ及びコレクタが半導体材料のｎ型領域に形成され、この２つのｎ型領域の間に位置する半導体のｐ型領域にベースが形成される。
【０００６】
トランジスタのベースを通じて電流を流すことによってＢＪＴが「オン」になる（すなわち、エミッタからコレクタに電流が流れるようにバイアスがかかる）という点で、ＢＪＴは電流制御素子である。例えば、ＮＰＮ ＢＪＴでは、通常、ベースに正電圧を印加してベース−エミッタのｐ−ｎ接合部に順方向バイアスをかけることにより、トランジスタがオンになる。素子にこのようにバイアスがかかると、トランジスタのベースにホールが流れ込み、これらがエミッタに注入される。ベースはｐ型領域であり、このような領域ではホールが「通常の」電荷キャリアであることから、ホールは「多数キャリア」と呼ばれる。同時に、エミッタからベースに電子が注入され、コレクタへ向けて拡散する。ｐ型ベース領域では、電子は通常の電荷キャリアではないので、これらの電子は「少数キャリア」と呼ばれる。
【０００７】
素子のベースは、ベースとエミッタの間を流れる多数キャリアと再結合する少数キャリア（すなわち、ＮＰＮ ＢＪＴのエミッタからベースに注入される電子）の割合を最小にするために、比較的薄い領域となるように形成される。コレクタに正電圧を印加することにより、コレクタ−ベース間のｐ−ｎ接合部に逆方向バイアスが加わる。これにより、エミッタからベースに注入される電子のコレクタへの掃引が容易になる。エミッタ−コレクタ間電流には電子及びホール電流の両方が含まれるので、この素子は「バイポーラ」素子と呼ばれる。素子のベースを流れる電流の大部分が、エミッタ−コレクタ間電流を制御する。
【０００８】
ＢＪＴは、素子を「オン」状態に保持するために、（コレクタ電流の１／５〜１／１０などの)比較的大きなベース電流を必要とすることがある。高電力ＢＪＴのコレクタ電流が大きくなると、一般にベース電流需要も大きくなる。高電力ＢＪＴが必要とし得る比較的大きなベース電流を供給するために、比較的複雑な外部駆動回路が必要となることもある。これらの駆動回路を使用して、トランジスタを「オン」状態と「オフ」状態の間で切り替える電流をＢＪＴのベースに選択的に供給する。
【０００９】
高電力用途におけるスイッチング素子として使用できる別の周知のタイプの半導体トランジスタに、パワー金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）がある。パワーＭＯＳＦＥＴは、素子のゲート電極にゲートバイアス電圧を印加することにより、オン又はオフになることができる。例えば、ｎ型ＭＯＳＦＥＴは、ゲート電極に正のバイアスが加わることに応答して素子のｐ型チャネル領域に導電性ｎ型反転層が形成されるとオンになる。この反転層は、ＭＯＳＦＥＴのｎ型ソース領域とドレイン領域を電気的に接続し、この結果これらの間の多数キャリアの伝導を可能にする。
【００１０】
パワーＭＯＳＦＥＴのゲート電極は、薄い絶縁層によってチャネル領域から分離される。ＭＯＳＦＥＴのゲートがチャネル領域から絶縁されるので、ＭＯＳＦＥＴを導電状態に保持するため、又はＭＯＳＦＥＴをオン状態とオフ状態の間で切り替えるためには、最小限のゲート電流があればよい。ゲートは、チャネル領域とともにキャパシタを形成するので、スイッチング中はゲート電流が低く保たれる。従って、スイッチング中には最小限の充電電流及び放電電流(「変位電流」)しか必要とされず、複雑度の低いゲート駆動回路が可能となる。さらに、ＭＯＳＦＥＴ内の電流導電は多数キャリアの移動を通じてのみ行われるので、ＭＯＳＦＥＴ素子では、ＢＪＴ内に生じる過剰少数キャリアの再結合に伴う遅延が存在せず、スイッチング速度がＢＪＴよりも数桁分速くなる。しかしながら、パワーＭＯＳＦＥＴのドリフト領域は、少数キャリアの注入がないことによって生じる比較的高いオン抵抗を示すことがある。この結果、通常、パワーＭＯＳＦＥＴの動作順方向電流密度は、パワーＢＪＴと比較して相対的に低い値に制限される。
【００１１】
バイポーラ電流導電とＭＯＳ制御された電流フローの組み合わせを具体化する素子も知られている。このような素子の一例に、絶縁ゲートバイポーラトランジスタ（「ＩＧＢＴ」）があり、これは、パワーＭＯＳＦＥＴの高インピーダンスゲートをパワーＢＪＴの少ないオン状態導電損失と組み合わせる素子である。ＩＧＢＴは、例えば入力側に離散的な高電圧ｎチャネルＭＯＳＦＥＴを含み、出力側に離散的なＢＪＴを含むダーリントンペアとして実現することができる。ＭＯＳＦＥＴは、ＢＪＴのベース電流を供給する一方で、外部駆動回路に対して最小限の負荷しか示さない。ＩＧＢＴは、ＢＪＴの高温、高電流密度というスイッチング特性を、ＭＯＳＦＥＴの最小限の駆動要件と組み合わせることができる。
【００１２】
図１は、従来のｎチャネルＩＧＢＴ５の簡易回路図である。図１に示すように、ＩＧＢＴ５は、ダーリントンペアとして構成されたＰＮＰ ＢＪＴ１０及びＭＯＳＦＥＴ２０を含み、ＭＯＳＦＥＴのチャネル電流がＢＪＴ１０のベース１２を駆動する。素子のｎ−型ドリフト領域は、抵抗１３を示す。ＭＯＳＦＥＴ２０のゲート２２に閾値電圧を印加することにより、ＭＯＳＦＥＴ２０のチャネル１８を電流が流れてＢＪＴ１０のゲート１２を駆動し、これによりＢＪＴ１０がオンになる。
【００１３】
図２は、図１のＩＧＢＴ５のより完全な等価回路であり、ｎ+型ＭＯＳＦＥＴソース２４、ｐ型本体領域（すなわち、ＢＪＴ１０のコレクタ１６）、及び素子のｎ-型ドリフト領域によって形成される寄生ＮＰＮトランジスタ３０を示している。図２には、ｐ型本体領域の水平抵抗１７も示している。ｐ型本体領域を流れる電流が十分に高い値に達すると、抵抗１７に電圧降下が生じ、ｐ型本体領域とｎ+型ＭＯＳＦＥＴソース２４の間のｐ−ｎ接合部に順方向バイアスがかかる。この結果、寄生サイリスタの一部を形成する寄生トランジスタ３０がオンになり、ｎ+型ＭＯＳＦＥＴソース２４からｐ型本体領域に高レベルの電子が注入され、ゲート２２を使用して素子内の電流フローを制御する能力が失われる。この状態は、一般に寄生サイリスタの「ラッチアップ」と呼ばれ、これが生じると、通常は素子が破損する。従って、寄生サイリスタのラッチアップを避けるために、ＩＧＢＴを流れるオン状態の電流密度を制限するように注意しなければならない。このＩＧＢＴの特性は、ＩＧＢＴのサージ電流耐量も制限する。
【００１４】
多くのパワー半導体素子はシリコン（「Ｓｉ」）で形成されるが、他の様々な半導体材料も使用されてきた。これらの代替材料の１つにシリコンカーバイド（「ＳｉＣ」）がある。シリコンカーバイドは、例えば、広バンドギャップ、高絶縁破壊電界強度、高熱伝導率、高融点及び高飽和電子ドリフト速度などの潜在的に有利な半導体特性を有する。従って、シリコンカーバイドで形成された電子素子は、例えばシリコンなどの他の半導体材料で形成された素子に比べ、より高温、高電力密度、高速、高電力レベルで、及び／又は高放射密度の下で動作する能力を有することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
シリコンカーバイドＩＧＢＴの特性は、パワー素子としての裏付けを示すが、高品質なｐ型シリコンカーバイド基板の製造は困難であり、シリコンカーバイドではホール移動度が低くなることがある。従って、シリコンカーバイドＩＧＢＴは、上述した寄生サイリスタのラッチアップの影響を特に受け易く、この結果これらの素子の最大ゲート制御されたオン状態電流密度が大幅に制限されることがある。
【００１６】
シリコンＩＧＢＴ技術では、ラッチアップの発生を抑えるためのいくつかの技術が、通常はオン状態電圧降下及び／又はスイッチング速度を犠牲にして利用されてきた。これらの技術として、例えば、より高いウェルドーピング濃度、少数キャリアバイパスを提供すること、及びＩＧＢＴセルにダイバータを設けることが挙げられる。通常、ダイバータは、トランジスタを通る少数キャリア電流の伝導経路を設けることにより実現される。しかしながら、シリコンカーバイドでは、バイポーラ接合トランジスタにおけるコレクタ−ベース接合部の拡散電位が高い（例えば、２．７ｖよりも大きい）ため、ＩＧＢＴのセルピッチを、素子のＪＦＥＴ抵抗を減少させるほど十分な大きさにしなければならない。この結果、チャネル密度が減少する。
【課題を解決するための手段】
【００１７】
本発明の実施形態によれば、コレクタ、エミッタ及びベースを含む広バンドギャップ半導体バイポーラ接合トランジスタ（「ＢＪＴ」）と、このＢＪＴのベースに電流を供給するように構成された広バンドギャップ半導体ＭＯＳＦＥＴとを含む高電力絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）が提供される。これらのＩＧＢＴは、ＢＪＴのベースの導電型とは逆の導電型を有し、ＢＪＴのベースとヘテロ接合を形成する、ＢＪＴのベース上の少数キャリア転換半導体層をさらに含む。
【００１８】
いくつかの実施形態では、ＢＪＴがシリコンカーバイドＢＪＴで構成され、ＭＯＳＦＥＴがシリコンカーバイドＭＯＳＦＥＴで構成され、及び／又は少数キャリア転換半導体層がドープポリシリコン層で構成される。ヘテロ接合は、ベース材料のホモ接合の第２の拡散電位よりも低い第１の拡散電位を有することができる。
【００１９】
いくつかの実施形態では、ＩＧＢＴが、ｎ型注入層と、このｎ型注入層上のｐ型層と、このｐ型層の上部にあるｎウェルと、このｎウェルの上部領域内の高濃度ドープｐ型層と、ｎウェル及び高濃度ドープｐ型層上のゲート誘電体層と、このゲート誘電体層上のゲート電極とを含むことができる。このような実施形態では、ｎ型注入層上のｐ型層が、高濃度ドープｐ型層のドーピング濃度未満のドーピング濃度を有するｐ型ベース層と、このｐ型ベース層のドーピング濃度未満のドーピング濃度を有する、ｐ型ベース層上のｐ型ドリフト層とを含むことができる。ゲート誘電体層とｐ型ドリフト層の間には、ドープポリシリコン層が存在することができる。いくつかの実施形態では、ドープポリシリコン層の上面が、ｎウェルの上面よりも、ｎ型注入層のさらに上方に存在することができる。さらに、高濃度ドープｐ型層の第１の側に存在してゲート電極の下に存在するｎウェルの第１のチャネル領域を、高濃度ドープｐ型層の反対側に存在するｎウェルの第２の領域と実質的に同じ濃度にドープすることができる。この素子は、高濃度ドープｐ型層と少数キャリア転換半導体層の間の電気接続を含むこともできる。
【００２０】
本発明の別の実施形態によれば、ｎ型シリコンカーバイド注入層と、このｎ型シリコンカーバイド注入層上のｐ型シリコンカーバイドベース層と、ｎ型シリコンカーバイド注入層に対向する、ｐ型シリコンカーバイドベース層上のｐ型シリコンカーバイドドリフト層と、このｐ型シリコンカーバイドドリフト層の上部にあるシリコンカーバイドｎウェルと、ｐ型シリコンカーバイドベース層に対向する、ｐ型シリコンカーバイドドリフト層上のｎ型シリコン層と、シリコンカーバイドｎウェル及びｎ型シリコン層上のゲート絶縁層と、このシリコンカーバイドｎウェル及びｎ型シリコン層に対向する、ゲート絶縁層上のゲート電極とを含む高電力絶縁ゲートバイポーラ接合トランジスタが提供される。
【００２１】
いくつかの特定の実施形態では、これらのＩＧＢＴが、シリコンカーバイドｎウェルの上面内にｐ型シリコンカーバイドエミッタ層をさらに含むことができる。このような実施形態では、ｎ型シリコン層をｐ型シリコンカーバイドエミッタ層に電気的に接続することができる。シリコン層は、ｐ型シリコンカーバイドドリフト層とヘテロ接合を形成する少数キャリアダイバータを含むことができる。シリコン層の上面は、シリコンカーバイドｎウェルの上面よりも、ｎ型シリコンカーバイド基板のさらに上方に存在することができる。
【００２２】
本発明のさらに別の実施形態によれば、コレクタ領域、エミッタ領域、及びベース領域を含むシリコンカーバイドＢＪＴと、ソース領域、ドレイン領域及びゲート電極を含むシリコンカーバイドＭＯＳＦＥＴと、シリコンカーバイドＩＧＢＴのシリコンカーバイド層とｐ−ｎヘテロ接合を形成する、シリコンカーバイドＩＧＢＴの層構造内のドープ半導体層とを含む高電力絶縁ゲートバイポーラ接合トランジスタが提供される。ドープ半導体層は、ドープシリコン層を含むことができ、及び／又は少数キャリアダイバータとして機能することができる。ドープポリシリコン層の上面は、ＢＪＴのコレクタ領域の上面よりも、ＩＧＢＴのｎ型基板のさらに上方に存在することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のＩＧＢＴの簡易回路図である。
【図２】高電流密度でオンになってＩＧＢＴのラッチアップを引き起こすことがある寄生トランジスタを示す、図１の従来のＩＧＢＴのより完全な回路図である。
【図３】従来のｐチャネルＩＧＢＴの回路図である。
【図４】図３のｐチャネルＩＧＢＴを形成するために使用できる１対の単位セルの概略断面図である。
【図５】本発明のいくつか実施形態による、ｐチャネルＩＧＢＴの１対の単位セルの概略断面図である。
【図５Ａ】本発明のさらなる実施形態による、ｐチャネルＩＧＢＴの１対の単位セルの概略断面図である。
【図６Ａ】図３及び図４に示す素子の構造を有する従来のシリコンカーバイドＩＧＢＴのトップ電極の各々を流れるシミュレートした電流を示すグラフである。
【図６Ｂ】素子がオンになったときの素子の異なる領域を通る電流密度を示す、図６ＡのグラフでシミュレートしたＩＧＢＴの概略断面図である。
【図７Ａ】図５に示す素子の構造を有する本発明のいくつか実施形態によるシリコンカーバイドＩＧＢＴのトップ電極の各々を流れるシミュレートした電流を示すグラフである。
【図７Ｂ】素子がオンになったときの素子の異なる領域を通る電流密度を示す、図７ＡのグラフでシミュレートしたＩＧＢＴの概略断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態を示す添付図面を参照しながら本発明をより完全に説明する。本発明は、多くの異なる形態で具体化することができるが、本明細書に示す実施形態に限定されると解釈すべきではない。むしろ、これらの実施形態は、本開示を徹底的かつ完全なものとし、本発明の範囲を当業者に十分に伝えるように提供するものである。図面では、明確にするために、層及び領域のサイズ及び相対的サイズを誇張していることがある。ある要素又は層について、別の要素又は層に「接する（ｏｎ）」、「接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又は「結合される（ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合、これらが他の要素又は層に直接接し、接続され、又は結合されることもあり、或いは介在する要素又は層が存在することもある。対照的に、ある要素について、別の要素又は層に「直接接する（ｄｉｒｅｃｔｌｙ ｏｎ）」、「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合、介在する要素又は層は存在しない。本明細書で使用する「及び／又は（ａｎｄ／ｏｒ）」という用語は、関連する記載項目の１又はそれ以上のありとあらゆる組み合わせを含む。全体を通じて、同じ数字は同じ要素を示す。
【００２５】
本明細書では、様々な領域、層及び／又は要素を説明するために第１の（ｆｉｒｓｔ）及び第２の（ｓｅｃｏｎｄ）という用語を使用するが、これらの領域、層及び／又は要素をこれらの用語によって制限すべきではない。これらの用語は、１つの領域、層又は要素を別の領域、層又は要素と区別するために使用するものにすぎない。従って、本発明の範囲から逸脱することなく、後述する第１の領域、層又は要素を第２の領域、層又は要素と呼ぶことができ、同様に第２の領域、層又は要素を第１の領域、層又は要素と呼ぶこともできる。
【００２６】
さらに、本明細書では、図面に示すような１つの要素と別の要素の関係を説明するために、「下部の（ｌｏｗｅｒ）」又は「底部の（ｂｏｔｔｏｍ）」及び「上部の（ｕｐｐｅｒ）」又は「頂部の（ｔｏｐ）」などの相対語を使用することがある。相対語は、図面に示す位置付けに加え、素子の異なる位置付けを含むことを意図するものである。例えば、図面内の素子を回転させれば、他の要素の「下部」側に存在するものとしてと説明される要素は、この他の要素の「上部」側に位置付けられるようになる。従って、「下部の」という例示的な用語は、図の特定の位置付けに応じて「下部」及び「上部」という両方の位置付けを含むことができる。同様に、図の１つに描かれた素子を回転させれば、他の要素の「下方（ｂｅｌｏｗ）」又は「下位（ｂｅｎｅａｔｈ）」に存在するものとして説明される要素は、この他の要素の「上方（ａｂｏｖｅ）」に置かれるようになる。従って、「下方」又は「下位」という例示的な用語は、上方及び下方という両方の位置付けを含むことができる。
【００２７】
本明細書で使用する専門用語は、特定の実施形態を説明するためのものにすぎず、本発明を限定することを意図するものではない。本明細書で使用する単数形の「１つの（英文不定冠詞）」及び「その（英文定冠詞）」は、その文脈で別様に明確に示していない限り、複数形も含むことが意図される。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用する場合、上述した特徴、ステップ、動作、要素、及び／又は構成部品の存在を示すが、１又はそれ以上の他の特徴、ステップ、動作、要素、構成部品、及び／又はこれらの群の存在又は追加を除外するものではない。
【００２８】
本明細書では、概略図である断面図を参照しながら本発明の実施形態を説明する。このため、例えば製造技術及び／又は製造公差などの結果として生じる、図示の形状からの変化を予想すべきである。従って、本発明の実施形態は、本明細書に示す特定の形状の領域に限定されると解釈すべきではなく、例えば製造に起因する形状の偏差を含む。例えば、長方形として図示又は記載する領域が、通常の製造公差に起因して、丸みのある又は湾曲した特徴を有することもある。従って、図示の領域は事実上概略的なものであり、これらの形状は、素子の領域の正確な形状を示すことを意図するものでも、本発明の範囲を限定することを意図するものでもない。
【００２９】
特に定めがない限り、本明細書で使用する（技術用語及び科学用語を含む）全ての用語は、本発明が属する技術の当業者が一般に理解している意味と同じ意味を有する。一般に使用される辞書で定義されるような用語については、本開示及び関連技術との関連におけるこれらの意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではない。
【００３０】
シリコンカーバイドは、シリコンに比べて１０倍高い電界（Ｅ−ｆｉｅｌｄ）破壊を示すことができる広バンドギャップ半導体である。この高電界破壊に起因して、例えば高電圧４Ｈ−ＳｉＣスイッチング素子のドリフト領域の厚みは、同等の定格電圧を有するシリコン素子のドリフト領域の厚みの約１／１０とすることができる。従って、４Ｈ−ＳｉＣ高電圧バイポーラスイッチング素子では、ドリフト領域の厚みが減少することにより、ドリフト層の全伝導率変調を、シリコン素子で利用できるものよりも２桁分短い少数キャリア寿命によって達成することができる。４Ｈ−ＳｉＣ素子で薄いドリフト層を使用できることにより、ドリフト層内の蓄積電荷もシリコン素子と比べて１桁小さくなる。これらの蓄積電荷及び少数キャリア寿命の減少を踏まえると、高電圧４Ｈ−ＳｉＣバイポーラ素子は、同等の定格電圧を有するシリコン素子に比べて、ターンオフ特性を最大３桁改善することができる。
【００３１】
さらに、４Ｈ−ＳｉＣドリフト層のドーピング濃度が比較的高く、熱の発生がごく少ないことにより、４Ｈ−ＳｉＣを使用して（例えば１５ｋＶを上回る）極めて高い阻止電圧を有するパワー素子を製造できる一方で、シリコンパワー素子の最大阻止電圧はこれよりも（例えば約１２ｋＶに）制限される。従って、（１３．８ｋＶ〜６９ｋＶなどの）中電圧駆動用途では、４Ｈ−ＳｉＣパワー素子を利用することにより、必要な阻止電圧を供給するために必要な総電力成分量を大幅に減少させることができる。
【００３２】
１２ｋＶの阻止電圧を有するシリコンカーバイドｎチャネル及びｐチャネルＩＧＢＴを、４Ｈ−ＳｉＣに基づいて示した。これらの４Ｈ−ＳｉＣ ＩＧＢＴは、ドリフト層が伝導率変調されるため、優れたオン状態電流密度を示す。同時に、これらのＩＧＢＴは、制御しやすいＭＯＳゲートを採用し、スイッチング特性がサイリスタよりもかなり高速である。
【００３３】
図３は、従来のｐチャネルＩＧＢＴ１００の回路図である。図４は、図３の従来のＩＧＢＴ１００の２つの単位セルの実施構成の断面図である。
【００３４】
図３に示すように、ＩＧＢＴ１００は、ベース１１２、エミッタ１１４及びコレクタ１１６を有するＮＰＮシリコンカーバイドパワーＢＪＴ１１０を含む。ＩＧＢＴ１００は、ゲート１２２、ソース１２４及びドレイン１２６を有するシリコンカーバイドパワーＭＯＳＦＥＴ１２０をさらに含む。シリコンカーバイドパワーＭＯＳＦＥＴ１２０のソース１２４は、シリコンカーバイドパワーＢＪＴ１１０のベース１１２に電気的に接続され、シリコンカーバイドパワーＭＯＳＦＥＴ１２０のドレイン１２６は、シリコンカーバイドパワーＢＪＴ１１０のコレクタ１１６に電気的に接続される。図３に示すように、慣例により、ＢＪＴ１１０のコレクタ１１６はＩＧＢＴ１００のエミッタ１０４であり、ＢＪＴ１１０のエミッタ１１４はＩＧＢＴ１００のコレクタ１０６である。ＭＯＳＦＥＴ１２０のゲート１２２は、ＩＧＢＴ１００のゲート１０２としても機能する。
【００３５】
ＩＧＢＴ１００は、以下のように動作することができる。ＩＧＢＴ１００のゲート１０２には、パワーＭＯＳＦＥＴ１２０にゲートバイアス電圧を印加するための外部駆動回路１３０が接続される。この外部駆動回路１３０が、ＭＯＳＦＥＴ１２０の閾値電圧よりも高い電圧をＩＧＢＴ１００のゲート１０２に印加すると、ゲート１０２の下に、ＩＧＢＴ１００のｐ+エミッタ１０４（すなわち、ＢＪＴの１１０コレクタ１１６）をＢＪＴ１１０のベース１１２に電気的に接続するチャネル１２８として機能する反転層が形成される。ｐ+エミッタ領域１０４からチャネル１２８を通じてベース１１２にホールが注入される。このホール電流は、ＢＪＴ１１０を駆動するベース電流として機能する。このホール電流に応答して、ＩＧＢＴ１００のコレクタ１０６（すなわち、ＢＪＴ１１０のエミッタ１１４）からベース１１２を通じてＩＧＢＴ１００のエミッタ１０４（すなわち、ＢＪＴ１１０のコレクタ１１６）に電子が注入される。従って、シリコンカーバイドパワーＭＯＳＦＥＴ１２０は、シリコンカーバイドパワーＢＪＴ１１０を電流駆動素子から電圧駆動素子に変更し、これにより外部駆動回路１３０を単純化することができる。シリコンカーバイドパワーＭＯＳＦＥＴ１２０は、駆動トランジスタとして機能し、シリコンカーバイドパワーＢＪＴ１１０は、ＩＧＢＴ１００の出力トランジスタとして機能する。
【００３６】
図４は、（ａ）図３のパワーＭＯＳＦＥＴ１２０の一部を形成するために使用される２つの個々のＭＯＳＦＥＴ１２０’、及び（ｂ）図３のパワーＢＪＴ１１０の一部を形成するために使用される２つの個々のＢＪＴ１１０’の概略断面図である。パワーＩＧＢＴ１００を形成するために、複数の個々のＭＯＳＦＥＴ１２０’が平行に実装され、複数の個々のＢＪＴ１１０’が平行に実装されていることが理解できよう。いくつかの実施形態では、個々のＭＯＳＦＥＴ１２０’を個々のＢＪＴ１１０’と空間的に分離できるのに対し、他の実施形態では、個々のＭＯＳＦＥＴ１２０’と個々のＢＪＴ１１０’を素子全体にわたって混合することができる。いずれにせよ、個々のＭＯＳＦＥＴ１２０’と個々のＢＪＴ１１０の組み合わせを、機能上ＩＧＢＴ１００の単位セル１００’と見なすことができる。
【００３７】
図４に示すように、ＭＯＳＦＥＴ１２０’及びＢＪＴ１１０’を、同じバルク単一結晶ｎ型シリコンカーバイド基板１４０上に形成することができる。いくつかの実施形態では、基板１４０を省くことができる。基板１４０上には、ｐ+シリコンカーバイドフィールドストッパ層１４５が設けられる。ｐ型フィールドストッパ層１４５をエピタキシャルに成長させ、例えば約０．２ミクロンの厚みとし、約５×１０17ｃｍ-3の濃度にドープすることができる。フィールドストッパ層１４５上には、低濃度ドープｐ型（ｐ−）シリコンカーバイドドリフト層１５０が設けられる。ｐ型ドリフト層１５０は、例えば、約２×１０14ｃｍ-3の濃度でドープした１００マイクロメータ（μｍ）の厚みのエピタキシャル層とすることができる。低濃度ドープドリフト層１５０における少数キャリア寿命は、約２マイクロ秒（μｓ）である。ドリフト領域１５０上には、やはりエピタキシャルに成長できるｐ型シリコンカーバイド電流拡散層１５５が設けられる。ｐ型シリコンカーバイド電流拡散層１５５の上面には、１対のシリコンカーバイドｎウェル１６０が設けられる。個々のｎウェル１６０の中心部には、ｐ+シリコンカーバイドエミッタ領域１０４’が形成される。ｐ+シリコンカーバイドエミッタ領域１０４’に隣接する個々のｎウェル１６０の上部には、高濃度ドープｎ+シリコンカーバイド層１６５を形成することもできる。個々の単位セルのｎ+シリコンカーバイド領域１６５及びｐ+シリコンカーバイド領域１０４’に接触するように抵抗接点１７５が形成され、ｎ+シリコンカーバイド基板１４０の裏側には抵抗接点１８０が形成される。ｐ型シリコンカーバイド電流拡散層１５５、ｎウェル１６０の頂部、及びｐ+シリコンカーバイドエミッタ領域１０４’上を覆って、シリコン酸化層などのゲート絶縁層１７０が形成される。最後に、このゲート絶縁層１７０上に、例えばシリコンカーバイド層などのＭＯＳＦＥＴゲート１２２’が形成される。上述したように、このＭＯＳＦＥＴゲート１２２’は、単位セル１００’のゲート１０２’としても機能する。これにより、ｎウェル１６０の各々のｐ+エミッタ領域１０４’とｐ型電流拡散層１５５の間にＭＯＳＦＥＴチャネルが定められる。
【００３８】
キャリア濃度に関しては、上述したｐ+及びｎ+導電型領域及びエピタキシャル層を、過度の製造欠陥を引き起こさずに可能な限り高濃度にドープすることができる。ｐ型シリコンカーバイド領域を生成するのに適したドーパントには、アルミニウム、ホウ素又はガリウムがある。ｎ型シリコンカーバイド領域を生成するのに適したドーパントには、窒素及びリンがある。
【００３９】
ｐ+シリコンカーバイド領域１０４’は、ＩＧＢＴ１００の各それぞれの単位セル１００’のエミッタとして（及び、各ＩＧＢＴ１００’の一部であるＢＪＴ１１０’のコレクタ１１６として）機能する。ｐ型シリコンカーバイド層１４５、１５０、１５５は、ＢＪＴ１１０’のベース１１２’として機能し、ｎ+シリコンカーバイド基板１４０は、ＢＪＴ１１０’のエミッタ１１４’及びＩＧＢＴ１００’のコレクタ１０６’として機能する。ｐ+シリコンカーバイド領域１０４’は、それぞれのＭＯＳＦＥＴ１２０’のドレイン領域１２６’として機能し、ｐ型シリコンカーバイド電流拡散層１５５は、ＭＯＳＦＥＴ１２０’のソース領域１２４’として機能する。ｐ+シリコンカーバイド領域１０４’とｐ型シリコンカーバイド電流拡散層１５５の間のｎウェル１６０の上部は、それぞれのＭＯＳＦＥＴ１２０’のチャネル１２８’を含む。
【００４０】
図３及び図４には、本発明の実施形態によるｐチャネルＩＧＢＴ１００の単位セル１００’の構造を示しているが、本発明の別の実施形態によるｎチャネルＩＧＢＴを提供することもできる。例えば、このような１つの実施形態では、半導体層の各々の極性が逆になることを除き、図４に示すものと同じ構造のｎチャネルＩＧＢＴの単位セルを提供することができる。
【００４１】
以下、再び図４を参照しながら、単位セル１００’の動作について説明する。ＭＯＳＦＥＴ１２０’の閾値電圧を上回るバイアス電圧がゲート１２２’に印加されると、図４の「ホール電流」とラベル表示した矢印で示すように、各ＭＯＳＦＥＴ１２０’のチャネル１２８’を横切ってＢＪＴ１１０’のベースにホール電流が流れる。このベース電流のｐ型電流拡散層１５５を通る垂直伝導は、ｎウェル１６０間に定められたＪＦＥＴ領域を通る。このベース電流に応答して、各ＢＪＴ１１０’のコレクタ１１６’（すなわち、図４のＳｉＣ領域１６５）からｎウェル１６０を通じて個々のＢＪＴ１１０’のエミッタ１１４’（すなわち、図４の基板１４０）に電子電流が流れる。
【００４２】
相互コンダクタンス及び最大制御可能電流密度は、ｎチャネルＩＧＢＴよりもｐチャネルＩＧＢＴの方がかなり高い。この相違は、ホールに対する電子のキャリア移動度、すなわち、μe,bulk／μh,bulkによって説明することができ、４Ｈ−ＳｉＣでは約１０になる。ＩＧＢＴにおける電子電流とホール電流の比率は、キャリア移動度によって決定される。従って、４Ｈ−ＳｉＣでは、極性に関係なく、ホール電流よりも電子電流の方が約１０倍大きい。ｎチャネル４Ｈ−ＳｉＣ ＩＧＢＴでは、（電子電流が優位を占めているので）電流のほとんどがＭＯＳＦＥＴチャネルを流れ、従ってｎ型４Ｈ−ＳｉＣ ＩＧＢＴの相互コンダクタンス及び飽和電流（ＩDSS）を、ＭＯＳＦＥＴチャネル移動度によって制限することができる。対照的に、４Ｈ−ＳｉＣｐチャネルＩＧＢＴのＭＯＳＦＥＴチャネルは、総電流のほんのわずかを運ぶにすぎず、電流のほとんどは広いベースＮＰＮ ＢＪＴのコレクタを流れ、この結果、利得が大幅に向上して飽和電流がかなり高くなる。
【００４３】
ドリフト層の伝導率変調は、（基板からなどの）裏側からの少数キャリアの注入、及び注入された少数キャリアの拡散距離に依存する。温度が上昇するにつれ、同様にキャリア寿命も延びる。しかしながら、さらに速い速度で温度が上昇すると移動度は減少し、従って温度の上昇とともに拡散距離が減少する。４Ｈ−ＳｉＣバイポーラ素子では、より高い電子の移動度に起因して、同じキャリア寿命であれば、ホールの拡散距離よりも電子の拡散距離の方が約３倍大きい。従って、（ホールが少数キャリアである）ｎチャネルＩＧＢＴよりも、（電子が少数キャリアである）ｐチャネルＩＧＢＴの動作温度の範囲全体にわたってドリフト層の全伝導率変調を維持する方がずっと容易である。
【００４４】
上述したように、残念ながらＩＧＢＴは、ある環境下でラッチアップを生じ得る寄生サイリスタを含む。例えば、図４を参照すると、単位セル１００’を流れる電子電流が増加するにつれ、個々のｎウェル領域１６０と、これに関連するｐ+エミッタ領域１０４’との間に電圧差が生じる。この電圧差が閾値量（例えば典型的なシリコンカーバイドＩＧＢＴでは約２．７ボルト）に達すると、ｎウェル領域１６０及びｐ+エミッタ領域１０４’により形成されるｐ−ｎ接合がオンになる。こうなると、たとえゲート１２２’に印加されるバイアス電圧を取り除いても、コレクタ１１６’からエミッタ１１４’に電子電流が流れ続けるようになる。従って、この閾値電流密度に達するとＩＧＢＴ１００の制御が失われる恐れがあるので、ＩＧＢＴ１００は、ｐ−ｎ接合をオンにするのに必要な電流密度未満の電流密度でしか使用することができない。
【００４５】
シリコンベースのＩＧＢＴにも、制御可能な電流密度に関する制限があるが、通常、シリコンにおける電子移動度はホール移動度の２〜３倍であり、これに対して、上述したように、４Ｈ−ＳｉＣベースＩＧＢＴのドリフト領域では、通常、電子移動度はホール移動度の１０倍を超える。この結果、シリコンカーバイドＩＧＢＴでは、電流の大部分が、コレクタ１１６’からｎウェル１６０を通じてエミッタ１１４’に流れる電子電流で構成される。従って、シリコンカーバイド内の電子及びホール移動度の顕著な違いに起因して、ラッチアップを引き起こすｎウェルを流れる電流がより急速に形成されるので、本質的にシリコンカーバイドＩＧＢＴの方がラッチアップしやすい傾向にある。
【００４６】
本発明の実施形態によれば、少数キャリア転換経路又は「少数キャリアダイバータ」として機能するシリコン層を有する高電圧シリコンカーバイドＩＧＢＴが提供される。本発明の実施形態によるシリコンカーバイドＩＧＢＴ内に提供されるシリコン層は、素子を通じてかなりの割合の少数キャリア電流を運ぶことができる伝導経路を提供することができ、これによりＩＧＢＴ構造のラッチアップの際に寄生サイリスタを形成するのに必要な、素子のオン状態電流密度が増加する。この結果、本発明の実施形態によるシリコンカーバイドＩＧＢＴは、制御可能な電流密度を大幅に増やすことができる。
【００４７】
シリコンＩＧＢＴにおけるラッチアップを減少させる１つの技法は、ゲートの下に少数電流転換経路として機能するｎウェルを配置することである。この少数電流転換経路には（５０パーセントなどの）かなりの量の少数電流が流れることができ、これによりｐ−ｎ接合部を通る電流フローが減少し、寄生サイリスタのラッチアップを伴わずに電流密度を大きくすることができる。
【００４８】
シリコンカーバイドＩＧＢＴでは、素子のゲートの下にシリコンカーバイドｎウェルを形成して、このような少数電流転換経路を提供することができる。しかしながら、セルピッチは大幅に増加する。対照的に、シリコンカーバイドＩＧＢＴ内にシリコンｎウェルを少数電流転換経路として形成した場合、狭いセルピッチを保持することができ、ゲートソース容量ＣＧＳも同様に減少する。
【００４９】
本発明の実施形態によれば、セル内に少数キャリアダイバータを有する単位セルを含むシリコンカーバイドＩＧＢＴが提供される。エピタキシャル素子構造にｐ−ｎヘテロ接合を提供することによって少数キャリアダイバータを形成することができ、少数キャリアダイバータを形成する半導体層は、シリコンカーバイドホモ接合の拡散電位よりも低い拡散電位を有する（本明細書では、「ホモ接合」とは、同じ基材から形成される２つの層のｐ−ｎ接合のことを意味する）。例えば、いくつかの実施形態では、エピタキシャル素子構造に、素子のドリフト領域の導電型とは逆の導電型を有するポリシリコン膜を設けることによって少数キャリアダイバータを形成することができる。従って、例えば、本発明の実施形態によるｐチャネルＩＧＢＴでは、少数キャリアダイバータをｎ型シリコン膜で構成することができる。少数キャリアダイバータにより提供される伝導経路は、かなりの量の総少数キャリア電流を素子のｎウェルから離して転換させることができ、従って、素子内に存在する寄生サイリスタのラッチアップの発生を飛躍的に抑えることができる。従って、本発明の実施形態によるパワーシリコンカーバイドＩＧＢＴは、制御可能な電流密度を増加させることができた。
【００５０】
いくつかの実施形態によれば、（一例としてｐ−ＩＧＢＴ構造を使用する）素子内でイオン注入により少数キャリアダイバータを形成してｐ−ｎ接合を形成する代わりに、例えば、導電層によってＩＧＢＴのエミッタに電気的に接続されるｎ+ポリシリコン／ｐ型シリコンカーバイドヘテロ接合が形成される。このｎ+ポリシリコン／ｐ型シリコンカーバイドヘテロ接合をＪＦＥＴギャップ領域に配置して、少数キャリア電流（すなわち、ｐチャネルＩＧＢＴ場合には電子電流）を埋め込みｎウェルから離して転換させる。ｎ型ポリシリコンとｐ型シリコンカーバイドの間の拡散電位は、例えば約１．２Ｖとすることができる。対照的に、シリコンカーバイドホモ接合の拡散電位は、例えば約２．７Ｖとすることができる。
【００５１】
いくつかの本発明の実施形態によるｐ型４Ｈ−ＳｉＣ ＩＧＢＴの１対の単位セル２００を図５の断面図に示す。図５に示す単位セル２００は、例えば１５ｋＶの阻止能力を有するＩＧＢＴの一部とすることができる。単位セル２００を一部とするＩＧＢＴは、図３に示すＩＧＢＴ１００と同じ回路図を有することができる。
【００５２】
図５に示すように、単位セル２００は、高濃度ドープｎ+４Ｈシリコンカーバイド基板２４０上に形成される。シリコンカーバイド基板２４０上には、中濃度ドープｎ型シリコンカーバイド注入層２４５が、例えばエピタキシャル成長によって形成される。このｎ型シリコンカーバイド注入層２４５上には、中濃度ドープｐ型シリコンカーバイドベース層２５０が形成される。このｐ型シリコンカーバイドベース層２５０上には、例えば、約１５０マイクロメータの厚みを有する（約１×１０14ｃｍ-3以下などの)低濃度ドープｐ型ドリフトシリコンカーバイド層２５５が形成される。層２４５、２５０及び２５５は、全て４Ｈ−ＳｉＣ層を含むことができる。
【００５３】
さらに図５に示すように、ｐ型シリコンカーバイドドリフト層２５５の上面には、１対のシリコンカーバイドｎウェル２６０が設けられる。各シリコンカーバイドｎウェル２６０の中心部には、高濃度ドープｐ+シリコンカーバイドエミッタ領域２０４が形成される。個々のｐ+シリコンカーバイド領域２０４上、及び個々のシリコンカーバイドｎウェル２６０の一部の上に、抵抗接点２７５が形成される。ｎ+シリコンカーバイド基板２４０の裏面には、抵抗接点２８０が形成される。ｐ-シリコンカーバイドドリフト層２５５、各ｎウェル２６０の一部、及び各ｐ+シリコンカーバイドエミッタ領域２０４の一部を覆って、シリコン酸化層などのゲート絶縁層２７０が形成される。最後に、このゲート絶縁層２７０上に、例えばシリコンカーバイド層などのゲート２２２が形成される。これにより、ｎウェル２６０の各々のｐ+エミッタ領域２０４とｐ型シリコンカーバイドドリフト層２５５の間にＭＯＳチャネルが定められる。
【００５４】
素子のＭＯＳチャネルを流れる電流は、ホール電流よりも電子電流の方が約１桁多いので、単位セル２００を含むＩＧＢＴは、大幅な利得増大をもたらす。ｎチャネル４Ｈ−ＳｉＣ ＭＯＳパワー素子又はｐチャネル４Ｈ−ＳｉＣ ＭＯＳパワー素子の両方では、通常、ゲート誘電体（すなわち、図５のゲート絶縁層２７０）に非常に高い電界を印加して素子をオンにし、低ＭＯＳ有効チャネル移動度を補償するので、この利得増大の特性は素子の信頼性にとって重要な意味を持つ。ｐチャネルＩＧＢＴ内のＭＯＳチャネルにはわずかな電流しか流れないのに対し、バイポーラトランジスタのＮＰＮ構造にはオン状態電流の大部分が流れるので、ゲート誘電体層に著しく低い電界を印加する一方で、適度に高いオン状態電流密度を達成することができる。従って、ゲート誘電体の信頼性を実質的に改善することができる。しかしながら、上述したように、この利得増大によって素子のＮＰＮ構造を通る電流が増加することにより、寄生サイリスタのラッチアップの可能性も高まる。従って、素子におけるラッチアップのリスクを低減又は最小化するように注意しなければならない。
【００５５】
素子がサポートできる制御可能な電流密度を増加させるために、図５のＩＧＢＴ２００は、ｐ型シリコンカーバイドドリフト層２５５とヘテロ接合を形成するｎ+ポリシリコン層２９０をさらに含む。このポリシリコン層２９０を、例えば化学蒸着又はスパッタリングにより、シリコンカーバイドｎウェル２６０間のＪＦＥＴギャップ領域内のｐ型シリコンカーバイドドリフト層２５５上に形成することができる。図５に示すように、いくつかの実施形態では、ポリシリコン層２９０の底面がｎウェル２６０の上面と実質的に整列するようにして、ｐ型シリコンカーバイドドリフト層２５５の上面上にポリシリコン層２９０を形成することができる。図５Ａに示すように、他の実施形態では、ｐ型シリコンカーバイドドリフト層２５５の中心部を窪ませて、ドリフト層２５５の凹領域内にポリシリコン層２９０を形成することができる。このような実施形態では、基板２４０の上方で、ポリシリコン層２９０の上面をｎウェル２６０の上面の高さとほぼ同じにすることができる。図５及び図５Ａの両方の実施形態では、ポリシリコン層２９０をエミッタ領域２０４に電気的に接続して、基板２４０からエミッタ領域２０４までの、ポリシリコン層２９０を流れる電流路を提供することができる。いくつかの実施形態では、ポリシリコン層２９０とエミッタ領域２０４の間の電気接続部を、例えば図５に示す平面外の素子セルの隅に配置することができる。
【００５６】
図５及び図５Ａの両方の実施形態では、ポリシリコン層２９０が、少数キャリア電流の大部分を埋め込みｎウェル２６０から離して転換できる少数電流ダイバータとして機能する。ｎウェル２６０の電圧降下は、ｎウェルを通過する電流密度の関数であり、少数電流ダイバータ２９０が寄生サイリスタのラッチアップの発生を飛躍的に減少させることができるので、素子の制御可能な電流密度が潜在的に増加する。
【００５７】
上述したように、図５の実施形態では、ドリフト層２５５の上面上に、ｎウェル２６０間に配置されたドリフト層２５５のＪＦＥＴ領域の上方に存在するようにポリシリコン層２９０が形成される。代わりに、図５Ａの実施形態の場合のように、少数電流ダイバータ２９０をＪＦＥＴ領域内に配置した場合、ドリフト層２５５のＪＦＥＴ領域を通るベース電流を運ぶチャネルの幅が狭くなり、これによりＪＦＥＴ領域内の抵抗が増加することがある。この抵抗の増加は、ＩＧＢＴのベース電流を減少させるように機能し、これがさらに素子全体の少数電流密度を減少させることがある。従って、図５の実施形態のように、ＪＦＥＴ領域の上方にポリシリコン層２９０を形成することにより、ドリフト層２５５のＪＦＥＴ領域内の抵抗の増加を抑えることができ、素子が大きな電流密度をサポートできるようになる。
【００５８】
少数キャリアダイバータ２９０は、ゲート電極がゲート絶縁層を通じてｐ型ドリフト層２５５と直接重なる度合いも減少させる。この結果、少数キャリアダイバータ２９０を含めることにより、ゲート駆動回路がＩＧＢＴをオンにするために供給しなければならない電力を低減できるようになる。従って、本発明の実施形態によるＩＧＢＴは、恒常的なゲート駆動のために、スイッチング速度を速めることができる。
【００５９】
図５に示すように、いくつかの実施形態では、ポリシリコン層２９０の上方及び／又は側方に存在するゲート絶縁層２７０の中心部の方を、ｎウェル２６０及びｐ+シリコンカーバイド層２０４を覆って拡がるゲート絶縁層２７０の外側部分よりも厚くすることができる。この厚くした酸化層により、ゲート絶縁層２７０の中心部に印加される高電界を考慮した場合に生じ得る酸化層の劣化の影響を抑えることができる。
【００６０】
図６Ａは、図３及び図４の構造を有する従来の４Ｈ−ＳｉＣ ＩＧＢＴのトップ電極（すなわち、図４の単位セル１００’における電極１７５）の各々を通るシミュレートした電流フローを示すグラフである。図６Ｂは、図３のＩＧＢＴ構造の単位セルの、ＩＧＢＴが「オン」状態のときの素子の異なる領域を通る電流密度を示す簡略断面図である。図６Ａ及び図６Ｂに示すように、高ドレイン電圧（すなわち、基板に印加される電圧）では、電流の大部分が、ｎウェル１６０及びｎ+シリコンカーバイド領域１６５を流れる電子電流である。例えば、−２０ボルトのドレイン電圧では、ｎ+シリコンカーバイド領域１６５を流れる電子電流が約３０Ａ／ｃｍ2であるのに対し、ｐ+シリコンカーバイド領域１０４を流れるベースホール電流は１５Ａ／ｃｍ2未満である。上述したように、ｎウェル１６０及びｎ+シリコンカーバイド領域１６５を通る電流が大きくなるにつれ、ＩＧＢＴは、寄生サイリスタの結果としてラッチアップする可能性がある。
【００６１】
相対的に、図７Ａに、図５ＡのＩＧＢＴ２００の構造を有する本発明の実施形態による４Ｈ−ＳｉＣ ＩＧＢＴのトップ電極の各々を通るシミュレートした電流フローを示している。図７Ｂは、図５ＡのＩＧＢＴ構造の、ＩＧＢＴが「オン」状態のときの素子の異なる領域を通る電流密度を示す簡略断面図である。図７Ａ及び図７Ｂに示すように、高ドレイン電圧（すなわち、基板に印加する電圧）では、ポリシリコン少数電流ダイバータ２９０を流れる電子電流の量は、ｎウェル２６０及びｎ+シリコンカーバイド領域２６５の一方を流れる電子電流の量とほぼ等しい。このことは、相当量の電子電流がｎウェル２６０及びｎ+シリコンカーバイド領域２６５から離れて転換され、これによりラッチアップの可能性が低下する一方で、素子を通じて大きな電流密度をサポートしていることを示す。この結果、ｎ+ポリシリコン／ｐシリコンカーバイド／ｎ基板構造を有するトランジスタのコレクタ電流を表す総順方向電流の約３分の１が、素子のベースを導電する。従って、本発明のいくつかの実施形態による少数電流ダイバータを含めた結果、ラッチアップ電流密度を大幅に改善することができる。
【００６２】
図５及び図５Ａの素子には、本発明の範囲から逸脱することなく数多くの変更を行うことができる。例えば、図５及び図５Ａに示すシリコンカーバイドＩＧＢＴが各々平面構造を有するのに対し、トレンチ構造を有するＭＯＳＦＥＴゲートを備えたＩＧＢＴに、本発明の実施形態による少数キャリアダイバータを同様に含めることもできる。別の例として、上述したＩＧＢＴがシリコンカーバイドＩＧＢＴで構成されるのに対し、他の実施形態では、シリコンカーバイドとは異なる広バンドギャップ半導体を使用することができ、及び／又は単結晶シリコン、シリコンゲルマニウムなどのポリシリコン以外の材料で少数キャリアダイバータを形成できることも同様に理解されよう。さらに他の実施形態では、少数キャリアダイバータの形状及び／又は位置が、図５及び図５Ａに示す形状及び位置と異なってもよい。従って、これらの実施形態は限定を意図するものではなく、むしろ本発明の例示的な実施形態を例示するものであると理解されたい。
【００６３】
上述したように、本発明の実施形態によるＩＧＢＴは、ｎウェル外部に電流のかなりの部分の経路を定めることができ、これにより、素子がラッチアップのリスクを高めずに、より大きな電流密度をサポートできるようになる。また、ポリシリコン少数電流ダイバータがコレクタからゲートを保護するので、ゲートドレイン入力容量を低減することができ、これによりゲート電荷を大幅に低減することができる。さらに、本発明の実施形態によるｐチャネルＩＧＢＴでは、非常に大きな電子電流がもたらす利得増大により、低いゲート電界を印加して素子をオンにすることができるようになる。高電界を繰り返し印加することにより、素子のゲート酸化物が時間とともに劣化する可能性があるので、本発明の実施形態によるｐチャネルＩＧＢＴに低い電界を印加できることにより、素子の安定性及び／又は信頼性を改善することができる。また、上述したＩＧＢＴを製造するための製造過程は、従来のＩＧＢＴの製造過程と一致する。
【００６４】
以上、主にシリコン少数キャリアダイバータを含むシリコンカーバイド素子に関して本発明を説明したが、他の実施形態では、この素子は、例えば窒化ガリウム、セレン化亜鉛、又は他のいずれかのＩＩ〜ＶＩ族又はＩＩＩ〜Ｖ族の広バンドギャップ化合物半導体などの、シリコンカーバイド以外の広バンドギャップ半導体を有することができると理解されたい。本明細書では、広バンドギャップという用語は、少なくとも１.４ｅＶのバンドギャップを有するいずれかの半導体を含む。少数キャリアダイバータがシリコン以外の半導体を含むことができることも同様に理解されるであろう。
【００６５】
特定の図を参照しながら上記の実施形態を説明したが、本発明のいくつかの実施形態は、追加の及び／又は介在する層、構造、又は要素を含むことができ、及び／又は特定の層、構造、又は要素を削除できることを理解されたい。本発明のいくつかの例示的な実施形態について説明したが、当業者であれば、本発明の新規の教示及び利点から大きく逸脱することなく、この例示的な実施形態に多くの修正を行えることを容易に理解するであろう。従って、特許請求の範囲に定義される本発明の範囲には、全てのこのような修正が含まれることを意図している。従って、上述の内容は本発明の例示であり、開示した特定の実施形態に限定されると解釈すべきではなく、添付の特許請求の範囲には、開示した実施形態に対する修正及びその他の実施形態が含まれることを意図している。本発明は以下の特許請求の範囲により定義され、これには特許請求の範囲の同等物が含まれる。
【符号の説明】
【００６６】
２００ 単位セル
２０４ ｐ+ＳｉＣ
２１０ ＢＪＴ
２２０ ＭＯＳＦＥＴ
２２２ ゲート
２４０ ｎ+ＳｉＣ基板
２４５ ｎＳｉＣ注入層
２５０ ｐＳｉＣベース層
２５５ ｐＳｉＣドリフト層
２６０ ＳｉＣ ｎウェル
２７０ ゲート絶縁層
２７５ 抵抗接点
２９０ ｎ+Ｓｉ
【特許請求の範囲】
【請求項１】
コレクタ、エミッタ及びベースを有する広バンドギャップ半導体バイポーラ接合トランジスタ（「ＢＪＴ」）と、
前記ＢＪＴの前記ベースに電流を供給するように構成された広バンドギャップ半導体ＭＯＳＦＥＴと、
前記ＢＪＴの前記ベースの導電型とは逆の導電型を有し、前記ＢＪＴの前記ベースとヘテロ接合を形成する、前記ＢＪＴの前記ベース上の少数キャリア転換半導体層と、
を含むことを特徴とする高電力絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）。
【請求項２】
前記広バンドギャップ半導体ＢＪＴがシリコンカーバイドＢＪＴを含み、前記広バンドギャップ半導体ＭＯＳＦＥＴがシリコンカーバイドＭＯＳＦＥＴを含む、
ことを特徴とする請求項１に記載の高電力ＩＧＢＴ。
【請求項３】
前記ヘテロ接合が、前記ベースの材料のホモ接合の第２の拡散電位よりも低い第１の拡散電位を有する、
ことを特徴とする請求項１に記載の高電力ＩＧＢＴ。
【請求項４】
前記少数キャリア転換半導体層が、ドープポリシリコン層を有する、
ことを特徴とする請求項２に記載の高電力ＩＧＢＴ。
【請求項５】
前記ＩＧＢＴが、
ｎ型注入層と、
前記ｎ型注入層上のｐ型層と、
前記ｐ型層の上部にあるｎウェルと、
前記ｎウェルの上部領域内にある高濃度ドープｐ型層と、
前記ｎウェル及び前記高濃度ドープｐ型層上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を含むことを特徴とする請求項４に記載の高電力ＩＧＢＴ。
【請求項６】
前記ｎ型注入層上の前記ｐ型層が、
前記高濃度ドープｐ型層のドーピング濃度未満のドーピング濃度を有するｐ型ベース層と、
前記ｐ型ベース層のドーピング濃度未満のドーピング濃度を有する、前記ｐ型ベース層上のｐ型ドリフト層と、
を含むことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項７】
前記ドープポリシリコン層が、前記ゲート誘電体層と前記ｐ型ドリフト層の間に存在する、
ことを特徴とする請求項６に記載の高電力ＩＧＢＴ。
【請求項８】
前記ドープポリシリコン層の上面が、前記ｎウェルの上面よりも、前記ｎ型注入層のさらに上方に存在する、
ことを特徴とする請求項７に記載の高電力ＩＧＢＴ。
【請求項９】
前記高濃度ドープｐ型層の第１の側に存在するとともに前記ゲート電極の下に存在する前記ｎウェルの第１のチャネル領域が、前記高濃度ドープｐ型層の反対側に存在する前記ｎウェルの第２の領域と実質的に同じ濃度でドープされる、
ことを特徴とする請求項７に記載の高電力ＩＧＢＴ。
【請求項１０】
前記ドープポリシリコン層上に存在する前記ゲート絶縁層の中間部の厚みが、前記ｎウェル上に存在する前記ゲート絶縁層の端部の厚みよりも厚い、
ことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項１１】
前記高濃度ドープｐ型層と前記少数キャリア転換半導体層の間の電気的接続をさらに含む、
ことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項１２】
ｎ型シリコンカーバイド注入層と、
前記ｎ型シリコンカーバイド注入層上のｐ型シリコンカーバイドベース層と、
前記ｎ型シリコンカーバイド注入層に対向する、前記ｐ型シリコンカーバイドベース層上のｐ型シリコンカーバイドドリフト層と、
前記ｐ型シリコンカーバイドドリフト層の上部にあるシリコンカーバイドｎウェルと、
前記ｐ型シリコンカーバイドベース層に対向する、前記ｐ型シリコンカーバイドドリフト層上のｎ型シリコン層と、
前記シリコンカーバイドｎウェル及び前記ｎ型シリコン層上のゲート絶縁層と、
前記シリコンカーバイドｎウェル及び前記ｎ型シリコン層に対向する、前記ゲート絶縁層上のゲート電極と、
を含むことを特徴とする高電力ｐチャネルシリコンカーバイド絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）。
【請求項１３】
前記シリコンカーバイドｎウェルの上面にあるｐ型シリコンカーバイドエミッタ層をさらに含み、前記ｎ型シリコン層が、前記ｐ型シリコンカーバイドエミッタ層に電気的に接続される、
ことを特徴とする請求項１２に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１４】
前記シリコン層が、前記ｐ型シリコンカーバイドドリフト層とヘテロ接合を形成する少数キャリアダイバータを含む、
ことを特徴とする請求項１３に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１５】
前記シリコン層の上面が、前記シリコンカーバイドｎウェルの上面よりも、前記ｎ型シリコンカーバイド基板のさらに上方に存在する、
ことを特徴とする請求項１４に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１６】
高電力シリコンカーバイド絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）であって、
コレクタ領域、エミッタ領域及びベース領域を含むシリコンカーバイドバイポーラ接合トランジスタ（「ＢＪＴ」）と、
ソース領域、ドレイン領域及びゲート電極を含むシリコンカーバイドＭＯＳＦＥＴと、
前記シリコンカーバイドＩＧＢＴのシリコンカーバイド層とｐ−ｎヘテロ接合を形成する、前記シリコンカーバイドＩＧＢＴの層構造内のドープ半導体層と、
を含むことを特徴とする高電力シリコンカーバイドＩＧＢＴ。
【請求項１７】
前記ドープ半導体層がドープシリコン層を含む、
ことを特徴とする請求項１６に記載の高電力シリコンカーバイドＩＧＢＴ。
【請求項１８】
前記ドープシリコン層が、ドープポリシリコン少数キャリアダイバータを含む、
ことを特徴とする請求項１７に記載の高電力シリコンカーバイドＩＧＢＴ。
【請求項１９】
前記ドープポリシリコン層の上面が、前記ＢＪＴのコレクタ領域の上面よりも、前記ＩＧＢＴのｎ型基板のさらに上方に存在する、
ことを特徴とする請求項１８に記載の高電力シリコンカーバイドＩＧＢＴ。
【請求項１】
コレクタ、エミッタ及びベースを有する広バンドギャップ半導体バイポーラ接合トランジスタ（「ＢＪＴ」）と、
前記ＢＪＴの前記ベースに電流を供給するように構成された広バンドギャップ半導体ＭＯＳＦＥＴと、
前記ＢＪＴの前記ベースの導電型とは逆の導電型を有し、前記ＢＪＴの前記ベースとヘテロ接合を形成する、前記ＢＪＴの前記ベース上の少数キャリア転換半導体層と、
を含むことを特徴とする高電力絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）。
【請求項２】
前記広バンドギャップ半導体ＢＪＴがシリコンカーバイドＢＪＴを含み、前記広バンドギャップ半導体ＭＯＳＦＥＴがシリコンカーバイドＭＯＳＦＥＴを含む、
ことを特徴とする請求項１に記載の高電力ＩＧＢＴ。
【請求項３】
前記ヘテロ接合が、前記ベースの材料のホモ接合の第２の拡散電位よりも低い第１の拡散電位を有する、
ことを特徴とする請求項１に記載の高電力ＩＧＢＴ。
【請求項４】
前記少数キャリア転換半導体層が、ドープポリシリコン層を有する、
ことを特徴とする請求項２に記載の高電力ＩＧＢＴ。
【請求項５】
前記ＩＧＢＴが、
ｎ型注入層と、
前記ｎ型注入層上のｐ型層と、
前記ｐ型層の上部にあるｎウェルと、
前記ｎウェルの上部領域内にある高濃度ドープｐ型層と、
前記ｎウェル及び前記高濃度ドープｐ型層上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を含むことを特徴とする請求項４に記載の高電力ＩＧＢＴ。
【請求項６】
前記ｎ型注入層上の前記ｐ型層が、
前記高濃度ドープｐ型層のドーピング濃度未満のドーピング濃度を有するｐ型ベース層と、
前記ｐ型ベース層のドーピング濃度未満のドーピング濃度を有する、前記ｐ型ベース層上のｐ型ドリフト層と、
を含むことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項７】
前記ドープポリシリコン層が、前記ゲート誘電体層と前記ｐ型ドリフト層の間に存在する、
ことを特徴とする請求項６に記載の高電力ＩＧＢＴ。
【請求項８】
前記ドープポリシリコン層の上面が、前記ｎウェルの上面よりも、前記ｎ型注入層のさらに上方に存在する、
ことを特徴とする請求項７に記載の高電力ＩＧＢＴ。
【請求項９】
前記高濃度ドープｐ型層の第１の側に存在するとともに前記ゲート電極の下に存在する前記ｎウェルの第１のチャネル領域が、前記高濃度ドープｐ型層の反対側に存在する前記ｎウェルの第２の領域と実質的に同じ濃度でドープされる、
ことを特徴とする請求項７に記載の高電力ＩＧＢＴ。
【請求項１０】
前記ドープポリシリコン層上に存在する前記ゲート絶縁層の中間部の厚みが、前記ｎウェル上に存在する前記ゲート絶縁層の端部の厚みよりも厚い、
ことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項１１】
前記高濃度ドープｐ型層と前記少数キャリア転換半導体層の間の電気的接続をさらに含む、
ことを特徴とする請求項５に記載の高電力ＩＧＢＴ。
【請求項１２】
ｎ型シリコンカーバイド注入層と、
前記ｎ型シリコンカーバイド注入層上のｐ型シリコンカーバイドベース層と、
前記ｎ型シリコンカーバイド注入層に対向する、前記ｐ型シリコンカーバイドベース層上のｐ型シリコンカーバイドドリフト層と、
前記ｐ型シリコンカーバイドドリフト層の上部にあるシリコンカーバイドｎウェルと、
前記ｐ型シリコンカーバイドベース層に対向する、前記ｐ型シリコンカーバイドドリフト層上のｎ型シリコン層と、
前記シリコンカーバイドｎウェル及び前記ｎ型シリコン層上のゲート絶縁層と、
前記シリコンカーバイドｎウェル及び前記ｎ型シリコン層に対向する、前記ゲート絶縁層上のゲート電極と、
を含むことを特徴とする高電力ｐチャネルシリコンカーバイド絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）。
【請求項１３】
前記シリコンカーバイドｎウェルの上面にあるｐ型シリコンカーバイドエミッタ層をさらに含み、前記ｎ型シリコン層が、前記ｐ型シリコンカーバイドエミッタ層に電気的に接続される、
ことを特徴とする請求項１２に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１４】
前記シリコン層が、前記ｐ型シリコンカーバイドドリフト層とヘテロ接合を形成する少数キャリアダイバータを含む、
ことを特徴とする請求項１３に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１５】
前記シリコン層の上面が、前記シリコンカーバイドｎウェルの上面よりも、前記ｎ型シリコンカーバイド基板のさらに上方に存在する、
ことを特徴とする請求項１４に記載の高電力ｐチャネルシリコンカーバイドＩＧＢＴ。
【請求項１６】
高電力シリコンカーバイド絶縁ゲートバイポーラ接合トランジスタ（「ＩＧＢＴ」）であって、
コレクタ領域、エミッタ領域及びベース領域を含むシリコンカーバイドバイポーラ接合トランジスタ（「ＢＪＴ」）と、
ソース領域、ドレイン領域及びゲート電極を含むシリコンカーバイドＭＯＳＦＥＴと、
前記シリコンカーバイドＩＧＢＴのシリコンカーバイド層とｐ−ｎヘテロ接合を形成する、前記シリコンカーバイドＩＧＢＴの層構造内のドープ半導体層と、
を含むことを特徴とする高電力シリコンカーバイドＩＧＢＴ。
【請求項１７】
前記ドープ半導体層がドープシリコン層を含む、
ことを特徴とする請求項１６に記載の高電力シリコンカーバイドＩＧＢＴ。
【請求項１８】
前記ドープシリコン層が、ドープポリシリコン少数キャリアダイバータを含む、
ことを特徴とする請求項１７に記載の高電力シリコンカーバイドＩＧＢＴ。
【請求項１９】
前記ドープポリシリコン層の上面が、前記ＢＪＴのコレクタ領域の上面よりも、前記ＩＧＢＴのｎ型基板のさらに上方に存在する、
ことを特徴とする請求項１８に記載の高電力シリコンカーバイドＩＧＢＴ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図５Ａ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図２】
【図３】
【図４】
【図５】
【図５Ａ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【公表番号】特表２０１２−５２９１７７（Ｐ２０１２−５２９１７７Ａ）
【公表日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−５１３９７２（Ｐ２０１２−５１３９７２）
【出願日】平成２２年５月２１日（２０１０．５．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３５７０９
【国際公開番号】ＷＯ２０１０／１４１２３７
【国際公開日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【公表日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２２年５月２１日（２０１０．５．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３５７０９
【国際公開番号】ＷＯ２０１０／１４１２３７
【国際公開日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
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