広帯域ダイレクト・ディジタル・シンセサイザ
信号発生器、及び周波数シンセサイザのＤＤＳは比較的高い入力クロックスピードを必要とし、不要な成分が出力周波数スペクトルの中に存在するスプリアス周波数応答を生成する。ＤＤＳへのクロック信号入力を変化させることによりスプリアスＤＤＳ応答を減少させるか回避するためのシステム及び方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号発生器、周波数シンセサイザ、信号発生器及び／又は周波数シンセサイザを内蔵する装置に関する。
【背景技術】
【０００２】
多くのエレクトロニクス・アプリケーション及びシステムは、特定の周波数及び／又は位相を有する１又は複数の信号の使用を必要とする。例えば、無線送信機及び受信機は、局部発振器信号をアップコンバーション及びダウンコンバーションのために利用することが多い。従って、（位相同期ループ（ＰＬＬ）に基づく問題解決手段を含む）方法及び装置が、そのような信号を発生するために開発されてきた。
【０００３】
信号を発生するために使用される他の装置は、ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）である。一般に、ＤＤＳは入力クロック信号及び制御語を受信する。制御語、もしかすると後続のタイミング（読み出し、書き込み、更新制御、等）にも基づいて、ＤＤＳは、入力クロック信号に対して既知の周波数及び／又は位相を有する波形（例えば、正弦波）を出力する。例えば、一般にＤＤＳは、現在の出力サンプルの位相状態を指示する位相アキュムレータ、及びその位相状態に対応する振幅を指示するルックアップテーブルを含む。制御語は、ＤＤＳのレジスタ（例えば、位相アキュムレータ）にロードされる。次にＤＤＳは、出力信号の所望する周波数及び／又は位相を、受信した入力制御語に関連付けられたルックアップテーブル情報に基づいて決定する。集積回路製造業者から入手可能なＤＤＳデバイスは、 Massachusetts 州 Norwood の Analog Devices 社から入手可能な AD98XX シリーズを含む。他のＤＤＳ製造業者は、 Florida 州 Melbourne の Harris 社、 Florida 州 Melbourne の Intersil 社、及び California 州 Santa Clara の Intel 社を含む。
【０００４】
標準的なＤＤＳは、位相アキュムレータ、位相／振幅変換器、及びディジタル-アナログ変換器（Ｄ／Ａコンバータ）を含む。又、Ｄ／Ａコンバータなしの上記ＤＤＳコアは、数値制御発振器（ＮＣＯ）とも呼ばれる。各々の具体例は設計間で変化するが、位相アキュムレータ、位相／振幅変換器、及びＤ／ＡコンバータはＤＤＳのための標準的な構成要素である。
【０００５】
そのような変化の１つが、位相／振幅変換器の具体例である。（メモリに記憶されたルックアップテーブルを一般に使用する）この変換器は、所定のサンプルにおいて位相を受信し、対応する振幅を出力する。しかし、そのような具体例では、現在の設計のメモリサイズ制限のために、位相値の最上位部分だけが使用される。従って、テーブルは最下位ビットＸ（設計間及びデバイス間でＸは変化する）を切り捨てて、最上位ビットＹだけを使用する。加えて、テーブルの具体例が変化する。例えば、振幅は９０°刻みで繰り返され、振幅の符号だけが四分円によって変化する。従って、多くのルックアップテーブルは、ルックアップテーブルの中の９０°だけを、位相がどのような四分円にあるかを明示する符号ビットと一緒に使用する。
【０００６】
ＤＤＳは、分周器として構成されてもよい。そのような場合、制御語が、（周波数がＤＤＳコアを通して処理され、位相オフセットが加算される）出力信号の所望する周波数及び／又は位相を、所望する出力信号と（出力周波数が、アキュムレータ値及びクロック・レートに基づく）入力クロック信号の比として指定する。
【０００７】
ＤＤＳ出力がディジタル処理を使用して生成されるので、ＤＤＳに基づく問題解決手段は、アナログに基づく問題解決手段と比較して著しく減少した位相ノイズを提供する。例えば、アナログ問題解決手段は、出力の位相／周波数を決定するために誤り訂正ループを使用する。そのような場合、訂正の範囲（例えば、帯域幅）を決定する転送機能は訂正に要する時間に反比例し、それにより位相ノイズのためにスピードを犠牲にするか、その逆である。更に、ＤＤＳに基づく問題解決手段は、出力周波数の高精度なチューニング分解能（例えば、マイクロヘルツのチューニング分解能）、及び１°未満の位相チューニングを提供できる。加えて、ＤＤＳに基づく問題解決手段は、出力周波数又は位相に対するチューニングにおける極めて速いスピード、オーバーシュート／アンダーシュートのない位相連続周波数切替、及びアナログに基づく（例えば、ループ）問題解決手段で生じるような整定時間が殆ど又は全くないことのような長所を提供する。又、ＤＤＳに基づく問題解決手段は、構成要素の劣化、及び（例えば、アナログに基づく問題解決手段で問題になることが多い）温度ドリフトが原因である手動によるシステムのチューニング及び微調整の必要性を減らすか除去する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＤＤＳに基づく問題解決手段は比較的高い入力クロックスピードを必要とし、不要な成分が出力周波数スペクトルの中に存在するスプリアス周波数応答を生成する。
【０００９】
スプリアス (spurious) 出力成分（又は「相互変調成分」）の原因の１つは位相打切り誤差である。例えば、ＤＤＳ出力ルックアップテーブルのエントリの数が、例えば、復号化のために制御語を受信するＤＤＳのアキュムレータ・レジスタの長さに基づいてディジタル制御語により指定できる可能な振幅の最大数より少ないとき、位相打切り誤差が発生する。例えば、３２ビット位相アキュムレータを有するＤＤＳは、２32の別個の位相を明瞭に指定できる。これらの２32の可能性の各々に対応する振幅エントリを提供することは、４，２９４，９６７，２９６個のエントリを含む位相ルックアップテーブルを必要とし、４，２９４，９６７，２９６個のエントリを含む位相ルックアップテーブルを設計で提供することは実現可能でない。従って、ルックアップテーブルは可能な振幅の最大数より少ないエントリを含み、ＤＤＳは、位相アキュムレータの状態により指定される正確な値に最も近い位相に対する入力制御語から生じる位相アキュムレータ値を決定するか、又は関連付ける。
【００１０】
更に、打切り誤差相互変調成分の振幅は、位相アキュムレータのオーバーフロー特性に基づき、ある期間にわたって周期的に変化する（ Grand Repetition Rate としても既知である）。時間に対する打切り誤差振幅の変化は、十分に高い範囲の周波数スペクトルを有する周期的な波形を定義し、打切り誤差波形の高次高調波は、エイリアシングをNyquist 帯域幅に生成する。ＤＤＳ 位相打切り誤差、他の誤差、及びスプリアス応答に関する追加情報は業界筋から入手可能であり、例えば、（1999年に Analog Devices社が出版し、 http://www.analog.com/UploadedFiles/Tutorials/3343533079104002517DDStutor.pdf においてオンラインで入手可能な）「A Technical Tutorial on Digital signal Synthesis」を含む。
【００１１】
スプリアス応答は、ＤＤＳの出力周波数に比較的近い周波数で出現する。この側面は、システム設計者にとって特に面倒である。狭帯域アプリケーションでは、例えば、これらの「至近距離の」応答を避けるために、ＤＤＳ入力クロックは単一周波数、又は非常に狭いチューニング帯域に設定できる。しかし、入力クロックの範囲を限定することは、ＤＤＳの出力信号チューニング範囲も制限する。
【００１２】
一般に、ディジタル／アナログ変換（Ｄ／Ａコンバータ）プロセス中の誤差は、スプリアス応答の著しいソースである。そのような誤差は、量子化誤差及びＤ／Ａコンバータ非線形性を含む。一般に、Ｄ／Ａコンバータに導入された（クロック周波数及び出力周波数に関係する）誤差は、高度に予測可能である。
【課題を解決するための手段】
【００１３】
本発明の実施例は、広帯域アプリケーションに対してＤＤＳに基づく信号発生器問題解決手段を利用するためのシステム及び方法を含む。又、そのような実施例は、ＤＤＳへのクロック信号入力を変化させることによりスプリアスＤＤＳ応答を減少させるか回避するためのシステム及び方法を提供する。
【００１４】
本発明による信号発生器の少なくとも１つの実施例は、合成信号をクロック源信号に基づいて生成するように構成された第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を有するクロック発生器を含む。更に、信号発生器は、分割信号を（１）合成信号、及び（２）分割比率を指示する制御信号に基づいて生成するように構成された第２のＤＤＳを有するクロック分割器を含む。更に、これらの実施例は、ろ波された信号を分割信号に基づいて生成するように構成された選択可能なフィルタを含む。選択可能なフィルタの選択は、制御信号、（例えば、ユーザにより、又はアプリケーションのハードウェア構成要素又はソフトウェア構成要素により選択された）選択された出力周波数、（選択された出力周波数に基づく）分割信号の周波数、及び／又は選択された出力周波数（例えば、周波数比率）に基づく他の値に基づく。少なくとも１つの実施例では、選択可能なフィルタの数は４個である。
【発明の効果】
【００１５】
少なくとも１つの実施例では、信号発生器は、変換された信号をろ波された信号に基づいて生成するように構成された周波数変換器を更に含む。いくつかの実施例では、周波数変換器は、局部発振器（ＬＯ）信号を受信するミキサ、周波数２倍器、又は（例えば、ステップリカバリダイオード（ＳＲＤ）を含む）乗算器である。乗算器の使用はスプリアス成分を招くが、又、変換される。
【００１６】
少なくとも１つの実施例では、クロック分割器は、次のろ波により合成信号の主周波数より２．５倍低い主周波数を有する分割信号を生成するように構成される。
【００１７】
更に、クロック分割器は、第２の分割信号を（１）合成されたクロック信号、及び（２）第２の周波数比率を指示する第２の制御信号に基づいて生成するように構成された第３のＤＤＳを含む。そのような実施例では、複数の選択可能なフィルタの１つの選択が、第２の制御信号に基づいて提供される。少なくとも１つの実施例では、選択可能なフィルタの数は４個である。
【００１８】
加えて、少なくとも１つの実施例では、第２のＤＤＳ（又は、第３のＤＤＳ）は出力値のテーブルを含み、分割信号が（１）合成されたクロック信号、及び（２）周波数比率、及び前記の位相／振幅変換を指示する制御信号に応答する出力値のテーブルに基づいて決定される。これらの実施例では、第２のＤＤＳは、分割信号に対する変化を、合成されたクロック信号の周波数と実質的に等しい周波数において、完全な位相／振幅変換なしに出力する。出力された分割信号は整数又は整数±サブセット（例えば、０．５）の位相値なので、ルックアップテーブルのサイズを減少させることが可能である。
【００１９】
更に、少なくとも１つの実施例では、第２のＤＤＳ（又は、第３のＤＤＳ）が、分割信号を予め定められた周波数において合成されたクロック信号の受信に応答して出力するために予め導入される。
【００２０】
本発明の他の実施例による信号を発生する方法は、クロック信号を発生するための第１のＤＤＳを使用すること、及びクロック信号に基づいて信号を発生してクロック信号の２分の１と実質的に等しい周波数を有する第２のＤＤＳを使用することを含む。又、そのような方法は、位相オフセット値を第２のＤＤＳに提供することも含む。
【００２１】
本発明の他の実施例による信号を発生する方法は、第１の信号をＤＤＳのクロック入力に提供すること、及び第１の信号に基づいて出力信号を発生してクロック信号の２分の１と実質的に等しい周波数を有するＤＤＳを使用することを含む。又、そのような方法は、位相オフセット値をＤＤＳに提供することも含む。
【００２２】
本発明の他の実施例による信号を発生する方法は、出力信号を発生して所望する周波数成分及びスプリアス周波数成分を有するＤＤＳを使用すること、スプリアス周波数成分の強度をモニタすること、及び前記モニタリングの結果に基づいてＤＤＳの位相オフセット値を変化させることを含む。
【００２３】
更に、本発明の実施例は、送信機、受信機、トランシーバ、試験装置、衛星通信システム、並びにここに記載された（例えば、局部発振器として利用される）信号発生器、及びそのような装置を使用する方法を含むレーダーシステムを含む。
【００２４】
更に、本発明は、典型的な実施例の観点から説明される。これらの典型的な実施例は、図を参照して詳細に記載される。これらの実施例は制限されない典型的な実施例であり、図面全体を通して、類似の参照番号は類似の構造を表す。
【発明を実施するための最良の形態】
【００２５】
特別の定めのない限り、ここでは用語「信号発生器」「シンセサイザ」及び「周波数シンセサイザ」は同義的に使用される。「典型的」として記載される複数の実施例は単に説明に役立つ実例を指し、他の実施例よりも好ましい必要はない。
【００２６】
本発明の実施例は、例えば、広帯域アプリケーションでの信号発生に適するシンセサイザ・アーキテクチャを含む。少なくとも１つの実施例では、ＤＤＳシンセサイザは、調節可能な（又は、変化する）クロック入力を１又は複数の他のＤＤＳに供給するように構成されたクロック発生器を含む。その種の装置のオペレーションは、後続の１又は複数のＤＤＳの出力のスプリアス成分を阻止又は減少させるように（ＤＤＳを含む）クロック発生器の出力周波数を選択することを含む。その種の実施例は、例えば、広い周波数範囲にわたる信号を生成するために適用される。
【００２７】
図２４は、本発明の実施例による信号発生器１０のブロック図を示す。（１又は複数のＤＤＳを含む）クロック発生器１０１は、合成されたクロック信号を、クロック源信号（図示されない）に基づいて発生する。（１又は複数のＤＤＳを含む）分割器１０５は、合成されたクロック信号（又は、それに基づく信号）を受信し、分割信号を合成されたクロック信号及び比率に基づいて発生する。選択可能なフィルタのバンク１６７は、分割信号（又は、それに基づく信号）を受信し、フィルタの選択された１つが、信号をろ波して出力を生成するために適用される。選択可能なフィルタの選択は、比率に基づく。更に、ここに記載された信号発生器１０の実施例は、構成要素、例えば、フィルタ、周波数変換器、スイッチ、及び／又は（クロック発生器１０１と分割器１０５の間、分割器１０５と選択可能なフィルタ１６７の間、及び／又は１又は複数の選択可能なフィルタ１６７の下流の信号経路の）アナログ加算器を含む
【００２８】
図１は、信号発生器１０の２つの具体例２０ａ，２０ｂを含むシンセサイザ１００の機能ブロック図を示す。シンセサイザ１００は、（例えば、第１のクロック信号を提供するように構成された第１のアジャイル (agile) ・クロック発生器１０１を含む）広帯域局部発振器信号発生器として構成される。この具体例では、クロック発生器１０１は、第１のクロック源信号（及び、もしかすると他の信号）をクロック分配ユニット１１０から受信する。例えば、クロック分配ユニット１１０は、３００ＭＨｚのクロック信号入力を発生又は受信し、３００ＭＨｚのクロック信号を、その信号に基づいて、クロック発生器１０１に対して出力する。他の具体例では、クロック発生器１０１は、第１のクロック信号、又はそのような信号のプリカーサー (precursor) を発生するように構成された発振器を含む。そのような発振器は、水晶発振器（例えば、温度調整式水晶発振器、又はＴＣＸＯ）、又は他の適当な装置である。
【００２９】
少なくとも１つの実施例では、クロック発生器１０１は、ＤＤＳクロック信号入力をクロック分割器１０２に対して生成する。クロック発生器１０１は、ステップリカバリダイオード（ＳＲＤ）、及び（例えば、低い周波数を有するクロック信号と乗算することによる）クロック発生のための関連回路を含む。クロック分割器１０２は、ＤＤＳクロック信号入力及び制御語の状態に基づいて分割信号を出力するように構成される。
【００３０】
図２及び図３は、クロック発生器１０１及びクロック分割器１０２の実施可能な具体例に関する補足的詳細をそれぞれ提供する。図２に示されるように、クロック発生器１０１は、可変帯域通過（及び／又はスイッチ帯域通過）フィルタ１５３に結合されたＤＤＳ１５１を含み、可変帯域通過（及び／又はスイッチ帯域通過）フィルタ１５３の出力は周波数変換器１５５に提供される。可変帯域通過フィルタ１５３は、クロック信号によるアーティファクト (artifact) 、及び他のアーティファクト（例えば、エイリアス、及びスプリアス応答）を除去する。
【００３１】
ここで使用される用語「周波数変換器」は、例えば、周波数乗算器（例えば、ＳＲＤ、及びミキサを含む回路）のような装置を含む。周波数変換器１５５は、第１の局部発振器信号を受信しアップコンバートされた出力ＤＤＳクロック信号を生成するミキサとして実施される。少なくとも１つの具体例では、第１の局部発振器信号は、クロック分配ユニット１１０によりＤＤＳ１５１に提供されるクロック信号と同じベースから取り出され、たとえ同じ信号でもよい。更に、出力ＤＤＳクロック信号は、ある範囲（例えば、ＤＤＳ１５１の出力バンド全体にわたる任意の周波数）全体にわたって連続的に調節可能な正弦波として実施される。出力ＤＤＳクロック信号は、ろ波された出力ＤＤＳクロック信号を生成するために複数の選択可能な帯域通過フィルタの１つ（又は、スイッチ帯域通過フィルタ、又は単独のフィルタ）１５７を使用してろ波される。
【００３２】
図３に示されるように、クロック分割器１０２は、出力ＤＤＳクロック信号をクロック発生器１０１から受信するＤＤＳ１６１を含む。ＤＤＳ１６１は、ＤＤＳ１６１の出力に結合される可変帯域通過（又は、スイッチ帯域通過、又は単独の）フィルタ１６３に提供される分割信号を生成する。可変帯域通過フィルタ１６３は、クロック信号によるアーティファクト、及び他のアーティファクト（例えば、エイリアス、及びスプリアス応答）を除去する。ＤＤＳ１６１により出力された分割信号は、例えば、広い周波数範囲にわたって調節可能な正弦波である。
【００３３】
次に、ろ波された分割信号は、（例えば、ろ波された分割信号を第２の局部発振器信号と混合することにより）変換された分割信号を生成するように構成された周波数変換器１６５に提供される。変換された（例えば、アップコンバートされた）分割信号は、ろ波さアップコンバートされた分割信号を生成する複数の選択可能な帯域通過フィルタ１６７の１つを使用してろ波される。少なくとも１つの実施例では、ＤＤＳ１６１が特定の帯域通過フィルタ１６７を制御語の状態に基づいて選択する。
【００３４】
いくつかの実施例では、クロック分割器１０２により出力された分割信号は、クロック発生器１０１から受信したＤＤＳクロック信号の少なくとも２倍（しかし、３倍よりは小さい）周波数を有する。少なくとも１つの実施例では、分割信号はＤＤＳクロック信号より２．５倍低い周波数を有する。そのような実施例では、０．５倍及び１．５倍の出力周波数において出現するイメージを抑圧するだけのためには、出力のろ波を提供することで十分である。従って、整数値２付近の分割限定だけが、ディジタル・アーキテクチャのサンプリング特性によって課された限定であり、ディジタル・アーキテクチャのサンプリング特性は、イメージに関心がある帯域幅で誤差を生じさせる。
【００３５】
少なくとも１つの実施例では、選択可能な帯域通過フィルタ１５７，１６７の組のために適切な数字は４であることが分かっており、帯域通過フィルタ１５７，１６７の各々は、各入力信号をろ波するために別々に選択される。少なくとも１つの実施例では、フィルタ１５７，１６７の組の各フィルタは個別部品を使用して組み立てられ、個別部品は各フィルタに対する別々の構成要素である。或いは、もしアジャイル・クロック発生器への選択可能な入力周波数が使用されたら、４は選択可能な帯域通過フィルタ１５３，１６３の組のために適切な数字であることが分かっている。アジャイル・クロック発生器１０１への選択可能な入力周波数の使用は、クロック発生器１０１の出力の相互変調成分が無い帯域幅を増加させることにおいて更に有利である。
【００３６】
フィルタ１５７，１６７の組（及び、選択可能な帯域通過フィルタの他の組）を構成する各フィルタは、組の他のフィルタと比較して、異なる帯域通過周波数範囲、及び更に小さな（又は、更に大きな）相対的帯域通過範囲（即ち、フィルタに対する高周波数カットオフと低周波数カットオフの差として計算されるフィルタの範囲のサイズ）を有する。特定のアプリケーション（又は、設計）の要求仕様及び／又は公差次第で、隣接する通過帯域は重なり合う（又は、重なり合わない）。１組のフィルタの通過帯域の１つの実施可能な配置は、一連のオクターブと同様である。
【００３７】
例えば、フィルタの組１５７は４つのフィルタを有し、帯域５０−２００ＭＨｚを通過させるように実施される。もし個別のフィルタが等しい幅の通過帯域を有するように実施されたら、各通過帯域は５０，１００，１５０，及び２００ＭＨｚに中心を置かれ、各フィルタは中心周波数から±２５ＭＨｚの帯域を通過させる。そのような分布は０．５ｘ及び１．５ｘにおけるイメージを５０ＭＨｚの出力周波数から除去するためには適切ではないが、しかし、２５ＭＨｚ及び７５ＭＨｚのイメージは５０ＭＨｚフィルタの通過帯域の内部（又は、少なくとも端）にある。従って、フィルタの中心周波数及び／又は通過帯域の他の分布は、更に望ましい。例えば、同じ中心周波数を、中心周波数が増加するにつれて次第に広くなる通過帯域を有するフィルタを用いて使用してもよい。或いは、フィルタは、不均一に分布した中心周波数を有してもよい。例えば、オクターブ、又は半オクターブ分布（例えば、５０−７０−１００−１４０）が、中心周波数より僅かに狭い通過帯域を有する各フィルタを用いて代わりに使用される。
【００３８】
ＤＤＳ１５１，１６１は、ＤＤＳに特定の周波数及び位相を有する出力信号を生成させる１又は複数の制御語を受信する。例えば、制御語は、ディジタル位相及び周波数情報を含む。制御語は、ＤＤＳ１５１，１６１により、例えば、位相アキュムレータ（又は、復号化及び処理のための他のレジスタ）に記憶される。
【００３９】
少なくとも１つの実施例では、実施例（例えば、ＤＤＳ１５１、又はＤＤＳ１６１）で使用されるＤＤＳの位相アキュムレータは、受信した制御語に含まれるディジタル情報をアキュムレータに既にあるバイナリ値に（例えば、モジュロ２加算を使用して）加え、新しい周波数／位相インデックス値を形成する。次にＤＤＳは、新しく形成された周波数／位相インデックス値を使用して位相ルックアップテーブルから信号の周波数及び位相を決定し、ＤＤＳから出力する。
【００４０】
更に詳細には、少なくとも１つの実施例では、一方又は両方のＤＤＳは位相連続である。即ち、新しいアキュムレータ値がアキュムレータに書き込まれるとき、ＤＤＳは現在の値を位相アキュムレータで累積する。新しい周波数値（位相アキュムレータ値）が書き込まれるとき、ＤＤＳが故意に位相アキュムレータ値０にリセットされない限り、新しい周波数値は最終値にアキュムレータで累積又は加算する。
【００４１】
実施例では、クロック分割器１０２が、分割信号を予め定められた周波数においてＤＤＳクロック信号入力の受信に応答して出力するために予め導入される。
【００４２】
以下の表１は、周波数計画の特定の実施例を提供し、ここに記載された信号合成オペレーションを行うためのＤＤＳ１５１（「ＤＤＳ１」）及びＤＤＳ１６１（「ＤＤＳ２」）の特定の具体例を制御するために使用される制御情報を含む。少なくとも１つの実施例では、制御論理は、表１によりＤＤＳ１５１，１６１の機能を制御して特定の分割信号を生成するために使用される。例えば、１又は複数の制御語がＤＤＳの制御レジスタにロードされる。この論理は、例えば、書き換え可能なゲートアレイ（ＦＰＧＡ）に具体化されたゲートベースの論理設計、特定用途向け集積回路（ＡＳＩＣ）、一連の個別部品、及び／又は（読み出し専用メモリ（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、フラッシュメモリ、又はそれらの変形）であるメモリに記憶されたプロセッサが実行可能な命令を使用して実施される。
【００４３】
この実施例では、ＤＤＳ１（１５１）の出力は、ＤＤＳ２（１６１）への入力前に３００ＭＨｚだけアップコンバートされる。ＤＤＳ２（１６１）は選択された分割比率を適用し、その出力信号は、所望する出力信号を得るために２倍にされる。所定の選択された出力周波数、許容できる分割比率の既知の範囲、及び利用可能なアップコンバーション選択項目の既知の組を仮定して、制御論理がＤＤＳ１（１５１）に対する適切な出力周波数を選択するために実施される。
【００４４】
【表１】
【００４５】
少なくとも１つの実施例では、クロック分割器１０２は、（例えば、位相値を変換することなく）分割信号出力を直接的に指定するために使用される振幅値のルックアップテーブルを含む。例えば、制御語に対する応答では、出力された値が振幅値のテーブルに基づいて決定される。少なくとも１つの実施例では、クロック分割器１０２は、分割信号の新しい値をＤＤＳクロック信号の周波数と実質的に等しい周波数において完全な位相−振幅変換なしに出力する。又、クロック発生器１０１のためのＤＤＳ１５１のルックアップテーブルは、クロック発生器１０１により生成されるＤＤＳクロック信号の周波数スペクトルでのスプリアス成分の発生を減少又は阻止するために予め決定されたエントリも含む。
【００４６】
少なくとも１つの実施例では、スプリアス含有量は、分割器ＤＤＳを整数（又は、整数±０．Ｘ）の値（ここで、Ｘは数字）にチューニングすることにより減少する。更に詳細には、Ｘは５に等しい。しかし、Ｘに対して他の値も可能である（例えば、１）。或いは、Ｘは実数でもよい。この選択は、スプリアス応答（例えば、Ｄ／Ａコンバータ誤差（例えば、量子化、及び非線形性）により発生するイメージ）を基本周波数（出力周波数）下でマスクする効果を有する。正確な整数分割値に対して、Ｄ／Ａコンバータ誤差による全スプリアス含有量は、基本周波数の項に分類される。整数値±０．Ｘに対して、いくらかのスプリアス含有量は基本周波数の項に分類され、接近した残りのスプリアス含有量は出力周波数±（０．Ｘ＊出力周波数）に等しい周波数の項に分類される。従って、フィルタの数、及び阻止必要性を、出力周波数のスプリアスがない範囲に基づいて決定することが可能である。
【００４７】
図３Ａは、クロック分割器１０２、及び周波数変換器段１２０の他の実施例を示す。この図に示されるように、クロック分割器１０２は、クロック発生器１０１により出力されたクロック信号を受信するＤＤＳ１６１を含む。ＤＤＳ１６１は、ろ波された分割信号を生成するために複数の選択可能な帯域通過フィルタ１６７の１つを使用してろ波された分割信号を生成する。少なくとも１つの実施例では、ＤＤＳ１６１は、特定の帯域通過フィルタ１６７を制御語の状態に基づいて選択する。例えば、ＤＤＳ１６１により出力された分割信号は、広い周波数範囲にわたって調節可能な正弦波である。
【００４８】
ろ波された分割信号は、駆動回路１６９を通して、ろ波された分割信号が変換された分割信号を生成するために変換される周波数変換器段１２０に提供される。周波数変換器１２１は、乗算器として、例えば、スナップオフダイオード（ステップリカバリダイオード）を含むコム発生器を使用して実施される。或いは、周波数変換器１２１は、周波数２倍器（又は、「専用の乗算器」）として構成されたミキサを含み、入力信号はミキサのＲＦ入力及びＬＯ入力の両方と結合する。
【００４９】
変換された分割信号は、ろ波され変換された分割信号を生成するために複数の選択可能な帯域通過フィルタ１２３の１つを使用してろ波される。例えば、選択可能な帯域通過フィルタの数は４である。少なくとも１つの実施例では、ＤＤＳ１６１は、特定の帯域通過フィルタ１２３を制御語の状態に基づいて選択する。従って、ろ波され変換された分割信号は、駆動回路１２５（例えば、バッファ、増幅器、又はインピーダンス整合ネットワーク）を通して１又は複数の周波数変換器に提供され、関心がある他の周波数を生成する。
【００５０】
図４は、周波数変換器段１３０の実施例の詳細な機能ブロック図を示す。この図に示されるように、第１の局部発振器信号の第１の部分を出力する周波数変換器段１３０は、（周波数変換器段１２０に結合される）周波数変換器１３１を含み、周波数変換器１３１の出力は、スイッチ１３２，１３５を通して１又は複数の選択可能な帯域通過フィルタ１３３，１３４に結合される。少なくとも１つの実施例では、周波数変換器段１３０は、帯域通過フィルタ１３３又は帯域通過フィルタ１３４を、受信した（ろ波され変換された）分割信号の周波数に基づいて選択する。実施例では、この段での選択可能な帯域通過フィルタの数は２であるが、２より多いか２より少ないフィルタも適切なものとして使用できる。
【００５１】
帯域通過フィルタ１３３，１３４は、段の所望する出力周波数（又は、所望する出力周波数への変換を行うために必要な中間周波数）に基づいて選択される。例えば、図４に示される特定の具体例では、１１００−１３００ＭＨｚの帯域通過フィルタ１３３又は１３００−１５００ＭＨｚの帯域通過フィルタ１３４の何れかが、第１の周波数変換器段１３０に対して所望する出力周波数に基づいて選択され、出力周波数の範囲は１１００ＭＨｚ−１５００ＭＨｚである。図４に示されるように、先行する段１２０からの１００−３００ＭＨｚの中間周波数（ＩＦ）入力は、１０００ＭＨｚ又は１２００ＭＨｚの何れかと混合され、上記出力を生成する。
【００５２】
少なくとも１つの実施例では、制御論理は、フィルタ１３３又はフィルタ１３４を所望する出力周波数に基づいて選択するために使用される。制御論理は、（限定されないが）例えば、上記のようなＦＰＧＡ、ＡＳＩＣ、ＲＯＭデバイス、又はソフトウェアを使用して実施される。制御論理は、提供される出力周波数を最初に決定し、最終出力にアップコンバートされるのに必要な局部発振器周波数を次に決定する。実施例では、もし所望する出力周波数が１１００−１３００ＭＨｚならば、図４に示されるように１０００ＭＨｚ局部発振器信号が選択されて、１１００−１３００ＭＨｚを生じさせるために周波数変換器１３１を使用して１００−３００ＭＨｚと混合される。他方では、もし所望する出力周波数が１３００−１５００ＭＨｚならば、１２００ＭＨｚ局部発振器信号が選択されて、１３００−１５００ＭＨｚフィルタ１３４が選択される。少なくとも１つの実施例では、ＬＯ信号及びフィルタを選択することは、同じ制御信号を用いて行われる。制御論理及び制御流れに関する補足的詳細が、図１６に対して記載される。
【００５３】
図５は、周波数変換器段１４０の実施例の詳細な機能ブロック図を示す。この図に示されるように、周波数変換器段１４０は、第１の位置で、周波数変換器段１４０が、受信した信号を、ろ波された信号を生成するために複数の選択可能な帯域通過フィルタ１４２の１つに結合される周波数変換器１４１（例えば、ミキサ）に提供するように構成する１組のスイッチ１４４，１４５を含む。少なくとも１つの実施例では、周波数変換器段１４０は、特定の帯域通過フィルタ１４２を、周波数変換器段１４０の出力において必要な最終出力周波数に基づいて選択する。第２の位置では、スイッチ１４４，１４５は、周波数変換器段１４０に、周波数変換器段１４０により受信された信号を出力させる。どちらの場合も、スイッチ１４５を通る第２段信号が、駆動回路１４６を通して、第１の局部発振器最終出力信号として提供される。図１及び図５に示される特定の具体例では、この段により出力される第１の局部発振器信号は、１１００ＭＨｚ−２１００ＭＨｚの周波数を有する。
【００５４】
少なくとも１つの実施例では、ろ波及びアップコンバーション選択、又はバイパスに対するスイッチ設定は、制御論理により、段出力周波数、第１の局部発振器ＬＯ１の所望する最終出力周波数（例えば、１１００−２１００ＭＨｚ）、又はこれらの１つを生成するためのアップコンバーションに使用される中間周波数に基づいて選択される。出力周波数の範囲の中に通過帯域を有し、不要な項（例えば、アップコンバージョンの場合の局部発振器入力）を減衰させるフィルタが選択される。もし周波数変換器段１４０がアップコンバーション（例えば、出力周波数は、１１００−１５００ＭＨｚ）のために構成されていなければ、周波数変換器１４１はバイパスされて、前の段（例えば、図４の周波数変換器段１３０）からの出力周波数が使用される。
【００５５】
図１に示されるように、少なくとも１つの実施例では、シンセサイザ１００は、第２の局部発振器信号を生成するように構成された第２の信号発生器（即ち、第２の分割器１０４に結合される第２のクロック発生器１０３）を更に含む。第２のクロック発生器１０３によりクロック分配ユニット１１０から受信されたクロック信号は、第１のクロック発生器１０１により受信されたクロック信号と同じ周波数を有する。或いは、クロック分配ユニット１１０は、異なる周波数を有する信号を第２のクロック発生器１０３に提供する。第２のクロック発生器１０３及び第２の分割器１０４の構造及びオペレーションは、図１−図３Ａの第１のクロック発生器１０１及び第１の分割器１０２に対して記載されたものと実質的に同じである。第２の局部発振器信号は、例えば、４８ＭＨｚ−９４ＭＨｚの周波数を有する。更に高い局部発振器周波数を発生するために、第２の分割器１０４の出力は、上記のアップコンバータ及び／又は１又は複数の合成器段に結合される。
【００５６】
少なくとも１つの実施例では、シンセサイザ１００は第３の局部発振器信号を提供する。第３の局部発振器信号は、例えば、３００ＭＨｚ、５００ＭＨｚ、又は１１００ＭＨｚの周波数の１つを有する。実施例では、クロック分配ユニット１１０は、第３の局部発振器信号を発生するように構成された１又は複数のステップリカバリダイオード（ＳＲＤ）を含む。
【００５７】
或いは、調節可能なクロック源を変化させることは、第２の（又は、後の）ＤＤＳに対してクロックを提供するＤＤＳ方法及び装置以外を使用して構成してもよい。そのような変化する（調節可能な）クロック源の実施例は、位相同期ループである。位相同期ループは同調が遅いが、そのような装置はＤＤＳと比較して（ミリワットまで下がる）低い電力消費及び／又は（例えば、減らされたろ波要求仕様による）小さなサイズを提供する。そのような実施例では、可変周波数クロック信号はクロック分割器により受信され、クロック分割器は図１−図３Ａに対して記載された。
【００５８】
他の実施例では、シンセサイザ２００は、２つ以上の分割器（例えば、図６に示されるような分割器２０２−２０４）に結合されるクロック発生器２０１を含む。少なくとも１つの実施例では、１又は複数の分割器２０２−２０４はＤＤＳを使用して実施される。例えば、複数のクロック分割器は、新しい分割比率又は制御語をＤＤＳ分割器にロードするために掛かる時間を減らすか削除するために使用される。１つの具体例では、１又は複数のクロック分割器２０２−２０４が、均一に早い切替時間を達成するために、特定の分割比率、制御語、及び／又は出力周波数／位相を用いて（即ち、信号経路に選択される前に）予め構成される。典型的なアプリケーションでは、そのようなアーキテクチャは、異なる周波数の間（又は、中で）非常に高速に「ピンポン」（又は、「ホップ」）するために使用される。
【００５９】
例えば、１又は複数のクロック分割器２０２−２０４は、予め定められた異なる分割器値を予めロードするための複数のレジスタを含み、分割器は、予めロードされた分割器値の１つを、制御論理により分割器の外部に各分割器へ別々にロードするために掛かる時間より早く提供される信号に応答して選択できる。制御信号は、分割器が信号経路に選択されるときに（又は、前に）提供される。
【００６０】
或いは、複数の分割器２０２−２０４の各々は、単一の各分割器値で予め構成（又は、単一の各分割器値を予めロード）され、各分割器は、非常に速いチューニング・スピードを達成するために、（例えば、スイッチ２０５により）各分割器へ別々にロードするために掛かる時間より早く別々に選択される。少なくとも１つの実施例では、分割器２０２−２０４は、（直列にロードされるレジスタとは逆の）並列ロード制御語レジスタを有する。
【００６１】
図６は３つの分割器２０２−２０４を示すが、任意の数の分割器（又は、分割器ＤＤＳ）が種々の実施例で使用できることを銘記しておく。又、アーキテクチャも、クロック発生器２０１と分割器２０２−２０４の間にスイッチを含むように実施できる。
【００６２】
他の具体例では、分割器チップは複数の（例えば、４又は８）異なるピンを選択可能な特性を有し、図６に対して記載したようにオペレーション中に早い周波数切替が達成されるように、各特性はそれぞれの制御語（又は、分割比率）を含む。１つの具体例では、そのような分割器チップは、２つの異なる周波数の間で切り替わる位相連続を提供する。或いは、図６のアーキテクチャは、複数の分割器（例えば、２０２−２０４からの出力）が変調された出力信号（又は、所望する波形）を提供するために結合するように、スイッチ２０５の代わりに（又は、スイッチ２０５に加えて）アナログ加算機を使用して実施される。
【００６３】
更に、代わりに、分割器２０２−２０４の少なくとも１つが、ＤＤＳに基づかない分周器でもよい。例えば、そのような分周器は、論理チップ（例えば、ＴＴＬ、ＥＣＬ）を含むか個別部品を使用するものとして構成されるか、又は分割周波数を出力できる集積回路を含む。或いは、そのような分割器は、分割信号を、複数の異なる分割比率の１つにより、選択信号に応答して生成する。クロック発生器２０１が、特定のアプリケーションで、分割器２０２−２０４の少なくとも１つがＤＤＳを使用して実施される実施例より大きい周波数範囲を有することを必要とするように、そのような実施例は、利用可能な分割比率の組を減少させる。
【００６４】
図７Ａに示されるように、他の実施例によるシンセサイザ７００は、第１の分割器段７１０に結合されるクロック発生器７０１を含み、次に第１の分割器段７１０の出力が第２の分割器段７０３に結合される。そのような実施例では、クロック発生器７０１、第１の分割器段７１０、及び第２の分割器段７０３の少なくとも１つ（又は、全て）がＤＤＳを使用して実施され、例えばクロック発生器７０１は第１のＤＤＳを含み、第１のＤＤＳは第１の分割器段７１０を実施している第２のＤＤＳに結合され、第１の分割器段７１０は第２の分割器段７０３を実施している第３のＤＤＳに結合される。例えば、第３のＤＤＳ（又は、第２段分割器）は、上記の実施例の第２のＤＤＳ（又は、分割器）を実質的に再現する。
【００６５】
第２のＤＤＳの出力へ直列に結合された第３のＤＤＳを使用する長所は、更に高精度なチューニング分解能（例えば、マイクロヘルツ分解能）及び／又は更にスプリアス成分抑圧を含む。更に、増大したチューニング分解能（しかし、減少したスプリアス性能）を有する第１のＤＤＳ（例えば、アジャイル・クロック、又はクロック発生器ＤＤＳ）が使用される。そのような実施例では、第１のＤＤＳ（例えば、アジャイル・クロック発生器ＤＤＳ）により生成されるスプリアス成分は、例えば、２０ｌｏｇ［（第２のＤＤＳ分割値）＊（第３のＤＤＳ分割値）］だけ減少する。従って、第３のＤＤＳの付加は、第１のＤＤＳ（例えば、アジャイル・クロック発生器）により作り出されたスプリアス応答を更に減少させ、一方で更に高精度なチューニング分解能を提供する。他の実施例のように、１又は複数のＤＤＳが、素早い周波数切替のために予めロードされる。更に、図７Ｂに示されるように、第１の分割器段７２２は、２つ以上の分割器（例えば、分割器７１０，７１１）を含むように実施される。そのような分割器は、（例えば、スイッチ７１２を介して）選択可能、又は（例えば、変調された信号、又は他の波形を得るために）組合せ可能な出力を有する。
【００６６】
クロック分割器１０２に関して、少なくとも１つの実施例では、ＤＤＳ１６１は、入力クロックのレートでＤ／Ａコンバータへ直接的に出力される振幅値のテーブルを含む。そのようなアーキテクチャは現在のＤＤＳアーキテクチャの位相−振幅変換をバイパスし、従って、制御語入力に対する必要性を除去する。制御語が適用される整数（±０．５）比率を指定する信号により取って代わられるように、振幅値のテーブルは小さい（即ち、整数（又は整数±０．５）の比率に対してのみ実施される）。更に詳細には、そのような実施例は、例えば、整数値±０．５、及び／又は整数値±０．１，±０．２，±０．３，又は±０．４の比率を使用してもよい。他の許容できる問題解決手段は、（例えば、図２３に示されるように）スプリアス応答のない広い帯域を提供することが分かっている、整数でない比率の分割器ＤＤＳを含む。このアプローチは、特定の要求仕様（例えば、アプリケーションの帯域幅、スプリアスのない動的範囲、要求仕様サイズ、等）に応えるために柔軟である。
【００６７】
実施例では、上記のシンセサイザは、集積回路デバイスを、信号発生における使用のためのプログラム可能な分割器チップＤＤＳとして使用して実施される。チップは、それを各クロック・サイクルに使用するために対応する正弦波（又は、余弦波）値を指示する特定の分割比率へ送信することによりプログラムされる。出力は正弦波であるが、他の波形も可能である。そのようなプログラム可能な分割器チップは、特定のアプリケーション（例えば、デュアルＤＤＳ形態を使用するアプリケーション）のために設計され、従って、簡素化（又は、合理化）した設計を利用する。デュアルＤＤＳシンセサイザの場合、１つのＤＤＳは、特定のスペクトル純度関係のために特定の分割比率だけで機能するために動作可能である第２のＤＤＳを同期するために使用される。
【００６８】
上で論じたように、デュアルＤＤＳシンセサイザは、相互変調成分を減少させる長所を有するように実施される。スプリアス応答は、特に広帯域アプリケーションのためのＤＤＳの広範な使用を制限した以前のＤＤＳアーキテクチャの１つの特徴である。クロックは調節された出力周波数に関係するので、クロックの予測可能な間隔では、ＤＤＳは多くの隣接するスプリアス応答を有する。狭帯域システムでは、これらの隣接する応答を回避するためにクロックは単一周波数に設定されるが、これもチューニング範囲を制限する。従って、これらのスプリアス応答は、広帯域システムでの既存のＤＤＳアーキテクチャの使用を禁じる。
【００６９】
少なくとも１つの本発明の実施例では、第１のＤＤＳは調節可能なクロックを第２のＤＤＳに提供し、調節可能なクロックは、第２のＤＤＳの固有のスプリアス領域を軽減するために必要であるとして、第２のＤＤＳへの入力クロックが調節されることを可能にする。この形態は、ＤＤＳの所望する利点を利用するために隣接するスプリアス応答を除去及び／又は著しく減少させ、ＤＤＳの所望する利点は優れた位相ノイズ及び高速チューニング・スピードを含む。最もクリーンな出力スペクトルは整数及び半整数の比率において得られるので、これらの分割比率専用のＤＤＳチップがその機能に対して最適化される。
【００７０】
本発明の他の実施例は、プログラム可能な分割器チップを含む。（分割器ＤＤＳとして特に構成された）そのようなＤＤＳシンセサイザ・チップは、高速チューニング及び低い位相ノイズ特性が所望される多様な広帯域アプリケーションで利用される。これらのアプリケーションは、（制限されないが）信号監視、電子戦、試験装置、送信機、レーダー、及びデータ通信を含んでもよい。（例えば、アナログ設計と比較して）分割器ＤＤＳの特定の長所は、更に単純な設計、更に早い設計、更に小さいチューニング語、更に低いスプリアス応答、更に高い忠実度、及び更に低い位相ジッタを含む。
【００７１】
図８Ａに示されるように、本発明の実施例によるプログラム可能な分割器チップは、３つの部分：分割比率−アドレス・マッピング部８０１、（例えば、正弦及び／又は余弦）ルックアップテーブル８０２、及びディジタル−アナログ変換器（Ｄ／Ａコンバータ）部８０３を含む。（指示された分割比率によりルックアップテーブル８０２のためのアドレスの配列を出力する）分割比率−アドレス・マッピング部８０１は、複数の異なる方法で実施され、選択された分割比率（例えば、一連の２．５，３，３．５，４，４．５，．．．，１００の全部又は一部）がサポートされる。例えば、４で分割する場合、マッピング部８０１は、クロック・サイクル毎のアドレス／角度の１つのレートでＤ／Ａコンバータ８０３に出力される９０°毎（又は、０°，９０°，１８０°，及び２７０°）に対する正弦波（又は、余弦波）値のためのルックアップテーブル８０２のアドレスを示す。従って、４で分割された出力の１つの完全なサイクルは、４つのクロック・サイクルで生成される。２．５で分割される場合、マッピング部８０１は、同じレートでＤ／Ａコンバータ８０３に出力される０°，１４４°，２８８°，４３２°，及び５７６°に対する正弦値のためのアドレスを示す。この場合、２．５で分割された出力の２つの完全なサイクルは、５つのクロック・サイクルで生成される。他の分割比率に対するオペレーションは、この論理から推論できる。又、そのようなチップも、ここに記載された（例えば、ピンを選択可能な）選択可能な特性を含む。
【００７２】
そのような実施例は正弦波（又は、余弦波）出力を提供するが、しかし、この基本構造の他の実施例も可能である。図８Ｂに示されるように、１実施例は、１機能８０２のような、分割比率のＲＯＭへのルックアップを含む。他の実施例は、非正弦波形（例えば、三角波、のこぎり波、又は他の波形）に基づくルックアップテーブルである。
【００７３】
以下の表２は、特定の分割比率を生成するために使用される増加位相値の実施例を一覧表示する。
【００７４】
【表２】
【００７５】
位相増加数を検討することにより認識されるように、多くの値が再利用される。例えば、１２による分割は３０°毎に１２個の値を有し、６０°毎に値を有する６による分割の６個の値全てを包含する。そのような数字の再利用（及び、ルックアップのサイズの結果的な減少）は、具体例で実現されるＤＤＳの単純化を可能にする。
【００７６】
分割比率２（即ち、Nyquist 周波数）におけるＤＤＳの使用は、現在知られていない。１つの考えられる理由は、ＤＤＳが、更に高い分割比率における出力信号強度と比較して、整数比率２における２０ｄＢ（又は、２０ｄＢより大きな）までの出力信号強度での減少を示すことである。
【００７７】
いくつかのＤＤＳ（例えば、Analog Devices 社の 98XX シリーズのＤＤＳ）は、位相オフセット値を、位相アキュムレータにより（例えば、ディジタル／アナログ変換の前に）出力される位相値に加算する措置を含む。発明者は、９０°（又は、２７０°）の位相オフセットを選択することにより、出力信号強度が、更に高い分割比率における結果と匹敵する整数比率２において達成されることを発見した（例えば、図２５を参照）。
【００７８】
ここに記載されたように、そのような技術は、可変周波数クロック（例えば、ＰＬＬ、又は他のＤＤＳ）により駆動されるＤＤＳを用いる特定の長所に使用される。そのような１つのアプリケーションでは、分割器ＤＤＳは分割比率２、及び位相オフセット９０°で構成される。ＰＬＬ（又は、ＤＤＳ）を同期することは周波数可変性（及び／又は、広帯域オペレーション）を提供するために使用され、一方、分割器ＤＤＳは位相連続（及び／又は、比較的スプリアスが無い出力）を半分のクロック周波数において提供するために使用される。異なる位相オフセット値が、類似の長所を他のＤＤＳモジュールに提供することが確認される。
【００７９】
又、ＤＤＳの位相オフセット値の調整は、分割比率Ｘ．５（ここで、Ｘは２以上の整数）と関連して使用される（例えば、図２６を参照）。本発明の他の実施例による方法では、位相オフセット値が選択されて減少したスプリアス信号強度（及び／又は、増大した出力信号強度）を提供する。
【００８０】
上記のように、Ｄ／Ａコンバータ非線形性は、スプリアス含有量を増加させる。一般に、Ｄ／Ａコンバータ非線形性は、更に高い周波数において大きい。この効果に対する１つの理由は、更に低い分割比率における出力が、更に高い分割比率における出力よりも少ないデータポイントを使用して変換されることである。もしかすると、この効果のために、分割比率２．５におけるＤＤＳのオペレーションは現在知られていない。そのようなオペレーションを可能にするろ波（及び、他の技術）が、ここに記載される。
【００８１】
ここに記載されるように、分割比率Ｘ．５（ここで、Ｘは２以上の整数）で動作するＤＤＳは、０．５倍（及び、１．５倍）の出力周波数においてスプリアス出力を有することを期待される（例えば、図２１を参照）。ＤＤＳの位相オフセット値を変化させること（又は、選択すること）により、これらの相互変調成分の一方（又は、両方）の強度が減少する。
【００８２】
そのような方法は、例えば、ろ波タスクを簡略化するために更に適用される。例えば、フィルタは１クロック周波数によるスプリアスの強度を減少させるが、他のクロック周波数によるスプリアスの強度への（特定の設計仕様を満たす）十分な効果を有しない。少なくとも第２の場合において、上記のようにスプリアスの強度を減少させることにより、その場合に同じフィルタを使用することにより仕様を満たすことが可能であり、このことは他のフィルタをシステムに付加する必要性を回避する。又、ここに記載された方法は、Ｘ．５以外の分割比率で動作するＤＤＳでも使用される。
【００８３】
位相オフセット値が分割比率Ｘ．５（ここで、Ｘは２以上の整数）で動作するＤＤＳに対して変更（又は、選択）される場合、適切な位相オフセット値（即ち、スプリアス強度の所望する（又は、許容できる）減少、及び／又は所望する信号強度の所望する（又は、許容できる）増加をもたらす値）が徐々に変化することが可能である。例えば、そのような値は、温度、静電容量、周波数、デバイス劣化、等の効果に基づいて変化する。従って、ＤＤＳの出力信号の１又は複数のスプリアス成分の強度をモニタすること、及びモニタリングの結果に基づいてＤＤＳの位相オフセット値を変更（又は、選択）することが望ましい（例えば、図２７を参照）。又、そのような方法は、Ｘ．５以外の分割比率で動作するＤＤＳでも使用される。加えて、そのような方法は、スプリアスの強度を減少させて（又は、させること無しに）所望する信号の強度を増加させるために使用される。
【００８４】
少なくとも同じ周波数、同じ分割比率、及び／又は同じアプリケーションにおけるオペレーションに対して、同じ型番の異なるＤＤＳに対する所望する出力、同じロットからの異なるＤＤＳ、等を生成する位相オフセット値を変更（又は、選択）するために使用される１又は複数のＤＤＳから情報を得ることが可能である。例えば、最適な（又は、望ましい）位相オフセット値が（ＤＤＳの内部及び／又は外部にある）１又は複数の特定の伝搬路に依存すること、及び値と伝搬路の関係に関する情報が得られて他のＤＤＳの使用に適用されることが可能である。例えば、他の周波数において長所を有する位相オフセット値を計算するために、２又は３以上の異なるクロック（及び／又は、出力周波数）における測定値に関する情報を使用することが可能である（例えば、図２８を参照）。当該技術分野で既知の状態分析、補間、等の特定の方法が、本発明の実施例による方法で適用される。
【００８５】
ここに記載するように、本発明の実施例は、１又は複数の極めて清浄な、高速チューニング周波数ソースが所望されるアプリケーションに対して使用される。実施例は、（限定されないが）周波数変換における局部発振器、復号変調、並びに送信及び試験・測定アプリケーションを含む。一般に、本発明も、以前に実施した位相同期ループ（ＰＬＬ）アプリケーションに対して使用される。図９−図１６に対して、特定のアプリケーションが以下に記載される。
【００８６】
図９は、実施例による高速チューニング、高スペクトル純度のチューナ／受信機９００のブロック図である。更に詳細には、図９は、高速チューニング・スピード、及び高スペクトル純度（位相ノイズ、及びスプリアスが無いダイナミック・レンジ（ＳＦＤＲ））のために設計されたチューナ／受信機の実施例を示す。そのような実施例のためのアプリケーションは、信号インテリジェンス（ＳＩＧＩＮＴ）及び電子インテリジェンス（ＥＬＩＮＴ）信号の収集及び解析を含む。少なくとも１つの実施例では、受信機／チューナ９００は受信帯域フィルタ９０３に結合された高周波（ＲＦ）アンテナ９０１を含み、受信帯域フィルタ９０３の出力は低ノイズ増幅器９０５を通して第１の周波数変換器９０７に送られて第１の中間周波数（ＩＦ1）を生成する。周波数変換器９０７の出力は、帯域通過フィルタ９０９を通して、第２のＩＦ（ＩＦ2）を生成する第２の周波数変換器９１１に結合される。第２の周波数変換器９１１の出力は、帯域通過フィルタ９１３及び増幅器（又は、信号処理器）９１５を通して、検出されたディジタル信号を修復する第３の周波数変換器９１７に送られる。周波数変換器９１７の出力は、第１の低域通過フィルタ９１９、増幅器／信号処理器９２１、及び第２の低域通過フィルタ９２３を通して、検出されたディジタル信号に対応するアナログ信号を再構成するＤ／Ａコンバータ９２５に結合される。そのような実施例では、受信機のチューニング・スピード及びスペクトル純度は、そのシンセサイザ（図９に示される特定の具体例の周波数変換器９０７，９０９及び９１７への各ＬＯ１，ＬＯ２，及びＬＯ３入力）により決定される。本発明の実施例の位相ノイズ、ＳＦＤＲ、及びチューニング・スピードは、そのようなアプリケーションに大変適している。更に詳細には、ＬＯ１，ＬＯ２及びＬＯ３の任意の１つ（又は、全て）が、ここに記載された（例えば、信号発生器１０の１又は複数の具体例を含む）信号発生器（又は、シンセサイザ）の実施例を使用して実施される。或いは、ＬＯ２及びＬＯ３の一方又は両方が、他の問題解決手段（例えば、ＰＬＬに基づく、又はＳＲＤに基づく信号発生器）を使用して実施される。
【００８７】
図１０は、実施例（例えば、「チップ上のＤＤＳ」）によるＤＤＳチップ／チップセットのブロック図である。新しい混成信号ファウンドリ・プロセスは、このアーキテクチャを、チップ（又は、チップセット）問題解決手段に、制限した数の外部構成要素を用いて与えるために使用される。チップ（又は、チップセット）の帯域幅は、大いに改善された広帯域ＳＦＤＲ（例えば、８５−９０ｄＢｃ）を有するＤＤＳチップの簡略化を提供する。本発明の実施例によるアーキテクチャの帯域幅は、ディジタル、及びＤ／Ａコンバータ・アーキテクチャのスピードを増加させ続ける。
【００８８】
図１０では、変更された正弦ルックアップテーブル、及び位相アキュムレータＲＯＭが、本明細書に記載されたＤＤＳ＃２のための最適に調整されたスポットに対する位相アキュムレータ値及びルックアップ値を収容する。特定のアプリケーションに対して、それら最適スポットは整数分割比率、及び整数±０．５分割比率である。これらの「最適スポット」に対応するこれらの値だけを使用することが、位相アキュムレータＲＯＭ及び正弦ルックアップテーブル（ＲＯＭ）のサイズを減少させる。図１０に示されるように、いくつかの実施例では、フィルタ構成要素及び周波数変換器構成要素が、ＤＤＳ集積回路の外部に提供される。
【００８９】
図１１は、実施例による試験及び測定信号発生器／スペクトラムアナライザ・フロントエンドのための機能情報関連図である。更に詳細には、本発明の実施例は、試験及び測定装置での使用に必要な特性を有し、（限定されないが）変調機能による優れた位相ノイズ及びＳＦＤＲを含む。試験及び測定信号発生器フロントエンドは、例えば、基準信号発生器１１０５、及び基準信号発生器１１０５と通信する広帯域信号発生器１２を含む。広帯域信号発生器１２は、ここに記載された信号発生器１０の１又は複数の具体例を含むように実施される。又、アーキテクチャは装置のＲＦフロントエンド（例えば、スペクトラムアナライザ）に有益であり、装置の全体的性能を向上させる。
【００９０】
図１２は、実施例により提供される変調方式を有するセキュアなトランシーバ１２００のブロック図である。本発明の実施例の変調機能は、送信機／受信機（トランシーバ）での使用に有用である。例えば、本発明の実施例により提供される低位相ノイズ及びスペクトル純度は、更に高次の複雑な変調型（及び、周波数ホッピング）の具体例を可能にし、更に高次の複雑な変調型及び周波数ホッピングは、セキュアな送信のいくつかの形態の前提条件である。送信機は標準的な通信アプリケーション、又は特定のアプリケーション（例えば、レーダー）のために使用される。
【００９１】
少なくとも１つの実施例では、トランシーバ１２００の送信機部分はセキュアなデータを符号化するための符号器／復号器（ＣＯＤＥＣ）、及び信号発生器１４ａを含み、ここに記載された信号発生器１０の１又は複数の具体例を、符号化されたデータをＲＦ送信用に変調するために含む。そのような実施例は、広帯域変調された信号に対応するためにフィルタ変更が必要である。更に、そのような実施例では、トランシーバ１２００の受信機部分は、図９に記載された構成要素を実質的に含み、局部発振器ソースのために（ここに記載された信号発生器１０の１又は複数の具体例を各々が含む）信号発生器１４ｂ−１４ｄの使用を含む。しかし、これらの実施例では、帯域通過フィルタ９１３（図９を参照）は、表面弾性波（ＳＡＷ）素子を使用して実施される。他のフィルタ（例えば、フィルタ９０３，９０９，９１９，９２３）は、誘電体素子、セラミック素子、又はそれらの混合を使用して実施される。更に、いくつかの実施例では、発振器１４ｃ（及び／又は、発振器１４ｄ）は、他の問題解決手段（例えば、ＰＬＬ（又は、ＳＲＤ）ベースの信号発生器）を使用して実施される。
【００９２】
図１３は、実施例による衛星通信システムのブロック図である。一般に、衛星通信は、トランスポンダとして使用される少なくとも３つの基本的な構成要素（２つの地上リンク、及び１つの衛星リンク）を必要とする。これらの構成要素の各々は、送信機／受信機、又は（例えば、局部発振器信号発生器として利用される）本発明の実施例と一緒に使用される周波数変換器（例えば、ミキサ）を含む。
【００９３】
さらに、本発明の実施例の位相ノイズ特性から恩恵を受ける他のアプリケーションが可能である。図１４は、１実施例の改善された位相ノイズの効果を例示する一連の分布図である。低品質の位相ノイズは、データの損失、データの間違った復調（又は、受信機で変調できないということ）をもたらす増大したＢＥＲ（ビット誤り率）を招く。この実施例では、１６−ＱＡＭに対して、コンスタレーション・ポイントは決定領域の内部にあることを銘記するが、それに対して６４−ＱＡＭ実施例は、（各グリッド内部の領域の）決定誤りが、データに誤りを発生させる小ノイズ偏差のみによって起こされることを示す。本発明の複数の実施例の例外的な位相ノイズ特性は、非常に高次の信号がビット誤りの大幅な減少を伴って復調されることを可能にする。
【００９４】
商業的には、本発明の実施例は、例えば、所定の帯域幅で送信されるデータを増加させるために適用され、従って、新しいセル・サイトを追加するよりも携帯電話／データベース局の能力を拡張することを可能にする。トランシーバでは、実施例は、複雑な高次の変調／復調を達成不可能なレベルで現在のＰＬＬシステムにより実施するために適用される。加えて、増大したチューニング・スピードも、受信機で使用されるとき、ホッピング周波数がインターセプトされて追跡されることを可能にする。送信側では、本発明の実施例を含むトランシーバが、今日の受信機（ＰＬＬ）が検出するよりも早く調整出来るように実施される。防衛関連出願に対して、実施例はセキュアな送信を可能にする送信／受信（トランシーバ）システムで使用される。
【００９５】
図１５は、実施例による単一周波数レーダーシステムの全機能ブロック図である。図１５に示されるように、そのようなレーダーシステムは、干渉偏波成分及び円偏波成分を生成するために、電力分割器（例えば、ＰＤ１−ＰＤ６）、増幅器、ディレイライン（例えば、ＤＬ１及びＤＬ２）、及びＩ／Ｑ復調器（ＩＱＤ１−ＩＱＤ２）を含む。各レーダー・アプリケーションに対して、ここに記載された信号発生器のスペクトル純度及び再現可能な振る舞いは、レーダー識別特性が更に高い分解能及び精度で規定されることを可能にする。更に詳細には、ここに記載された信号発生器１０の具体例を含む実施例は、単一周波数（又は、複数周波数）レーダーシステムを実施するために、図１５に示されるＯＳＣ１（及び／又は、ＯＳＣ２）素子を提供するのに使用される。複数周波数アプリケーションでは、ディレイライン素子ＤＬ１，ＤＬ２は、現在の周波数に基づいて可変及び選択可能であるように実施される。又、本発明の実施例は、大部分のアプリケーションで更に小型、軽量にパッケージされた製品を可能にし、及び／又は再現可能な振る舞いがＰＬＬ回路からは利用可能ではないことを呈示する。実施例はディジタル技術（及び、Ｄ／Ａコンバータ）のスピードが増大するにつれて小型になり、周辺ハードウェアの必要性を減少させる。
【００９６】
図１６では、本発明の実施例が任意の数の方法で実施され、ＤＤＳ＃１の代わりに可変周波数源を含むか、又はＤＤＳチップ／チップセット実施例に対して記載される変更されたアーキテクチャを実施することにより実施される。今、図１６に示される実施例の特性が記載される。
【００９７】
図１６では、ＤＤＳ＃１がＤＤＳ＃２に対する可変クロック源として機能する。周波数要求仕様によると、この実施例では、このクロック源は、ＤＤＳ＃１を３００ＭＨｚと混合し、ろ波して３００ＭＨｚ±ＤＤＳ＃１を達成することにより生成される。周波数及び構成要素は本明細書における例示及び明瞭さのためだけに使用され、他の変形も可能であることを銘記する。狭帯域スプリアス（即ち、ろ波できない）性能は、ＤＤＳ＃１のスプリアス性能、及びＤＤＳ＃２の分割比率（チューニング語）により確立される。ＤＤＳ＃１によりつくり出される出力の相互変調成分の減少は、以下のように定式化される。
出力スプリアス＝ＤＤＳ＃１スプリアス−２０ｌｏｇＮ （式１）
ここで、Ｎ＝ＤＤＳ＃２の分割比率、又は２X／ＦＴＷ（ここで、Ｘは位相アキュムレータのビット数）
【００９８】
例えば、ＤＤＳ＃１は−７５ｄＢｃの最悪スプリアスを有し、ＤＤＳ＃２の周波数チューニング語（ＦＴＷ）は１／４全分解能（又は、分割比率４）である。
出力スプリアス＝−７５−２０ｌｏｇ４＝−７５−１２＝−８７ｄＢｃ
【００９９】
所定のアプリケーションに必要なスプリアス性能を決定することは、ＤＤＳ＃１に対するＳＦＤＲを決定することである。一般に、Ｄ／Ａコンバータがスプリアス性能に対して最も貢献し、以下のように特徴付けられる。
ｄＢｃ＝２０ｌｏｇ１／２N （式２）
ここで、Ｎ＝Ｄ／Ａコンバータのビット数（又は、ｄＢｃ≒−６＊Ｎ）
【０１００】
従って、１２−ビットＤ／Ａコンバータに対して、≒−６＊１２≒−７２ｄＢｃであり、１４−ビットＤ／Ａコンバータに対して、≒−６＊１４≒−８４ｄＢｃである。
【０１０１】
Ｄ／Ａコンバータ分解能（ビット）を増加させること（及び／又は、スプリアス減少技術（例えば、ディザリング）を使用すること）は、Ｄ／Ａコンバータのスプリアス性能を向上させる。ディザリングはノイズ／スプリアスを周波数領域において広げるので、ディザリングもＳＦＤＲ（ノイズ・フロア）全体を減少させるが、ディザリングは個々のスプリアス応答の振幅を減少させるために使用される。
【０１０２】
次に、変換された（混合された）ＤＤＳ＃１周波数の出力が、ＤＤＳ＃２に対するシステム・クロックとして供給される。ＤＤＳ＃２は、最適な（スプリアスが無い）スポットに調整される。次に、出力は、ＤＤＳ＃１（ＤＤＳ＃２に対する SYSCLK ）を変化させることにより変更される。
【０１０３】
ＤＤＳ＃２に対する最適スポットを決定するために、ＤＤＳ出力におけるスプリアス応答の２つの主なタイプ（Ｄ／Ａコンバータ誤差（例えば、非線形性、及び量子化誤差）、及び位相打切り相互変調成分）が存在することを銘記する。最悪な位相打切り相互変調成分は以下のようである。例えば、もし（打切り後の）位相ビット数が１９であれば、位相打切り誤差は１９ビット＊６．０２≒１１４ｄＢｃで近似される。この最悪条件（−１１４ｄＢｃ）は、打切りビットに対する単一ビット・パターンでだけ発現する。このパターンはＭＳＢに対して１であり、残りのビットは全て０である。１１４ｄＢｃの最悪ケースにより実演されるように、位相打切りはスプリアス性能に対する主要因ではなく、考慮されない。
【０１０４】
スプリアス応答の第２の源はＤ／Ａコンバータ誤差であり、量子化誤差、及びＤ／Ａコンバータ非線形性を含む。（基本周波数の高調波でつくり出される）これらの相互変調成分は、信号帯域幅で誤差を生じさせ、予測可能かつ再現可能である。
【０１０５】
図１７は、少なくとも１つの実施例による広帯域信号発生方法１７００を示す。実施例では、方法１７００は、例えば、書き換え可能なゲートアレイ（ＦＰＧＡ）のロジックとして実施される。しかし、他の変形も可能である。例えば、代わりに、方法１７００はプログラムされた命令（又は、プロセッサにより実行されるソフトウェア）の配列、マイクロプロセッサ、マイクロコントローラ、又はパーソナル・コンピュータを使用して、又は別々のロジック構成要素を使用して実施される。
【０１０６】
図１７に示されるように、広帯域信号発生方法はブロック１７０５で始まる。次に制御はタスク１７１０まで進み、タスク１７１０は出力信号に対する要求を（例えば、ユーザ、又はアプリケーションのハードウェア（又は、ソフトウェア）構成要素から）受信する。要求は、少なくとも特定の信号周波数を示す。次に制御はタスク１７１５まで進み、タスク１７１５は分割器に対する分割比率を要求された出力信号周波数（及び、クロック源周波数）に基づいて決定する。次に制御は、タスク１７２０，１７２５，１７３０まで進み、タスク１７２０，１７２５，１７３０はタスク１７１５で決定された分割比率に対応する少なくとも１つの制御信号（例えば、１又は複数の制御語）を発生し、帯域通過フィルタを１組のフィルタから分割比率に基づいて選択する。実施例では、制御信号は周波数、位相オフセット、及び／又は振幅スケーリングの仕様を含む。
【０１０７】
次に制御はタスク１７２５まで進み、タスク１７２５は分割器に対応する制御信号を提供する。実施例では、このタスクは、制御語を分割器の対応するレジスタにロード（例えば、ラッチ）することにより行われた。少なくとも１つの実施例では、分割器はここで記載されるシンセサイザ、及び信号発生器によるＤＤＳである。又、タスク１７２５は、適切なフィルタを（例えば、フィルタ１６７の中で）選択すること、及び／又は切替位置を要求された周波数（及び／又は、要求された周波数（例えば、周波数比率、クロック源周波数、ろ波される（又は、通過する）信号の周波数）により選択される関連値）に基づいて選択することも含む。
【０１０８】
次に制御はタスク１７３５まで進み、タスク１７３５は少なくとも１つの分割器に制御信号に従って動作し始めることを命令する。次に制御はタスク１７４０まで進み、タスク１７４０は新しい制御信号に従ってシンセサイザの周波数を変更する。次に制御はタスク１７４５まで進み、タスク１７４５で方法は終わる。広帯域シンセサイザのためのアプリケーションを必要に応じてサポートするために、方法１７００は必要なだけ度々繰り返される。
【０１０９】
図１８−図２３に示されるグラフは、信号発生器２０の実施例のシミュレートされた出力の主周波数を示し、主に（量子化誤差、及び／又はＤ／Ａコンバータ非線形性を含む）Ｄ／Ａコンバータ誤差に起因するスプリアス成分を含む。又、グラフはエイリアシングを図示し、ＤＤＳを調整するのに最適な周波数を示す。例えば、Ｄ／Ａコンバータ・スプリアス応答を無効にする最善のチューニング・スポットは、整数分割値をつくり出すＤＤＳチューニング語に対応する。
【０１１０】
図１８は、分割比率２．９９０を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示し、分割比率２．９９０はスプリアス項を発生する。図１９は、分割比率２．９９９を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示し、分割比率２．９９９もスプリアス項を発生するが、基本周波数により近い（即ち、スプリアス項が基本周波数に集中する）。図２０は、分割比率３．０００を有する少なくとも１つの実施例による生成される出力信号の理論上のグラフを示す。図２１は、分割比率２．５０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。図２２は、分割比率３．１０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。最後に、図２３は、分割比率６．１９９１を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。
【０１１１】
図２０は、均一な整数分割値（例えば、分割比率＝３．０００）を示す。全イメージ項が基本周波数の下に隠れるので、そのような比率は第２の（即ち、最終）ＤＤＳに対する最適なスポットである。この条件は、上流ＤＤＳ（例えば、ＤＤＳ＃１）のチューニング（及び／又は、変調）を、現在の状態にある後のＤＤＳ（例えば、ＤＤＳ＃２）のＳＦＤＲに影響することなく可能にし、現在の状態は、クリーンな、スプリアスの無い出力を可能にする。基本周波数により隠されたスプリアス成分は、この（別々の）同期システムのために、任意ではあるが決定性の位相であり、Nyquist 帯の内部での顕著な振幅変化はもたらさない。
【０１１２】
図１８を参照すると、分割比率が整数値に近づくにつれて、スプリアス成分が基本周波数に集中することが分かる。図２０のグラフは、スプリアス項が直接的に搬送波の下に配置されるので、スプリアスが無い性能を示す。第２の最善ケースは、図２１に示されるように、チューニング語が整数±０．５をつくり出すときである。このケースは、はっきりとＤ／Ａコンバータ誤差のために、スプリアス項を出力周波数の０．５倍（及び、１．５倍）においてつくり出す。例えば、グラフに示される第３のスプリアス項は、基本周波数の２次高調波のイメージである。この場合のスプリアス位置が予測可能なので、そのような比率が実施される仕様、帯域幅、及びろ波に応じて使用される。
【０１１３】
第３の選択項目は、第２の場合の拡張である。これは、整数±０．１，±０．２，±０．３，又は±０．４をつくり出すチューニング語をプログラムすることにより実施される。以下の表３は、（図２２の実施例に示されるような）この場合のスプリアス位置の予測を助ける。
【０１１４】
【表３】
【０１１５】
これらの実施例を使用して実施される他の場合は、図２３に示されるように、追加のろ波、及び周波数計画を必要とする。このケースは、使用される特定のＤＤＳ（及び、Ｄ／Ａコンバータ）を特徴付けること、及びスプリアスが無いことを観測される帯域を、図２３に示されるＤ／Ａコンバータ状態分析に基づいて選択することにより達成される。このケースは、性能判断基準、Ｄ／Ａコンバータ特性、及びろ波に著しく依存する。このケースは上記アーキテクチャと比較して更に狭い帯域を生成したが、現在の単一ＤＤＳアーテクチャを越える改良も更に提供する。
【０１１６】
図１８−図２３に示されるグラフ、及び表３を使用することにより、ＤＤＳ＃２に対する最適スポットを、以下のように（順番に）要約できる。
整数値（CLK/Freq チューニング語＝整数）に設定されたＤＤＳ＃２
整数値±０．５（２．５，３．５，４．５，．．．Ｎ．５）に設定されたＤＤＳ＃２
整数値±０．１，±０．２，±０．３又は±０．４に設定されたＤＤＳ＃２
ＤＤＳ、及びＤ／Ａコンバータ状態分析に基づいてランダム（観察）最適調整されたスポット
【０１１７】
以上、本発明の好ましい実施例について図示し記載したが、特許請求の範囲によって定められる本発明の範囲から逸脱することなしに種々の変形及び変更がなし得ることは、当業者には明らかであろう。
【図面の簡単な説明】
【０１１８】
【図１】少なくとも１つの実施例による周波数シンセサイザ１００のブロック図である。
【図２】少なくとも１つの実施例のクロック発生器を記載する詳細ブロック図である。
【図３】少なくとも１つの実施例のクロック分割器を記載する詳細ブロック図である。
【図３Ａ】クロック分割器及び周波数乗算器の他の実施例の詳細ブロック図である。
【図４】第１の合成器段の実施例の詳細ブロック図である。
【図５】第２の合成器段の実施例の詳細ブロック図である。
【図６】２つ以上の分割器に結合されたクロック発生器を含むシンセサイザの実施例である。
【図７Ａ】シンセサイザの他の実施例のブロック図である。
【図７Ｂ】シンセサイザの他の実施例のブロック図である。
【図８Ａ】プログラム可能な分割器チップの実施例のブロック図である。
【図８Ｂ】プログラム可能な分割器チップの実施例の他のブロック図である。
【図９】実施例によるチューニングが早くスペクトル純度が高いチューナ／受信機のブロック図である。
【図１０】実施例によるＤＤＳチップ／チップセットのブロック図である。
【図１１】実施例による試験及び測定信号発生器／スペクトラムアナライザ・フロントエンドのための機能情報関連図である。
【図１２】実施例により提供される変調方式を有するセキュアなトランシーバのブロック図である。
【図１３】実施例による衛星通信システムのブロック図である。
【図１４】実施例における改善された位相ノイズの効果を例示する一連の分布図である。
【図１５】実施例によるレーダーシステムの全体ブロック図である。
【図１６】可変周波数入力源を有する分割器の少なくとも１つの実施例のブロック図である。
【図１７】少なくとも１つの実施例による方法の流れ図である。
【図１８】分割比率２．９９０を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図１９】分割比率２．９９９を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２０】分割比率３．０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２１】分割比率２．５０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２２】分割比率３．１０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２３】分割比率６．１９９１を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２４】本発明の実施例による信号発生器１０のブロック図である。
【図２５】分割比率２を有するＤＤＳのブロック図である。
【図２６】分割比率２．５を有するＤＤＳのブロック図である。
【図２７】本発明の実施例による方法の流れ図である。
【図２８】本発明の実施例による方法の流れ図である。
【符号の説明】
【０１１９】
１０ 信号発生器
１２ 広帯域信号発生器
２０ 信号発生器
１００，２００，７００，７２０ シンセサイザ
１０１，１０３，２０１，７０１ クロック発生器
１０２，１０４，１０５，２０２，２０３，２０４，７０３，７１０，７１１ クロック分割器
１１０ クロック分配ユニット
１２０，１３０，１４０ 周波数変換器段
１２１ 周波数２倍器
１２５，１４６，１６９ 駆動回路
１２３，１３３，１３４，１４２，９１３ 帯域通過フィルタ
１３１，１４１，１５５，１６５，９０７，９１１，９１７ 周波数変換器
１３２，１３５，１４４，１４５，２０５，７１２ スイッチ
１４２，１５７，１６７，９０９ 帯域通過フィルタ
１５１，１６１ ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）
１５３，１６３ 可変帯域通過フィルタ
７２２ 分割器段
８０１ 分割比率−アドレス・マッピング部
８０２ ルックアップテーブル
８０３ Ｄ／Ａコンバータ
９００ チューナ／受信機
９０１ アンテナ
９０３ 受信帯域フィルタ
９０５，９１５，９２１ 増幅器
９１３ 帯域通過フィルタ
９１９，９２３ 低域通過フィルタ
９２５ Ｄ／Ａコンバータ
１１０５ 基準信号発生器
１２００ トランシーバ
【技術分野】
【０００１】
本発明は信号発生器、周波数シンセサイザ、信号発生器及び／又は周波数シンセサイザを内蔵する装置に関する。
【背景技術】
【０００２】
多くのエレクトロニクス・アプリケーション及びシステムは、特定の周波数及び／又は位相を有する１又は複数の信号の使用を必要とする。例えば、無線送信機及び受信機は、局部発振器信号をアップコンバーション及びダウンコンバーションのために利用することが多い。従って、（位相同期ループ（ＰＬＬ）に基づく問題解決手段を含む）方法及び装置が、そのような信号を発生するために開発されてきた。
【０００３】
信号を発生するために使用される他の装置は、ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）である。一般に、ＤＤＳは入力クロック信号及び制御語を受信する。制御語、もしかすると後続のタイミング（読み出し、書き込み、更新制御、等）にも基づいて、ＤＤＳは、入力クロック信号に対して既知の周波数及び／又は位相を有する波形（例えば、正弦波）を出力する。例えば、一般にＤＤＳは、現在の出力サンプルの位相状態を指示する位相アキュムレータ、及びその位相状態に対応する振幅を指示するルックアップテーブルを含む。制御語は、ＤＤＳのレジスタ（例えば、位相アキュムレータ）にロードされる。次にＤＤＳは、出力信号の所望する周波数及び／又は位相を、受信した入力制御語に関連付けられたルックアップテーブル情報に基づいて決定する。集積回路製造業者から入手可能なＤＤＳデバイスは、 Massachusetts 州 Norwood の Analog Devices 社から入手可能な AD98XX シリーズを含む。他のＤＤＳ製造業者は、 Florida 州 Melbourne の Harris 社、 Florida 州 Melbourne の Intersil 社、及び California 州 Santa Clara の Intel 社を含む。
【０００４】
標準的なＤＤＳは、位相アキュムレータ、位相／振幅変換器、及びディジタル-アナログ変換器（Ｄ／Ａコンバータ）を含む。又、Ｄ／Ａコンバータなしの上記ＤＤＳコアは、数値制御発振器（ＮＣＯ）とも呼ばれる。各々の具体例は設計間で変化するが、位相アキュムレータ、位相／振幅変換器、及びＤ／ＡコンバータはＤＤＳのための標準的な構成要素である。
【０００５】
そのような変化の１つが、位相／振幅変換器の具体例である。（メモリに記憶されたルックアップテーブルを一般に使用する）この変換器は、所定のサンプルにおいて位相を受信し、対応する振幅を出力する。しかし、そのような具体例では、現在の設計のメモリサイズ制限のために、位相値の最上位部分だけが使用される。従って、テーブルは最下位ビットＸ（設計間及びデバイス間でＸは変化する）を切り捨てて、最上位ビットＹだけを使用する。加えて、テーブルの具体例が変化する。例えば、振幅は９０°刻みで繰り返され、振幅の符号だけが四分円によって変化する。従って、多くのルックアップテーブルは、ルックアップテーブルの中の９０°だけを、位相がどのような四分円にあるかを明示する符号ビットと一緒に使用する。
【０００６】
ＤＤＳは、分周器として構成されてもよい。そのような場合、制御語が、（周波数がＤＤＳコアを通して処理され、位相オフセットが加算される）出力信号の所望する周波数及び／又は位相を、所望する出力信号と（出力周波数が、アキュムレータ値及びクロック・レートに基づく）入力クロック信号の比として指定する。
【０００７】
ＤＤＳ出力がディジタル処理を使用して生成されるので、ＤＤＳに基づく問題解決手段は、アナログに基づく問題解決手段と比較して著しく減少した位相ノイズを提供する。例えば、アナログ問題解決手段は、出力の位相／周波数を決定するために誤り訂正ループを使用する。そのような場合、訂正の範囲（例えば、帯域幅）を決定する転送機能は訂正に要する時間に反比例し、それにより位相ノイズのためにスピードを犠牲にするか、その逆である。更に、ＤＤＳに基づく問題解決手段は、出力周波数の高精度なチューニング分解能（例えば、マイクロヘルツのチューニング分解能）、及び１°未満の位相チューニングを提供できる。加えて、ＤＤＳに基づく問題解決手段は、出力周波数又は位相に対するチューニングにおける極めて速いスピード、オーバーシュート／アンダーシュートのない位相連続周波数切替、及びアナログに基づく（例えば、ループ）問題解決手段で生じるような整定時間が殆ど又は全くないことのような長所を提供する。又、ＤＤＳに基づく問題解決手段は、構成要素の劣化、及び（例えば、アナログに基づく問題解決手段で問題になることが多い）温度ドリフトが原因である手動によるシステムのチューニング及び微調整の必要性を減らすか除去する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＤＤＳに基づく問題解決手段は比較的高い入力クロックスピードを必要とし、不要な成分が出力周波数スペクトルの中に存在するスプリアス周波数応答を生成する。
【０００９】
スプリアス (spurious) 出力成分（又は「相互変調成分」）の原因の１つは位相打切り誤差である。例えば、ＤＤＳ出力ルックアップテーブルのエントリの数が、例えば、復号化のために制御語を受信するＤＤＳのアキュムレータ・レジスタの長さに基づいてディジタル制御語により指定できる可能な振幅の最大数より少ないとき、位相打切り誤差が発生する。例えば、３２ビット位相アキュムレータを有するＤＤＳは、２32の別個の位相を明瞭に指定できる。これらの２32の可能性の各々に対応する振幅エントリを提供することは、４，２９４，９６７，２９６個のエントリを含む位相ルックアップテーブルを必要とし、４，２９４，９６７，２９６個のエントリを含む位相ルックアップテーブルを設計で提供することは実現可能でない。従って、ルックアップテーブルは可能な振幅の最大数より少ないエントリを含み、ＤＤＳは、位相アキュムレータの状態により指定される正確な値に最も近い位相に対する入力制御語から生じる位相アキュムレータ値を決定するか、又は関連付ける。
【００１０】
更に、打切り誤差相互変調成分の振幅は、位相アキュムレータのオーバーフロー特性に基づき、ある期間にわたって周期的に変化する（ Grand Repetition Rate としても既知である）。時間に対する打切り誤差振幅の変化は、十分に高い範囲の周波数スペクトルを有する周期的な波形を定義し、打切り誤差波形の高次高調波は、エイリアシングをNyquist 帯域幅に生成する。ＤＤＳ 位相打切り誤差、他の誤差、及びスプリアス応答に関する追加情報は業界筋から入手可能であり、例えば、（1999年に Analog Devices社が出版し、 http://www.analog.com/UploadedFiles/Tutorials/3343533079104002517DDStutor.pdf においてオンラインで入手可能な）「A Technical Tutorial on Digital signal Synthesis」を含む。
【００１１】
スプリアス応答は、ＤＤＳの出力周波数に比較的近い周波数で出現する。この側面は、システム設計者にとって特に面倒である。狭帯域アプリケーションでは、例えば、これらの「至近距離の」応答を避けるために、ＤＤＳ入力クロックは単一周波数、又は非常に狭いチューニング帯域に設定できる。しかし、入力クロックの範囲を限定することは、ＤＤＳの出力信号チューニング範囲も制限する。
【００１２】
一般に、ディジタル／アナログ変換（Ｄ／Ａコンバータ）プロセス中の誤差は、スプリアス応答の著しいソースである。そのような誤差は、量子化誤差及びＤ／Ａコンバータ非線形性を含む。一般に、Ｄ／Ａコンバータに導入された（クロック周波数及び出力周波数に関係する）誤差は、高度に予測可能である。
【課題を解決するための手段】
【００１３】
本発明の実施例は、広帯域アプリケーションに対してＤＤＳに基づく信号発生器問題解決手段を利用するためのシステム及び方法を含む。又、そのような実施例は、ＤＤＳへのクロック信号入力を変化させることによりスプリアスＤＤＳ応答を減少させるか回避するためのシステム及び方法を提供する。
【００１４】
本発明による信号発生器の少なくとも１つの実施例は、合成信号をクロック源信号に基づいて生成するように構成された第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を有するクロック発生器を含む。更に、信号発生器は、分割信号を（１）合成信号、及び（２）分割比率を指示する制御信号に基づいて生成するように構成された第２のＤＤＳを有するクロック分割器を含む。更に、これらの実施例は、ろ波された信号を分割信号に基づいて生成するように構成された選択可能なフィルタを含む。選択可能なフィルタの選択は、制御信号、（例えば、ユーザにより、又はアプリケーションのハードウェア構成要素又はソフトウェア構成要素により選択された）選択された出力周波数、（選択された出力周波数に基づく）分割信号の周波数、及び／又は選択された出力周波数（例えば、周波数比率）に基づく他の値に基づく。少なくとも１つの実施例では、選択可能なフィルタの数は４個である。
【発明の効果】
【００１５】
少なくとも１つの実施例では、信号発生器は、変換された信号をろ波された信号に基づいて生成するように構成された周波数変換器を更に含む。いくつかの実施例では、周波数変換器は、局部発振器（ＬＯ）信号を受信するミキサ、周波数２倍器、又は（例えば、ステップリカバリダイオード（ＳＲＤ）を含む）乗算器である。乗算器の使用はスプリアス成分を招くが、又、変換される。
【００１６】
少なくとも１つの実施例では、クロック分割器は、次のろ波により合成信号の主周波数より２．５倍低い主周波数を有する分割信号を生成するように構成される。
【００１７】
更に、クロック分割器は、第２の分割信号を（１）合成されたクロック信号、及び（２）第２の周波数比率を指示する第２の制御信号に基づいて生成するように構成された第３のＤＤＳを含む。そのような実施例では、複数の選択可能なフィルタの１つの選択が、第２の制御信号に基づいて提供される。少なくとも１つの実施例では、選択可能なフィルタの数は４個である。
【００１８】
加えて、少なくとも１つの実施例では、第２のＤＤＳ（又は、第３のＤＤＳ）は出力値のテーブルを含み、分割信号が（１）合成されたクロック信号、及び（２）周波数比率、及び前記の位相／振幅変換を指示する制御信号に応答する出力値のテーブルに基づいて決定される。これらの実施例では、第２のＤＤＳは、分割信号に対する変化を、合成されたクロック信号の周波数と実質的に等しい周波数において、完全な位相／振幅変換なしに出力する。出力された分割信号は整数又は整数±サブセット（例えば、０．５）の位相値なので、ルックアップテーブルのサイズを減少させることが可能である。
【００１９】
更に、少なくとも１つの実施例では、第２のＤＤＳ（又は、第３のＤＤＳ）が、分割信号を予め定められた周波数において合成されたクロック信号の受信に応答して出力するために予め導入される。
【００２０】
本発明の他の実施例による信号を発生する方法は、クロック信号を発生するための第１のＤＤＳを使用すること、及びクロック信号に基づいて信号を発生してクロック信号の２分の１と実質的に等しい周波数を有する第２のＤＤＳを使用することを含む。又、そのような方法は、位相オフセット値を第２のＤＤＳに提供することも含む。
【００２１】
本発明の他の実施例による信号を発生する方法は、第１の信号をＤＤＳのクロック入力に提供すること、及び第１の信号に基づいて出力信号を発生してクロック信号の２分の１と実質的に等しい周波数を有するＤＤＳを使用することを含む。又、そのような方法は、位相オフセット値をＤＤＳに提供することも含む。
【００２２】
本発明の他の実施例による信号を発生する方法は、出力信号を発生して所望する周波数成分及びスプリアス周波数成分を有するＤＤＳを使用すること、スプリアス周波数成分の強度をモニタすること、及び前記モニタリングの結果に基づいてＤＤＳの位相オフセット値を変化させることを含む。
【００２３】
更に、本発明の実施例は、送信機、受信機、トランシーバ、試験装置、衛星通信システム、並びにここに記載された（例えば、局部発振器として利用される）信号発生器、及びそのような装置を使用する方法を含むレーダーシステムを含む。
【００２４】
更に、本発明は、典型的な実施例の観点から説明される。これらの典型的な実施例は、図を参照して詳細に記載される。これらの実施例は制限されない典型的な実施例であり、図面全体を通して、類似の参照番号は類似の構造を表す。
【発明を実施するための最良の形態】
【００２５】
特別の定めのない限り、ここでは用語「信号発生器」「シンセサイザ」及び「周波数シンセサイザ」は同義的に使用される。「典型的」として記載される複数の実施例は単に説明に役立つ実例を指し、他の実施例よりも好ましい必要はない。
【００２６】
本発明の実施例は、例えば、広帯域アプリケーションでの信号発生に適するシンセサイザ・アーキテクチャを含む。少なくとも１つの実施例では、ＤＤＳシンセサイザは、調節可能な（又は、変化する）クロック入力を１又は複数の他のＤＤＳに供給するように構成されたクロック発生器を含む。その種の装置のオペレーションは、後続の１又は複数のＤＤＳの出力のスプリアス成分を阻止又は減少させるように（ＤＤＳを含む）クロック発生器の出力周波数を選択することを含む。その種の実施例は、例えば、広い周波数範囲にわたる信号を生成するために適用される。
【００２７】
図２４は、本発明の実施例による信号発生器１０のブロック図を示す。（１又は複数のＤＤＳを含む）クロック発生器１０１は、合成されたクロック信号を、クロック源信号（図示されない）に基づいて発生する。（１又は複数のＤＤＳを含む）分割器１０５は、合成されたクロック信号（又は、それに基づく信号）を受信し、分割信号を合成されたクロック信号及び比率に基づいて発生する。選択可能なフィルタのバンク１６７は、分割信号（又は、それに基づく信号）を受信し、フィルタの選択された１つが、信号をろ波して出力を生成するために適用される。選択可能なフィルタの選択は、比率に基づく。更に、ここに記載された信号発生器１０の実施例は、構成要素、例えば、フィルタ、周波数変換器、スイッチ、及び／又は（クロック発生器１０１と分割器１０５の間、分割器１０５と選択可能なフィルタ１６７の間、及び／又は１又は複数の選択可能なフィルタ１６７の下流の信号経路の）アナログ加算器を含む
【００２８】
図１は、信号発生器１０の２つの具体例２０ａ，２０ｂを含むシンセサイザ１００の機能ブロック図を示す。シンセサイザ１００は、（例えば、第１のクロック信号を提供するように構成された第１のアジャイル (agile) ・クロック発生器１０１を含む）広帯域局部発振器信号発生器として構成される。この具体例では、クロック発生器１０１は、第１のクロック源信号（及び、もしかすると他の信号）をクロック分配ユニット１１０から受信する。例えば、クロック分配ユニット１１０は、３００ＭＨｚのクロック信号入力を発生又は受信し、３００ＭＨｚのクロック信号を、その信号に基づいて、クロック発生器１０１に対して出力する。他の具体例では、クロック発生器１０１は、第１のクロック信号、又はそのような信号のプリカーサー (precursor) を発生するように構成された発振器を含む。そのような発振器は、水晶発振器（例えば、温度調整式水晶発振器、又はＴＣＸＯ）、又は他の適当な装置である。
【００２９】
少なくとも１つの実施例では、クロック発生器１０１は、ＤＤＳクロック信号入力をクロック分割器１０２に対して生成する。クロック発生器１０１は、ステップリカバリダイオード（ＳＲＤ）、及び（例えば、低い周波数を有するクロック信号と乗算することによる）クロック発生のための関連回路を含む。クロック分割器１０２は、ＤＤＳクロック信号入力及び制御語の状態に基づいて分割信号を出力するように構成される。
【００３０】
図２及び図３は、クロック発生器１０１及びクロック分割器１０２の実施可能な具体例に関する補足的詳細をそれぞれ提供する。図２に示されるように、クロック発生器１０１は、可変帯域通過（及び／又はスイッチ帯域通過）フィルタ１５３に結合されたＤＤＳ１５１を含み、可変帯域通過（及び／又はスイッチ帯域通過）フィルタ１５３の出力は周波数変換器１５５に提供される。可変帯域通過フィルタ１５３は、クロック信号によるアーティファクト (artifact) 、及び他のアーティファクト（例えば、エイリアス、及びスプリアス応答）を除去する。
【００３１】
ここで使用される用語「周波数変換器」は、例えば、周波数乗算器（例えば、ＳＲＤ、及びミキサを含む回路）のような装置を含む。周波数変換器１５５は、第１の局部発振器信号を受信しアップコンバートされた出力ＤＤＳクロック信号を生成するミキサとして実施される。少なくとも１つの具体例では、第１の局部発振器信号は、クロック分配ユニット１１０によりＤＤＳ１５１に提供されるクロック信号と同じベースから取り出され、たとえ同じ信号でもよい。更に、出力ＤＤＳクロック信号は、ある範囲（例えば、ＤＤＳ１５１の出力バンド全体にわたる任意の周波数）全体にわたって連続的に調節可能な正弦波として実施される。出力ＤＤＳクロック信号は、ろ波された出力ＤＤＳクロック信号を生成するために複数の選択可能な帯域通過フィルタの１つ（又は、スイッチ帯域通過フィルタ、又は単独のフィルタ）１５７を使用してろ波される。
【００３２】
図３に示されるように、クロック分割器１０２は、出力ＤＤＳクロック信号をクロック発生器１０１から受信するＤＤＳ１６１を含む。ＤＤＳ１６１は、ＤＤＳ１６１の出力に結合される可変帯域通過（又は、スイッチ帯域通過、又は単独の）フィルタ１６３に提供される分割信号を生成する。可変帯域通過フィルタ１６３は、クロック信号によるアーティファクト、及び他のアーティファクト（例えば、エイリアス、及びスプリアス応答）を除去する。ＤＤＳ１６１により出力された分割信号は、例えば、広い周波数範囲にわたって調節可能な正弦波である。
【００３３】
次に、ろ波された分割信号は、（例えば、ろ波された分割信号を第２の局部発振器信号と混合することにより）変換された分割信号を生成するように構成された周波数変換器１６５に提供される。変換された（例えば、アップコンバートされた）分割信号は、ろ波さアップコンバートされた分割信号を生成する複数の選択可能な帯域通過フィルタ１６７の１つを使用してろ波される。少なくとも１つの実施例では、ＤＤＳ１６１が特定の帯域通過フィルタ１６７を制御語の状態に基づいて選択する。
【００３４】
いくつかの実施例では、クロック分割器１０２により出力された分割信号は、クロック発生器１０１から受信したＤＤＳクロック信号の少なくとも２倍（しかし、３倍よりは小さい）周波数を有する。少なくとも１つの実施例では、分割信号はＤＤＳクロック信号より２．５倍低い周波数を有する。そのような実施例では、０．５倍及び１．５倍の出力周波数において出現するイメージを抑圧するだけのためには、出力のろ波を提供することで十分である。従って、整数値２付近の分割限定だけが、ディジタル・アーキテクチャのサンプリング特性によって課された限定であり、ディジタル・アーキテクチャのサンプリング特性は、イメージに関心がある帯域幅で誤差を生じさせる。
【００３５】
少なくとも１つの実施例では、選択可能な帯域通過フィルタ１５７，１６７の組のために適切な数字は４であることが分かっており、帯域通過フィルタ１５７，１６７の各々は、各入力信号をろ波するために別々に選択される。少なくとも１つの実施例では、フィルタ１５７，１６７の組の各フィルタは個別部品を使用して組み立てられ、個別部品は各フィルタに対する別々の構成要素である。或いは、もしアジャイル・クロック発生器への選択可能な入力周波数が使用されたら、４は選択可能な帯域通過フィルタ１５３，１６３の組のために適切な数字であることが分かっている。アジャイル・クロック発生器１０１への選択可能な入力周波数の使用は、クロック発生器１０１の出力の相互変調成分が無い帯域幅を増加させることにおいて更に有利である。
【００３６】
フィルタ１５７，１６７の組（及び、選択可能な帯域通過フィルタの他の組）を構成する各フィルタは、組の他のフィルタと比較して、異なる帯域通過周波数範囲、及び更に小さな（又は、更に大きな）相対的帯域通過範囲（即ち、フィルタに対する高周波数カットオフと低周波数カットオフの差として計算されるフィルタの範囲のサイズ）を有する。特定のアプリケーション（又は、設計）の要求仕様及び／又は公差次第で、隣接する通過帯域は重なり合う（又は、重なり合わない）。１組のフィルタの通過帯域の１つの実施可能な配置は、一連のオクターブと同様である。
【００３７】
例えば、フィルタの組１５７は４つのフィルタを有し、帯域５０−２００ＭＨｚを通過させるように実施される。もし個別のフィルタが等しい幅の通過帯域を有するように実施されたら、各通過帯域は５０，１００，１５０，及び２００ＭＨｚに中心を置かれ、各フィルタは中心周波数から±２５ＭＨｚの帯域を通過させる。そのような分布は０．５ｘ及び１．５ｘにおけるイメージを５０ＭＨｚの出力周波数から除去するためには適切ではないが、しかし、２５ＭＨｚ及び７５ＭＨｚのイメージは５０ＭＨｚフィルタの通過帯域の内部（又は、少なくとも端）にある。従って、フィルタの中心周波数及び／又は通過帯域の他の分布は、更に望ましい。例えば、同じ中心周波数を、中心周波数が増加するにつれて次第に広くなる通過帯域を有するフィルタを用いて使用してもよい。或いは、フィルタは、不均一に分布した中心周波数を有してもよい。例えば、オクターブ、又は半オクターブ分布（例えば、５０−７０−１００−１４０）が、中心周波数より僅かに狭い通過帯域を有する各フィルタを用いて代わりに使用される。
【００３８】
ＤＤＳ１５１，１６１は、ＤＤＳに特定の周波数及び位相を有する出力信号を生成させる１又は複数の制御語を受信する。例えば、制御語は、ディジタル位相及び周波数情報を含む。制御語は、ＤＤＳ１５１，１６１により、例えば、位相アキュムレータ（又は、復号化及び処理のための他のレジスタ）に記憶される。
【００３９】
少なくとも１つの実施例では、実施例（例えば、ＤＤＳ１５１、又はＤＤＳ１６１）で使用されるＤＤＳの位相アキュムレータは、受信した制御語に含まれるディジタル情報をアキュムレータに既にあるバイナリ値に（例えば、モジュロ２加算を使用して）加え、新しい周波数／位相インデックス値を形成する。次にＤＤＳは、新しく形成された周波数／位相インデックス値を使用して位相ルックアップテーブルから信号の周波数及び位相を決定し、ＤＤＳから出力する。
【００４０】
更に詳細には、少なくとも１つの実施例では、一方又は両方のＤＤＳは位相連続である。即ち、新しいアキュムレータ値がアキュムレータに書き込まれるとき、ＤＤＳは現在の値を位相アキュムレータで累積する。新しい周波数値（位相アキュムレータ値）が書き込まれるとき、ＤＤＳが故意に位相アキュムレータ値０にリセットされない限り、新しい周波数値は最終値にアキュムレータで累積又は加算する。
【００４１】
実施例では、クロック分割器１０２が、分割信号を予め定められた周波数においてＤＤＳクロック信号入力の受信に応答して出力するために予め導入される。
【００４２】
以下の表１は、周波数計画の特定の実施例を提供し、ここに記載された信号合成オペレーションを行うためのＤＤＳ１５１（「ＤＤＳ１」）及びＤＤＳ１６１（「ＤＤＳ２」）の特定の具体例を制御するために使用される制御情報を含む。少なくとも１つの実施例では、制御論理は、表１によりＤＤＳ１５１，１６１の機能を制御して特定の分割信号を生成するために使用される。例えば、１又は複数の制御語がＤＤＳの制御レジスタにロードされる。この論理は、例えば、書き換え可能なゲートアレイ（ＦＰＧＡ）に具体化されたゲートベースの論理設計、特定用途向け集積回路（ＡＳＩＣ）、一連の個別部品、及び／又は（読み出し専用メモリ（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、フラッシュメモリ、又はそれらの変形）であるメモリに記憶されたプロセッサが実行可能な命令を使用して実施される。
【００４３】
この実施例では、ＤＤＳ１（１５１）の出力は、ＤＤＳ２（１６１）への入力前に３００ＭＨｚだけアップコンバートされる。ＤＤＳ２（１６１）は選択された分割比率を適用し、その出力信号は、所望する出力信号を得るために２倍にされる。所定の選択された出力周波数、許容できる分割比率の既知の範囲、及び利用可能なアップコンバーション選択項目の既知の組を仮定して、制御論理がＤＤＳ１（１５１）に対する適切な出力周波数を選択するために実施される。
【００４４】
【表１】
【００４５】
少なくとも１つの実施例では、クロック分割器１０２は、（例えば、位相値を変換することなく）分割信号出力を直接的に指定するために使用される振幅値のルックアップテーブルを含む。例えば、制御語に対する応答では、出力された値が振幅値のテーブルに基づいて決定される。少なくとも１つの実施例では、クロック分割器１０２は、分割信号の新しい値をＤＤＳクロック信号の周波数と実質的に等しい周波数において完全な位相−振幅変換なしに出力する。又、クロック発生器１０１のためのＤＤＳ１５１のルックアップテーブルは、クロック発生器１０１により生成されるＤＤＳクロック信号の周波数スペクトルでのスプリアス成分の発生を減少又は阻止するために予め決定されたエントリも含む。
【００４６】
少なくとも１つの実施例では、スプリアス含有量は、分割器ＤＤＳを整数（又は、整数±０．Ｘ）の値（ここで、Ｘは数字）にチューニングすることにより減少する。更に詳細には、Ｘは５に等しい。しかし、Ｘに対して他の値も可能である（例えば、１）。或いは、Ｘは実数でもよい。この選択は、スプリアス応答（例えば、Ｄ／Ａコンバータ誤差（例えば、量子化、及び非線形性）により発生するイメージ）を基本周波数（出力周波数）下でマスクする効果を有する。正確な整数分割値に対して、Ｄ／Ａコンバータ誤差による全スプリアス含有量は、基本周波数の項に分類される。整数値±０．Ｘに対して、いくらかのスプリアス含有量は基本周波数の項に分類され、接近した残りのスプリアス含有量は出力周波数±（０．Ｘ＊出力周波数）に等しい周波数の項に分類される。従って、フィルタの数、及び阻止必要性を、出力周波数のスプリアスがない範囲に基づいて決定することが可能である。
【００４７】
図３Ａは、クロック分割器１０２、及び周波数変換器段１２０の他の実施例を示す。この図に示されるように、クロック分割器１０２は、クロック発生器１０１により出力されたクロック信号を受信するＤＤＳ１６１を含む。ＤＤＳ１６１は、ろ波された分割信号を生成するために複数の選択可能な帯域通過フィルタ１６７の１つを使用してろ波された分割信号を生成する。少なくとも１つの実施例では、ＤＤＳ１６１は、特定の帯域通過フィルタ１６７を制御語の状態に基づいて選択する。例えば、ＤＤＳ１６１により出力された分割信号は、広い周波数範囲にわたって調節可能な正弦波である。
【００４８】
ろ波された分割信号は、駆動回路１６９を通して、ろ波された分割信号が変換された分割信号を生成するために変換される周波数変換器段１２０に提供される。周波数変換器１２１は、乗算器として、例えば、スナップオフダイオード（ステップリカバリダイオード）を含むコム発生器を使用して実施される。或いは、周波数変換器１２１は、周波数２倍器（又は、「専用の乗算器」）として構成されたミキサを含み、入力信号はミキサのＲＦ入力及びＬＯ入力の両方と結合する。
【００４９】
変換された分割信号は、ろ波され変換された分割信号を生成するために複数の選択可能な帯域通過フィルタ１２３の１つを使用してろ波される。例えば、選択可能な帯域通過フィルタの数は４である。少なくとも１つの実施例では、ＤＤＳ１６１は、特定の帯域通過フィルタ１２３を制御語の状態に基づいて選択する。従って、ろ波され変換された分割信号は、駆動回路１２５（例えば、バッファ、増幅器、又はインピーダンス整合ネットワーク）を通して１又は複数の周波数変換器に提供され、関心がある他の周波数を生成する。
【００５０】
図４は、周波数変換器段１３０の実施例の詳細な機能ブロック図を示す。この図に示されるように、第１の局部発振器信号の第１の部分を出力する周波数変換器段１３０は、（周波数変換器段１２０に結合される）周波数変換器１３１を含み、周波数変換器１３１の出力は、スイッチ１３２，１３５を通して１又は複数の選択可能な帯域通過フィルタ１３３，１３４に結合される。少なくとも１つの実施例では、周波数変換器段１３０は、帯域通過フィルタ１３３又は帯域通過フィルタ１３４を、受信した（ろ波され変換された）分割信号の周波数に基づいて選択する。実施例では、この段での選択可能な帯域通過フィルタの数は２であるが、２より多いか２より少ないフィルタも適切なものとして使用できる。
【００５１】
帯域通過フィルタ１３３，１３４は、段の所望する出力周波数（又は、所望する出力周波数への変換を行うために必要な中間周波数）に基づいて選択される。例えば、図４に示される特定の具体例では、１１００−１３００ＭＨｚの帯域通過フィルタ１３３又は１３００−１５００ＭＨｚの帯域通過フィルタ１３４の何れかが、第１の周波数変換器段１３０に対して所望する出力周波数に基づいて選択され、出力周波数の範囲は１１００ＭＨｚ−１５００ＭＨｚである。図４に示されるように、先行する段１２０からの１００−３００ＭＨｚの中間周波数（ＩＦ）入力は、１０００ＭＨｚ又は１２００ＭＨｚの何れかと混合され、上記出力を生成する。
【００５２】
少なくとも１つの実施例では、制御論理は、フィルタ１３３又はフィルタ１３４を所望する出力周波数に基づいて選択するために使用される。制御論理は、（限定されないが）例えば、上記のようなＦＰＧＡ、ＡＳＩＣ、ＲＯＭデバイス、又はソフトウェアを使用して実施される。制御論理は、提供される出力周波数を最初に決定し、最終出力にアップコンバートされるのに必要な局部発振器周波数を次に決定する。実施例では、もし所望する出力周波数が１１００−１３００ＭＨｚならば、図４に示されるように１０００ＭＨｚ局部発振器信号が選択されて、１１００−１３００ＭＨｚを生じさせるために周波数変換器１３１を使用して１００−３００ＭＨｚと混合される。他方では、もし所望する出力周波数が１３００−１５００ＭＨｚならば、１２００ＭＨｚ局部発振器信号が選択されて、１３００−１５００ＭＨｚフィルタ１３４が選択される。少なくとも１つの実施例では、ＬＯ信号及びフィルタを選択することは、同じ制御信号を用いて行われる。制御論理及び制御流れに関する補足的詳細が、図１６に対して記載される。
【００５３】
図５は、周波数変換器段１４０の実施例の詳細な機能ブロック図を示す。この図に示されるように、周波数変換器段１４０は、第１の位置で、周波数変換器段１４０が、受信した信号を、ろ波された信号を生成するために複数の選択可能な帯域通過フィルタ１４２の１つに結合される周波数変換器１４１（例えば、ミキサ）に提供するように構成する１組のスイッチ１４４，１４５を含む。少なくとも１つの実施例では、周波数変換器段１４０は、特定の帯域通過フィルタ１４２を、周波数変換器段１４０の出力において必要な最終出力周波数に基づいて選択する。第２の位置では、スイッチ１４４，１４５は、周波数変換器段１４０に、周波数変換器段１４０により受信された信号を出力させる。どちらの場合も、スイッチ１４５を通る第２段信号が、駆動回路１４６を通して、第１の局部発振器最終出力信号として提供される。図１及び図５に示される特定の具体例では、この段により出力される第１の局部発振器信号は、１１００ＭＨｚ−２１００ＭＨｚの周波数を有する。
【００５４】
少なくとも１つの実施例では、ろ波及びアップコンバーション選択、又はバイパスに対するスイッチ設定は、制御論理により、段出力周波数、第１の局部発振器ＬＯ１の所望する最終出力周波数（例えば、１１００−２１００ＭＨｚ）、又はこれらの１つを生成するためのアップコンバーションに使用される中間周波数に基づいて選択される。出力周波数の範囲の中に通過帯域を有し、不要な項（例えば、アップコンバージョンの場合の局部発振器入力）を減衰させるフィルタが選択される。もし周波数変換器段１４０がアップコンバーション（例えば、出力周波数は、１１００−１５００ＭＨｚ）のために構成されていなければ、周波数変換器１４１はバイパスされて、前の段（例えば、図４の周波数変換器段１３０）からの出力周波数が使用される。
【００５５】
図１に示されるように、少なくとも１つの実施例では、シンセサイザ１００は、第２の局部発振器信号を生成するように構成された第２の信号発生器（即ち、第２の分割器１０４に結合される第２のクロック発生器１０３）を更に含む。第２のクロック発生器１０３によりクロック分配ユニット１１０から受信されたクロック信号は、第１のクロック発生器１０１により受信されたクロック信号と同じ周波数を有する。或いは、クロック分配ユニット１１０は、異なる周波数を有する信号を第２のクロック発生器１０３に提供する。第２のクロック発生器１０３及び第２の分割器１０４の構造及びオペレーションは、図１−図３Ａの第１のクロック発生器１０１及び第１の分割器１０２に対して記載されたものと実質的に同じである。第２の局部発振器信号は、例えば、４８ＭＨｚ−９４ＭＨｚの周波数を有する。更に高い局部発振器周波数を発生するために、第２の分割器１０４の出力は、上記のアップコンバータ及び／又は１又は複数の合成器段に結合される。
【００５６】
少なくとも１つの実施例では、シンセサイザ１００は第３の局部発振器信号を提供する。第３の局部発振器信号は、例えば、３００ＭＨｚ、５００ＭＨｚ、又は１１００ＭＨｚの周波数の１つを有する。実施例では、クロック分配ユニット１１０は、第３の局部発振器信号を発生するように構成された１又は複数のステップリカバリダイオード（ＳＲＤ）を含む。
【００５７】
或いは、調節可能なクロック源を変化させることは、第２の（又は、後の）ＤＤＳに対してクロックを提供するＤＤＳ方法及び装置以外を使用して構成してもよい。そのような変化する（調節可能な）クロック源の実施例は、位相同期ループである。位相同期ループは同調が遅いが、そのような装置はＤＤＳと比較して（ミリワットまで下がる）低い電力消費及び／又は（例えば、減らされたろ波要求仕様による）小さなサイズを提供する。そのような実施例では、可変周波数クロック信号はクロック分割器により受信され、クロック分割器は図１−図３Ａに対して記載された。
【００５８】
他の実施例では、シンセサイザ２００は、２つ以上の分割器（例えば、図６に示されるような分割器２０２−２０４）に結合されるクロック発生器２０１を含む。少なくとも１つの実施例では、１又は複数の分割器２０２−２０４はＤＤＳを使用して実施される。例えば、複数のクロック分割器は、新しい分割比率又は制御語をＤＤＳ分割器にロードするために掛かる時間を減らすか削除するために使用される。１つの具体例では、１又は複数のクロック分割器２０２−２０４が、均一に早い切替時間を達成するために、特定の分割比率、制御語、及び／又は出力周波数／位相を用いて（即ち、信号経路に選択される前に）予め構成される。典型的なアプリケーションでは、そのようなアーキテクチャは、異なる周波数の間（又は、中で）非常に高速に「ピンポン」（又は、「ホップ」）するために使用される。
【００５９】
例えば、１又は複数のクロック分割器２０２−２０４は、予め定められた異なる分割器値を予めロードするための複数のレジスタを含み、分割器は、予めロードされた分割器値の１つを、制御論理により分割器の外部に各分割器へ別々にロードするために掛かる時間より早く提供される信号に応答して選択できる。制御信号は、分割器が信号経路に選択されるときに（又は、前に）提供される。
【００６０】
或いは、複数の分割器２０２−２０４の各々は、単一の各分割器値で予め構成（又は、単一の各分割器値を予めロード）され、各分割器は、非常に速いチューニング・スピードを達成するために、（例えば、スイッチ２０５により）各分割器へ別々にロードするために掛かる時間より早く別々に選択される。少なくとも１つの実施例では、分割器２０２−２０４は、（直列にロードされるレジスタとは逆の）並列ロード制御語レジスタを有する。
【００６１】
図６は３つの分割器２０２−２０４を示すが、任意の数の分割器（又は、分割器ＤＤＳ）が種々の実施例で使用できることを銘記しておく。又、アーキテクチャも、クロック発生器２０１と分割器２０２−２０４の間にスイッチを含むように実施できる。
【００６２】
他の具体例では、分割器チップは複数の（例えば、４又は８）異なるピンを選択可能な特性を有し、図６に対して記載したようにオペレーション中に早い周波数切替が達成されるように、各特性はそれぞれの制御語（又は、分割比率）を含む。１つの具体例では、そのような分割器チップは、２つの異なる周波数の間で切り替わる位相連続を提供する。或いは、図６のアーキテクチャは、複数の分割器（例えば、２０２−２０４からの出力）が変調された出力信号（又は、所望する波形）を提供するために結合するように、スイッチ２０５の代わりに（又は、スイッチ２０５に加えて）アナログ加算機を使用して実施される。
【００６３】
更に、代わりに、分割器２０２−２０４の少なくとも１つが、ＤＤＳに基づかない分周器でもよい。例えば、そのような分周器は、論理チップ（例えば、ＴＴＬ、ＥＣＬ）を含むか個別部品を使用するものとして構成されるか、又は分割周波数を出力できる集積回路を含む。或いは、そのような分割器は、分割信号を、複数の異なる分割比率の１つにより、選択信号に応答して生成する。クロック発生器２０１が、特定のアプリケーションで、分割器２０２−２０４の少なくとも１つがＤＤＳを使用して実施される実施例より大きい周波数範囲を有することを必要とするように、そのような実施例は、利用可能な分割比率の組を減少させる。
【００６４】
図７Ａに示されるように、他の実施例によるシンセサイザ７００は、第１の分割器段７１０に結合されるクロック発生器７０１を含み、次に第１の分割器段７１０の出力が第２の分割器段７０３に結合される。そのような実施例では、クロック発生器７０１、第１の分割器段７１０、及び第２の分割器段７０３の少なくとも１つ（又は、全て）がＤＤＳを使用して実施され、例えばクロック発生器７０１は第１のＤＤＳを含み、第１のＤＤＳは第１の分割器段７１０を実施している第２のＤＤＳに結合され、第１の分割器段７１０は第２の分割器段７０３を実施している第３のＤＤＳに結合される。例えば、第３のＤＤＳ（又は、第２段分割器）は、上記の実施例の第２のＤＤＳ（又は、分割器）を実質的に再現する。
【００６５】
第２のＤＤＳの出力へ直列に結合された第３のＤＤＳを使用する長所は、更に高精度なチューニング分解能（例えば、マイクロヘルツ分解能）及び／又は更にスプリアス成分抑圧を含む。更に、増大したチューニング分解能（しかし、減少したスプリアス性能）を有する第１のＤＤＳ（例えば、アジャイル・クロック、又はクロック発生器ＤＤＳ）が使用される。そのような実施例では、第１のＤＤＳ（例えば、アジャイル・クロック発生器ＤＤＳ）により生成されるスプリアス成分は、例えば、２０ｌｏｇ［（第２のＤＤＳ分割値）＊（第３のＤＤＳ分割値）］だけ減少する。従って、第３のＤＤＳの付加は、第１のＤＤＳ（例えば、アジャイル・クロック発生器）により作り出されたスプリアス応答を更に減少させ、一方で更に高精度なチューニング分解能を提供する。他の実施例のように、１又は複数のＤＤＳが、素早い周波数切替のために予めロードされる。更に、図７Ｂに示されるように、第１の分割器段７２２は、２つ以上の分割器（例えば、分割器７１０，７１１）を含むように実施される。そのような分割器は、（例えば、スイッチ７１２を介して）選択可能、又は（例えば、変調された信号、又は他の波形を得るために）組合せ可能な出力を有する。
【００６６】
クロック分割器１０２に関して、少なくとも１つの実施例では、ＤＤＳ１６１は、入力クロックのレートでＤ／Ａコンバータへ直接的に出力される振幅値のテーブルを含む。そのようなアーキテクチャは現在のＤＤＳアーキテクチャの位相−振幅変換をバイパスし、従って、制御語入力に対する必要性を除去する。制御語が適用される整数（±０．５）比率を指定する信号により取って代わられるように、振幅値のテーブルは小さい（即ち、整数（又は整数±０．５）の比率に対してのみ実施される）。更に詳細には、そのような実施例は、例えば、整数値±０．５、及び／又は整数値±０．１，±０．２，±０．３，又は±０．４の比率を使用してもよい。他の許容できる問題解決手段は、（例えば、図２３に示されるように）スプリアス応答のない広い帯域を提供することが分かっている、整数でない比率の分割器ＤＤＳを含む。このアプローチは、特定の要求仕様（例えば、アプリケーションの帯域幅、スプリアスのない動的範囲、要求仕様サイズ、等）に応えるために柔軟である。
【００６７】
実施例では、上記のシンセサイザは、集積回路デバイスを、信号発生における使用のためのプログラム可能な分割器チップＤＤＳとして使用して実施される。チップは、それを各クロック・サイクルに使用するために対応する正弦波（又は、余弦波）値を指示する特定の分割比率へ送信することによりプログラムされる。出力は正弦波であるが、他の波形も可能である。そのようなプログラム可能な分割器チップは、特定のアプリケーション（例えば、デュアルＤＤＳ形態を使用するアプリケーション）のために設計され、従って、簡素化（又は、合理化）した設計を利用する。デュアルＤＤＳシンセサイザの場合、１つのＤＤＳは、特定のスペクトル純度関係のために特定の分割比率だけで機能するために動作可能である第２のＤＤＳを同期するために使用される。
【００６８】
上で論じたように、デュアルＤＤＳシンセサイザは、相互変調成分を減少させる長所を有するように実施される。スプリアス応答は、特に広帯域アプリケーションのためのＤＤＳの広範な使用を制限した以前のＤＤＳアーキテクチャの１つの特徴である。クロックは調節された出力周波数に関係するので、クロックの予測可能な間隔では、ＤＤＳは多くの隣接するスプリアス応答を有する。狭帯域システムでは、これらの隣接する応答を回避するためにクロックは単一周波数に設定されるが、これもチューニング範囲を制限する。従って、これらのスプリアス応答は、広帯域システムでの既存のＤＤＳアーキテクチャの使用を禁じる。
【００６９】
少なくとも１つの本発明の実施例では、第１のＤＤＳは調節可能なクロックを第２のＤＤＳに提供し、調節可能なクロックは、第２のＤＤＳの固有のスプリアス領域を軽減するために必要であるとして、第２のＤＤＳへの入力クロックが調節されることを可能にする。この形態は、ＤＤＳの所望する利点を利用するために隣接するスプリアス応答を除去及び／又は著しく減少させ、ＤＤＳの所望する利点は優れた位相ノイズ及び高速チューニング・スピードを含む。最もクリーンな出力スペクトルは整数及び半整数の比率において得られるので、これらの分割比率専用のＤＤＳチップがその機能に対して最適化される。
【００７０】
本発明の他の実施例は、プログラム可能な分割器チップを含む。（分割器ＤＤＳとして特に構成された）そのようなＤＤＳシンセサイザ・チップは、高速チューニング及び低い位相ノイズ特性が所望される多様な広帯域アプリケーションで利用される。これらのアプリケーションは、（制限されないが）信号監視、電子戦、試験装置、送信機、レーダー、及びデータ通信を含んでもよい。（例えば、アナログ設計と比較して）分割器ＤＤＳの特定の長所は、更に単純な設計、更に早い設計、更に小さいチューニング語、更に低いスプリアス応答、更に高い忠実度、及び更に低い位相ジッタを含む。
【００７１】
図８Ａに示されるように、本発明の実施例によるプログラム可能な分割器チップは、３つの部分：分割比率−アドレス・マッピング部８０１、（例えば、正弦及び／又は余弦）ルックアップテーブル８０２、及びディジタル−アナログ変換器（Ｄ／Ａコンバータ）部８０３を含む。（指示された分割比率によりルックアップテーブル８０２のためのアドレスの配列を出力する）分割比率−アドレス・マッピング部８０１は、複数の異なる方法で実施され、選択された分割比率（例えば、一連の２．５，３，３．５，４，４．５，．．．，１００の全部又は一部）がサポートされる。例えば、４で分割する場合、マッピング部８０１は、クロック・サイクル毎のアドレス／角度の１つのレートでＤ／Ａコンバータ８０３に出力される９０°毎（又は、０°，９０°，１８０°，及び２７０°）に対する正弦波（又は、余弦波）値のためのルックアップテーブル８０２のアドレスを示す。従って、４で分割された出力の１つの完全なサイクルは、４つのクロック・サイクルで生成される。２．５で分割される場合、マッピング部８０１は、同じレートでＤ／Ａコンバータ８０３に出力される０°，１４４°，２８８°，４３２°，及び５７６°に対する正弦値のためのアドレスを示す。この場合、２．５で分割された出力の２つの完全なサイクルは、５つのクロック・サイクルで生成される。他の分割比率に対するオペレーションは、この論理から推論できる。又、そのようなチップも、ここに記載された（例えば、ピンを選択可能な）選択可能な特性を含む。
【００７２】
そのような実施例は正弦波（又は、余弦波）出力を提供するが、しかし、この基本構造の他の実施例も可能である。図８Ｂに示されるように、１実施例は、１機能８０２のような、分割比率のＲＯＭへのルックアップを含む。他の実施例は、非正弦波形（例えば、三角波、のこぎり波、又は他の波形）に基づくルックアップテーブルである。
【００７３】
以下の表２は、特定の分割比率を生成するために使用される増加位相値の実施例を一覧表示する。
【００７４】
【表２】
【００７５】
位相増加数を検討することにより認識されるように、多くの値が再利用される。例えば、１２による分割は３０°毎に１２個の値を有し、６０°毎に値を有する６による分割の６個の値全てを包含する。そのような数字の再利用（及び、ルックアップのサイズの結果的な減少）は、具体例で実現されるＤＤＳの単純化を可能にする。
【００７６】
分割比率２（即ち、Nyquist 周波数）におけるＤＤＳの使用は、現在知られていない。１つの考えられる理由は、ＤＤＳが、更に高い分割比率における出力信号強度と比較して、整数比率２における２０ｄＢ（又は、２０ｄＢより大きな）までの出力信号強度での減少を示すことである。
【００７７】
いくつかのＤＤＳ（例えば、Analog Devices 社の 98XX シリーズのＤＤＳ）は、位相オフセット値を、位相アキュムレータにより（例えば、ディジタル／アナログ変換の前に）出力される位相値に加算する措置を含む。発明者は、９０°（又は、２７０°）の位相オフセットを選択することにより、出力信号強度が、更に高い分割比率における結果と匹敵する整数比率２において達成されることを発見した（例えば、図２５を参照）。
【００７８】
ここに記載されたように、そのような技術は、可変周波数クロック（例えば、ＰＬＬ、又は他のＤＤＳ）により駆動されるＤＤＳを用いる特定の長所に使用される。そのような１つのアプリケーションでは、分割器ＤＤＳは分割比率２、及び位相オフセット９０°で構成される。ＰＬＬ（又は、ＤＤＳ）を同期することは周波数可変性（及び／又は、広帯域オペレーション）を提供するために使用され、一方、分割器ＤＤＳは位相連続（及び／又は、比較的スプリアスが無い出力）を半分のクロック周波数において提供するために使用される。異なる位相オフセット値が、類似の長所を他のＤＤＳモジュールに提供することが確認される。
【００７９】
又、ＤＤＳの位相オフセット値の調整は、分割比率Ｘ．５（ここで、Ｘは２以上の整数）と関連して使用される（例えば、図２６を参照）。本発明の他の実施例による方法では、位相オフセット値が選択されて減少したスプリアス信号強度（及び／又は、増大した出力信号強度）を提供する。
【００８０】
上記のように、Ｄ／Ａコンバータ非線形性は、スプリアス含有量を増加させる。一般に、Ｄ／Ａコンバータ非線形性は、更に高い周波数において大きい。この効果に対する１つの理由は、更に低い分割比率における出力が、更に高い分割比率における出力よりも少ないデータポイントを使用して変換されることである。もしかすると、この効果のために、分割比率２．５におけるＤＤＳのオペレーションは現在知られていない。そのようなオペレーションを可能にするろ波（及び、他の技術）が、ここに記載される。
【００８１】
ここに記載されるように、分割比率Ｘ．５（ここで、Ｘは２以上の整数）で動作するＤＤＳは、０．５倍（及び、１．５倍）の出力周波数においてスプリアス出力を有することを期待される（例えば、図２１を参照）。ＤＤＳの位相オフセット値を変化させること（又は、選択すること）により、これらの相互変調成分の一方（又は、両方）の強度が減少する。
【００８２】
そのような方法は、例えば、ろ波タスクを簡略化するために更に適用される。例えば、フィルタは１クロック周波数によるスプリアスの強度を減少させるが、他のクロック周波数によるスプリアスの強度への（特定の設計仕様を満たす）十分な効果を有しない。少なくとも第２の場合において、上記のようにスプリアスの強度を減少させることにより、その場合に同じフィルタを使用することにより仕様を満たすことが可能であり、このことは他のフィルタをシステムに付加する必要性を回避する。又、ここに記載された方法は、Ｘ．５以外の分割比率で動作するＤＤＳでも使用される。
【００８３】
位相オフセット値が分割比率Ｘ．５（ここで、Ｘは２以上の整数）で動作するＤＤＳに対して変更（又は、選択）される場合、適切な位相オフセット値（即ち、スプリアス強度の所望する（又は、許容できる）減少、及び／又は所望する信号強度の所望する（又は、許容できる）増加をもたらす値）が徐々に変化することが可能である。例えば、そのような値は、温度、静電容量、周波数、デバイス劣化、等の効果に基づいて変化する。従って、ＤＤＳの出力信号の１又は複数のスプリアス成分の強度をモニタすること、及びモニタリングの結果に基づいてＤＤＳの位相オフセット値を変更（又は、選択）することが望ましい（例えば、図２７を参照）。又、そのような方法は、Ｘ．５以外の分割比率で動作するＤＤＳでも使用される。加えて、そのような方法は、スプリアスの強度を減少させて（又は、させること無しに）所望する信号の強度を増加させるために使用される。
【００８４】
少なくとも同じ周波数、同じ分割比率、及び／又は同じアプリケーションにおけるオペレーションに対して、同じ型番の異なるＤＤＳに対する所望する出力、同じロットからの異なるＤＤＳ、等を生成する位相オフセット値を変更（又は、選択）するために使用される１又は複数のＤＤＳから情報を得ることが可能である。例えば、最適な（又は、望ましい）位相オフセット値が（ＤＤＳの内部及び／又は外部にある）１又は複数の特定の伝搬路に依存すること、及び値と伝搬路の関係に関する情報が得られて他のＤＤＳの使用に適用されることが可能である。例えば、他の周波数において長所を有する位相オフセット値を計算するために、２又は３以上の異なるクロック（及び／又は、出力周波数）における測定値に関する情報を使用することが可能である（例えば、図２８を参照）。当該技術分野で既知の状態分析、補間、等の特定の方法が、本発明の実施例による方法で適用される。
【００８５】
ここに記載するように、本発明の実施例は、１又は複数の極めて清浄な、高速チューニング周波数ソースが所望されるアプリケーションに対して使用される。実施例は、（限定されないが）周波数変換における局部発振器、復号変調、並びに送信及び試験・測定アプリケーションを含む。一般に、本発明も、以前に実施した位相同期ループ（ＰＬＬ）アプリケーションに対して使用される。図９−図１６に対して、特定のアプリケーションが以下に記載される。
【００８６】
図９は、実施例による高速チューニング、高スペクトル純度のチューナ／受信機９００のブロック図である。更に詳細には、図９は、高速チューニング・スピード、及び高スペクトル純度（位相ノイズ、及びスプリアスが無いダイナミック・レンジ（ＳＦＤＲ））のために設計されたチューナ／受信機の実施例を示す。そのような実施例のためのアプリケーションは、信号インテリジェンス（ＳＩＧＩＮＴ）及び電子インテリジェンス（ＥＬＩＮＴ）信号の収集及び解析を含む。少なくとも１つの実施例では、受信機／チューナ９００は受信帯域フィルタ９０３に結合された高周波（ＲＦ）アンテナ９０１を含み、受信帯域フィルタ９０３の出力は低ノイズ増幅器９０５を通して第１の周波数変換器９０７に送られて第１の中間周波数（ＩＦ1）を生成する。周波数変換器９０７の出力は、帯域通過フィルタ９０９を通して、第２のＩＦ（ＩＦ2）を生成する第２の周波数変換器９１１に結合される。第２の周波数変換器９１１の出力は、帯域通過フィルタ９１３及び増幅器（又は、信号処理器）９１５を通して、検出されたディジタル信号を修復する第３の周波数変換器９１７に送られる。周波数変換器９１７の出力は、第１の低域通過フィルタ９１９、増幅器／信号処理器９２１、及び第２の低域通過フィルタ９２３を通して、検出されたディジタル信号に対応するアナログ信号を再構成するＤ／Ａコンバータ９２５に結合される。そのような実施例では、受信機のチューニング・スピード及びスペクトル純度は、そのシンセサイザ（図９に示される特定の具体例の周波数変換器９０７，９０９及び９１７への各ＬＯ１，ＬＯ２，及びＬＯ３入力）により決定される。本発明の実施例の位相ノイズ、ＳＦＤＲ、及びチューニング・スピードは、そのようなアプリケーションに大変適している。更に詳細には、ＬＯ１，ＬＯ２及びＬＯ３の任意の１つ（又は、全て）が、ここに記載された（例えば、信号発生器１０の１又は複数の具体例を含む）信号発生器（又は、シンセサイザ）の実施例を使用して実施される。或いは、ＬＯ２及びＬＯ３の一方又は両方が、他の問題解決手段（例えば、ＰＬＬに基づく、又はＳＲＤに基づく信号発生器）を使用して実施される。
【００８７】
図１０は、実施例（例えば、「チップ上のＤＤＳ」）によるＤＤＳチップ／チップセットのブロック図である。新しい混成信号ファウンドリ・プロセスは、このアーキテクチャを、チップ（又は、チップセット）問題解決手段に、制限した数の外部構成要素を用いて与えるために使用される。チップ（又は、チップセット）の帯域幅は、大いに改善された広帯域ＳＦＤＲ（例えば、８５−９０ｄＢｃ）を有するＤＤＳチップの簡略化を提供する。本発明の実施例によるアーキテクチャの帯域幅は、ディジタル、及びＤ／Ａコンバータ・アーキテクチャのスピードを増加させ続ける。
【００８８】
図１０では、変更された正弦ルックアップテーブル、及び位相アキュムレータＲＯＭが、本明細書に記載されたＤＤＳ＃２のための最適に調整されたスポットに対する位相アキュムレータ値及びルックアップ値を収容する。特定のアプリケーションに対して、それら最適スポットは整数分割比率、及び整数±０．５分割比率である。これらの「最適スポット」に対応するこれらの値だけを使用することが、位相アキュムレータＲＯＭ及び正弦ルックアップテーブル（ＲＯＭ）のサイズを減少させる。図１０に示されるように、いくつかの実施例では、フィルタ構成要素及び周波数変換器構成要素が、ＤＤＳ集積回路の外部に提供される。
【００８９】
図１１は、実施例による試験及び測定信号発生器／スペクトラムアナライザ・フロントエンドのための機能情報関連図である。更に詳細には、本発明の実施例は、試験及び測定装置での使用に必要な特性を有し、（限定されないが）変調機能による優れた位相ノイズ及びＳＦＤＲを含む。試験及び測定信号発生器フロントエンドは、例えば、基準信号発生器１１０５、及び基準信号発生器１１０５と通信する広帯域信号発生器１２を含む。広帯域信号発生器１２は、ここに記載された信号発生器１０の１又は複数の具体例を含むように実施される。又、アーキテクチャは装置のＲＦフロントエンド（例えば、スペクトラムアナライザ）に有益であり、装置の全体的性能を向上させる。
【００９０】
図１２は、実施例により提供される変調方式を有するセキュアなトランシーバ１２００のブロック図である。本発明の実施例の変調機能は、送信機／受信機（トランシーバ）での使用に有用である。例えば、本発明の実施例により提供される低位相ノイズ及びスペクトル純度は、更に高次の複雑な変調型（及び、周波数ホッピング）の具体例を可能にし、更に高次の複雑な変調型及び周波数ホッピングは、セキュアな送信のいくつかの形態の前提条件である。送信機は標準的な通信アプリケーション、又は特定のアプリケーション（例えば、レーダー）のために使用される。
【００９１】
少なくとも１つの実施例では、トランシーバ１２００の送信機部分はセキュアなデータを符号化するための符号器／復号器（ＣＯＤＥＣ）、及び信号発生器１４ａを含み、ここに記載された信号発生器１０の１又は複数の具体例を、符号化されたデータをＲＦ送信用に変調するために含む。そのような実施例は、広帯域変調された信号に対応するためにフィルタ変更が必要である。更に、そのような実施例では、トランシーバ１２００の受信機部分は、図９に記載された構成要素を実質的に含み、局部発振器ソースのために（ここに記載された信号発生器１０の１又は複数の具体例を各々が含む）信号発生器１４ｂ−１４ｄの使用を含む。しかし、これらの実施例では、帯域通過フィルタ９１３（図９を参照）は、表面弾性波（ＳＡＷ）素子を使用して実施される。他のフィルタ（例えば、フィルタ９０３，９０９，９１９，９２３）は、誘電体素子、セラミック素子、又はそれらの混合を使用して実施される。更に、いくつかの実施例では、発振器１４ｃ（及び／又は、発振器１４ｄ）は、他の問題解決手段（例えば、ＰＬＬ（又は、ＳＲＤ）ベースの信号発生器）を使用して実施される。
【００９２】
図１３は、実施例による衛星通信システムのブロック図である。一般に、衛星通信は、トランスポンダとして使用される少なくとも３つの基本的な構成要素（２つの地上リンク、及び１つの衛星リンク）を必要とする。これらの構成要素の各々は、送信機／受信機、又は（例えば、局部発振器信号発生器として利用される）本発明の実施例と一緒に使用される周波数変換器（例えば、ミキサ）を含む。
【００９３】
さらに、本発明の実施例の位相ノイズ特性から恩恵を受ける他のアプリケーションが可能である。図１４は、１実施例の改善された位相ノイズの効果を例示する一連の分布図である。低品質の位相ノイズは、データの損失、データの間違った復調（又は、受信機で変調できないということ）をもたらす増大したＢＥＲ（ビット誤り率）を招く。この実施例では、１６−ＱＡＭに対して、コンスタレーション・ポイントは決定領域の内部にあることを銘記するが、それに対して６４−ＱＡＭ実施例は、（各グリッド内部の領域の）決定誤りが、データに誤りを発生させる小ノイズ偏差のみによって起こされることを示す。本発明の複数の実施例の例外的な位相ノイズ特性は、非常に高次の信号がビット誤りの大幅な減少を伴って復調されることを可能にする。
【００９４】
商業的には、本発明の実施例は、例えば、所定の帯域幅で送信されるデータを増加させるために適用され、従って、新しいセル・サイトを追加するよりも携帯電話／データベース局の能力を拡張することを可能にする。トランシーバでは、実施例は、複雑な高次の変調／復調を達成不可能なレベルで現在のＰＬＬシステムにより実施するために適用される。加えて、増大したチューニング・スピードも、受信機で使用されるとき、ホッピング周波数がインターセプトされて追跡されることを可能にする。送信側では、本発明の実施例を含むトランシーバが、今日の受信機（ＰＬＬ）が検出するよりも早く調整出来るように実施される。防衛関連出願に対して、実施例はセキュアな送信を可能にする送信／受信（トランシーバ）システムで使用される。
【００９５】
図１５は、実施例による単一周波数レーダーシステムの全機能ブロック図である。図１５に示されるように、そのようなレーダーシステムは、干渉偏波成分及び円偏波成分を生成するために、電力分割器（例えば、ＰＤ１−ＰＤ６）、増幅器、ディレイライン（例えば、ＤＬ１及びＤＬ２）、及びＩ／Ｑ復調器（ＩＱＤ１−ＩＱＤ２）を含む。各レーダー・アプリケーションに対して、ここに記載された信号発生器のスペクトル純度及び再現可能な振る舞いは、レーダー識別特性が更に高い分解能及び精度で規定されることを可能にする。更に詳細には、ここに記載された信号発生器１０の具体例を含む実施例は、単一周波数（又は、複数周波数）レーダーシステムを実施するために、図１５に示されるＯＳＣ１（及び／又は、ＯＳＣ２）素子を提供するのに使用される。複数周波数アプリケーションでは、ディレイライン素子ＤＬ１，ＤＬ２は、現在の周波数に基づいて可変及び選択可能であるように実施される。又、本発明の実施例は、大部分のアプリケーションで更に小型、軽量にパッケージされた製品を可能にし、及び／又は再現可能な振る舞いがＰＬＬ回路からは利用可能ではないことを呈示する。実施例はディジタル技術（及び、Ｄ／Ａコンバータ）のスピードが増大するにつれて小型になり、周辺ハードウェアの必要性を減少させる。
【００９６】
図１６では、本発明の実施例が任意の数の方法で実施され、ＤＤＳ＃１の代わりに可変周波数源を含むか、又はＤＤＳチップ／チップセット実施例に対して記載される変更されたアーキテクチャを実施することにより実施される。今、図１６に示される実施例の特性が記載される。
【００９７】
図１６では、ＤＤＳ＃１がＤＤＳ＃２に対する可変クロック源として機能する。周波数要求仕様によると、この実施例では、このクロック源は、ＤＤＳ＃１を３００ＭＨｚと混合し、ろ波して３００ＭＨｚ±ＤＤＳ＃１を達成することにより生成される。周波数及び構成要素は本明細書における例示及び明瞭さのためだけに使用され、他の変形も可能であることを銘記する。狭帯域スプリアス（即ち、ろ波できない）性能は、ＤＤＳ＃１のスプリアス性能、及びＤＤＳ＃２の分割比率（チューニング語）により確立される。ＤＤＳ＃１によりつくり出される出力の相互変調成分の減少は、以下のように定式化される。
出力スプリアス＝ＤＤＳ＃１スプリアス−２０ｌｏｇＮ （式１）
ここで、Ｎ＝ＤＤＳ＃２の分割比率、又は２X／ＦＴＷ（ここで、Ｘは位相アキュムレータのビット数）
【００９８】
例えば、ＤＤＳ＃１は−７５ｄＢｃの最悪スプリアスを有し、ＤＤＳ＃２の周波数チューニング語（ＦＴＷ）は１／４全分解能（又は、分割比率４）である。
出力スプリアス＝−７５−２０ｌｏｇ４＝−７５−１２＝−８７ｄＢｃ
【００９９】
所定のアプリケーションに必要なスプリアス性能を決定することは、ＤＤＳ＃１に対するＳＦＤＲを決定することである。一般に、Ｄ／Ａコンバータがスプリアス性能に対して最も貢献し、以下のように特徴付けられる。
ｄＢｃ＝２０ｌｏｇ１／２N （式２）
ここで、Ｎ＝Ｄ／Ａコンバータのビット数（又は、ｄＢｃ≒−６＊Ｎ）
【０１００】
従って、１２−ビットＤ／Ａコンバータに対して、≒−６＊１２≒−７２ｄＢｃであり、１４−ビットＤ／Ａコンバータに対して、≒−６＊１４≒−８４ｄＢｃである。
【０１０１】
Ｄ／Ａコンバータ分解能（ビット）を増加させること（及び／又は、スプリアス減少技術（例えば、ディザリング）を使用すること）は、Ｄ／Ａコンバータのスプリアス性能を向上させる。ディザリングはノイズ／スプリアスを周波数領域において広げるので、ディザリングもＳＦＤＲ（ノイズ・フロア）全体を減少させるが、ディザリングは個々のスプリアス応答の振幅を減少させるために使用される。
【０１０２】
次に、変換された（混合された）ＤＤＳ＃１周波数の出力が、ＤＤＳ＃２に対するシステム・クロックとして供給される。ＤＤＳ＃２は、最適な（スプリアスが無い）スポットに調整される。次に、出力は、ＤＤＳ＃１（ＤＤＳ＃２に対する SYSCLK ）を変化させることにより変更される。
【０１０３】
ＤＤＳ＃２に対する最適スポットを決定するために、ＤＤＳ出力におけるスプリアス応答の２つの主なタイプ（Ｄ／Ａコンバータ誤差（例えば、非線形性、及び量子化誤差）、及び位相打切り相互変調成分）が存在することを銘記する。最悪な位相打切り相互変調成分は以下のようである。例えば、もし（打切り後の）位相ビット数が１９であれば、位相打切り誤差は１９ビット＊６．０２≒１１４ｄＢｃで近似される。この最悪条件（−１１４ｄＢｃ）は、打切りビットに対する単一ビット・パターンでだけ発現する。このパターンはＭＳＢに対して１であり、残りのビットは全て０である。１１４ｄＢｃの最悪ケースにより実演されるように、位相打切りはスプリアス性能に対する主要因ではなく、考慮されない。
【０１０４】
スプリアス応答の第２の源はＤ／Ａコンバータ誤差であり、量子化誤差、及びＤ／Ａコンバータ非線形性を含む。（基本周波数の高調波でつくり出される）これらの相互変調成分は、信号帯域幅で誤差を生じさせ、予測可能かつ再現可能である。
【０１０５】
図１７は、少なくとも１つの実施例による広帯域信号発生方法１７００を示す。実施例では、方法１７００は、例えば、書き換え可能なゲートアレイ（ＦＰＧＡ）のロジックとして実施される。しかし、他の変形も可能である。例えば、代わりに、方法１７００はプログラムされた命令（又は、プロセッサにより実行されるソフトウェア）の配列、マイクロプロセッサ、マイクロコントローラ、又はパーソナル・コンピュータを使用して、又は別々のロジック構成要素を使用して実施される。
【０１０６】
図１７に示されるように、広帯域信号発生方法はブロック１７０５で始まる。次に制御はタスク１７１０まで進み、タスク１７１０は出力信号に対する要求を（例えば、ユーザ、又はアプリケーションのハードウェア（又は、ソフトウェア）構成要素から）受信する。要求は、少なくとも特定の信号周波数を示す。次に制御はタスク１７１５まで進み、タスク１７１５は分割器に対する分割比率を要求された出力信号周波数（及び、クロック源周波数）に基づいて決定する。次に制御は、タスク１７２０，１７２５，１７３０まで進み、タスク１７２０，１７２５，１７３０はタスク１７１５で決定された分割比率に対応する少なくとも１つの制御信号（例えば、１又は複数の制御語）を発生し、帯域通過フィルタを１組のフィルタから分割比率に基づいて選択する。実施例では、制御信号は周波数、位相オフセット、及び／又は振幅スケーリングの仕様を含む。
【０１０７】
次に制御はタスク１７２５まで進み、タスク１７２５は分割器に対応する制御信号を提供する。実施例では、このタスクは、制御語を分割器の対応するレジスタにロード（例えば、ラッチ）することにより行われた。少なくとも１つの実施例では、分割器はここで記載されるシンセサイザ、及び信号発生器によるＤＤＳである。又、タスク１７２５は、適切なフィルタを（例えば、フィルタ１６７の中で）選択すること、及び／又は切替位置を要求された周波数（及び／又は、要求された周波数（例えば、周波数比率、クロック源周波数、ろ波される（又は、通過する）信号の周波数）により選択される関連値）に基づいて選択することも含む。
【０１０８】
次に制御はタスク１７３５まで進み、タスク１７３５は少なくとも１つの分割器に制御信号に従って動作し始めることを命令する。次に制御はタスク１７４０まで進み、タスク１７４０は新しい制御信号に従ってシンセサイザの周波数を変更する。次に制御はタスク１７４５まで進み、タスク１７４５で方法は終わる。広帯域シンセサイザのためのアプリケーションを必要に応じてサポートするために、方法１７００は必要なだけ度々繰り返される。
【０１０９】
図１８−図２３に示されるグラフは、信号発生器２０の実施例のシミュレートされた出力の主周波数を示し、主に（量子化誤差、及び／又はＤ／Ａコンバータ非線形性を含む）Ｄ／Ａコンバータ誤差に起因するスプリアス成分を含む。又、グラフはエイリアシングを図示し、ＤＤＳを調整するのに最適な周波数を示す。例えば、Ｄ／Ａコンバータ・スプリアス応答を無効にする最善のチューニング・スポットは、整数分割値をつくり出すＤＤＳチューニング語に対応する。
【０１１０】
図１８は、分割比率２．９９０を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示し、分割比率２．９９０はスプリアス項を発生する。図１９は、分割比率２．９９９を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示し、分割比率２．９９９もスプリアス項を発生するが、基本周波数により近い（即ち、スプリアス項が基本周波数に集中する）。図２０は、分割比率３．０００を有する少なくとも１つの実施例による生成される出力信号の理論上のグラフを示す。図２１は、分割比率２．５０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。図２２は、分割比率３．１０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。最後に、図２３は、分割比率６．１９９１を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフを示す。
【０１１１】
図２０は、均一な整数分割値（例えば、分割比率＝３．０００）を示す。全イメージ項が基本周波数の下に隠れるので、そのような比率は第２の（即ち、最終）ＤＤＳに対する最適なスポットである。この条件は、上流ＤＤＳ（例えば、ＤＤＳ＃１）のチューニング（及び／又は、変調）を、現在の状態にある後のＤＤＳ（例えば、ＤＤＳ＃２）のＳＦＤＲに影響することなく可能にし、現在の状態は、クリーンな、スプリアスの無い出力を可能にする。基本周波数により隠されたスプリアス成分は、この（別々の）同期システムのために、任意ではあるが決定性の位相であり、Nyquist 帯の内部での顕著な振幅変化はもたらさない。
【０１１２】
図１８を参照すると、分割比率が整数値に近づくにつれて、スプリアス成分が基本周波数に集中することが分かる。図２０のグラフは、スプリアス項が直接的に搬送波の下に配置されるので、スプリアスが無い性能を示す。第２の最善ケースは、図２１に示されるように、チューニング語が整数±０．５をつくり出すときである。このケースは、はっきりとＤ／Ａコンバータ誤差のために、スプリアス項を出力周波数の０．５倍（及び、１．５倍）においてつくり出す。例えば、グラフに示される第３のスプリアス項は、基本周波数の２次高調波のイメージである。この場合のスプリアス位置が予測可能なので、そのような比率が実施される仕様、帯域幅、及びろ波に応じて使用される。
【０１１３】
第３の選択項目は、第２の場合の拡張である。これは、整数±０．１，±０．２，±０．３，又は±０．４をつくり出すチューニング語をプログラムすることにより実施される。以下の表３は、（図２２の実施例に示されるような）この場合のスプリアス位置の予測を助ける。
【０１１４】
【表３】
【０１１５】
これらの実施例を使用して実施される他の場合は、図２３に示されるように、追加のろ波、及び周波数計画を必要とする。このケースは、使用される特定のＤＤＳ（及び、Ｄ／Ａコンバータ）を特徴付けること、及びスプリアスが無いことを観測される帯域を、図２３に示されるＤ／Ａコンバータ状態分析に基づいて選択することにより達成される。このケースは、性能判断基準、Ｄ／Ａコンバータ特性、及びろ波に著しく依存する。このケースは上記アーキテクチャと比較して更に狭い帯域を生成したが、現在の単一ＤＤＳアーテクチャを越える改良も更に提供する。
【０１１６】
図１８−図２３に示されるグラフ、及び表３を使用することにより、ＤＤＳ＃２に対する最適スポットを、以下のように（順番に）要約できる。
整数値（CLK/Freq チューニング語＝整数）に設定されたＤＤＳ＃２
整数値±０．５（２．５，３．５，４．５，．．．Ｎ．５）に設定されたＤＤＳ＃２
整数値±０．１，±０．２，±０．３又は±０．４に設定されたＤＤＳ＃２
ＤＤＳ、及びＤ／Ａコンバータ状態分析に基づいてランダム（観察）最適調整されたスポット
【０１１７】
以上、本発明の好ましい実施例について図示し記載したが、特許請求の範囲によって定められる本発明の範囲から逸脱することなしに種々の変形及び変更がなし得ることは、当業者には明らかであろう。
【図面の簡単な説明】
【０１１８】
【図１】少なくとも１つの実施例による周波数シンセサイザ１００のブロック図である。
【図２】少なくとも１つの実施例のクロック発生器を記載する詳細ブロック図である。
【図３】少なくとも１つの実施例のクロック分割器を記載する詳細ブロック図である。
【図３Ａ】クロック分割器及び周波数乗算器の他の実施例の詳細ブロック図である。
【図４】第１の合成器段の実施例の詳細ブロック図である。
【図５】第２の合成器段の実施例の詳細ブロック図である。
【図６】２つ以上の分割器に結合されたクロック発生器を含むシンセサイザの実施例である。
【図７Ａ】シンセサイザの他の実施例のブロック図である。
【図７Ｂ】シンセサイザの他の実施例のブロック図である。
【図８Ａ】プログラム可能な分割器チップの実施例のブロック図である。
【図８Ｂ】プログラム可能な分割器チップの実施例の他のブロック図である。
【図９】実施例によるチューニングが早くスペクトル純度が高いチューナ／受信機のブロック図である。
【図１０】実施例によるＤＤＳチップ／チップセットのブロック図である。
【図１１】実施例による試験及び測定信号発生器／スペクトラムアナライザ・フロントエンドのための機能情報関連図である。
【図１２】実施例により提供される変調方式を有するセキュアなトランシーバのブロック図である。
【図１３】実施例による衛星通信システムのブロック図である。
【図１４】実施例における改善された位相ノイズの効果を例示する一連の分布図である。
【図１５】実施例によるレーダーシステムの全体ブロック図である。
【図１６】可変周波数入力源を有する分割器の少なくとも１つの実施例のブロック図である。
【図１７】少なくとも１つの実施例による方法の流れ図である。
【図１８】分割比率２．９９０を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図１９】分割比率２．９９９を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２０】分割比率３．０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２１】分割比率２．５０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２２】分割比率３．１０００を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２３】分割比率６．１９９１を有する少なくとも１つの実施例により生成される出力信号の理論上のグラフである。
【図２４】本発明の実施例による信号発生器１０のブロック図である。
【図２５】分割比率２を有するＤＤＳのブロック図である。
【図２６】分割比率２．５を有するＤＤＳのブロック図である。
【図２７】本発明の実施例による方法の流れ図である。
【図２８】本発明の実施例による方法の流れ図である。
【符号の説明】
【０１１９】
１０ 信号発生器
１２ 広帯域信号発生器
２０ 信号発生器
１００，２００，７００，７２０ シンセサイザ
１０１，１０３，２０１，７０１ クロック発生器
１０２，１０４，１０５，２０２，２０３，２０４，７０３，７１０，７１１ クロック分割器
１１０ クロック分配ユニット
１２０，１３０，１４０ 周波数変換器段
１２１ 周波数２倍器
１２５，１４６，１６９ 駆動回路
１２３，１３３，１３４，１４２，９１３ 帯域通過フィルタ
１３１，１４１，１５５，１６５，９０７，９１１，９１７ 周波数変換器
１３２，１３５，１４４，１４５，２０５，７１２ スイッチ
１４２，１５７，１６７，９０９ 帯域通過フィルタ
１５１，１６１ ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）
１５３，１６３ 可変帯域通過フィルタ
７２２ 分割器段
８０１ 分割比率−アドレス・マッピング部
８０２ ルックアップテーブル
８０３ Ｄ／Ａコンバータ
９００ チューナ／受信機
９０１ アンテナ
９０３ 受信帯域フィルタ
９０５，９１５，９２１ 増幅器
９１３ 帯域通過フィルタ
９１９，９２３ 低域通過フィルタ
９２５ Ｄ／Ａコンバータ
１１０５ 基準信号発生器
１２００ トランシーバ
【特許請求の範囲】
【請求項１】
合成信号をクロック源信号に基づいて生成するように構成された第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を含むクロック発生器、
前記クロック発生器と通信し、第２のＤＤＳを含み、分割信号を（１）前記合成信号、及び（２）周波数比率を示す制御信号に基づいて生成するように構成されたクロック分割器、及び
前記クロック分割器と通信し、ろ波された信号を前記分割信号に基づいて生成するように構成された複数の選択可能なフィルタを含み、
前記複数の選択可能なフィルタの選択は、前記周波数比率に基づくことを特徴とする信号発生器。
【請求項２】
前記クロック発生器が、前記クロック分割器と通信し変換された信号を前記合成信号に基づいて生成するように構成された周波数変換器を含むことを特徴とする、請求項１に記載の信号発生器。
【請求項３】
前記周波数変換器がミキサを含むことを特徴とする、請求項２に記載の信号発生器。
【請求項４】
前記周波数変換器が前記局部発振器入力を有するミキサを含み、前記ミキサが前記局部発振器入力において信号を前記クロック源信号に基づいて受信するように構成されることを特徴とする、請求項２に記載の信号発生器。
【請求項５】
前記複数の選択可能なフィルタの少なくとも１つと通信し、変換された信号を前記ろ波された信号に基づいて生成するように構成された周波数変換器を更に含むことを特徴とする、請求項１に記載の信号発生器。
【請求項６】
前記分割比率が少なくとも２で３より小さいことを特徴とする、請求項１に記載の信号発生器。
【請求項７】
前記クロック分割器が、第２の分割信号を（１）前記合成信号、及び（２）第２の周波数比率を示す第２の制御信号に基づいて生成するように構成された第３のＤＤＳを含むことを特徴とする、請求項１に記載の信号発生器。
【請求項８】
前記複数の選択可能なフィルタの選択が、ユーザが選択した周波数に基づくことを特徴とする、請求項１に記載の信号発生器。
【請求項９】
前記複数の選択可能なフィルタが１／Ｎ・オクターブ帯域フィルタ・バンクを含み、Ｎが０より大きい整数であることを特徴とする、請求項１に記載の信号発生器。
【請求項１０】
前記複数の選択可能なフィルタの少なくとも２つが、異なる帯域幅を有することを特徴とする、請求項１に記載の信号発生器。
【請求項１１】
前記クロック分割器と通信し、第３のＤＤＳを含み、分割信号を（１）前記ろ波された信号、及び（２）第２の周波数比率を示す第２の制御信号に基づいて生成するように構成される第２のクロック分割器を更に含むことを特徴とする、請求項１に記載の信号発生器。
【請求項１２】
クロック信号を生成するように構成された調節可能なクロック発生器、
前記調節可能なクロック発生器と通信し、ダイレクト・ディジタル・シンセサイザを含み、分割信号を（１）前記クロック信号、及び（２）周波数比率を示す制御信号に基づいて生成するように構成されたクロック分割器、及び
前記クロック分割器と通信し、ろ波された信号を前記分割信号に基づいて生成するように構成された複数の選択可能なフィルタを含み、
前記複数の選択可能なフィルタの選択が、前記周波数比率に基づくことを特徴とする信号発生器。
【請求項１３】
各々が前記調節可能なクロック発生器と通信し、分割信号を前記クロック信号に基づいて生成するように構成された少なくとも１つの第２のクロック分割器を更に含み、
前記少なくとも１つの第２のクロック分割器の少なくとも１つがダイレクト・ディジタル・シンセサイザを含み、前記分割信号を第２の周波数比率を示す第２の制御信号に基づいて生成するように構成されることを特徴とする、請求項１２に記載の信号発生器。
【請求項１４】
前記複数の選択可能なフィルタが、前記少なくとも１つの第２のクロック分割器と通信することを特徴とする、請求項１３に記載の信号発生器。
【請求項１５】
前記クロック分割器、及び前記少なくとも１つの第２のクロック分割器と通信し、前記各分割信号の１つを選択するように構成されたスイッチを更に含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１６】
前記クロック分割器、及び前記少なくとも１つの第２のクロック分割器の少なくとも１つが、周波数変換器を含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１７】
少なくとも１つの周波数変換器が、ミキサであることを特徴とする、請求項１６に記載の信号発生器。
【請求項１８】
前記調節可能なクロック発生器が、ダイレクト・ディジタル・シンセサイザを含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１９】
少なくとも１つのダイレクト・ディジタル・シンセサイザが、前記分割信号の各々を、定められた周波数において、前記クロック源信号の受信に応答して出力するように予め構成されることを特徴とする、請求項１３に記載の信号発生器。
【請求項２０】
周波数を示す要求を受信すること、
分割比率を前記示された周波数、及びクロック源信号の周波数に基づいて決定すること、
前記分割比率に対応する制御信号を生成すること、
前記分割比率に基づいて、帯域通過フィルタを１組のフィルタから選択すること、
前記制御信号に基づいて、主成分を前記示された周波数に有する出力信号を生成すること、及び
前記出力信号を前記選択された帯域通過フィルタを使用してろ波し、前記主成分を通過させることを含むことを特徴とする信号発生の方法。
【請求項２１】
出力信号を生成するステップが、制御語、及び信号を、前記クロック源信号に基づいて、ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）に提供することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２２】
出力信号を生成するステップが、信号を、前記クロック源信号に基づいて、少なくとも２であるが３より小さい比率で分割することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２３】
出力信号を生成するステップが、信号を前記クロック源信号に基づいて２．５で分割することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２４】
クロック信号を発生するために第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用すること、及び
前記クロック信号に基づいて、前記クロック信号の２分の１と実質的に等しい周波数を有する信号を発生するために第２のＤＤＳを使用することを含むことを特徴とする信号発生の方法。
【請求項２５】
位相オフセット値を前記第２のＤＤＳに提供することを更に含むことを特徴とする、請求項２４に記載の信号発生の方法。
【請求項２６】
第１の信号をダイレクト・ディジタル・シンセサイザ（ＤＤＳ）のクロック入力に提供すること、及び
前記第１の信号に基づいて、前記クロック信号の２分の１と実質的に等しい周波数を有する出力信号を発生するために前記ＤＤＳを使用することを含むことを特徴とする信号発生の方法。
【請求項２７】
位相オフセット値を前記ＤＤＳに提供することを更に含むことを特徴とする、請求項２６に記載の信号発生の方法。
【請求項２８】
所望する周波数成分、及びスプリアス周波数成分を有する出力信号を発生するためにダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用すること、
前記スプリアス周波数成分の強度をモニタすること、及び
前記ＤＤＳの位相オフセット値を、前記モニタリングの結果に基づいて変更することを含むことを特徴とする信号発生の方法。
【請求項１】
合成信号をクロック源信号に基づいて生成するように構成された第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を含むクロック発生器、
前記クロック発生器と通信し、第２のＤＤＳを含み、分割信号を（１）前記合成信号、及び（２）周波数比率を示す制御信号に基づいて生成するように構成されたクロック分割器、及び
前記クロック分割器と通信し、ろ波された信号を前記分割信号に基づいて生成するように構成された複数の選択可能なフィルタを含み、
前記複数の選択可能なフィルタの選択は、前記周波数比率に基づくことを特徴とする信号発生器。
【請求項２】
前記クロック発生器が、前記クロック分割器と通信し変換された信号を前記合成信号に基づいて生成するように構成された周波数変換器を含むことを特徴とする、請求項１に記載の信号発生器。
【請求項３】
前記周波数変換器がミキサを含むことを特徴とする、請求項２に記載の信号発生器。
【請求項４】
前記周波数変換器が前記局部発振器入力を有するミキサを含み、前記ミキサが前記局部発振器入力において信号を前記クロック源信号に基づいて受信するように構成されることを特徴とする、請求項２に記載の信号発生器。
【請求項５】
前記複数の選択可能なフィルタの少なくとも１つと通信し、変換された信号を前記ろ波された信号に基づいて生成するように構成された周波数変換器を更に含むことを特徴とする、請求項１に記載の信号発生器。
【請求項６】
前記分割比率が少なくとも２で３より小さいことを特徴とする、請求項１に記載の信号発生器。
【請求項７】
前記クロック分割器が、第２の分割信号を（１）前記合成信号、及び（２）第２の周波数比率を示す第２の制御信号に基づいて生成するように構成された第３のＤＤＳを含むことを特徴とする、請求項１に記載の信号発生器。
【請求項８】
前記複数の選択可能なフィルタの選択が、ユーザが選択した周波数に基づくことを特徴とする、請求項１に記載の信号発生器。
【請求項９】
前記複数の選択可能なフィルタが１／Ｎ・オクターブ帯域フィルタ・バンクを含み、Ｎが０より大きい整数であることを特徴とする、請求項１に記載の信号発生器。
【請求項１０】
前記複数の選択可能なフィルタの少なくとも２つが、異なる帯域幅を有することを特徴とする、請求項１に記載の信号発生器。
【請求項１１】
前記クロック分割器と通信し、第３のＤＤＳを含み、分割信号を（１）前記ろ波された信号、及び（２）第２の周波数比率を示す第２の制御信号に基づいて生成するように構成される第２のクロック分割器を更に含むことを特徴とする、請求項１に記載の信号発生器。
【請求項１２】
クロック信号を生成するように構成された調節可能なクロック発生器、
前記調節可能なクロック発生器と通信し、ダイレクト・ディジタル・シンセサイザを含み、分割信号を（１）前記クロック信号、及び（２）周波数比率を示す制御信号に基づいて生成するように構成されたクロック分割器、及び
前記クロック分割器と通信し、ろ波された信号を前記分割信号に基づいて生成するように構成された複数の選択可能なフィルタを含み、
前記複数の選択可能なフィルタの選択が、前記周波数比率に基づくことを特徴とする信号発生器。
【請求項１３】
各々が前記調節可能なクロック発生器と通信し、分割信号を前記クロック信号に基づいて生成するように構成された少なくとも１つの第２のクロック分割器を更に含み、
前記少なくとも１つの第２のクロック分割器の少なくとも１つがダイレクト・ディジタル・シンセサイザを含み、前記分割信号を第２の周波数比率を示す第２の制御信号に基づいて生成するように構成されることを特徴とする、請求項１２に記載の信号発生器。
【請求項１４】
前記複数の選択可能なフィルタが、前記少なくとも１つの第２のクロック分割器と通信することを特徴とする、請求項１３に記載の信号発生器。
【請求項１５】
前記クロック分割器、及び前記少なくとも１つの第２のクロック分割器と通信し、前記各分割信号の１つを選択するように構成されたスイッチを更に含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１６】
前記クロック分割器、及び前記少なくとも１つの第２のクロック分割器の少なくとも１つが、周波数変換器を含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１７】
少なくとも１つの周波数変換器が、ミキサであることを特徴とする、請求項１６に記載の信号発生器。
【請求項１８】
前記調節可能なクロック発生器が、ダイレクト・ディジタル・シンセサイザを含むことを特徴とする、請求項１３に記載の信号発生器。
【請求項１９】
少なくとも１つのダイレクト・ディジタル・シンセサイザが、前記分割信号の各々を、定められた周波数において、前記クロック源信号の受信に応答して出力するように予め構成されることを特徴とする、請求項１３に記載の信号発生器。
【請求項２０】
周波数を示す要求を受信すること、
分割比率を前記示された周波数、及びクロック源信号の周波数に基づいて決定すること、
前記分割比率に対応する制御信号を生成すること、
前記分割比率に基づいて、帯域通過フィルタを１組のフィルタから選択すること、
前記制御信号に基づいて、主成分を前記示された周波数に有する出力信号を生成すること、及び
前記出力信号を前記選択された帯域通過フィルタを使用してろ波し、前記主成分を通過させることを含むことを特徴とする信号発生の方法。
【請求項２１】
出力信号を生成するステップが、制御語、及び信号を、前記クロック源信号に基づいて、ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）に提供することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２２】
出力信号を生成するステップが、信号を、前記クロック源信号に基づいて、少なくとも２であるが３より小さい比率で分割することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２３】
出力信号を生成するステップが、信号を前記クロック源信号に基づいて２．５で分割することを含むことを特徴とする、請求項２０に記載の信号発生の方法。
【請求項２４】
クロック信号を発生するために第１のダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用すること、及び
前記クロック信号に基づいて、前記クロック信号の２分の１と実質的に等しい周波数を有する信号を発生するために第２のＤＤＳを使用することを含むことを特徴とする信号発生の方法。
【請求項２５】
位相オフセット値を前記第２のＤＤＳに提供することを更に含むことを特徴とする、請求項２４に記載の信号発生の方法。
【請求項２６】
第１の信号をダイレクト・ディジタル・シンセサイザ（ＤＤＳ）のクロック入力に提供すること、及び
前記第１の信号に基づいて、前記クロック信号の２分の１と実質的に等しい周波数を有する出力信号を発生するために前記ＤＤＳを使用することを含むことを特徴とする信号発生の方法。
【請求項２７】
位相オフセット値を前記ＤＤＳに提供することを更に含むことを特徴とする、請求項２６に記載の信号発生の方法。
【請求項２８】
所望する周波数成分、及びスプリアス周波数成分を有する出力信号を発生するためにダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用すること、
前記スプリアス周波数成分の強度をモニタすること、及び
前記ＤＤＳの位相オフセット値を、前記モニタリングの結果に基づいて変更することを含むことを特徴とする信号発生の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公表番号】特表２００７−５２５８５３（Ｐ２００７−５２５８５３Ａ）
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願番号】特願２００５−５１２８６１（Ｐ２００５−５１２８６１）
【出願日】平成１５年１２月１１日（２００３．１２．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３９２３１
【国際公開番号】ＷＯ２００５／０６２７３６
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９８１３６７４７）マーキュリー・コンピューター・システムズ・インコーポレイテッド (1)
【Ｆターム（参考）】
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願日】平成１５年１２月１１日（２００３．１２．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３９２３１
【国際公開番号】ＷＯ２００５／０６２７３６
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９８１３６７４７）マーキュリー・コンピューター・システムズ・インコーポレイテッド (1)
【Ｆターム（参考）】
[ Back to top ]