抵抗変化層をストレージノードとして備えるメモリ素子の製造方法
【課題】抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を４Ｆ２未満に減らせるメモリ素子の製造方法を提供する。
【解決手段】下部膜上に半導体層４４ａ、４６，４８、抵抗変化層５０及び第１物質層を順次積層し、第１物質層に抵抗変化層５０が露出されるストライプ状の第１ホールを形成し、第２物質層で第１ホールの側壁に第１スペーサ５８ａを形成し、第１ホールを、第１スペーサ５８ａを覆う第３物質層で満たし、第１物質層を除去し、第１スペーサ５８ａの側面に第４物質層で第２スペーサ６６ａを形成し、第３物質層を除去し、第１スペーサ５８ａ及び第２スペーサ６６ａをマスクとして使用して、抵抗変化層５０を含む第２積層物に下部膜が露出されるストライプ状の第２ホール９０を形成するメモリ素子の製造方法である。
【解決手段】下部膜上に半導体層４４ａ、４６，４８、抵抗変化層５０及び第１物質層を順次積層し、第１物質層に抵抗変化層５０が露出されるストライプ状の第１ホールを形成し、第２物質層で第１ホールの側壁に第１スペーサ５８ａを形成し、第１ホールを、第１スペーサ５８ａを覆う第３物質層で満たし、第１物質層を除去し、第１スペーサ５８ａの側面に第４物質層で第２スペーサ６６ａを形成し、第３物質層を除去し、第１スペーサ５８ａ及び第２スペーサ６６ａをマスクとして使用して、抵抗変化層５０を含む第２積層物に下部膜が露出されるストライプ状の第２ホール９０を形成するメモリ素子の製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳細には、抵抗変化層をストレージノードとして備えるメモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子に対するさらに高い集積度を要求する消費者の要求を充足させるためには、これらメモリ素子の単位セルサイズを、さらに小さくする必要がある。
【０００３】
メモリ素子の単位セルサイズを小さくするためには、メモリ素子の製造工程が重要である。したがって、メモリ素子の集積度を高めるための方案のうち一つは、メモリ素子の製造工程を改善することである。また、メモリ素子の単位セルを構成する要素、例えば、実際のビットデータが記録される部分、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）の場合は、キャパシタ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）の場合は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）セルのサイズを小さくすることが、メモリ素子の集積度を高める一つの方案となる。
【０００４】
このことと関連して、最近、ストレージノードとして抵抗変化物質層が使われたメモリ素子（以下、従来のメモリ素子）が紹介された。
【０００５】
図１は、従来のメモリ素子のセルアレイを示す図面である。図１で、２、４、６は、それぞれワードライン、抵抗変化セル、ビットラインを示す。そして、Ｃは、ワードライン２とビットライン６及び一つの抵抗変化セル４を含む単位メモリセルを表す。ワードライン２とビットライン６とが直交し、両者が接触する部分に抵抗変化セル４が挿入されていることが分かる。
【０００６】
図２ないし図１４は、図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【０００７】
まず、図２に示すように、順次に積層されたシリコン基板１０とシリコン酸化膜１２及び第１シリコン層１３を含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板Ａ１にｎ＋導電性不純物をドーピングする。このとき、ドーピングは、第１シリコン層１３を対象とし、ドーズ量は、１０２０／ｃｍ２以上とする。
【０００８】
図３で、１４は、このようにドーピングされたＳＯＩ基板Ａ１の第１シリコン層１３を示す。図２及び図３の右側図面は、左側の図面の右側面図である。なお、図４ないし図１４も、右側図面は左側の図面の右側面図である。
【０００９】
図４に示すように、ドーピングされたシリコン層１４上に第２シリコン層１６をエピテキシャル成長法で成長させる。
【００１０】
次に、第２シリコン層１６にｎ＋ドーピングを実施して、図５に示すように、第２シリコン層１６の下部層にｎ＋ドーピング層１６ａを形成する。
【００１１】
次に、第２シリコン層１６にｐ型導電性不純物をイオン注入する。この結果、図６に示すように、第２シリコン層１６の上部層にｐドーピング層１６ｂが形成される。これにより、第２シリコン層１６は、ＰＮ接合層、すなわち、ダイオード層となる。
【００１２】
次に、第２シリコン層１６上に、図７に示すように、抵抗変化層１８を形成する。
【００１３】
次に、抵抗変化層１８上にストライプ状に感光膜パターンを形成した後、それをエッチングマスクとして使用して、抵抗変化層１８とその下側に形成された第２シリコン層１６、ドーピングされたシリコン層１４を順次にエッチングする。このエッチングは、シリコン酸化膜１２が露出されるまで実施される。エッチング後、感光膜パターンが除去される。このエッチングによって、ドーピングされたシリコン層１４と第２シリコン層１６及び抵抗変化層１８は、図８に示すように、ストライプ状にパターニングされる。ストライプ状にパターニングされ、ドーピングされたシリコン層１４は、ワードラインとして使われる。
【００１４】
図９は、エッチング後の結果物に対する斜視図である。図９を参照することによって、ドーピングされ、エッチングされたシリコン層１４、第２シリコン層１６及び抵抗変化層１８の形態変化がさらに明確に分かる。図８の左側図面は、図９を８−８´方向に切開した断面を示し、図８の右側の図面は、図９を右側から見た側面、または図９を８ｂ−８ｂ´方向に切開した断面を示す。
【００１５】
エッチング後、図１０に示すように、ストライプ状にパターニングされた結果物を覆う第１層間絶縁層２２がシリコン酸化膜１２上に形成される。
【００１６】
図１１に示すように、第１層間絶縁層２２の表面は、抵抗変化層１８が露出されるまで研磨される。この研磨の結果、抵抗変化層１８の表面が露出され、第１層間絶縁層２２は、ストライプ状の抵抗変化層１８の間にのみ残る。これにより、ストライプ状に積層された抵抗変化層１８、第２シリコン層１６及びドーピングされたシリコン層１４は、隣接したストライプ状の積層物と第１層間絶縁層２２とによって絶縁される。
【００１７】
次に、図１２に示すように、第１層間絶縁層２２及び抵抗変化層１８の露出された全面に導電層２４が形成される。導電層２４は、ビットラインを形成するためのものである。
【００１８】
ビットラインは、ワードライン、すなわち、ドーピングされ、ストライプ状にパターニングされたシリコン層１４に直交する方向に形成しなければならないので、図１３の右側図面に示したように、導電層２４を、ドーピングされたシリコン層１４に直交するストライプ状となるようにエッチングする。このエッチングは、導電層２４をストライプ状にパターニングするためのものでもあるが、第２シリコン層１６と抵抗変化層１８とを単位セル状にして、図１に示したセルアレイを形成するためのものである。したがって、導電層２４に対するエッチングは、シリコン酸化膜１２ではなく、ドーピングされたシリコン層１４が露出されるまで実施する。このようなエッチングによってストライプ状のドーピングされたシリコン層１４に直交するストライプ状の導電層２４、すなわち、ビットラインが形成される。それと共に、ストライプ状のドーピングされたシリコン層１４及び導電層２４の接触部分にのみ第２シリコン層１６と抵抗変化層１８とを含む積層物が存在する。
【００１９】
導電層２４のパターニング後、図１４に示すように、ストライプ状の導電層２４上に、その間を満たす第２層間絶縁層２６が形成される。これにより、図１に示したようなセルアレイが完成される。
【００２０】
前述したような製造方法で形成される従来のメモリ素子は、ビットデータの記録のために抵抗変化層を使用することによって、既存のメモリ素子に比べて、メモリ素子の集積度を高めようとしたという点は認められるが、従来のメモリ素子の製造方法では、単位セルの面積を４Ｆ２（１Ｆ：４５ｍｍ）以下にすることは困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を４Ｆ２未満に減らせるメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
前記課題を達成するために、本発明に係るワードラインとビットラインとが交差する部分にデータが保存されるメモリ素子の製造方法は、下部膜上に導電性物質層、ダイオード層、データ保存層を順次に積層する第１ステップと、前記データ保存層上に第１物質層を形成する第２ステップと、前記第１物質層に前記データ保存層が露出されるストライプ状の第１ホールを形成する第３ステップと、第２物質層で前記第１ホールの側壁に第１スペーサを形成する第４ステップと、前記第１ホールを、前記第１スペーサを覆う第３物質層で満たす第５ステップと、前記第１物質層を除去する第６ステップと、前記第１スペーサの側面に第４物質層で第２スペーサを形成する第７ステップと、前記第３物質層を除去する第８ステップと、前記第１スペーサ及び前記第２スペーサをマスクとして使用して、前記データ保存層を含む第１積層物に前記下部膜が露出されるストライプ状の第２ホールを形成する第９ステップと、を含む。
【００２３】
前記下部膜は、順次に積層された半導体基板及びバッファ膜であることが好ましい。
【００２４】
前記導電性物質層は、前記バッファ膜上に半導体層を形成するステップと、前記半導体層に所定の導電性不純物をドーピングするステップと、を通じて形成することが好ましい。
【００２５】
前記第５ステップは、前記第１物質層上に前記ホールを満たす前記第３物質層を形成するステップと、前記第３物質層の全面を前記第１物質層が露出されるまで平坦化するステップと、をさらに含むことが好ましい。
【００２６】
前記第７ステップは、前記データ保存層上に、前記第１スペーサ及び前記第３物質層を覆う前記第４物質層を所定の厚さに形成するステップと、前記データ保存層と前記第３物質層とが露出されるまで前記第４物質層の全面を異方性エッチングするステップと、をさらに含むことが好ましい。
【００２７】
前記第４ステップは、前記第１物質層上に前記第１ホールの側面及び底面を覆う前記第２物質層を形成するステップと、前記第１物質層が露出されるまで前記第２物質層を異方性エッチングするステップと、をさらに含むことが好ましい。
【００２８】
前記第３ステップは、前記第１物質層上にストライプ状であり、１Ｆ程度の幅を有する開口部が形成されたハードマスクを形成するステップと、前記第１物質層の前記開口部を通じて露出された領域を前記データ保存層が露出されるまでエッチングするステップと、をさらに含むことが好ましい。
【００２９】
前記第４物質層は、１Ｆより薄く形成することが好ましい。
【００３０】
前記第２物質層は、１Ｆより薄く形成することが好ましい。
【００３１】
前記第１スペーサ及び前記第２スペーサを除去する第１０ステップと、前記第２ホールを第１絶縁層で満たす第１１ステップと、前記データ保存層に形成され、かつ前記第２ホールを満たす第１絶縁層の全面に導電層を形成する第１２ステップと、前記導電層上に前記第２ステップないし第８ステップと同じステップを経て前記第１スペーサ及び前記第２スペーサと同等な第３スペーサ及び第４スペーサを、前記第１スペーサ及び前記第２スペーサと直交する方向に形成する第１３ステップと、前記第３スペーサ及び前記第４スペーサをマスクとして、前記ダイオード層で前記導電層を含む第２積層物に前記導電性物質層が露出される第３ホールを形成する第１４ステップと、前記第３スペーサ及び前記第４スペーサを除去する第１５ステップと、前記第３ホールを第２絶縁層で満たす第１６ステップと、をさらに含むことが好ましい。
【００３２】
前記第１３ステップで、前記第３スペーサ及び前記第４スペーサを形成するための物質層は、それぞれ１Ｆより薄く形成することが好ましい。
【００３３】
前記導電層上に前記第２絶縁層の全面を覆う他のバッファ膜をさらに形成するステップと、前記他のバッファ膜を前記下部膜として前記第１ステップないし第１６ステップを反復するステップと、をさらに含むことが好ましい。
【発明の効果】
【００３４】
本発明は、自己整列法を利用してストレージノードとスペースとを一体として何れも１Ｆ２の面積に形成できる。したがって、本発明を利用すれば、メモリ素子の集積度を大きく向上させることが可能である。
【発明を実施するための最良の形態】
【００３５】
以下、本実施形態に係る抵抗変化層をストレージノードとして備えるメモリ素子、例えば、不揮発性メモリ素子の製造方法（以下、「本実施形態に係るメモリ素子の製造方法」という。）を添付した図面を参照して詳細に説明する。この過程で図面に示した層や領域の厚さは、説明の便宜上誇張して示した。添付した各図面において、右側図面は、左側図面の右側面図である。なお、参照する図１５から図３３は、本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【００３６】
図１５に示すように、下部膜ＢＬに所定の半導体層４３を形成し、半導体層４３に所定の導電性不純物、例えば、ｎ＋導電性不純物をドーピングする。下部膜ＢＬは、半導体基板４０とバッファ膜４２とを順次に積層して形成する。下部膜ＢＬ及び半導体層４３は、ＳＯＩ基板を構成する。半導体基板４０は、例えば、シリコン基板である。
【００３７】
そして、バッファ膜４２は、半導体基板４０及び半導体層４３の付着を維持し、かつ両者の熱膨張係数の差を緩和させる役割を担う。したがって、バッファ膜４２の熱膨張係数は、半導体基板４０の熱膨張係数と半導体層４４の熱膨張係数の中間程度であることが望ましい。このようなバッファ膜４２は、例えば、シリコン酸化膜（ＳｉＯ２）である。半導体層４３は、半導体基板４０と同じ物質で形成できる、したがって、半導体層４３は、例えば、シリコン層である。半導体層４３に対するドーピングはｎ＋ドーピングで、ドーズ量は、１０２０／ｃｍ２以上とすることができる。
【００３８】
図１６は、半導体層に対するｎ＋ドーピングが完了した後の結果を示す図面である。図１６で、４４は、ｎ＋導電性不純物がドーピングされた半導体層を表す。
【００３９】
次に、図１７に示すように、半導体層４４上に第１半導体層４６を形成し、第１半導体層４６に所定の導電性不純物、例えば、ｎ＋型導電性不純物をドーピングする。第１半導体層４６上に第２半導体層４８を形成し、第２半導体層４８にも所定の導電性不純物、例えば、ｐ型導電性不純物をドーピングする。これにより、半導体層４４上にＰＮダイオード層Ｄが形成される。
【００４０】
第１半導体層４６及び第２半導体層４８は、エピテキシャル成長法で形成できる。ＰＮダイオード層Ｄを形成した後、第２半導体層４８上に抵抗変化層（データ保存層）５０を形成する。抵抗変化層５０は、ビットデータが保存されるストレージノードとして使われる。抵抗変化層５０は、例えば、ポリマー層、金属酸化物層である。
【００４１】
抵抗変化層５０がポリマー層である場合、例えば、ポリマーメモリとして使用されるすべての層で形成でき、位相転移ＲＡＭ、すなわち、ＰＲＡＭ（Ｐｈａｓｅ−ｔｒａｎｓｉｔｉｏｎ ＲＡＭ）で使われるＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）層で形成できる。そして、金属酸化物層である場合、ＳｒＺｒＯ３層、ＳｒＴｉＯ３層、ＮｉＯｘ層、ＴｉＯｘ層、ＮｂＯｘ層のようなＴＭＯ（Ｔｒａｎｓｉｔｉｏｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ）層で形成できる。
【００４２】
図１８に示すように、抵抗変化層５０上に第１物質層５２を形成する。第１物質層５２は、抵抗変化層５０に対して十分なエッチング選択比を有する物質で形成できる。第１物質層５２は、シリコン酸化膜で形成できる。
【００４３】
次に、第１物質層５２上に第１物質層５２の所定領域が露出される開口部ｄ１を有するハードマスク５４を形成する。開口部ｄ１は、幅が１Ｆ程度のストライプ状に形成することが望ましい。ハードマスク５４は、第１物質層５２のエッチング工程でマスクとして使われるため、第１物質層５２よりエッチング率が低い物質からなることが望ましい。
【００４４】
次に、ハードマスク５４の全面を第１物質層５２に対するエッチング率の高いエッチング液を使用して異方性エッチングする。このエッチングは、抵抗変化層５０が露出されるまで実施する。
【００４５】
このようなエッチング結果を示す図１９に示すように、このエッチングによってハードマスク５４の開口部ｄ１を通じて露出された第１物質層５２の所定領域が除去され、第１物質層５２に抵抗変化層５０の所定領域が露出される第１ホール５６が形成される。その後、ハードマスク５４を除去する。第１ホール５６は、ストライプ状に形成される。
【００４６】
次に、図２０に示すように、第１物質層５２上に第１ホール５６の側面と底面とを覆う第２物質層５８を所定の厚さに形成する。第１ホール５６の幅が図１８の開口部ｄ１の幅と同じであることを勘案すれば、第２物質層５８は、開口部ｄ１の幅（１Ｆ程度）より薄く、例えば、１／３Ｆの厚さに形成できる。また、第２物質層５８は、第１物質層５２及び抵抗変化層５０に対して所定のエッチング選択比を有することが望ましい。第２物質層５８は、例えば、ＳｉＮｘ層のような窒化物層である。第２物質層５８を形成した後、その全面に異方性エッチングを行う。異方性エッチングは、第１物質層５２と抵抗変化層５０とが露出するまで行う。
【００４７】
前記異方性エッチングの特性によって、第２物質層５８の第１物質層５２の上面に形成された部分と第１ホール５６の底面に形成された部分とは除去され、図２１に示したように、ストライプ状に形成された第１ホール５６の側面を覆う第１スペーサ５８ａが形成される。
【００４８】
次に、図２２に示すように、第１物質層５２上に第１スペーサ５８ａを覆って第１ホール５６を満たす第３物質層６２を形成する。第３物質層６２は、第１物質層５２及び第１スペーサ５８ａに対して、所定のエッチング選択比を有する物質、例えば、第１物質層５２及び第１スペーサ５８ａよりエッチング率の低い窒化物で形成できる。
【００４９】
第３物質層６２を形成した後、その全面を第１物質層５２が露出されるまで平坦化する。このような平坦化は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチバック工程を利用して実施できる。平坦化の結果、図２３に示したように、側面が第１スペーサ５８ａで覆われた第１ホール５６にのみ第３物質層６２が残る。第１ホール５６がストライプ状であるので、第１ホール５６に残った第３物質層６２もストライプ状となる。
【００５０】
次に、図２３に示すように、平坦化に続いて、第１物質層５２の全面を異方性エッチングする。このとき、異方性エッチングは、第１物質層５２に対するエッチング率の高いエッチング液を使用して抵抗変化層５０が露出するまで実施する。第１ホール５６を満たした第３物質層６２は、第１物質層５２に比べてエッチング率の低い物質であるので、この異方性エッチングでほとんどエッチングされない。第１スペーサ５８ａは、第３物質層６２によって覆われるので、この異方性エッチングにより影響を受けない。
【００５１】
この異方性エッチングの結果、図２４に示すように、第１スペーサ５８ａの周りで第１物質層５２が除去されて、第１スペーサ５８ａの周りの抵抗変化層５０が露出する。また、第１物質層５２が除去されることによって、第１ホール５６が消去され、抵抗変化層５０上には、第１スペーサ５８ａとその間を満たす第３物質層６２とで構成されるストライプ状の第１積層物１００が形成される。
【００５２】
図２５に示すように、抵抗変化層５０の露出された領域上に第３物質層６２及び第１スペーサ５８ａ（以下適宜「第１積層物１００」という。）を覆う第４物質層６６を所定の厚さで形成する。第４物質層６６は、第１スペーサ５８ａを形成した第２物質層５８と同じ物質層で形成することが望ましいが、第２物質層５８と同等な特性を有する他の物質層で形成してもよい。第４物質層６６は、１Ｆ未満に形成することが望ましく、１／３Ｆ程度の厚さに形成することがさらに望ましい。
【００５３】
このように、第４物質層６６を形成した後、第４物質層６６の全面を第４物質層６６に対するエッチング率の高いエッチング液を利用して抵抗変化層５０が露出されるまで異方性エッチングする。異方性エッチングの特性によって、図２６に示したように、第１積層物１００の側面を覆う、すなわち、第１スペーサ５８ａと接触する第２スペーサ６６ａが形成され、第２スペーサ６６ａの間に抵抗変化層５０が露出される。
【００５４】
次に、第１積層物１００で第３物質層６２を除去すれば、図２７に示すように、第１スペーサ５８ａ及び第２スペーサ６６ａで構成された第１マスクパターンＭ１が抵抗変化層５０の所定領域上に形成される。
【００５５】
第１マスクパターンＭ１を構成する第１スペーサ５８ａ及び第２スペーサ６６ａのそれぞれの幅は、１／３Ｆ程度であるので、第１マスクパターンＭ１の幅ｗ１は、２／３Ｆ程度となる。第１マスクパターンＭ１は、正方形に形成されるメモリ素子の単位セルの一幅を決定するので、単位セルの一幅は、結局、２／３Ｆとなる。
【００５６】
また、第２物質層５８及び第４物質層６６の厚さが１／３Ｆであることを勘案するとき、第１スペーサ５８ａ間の幅と第２スペーサ６６ａ間の幅、すなわち、第１マスクパターンＭ１間の幅ｗ２は、１／３Ｆ程度となる。したがって、第１マスクパターンＭ１を利用して、その下部の物質層をエッチングすることによって、２／３Ｆ程度の幅を有するワードラインを形成でき、ワードライン間に１／３Ｆ程度の幅を有するスペースを確保できる。ビットラインもワードラインと同じ方式で形成されるので、結局、１Ｆ２の面積にワードラインとビットライン及びスペースを何れも有する単位セルを形成できる。
【００５７】
次に、第１マスクパターンＭ１の形成以後の工程を説明する。第１マスクパターンＭ１をエッチングマスクとして使用して抵抗変化層５０の露出された部分を異方性エッチングする。異方性エッチングは、図２８に示すように、バッファ膜４２が露出されるまで実施する。したがって、第１スペーサ５８ａ及び第２スペーサ６６ａのもとの物質層である第２物質層５８及び第４物質層６６は、エッチング率が、抵抗変化層５０はもとより、第１半導体層４６及び第２半導体層４８とドーピングされた半導体層４４のエッチング率より低い物質層で形成されたことが望ましい。
【００５８】
次に、図２８に示すように、第１マスクパターンＭ１をエッチングマスクとして使用した前記異方性エッチングによってドーピングされた半導体層４４、第１半導体層４６、第２半導体層４８及び抵抗変化層５０からなる第２積層物２００にバッファ膜４２が露出されるストライプ状の第２ホール９０が形成される。
【００５９】
第２積層物２００に第２ホール９０が形成されつつは、ストライプ状の第１積層物パターン２００ａに分割され、第１積層物パターン２００ａに含まれたドーピングされた半導体層パターン４４ａは、ワードラインとなる。ストライプ状の第２ホール９０を形成した後、第１マスクパターンＭ１を除去する。
【００６０】
次に、図２９に示すように、第２積層物２００上に第２ホール９０を満たす第１層間絶縁層（第１絶縁層）７０を形成する。次に、第１層間絶縁層７０の全面を抵抗変化層５０が露出されるまで平坦化する。この平坦化は、ＣＭＰを利用できるが、エッチバックのような他の平坦化技術を利用してもよい。これにより、第１層間絶縁層７０は、第２ホール９０にのみ存在する。
【００６１】
次に、図３０に示すように、第１層間絶縁層７０の平坦化工程によって露出された抵抗変化層５０上に導電層７２を形成する。導電層７２は、抵抗変化層５０の露出された全面に形成することが望ましい。
【００６２】
導電層７２を形成した後、ビットラインを形成するための導電層７２のパターニング工程を行う。
【００６３】
具体的に、図３１に示すように、第１半導体層４６、第２半導体層４８、抵抗変化層５０及び導電層７２からなる第３積層物３００上に第２マスクパターンＭ２を形成する。第２マスクパターンＭ２は、ワードラインの形成時に使われた第１マスクパターンＭ１を形成するときと同じ過程を経て形成できる。そして、第２マスクパターンＭ２は、第１マスクパターンＭ１と同じ諸元を有するように形成できる。したがって、第３スペーサ９８ａ及び第４スペーサ９８ｂを形成する物質層はそれぞれ１Ｆより薄いことが望ましい。
【００６４】
第２マスクパターンＭ２を構成する第３スペーサ９８ａ及び第４スペーサ９８ｂは、第１マスクパターンＭ１を構成する第１スペーサ５８ａ及び第２スペーサ６６ａと同等な役割を担う。但し、マスクパターンＭ２は、第１マスクパターンＭ１に直交する方向に、すなわち、ワードラインとして使われるドーピングされた半導体層パターン４４ａに直交する方向に形成する。
【００６５】
図３２に示すように、第２積層物２００に第２ホール９０を形成するときと同じ方法で、第２マスクパターンＭ２をエッチングマスクとして使用して第１半導体層４６、第２半導体層４８、抵抗変化層５０及び導電層７２からなる第３積層物３００に、ドーピングされ、ストライプ状にパターニングされた半導体層パターン４４ａが露出される第３ホール７６を形成する。なお、第３積層物３００が特許請求の範囲に記載の第２積層物に該当する。第３ホール７６の幅ｗ３は、第２ホール９０の幅ｗ２と同じであることが望ましい。すなわち、第３ホール７６の幅ｗ３は、１／３Ｆ程度であることが望ましい。
【００６６】
このように、第３ホール７６を形成した後、第２マスクパターンＭ２を除去する。第３積層物３００に第３ホール７６が形成されることによって、第３積層物３００は、第２積層物パターン３００ａ（図３３を参照）に分割される。積層物パターン３００に属するストライプ状の導電層パターン７２ａは、ワードラインのドーピングされた半導体層パターン４４ａに直交し、ビットラインとして使われる。
【００６７】
ストライプ状の第２積層物パターン３００ａ（図３３を参照）が形成されることによって、ワードライン形成時にストライプ状に形成された第２積層物２００は、ドーピングされた半導体層パターン４４ａの長手方向に第３ホール７６の幅ｗ３ほど分割される。これにより、ドーピングされた半導体層パターン４４ａと導電層パターン７２ａとが交差する部分にのみ抵抗変化層５０と第１半導体層４６及び第２半導体層４８が存在する。
【００６８】
図３３に示すように、４００は、抵抗変化層５０、第１半導体層４６及び第２半導体層４８を含む第４積層物を表す。第４積層物４００は、横縦それぞれ２／３Ｆの正方形となる。
【００６９】
第３ホール７６を形成した後には、図３３に示すように、第２積層物パターン３００ａ上に第３ホール７６を満たす第２層間絶縁層（第２絶縁層）７８を形成する。
【００７０】
一方、図３３に示した結果物上に、図３３に示したような不揮発性メモリ素子を少なくとももう一つ形成できる。
【００７１】
図３４は、本実施形態に係る不揮発性メモリ素子の製造方法を多層に積層したメモリ素子の製造方法に適用した例を示す断面図である。
【００７２】
図３４に示すように、図３３の結果物について、第２層間絶縁層７８の全面を導電層パターン７２ａが露出されるまで平坦化する。以後、導電層パターン７２ａが露出される平坦化された表面上にドーピングされた半導体層パターン４４ａで導電層パターン７２ａを含む積層物Ｓ１を前述した過程を経て形成する。この過程を所望のマルチビットメモリ素子が形成されるまで反復する。そして、最上層に形成される積層物Ｓｎは、導電層パターン７２ａ上に第３ホール７６を満たす層間絶縁層７８が存在するように形成する。
【００７３】
前記説明で多くの事項を具体的に記述したが、そのような技術は、本発明の技術的範囲を限定するものではなく、望ましい実施形態の例示として解釈しなければならない。例えば、当業者ならば、ＰＮダイオード層の代わりに同等な役割を担う物質層または他の部材を利用できる。または、積層される順序を逆にして、ビットラインを先に形成し、ワードラインをビットラインの次に形成してもよい。したがって、本発明の技術的範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定しなければならない。
【産業上の利用可能性】
【００７４】
本発明は、メモリチップが使われるすべての電子装置、例えば、コンピュータ、メモリスチック、携帯電話、カムコーダ、デジタルカメラ、ＧＰＳ、ＰＤＡ、ＭＰ３、ＴＶ、冷蔵庫、洗濯機、各種の衛星航法装置、事務用電子装置に適用される。
【図面の簡単な説明】
【００７５】
【図１】抵抗変化層をストレージノードとして利用するメモリ素子のセルアレイを示す斜視図である。
【図２】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図３】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図４】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図５】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図６】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図７】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図８】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図９】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１０】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１１】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１２】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１３】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１４】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１５】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１６】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１７】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１８】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１９】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２０】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２１】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２２】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２３】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２４】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２５】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２６】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２７】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２８】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２９】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３０】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３１】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３２】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３３】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３４】本実施形態に係る不揮発性メモリ素子の製造方法を多層に積層したメモリ素子の製造方法に適用した例を示す断面図である。
【符号の説明】
【００７６】
４０ 半導体基板
４２ バッファ膜
４３ 半導体層
４４ａ 半導体層パターン
４６ 第１半導体層
４８ 第２半導体層
５０ 抵抗変化層
７０ 第１層間絶縁層
７２ａ 導電層パターン
７６ 第３ホール
７８ 第２層間絶縁層
９０ 第２ホール
３００ａ 第２積層物パターン
４００ 第４積層物
ＢＬ 下部膜
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳細には、抵抗変化層をストレージノードとして備えるメモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子に対するさらに高い集積度を要求する消費者の要求を充足させるためには、これらメモリ素子の単位セルサイズを、さらに小さくする必要がある。
【０００３】
メモリ素子の単位セルサイズを小さくするためには、メモリ素子の製造工程が重要である。したがって、メモリ素子の集積度を高めるための方案のうち一つは、メモリ素子の製造工程を改善することである。また、メモリ素子の単位セルを構成する要素、例えば、実際のビットデータが記録される部分、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）の場合は、キャパシタ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）の場合は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）セルのサイズを小さくすることが、メモリ素子の集積度を高める一つの方案となる。
【０００４】
このことと関連して、最近、ストレージノードとして抵抗変化物質層が使われたメモリ素子（以下、従来のメモリ素子）が紹介された。
【０００５】
図１は、従来のメモリ素子のセルアレイを示す図面である。図１で、２、４、６は、それぞれワードライン、抵抗変化セル、ビットラインを示す。そして、Ｃは、ワードライン２とビットライン６及び一つの抵抗変化セル４を含む単位メモリセルを表す。ワードライン２とビットライン６とが直交し、両者が接触する部分に抵抗変化セル４が挿入されていることが分かる。
【０００６】
図２ないし図１４は、図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【０００７】
まず、図２に示すように、順次に積層されたシリコン基板１０とシリコン酸化膜１２及び第１シリコン層１３を含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板Ａ１にｎ＋導電性不純物をドーピングする。このとき、ドーピングは、第１シリコン層１３を対象とし、ドーズ量は、１０２０／ｃｍ２以上とする。
【０００８】
図３で、１４は、このようにドーピングされたＳＯＩ基板Ａ１の第１シリコン層１３を示す。図２及び図３の右側図面は、左側の図面の右側面図である。なお、図４ないし図１４も、右側図面は左側の図面の右側面図である。
【０００９】
図４に示すように、ドーピングされたシリコン層１４上に第２シリコン層１６をエピテキシャル成長法で成長させる。
【００１０】
次に、第２シリコン層１６にｎ＋ドーピングを実施して、図５に示すように、第２シリコン層１６の下部層にｎ＋ドーピング層１６ａを形成する。
【００１１】
次に、第２シリコン層１６にｐ型導電性不純物をイオン注入する。この結果、図６に示すように、第２シリコン層１６の上部層にｐドーピング層１６ｂが形成される。これにより、第２シリコン層１６は、ＰＮ接合層、すなわち、ダイオード層となる。
【００１２】
次に、第２シリコン層１６上に、図７に示すように、抵抗変化層１８を形成する。
【００１３】
次に、抵抗変化層１８上にストライプ状に感光膜パターンを形成した後、それをエッチングマスクとして使用して、抵抗変化層１８とその下側に形成された第２シリコン層１６、ドーピングされたシリコン層１４を順次にエッチングする。このエッチングは、シリコン酸化膜１２が露出されるまで実施される。エッチング後、感光膜パターンが除去される。このエッチングによって、ドーピングされたシリコン層１４と第２シリコン層１６及び抵抗変化層１８は、図８に示すように、ストライプ状にパターニングされる。ストライプ状にパターニングされ、ドーピングされたシリコン層１４は、ワードラインとして使われる。
【００１４】
図９は、エッチング後の結果物に対する斜視図である。図９を参照することによって、ドーピングされ、エッチングされたシリコン層１４、第２シリコン層１６及び抵抗変化層１８の形態変化がさらに明確に分かる。図８の左側図面は、図９を８−８´方向に切開した断面を示し、図８の右側の図面は、図９を右側から見た側面、または図９を８ｂ−８ｂ´方向に切開した断面を示す。
【００１５】
エッチング後、図１０に示すように、ストライプ状にパターニングされた結果物を覆う第１層間絶縁層２２がシリコン酸化膜１２上に形成される。
【００１６】
図１１に示すように、第１層間絶縁層２２の表面は、抵抗変化層１８が露出されるまで研磨される。この研磨の結果、抵抗変化層１８の表面が露出され、第１層間絶縁層２２は、ストライプ状の抵抗変化層１８の間にのみ残る。これにより、ストライプ状に積層された抵抗変化層１８、第２シリコン層１６及びドーピングされたシリコン層１４は、隣接したストライプ状の積層物と第１層間絶縁層２２とによって絶縁される。
【００１７】
次に、図１２に示すように、第１層間絶縁層２２及び抵抗変化層１８の露出された全面に導電層２４が形成される。導電層２４は、ビットラインを形成するためのものである。
【００１８】
ビットラインは、ワードライン、すなわち、ドーピングされ、ストライプ状にパターニングされたシリコン層１４に直交する方向に形成しなければならないので、図１３の右側図面に示したように、導電層２４を、ドーピングされたシリコン層１４に直交するストライプ状となるようにエッチングする。このエッチングは、導電層２４をストライプ状にパターニングするためのものでもあるが、第２シリコン層１６と抵抗変化層１８とを単位セル状にして、図１に示したセルアレイを形成するためのものである。したがって、導電層２４に対するエッチングは、シリコン酸化膜１２ではなく、ドーピングされたシリコン層１４が露出されるまで実施する。このようなエッチングによってストライプ状のドーピングされたシリコン層１４に直交するストライプ状の導電層２４、すなわち、ビットラインが形成される。それと共に、ストライプ状のドーピングされたシリコン層１４及び導電層２４の接触部分にのみ第２シリコン層１６と抵抗変化層１８とを含む積層物が存在する。
【００１９】
導電層２４のパターニング後、図１４に示すように、ストライプ状の導電層２４上に、その間を満たす第２層間絶縁層２６が形成される。これにより、図１に示したようなセルアレイが完成される。
【００２０】
前述したような製造方法で形成される従来のメモリ素子は、ビットデータの記録のために抵抗変化層を使用することによって、既存のメモリ素子に比べて、メモリ素子の集積度を高めようとしたという点は認められるが、従来のメモリ素子の製造方法では、単位セルの面積を４Ｆ２（１Ｆ：４５ｍｍ）以下にすることは困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を４Ｆ２未満に減らせるメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
前記課題を達成するために、本発明に係るワードラインとビットラインとが交差する部分にデータが保存されるメモリ素子の製造方法は、下部膜上に導電性物質層、ダイオード層、データ保存層を順次に積層する第１ステップと、前記データ保存層上に第１物質層を形成する第２ステップと、前記第１物質層に前記データ保存層が露出されるストライプ状の第１ホールを形成する第３ステップと、第２物質層で前記第１ホールの側壁に第１スペーサを形成する第４ステップと、前記第１ホールを、前記第１スペーサを覆う第３物質層で満たす第５ステップと、前記第１物質層を除去する第６ステップと、前記第１スペーサの側面に第４物質層で第２スペーサを形成する第７ステップと、前記第３物質層を除去する第８ステップと、前記第１スペーサ及び前記第２スペーサをマスクとして使用して、前記データ保存層を含む第１積層物に前記下部膜が露出されるストライプ状の第２ホールを形成する第９ステップと、を含む。
【００２３】
前記下部膜は、順次に積層された半導体基板及びバッファ膜であることが好ましい。
【００２４】
前記導電性物質層は、前記バッファ膜上に半導体層を形成するステップと、前記半導体層に所定の導電性不純物をドーピングするステップと、を通じて形成することが好ましい。
【００２５】
前記第５ステップは、前記第１物質層上に前記ホールを満たす前記第３物質層を形成するステップと、前記第３物質層の全面を前記第１物質層が露出されるまで平坦化するステップと、をさらに含むことが好ましい。
【００２６】
前記第７ステップは、前記データ保存層上に、前記第１スペーサ及び前記第３物質層を覆う前記第４物質層を所定の厚さに形成するステップと、前記データ保存層と前記第３物質層とが露出されるまで前記第４物質層の全面を異方性エッチングするステップと、をさらに含むことが好ましい。
【００２７】
前記第４ステップは、前記第１物質層上に前記第１ホールの側面及び底面を覆う前記第２物質層を形成するステップと、前記第１物質層が露出されるまで前記第２物質層を異方性エッチングするステップと、をさらに含むことが好ましい。
【００２８】
前記第３ステップは、前記第１物質層上にストライプ状であり、１Ｆ程度の幅を有する開口部が形成されたハードマスクを形成するステップと、前記第１物質層の前記開口部を通じて露出された領域を前記データ保存層が露出されるまでエッチングするステップと、をさらに含むことが好ましい。
【００２９】
前記第４物質層は、１Ｆより薄く形成することが好ましい。
【００３０】
前記第２物質層は、１Ｆより薄く形成することが好ましい。
【００３１】
前記第１スペーサ及び前記第２スペーサを除去する第１０ステップと、前記第２ホールを第１絶縁層で満たす第１１ステップと、前記データ保存層に形成され、かつ前記第２ホールを満たす第１絶縁層の全面に導電層を形成する第１２ステップと、前記導電層上に前記第２ステップないし第８ステップと同じステップを経て前記第１スペーサ及び前記第２スペーサと同等な第３スペーサ及び第４スペーサを、前記第１スペーサ及び前記第２スペーサと直交する方向に形成する第１３ステップと、前記第３スペーサ及び前記第４スペーサをマスクとして、前記ダイオード層で前記導電層を含む第２積層物に前記導電性物質層が露出される第３ホールを形成する第１４ステップと、前記第３スペーサ及び前記第４スペーサを除去する第１５ステップと、前記第３ホールを第２絶縁層で満たす第１６ステップと、をさらに含むことが好ましい。
【００３２】
前記第１３ステップで、前記第３スペーサ及び前記第４スペーサを形成するための物質層は、それぞれ１Ｆより薄く形成することが好ましい。
【００３３】
前記導電層上に前記第２絶縁層の全面を覆う他のバッファ膜をさらに形成するステップと、前記他のバッファ膜を前記下部膜として前記第１ステップないし第１６ステップを反復するステップと、をさらに含むことが好ましい。
【発明の効果】
【００３４】
本発明は、自己整列法を利用してストレージノードとスペースとを一体として何れも１Ｆ２の面積に形成できる。したがって、本発明を利用すれば、メモリ素子の集積度を大きく向上させることが可能である。
【発明を実施するための最良の形態】
【００３５】
以下、本実施形態に係る抵抗変化層をストレージノードとして備えるメモリ素子、例えば、不揮発性メモリ素子の製造方法（以下、「本実施形態に係るメモリ素子の製造方法」という。）を添付した図面を参照して詳細に説明する。この過程で図面に示した層や領域の厚さは、説明の便宜上誇張して示した。添付した各図面において、右側図面は、左側図面の右側面図である。なお、参照する図１５から図３３は、本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【００３６】
図１５に示すように、下部膜ＢＬに所定の半導体層４３を形成し、半導体層４３に所定の導電性不純物、例えば、ｎ＋導電性不純物をドーピングする。下部膜ＢＬは、半導体基板４０とバッファ膜４２とを順次に積層して形成する。下部膜ＢＬ及び半導体層４３は、ＳＯＩ基板を構成する。半導体基板４０は、例えば、シリコン基板である。
【００３７】
そして、バッファ膜４２は、半導体基板４０及び半導体層４３の付着を維持し、かつ両者の熱膨張係数の差を緩和させる役割を担う。したがって、バッファ膜４２の熱膨張係数は、半導体基板４０の熱膨張係数と半導体層４４の熱膨張係数の中間程度であることが望ましい。このようなバッファ膜４２は、例えば、シリコン酸化膜（ＳｉＯ２）である。半導体層４３は、半導体基板４０と同じ物質で形成できる、したがって、半導体層４３は、例えば、シリコン層である。半導体層４３に対するドーピングはｎ＋ドーピングで、ドーズ量は、１０２０／ｃｍ２以上とすることができる。
【００３８】
図１６は、半導体層に対するｎ＋ドーピングが完了した後の結果を示す図面である。図１６で、４４は、ｎ＋導電性不純物がドーピングされた半導体層を表す。
【００３９】
次に、図１７に示すように、半導体層４４上に第１半導体層４６を形成し、第１半導体層４６に所定の導電性不純物、例えば、ｎ＋型導電性不純物をドーピングする。第１半導体層４６上に第２半導体層４８を形成し、第２半導体層４８にも所定の導電性不純物、例えば、ｐ型導電性不純物をドーピングする。これにより、半導体層４４上にＰＮダイオード層Ｄが形成される。
【００４０】
第１半導体層４６及び第２半導体層４８は、エピテキシャル成長法で形成できる。ＰＮダイオード層Ｄを形成した後、第２半導体層４８上に抵抗変化層（データ保存層）５０を形成する。抵抗変化層５０は、ビットデータが保存されるストレージノードとして使われる。抵抗変化層５０は、例えば、ポリマー層、金属酸化物層である。
【００４１】
抵抗変化層５０がポリマー層である場合、例えば、ポリマーメモリとして使用されるすべての層で形成でき、位相転移ＲＡＭ、すなわち、ＰＲＡＭ（Ｐｈａｓｅ−ｔｒａｎｓｉｔｉｏｎ ＲＡＭ）で使われるＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）層で形成できる。そして、金属酸化物層である場合、ＳｒＺｒＯ３層、ＳｒＴｉＯ３層、ＮｉＯｘ層、ＴｉＯｘ層、ＮｂＯｘ層のようなＴＭＯ（Ｔｒａｎｓｉｔｉｏｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ）層で形成できる。
【００４２】
図１８に示すように、抵抗変化層５０上に第１物質層５２を形成する。第１物質層５２は、抵抗変化層５０に対して十分なエッチング選択比を有する物質で形成できる。第１物質層５２は、シリコン酸化膜で形成できる。
【００４３】
次に、第１物質層５２上に第１物質層５２の所定領域が露出される開口部ｄ１を有するハードマスク５４を形成する。開口部ｄ１は、幅が１Ｆ程度のストライプ状に形成することが望ましい。ハードマスク５４は、第１物質層５２のエッチング工程でマスクとして使われるため、第１物質層５２よりエッチング率が低い物質からなることが望ましい。
【００４４】
次に、ハードマスク５４の全面を第１物質層５２に対するエッチング率の高いエッチング液を使用して異方性エッチングする。このエッチングは、抵抗変化層５０が露出されるまで実施する。
【００４５】
このようなエッチング結果を示す図１９に示すように、このエッチングによってハードマスク５４の開口部ｄ１を通じて露出された第１物質層５２の所定領域が除去され、第１物質層５２に抵抗変化層５０の所定領域が露出される第１ホール５６が形成される。その後、ハードマスク５４を除去する。第１ホール５６は、ストライプ状に形成される。
【００４６】
次に、図２０に示すように、第１物質層５２上に第１ホール５６の側面と底面とを覆う第２物質層５８を所定の厚さに形成する。第１ホール５６の幅が図１８の開口部ｄ１の幅と同じであることを勘案すれば、第２物質層５８は、開口部ｄ１の幅（１Ｆ程度）より薄く、例えば、１／３Ｆの厚さに形成できる。また、第２物質層５８は、第１物質層５２及び抵抗変化層５０に対して所定のエッチング選択比を有することが望ましい。第２物質層５８は、例えば、ＳｉＮｘ層のような窒化物層である。第２物質層５８を形成した後、その全面に異方性エッチングを行う。異方性エッチングは、第１物質層５２と抵抗変化層５０とが露出するまで行う。
【００４７】
前記異方性エッチングの特性によって、第２物質層５８の第１物質層５２の上面に形成された部分と第１ホール５６の底面に形成された部分とは除去され、図２１に示したように、ストライプ状に形成された第１ホール５６の側面を覆う第１スペーサ５８ａが形成される。
【００４８】
次に、図２２に示すように、第１物質層５２上に第１スペーサ５８ａを覆って第１ホール５６を満たす第３物質層６２を形成する。第３物質層６２は、第１物質層５２及び第１スペーサ５８ａに対して、所定のエッチング選択比を有する物質、例えば、第１物質層５２及び第１スペーサ５８ａよりエッチング率の低い窒化物で形成できる。
【００４９】
第３物質層６２を形成した後、その全面を第１物質層５２が露出されるまで平坦化する。このような平坦化は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチバック工程を利用して実施できる。平坦化の結果、図２３に示したように、側面が第１スペーサ５８ａで覆われた第１ホール５６にのみ第３物質層６２が残る。第１ホール５６がストライプ状であるので、第１ホール５６に残った第３物質層６２もストライプ状となる。
【００５０】
次に、図２３に示すように、平坦化に続いて、第１物質層５２の全面を異方性エッチングする。このとき、異方性エッチングは、第１物質層５２に対するエッチング率の高いエッチング液を使用して抵抗変化層５０が露出するまで実施する。第１ホール５６を満たした第３物質層６２は、第１物質層５２に比べてエッチング率の低い物質であるので、この異方性エッチングでほとんどエッチングされない。第１スペーサ５８ａは、第３物質層６２によって覆われるので、この異方性エッチングにより影響を受けない。
【００５１】
この異方性エッチングの結果、図２４に示すように、第１スペーサ５８ａの周りで第１物質層５２が除去されて、第１スペーサ５８ａの周りの抵抗変化層５０が露出する。また、第１物質層５２が除去されることによって、第１ホール５６が消去され、抵抗変化層５０上には、第１スペーサ５８ａとその間を満たす第３物質層６２とで構成されるストライプ状の第１積層物１００が形成される。
【００５２】
図２５に示すように、抵抗変化層５０の露出された領域上に第３物質層６２及び第１スペーサ５８ａ（以下適宜「第１積層物１００」という。）を覆う第４物質層６６を所定の厚さで形成する。第４物質層６６は、第１スペーサ５８ａを形成した第２物質層５８と同じ物質層で形成することが望ましいが、第２物質層５８と同等な特性を有する他の物質層で形成してもよい。第４物質層６６は、１Ｆ未満に形成することが望ましく、１／３Ｆ程度の厚さに形成することがさらに望ましい。
【００５３】
このように、第４物質層６６を形成した後、第４物質層６６の全面を第４物質層６６に対するエッチング率の高いエッチング液を利用して抵抗変化層５０が露出されるまで異方性エッチングする。異方性エッチングの特性によって、図２６に示したように、第１積層物１００の側面を覆う、すなわち、第１スペーサ５８ａと接触する第２スペーサ６６ａが形成され、第２スペーサ６６ａの間に抵抗変化層５０が露出される。
【００５４】
次に、第１積層物１００で第３物質層６２を除去すれば、図２７に示すように、第１スペーサ５８ａ及び第２スペーサ６６ａで構成された第１マスクパターンＭ１が抵抗変化層５０の所定領域上に形成される。
【００５５】
第１マスクパターンＭ１を構成する第１スペーサ５８ａ及び第２スペーサ６６ａのそれぞれの幅は、１／３Ｆ程度であるので、第１マスクパターンＭ１の幅ｗ１は、２／３Ｆ程度となる。第１マスクパターンＭ１は、正方形に形成されるメモリ素子の単位セルの一幅を決定するので、単位セルの一幅は、結局、２／３Ｆとなる。
【００５６】
また、第２物質層５８及び第４物質層６６の厚さが１／３Ｆであることを勘案するとき、第１スペーサ５８ａ間の幅と第２スペーサ６６ａ間の幅、すなわち、第１マスクパターンＭ１間の幅ｗ２は、１／３Ｆ程度となる。したがって、第１マスクパターンＭ１を利用して、その下部の物質層をエッチングすることによって、２／３Ｆ程度の幅を有するワードラインを形成でき、ワードライン間に１／３Ｆ程度の幅を有するスペースを確保できる。ビットラインもワードラインと同じ方式で形成されるので、結局、１Ｆ２の面積にワードラインとビットライン及びスペースを何れも有する単位セルを形成できる。
【００５７】
次に、第１マスクパターンＭ１の形成以後の工程を説明する。第１マスクパターンＭ１をエッチングマスクとして使用して抵抗変化層５０の露出された部分を異方性エッチングする。異方性エッチングは、図２８に示すように、バッファ膜４２が露出されるまで実施する。したがって、第１スペーサ５８ａ及び第２スペーサ６６ａのもとの物質層である第２物質層５８及び第４物質層６６は、エッチング率が、抵抗変化層５０はもとより、第１半導体層４６及び第２半導体層４８とドーピングされた半導体層４４のエッチング率より低い物質層で形成されたことが望ましい。
【００５８】
次に、図２８に示すように、第１マスクパターンＭ１をエッチングマスクとして使用した前記異方性エッチングによってドーピングされた半導体層４４、第１半導体層４６、第２半導体層４８及び抵抗変化層５０からなる第２積層物２００にバッファ膜４２が露出されるストライプ状の第２ホール９０が形成される。
【００５９】
第２積層物２００に第２ホール９０が形成されつつは、ストライプ状の第１積層物パターン２００ａに分割され、第１積層物パターン２００ａに含まれたドーピングされた半導体層パターン４４ａは、ワードラインとなる。ストライプ状の第２ホール９０を形成した後、第１マスクパターンＭ１を除去する。
【００６０】
次に、図２９に示すように、第２積層物２００上に第２ホール９０を満たす第１層間絶縁層（第１絶縁層）７０を形成する。次に、第１層間絶縁層７０の全面を抵抗変化層５０が露出されるまで平坦化する。この平坦化は、ＣＭＰを利用できるが、エッチバックのような他の平坦化技術を利用してもよい。これにより、第１層間絶縁層７０は、第２ホール９０にのみ存在する。
【００６１】
次に、図３０に示すように、第１層間絶縁層７０の平坦化工程によって露出された抵抗変化層５０上に導電層７２を形成する。導電層７２は、抵抗変化層５０の露出された全面に形成することが望ましい。
【００６２】
導電層７２を形成した後、ビットラインを形成するための導電層７２のパターニング工程を行う。
【００６３】
具体的に、図３１に示すように、第１半導体層４６、第２半導体層４８、抵抗変化層５０及び導電層７２からなる第３積層物３００上に第２マスクパターンＭ２を形成する。第２マスクパターンＭ２は、ワードラインの形成時に使われた第１マスクパターンＭ１を形成するときと同じ過程を経て形成できる。そして、第２マスクパターンＭ２は、第１マスクパターンＭ１と同じ諸元を有するように形成できる。したがって、第３スペーサ９８ａ及び第４スペーサ９８ｂを形成する物質層はそれぞれ１Ｆより薄いことが望ましい。
【００６４】
第２マスクパターンＭ２を構成する第３スペーサ９８ａ及び第４スペーサ９８ｂは、第１マスクパターンＭ１を構成する第１スペーサ５８ａ及び第２スペーサ６６ａと同等な役割を担う。但し、マスクパターンＭ２は、第１マスクパターンＭ１に直交する方向に、すなわち、ワードラインとして使われるドーピングされた半導体層パターン４４ａに直交する方向に形成する。
【００６５】
図３２に示すように、第２積層物２００に第２ホール９０を形成するときと同じ方法で、第２マスクパターンＭ２をエッチングマスクとして使用して第１半導体層４６、第２半導体層４８、抵抗変化層５０及び導電層７２からなる第３積層物３００に、ドーピングされ、ストライプ状にパターニングされた半導体層パターン４４ａが露出される第３ホール７６を形成する。なお、第３積層物３００が特許請求の範囲に記載の第２積層物に該当する。第３ホール７６の幅ｗ３は、第２ホール９０の幅ｗ２と同じであることが望ましい。すなわち、第３ホール７６の幅ｗ３は、１／３Ｆ程度であることが望ましい。
【００６６】
このように、第３ホール７６を形成した後、第２マスクパターンＭ２を除去する。第３積層物３００に第３ホール７６が形成されることによって、第３積層物３００は、第２積層物パターン３００ａ（図３３を参照）に分割される。積層物パターン３００に属するストライプ状の導電層パターン７２ａは、ワードラインのドーピングされた半導体層パターン４４ａに直交し、ビットラインとして使われる。
【００６７】
ストライプ状の第２積層物パターン３００ａ（図３３を参照）が形成されることによって、ワードライン形成時にストライプ状に形成された第２積層物２００は、ドーピングされた半導体層パターン４４ａの長手方向に第３ホール７６の幅ｗ３ほど分割される。これにより、ドーピングされた半導体層パターン４４ａと導電層パターン７２ａとが交差する部分にのみ抵抗変化層５０と第１半導体層４６及び第２半導体層４８が存在する。
【００６８】
図３３に示すように、４００は、抵抗変化層５０、第１半導体層４６及び第２半導体層４８を含む第４積層物を表す。第４積層物４００は、横縦それぞれ２／３Ｆの正方形となる。
【００６９】
第３ホール７６を形成した後には、図３３に示すように、第２積層物パターン３００ａ上に第３ホール７６を満たす第２層間絶縁層（第２絶縁層）７８を形成する。
【００７０】
一方、図３３に示した結果物上に、図３３に示したような不揮発性メモリ素子を少なくとももう一つ形成できる。
【００７１】
図３４は、本実施形態に係る不揮発性メモリ素子の製造方法を多層に積層したメモリ素子の製造方法に適用した例を示す断面図である。
【００７２】
図３４に示すように、図３３の結果物について、第２層間絶縁層７８の全面を導電層パターン７２ａが露出されるまで平坦化する。以後、導電層パターン７２ａが露出される平坦化された表面上にドーピングされた半導体層パターン４４ａで導電層パターン７２ａを含む積層物Ｓ１を前述した過程を経て形成する。この過程を所望のマルチビットメモリ素子が形成されるまで反復する。そして、最上層に形成される積層物Ｓｎは、導電層パターン７２ａ上に第３ホール７６を満たす層間絶縁層７８が存在するように形成する。
【００７３】
前記説明で多くの事項を具体的に記述したが、そのような技術は、本発明の技術的範囲を限定するものではなく、望ましい実施形態の例示として解釈しなければならない。例えば、当業者ならば、ＰＮダイオード層の代わりに同等な役割を担う物質層または他の部材を利用できる。または、積層される順序を逆にして、ビットラインを先に形成し、ワードラインをビットラインの次に形成してもよい。したがって、本発明の技術的範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定しなければならない。
【産業上の利用可能性】
【００７４】
本発明は、メモリチップが使われるすべての電子装置、例えば、コンピュータ、メモリスチック、携帯電話、カムコーダ、デジタルカメラ、ＧＰＳ、ＰＤＡ、ＭＰ３、ＴＶ、冷蔵庫、洗濯機、各種の衛星航法装置、事務用電子装置に適用される。
【図面の簡単な説明】
【００７５】
【図１】抵抗変化層をストレージノードとして利用するメモリ素子のセルアレイを示す斜視図である。
【図２】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図３】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図４】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図５】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図６】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図７】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図８】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図９】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１０】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１１】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１２】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１３】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１４】図１に示したようなセルアレイを有する従来のメモリ素子の製造方法をステップ別に示す図面である。
【図１５】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１６】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１７】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１８】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図１９】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２０】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２１】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２２】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２３】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２４】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２５】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２６】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２７】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２８】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図２９】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３０】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３１】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３２】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３３】本実施形態に係る抵抗変化層をストレージノードとして利用するメモリ素子の製造方法をステップ別に示す断面図である。
【図３４】本実施形態に係る不揮発性メモリ素子の製造方法を多層に積層したメモリ素子の製造方法に適用した例を示す断面図である。
【符号の説明】
【００７６】
４０ 半導体基板
４２ バッファ膜
４３ 半導体層
４４ａ 半導体層パターン
４６ 第１半導体層
４８ 第２半導体層
５０ 抵抗変化層
７０ 第１層間絶縁層
７２ａ 導電層パターン
７６ 第３ホール
７８ 第２層間絶縁層
９０ 第２ホール
３００ａ 第２積層物パターン
４００ 第４積層物
ＢＬ 下部膜
【特許請求の範囲】
【請求項１】
ワードラインとビットラインとが交差する部分にデータが保存されるメモリ素子の製造方法において、
下部膜上に導電性物質層、ダイオード層、データ保存層を順次に積層する第１ステップと、
前記データ保存層上に第１物質層を形成する第２ステップと、
前記第１物質層に前記データ保存層が露出されるストライプ状の第１ホールを形成する第３ステップと、
第２物質層で前記第１ホールの側壁に第１スペーサを形成する第４ステップと、
前記第１ホールを、前記第１スペーサを覆う第３物質層で満たす第５ステップと、
前記第１物質層を除去する第６ステップと、
前記第１スペーサの側面に第４物質層で第２スペーサを形成する第７ステップと、
前記第３物質層を除去する第８ステップと、
前記第１スペーサ及び前記第２スペーサをマスクとして使用して、前記データ保存層を含む第１積層物に前記下部膜が露出されるストライプ状の第２ホールを形成する第９ステップと、
を含むことを特徴とするメモリ素子の製造方法。
【請求項２】
前記下部膜は、順次に積層された半導体基板及びバッファ膜であることを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項３】
前記導電性物質層は、
前記バッファ膜上に半導体層を形成するステップと、
前記半導体層に所定の導電性不純物をドーピングするステップと、
を通じて形成されることを特徴とする請求項２に記載のメモリ素子の製造方法。
【請求項４】
前記第５ステップは、
前記第１物質層上に前記ホールを満たす前記第３物質層を形成するステップと、
前記第３物質層の全面を前記第１物質層が露出されるまで平坦化するステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項５】
前記第７ステップは、
前記データ保存層上に、前記第１スペーサ及び前記第３物質層を覆う前記第４物質層を所定の厚さに形成するステップと、
前記データ保存層と前記第３物質層とが露出されるまで前記第４物質層の全面を異方性エッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項６】
前記第４ステップは、
前記第１物質層上に前記第１ホールの側面及び底面を覆う前記第２物質層を形成するステップと、
前記第１物質層が露出されるまで前記第２物質層を異方性エッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項７】
前記第３ステップは、
前記第１物質層上にストライプ状であり、１Ｆ程度の幅を有する開口部が形成されたハードマスクを形成するステップと、
前記第１物質層の前記開口部を通じて露出された領域を前記データ保存層が露出されるまでエッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項８】
前記第４物質層は、１Ｆより薄く形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項９】
前記第２物質層は、１Ｆより薄く形成することを特徴とする請求項６に記載のメモリ素子の製造方法。
【請求項１０】
前記第１スペーサ及び前記第２スペーサを除去する第１０ステップと、
前記第２ホールを第１絶縁層で満たす第１１ステップと、
前記データ保存層に形成され、かつ前記第２ホールを満たす第１絶縁層の全面に導電層を形成する第１２ステップと、
前記導電層上に前記第２ステップないし第８ステップと同じステップを経て前記第１スペーサ及び前記第２スペーサと同等な第３スペーサ及び第４スペーサを、前記第１スペーサ及び前記第２スペーサと直交する方向に形成する第１３ステップと、
前記第３スペーサ及び前記第４スペーサをマスクとして、前記ダイオード層で前記導電層を含む第２積層物に前記導電性物質層が露出される第３ホールを形成する第１４ステップと、
前記第３スペーサ及び前記第４スペーサを除去する第１５ステップと、
前記第３ホールを第２絶縁層で満たす第１６ステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項１１】
前記第１３ステップで、前記第３スペーサ及び前記第４スペーサを形成するための物質層は、それぞれ１Ｆより薄く形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１２】
前記導電層上に前記第２絶縁層の全面を覆う他のバッファ膜をさらに形成するステップと、
前記他のバッファ膜を前記下部膜として前記第１ステップないし第１６ステップを反復するステップと、
をさらに含むことを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１】
ワードラインとビットラインとが交差する部分にデータが保存されるメモリ素子の製造方法において、
下部膜上に導電性物質層、ダイオード層、データ保存層を順次に積層する第１ステップと、
前記データ保存層上に第１物質層を形成する第２ステップと、
前記第１物質層に前記データ保存層が露出されるストライプ状の第１ホールを形成する第３ステップと、
第２物質層で前記第１ホールの側壁に第１スペーサを形成する第４ステップと、
前記第１ホールを、前記第１スペーサを覆う第３物質層で満たす第５ステップと、
前記第１物質層を除去する第６ステップと、
前記第１スペーサの側面に第４物質層で第２スペーサを形成する第７ステップと、
前記第３物質層を除去する第８ステップと、
前記第１スペーサ及び前記第２スペーサをマスクとして使用して、前記データ保存層を含む第１積層物に前記下部膜が露出されるストライプ状の第２ホールを形成する第９ステップと、
を含むことを特徴とするメモリ素子の製造方法。
【請求項２】
前記下部膜は、順次に積層された半導体基板及びバッファ膜であることを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項３】
前記導電性物質層は、
前記バッファ膜上に半導体層を形成するステップと、
前記半導体層に所定の導電性不純物をドーピングするステップと、
を通じて形成されることを特徴とする請求項２に記載のメモリ素子の製造方法。
【請求項４】
前記第５ステップは、
前記第１物質層上に前記ホールを満たす前記第３物質層を形成するステップと、
前記第３物質層の全面を前記第１物質層が露出されるまで平坦化するステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項５】
前記第７ステップは、
前記データ保存層上に、前記第１スペーサ及び前記第３物質層を覆う前記第４物質層を所定の厚さに形成するステップと、
前記データ保存層と前記第３物質層とが露出されるまで前記第４物質層の全面を異方性エッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項６】
前記第４ステップは、
前記第１物質層上に前記第１ホールの側面及び底面を覆う前記第２物質層を形成するステップと、
前記第１物質層が露出されるまで前記第２物質層を異方性エッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項７】
前記第３ステップは、
前記第１物質層上にストライプ状であり、１Ｆ程度の幅を有する開口部が形成されたハードマスクを形成するステップと、
前記第１物質層の前記開口部を通じて露出された領域を前記データ保存層が露出されるまでエッチングするステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項８】
前記第４物質層は、１Ｆより薄く形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項９】
前記第２物質層は、１Ｆより薄く形成することを特徴とする請求項６に記載のメモリ素子の製造方法。
【請求項１０】
前記第１スペーサ及び前記第２スペーサを除去する第１０ステップと、
前記第２ホールを第１絶縁層で満たす第１１ステップと、
前記データ保存層に形成され、かつ前記第２ホールを満たす第１絶縁層の全面に導電層を形成する第１２ステップと、
前記導電層上に前記第２ステップないし第８ステップと同じステップを経て前記第１スペーサ及び前記第２スペーサと同等な第３スペーサ及び第４スペーサを、前記第１スペーサ及び前記第２スペーサと直交する方向に形成する第１３ステップと、
前記第３スペーサ及び前記第４スペーサをマスクとして、前記ダイオード層で前記導電層を含む第２積層物に前記導電性物質層が露出される第３ホールを形成する第１４ステップと、
前記第３スペーサ及び前記第４スペーサを除去する第１５ステップと、
前記第３ホールを第２絶縁層で満たす第１６ステップと、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項１１】
前記第１３ステップで、前記第３スペーサ及び前記第４スペーサを形成するための物質層は、それぞれ１Ｆより薄く形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１２】
前記導電層上に前記第２絶縁層の全面を覆う他のバッファ膜をさらに形成するステップと、
前記他のバッファ膜を前記下部膜として前記第１ステップないし第１６ステップを反復するステップと、
をさらに含むことを特徴とする請求項１０に記載のメモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２００６−１４０４９１（Ｐ２００６−１４０４９１Ａ）
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００５−３２６０８２（Ｐ２００５−３２６０８２）
【出願日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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