画像形成システム
【課題】PCI Express規格の高速シリアルバスを有効に活用することで、ライン同期転送のタイミング制約があっても、高速な画像データ出力や同時転送を可能にする。
【解決手段】画像出力部（Engine TX）のメモリリードトランザクション（読出し要求コマンドMemReadReq.）のトラフィッククラスＴＣのプライオリティを画像入力部（Engine RX）のメモリライトトランザクション（メモリ書込み要求コマンドMemWriteReq.）のトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することで、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能となり、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信でき、複数の画像データ転送を同時に行うことができる。
【解決手段】画像出力部（Engine TX）のメモリリードトランザクション（読出し要求コマンドMemReadReq.）のトラフィッククラスＴＣのプライオリティを画像入力部（Engine RX）のメモリライトトランザクション（メモリ書込み要求コマンドMemWriteReq.）のトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することで、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能となり、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信でき、複数の画像データ転送を同時に行うことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種画像データを扱い各種の処理を行う複合機（ＭＦＰ）等の画像形成システムに関する。
【背景技術】
【０００２】
特許文献１によれば、デジタル複写機に関して、プロッタ、スキャナ及びユーザインタフェースとプロセッサとを、標準バス、例えばＰＣＩ（Peripheral Component Interconnect）バスで接続するアーキテクチャが提案されている。
【０００３】
特許文献２によれば、スキャナ制御部や書込制御部や主制御部などを備えるデジタル複写機に関して、内部インタフェースとして、高速シリアルインタフェース、例えばＩＥＥＥ１３９４バスやＵＳＢ（ユニバーサルシリアルバス）を使用するシステム構成が提案されている。
【０００４】
また、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、画像データその他のデータを扱うデジタル複写機、ＭＦＰ等の画像形成システム（画像形成装置）が様々な分野で使用されているが、今日では、さらなる高速化・高性能化・多機能化、さらには拡張性が要求されるようになってきている。
【０００６】
この点、従来のデジタル方式の画像形成システムは、当該システムの設計時点で大量のデータを処理するために必要な機能を満足する最も手頃なシステムを構築することを主眼としている。このような設計思想の下では、極力低価格なシステムを構築することができるものの、当該システムに関して簡単に変更したり拡張したりすることは難しく、拡張性に欠けるものとなっている。例えば、画像形成システムを構成する回路の大部分が、１つの回路基板上に実装され、処理制御機構がほぼ１つのユニットで構成されることとなる。このような構成で、高速化、高性能化、多機能化への対応をとる場合、変更がたとえ一部の回路に関するものであっても、その都度、回路基板全体の交換や、回路基板の設計変更が余儀なくされ、結果として、開発費用と開発期間を要し、拡張性に欠けるものである。
【０００７】
このような複写装置を構成する場合の新たなアプローチの一つとして、パソコンなどのコンピュータシステムの場合と同様に、ＰＣＩバスを使用したアーキテクチャを採用することが提案されている（例えば、特許文献１参照）。この場合、コントローラと、画像処理部や画像記録部などの機能部分との間をＰＣＩバスにより接続することとなる。特許文献１の場合であれば、プロセッサ及びメモリを主要部とし、この主要部と複写装置を構成する種々の機能部分との間がＰＣＩバスで接続される。
【０００８】
このようにＰＣＩバスを利用することで、制御データや画像データをＰＣＩバスという共通の伝送ライン上に乗せ、このＰＣＩバスを介して双方向で伝送でき、かつ、機能モジュールの変更や追加も可能となるので、装置ないしはシステムの高性能化や多機能化の要求に応えるのが容易と考えられる。
【０００９】
しかし、ＰＣＩバスは、パラレル方式で制御コマンドや画像データなどを転送するため、配線数が多くインタフェースコストがかかるものである。また、プロセッサやメモリシステムを搭載したマザーボード上において、ＰＣＩバスを利用する個々の機能モジュールを一箇所に集中して配置させる必要があり、レイアウトの自由度がなく、実際には、多機能化に柔軟に応えるのが難しい。
【００１０】
加えて、パラレルにデータ転送する場合、信号線同士でのデータのずれや不揃いが発生し、また、信号線同士が電圧の影響を与え合うクロストーク現象が生じ、高速データ転送に適していないため、ＰＣＩバスでは高速化の要求に応えるのが難しい。即ち、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが低い段階にきている。
【００１１】
また、複数のモジュールをＰＣＩバスに接続すると、他のモジュールと競合しないように、入出力アドレスやＩＲＱ（Interrupt Request）を割り当てて１つのＰＣＩバスを共用しなければならない。つまり、モジュール間を時分割でデータ転送しなければならず、高速データ転送が難しい。
【００１２】
一方、特許文献２によれば、内部インタフェースとして、高速シリアルインタフェース、例えばＩＥＥＥ１３９４バスやＵＳＢを使用することにより、自由度の高いシステムを構築することが可能とされている。これによると、デジタル複写機全体を制御するＭＢＤに、感光体上に画像の書込みを行うための書込みレーザを制御するＬＤＵ、スキャナを制御するＳＣＤ、及び、ユーザが動作指示を与えるための操作パネルを制御するＰＣＵを、高速シリアルインタフェースを介してシリアルケーブルで直接接続することとしている。
【００１３】
しかし、より一層の高速・高画質化への要求が高まっている今日においては、特許文献２のようにＩＥＥＥ１３９４バスやＵＳＢのような汎用バスを用いた構成では、十分な高速データ転送を行うのが厳しくなっている。また、ハードウエアの電気的、物理的制約で、拡張性を確保することも難しくなっている。さらに、高速転送や拡張性を確保しようとすると、バス幅の増大による、基板設計難、基板コストアップ、ＡＳＩＣピン数の増大によるコストアップ等の問題が発生している。
【００１４】
一方、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【００１５】
本発明の目的は、PCI Expressのようなインタフェース技術を画像形成システムに応用することで、さらなる高速化を実現するとともに、拡張性を増大させることである。
【００１６】
また、前述の特許文献２の場合、複数の画像データの転送を同時に行う際の問題については言及されていない。また、シリアルであり自由度の高いシステムを構築できるようになるため、複数のトラフィックが発生するようになるが、ライン同期転送のタイミング制約等の影響については言及されていない。
【００１７】
本発明のさらなる目的は、例えばスケーラビリティが高い等の特徴を有するPCI Express規格のような高速シリアルバスを有効に活用することにより、ライン同期転送のタイミング制約があっても、高速な画像データ出力や同時転送を可能にすることである。
【課題を解決するための手段】
【００１８】
本発明の画像形成システムは、画像データを画像処理する画像処理部と、前記画像処理部とシリアルバスを介して接続されるスイッチと、前記スイッチとシリアルバスを介して接続されるプリンタコントローラと、を具備する。
【発明の効果】
【００１９】
本発明によれば、画像形成システムの内部で高速シリアルバスにより構成要素となるデバイス間を適宜接続しているので、それらのデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。
【図面の簡単な説明】
【００２０】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】本実施の形態の画像形成システムの構成例を略図的に示すブロック図である。
【図１６】その変形構成例を略図的に示すブロック図である。
【図１７】その変形構成例を略図的に示すブロック図である。
【図１８】その変形構成例を略図的に示すブロック図である。
【図１９】その変形構成例を略図的に示すブロック図である。
【図２０】その変形構成例を略図的に示すブロック図である。
【図２１】その変形構成例を略図的に示すブロック図である。
【図２２】その変形構成例を略図的に示すブロック図である。
【図２３】その変形構成例を略図的に示すブロック図である。
【図２４】その変形構成例を略図的に示すブロック図である。
【図２５】その変形構成例を略図的に示すブロック図である。
【図２６】その変形構成例を略図的に示すブロック図である。
【図２７】画像形成システムの最適構成例を示す概略ブロック図である。
【図２８】システム構成例を略図的に示すブロック図である。
【図２９】コマンド発行順を示す模式的なタイミングチャートである。
【図３０】データ転送方式の仕組みを示す概略構成図である。
【図３１】アービトレーション特性を示す説明図である。
【図３２】ペイロードの基本特性を示す特性図である。
【図３３】シリアル通信制御部を複数有する場合の画像形成システムのリンクアップ前の構成例を略図的に示すブロック図である。
【図３４】そのリンクアップ後の構成例を略図的に示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明を実施するための最良の形態について図面を参照して説明する。
【００２２】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００２３】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００２４】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００２５】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００２６】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。
【００２７】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００２８】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００２９】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００３０】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００３１】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００３２】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００３３】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００３４】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００３５】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００３６】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００３７】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００３８】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００３９】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００４０】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００４１】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００４２】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００４３】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００４４】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用...割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００４５】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００４６】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００４７】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００４８】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００４９】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００５０】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００５１】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００５２】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。
【００５３】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００５４】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００５５】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００５６】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００５７】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００５８】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００５９】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００６０】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した"０"や"１"が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００６１】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００６２】
【表１】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００６３】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００６４】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００６５】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した"０"や"１"が続かないように処理されるが、連続した"０"や"１"が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００６６】
［画像形成システム］
本実施の形態のデジタル複写機やＭＦＰ等の画像形成システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
【００６７】
図１５は、本実施の形態の画像形成システムの構成例を示す概略ブロック図である。本実施の形態の画像形成システム１は、例えばＭＦＰ等の機器に適用されるもので、その構成要素として、シリアル通信制御部２と画像入力部３と画像出力部４と画像処理部５とプリンタコントローラ６と記憶部９とを備える。ここに、シリアル通信制御部２は、インストールされているプログラム（ソフトウエア）に従いシリアル通信システムの制御を受け持つＣＰＵ等を含み、経路制御や経路判断等の処理を行うデバイス部分を含む。特に、PCI Express規格においては、ルートコンプレックスに相当する。画像入力部３とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、例えば、原稿画像を光電的に読み取って画像データを取得するスキャナエンジン等により構成されている。画像出力部４とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、例えば、電子写真方式のプロッタ（プリンタ）エンジン等により構成されている。画像処理部５とは、画像データに対して、γ補正、色変換、シェーディング補正、階調補正、地肌補正、拡大・縮小、回転、圧縮・伸長、等の何らかの画像処理を施すデバイスやユニット部分を示し、例えば、各種画像補正器、色変換器、変倍器、回転器、圧縮／伸長器等を含む構成とされている。プリンタコントローラ６とは、インストールされているプログラム（ソフトウエア）に従い当該システム全体の制御を受け持つＣＰＵ等を含み、プリンタ動作やＭＦＰ動作を制御するデバイスやユニット部分を示す。記憶部９とは、画像データを保存するメモリやＨＤＤ等を含むデバイスやユニット部分である。
【００６８】
このような画像形成システム（ＭＦＰ）の構成要素に関して、本実施の形態では、例えば画像処理部５は画像入力部３と画像出力部４とが一体化された構成とされ、かつ、プリンタコントローラ６がシリアル通信制御部２を有し記憶部９を一体に有する構成とされ、かつ、画像処理部５とプリンタコントローラ６とのデバイス間が上述したようなPCI Express規格による高速シリアルバス７により接続されている（従って、画像処理部５、プリンタコントローラ６はポートを有する）。
【００６９】
このような構成において、シリアル通信制御部２による制御の下、画像入力部３から取り込まれた画像データは必要に応じて画像処理部５による画像処理を経て後、高速シリアルバス７を介してプリンタコントローラ６に転送され、プリンタコントローラ６内の記憶部９に一旦保存される。その後、プリンタコントローラ６の記憶部９に保存された画像データは高速シリアルバス７を介して画像処理部５に取り込まれ必要に応じて画像処理を経た後、画像出力部４に転送され、印刷出力等がなされる。なお、図１５中、点線はＭＦＰ制御データの流れを示す（後述する図でも同様）。
【００７０】
本実施の形態の場合、ＭＦＰ等の画像形成システム１の内部でPCI Express規格による高速シリアルバス７により画像処理部５とプリンタコントローラ６とを接続しているので、画像処理部５側とプリンタコントローラ６側とで各々のデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。また、プリンタコントローラ６がシリアル通信制御部２を有しているので、プリンタコントローラ６が有するＣＰＵリソースを兼用することができる。
【００７１】
なお、図１５に示した本実施の形態は、一例を示すに過ぎず、例えば、以下に示すような各種態様により構成することができる。
【００７２】
図１６に示す構成例は、シリアル通信制御部２を画像処理部５内に持たせたものである。画像処理部５がシリアル通信制御部２を有しているので、画像処理部５が有するＣＰＵリソースを兼用することができる。よって、プリンタコントローラ６を後付けするようなアプリケーション拡張、例えば、コピー機能からＭＦＰ機能への拡張、が容易に可能となる。
【００７３】
図１７に示す構成例は、プリンタコントローラ６、画像入力部３、画像処理部５、記憶部９及び画像出力部４をシリアル通信制御部２に各々高速シリアルバス７ａ〜７ｅにより個別に接続することにより、シリアル通信制御部２を独立させ、プリンタコントローラ６、画像入力部３、画像処理部５、記憶部９及び画像出力部４を等価的に取り扱えるようにしたものである。従って、この場合のシリアル通信制御部２としては、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることで容易に実現できる。
【００７４】
これにより、例えば画像入力部３により取り込まれた画像データを高速シリアルバス７ｂを経てシリアル通信制御部２内に転送し、高速シリアルバス７ｃを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｄを経て一旦記憶部９に保存させ、再び高速シリアルバス７ｄ，７ｃを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｃ，７ｅを経て画像出力部４に転送させ、印刷出力等に供することができる。このように、構成要素中、シリアル通信制御部２が独立しているため、アプリケーション拡張の自由度を最大に発揮させることができる。
【００７５】
図１８に示す構成例は、シリアル通信制御部２を有するプリンタコントローラ６に対して、入力部３、画像処理部５、記憶部９及び画像出力部４を各々高速シリアルバス７ａ〜７ｄにより個別に接続し、プリンタコントローラ６が画像入力部３、画像処理部５、記憶部９及び画像出力部４を等価的に取り扱えるようにしたものである。この場合のシリアル通信制御部２も、図１７の場合と同様に、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることができる。
【００７６】
これにより、例えば画像入力部３により取り込まれた画像データを高速シリアルバス７ａを経てプリンタコントローラ６内に転送し、高速シリアルバス７ｂを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｂを経て記憶部９に転送させ、一旦保存させ、再び高速シリアルバス７ｃ，７ｂを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｂ，７ｄを経て画像出力部４に転送させ、印刷出力等に供することができる。これによれば、図１５の場合の効果に加えて、画像入力部３と画像出力部４との拡張の自由度を増大させることができる。
【００７７】
図１９に示す構成例は、図１８との対比では、画像入力部３とプリンタコントローラ６とを入れ替えたものである。画像入力部３がシリアル通信制御部２を有しているので、画像入力部３が有するＣＰＵリソースを兼用することができる。また、画像入力部３のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
【００７８】
図２０に示す構成例は、図１８との対比では、画像処理部５とプリンタコントローラ６とを入れ替えたものである。これによれば、画像処理部５がシリアル通信制御部２を有しているので、画像処理部5が有するＣＰＵリソースを兼用することができる。
【００７９】
図２１に示す構成例は、図１８との対比では、画像出力部４とプリンタコントローラ６とを入れ替えたものである。これによれば、画像出力部４がシリアル通信制御部２を有しているので、画像出力部４が有するＣＰＵリソースを兼用することができる。また、画像出力部４のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
【００８０】
図２２に示す構成例は、図１７に示した構成において、シリアル通信制御部２よりも下流側にPCI Expressシステムの木構造におけるスイッチ８を、高速シリアルバス７ｅを介して介在させ、画像入力部３、画像処理部５、画像出力部４、プリンタコントローラ６をパケットスイッチ８の下流側ポートに各々高速シリアルバス７ａ〜７ｄにより接続したものである。
【００８１】
図２３ないし図２６は、各々図１８ないし図２１に示した構成において、同様に、PCI Expressシステムの木構造におけるパケットスイッチ８を介在させた構成としたものである。ここに、パケットスイッチとは、高速シリアルインタフェースの通信パケットをルーティングする機能を有するデバイス又はデバイス群或いはユニットを意味し、本実施の形態では、PCI Express規格のスイッチが用いられている。
【００８２】
このように、高速シリアルバス７経路上にパケットスイッチ８が介在されているので、シリアル通信制御部２を有する構成要素の出力を複数持たなくてもよくなる上に、パケットスイッチ８の有する拡張性に基づき必要に応じて拡張でき、拡張性を増大させることができる。
【００８３】
ところで、PCI Expressシステムの木構造におけるスイッチ（パケットスイッチ）をPCI Express規格の高速シリアルバス経路上に介在させて拡張性と高速性とを両立させる場合の画像形成システムの最適構成例について図２７を参照して説明する。図２７に示す画像形成システムの構成例は、前述したＭＦＰのような単体構成の画像形成システム例ではなく、複数の機器を接続することにより構築される画像形成システム例である。その基本として、まず、画像出力部に相当するプロッタ（又は、プリンタ）１１と記憶部に相当する画像メモリ１２，１３とが、PCI Express規格の高速シリアルバス１４ａ，１４ｂ，１４ｃ及び１段のみのPCI Express規格のスイッチ１５を介して近傍で接続されている。ここに、画像メモリ１２，１３は、例えばプロッタ１１で印字出力するための最終ドットデータを格納する専用メモリが用いられている。もっとも、必ずしも最終ドットデータである必要はなく、途中経路上にリアルタイムの圧縮伸長器等がある場合には、圧縮データを格納するメモリであってもよい。このようにプロッタ１１と画像メモリ１２，１３とを１段のスイッチ１５で近傍接続する基本構成に加えて、ＣＰＵ１６やシステムメモリ１７が接続されてシリアル通信制御部に相当するルートコンプレックス１８を接続する場合にはスイッチ１５の上流側にPCI Express規格の高速シリアルバス１４ｄで接続すればよい。さらに、タイミング制約のないもの、或いは、遅くてもよいもの、例えば画像入力部としてのスキャナ１９や画像処理部としての画処理演算ユニット２０などを接続する場合には、スイッチ１５の下流側に拡張用のPCI Express規格のスイッチ２１を介在させて、PCI Express規格の高速シリアルバス１４ｅ，１４ｆ，１４ｇで接続すればよい。即ち、スイッチ１５を介在させることにより、当該スイッチ１５の有する拡張性に基づきシステムを任意に構成することができるとともに、ライン同期信号に同期させて画像データを転送させる必要がある等、高速処理上のタイミング制御の厳しいプロッタ１１と画像メモリ１２，１３とを近傍で接続しているので、データ転送の遅延を抑え、画像メモリ１２又は１３からプロッタ１１への高速データ転送に対処し得る。
【００８４】
なお、図２７に示すシステム構成例では、インタフェースが共通なため、画像入力部としてのスキャナと画像出力部としてのプロッタとを併有するＭＦＰ２２も、プロッタ１１と同様に、スイッチ１５に対してPCI Express規格の高速シリアルバス１４ｈを介して接続されている例を示している。この場合も、ＭＦＰ２２中のプロッタと画像メモリ１２，１３とは１段のスイッチ１５を介して近傍で接続された構成となっており、画像メモリ１２又は１３から当該プロッタへのライン同期信号に同期した画像データの転送を遅延なく行わせることができる。
【００８５】
これらの構成例におけるデータ転送について、さらに説明する。例えば、図２８に示すように、画像処理部５と記憶部９とを一体に有するプリンタコントローラ６がシリアル通信制御部２を内蔵し、画像入力部３からプリンタコントローラ６に直接的に（必要に応じてパケットスイッチ８を介して）データ転送可能で、かつ、プリンタコントローラ６から画像出力部４に直接的に（必要に応じてパケットスイッチ８を介して）データ転送可能な実際的なシステム構成例に適用可能なデータ転送例としては、高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させることを基本とする。この場合、プリンタコントローラ６から画像出力部４へのデータ転送を、画像入力部３からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。この方式は、図１５、図１６、図１８、図２２ないし図２６の構成例に対しても適用可能なデータ転送例である。
【００８６】
より具体的には、本実施の形態では、画像入力部３及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、画像入力部３ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを別のトラフィッククラスＴＣに割り当てる方式とされている。この際、仮想チャネルＶＣの設定により、画像出力部４のメモリリードトランザクションのトラフィッククラスＴＣのプライオリティを画像入力部３のメモリライトトランザクションのトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
【００８７】
図２９はコマンド発行順を示す模式的なタイミングチャートである。図２９（ａ）はライン同期信号XLDSYNCに同期して画像データの読出し要求コマンドMemReadReq.とメモリ書込み要求コマンドMemWriteReq.とにプライオリティを設定せずに高速シリアルバス７を利用して送信するとともに読出し要求コマンドMemReadReq.に従いメモリ読出しコマンドMemReadComn.を受信する場合の動作例であって、ライン同期転送のタイミング制約の関係上、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信できないケース例を示している。
【００８８】
これに対して、図２９（ｂ）は、上記と同様のケースにおいて、上述したように、画像出力部４（Engine TX）のメモリリードトランザクション（読出し要求コマンドMemReadReq.）のトラフィッククラスＴＣのプライオリティを画像入力部３（Engine RX）のメモリライトトランザクション（メモリ書込み要求コマンドMemWriteReq.）のトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定しているので、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能となり、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信でき、複数の画像データ転送を同時に行うことができる。
【００８９】
なお、スイッチ８（スイッチ１５でも同様）を介在させて高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させる場合に、プリンタコントローラ６から画像出力部４へのデータ転送を、画像入力部３からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式の仕組みについて図３０を参照して説明する。図３０に示す例では、スイッチ８の各々異なるポートＢ，Ｄ，Ｅに対してノード１，２，３が各々物理的に１つのポートＡ，Ｃ，Ｆにより接続された構成例であり、例えば、ノード１が画像入力部３、ノード２が画像出力部４、ノード３が画像処理部５と記憶部９とを一体に有するプリンタコントローラ６なるデバイスに各々相当する例である（図２７に示したシステム構成例参照）。
【００９０】
ここに、画像入力部３及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、画像入力部３ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを同一のトラフィッククラスＴＣに割り当てる方式とされている。本実施の形態の例では、ＴＣ０〜ＴＣ３で示す４つのトラフィッククラスＴＣを割り当てるものであり、線種を変えて示す４本の経路がこれらの２つのトランザクションを同一のトラフィッククラスＴＣに割り当てられている様子を模式的に示している。また、各ノード１，２，３内の各ポートＡ，Ｃ，ＦにはPCI Express規格に従いトラフィッククラスＴＣ０〜ＴＣ３に関してプライオリティ設定可能な仮想チャネルＶＣ０〜ＶＣ３が用意されており、どのトラフィッククラスＴＣ０〜ＴＣ３をどの仮想チャネルＶＣ０〜ＶＣ３に割り当てるかが設定されている。スイッチ８側の入力ポートＢ，Ｄ及び出力ポートＥに関してもポートＡ，Ｃ，Ｆに対応する仮想チャネルＶＣ０〜ＶＣ３が割り当てられている。ここに、ポートＡ，Ｂの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ａ、ポートＣ，Ｄの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ｂ、ポートＥ，Ｆの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ｃが各ポートＡ，Ｃ，Ｅ内に設けられている。
【００９１】
このような構成に加えて、スイッチ８内には、ポートＢ，Ｄに接続されて、ノード３（プリンタコントローラ６）からノード２（画像出力部４）への画像データの転送を、ノード１（画像入力部３）からノード３（プリンタコントローラ６）への画像データの転送より優先的に行わせるようにポートＥに対するアービトレーションを行うポートアービトレーション１０が設けられている。このポートアービトレーション１０は、ポートＢ，Ｄから２つのトラフィックスがあった場合に、同じトラフィッククラスＴＣ０〜ＴＣ３同士のものを一旦集めて、同じ仮想チャネルＶＣ０〜ＶＣ３のものに対して入力ポートＢ，Ｄの違うものを設定されたプライオリティに従いアービトレーションするものであり、入力ポートＢ，Ｄの違いによりアービトレーションされて残った各仮想チャネルＶＣ０〜ＶＣ３をＶＣアービトレーション９ｃによりシリアル化させてノード３（プリンタコントローラ６）側に転送出力させることとなる。
【００９２】
PCI Express規格に従ったこのような仕組みによりノード３（プリンタコントローラ６）からノード２（画像出力部４）への画像データの転送を、ノード１（画像入力部３）からノード３（プリンタコントローラ６）への画像データの転送より優先的に行わせるわけであるが、この場合のポートアービトレーション１０におけるトラフィック分配アルゴリズムとしては、PCI Express規格に従い、ラウンドロビン（ＲＲ）、ウエイテッドラウンドロビン（ＷＲＲ）、時間の概念の管理も含むタイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）の何れのアルゴリズムであってもよい。ここに、ウエイテッドラウンドロビン（ＷＲＲ）なるアルゴリズムを利用する場合には、ペイロードサイズを合わせて考慮することが好ましい。ちなみに、ラウンドロビン（ＲＲ）やタイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）なるアルゴリズムを利用する場合でも、ペイロードサイズを考慮することが好ましい。ペイロードサイズを考慮することにより、より決め細やかなプライオリティ制御が実現できるようになる。
【００９３】
前述したストリクト（strict）アルゴリズムを含めて、トラフィッククラスＴＣ０〜ＴＣ３の４種類のデータ転送を行わせる場合のこれらの各アルゴリズムの基本特性を図３１を参照して簡単に説明する。何れにしても、アービトレーション特性の測定結果は動的な変動を観測する必要があるため、図３１ではデータ積算図として示す。図において、横軸は時間、縦軸は転送されたデータ量（積算値）である。なお、ペイロードサイズは、４種類とも１２８byte(約８０００)の条件での測定例とする。図３１(ａ)はストリクト（strict）特性を示すもので、単純に、順番にデータを流していくアルゴリズムである。図３１(ｂ)はラウンドロビン（ＲＲ）特性を示し、４種類のデータを順番に均等に分けながら流していくアルゴリズムであり、図面上、４種類の特性は１本の特性に重なって表現されている。図３１(ｃ)はウエイテッドラウンドロビン（ＷＲＲ）特性として、４種類に関して１：２：４：８の比率でデータ転送させるように設定した場合の特性例を示し、１つのトラフィッククラスのデータ転送が終了すると、残りのトラフィッククラスについて８：４：２、さらには、８：４の如く、比率を変遷させながらデータ転送させるアルゴリズムである。タイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）はこのようなウエイテッドラウンドロビン（ＷＲＲ）に時間の概念の管理も含ませたものである。
【００９４】
また、ストリクト（strict）のアルゴリズムで測定した場合のペイロードの基本特性を図３２に示す。図３２によれば、ペイロードサイズが小さいほど転送レートが遅く、ペイロードサイズが大きいほど転送レートが大きいことが分かる。このようなペイロード特性は、他のアービトレーションのアルゴリズムを用いた場合も同様であり、特に、ウエイテッドラウンドロビン（ＷＲＲ）なるアルゴリズムの場合には、比率に応じた転送レートを決定するためにペイロードサイズを考慮することは有効である。
【００９５】
なお、高速シリアルバス７経路上にPCI Express規格のスイッチ８を介在させ、画像入力部３と画像出力部４とプリンタコントローラ６とが各々スイッチ８の別のポートに接続され、高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させる２つのトランザクションを別のトラフィッククラスＴＣに割当てる場合であれば、図３０を参照すれば、スイッチ８における出力ポートＥの仮想チャネルＶＣのアービトレーション９ｃのストリクトプライオリティの設定により、プリンタコントローラ６から画像出力部４への画像データの転送を、画像入力部３からプリンタコントローラ６への画像データの転送より優先的に行わせる仕組みとさせることが望ましい。
【００９６】
一方、例えば、画像処理部５から記憶部９を一体に有するプリンタコントローラ６に直接的にデータ転送可能で、かつ、プリンタコントローラ６から画像出力部４に直接的にデータ転送可能な図１７、図１８、図１９、図２２ないし図２６の構成例に適用可能なデータ転送例としては、高速シリアルバス７により、ライン同期信号に同期して画像データを画像処理部５からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させることを基本とする。この場合、プリンタコントローラ６から画像出力部４へのデータ転送を、画像処理部５からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。
【００９７】
より具体的には、本実施の形態では、画像処理部５及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、処理部５ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを別のトラフィッククラスＴＣに割り当てる方式とされている。この際、仮想チャネルＶＣの設定により、画像出力部４のメモリリードトランザクションのトラフィッククラスＴＣのプライオリティを画像処理部５のメモリライトトランザクションのトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
【００９８】
この場合も、図２９に示す例を適用できる。
【００９９】
ところで、前述の説明では、シリアル通信制御部２が１個のみ存在するシステム構成例への適用例として説明したが、シリアル通信制御部自体は複数存在するシステム構成であっても適用可能であり、実際のシステム稼動時にこれらのシリアル通信制御部が動的に調停され、何れか一つのみが有効なシリアル通信制御部として稼動する形態であればよい。
【０１００】
この点について、図３３及び図３４を参照して説明する。リンクアップ前の状態において、例えば図３２に示すように、画像形成システム内に２つのシリアル通信制御部２ａ，２ｂが存在しているものとする。このようなシステム構成において、リンクアップ直後に、シリアル通信制御部２ａ，２ｂはシステム全体に制御部の存在を通知するパケット（通知パケット）を相互に出力する。当該制御部の存在を通知するパケットを受信した相互のシリアル通信制御部２ｂ，２ａは、受信した通知パケットに記載されている優先順位と自己側の優先順位との大小関係を比較し、システム設計者が事前に定義していた優先順位に従い、自己側が最も優先順位が高い場合のみ当該システムにおいて有効なシリアル通信制御部２であると判断し、それ以外の場合は、当該システムにおけるシリアル通信制御部として動作しない選択をする。図３４は、シリアル通信制御部２ａ側の方がシリアル通信制御部２ｂよりも優先度が大きく、シリアル通信制御部２ａが当該システムにおいて有効となり、シリアル通信制御部２ｂが破線で示すように動作しない状態となったリンクアップ後の様子を模式的に示すブロック図である。前述したようなPCI Express規格においては、メッセージパケットを利用してこれらの制御を行うことで容易に実現できる。
【０１０１】
また、画像入力部３、画像出力部４、画像処理部５、記憶部９及びプリンタコントローラ６に関しては、各々１つの例で説明したが、これらの構成要素に関しては、同時に複数存在していてもよい。
【符号の説明】
【０１０２】
１ 画像形成システム
２ シリアル通信制御部
３ 画像入力部
４ 画像出力部
５ 画像処理部
６ プリンタコントローラ
７ PCI Express規格による高速シリアルバス
８ PCI Express規格のスイッチ、パケットスイッチ
９ 記憶部
９ｃ 仮想チャネルＶＣのアービトレーション
１０ ポートアービトレーション
１１ 画像出力部
１２，１３ 記憶部
１４ PCI Express規格による高速シリアルバス
１５ PCI Express規格のスイッチ、パケットスイッチ
【先行技術文献】
【特許文献】
【０１０３】
【特許文献１】特開２０００−１５１８７８公報
【特許文献２】特開２００１−０１６３８２公報
【非特許文献】
【０１０４】
【非特許文献１】"PCI Express 規格の概要"Interface誌、July'2003 里見尚志
【技術分野】
【０００１】
本発明は、各種画像データを扱い各種の処理を行う複合機（ＭＦＰ）等の画像形成システムに関する。
【背景技術】
【０００２】
特許文献１によれば、デジタル複写機に関して、プロッタ、スキャナ及びユーザインタフェースとプロセッサとを、標準バス、例えばＰＣＩ（Peripheral Component Interconnect）バスで接続するアーキテクチャが提案されている。
【０００３】
特許文献２によれば、スキャナ制御部や書込制御部や主制御部などを備えるデジタル複写機に関して、内部インタフェースとして、高速シリアルインタフェース、例えばＩＥＥＥ１３９４バスやＵＳＢ（ユニバーサルシリアルバス）を使用するシステム構成が提案されている。
【０００４】
また、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、画像データその他のデータを扱うデジタル複写機、ＭＦＰ等の画像形成システム（画像形成装置）が様々な分野で使用されているが、今日では、さらなる高速化・高性能化・多機能化、さらには拡張性が要求されるようになってきている。
【０００６】
この点、従来のデジタル方式の画像形成システムは、当該システムの設計時点で大量のデータを処理するために必要な機能を満足する最も手頃なシステムを構築することを主眼としている。このような設計思想の下では、極力低価格なシステムを構築することができるものの、当該システムに関して簡単に変更したり拡張したりすることは難しく、拡張性に欠けるものとなっている。例えば、画像形成システムを構成する回路の大部分が、１つの回路基板上に実装され、処理制御機構がほぼ１つのユニットで構成されることとなる。このような構成で、高速化、高性能化、多機能化への対応をとる場合、変更がたとえ一部の回路に関するものであっても、その都度、回路基板全体の交換や、回路基板の設計変更が余儀なくされ、結果として、開発費用と開発期間を要し、拡張性に欠けるものである。
【０００７】
このような複写装置を構成する場合の新たなアプローチの一つとして、パソコンなどのコンピュータシステムの場合と同様に、ＰＣＩバスを使用したアーキテクチャを採用することが提案されている（例えば、特許文献１参照）。この場合、コントローラと、画像処理部や画像記録部などの機能部分との間をＰＣＩバスにより接続することとなる。特許文献１の場合であれば、プロセッサ及びメモリを主要部とし、この主要部と複写装置を構成する種々の機能部分との間がＰＣＩバスで接続される。
【０００８】
このようにＰＣＩバスを利用することで、制御データや画像データをＰＣＩバスという共通の伝送ライン上に乗せ、このＰＣＩバスを介して双方向で伝送でき、かつ、機能モジュールの変更や追加も可能となるので、装置ないしはシステムの高性能化や多機能化の要求に応えるのが容易と考えられる。
【０００９】
しかし、ＰＣＩバスは、パラレル方式で制御コマンドや画像データなどを転送するため、配線数が多くインタフェースコストがかかるものである。また、プロセッサやメモリシステムを搭載したマザーボード上において、ＰＣＩバスを利用する個々の機能モジュールを一箇所に集中して配置させる必要があり、レイアウトの自由度がなく、実際には、多機能化に柔軟に応えるのが難しい。
【００１０】
加えて、パラレルにデータ転送する場合、信号線同士でのデータのずれや不揃いが発生し、また、信号線同士が電圧の影響を与え合うクロストーク現象が生じ、高速データ転送に適していないため、ＰＣＩバスでは高速化の要求に応えるのが難しい。即ち、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが低い段階にきている。
【００１１】
また、複数のモジュールをＰＣＩバスに接続すると、他のモジュールと競合しないように、入出力アドレスやＩＲＱ（Interrupt Request）を割り当てて１つのＰＣＩバスを共用しなければならない。つまり、モジュール間を時分割でデータ転送しなければならず、高速データ転送が難しい。
【００１２】
一方、特許文献２によれば、内部インタフェースとして、高速シリアルインタフェース、例えばＩＥＥＥ１３９４バスやＵＳＢを使用することにより、自由度の高いシステムを構築することが可能とされている。これによると、デジタル複写機全体を制御するＭＢＤに、感光体上に画像の書込みを行うための書込みレーザを制御するＬＤＵ、スキャナを制御するＳＣＤ、及び、ユーザが動作指示を与えるための操作パネルを制御するＰＣＵを、高速シリアルインタフェースを介してシリアルケーブルで直接接続することとしている。
【００１３】
しかし、より一層の高速・高画質化への要求が高まっている今日においては、特許文献２のようにＩＥＥＥ１３９４バスやＵＳＢのような汎用バスを用いた構成では、十分な高速データ転送を行うのが厳しくなっている。また、ハードウエアの電気的、物理的制約で、拡張性を確保することも難しくなっている。さらに、高速転送や拡張性を確保しようとすると、バス幅の増大による、基板設計難、基板コストアップ、ＡＳＩＣピン数の増大によるコストアップ等の問題が発生している。
【００１４】
一方、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【００１５】
本発明の目的は、PCI Expressのようなインタフェース技術を画像形成システムに応用することで、さらなる高速化を実現するとともに、拡張性を増大させることである。
【００１６】
また、前述の特許文献２の場合、複数の画像データの転送を同時に行う際の問題については言及されていない。また、シリアルであり自由度の高いシステムを構築できるようになるため、複数のトラフィックが発生するようになるが、ライン同期転送のタイミング制約等の影響については言及されていない。
【００１７】
本発明のさらなる目的は、例えばスケーラビリティが高い等の特徴を有するPCI Express規格のような高速シリアルバスを有効に活用することにより、ライン同期転送のタイミング制約があっても、高速な画像データ出力や同時転送を可能にすることである。
【課題を解決するための手段】
【００１８】
本発明の画像形成システムは、画像データを画像処理する画像処理部と、前記画像処理部とシリアルバスを介して接続されるスイッチと、前記スイッチとシリアルバスを介して接続されるプリンタコントローラと、を具備する。
【発明の効果】
【００１９】
本発明によれば、画像形成システムの内部で高速シリアルバスにより構成要素となるデバイス間を適宜接続しているので、それらのデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。
【図面の簡単な説明】
【００２０】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】本実施の形態の画像形成システムの構成例を略図的に示すブロック図である。
【図１６】その変形構成例を略図的に示すブロック図である。
【図１７】その変形構成例を略図的に示すブロック図である。
【図１８】その変形構成例を略図的に示すブロック図である。
【図１９】その変形構成例を略図的に示すブロック図である。
【図２０】その変形構成例を略図的に示すブロック図である。
【図２１】その変形構成例を略図的に示すブロック図である。
【図２２】その変形構成例を略図的に示すブロック図である。
【図２３】その変形構成例を略図的に示すブロック図である。
【図２４】その変形構成例を略図的に示すブロック図である。
【図２５】その変形構成例を略図的に示すブロック図である。
【図２６】その変形構成例を略図的に示すブロック図である。
【図２７】画像形成システムの最適構成例を示す概略ブロック図である。
【図２８】システム構成例を略図的に示すブロック図である。
【図２９】コマンド発行順を示す模式的なタイミングチャートである。
【図３０】データ転送方式の仕組みを示す概略構成図である。
【図３１】アービトレーション特性を示す説明図である。
【図３２】ペイロードの基本特性を示す特性図である。
【図３３】シリアル通信制御部を複数有する場合の画像形成システムのリンクアップ前の構成例を略図的に示すブロック図である。
【図３４】そのリンクアップ後の構成例を略図的に示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明を実施するための最良の形態について図面を参照して説明する。
【００２２】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００２３】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００２４】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００２５】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００２６】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。
【００２７】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００２８】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００２９】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００３０】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００３１】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００３２】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００３３】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００３４】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００３５】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００３６】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００３７】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００３８】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００３９】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００４０】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００４１】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００４２】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００４３】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００４４】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用...割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００４５】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００４６】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００４７】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００４８】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００４９】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００５０】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００５１】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００５２】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。
【００５３】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００５４】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００５５】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００５６】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００５７】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００５８】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００５９】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００６０】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した"０"や"１"が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００６１】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００６２】
【表１】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００６３】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００６４】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００６５】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した"０"や"１"が続かないように処理されるが、連続した"０"や"１"が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００６６】
［画像形成システム］
本実施の形態のデジタル複写機やＭＦＰ等の画像形成システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
【００６７】
図１５は、本実施の形態の画像形成システムの構成例を示す概略ブロック図である。本実施の形態の画像形成システム１は、例えばＭＦＰ等の機器に適用されるもので、その構成要素として、シリアル通信制御部２と画像入力部３と画像出力部４と画像処理部５とプリンタコントローラ６と記憶部９とを備える。ここに、シリアル通信制御部２は、インストールされているプログラム（ソフトウエア）に従いシリアル通信システムの制御を受け持つＣＰＵ等を含み、経路制御や経路判断等の処理を行うデバイス部分を含む。特に、PCI Express規格においては、ルートコンプレックスに相当する。画像入力部３とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、例えば、原稿画像を光電的に読み取って画像データを取得するスキャナエンジン等により構成されている。画像出力部４とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、例えば、電子写真方式のプロッタ（プリンタ）エンジン等により構成されている。画像処理部５とは、画像データに対して、γ補正、色変換、シェーディング補正、階調補正、地肌補正、拡大・縮小、回転、圧縮・伸長、等の何らかの画像処理を施すデバイスやユニット部分を示し、例えば、各種画像補正器、色変換器、変倍器、回転器、圧縮／伸長器等を含む構成とされている。プリンタコントローラ６とは、インストールされているプログラム（ソフトウエア）に従い当該システム全体の制御を受け持つＣＰＵ等を含み、プリンタ動作やＭＦＰ動作を制御するデバイスやユニット部分を示す。記憶部９とは、画像データを保存するメモリやＨＤＤ等を含むデバイスやユニット部分である。
【００６８】
このような画像形成システム（ＭＦＰ）の構成要素に関して、本実施の形態では、例えば画像処理部５は画像入力部３と画像出力部４とが一体化された構成とされ、かつ、プリンタコントローラ６がシリアル通信制御部２を有し記憶部９を一体に有する構成とされ、かつ、画像処理部５とプリンタコントローラ６とのデバイス間が上述したようなPCI Express規格による高速シリアルバス７により接続されている（従って、画像処理部５、プリンタコントローラ６はポートを有する）。
【００６９】
このような構成において、シリアル通信制御部２による制御の下、画像入力部３から取り込まれた画像データは必要に応じて画像処理部５による画像処理を経て後、高速シリアルバス７を介してプリンタコントローラ６に転送され、プリンタコントローラ６内の記憶部９に一旦保存される。その後、プリンタコントローラ６の記憶部９に保存された画像データは高速シリアルバス７を介して画像処理部５に取り込まれ必要に応じて画像処理を経た後、画像出力部４に転送され、印刷出力等がなされる。なお、図１５中、点線はＭＦＰ制御データの流れを示す（後述する図でも同様）。
【００７０】
本実施の形態の場合、ＭＦＰ等の画像形成システム１の内部でPCI Express規格による高速シリアルバス７により画像処理部５とプリンタコントローラ６とを接続しているので、画像処理部５側とプリンタコントローラ６側とで各々のデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。また、プリンタコントローラ６がシリアル通信制御部２を有しているので、プリンタコントローラ６が有するＣＰＵリソースを兼用することができる。
【００７１】
なお、図１５に示した本実施の形態は、一例を示すに過ぎず、例えば、以下に示すような各種態様により構成することができる。
【００７２】
図１６に示す構成例は、シリアル通信制御部２を画像処理部５内に持たせたものである。画像処理部５がシリアル通信制御部２を有しているので、画像処理部５が有するＣＰＵリソースを兼用することができる。よって、プリンタコントローラ６を後付けするようなアプリケーション拡張、例えば、コピー機能からＭＦＰ機能への拡張、が容易に可能となる。
【００７３】
図１７に示す構成例は、プリンタコントローラ６、画像入力部３、画像処理部５、記憶部９及び画像出力部４をシリアル通信制御部２に各々高速シリアルバス７ａ〜７ｅにより個別に接続することにより、シリアル通信制御部２を独立させ、プリンタコントローラ６、画像入力部３、画像処理部５、記憶部９及び画像出力部４を等価的に取り扱えるようにしたものである。従って、この場合のシリアル通信制御部２としては、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることで容易に実現できる。
【００７４】
これにより、例えば画像入力部３により取り込まれた画像データを高速シリアルバス７ｂを経てシリアル通信制御部２内に転送し、高速シリアルバス７ｃを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｄを経て一旦記憶部９に保存させ、再び高速シリアルバス７ｄ，７ｃを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｃ，７ｅを経て画像出力部４に転送させ、印刷出力等に供することができる。このように、構成要素中、シリアル通信制御部２が独立しているため、アプリケーション拡張の自由度を最大に発揮させることができる。
【００７５】
図１８に示す構成例は、シリアル通信制御部２を有するプリンタコントローラ６に対して、入力部３、画像処理部５、記憶部９及び画像出力部４を各々高速シリアルバス７ａ〜７ｄにより個別に接続し、プリンタコントローラ６が画像入力部３、画像処理部５、記憶部９及び画像出力部４を等価的に取り扱えるようにしたものである。この場合のシリアル通信制御部２も、図１７の場合と同様に、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることができる。
【００７６】
これにより、例えば画像入力部３により取り込まれた画像データを高速シリアルバス７ａを経てプリンタコントローラ６内に転送し、高速シリアルバス７ｂを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｂを経て記憶部９に転送させ、一旦保存させ、再び高速シリアルバス７ｃ，７ｂを経て画像処理部５に転送して必要な画像処理を施し、さらに高速シリアルバス７ｂ，７ｄを経て画像出力部４に転送させ、印刷出力等に供することができる。これによれば、図１５の場合の効果に加えて、画像入力部３と画像出力部４との拡張の自由度を増大させることができる。
【００７７】
図１９に示す構成例は、図１８との対比では、画像入力部３とプリンタコントローラ６とを入れ替えたものである。画像入力部３がシリアル通信制御部２を有しているので、画像入力部３が有するＣＰＵリソースを兼用することができる。また、画像入力部３のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
【００７８】
図２０に示す構成例は、図１８との対比では、画像処理部５とプリンタコントローラ６とを入れ替えたものである。これによれば、画像処理部５がシリアル通信制御部２を有しているので、画像処理部5が有するＣＰＵリソースを兼用することができる。
【００７９】
図２１に示す構成例は、図１８との対比では、画像出力部４とプリンタコントローラ６とを入れ替えたものである。これによれば、画像出力部４がシリアル通信制御部２を有しているので、画像出力部４が有するＣＰＵリソースを兼用することができる。また、画像出力部４のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
【００８０】
図２２に示す構成例は、図１７に示した構成において、シリアル通信制御部２よりも下流側にPCI Expressシステムの木構造におけるスイッチ８を、高速シリアルバス７ｅを介して介在させ、画像入力部３、画像処理部５、画像出力部４、プリンタコントローラ６をパケットスイッチ８の下流側ポートに各々高速シリアルバス７ａ〜７ｄにより接続したものである。
【００８１】
図２３ないし図２６は、各々図１８ないし図２１に示した構成において、同様に、PCI Expressシステムの木構造におけるパケットスイッチ８を介在させた構成としたものである。ここに、パケットスイッチとは、高速シリアルインタフェースの通信パケットをルーティングする機能を有するデバイス又はデバイス群或いはユニットを意味し、本実施の形態では、PCI Express規格のスイッチが用いられている。
【００８２】
このように、高速シリアルバス７経路上にパケットスイッチ８が介在されているので、シリアル通信制御部２を有する構成要素の出力を複数持たなくてもよくなる上に、パケットスイッチ８の有する拡張性に基づき必要に応じて拡張でき、拡張性を増大させることができる。
【００８３】
ところで、PCI Expressシステムの木構造におけるスイッチ（パケットスイッチ）をPCI Express規格の高速シリアルバス経路上に介在させて拡張性と高速性とを両立させる場合の画像形成システムの最適構成例について図２７を参照して説明する。図２７に示す画像形成システムの構成例は、前述したＭＦＰのような単体構成の画像形成システム例ではなく、複数の機器を接続することにより構築される画像形成システム例である。その基本として、まず、画像出力部に相当するプロッタ（又は、プリンタ）１１と記憶部に相当する画像メモリ１２，１３とが、PCI Express規格の高速シリアルバス１４ａ，１４ｂ，１４ｃ及び１段のみのPCI Express規格のスイッチ１５を介して近傍で接続されている。ここに、画像メモリ１２，１３は、例えばプロッタ１１で印字出力するための最終ドットデータを格納する専用メモリが用いられている。もっとも、必ずしも最終ドットデータである必要はなく、途中経路上にリアルタイムの圧縮伸長器等がある場合には、圧縮データを格納するメモリであってもよい。このようにプロッタ１１と画像メモリ１２，１３とを１段のスイッチ１５で近傍接続する基本構成に加えて、ＣＰＵ１６やシステムメモリ１７が接続されてシリアル通信制御部に相当するルートコンプレックス１８を接続する場合にはスイッチ１５の上流側にPCI Express規格の高速シリアルバス１４ｄで接続すればよい。さらに、タイミング制約のないもの、或いは、遅くてもよいもの、例えば画像入力部としてのスキャナ１９や画像処理部としての画処理演算ユニット２０などを接続する場合には、スイッチ１５の下流側に拡張用のPCI Express規格のスイッチ２１を介在させて、PCI Express規格の高速シリアルバス１４ｅ，１４ｆ，１４ｇで接続すればよい。即ち、スイッチ１５を介在させることにより、当該スイッチ１５の有する拡張性に基づきシステムを任意に構成することができるとともに、ライン同期信号に同期させて画像データを転送させる必要がある等、高速処理上のタイミング制御の厳しいプロッタ１１と画像メモリ１２，１３とを近傍で接続しているので、データ転送の遅延を抑え、画像メモリ１２又は１３からプロッタ１１への高速データ転送に対処し得る。
【００８４】
なお、図２７に示すシステム構成例では、インタフェースが共通なため、画像入力部としてのスキャナと画像出力部としてのプロッタとを併有するＭＦＰ２２も、プロッタ１１と同様に、スイッチ１５に対してPCI Express規格の高速シリアルバス１４ｈを介して接続されている例を示している。この場合も、ＭＦＰ２２中のプロッタと画像メモリ１２，１３とは１段のスイッチ１５を介して近傍で接続された構成となっており、画像メモリ１２又は１３から当該プロッタへのライン同期信号に同期した画像データの転送を遅延なく行わせることができる。
【００８５】
これらの構成例におけるデータ転送について、さらに説明する。例えば、図２８に示すように、画像処理部５と記憶部９とを一体に有するプリンタコントローラ６がシリアル通信制御部２を内蔵し、画像入力部３からプリンタコントローラ６に直接的に（必要に応じてパケットスイッチ８を介して）データ転送可能で、かつ、プリンタコントローラ６から画像出力部４に直接的に（必要に応じてパケットスイッチ８を介して）データ転送可能な実際的なシステム構成例に適用可能なデータ転送例としては、高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させることを基本とする。この場合、プリンタコントローラ６から画像出力部４へのデータ転送を、画像入力部３からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。この方式は、図１５、図１６、図１８、図２２ないし図２６の構成例に対しても適用可能なデータ転送例である。
【００８６】
より具体的には、本実施の形態では、画像入力部３及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、画像入力部３ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを別のトラフィッククラスＴＣに割り当てる方式とされている。この際、仮想チャネルＶＣの設定により、画像出力部４のメモリリードトランザクションのトラフィッククラスＴＣのプライオリティを画像入力部３のメモリライトトランザクションのトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
【００８７】
図２９はコマンド発行順を示す模式的なタイミングチャートである。図２９（ａ）はライン同期信号XLDSYNCに同期して画像データの読出し要求コマンドMemReadReq.とメモリ書込み要求コマンドMemWriteReq.とにプライオリティを設定せずに高速シリアルバス７を利用して送信するとともに読出し要求コマンドMemReadReq.に従いメモリ読出しコマンドMemReadComn.を受信する場合の動作例であって、ライン同期転送のタイミング制約の関係上、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信できないケース例を示している。
【００８８】
これに対して、図２９（ｂ）は、上記と同様のケースにおいて、上述したように、画像出力部４（Engine TX）のメモリリードトランザクション（読出し要求コマンドMemReadReq.）のトラフィッククラスＴＣのプライオリティを画像入力部３（Engine RX）のメモリライトトランザクション（メモリ書込み要求コマンドMemWriteReq.）のトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定しているので、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能となり、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信でき、複数の画像データ転送を同時に行うことができる。
【００８９】
なお、スイッチ８（スイッチ１５でも同様）を介在させて高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させる場合に、プリンタコントローラ６から画像出力部４へのデータ転送を、画像入力部３からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式の仕組みについて図３０を参照して説明する。図３０に示す例では、スイッチ８の各々異なるポートＢ，Ｄ，Ｅに対してノード１，２，３が各々物理的に１つのポートＡ，Ｃ，Ｆにより接続された構成例であり、例えば、ノード１が画像入力部３、ノード２が画像出力部４、ノード３が画像処理部５と記憶部９とを一体に有するプリンタコントローラ６なるデバイスに各々相当する例である（図２７に示したシステム構成例参照）。
【００９０】
ここに、画像入力部３及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、画像入力部３ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを同一のトラフィッククラスＴＣに割り当てる方式とされている。本実施の形態の例では、ＴＣ０〜ＴＣ３で示す４つのトラフィッククラスＴＣを割り当てるものであり、線種を変えて示す４本の経路がこれらの２つのトランザクションを同一のトラフィッククラスＴＣに割り当てられている様子を模式的に示している。また、各ノード１，２，３内の各ポートＡ，Ｃ，ＦにはPCI Express規格に従いトラフィッククラスＴＣ０〜ＴＣ３に関してプライオリティ設定可能な仮想チャネルＶＣ０〜ＶＣ３が用意されており、どのトラフィッククラスＴＣ０〜ＴＣ３をどの仮想チャネルＶＣ０〜ＶＣ３に割り当てるかが設定されている。スイッチ８側の入力ポートＢ，Ｄ及び出力ポートＥに関してもポートＡ，Ｃ，Ｆに対応する仮想チャネルＶＣ０〜ＶＣ３が割り当てられている。ここに、ポートＡ，Ｂの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ａ、ポートＣ，Ｄの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ｂ、ポートＥ，Ｆの仮想チャネルＶＣ０〜ＶＣ３間のアービトレーションを行いシリアル化させるＶＣアービトレーション９ｃが各ポートＡ，Ｃ，Ｅ内に設けられている。
【００９１】
このような構成に加えて、スイッチ８内には、ポートＢ，Ｄに接続されて、ノード３（プリンタコントローラ６）からノード２（画像出力部４）への画像データの転送を、ノード１（画像入力部３）からノード３（プリンタコントローラ６）への画像データの転送より優先的に行わせるようにポートＥに対するアービトレーションを行うポートアービトレーション１０が設けられている。このポートアービトレーション１０は、ポートＢ，Ｄから２つのトラフィックスがあった場合に、同じトラフィッククラスＴＣ０〜ＴＣ３同士のものを一旦集めて、同じ仮想チャネルＶＣ０〜ＶＣ３のものに対して入力ポートＢ，Ｄの違うものを設定されたプライオリティに従いアービトレーションするものであり、入力ポートＢ，Ｄの違いによりアービトレーションされて残った各仮想チャネルＶＣ０〜ＶＣ３をＶＣアービトレーション９ｃによりシリアル化させてノード３（プリンタコントローラ６）側に転送出力させることとなる。
【００９２】
PCI Express規格に従ったこのような仕組みによりノード３（プリンタコントローラ６）からノード２（画像出力部４）への画像データの転送を、ノード１（画像入力部３）からノード３（プリンタコントローラ６）への画像データの転送より優先的に行わせるわけであるが、この場合のポートアービトレーション１０におけるトラフィック分配アルゴリズムとしては、PCI Express規格に従い、ラウンドロビン（ＲＲ）、ウエイテッドラウンドロビン（ＷＲＲ）、時間の概念の管理も含むタイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）の何れのアルゴリズムであってもよい。ここに、ウエイテッドラウンドロビン（ＷＲＲ）なるアルゴリズムを利用する場合には、ペイロードサイズを合わせて考慮することが好ましい。ちなみに、ラウンドロビン（ＲＲ）やタイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）なるアルゴリズムを利用する場合でも、ペイロードサイズを考慮することが好ましい。ペイロードサイズを考慮することにより、より決め細やかなプライオリティ制御が実現できるようになる。
【００９３】
前述したストリクト（strict）アルゴリズムを含めて、トラフィッククラスＴＣ０〜ＴＣ３の４種類のデータ転送を行わせる場合のこれらの各アルゴリズムの基本特性を図３１を参照して簡単に説明する。何れにしても、アービトレーション特性の測定結果は動的な変動を観測する必要があるため、図３１ではデータ積算図として示す。図において、横軸は時間、縦軸は転送されたデータ量（積算値）である。なお、ペイロードサイズは、４種類とも１２８byte(約８０００)の条件での測定例とする。図３１(ａ)はストリクト（strict）特性を示すもので、単純に、順番にデータを流していくアルゴリズムである。図３１(ｂ)はラウンドロビン（ＲＲ）特性を示し、４種類のデータを順番に均等に分けながら流していくアルゴリズムであり、図面上、４種類の特性は１本の特性に重なって表現されている。図３１(ｃ)はウエイテッドラウンドロビン（ＷＲＲ）特性として、４種類に関して１：２：４：８の比率でデータ転送させるように設定した場合の特性例を示し、１つのトラフィッククラスのデータ転送が終了すると、残りのトラフィッククラスについて８：４：２、さらには、８：４の如く、比率を変遷させながらデータ転送させるアルゴリズムである。タイムベースウエイテッドラウンドロビン（ＴＢＷＲＲ）はこのようなウエイテッドラウンドロビン（ＷＲＲ）に時間の概念の管理も含ませたものである。
【００９４】
また、ストリクト（strict）のアルゴリズムで測定した場合のペイロードの基本特性を図３２に示す。図３２によれば、ペイロードサイズが小さいほど転送レートが遅く、ペイロードサイズが大きいほど転送レートが大きいことが分かる。このようなペイロード特性は、他のアービトレーションのアルゴリズムを用いた場合も同様であり、特に、ウエイテッドラウンドロビン（ＷＲＲ）なるアルゴリズムの場合には、比率に応じた転送レートを決定するためにペイロードサイズを考慮することは有効である。
【００９５】
なお、高速シリアルバス７経路上にPCI Express規格のスイッチ８を介在させ、画像入力部３と画像出力部４とプリンタコントローラ６とが各々スイッチ８の別のポートに接続され、高速シリアルバス７により、ライン同期信号に同期して画像データを画像入力部３からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させる２つのトランザクションを別のトラフィッククラスＴＣに割当てる場合であれば、図３０を参照すれば、スイッチ８における出力ポートＥの仮想チャネルＶＣのアービトレーション９ｃのストリクトプライオリティの設定により、プリンタコントローラ６から画像出力部４への画像データの転送を、画像入力部３からプリンタコントローラ６への画像データの転送より優先的に行わせる仕組みとさせることが望ましい。
【００９６】
一方、例えば、画像処理部５から記憶部９を一体に有するプリンタコントローラ６に直接的にデータ転送可能で、かつ、プリンタコントローラ６から画像出力部４に直接的にデータ転送可能な図１７、図１８、図１９、図２２ないし図２６の構成例に適用可能なデータ転送例としては、高速シリアルバス７により、ライン同期信号に同期して画像データを画像処理部５からプリンタコントローラ６に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ６から画像出力部４に転送させることを基本とする。この場合、プリンタコントローラ６から画像出力部４へのデータ転送を、画像処理部５からプリンタコントローラ６へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。
【００９７】
より具体的には、本実施の形態では、画像処理部５及び画像出力部４が画像データ転送のイニシエータとなる転送方式とし、処理部５ではメモリライトトランザクションを用い、画像出力部４ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの２つのトランザクションを別のトラフィッククラスＴＣに割り当てる方式とされている。この際、仮想チャネルＶＣの設定により、画像出力部４のメモリリードトランザクションのトラフィッククラスＴＣのプライオリティを画像処理部５のメモリライトトランザクションのトラフィッククラスＴＣのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
【００９８】
この場合も、図２９に示す例を適用できる。
【００９９】
ところで、前述の説明では、シリアル通信制御部２が１個のみ存在するシステム構成例への適用例として説明したが、シリアル通信制御部自体は複数存在するシステム構成であっても適用可能であり、実際のシステム稼動時にこれらのシリアル通信制御部が動的に調停され、何れか一つのみが有効なシリアル通信制御部として稼動する形態であればよい。
【０１００】
この点について、図３３及び図３４を参照して説明する。リンクアップ前の状態において、例えば図３２に示すように、画像形成システム内に２つのシリアル通信制御部２ａ，２ｂが存在しているものとする。このようなシステム構成において、リンクアップ直後に、シリアル通信制御部２ａ，２ｂはシステム全体に制御部の存在を通知するパケット（通知パケット）を相互に出力する。当該制御部の存在を通知するパケットを受信した相互のシリアル通信制御部２ｂ，２ａは、受信した通知パケットに記載されている優先順位と自己側の優先順位との大小関係を比較し、システム設計者が事前に定義していた優先順位に従い、自己側が最も優先順位が高い場合のみ当該システムにおいて有効なシリアル通信制御部２であると判断し、それ以外の場合は、当該システムにおけるシリアル通信制御部として動作しない選択をする。図３４は、シリアル通信制御部２ａ側の方がシリアル通信制御部２ｂよりも優先度が大きく、シリアル通信制御部２ａが当該システムにおいて有効となり、シリアル通信制御部２ｂが破線で示すように動作しない状態となったリンクアップ後の様子を模式的に示すブロック図である。前述したようなPCI Express規格においては、メッセージパケットを利用してこれらの制御を行うことで容易に実現できる。
【０１０１】
また、画像入力部３、画像出力部４、画像処理部５、記憶部９及びプリンタコントローラ６に関しては、各々１つの例で説明したが、これらの構成要素に関しては、同時に複数存在していてもよい。
【符号の説明】
【０１０２】
１ 画像形成システム
２ シリアル通信制御部
３ 画像入力部
４ 画像出力部
５ 画像処理部
６ プリンタコントローラ
７ PCI Express規格による高速シリアルバス
８ PCI Express規格のスイッチ、パケットスイッチ
９ 記憶部
９ｃ 仮想チャネルＶＣのアービトレーション
１０ ポートアービトレーション
１１ 画像出力部
１２，１３ 記憶部
１４ PCI Express規格による高速シリアルバス
１５ PCI Express規格のスイッチ、パケットスイッチ
【先行技術文献】
【特許文献】
【０１０３】
【特許文献１】特開２０００−１５１８７８公報
【特許文献２】特開２００１−０１６３８２公報
【非特許文献】
【０１０４】
【非特許文献１】"PCI Express 規格の概要"Interface誌、July'2003 里見尚志
【特許請求の範囲】
【請求項１】
画像データを画像処理する画像処理部と、
前記画像処理部とシリアルバスを介して接続されるスイッチと、
前記スイッチとシリアルバスを介して接続されるプリンタコントローラと、
を具備することを特徴とする画像形成システム。
【請求項２】
画像データを出力する画像出力部をさらに具備し、
前記スイッチから前記画像出力部に画像データが転送されることを特徴とする請求項１記載の画像形成システム。
【請求項３】
画像データを入力する画像入力部をさらに具備し、
前記スイッチから前記画像出力部への画像データの転送は、前記画像入力部から前記スイッチへの画像データの転送よりも優先して行われることを特徴とする請求項２記載の画像形成システム。
【請求項４】
前記画像入力部によって入力される画像データの前記スイッチへの転送のトランザクションはメモリライトトランザクションであり、
前記画像出力部によって出力される画像データの前記スイッチからの転送のトランザクションはメモリリードトランザクションであることを特徴とする請求項３記載の画像形成システム。
【請求項５】
前記メモリライトトランザクションは、前記メモリリードトランザクションが全て発行された後に発行されるトランザクションであることを特徴とする請求項４記載の画像形成システム。
【請求項６】
前記プリンタコントローラから前記スイッチを介して前記画像出力部に画像データが転送されることを特徴とする請求項２記載の画像形成システム。
【請求項７】
前記画像出力部が出力する画像データを格納する記憶部をさらに具備することを特徴とする請求項２記載の画像形成システム。
【請求項８】
画像データを入力する画像入力部をさらに具備し、
前記画像入力部が入力する画像データは前記スイッチに転送されることを特徴とする請求項１記載の画像形成システム。
【請求項９】
前記画像入力部から前記スイッチを介して前記プリンタコントローラに画像データが転送されることを特徴とする請求項８記載の画像形成システム。
【請求項１０】
画像データを格納する記憶部をさらに具備し、
前記記憶部は前記スイッチに接続されることを特徴とする請求項１記載の画像形成システム。
【請求項１】
画像データを画像処理する画像処理部と、
前記画像処理部とシリアルバスを介して接続されるスイッチと、
前記スイッチとシリアルバスを介して接続されるプリンタコントローラと、
を具備することを特徴とする画像形成システム。
【請求項２】
画像データを出力する画像出力部をさらに具備し、
前記スイッチから前記画像出力部に画像データが転送されることを特徴とする請求項１記載の画像形成システム。
【請求項３】
画像データを入力する画像入力部をさらに具備し、
前記スイッチから前記画像出力部への画像データの転送は、前記画像入力部から前記スイッチへの画像データの転送よりも優先して行われることを特徴とする請求項２記載の画像形成システム。
【請求項４】
前記画像入力部によって入力される画像データの前記スイッチへの転送のトランザクションはメモリライトトランザクションであり、
前記画像出力部によって出力される画像データの前記スイッチからの転送のトランザクションはメモリリードトランザクションであることを特徴とする請求項３記載の画像形成システム。
【請求項５】
前記メモリライトトランザクションは、前記メモリリードトランザクションが全て発行された後に発行されるトランザクションであることを特徴とする請求項４記載の画像形成システム。
【請求項６】
前記プリンタコントローラから前記スイッチを介して前記画像出力部に画像データが転送されることを特徴とする請求項２記載の画像形成システム。
【請求項７】
前記画像出力部が出力する画像データを格納する記憶部をさらに具備することを特徴とする請求項２記載の画像形成システム。
【請求項８】
画像データを入力する画像入力部をさらに具備し、
前記画像入力部が入力する画像データは前記スイッチに転送されることを特徴とする請求項１記載の画像形成システム。
【請求項９】
前記画像入力部から前記スイッチを介して前記プリンタコントローラに画像データが転送されることを特徴とする請求項８記載の画像形成システム。
【請求項１０】
画像データを格納する記憶部をさらに具備し、
前記記憶部は前記スイッチに接続されることを特徴とする請求項１記載の画像形成システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１３−３７７００（Ｐ２０１３−３７７００Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１２−１９３１６６（Ｐ２０１２−１９３１６６）
【出願日】平成２４年９月３日（２０１２．９．３）
【分割の表示】特願２００９−２５６２５７（Ｐ２００９−２５６２５７）の分割
【原出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２４年９月３日（２０１２．９．３）
【分割の表示】特願２００９−２５６２５７（Ｐ２００９−２５６２５７）の分割
【原出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
[ Back to top ]