画像読取装置及び画像形成装置
【課題】SSCG変調を適用した画像読取装置が読み取った画像信号に現れるノイズを確実に除去する。
【解決手段】基準クロック信号CK1を周波数変調して周波数拡散したクロック信号に基づいて生成されるCCD駆動信号DDによってCCDラインイメージセンサ113を駆動し、それが原稿の画像を読み取って出力するアナログ画像信号をデジタル画像信号に変換するA/Dコンバータ134等を含む信号処理回路であるAFE124内に、暗状態においてAFE124から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリ124Aを設け、原稿画像読み取り状態において、波形メモリ124Aから補正用波形データを読み出してその振幅と位相を調整し、A/Dコンバータ134等から出力されるデジタル画像信号に加算して、重畳されたノイズ成分を除去する。
【解決手段】基準クロック信号CK1を周波数変調して周波数拡散したクロック信号に基づいて生成されるCCD駆動信号DDによってCCDラインイメージセンサ113を駆動し、それが原稿の画像を読み取って出力するアナログ画像信号をデジタル画像信号に変換するA/Dコンバータ134等を含む信号処理回路であるAFE124内に、暗状態においてAFE124から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリ124Aを設け、原稿画像読み取り状態において、波形メモリ124Aから補正用波形データを読み出してその振幅と位相を調整し、A/Dコンバータ134等から出力されるデジタル画像信号に加算して、重畳されたノイズ成分を除去する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、EMI対策のためにSSCG変調を適用した画像読取装置及びそれを備えた画像形成装置に関する。
【背景技術】
【0002】
近年、画像データの読取速度は高速化が図られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制(FCC:Federal Communications Commission、VCCI:Voluntary Control Council for Information Technology Equipment等)に対しての電磁波障害(EMI:Electromagnetic Interference)対策が必須となっている。
【0003】
このEMI対策として有効な手段として一般的にSSCG(Spread Spectrum Clock Generator)が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調をおこなうことでEMIスペクトラムを積分的に平坦化する手法である。
【0004】
図13は、このSSCGを画像読取装置に適用した場合の従来装置の構成の一例を示す。
図13において、発振器21から出力される基準のクロック信号CKはSSCG回路22によってSSCGの周波数変調(以下、「SSCG変調」という)されたクロック信号CKaとなり、PLL回路23に加えられる。PLL回路23は、クロック信号CKaを逓倍してタイミング生成回路24に基本となるクロック信号CKbとして出力する。
【0005】
タイミング生成回路24は、入力するクロック信号CKbに基づいてCCD駆動信号及びAFE駆動信号を生成し、CCD駆動信号はCCD(Charge Coupled Device)25へ供給され、AFE駆動信号は信号処理ICであるAFE(Analog Front End)26に供給される。ここで、タイミング生成回路24に入力するクロック信号CKbは、SSCG変調がされたクロック信号CKaに基づいて生成された信号であるので、タイミング生成回路24から出力されるCCD駆動信号及びAFE駆動信号は、全てSSCG変調の影響を含む信号となる。
【0006】
原稿からの反射光を電気信号に変換する光電変換素子であるCCD25は、タイミング生成回路24からの周波数変調されたクロックにより駆動される。CCD25から出力されるアナログ画像信号は、エミッタフォロワ(EF)回路27及び交流結合用のコンデンサ28を介してAFE26に出力される。
【0007】
AFE26は、クランプ回路29、サンプルホールド(図ではS/H)回路30、プログラマブルゲインアンプ(図ではPGA)31、及びアナログ/デジタル変換回路であるA/Dコンバータ(図ではADC)32から構成されている。
【0008】
AFE26に入力したアナログ画像信号は、コンデンサ28を介して交流結合されたクランプ回路29で、後のアナログ画像信号をAFE26の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路30でAFE駆動信号の1つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされた後、プログラマブルゲインアンプ31で所定の増幅率に増幅され、A/Dコンバータ32で多ビット(この例では10ビット)のデジタルデータに変換されて、次段装置へ出力される。
【0009】
一般的に、画素密度が高くなるほど、また、画像の読取スピードが速くなるほど、画像を読み取るCCD25や、その後段で、CCD25が出力するアナログ画像信号に各種信号処理を施すAFE26を駆動するクロック信号の周波数が高くなり、それに伴って電磁波の不要輻射が多くなる。
【0010】
そこで、このような問題を防止するため、上述した例では、クロック信号を生成するために用いる発振器21の後段にSSCG回路22を設けて(発振器21の内部にSSCG変調機能を有する場合もある)、周波数のピーク部分の不要輻射強度を軽減している。
【0011】
すなわち、クロック信号CKは、図14における波形S1に示すような鋭いピークのあるスペクトル特性をもつが、そのクロック信号CKがSSCG回路22によりSSCG変調されるとその周波数分布が拡散されて、同図における波形S2に示すような鋭いピークのないスペクトル特性のクロック信号CKaとなり、不要輻射強度を小さくすることが可能になる。
【0012】
しかし、このような画像読取装置の回路構成において、アナログ系のタイミング発生回路24にSSCG変調されたクロック信号CKbを使用すると、CCD25の出力波形のオフセット電圧レベルがクロック信号CKbのSSCG変調に同期して変化することが原因で、同一濃度のレベルの画像を読み取った場合でも画像信号のレベルが1主走査ライン中で周期的に変動し、レベルの高低が発生するという問題が生じる。
【0013】
この現象について、図15(a),(b)を参照して説明する。
通常、CCD25を駆動する駆動クロック信号としては、発振精度が50ppm〜100ppmといった高精度の基準クロックから生成するのが一般であるが、上述のように不要輻射強度の不具合への対策のためにSSCG変調を行った場合には、図15(b)に示すように横軸を時間、縦軸を周波数とすると、時間経過と共に周波数が変化することになる。
【0014】
例えば、基準クロックの周波数(基準周波数)を中心として、図15(b)に破線で示す±0.5%から±1.0%程度の所定の幅内で、滑らかに周波数が推移するように駆動クロック信号が変動する。この周波数変動は、規則正しい周波数拡散周期(図15(b)に示す変調周期)をもっている。したがって、基準周波数に対してクロック周期が短くなる方向(高周波側:+側周期)へ所定の変調幅分変化した後は、同じ変調プロファイルに沿ってクロック周期が長くなる方向(低周波側:−側)へ所定の変調幅分変化するような変調サイクルを繰り返し、基準周波数に戻る。これにより、変調周期の1/2毎に基準周波数と位相が合うタイミングが発生することになる。
【0015】
図15(a)は、白画像又は均一な明るさの画像を主走査方向に読み取ったときの画素レベルの変調周期に対する変動を示しており、横軸を時間、縦軸を画像レベル(画素レベル)とした場合、変調周期に同期して画素レベルが変動する。なお、そのレべル変動の位相は変調波形に対して180度反転する場合もある。
【0016】
この図15(a)には、1ライン中での画素レベルの変動を示したが、これを何ラインも繰り返していると、結果として図16に示すように画素レベルの高低がスジPPとして読取画像に細かく表われ、人間の目にはモアレ状になって見えてくるという不具合となる。
【0017】
このような不具合に対して、例えば特許文献1においては、PLL(Phase Locked Loop)のループフィルタ回路によって、クロック信号の周波数変調に同期した電圧信号を取り出し、その電圧信号(アナログ信号)を、クロック信号の周波数変調に同期したノイズが重畳しているCCDからのアナログ出力に逆相の状態で印加することによって、ノイズを除去することが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、このようなSSCG変調に用いる三角波は、図17(a)に示すように、理想的な三角波の形状をしているが、この波形が実際にPLL回路(図13におけるPLL回路23に相当)内部の発振回路に印加されるとVCO(voltage controlled oscillator)の感度や直線性が原因となって、VCOから出力される信号の波形は、振幅及び位相がずれることによって歪む。そして、この信号の歪みはそのままPLL回路が出力するクロック信号に図17(b)に実線で示す波形ように現れることになる(破線で示すのはPLL回路に入力したクロック信号の波形)。
【0019】
そして、このように波形が歪んだクロック信号によって駆動されるCCDから出力される画像信号には、そのクロック信号に含まれるSSCG変調に同期したノイズが重畳するとともに、その波形にはVCOの出力信号の歪みが原因となる更なる歪みが加わることとなる。そのため、CCDから出力される画像信号の画素レベルは図17(c)に実線で示す波形のように歪む。図17(c)に破線で示す波形は歪まない場合の波形である。
【0020】
特許文献1に記載された発明では、クロック信号の図17(b)に実線で示した波形に応じてCCDから出力されるアナログ画像信号の変動と逆位相の補正信号を用いて、図17(c)に実線で示した波形のノイズが重畳した信号を補正するようにしている。
しかし、補正信号の信号伝送がアナログ波形での信号伝送になるので、信号を補正する段階ではクロック信号が、図17(b)に実線で示した波形の状態から、伝送路上のノイズの影響及び周波数特性の影響によってさらに歪んでしまうことがある。そうすると、補正信号と補正される信号との信号波形の形状(三角波の位相や形状)が異なってしまい、実際に補正をかけてもノイズ成分を取り切れない状態になる。
【0021】
この発明は、このような問題を解決するためになされたものであり、EMI対策のためにSSCG変調を適用した画像読取装置及びそれを備えた画像形成装置において、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することを目的とする。
【課題を解決するための手段】
【0022】
この発明による画像読取装置は、基準クロック信号を発生する発振回路と、それによって発生された基準クロック信号を周波数変調して周波数拡散した第2のクロック信号を発生し、その第2のクロック信号に基づいてCCDラインイメージセンサを駆動するCCD駆動信号を生成するタイミング発生回路と、そのCCD駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するCCDラインイメージセンサと、そのCCDラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路とを備えた画像読取装置において、上記の目的を達成するため、次のように構成したことを特徴とする。
【0023】
上記タイミング発生回路が、上記第2のクロック信号に基づいて読み出しクロック信号を生成する手段を有する。
さらに、暗状態において上記CCD駆動信号によって上記CCDラインイメージセンサを駆動した際に、上記信号処理回路から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、上記読み出しクロック信号によって上記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま上記A/Dコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して上記A/Dコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設ける。
【0024】
上記画像信号補正手段は、上記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、その補正用波形データの位相を選択的に反転させる乗算/反転回路を有しているとよい。
その場合、上記波形メモリから読み出された補正用波形データを、上記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、上記乗算/反転回路の乗算係数と位相を反転するかしないかを設定する手段を備えるのが望ましい。
上記画像信号補正手段が、振幅と位相を調整した補正用波形データをアナログ信号に変換するD/Aコンバータを有するようにしてもよい。
上記信号処理回路を集積回路として構成し、その集積回路内に上記波形メモリ及び上記画像信号補正手段を設けるとなおよい。
【0025】
この発明による画像形成装置は、上記いずれかの画像読取装置と、その画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする。
【発明の効果】
【0026】
この発明による画像読取装置及びそれを備えた画像形成装置は、EMI対策のためにSSCG変調を適用しても、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することができる。
【図面の簡単な説明】
【0027】
【図1】本発明による画像読取装置の一実施例の概略構成図である。
【図2】図1におけるセンサボード112の構成の一例を示すブロック図である。
【図3】図2におけるタイミング発生部119の構成の一例を示すブロック図である。
【図4】図3におけるPLL回路119aの構成の一例を示すブロック図である。
【図5】本発明の実施例によるSSCG変調の影響によるノイズの除去について説明する際に参照する波形図である。
【図6】本発明による画像読取装置の製造工程の出荷時に治具を用いて補正用波形データを実測する際の構成の要部を示すブロック図である。
【図7】図1における制御ボード115のCPUが実行する位相決定処理の一例を示すフローチャートである。
【図8】同じくそのCPUが実行する乗算値決定処理の一例を示すフローチャートである。
【図9】図8のステップ17における乗算係数Xcの算出方法について説明するための波形の一部を示す図である。
【図10】同じく乗算係数の算出方法について説明するための図である。
【図11】図1におけるセンサボード112の他の構成の例を示すブロック図である。
【図12】図1におけるセンサボード112のさらに他の構成の例を示すブロック図である。
【図13】SSCG回路を用いた画像読取装置の従来の構成例を示すブロック図である。
【図14】SSCG回路による変調の効果を説明するための波形図ある。
【図15】SSCG変調されたクロック信号を使用した場合の画像信号に現れるノイズについて説明するための波形図である。
【図16】そのノイズによって読取信号にモアレが生じる様子を示す図である。
【図17】従来装置における不具合の発生について説明するための波形図である。
【図18】本発明による画像読取装置を備えた画像形成装置の一実施例を示す概略構成図である。
【発明を実施するための形態】
【0028】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
【0029】
〔画像読取装置の実施例〕
図1は、本発明による画像読取装置の一実施例の概略構成図である。
この図1において、画像読取装置の筐体101の上面には、コンタクトガラス102が配設されており、このコンタクトガラス102には、読取原稿103が載置される。通常、読取原稿103の背面には、読取原稿103の読取面をコンタクトガラス102へ密着させるための圧板が設けられているが、図では、省略している。また、コンタクトガラス102の左端(読取開始位置)には、シェーディング補正用の白基準画像を構成するため白基準板104が設けられている。
【0030】
ランプ105は、読取原稿103の原稿面を照明するものであり、原稿面からの反射光は、第1ミラー106、第2ミラー107、および、第3ミラー108で順次反射され、レンズ111に導かれ、そのレンズ111により集束されて、センサボード112に設けられたCCDラインイメージセンサ113上に結像するように照射される。
【0031】
また、ランプ105と第1ミラー106は、第1キャリッジ109に搭載されて副走査方向SSへ往復移動されるとともに、第2ミラー107および第3ミラー108は、第2キャリッジ110に搭載されて副走査方向SSへ往復移動する。また、コンタクトガラス102からCCDラインイメージセンサ113までの光路長を一定の長さに維持するために、第2キャリッジ110は、第1キャリッジ109の1/2の速度で移動する。
【0032】
センサボード112は、CCDラインイメージセンサ113を駆動すると共に、CCDラインイメージセンサ113から出力される各画素毎の受光量(原稿画素の明暗に対応する)に応じた読取画像信号(アナログ画像信号)を信号処理ICであるAFE(アナログフロントエンド)により処理し、その処理後のデジタル画像信号等を信号線114を介して制御ボード115に出力する。また、この信号線114を介して、センサボード112への制御信号等が制御ボード115のCPU(図示略)からセンサボード112へ出力される。
【0033】
制御ボード115は、画像処理部及びCPU(中央処理装置)を備え、入力するデジタル画像信号に対して種々の画像処理を適用して出力画像データに変換するとともに、センサボード112の動作も制御するものである。
【0034】
図2はセンサボード112の構成の一例を、図3はセンサボード112に設けられるタイミング発生部119の構成の一例を、図4はタイミング発生部119に設けられるPLL回路119aの構成の一例をそれぞれ示している。これらの図において、アナログ信号の信号線は細線で、デジタル信号の信号線は太線でそれぞれ示している。以降の他のブロック図においても同様である。
【0035】
図2及び図3において、発振器118から出力される基準クロック信号CK1は、タイミング発生部(TG)119に加えられる。
タイミング発生部119は図3に示すように、SSCG機能付きのPLL回路119aとタイミング発生回路119bとレジスタ部119cとを備えている
PLL回路119aは、入力した基準クロック信号CK1に基づいて、SSCG機能によって周波数拡散が施された所望の周波数のクロック信号CK2を形成する。
【0036】
タイミング発生回路119bは、PLL回路119aからの第2のクロック信号CK2に基づいて、CCDラインイメージセンサ113を駆動するためのCCD駆動信号DD、図2によって後述するAFE124を駆動するためのAFE駆動信号DE、およびPLL回路の波形ROM119abと上記AFE124内の波形メモリ124Aに供給する読み出しクロック信号CCrを発生する。
【0037】
PLL回路119aは、SSCG変調の変調プロファイルデータとして三角波を形成するデジタルデータを格納した波形ROM119abを有しており、この波形ROM119abは、タイミング生成回路119bが出力する読み出しクロック信号CCrによって、格納されている三角波を形成するためのデジタルデータが順次読み出される。
また、レジスタ部119cは、このタイミング発生部119の各部の動作を制御するための各種データや各部の動作状況を表わすステータス情報などを保存するためのものであり、図1に示した制御ボード115のCPUによってその内容がアクセスされる。
【0038】
このPLL回路119aの詳細を図4によって説明する。
発振器118は水晶発振子118aを用いた水晶発振器であり、PLL回路119aは、その発振器118から出力される基準クロック信号である第1のクロック信号CK1を所定の分周率(分周比)で分周する分周器119acと、このPLL回路119aが出力する第2のクロック信号CK2を所定の分周率で分周する分周器119adと、分周器119acの出力と分周器119adの出力とを位相比較する位相比較器119aeとを備えている。
【0039】
さらに、位相比較器119aeの比較結果(遅れ位相/進み位相)に基づいて、対応する値の電流を出力するチャージポンプ回路119afと、そのチャージポンプ回路119afの出力を積分して対応する電圧に変換するとともにチャージポンプ回路119afの出力ノイズを除去するためのフィルタ回路(ループフィルタ)119agと、D/Aコンバータ(図ではDAC)119aj及び電圧制御発振器であるVCO119aiも備えている。
【0040】
そして、波形ROM119abから読み出される波形データをD/Aコンバータ119ajによってアナログ信号に変換し、それを加算回路119ahによってフィルタ回路119agの出力に加算して、そのアナログ信号(電圧信号)によってVCO119aiの発振周波数を制御し、そのVCO119aiの発振出力信号を第2のクロック信号CK2として出力する。
このようにして、フィルタ回路119agの出力電圧が、加算回路119ahを通して波形ROM119abから出力されるSSCG変調のプロファイル(三角波)で値が周期的に変化し、それによって、VCO119aiから出力される第2のクロック信号CK2は、SSCG変調(周波数変調)された信号となる。
【0041】
このときのSSCG変調の変調周期は、波形ROM119abに格納した三角波の波形データの1周期分のサンプル数と、波形ROM119abから波形データを読み出すための読み出しクロック信号CCrの周波数に基づいて定まる。それとともに、SSCG変調の変調の深さ(周波数変調度)は、波形ROM119abに格納した三角波の振幅を変えることによって変えることができる。
【0042】
なお、分周器119ac,119adの分周比は、例えば、外部のCPUにより設定することが可能であり、それによって、PLL回路119aが出力する第2のクロック信号CK2の周波数を、そのCPUが適宜変更することが可能になる。
【0043】
図2に戻り、CCDラインイメージセンサ113は、タイミング発生部(TG)119からのCCD駆動信号DDによって駆動されて原稿の画像を読み取り、その各部(画素)の明暗に対応する受光量に応じたアナログ信号を出力する。この例ではRGBフルカラー読取機能を備え、読み取った画像の各色成分である赤色(R)、緑色(G)、青色(B)の各アナログ画像信号を、それぞれ読取画素の奇数番目の信号を順次出力するチャネルと、偶数番目の信号を順次出力するチャネルの2つのチャネルに分離して出力する。
【0044】
例えば、赤色成分のアナログ画像信号については、その奇数番目の画素の信号をPRoとして順次出力し、偶数番目の画素の信号をPReとして順次出力する。また、緑色成分のアナログ画像信号については、その奇数番目の画素の信号をPGoとして順次出力し、偶数番目の画素の信号をPGeとして順次出力する。さらに、青色成分のアナログ画像信号については、その奇数番目の画素の信号をPBoとして順次出力し、偶数番目の画素の信号をPBeとして順次出力する。
【0045】
そして、赤色成分の信号PRo,PReは、それぞれエミッタフォロア回路(図ではEF)121a,121b及び交流結合用のコンデンサ122a,122bを順次介して、信号処理ICであるAFE(アナログフロントエンド)124の赤色成分の信号を処理するためのR信号処理部124Rに入力する。
【0046】
同様に、緑色成分の信号PGo,PGeは、それぞれエミッタフォロア回路121c,121d及び交流結合用のコンデンサ122c,122dを順次介して、AFE124の緑色成分の信号を処理するためのG信号処理部124Gに入力する。
また、同様に、青色成分信号PBo,PBeは、それぞれエミッタフォロア回路121e,121f及び交流結合用のコンデンサ122e,122fを順次介して、AFE124の緑色成分の信号を処理するためのB信号処理部124Bに入力する。
【0047】
R信号処理部124R、G信号処理部124G、およびB信号処理部124Bは、いずれも奇数番目の画素の信号用と偶数番目の画素の信号用の2系統ずつの信号処理回路を有しているが、各信号処理部124R,124G,124bは共通の構成を備えているので、R信号処理部124Rについてのみ詳細に説明し、G信号処理部124GとB信号処理部124Bについては説明を省略する。
また、このAFE124内には、画像信号に重畳されるノイズを除去するための補正用波形データを格納した波形メモリ124Aを設けている。その詳細に関しては後述する。
【0048】
R信号処理部124Rは、コンデンサ122a,122bを介して交流結合によって入力する信号PRo,PReに対して、それぞれクランプ回路131,137、サンプルホールド回路(図ではS/H)132,138、プログラマブルゲインアンプ(図ではPGA)133,139、A/Dコンバータ(図ではADC)134,140、加算回路135,141、及び乗算/反転回路136,142を有するとともに、2系統の各加算回路135,141の出力のいずれかを次段へ出力するマルチプレクサ143を有する。
この実施例では、AFE124が、CCDラインイメージセンサ113から出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータ134,140を含む信号処理回路である。
【0049】
ここで、R信号処理部124Rに入力した信号PRo,PReは、クランプ回路131,137でAFE124の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路132,138でAFE駆動信号DEの1つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされる。
その後、AFE駆動信号DEのうちの増幅制御パルスによりプログラマブルゲインアンプ133,139が動作して、所定の増幅率でそのアナログ画像信号を増幅し、AFE駆動信号DEのうちのA/D変換パルスによってA/Dコンバータ134,140が動作して、その増幅されたアナログ画像信号を多ビット(例えば10ビット)のデジタルデータであるデジタル画像信号に変換して、加算回路135,141の一方の入力端に入力させる。
【0050】
なお、図2では、タイミング発生部119から出力されるAFE駆動信号DEうちのサンプルパルスが、R信号処理部124R内のサンプルホールド回路132,138と、G信号処理部124G及びB信号処理部124B内の各サンプルホールド回路に直列に印可されるかのように信号線を簡略化して図示しているが、実際には、各サンプルホールド回路に所定のタイミングで個別に印可される。
【0051】
同様に、AFE駆動信号DEのうちの増幅制御パルスは、R信号処理部124R内のプログラマブルゲインアンプ133,139と、G信号処理部124G及びB信号処理部124B内の各プログラマブルゲインアンプに、所定のタイミングで個別に印可される。
また、AFE駆動信号DEのうちのA/D変換パルスも、A/Dコンバータ134,140と、G信号処理部124G及びB信号処理部124B内の各A/Dコンバータに、所定のタイミングで個別に印可される。
さらに、波形メモリ124Aから読み出された補正用波形データも、G信号処理部124G及びB信号処理部124B内の各乗算・反転回路にも、それぞれ入力される。
【0052】
また、加算回路135,141の他方の入力端には、乗算/反転回路136,142から出力される信号が加えられている。乗算/反転回路136,142は、読み出しクロック信号CCrに同期して波形メモリ124Aから読み出される波形データ(詳細は後述する)を入力し、その波形データの値を指定された乗算係数で乗算し、その乗算結果の値を、指定された位相状態に応じて反転するか又は非反転(反転しない)にする。
【0053】
この乗算/反転回路136,142から出力される信号は、SSCG変調によるノイズをデジタル画像信号から除去するための補正信号(補正用デジタル信号)に相当する。また、乗算/反転回路136,142がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、各々レジスタ部124Cに保存される。なお、このレジスタ部124Cは、図1に示した制御ボード115のCPUによりその内容がアクセスされる。したがって、乗算/反転回路136,142がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、そのCPUにより設定される。
【0054】
加算回路135は、A/Dコンバータ134から出力される読取画素の奇数番目に対応した赤色成分のデジタル画像信号と、乗算/反転回路136から出力される補正用デジタル信号とを加算し、その加算結果を例えば10ビットのデジタル画像信号としてマルチプレクサ143へ出力する。また、加算回路141は、A/Dコンバータ140から出力される読取画素の偶数番目に対応した赤色成分のデジタル画像信号と、乗算/反転回路142から出力される補正用デジタル信号とを加算し、その加算結果を例えば10ビットのデジタル画像信号としてマルチプレクサ143へ出力する。
【0055】
そして、マルチプレクサ143は、加算回路135から出力される読取画素の奇数番目に対応したデジタル画像信号と、加算回路141から出力される読取画素の偶数番目に対応したデジタル画像信号とを交互に選択して出力し、読取画素の奇数番目のチャネルのデジタル画像信号と偶数番目のチャネルのデジタル画像信号とを連結して、1主走査分の読取画素の赤色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して次段の画像処理部(図示を省略)へ出力すると共に、ピークボトム検出回路125へも出力する。
【0056】
同様にして、G信号処理部124Gは、1主走査分の読取画素の緑色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路126へ出力する。
【0057】
また、B信号処理部124Bも同様にして、1主走査分の読取画素の青色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路127へも出力する。
【0058】
次に、この実施例によるSSCG変調の影響によるノイズの除去について説明する。
まず、図2の波形メモリ124Aに格納される波形データは、暗状態でCCDラインイメージセンサ113をCCD駆動信号DDによって駆動した際に実測して取得した暗時読み取りデジタル画像信号であり(詳細は後述)、補正用波形データとして用いられる。
【0059】
そして、波形メモリ124Aから読み出した補正用波形データとデジタル画像信号に含まれるノイズとの振幅が揃うように、さらには補正用波形データとデジタル画像信号に含まれるノイズの位相が逆相の関係となるように、波形メモリ124Aから読み出した補正用波形データをそれぞれ乗算/反転回路136,142で調整した後に、加算回路135,141で加算することによって、読み取ったデジタル画像信号からSSCG変調の影響によるノイズを除去することができる。
【0060】
例えば、R信号処理部124Rにおいて、A/Dコンバータ134,140からそれぞれ出力されるデジタル画像信号を統合して1主走査分のデジタル画像信号を形成する場合、A/Dコンバータ134,140からそれぞれ出力されるデジタル画像信号にはSSCG変調の影響によるノイズが重畳されているから、そのまま統合して1主走査分のデジタル画像信号を形成すると、そのデジタル画像信号の各画素レベルは、図5(a)に波形Aで示すように、SSCG変調の影響によるノイズが重畳することになる。
【0061】
そのため、波形メモリ124Aと、画像信号補正手段を構成する乗算/反転回路136,142と加算回路135,141を設けて、波形メモリから読み出される補正用波形データによって、デジタル画像信号に重畳されたSSCG変調の影響によるノイズを除去するように補正する。
その波形メモリ124Aからの補正用波形データの読み出しタイミングは、タイミング発生部119の図3に示したPLL回路119aの波形ROM119abから三角波データを読み出す際に用いられるのと同じ読み出しクロック信号CCrにより規定されるから、SSCG変調の振幅の変化に対応して、補正用波形データの振幅も変化する。
このように補正用波形データの振幅の変化とSSCG変調の振幅の変化との関係が一定のタイミングとなるのは、後述する補正用波形データの実測時における補正用波形データの読み取りを、SSCG変調の変調プロファイルの振幅変化に対応して行うようにすることで可能になる。
【0062】
そして、加算回路135,141により、白画像又は一定の明るさの画像を主走査方向に読み取った場合の画像信号の奇数番目の画素と偶数番目の画素の各デジタル画像信号と、それに対応する各補正用デジタル信号とを加算した結果をマルチプレクサ143によって交互に選択して、主走査分のデジタル画像信号として統合する。それによって、マルチプレクサ143から出力される補正後のデジタル画像信号は、デジタル画像信号に含まれていたSSCG変調の影響によるノイズが除去され、その画素レベルは図5(b)に示すように、SSCG変調の影響によるノイズが除去された一定のデジタル画像信号になる。
【0063】
次に、補正用波形データを測定して、波形メモリ124Aに格納する処理について説明する。
図6は、この画像読取装置の製造工程の出荷時において、治具を用いて補正用波形データを実測する際の構成の要部を示している。
【0064】
図6に示すように、治具として、画像読取装置のAFE124から出力されるデジタル画像信号を保存する画像データ保持メモリ201を用いる。そして、画像読取装置に読み取り動作を行わせ、CPU(不図示)が実行するSSCGノイズ抽出処理202により、画像データ保持メモリ201に暗時の読み取りデジタル画像信号を格納させ、その格納した暗時の読み取りデジタル画像信号の波形データを、補正用波形データとして、AFE124の波形メモリ124Aに格納する。
【0065】
その波形メモリ124Aからのデータの読み出しは、読み出しクロック信号CCrを用いて行うので、SSCGノイズ抽出処理202では、補正用波形データの読み取り時には画像読取装置で用いられる読み出しクロック信号CCrを取り出して、補正用波形データのサンプリングを行うようにする。また、上記したように補正用波形データの読み取りを、SSCG変調の変調プロファイルの振幅変化に対応して行うようにすることで、取得した補正用波形データの振幅がSSCG変調の変調プロファイルの振幅変化に対応して変化するようにすることができる。
【0066】
なお、このとき、画像読取装置側では、図1に示したランプ105を点灯させない。また、AFE124においては、R信号処理部124Rが出力するデジタル画像信号を治具へ出力するとともに、R信号処理部124Rの加算回路135,141では乗算/反転回路136,142の出力を加算しない状態にする。
【0067】
このようにして、治具を用いて補正用波形データを実測することによって、補正用波形データとして、実際にタイミング発生部119やAFE124等を稼働した状況における信号処理の影響や信号の伝送の影響による信号波形の歪みに対応した、より適切なデータを取得することができるので、この取得した補正用波形データを用いて画像読取時の読み取りデジタル画像信号を補正することによって、従来装置のように、ノイズが取りきれないなどの不具合を生じることがない。
【0068】
ところで、上述したように実測して波形メモリ124Aに格納した補正用波形データを、読み出しクロック信号CCrによって読み出し、乗算/反転回路136,142により位相と振幅を調整した状態で、加算回路135,141において、デジタル画像信号に加算している。
次に、この乗算/反転回路136,142に設定する位相の決定の処理(位相決定処理)と、振幅を定める乗算値の決定の処理(乗算値決定処理)について説明する。
【0069】
図7は、位相決定処理の一例を示すフローチャートである。なお、この位相決定処理は、図1における制御ボード115のCPUが、CCDラインイメージセンサ113の各信号チャネル毎に実行する。
すなわち、信号PRo,PRe,PGo,PGe,PBo,PBeについて、それぞれ行う。例えば、信号PRoの位相の決定の処理を行う際には、図2に示したマルチプレクサ143により加算回路135のみを選択する状態を維持してこの処理を実行する。また、信号PReの位相の決定の処理を行う際には、マルチプレクサ143により加算回路141のみを選択する状態を維持してこの処理を実行する。他の信号PGo,PGe,PBo,PBeの位相の決定の処理を行う場合も同様である。
以下の説明においては、信号PRoの位相決定処理についてのみ説明し、他の信号の位相決定処理についての説明を省略する。
【0070】
制御ボード115のCPUが図7の位相決定処理を開始すると、まずステップS1で、加算回路135を乗算/反転回路136からの波形メモリデータを画像データに加算しない状態に設定する。
次に、ステップS2で、図1におけるランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、図2に示したピークボトム検出回路125が検出したピーク値P1とボトム値B1を取得し、ステップS3でそのピーク値P1とボトム値B1との差分Δ1を、Δ1=P1−B1演算によって算出する。
【0071】
次のステップS4では、乗算/反転回路136の乗算係数を所定値(例えば、1.0)に且つ波形メモリデータを反転しない(非反転)状態に設定すると共に、加算回路135を乗算/反転回路136からの波形メモリデータを加算する状態に設定する。
そして、ステップS5で、ランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせ、そのときに、ピークボトム検出回路125が検出したピーク値P2とボトム値B2を取得し、ステップS5で取得したピーク値P2とボトム値B2との差分Δ2を、Δ2=P2−B2演算によって算出する。
【0072】
そして、ステップS7で、その差分Δ2の絶対値よりも差分Δ1の絶対値の方が大きいかどうかを判断する。その結果がYESになるときには、波形メモリデータを反転しない状態で読み取りデジタル画像信号を補正した場合の方が、波形メモリデータを用いて補正しなかった場合よりも、デジタル画像信号からSSCG変調のノイズの影響をより良く除去できているので、ステップS8に進んで、乗算/反転回路136の位相設定値として、波形メモリ124Aの出力データを非反転の状態で加算回路135に出力させる値を設定し、その設定値をレジスタ部124Cに書き込み、処理を終了する。
【0073】
また、ステップS7の判断結果がNOになるときには、波形メモリデータを反転しない状態でデジタル画像信号を補正した場合に、補正しなかった場合よりもデジタル画像信号からSSCG変調のノイズの影響をより良く除去できていないので、ステップS9へ進んで、乗算/反転回路136の位相設定値として、波形メモリ124Aの出力データを反転の状態で加算回路135に出力させる値を設定し、その設定値をレジスタ部124Cに書き込み、処理を終了する。
【0074】
このようにして、この位相決定処理では、加算回路135で波形メモリデータである補正用波形データをデジタル画像信号に加算しない状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δ1と、加算回路135で補正用波形データをデジタル画像信号に加算する状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δ2とに基づいて、加算回路135で加算する補正用波形データ(波形メモリデータ)の位相を決定する。
【0075】
図8は、乗算値決定処理の一例を示すフローチャートである。なお、この乗算値決定処理も、上述した位相決定処理と同様に図1における制御ボード115のCPUが、CCDラインイメージセンサ113の各信号チャネル毎に行う。
そこで、以下の説明においては、信号PRoの乗算値決定処理についてのみ説明し、他の信号の乗算値決定処理についての説明を省略する。なお、この場合、位相決定処理において、乗算/反転回路136の位相設定値として波形メモリ124Aの出力データを反転した状態で加算回路135に出力させる値を設定しているものとする。
【0076】
まず、制御ボード115のCPUが図8の乗算値決定処理を開始すると、まずステップS1で、乗算/反転回路136に乗算係数としてXa(任意の値)を設定すると共に、加算回路135を乗算/反転回路136からの入力を加算する状態に設定する。すなわち、波形メモリデータに乗算係数Xaを乗じて、画像データに加算する状態に設定する。
次に、ステップS12で、図1におけるランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、図2におけるピークボトム検出回路125が検出したピーク値Paとボトム値Baを取得する。そして、ステップS13でそのピーク値Paとボトム値Baとの差分Δaを、Δa=Pa−Baの演算によってを算出する。
【0077】
次に、ステップS14では、乗算/反転回路136に乗算係数としてXb(Xaと異なる任意の値;例えば、Xb<Xa)を設定すると共に、加算回路135を乗算/反転回路136からの入力を加算する状態に設定する。
そして、ステップ15で、ランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、ピークボトム検出回路125が検出したピーク値Pbとボトム値Bbを取得し、ステップS16でそのピーク値Pbとボトム値Bbとの差分Δbを、Δb=Pb−Bbの演算によって算出する。
【0078】
次に、ステップS17で、乗算係数Xaと差分Δa及び乗算係数Xbと差分Δbとの関係より、Δ=0となる乗算係数Xcを求め、ステップS18でその乗算係数Xcを、乗算/反転回路136の乗算係数の値としてレジスタ部124Cに書き込む。すなわち、波形メモリデータに乗算係数Xcを乗じて画像データに加算する状態に設定し、処理を終了する。
【0079】
このようにして、この乗算値決定処理では、乗算係数をXaと設定した状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δaと、乗算係数をXbと設定した状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δbとをそれぞれ取得し、XaとΔa及びXbとΔbとの関係に基づいて、差分値Δが0となるような乗算係数Xcを算出するようにしている。
【0080】
この乗算係数の算出方法について、次に説明する。
図9(a)〜(d)及び図10は、乗算係数の算出方法について説明するための線図である。この場合、乗算係数Xaと乗算係数Xbとの間にはXa>Xbの関係があるものとして説明する。
【0081】
例えば、乗算/反転回路136に設定する乗算係数をXaとした場合、1主走査分のデジタル画像信号(図では単に「画像信号」と表示)の画素レベルが図9(a)に実線で示すように変化するのに対して、乗算/反転回路136が出力する補正信号が図9(a)に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路135で加算した後の信号は、図9(b)に実線で示すように変化し、破線で示すピーク値Paとボトム値Baとの差分Δaは、同図に矢印線で示す値となる。なお、この場合、乗算/反転回路136は、波形メモリ124Aの出力データである波形メモリデータを反転した状態で加算回路135に補正信号として出力するものとする。
ここで、図9(a)から明らかなように、画像信号の振幅よりも補正信号の振幅の方が大きいため、この場合の差分Δaは負の値になる。
【0082】
また、乗算/反転回路136に設定する乗算係数をXbとした場合、1主走査分のデジタル画像信号(図では単に「画像信号」と表示)の画素レベルが図9(c)に実線で示すように変化するのに対して、乗算/反転回路136が出力する補正信号が図9(c)に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路135で加算した後の信号は、図9(d)に実線で示すように変化し、破線で示すピーク値Pbとボトム値Bbとの差分Δbは同図に矢印線で示す値になる。
【0083】
ここで、図9(c)から明らかなように、画像信号の振幅よりも補正信号の振幅の方が小さいため、この場合の差分Δbは正の値になる。そして、この差分Δbの絶対値は、図9(b)の差分Δaの絶対値よりも小さい。
【0084】
ここで、図10に示すように、縦軸に差分Δ(補正信号加算後のノイズレベル)の値を取り、横軸に乗算係数Xの値を取った座標軸を考え、これに上述した差分Δaと乗算係数Xaで表わされる点aと、差分Δbと乗算係数Xbで表わされる点bとをプロットして、その点aと点bを通る直線を描く。この直線は、乗算係数Xの値に応じて、差分Δが直線的に変化することを示している。そして、この直線がΔ=0の線と交わる位置における乗算係数Xcの値が、求めようとする乗算係数Xの値となる。
【0085】
ところで、上述した実施例では、例えば、AFE124のR信号処理部124Rにおいて、A/Dコンバータ134の出力と乗算/反転回路136の出力とを加算回路135で加算する際、デジタル信号の加算を行うようにしているが、これをアナログ信号の加算として行うこともできる。
【0086】
図11は、その場合の、センサボード112の構成例を示す。
図11において、サンプルホールド回路132,138の出力信号を加算回路235a,241aに入力すると共に、乗算/反転回路136,142の出力をD/Aコンバータ(DAC)150,151によってアナログ信号に変換し、その出力信号を加算回路235a,241aの他方の入力とし、A/Dコンバータ134,140に入力する前のアナログ画像信号に加算して、それに重畳されているノイズを除去する。
そして、加算回路235a,241aの出力信号をPGA133,139で増幅した後に、A/Dコンバータ134,140でデジタル画像信号に変換し、それぞれマルチプレクサ143に入力させている。その他の構成は図2に示した実施例と同じである。
【0087】
この構成例では、乗算/反転回路136,142、D/Aコンバータ150,151、および加算回路235a,241aによって画像信号補正手段を構成している。
また、この実施例でも、AFE124が、CCDラインイメージセンサ113から出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータ134,140を含む信号処理回路である。
このように構成すると、読み取った画像信号をアナログ信号の状態で波形メモリデータによる補正信号と加算するので、加算回路235a,241aをそれぞれ1つのオペアンプ(加算器)によって構成することができ、装置のコストを低減することができる。
【0088】
図12は、CCDラインイメージセンサとして、RGBの各色毎にそれぞれ4チャネルで、合計12チャネルの信号チャネルを備えたものを用いた場合のセンサボード112の構成例を示す。
この場合、2つのAFE124−1,124−2を備え、CCDラインイメージセンサ213aの信号PRo1,PRe1,PGo1,PGe1,PBo1,PBe1の6つのチャネルの処理をAFE124−1に行わせるとともに、他の信号PRo2,PRe2,PGo2,PGe2,PBo2,PBe2の6つのチャネルの処理をAFE124−2に行わせるようにしている。
【0089】
また、タイミング発生部119からは、AFE124−1とAFE124−2の各々に対して、AFE駆動信号DEと読み出しクロック信号CCrを供給するようにしている。
したがって、この図12のタイミング発生部119と図2、図11におけるタイミング発生部119とは若干相違しているが、便宜上同一の符号を使用している。
また、図12においては、エミッタフォロア回路、交流結合用のコンデンサ、およびピークボトム検出回路に対する符号を省略しているが、これらは図2におけるエミッタフォロア回路121a等、コンデンサ122a等、およびピークボトム検出回路125等と同じ機能を持つものである。
【0090】
AFE124−1とAFE124−2は、それぞれ図2に示したAFE124と同様に構成されており、波形メモリ124Aも個別に備えている。したがって、図6のような治具を用いる場合、AFE124−1とAFE124−2の補正用波形データをそれぞれ独立して実測し、AFE124−1とAFE124−2の各波形メモリ124Aにそれぞれ格納するとよい。
この実施例は、AFE124−1とAFE124−2が、CCDラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路である。
【0091】
このようにして、多くの信号チャネルを備えたCCDラインイメージセンサ213aを使用する場合でも、本発明を同様にして適用することができる。この場合、2つのAFEを用いて信号処理に対応したが、それ以上の多くの信号チャネルを備えたCCDラインイメージセンサについても、AFEの数を増やすことによって対応することができる。
なお、上述した各実施例において、タイミング発生部119やAFE124は、それぞれASIC等の集積回路により実現することができる。
そして、上述した各実施例のように、A/Dコンバータを含む信号処理回路を集積回路(IC)として構成し、その集積回路内に波形メモリ及び画像信号補正手段を構成する乗算・反転回路や加算回路等も設けることにより、これらをワンチップで構成することができる。
【0092】
〔画像読取装置の変形例〕
以上で画像読取装置の実施例の説明を終了するが、画像読取装置およびその各部の構成や、具体的な処理内容等が上述の実施例で説明したものに限られないことは勿論である。
カラー画像読取装置に限らず、モノクロ画像読取装置であってもよい。
また、センサボード112の動作の制御を制御ボード115のCPUにより実現する例を説明したが、そのCPUが実行する処理プログラムなどは、はじめから制御ボード115のコンピュータシステム(図示省略)に備えるROM,HDDあるいはSSD等の記憶手段(メモリ)に格納しておいてもよい。
【0093】
あるいは、記録媒体であるCD−ROMあるいはフレキシブルディスク,MO,CD−R,CD−RW,DVD+R,DVD+RW,DVD−R,DVD−RW,又はDVD−RAMや、SRAM,NOV−RAM,EEPROM,メモリカード等の不揮発性記録媒体(メモリ)に記録して提供することもできる。そのメモリに記録されたプログラムをコンピュータにインストールしてCPUに実行させるか、CPUにそのメモリからこのプログラムを読み出して実行させることにより、上述した各手順を実行させることができる。
【0094】
さらに、ネットワークに接続され、プログラムを記録した記録媒体を備える外部機器あるいはプログラムを記憶手段に記憶した外部機器からダウンロードして実行させることも可能である。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【0095】
〔画像形成装置の実施例〕
次に、本発明による画像読取装置を備えた画像形成装置の一実施例を図18によって説明する。図18はその画像形成装置の概略構成を示す正面図であるが、その画像形成部であるプリンタユニット5だけは、簡略化した断面図にしている。
この図18に示す画像形成装置1は、例えば、複写機能とプリンタ機能とスキャナ機能とファクシミリ機能等を有するデジタル複合機であり、その複写機能、スキャナ機能およびファクシミリ機能で使用する画像読取部(スキャナ)として、図1等に示したこの発明による画像読取装置2を備えている。
【0096】
この画像形成装置1では、図示していない操作部のアプリケーション切り替えキーにより、複写機能、プリンタ機能、スキャナ機能、およびファクシミリ機能を順次に切り替えて選択することが可能になっており、複写機能の選択時には複写モードとなり、プリンタ機能の選択時にはプリンタモードとなり、スキャナ機能の選択時にはスキャナモードとなり、ファクシミリモードの選択時にはファクシミリモードとなる。
【0097】
この図18に示す画像形成装置1における画像形成の流れについて、複写モードを例に簡単に説明する。
複写モードでは、原稿束が自動原稿送り装置3によって、順に画像読取装置(スキャナ)2に給送され、その画像読取装置2によって各原稿の画像情報が読み取られる。読み取られた画像情報は、図2に示した信号処理ICを含む図1に示したセンサボード112及び制御ボード115によって画像処理され、書き込みユニット4によってレーザ光等の光情報に変換される。
【0098】
そして、プリンタユニット5内の感光体ドラム6は、帯電器(図示せず)により一様に帯電された後に、書き込みユニット4からの光情報に基づいて露光されて静電潜像が形成される。感光体ドラム6上の静電潜像は現像装置7により現像されてトナー像となる。そのトナー像が、給紙カセット9から給送されて来る転写紙に搬送ベルト8上で転写され、転写紙に転写されたトナー像は、定着装置10によって定着され、排紙トレイ11に排出される。
【0099】
なお、上記実施例では、画像形成装置がデジタル複合機の場合の例を説明したが、複写機のように画像読取装置を備えた画像形成装置であれば、いずれにも適用できる。
また、説明を簡単にするため、モノクロの画像形成装置の例を説明したが、前述した画像読取装置の実施例はカラー画像読取装置であるから、それを用いて図18における画像形成部であるプリンタユニット5を、タンデム型等のカラープリンタユニットに代えれば、カラー画像形成装置を構成することができる。
【産業上の利用可能性】
【0100】
本発明は、SSCG変調によるEMI対策を施すイメージスキャナ、複写機やファクシミリ装置等に使用される画像読取装置、および画像読取装置を備えた画像形成装置であれば、いずれにも適用することができる。
【符号の説明】
【0101】
1:画像形成装置 2:画像読取装置 3:自動原稿送り装置
4:書き込みユニット 5:プリンタユニット(画像形成部)
112:センサボード 113,213a:CCDラインイメージセンサ
115:制御ボード 118:発振器 119:タイミング発生部(TG)
121a〜121f:エミッタフォロア回路(EF)
122a〜122f:交流結合用のコンデンサ
124,124−1,124−2:AFE(アナログフロントエンド:信号処理部)
124A:波形メモリ 124C:レジスタ部 124R:R信号処理部
124G:G信号処理部 124B:B信号処理部
131,137:クランプ回路 132,138:サンプルホールド回路(S/H)
133,139:プログラムゲインアンプ(PGA)
134,140:A/Dコンバータ(ADC)
135,235a,141,241a:加算回路
136,142:乗算/反転回路 143:マルチプレクサ
125,126,127:ピークボトム検出回路
150,151:D/Aコンバータ(DAC)
【先行技術文献】
【特許文献】
【0102】
【特許文献1】特開2008−118366号公報
【技術分野】
【0001】
本発明は、EMI対策のためにSSCG変調を適用した画像読取装置及びそれを備えた画像形成装置に関する。
【背景技術】
【0002】
近年、画像データの読取速度は高速化が図られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制(FCC:Federal Communications Commission、VCCI:Voluntary Control Council for Information Technology Equipment等)に対しての電磁波障害(EMI:Electromagnetic Interference)対策が必須となっている。
【0003】
このEMI対策として有効な手段として一般的にSSCG(Spread Spectrum Clock Generator)が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調をおこなうことでEMIスペクトラムを積分的に平坦化する手法である。
【0004】
図13は、このSSCGを画像読取装置に適用した場合の従来装置の構成の一例を示す。
図13において、発振器21から出力される基準のクロック信号CKはSSCG回路22によってSSCGの周波数変調(以下、「SSCG変調」という)されたクロック信号CKaとなり、PLL回路23に加えられる。PLL回路23は、クロック信号CKaを逓倍してタイミング生成回路24に基本となるクロック信号CKbとして出力する。
【0005】
タイミング生成回路24は、入力するクロック信号CKbに基づいてCCD駆動信号及びAFE駆動信号を生成し、CCD駆動信号はCCD(Charge Coupled Device)25へ供給され、AFE駆動信号は信号処理ICであるAFE(Analog Front End)26に供給される。ここで、タイミング生成回路24に入力するクロック信号CKbは、SSCG変調がされたクロック信号CKaに基づいて生成された信号であるので、タイミング生成回路24から出力されるCCD駆動信号及びAFE駆動信号は、全てSSCG変調の影響を含む信号となる。
【0006】
原稿からの反射光を電気信号に変換する光電変換素子であるCCD25は、タイミング生成回路24からの周波数変調されたクロックにより駆動される。CCD25から出力されるアナログ画像信号は、エミッタフォロワ(EF)回路27及び交流結合用のコンデンサ28を介してAFE26に出力される。
【0007】
AFE26は、クランプ回路29、サンプルホールド(図ではS/H)回路30、プログラマブルゲインアンプ(図ではPGA)31、及びアナログ/デジタル変換回路であるA/Dコンバータ(図ではADC)32から構成されている。
【0008】
AFE26に入力したアナログ画像信号は、コンデンサ28を介して交流結合されたクランプ回路29で、後のアナログ画像信号をAFE26の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路30でAFE駆動信号の1つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされた後、プログラマブルゲインアンプ31で所定の増幅率に増幅され、A/Dコンバータ32で多ビット(この例では10ビット)のデジタルデータに変換されて、次段装置へ出力される。
【0009】
一般的に、画素密度が高くなるほど、また、画像の読取スピードが速くなるほど、画像を読み取るCCD25や、その後段で、CCD25が出力するアナログ画像信号に各種信号処理を施すAFE26を駆動するクロック信号の周波数が高くなり、それに伴って電磁波の不要輻射が多くなる。
【0010】
そこで、このような問題を防止するため、上述した例では、クロック信号を生成するために用いる発振器21の後段にSSCG回路22を設けて(発振器21の内部にSSCG変調機能を有する場合もある)、周波数のピーク部分の不要輻射強度を軽減している。
【0011】
すなわち、クロック信号CKは、図14における波形S1に示すような鋭いピークのあるスペクトル特性をもつが、そのクロック信号CKがSSCG回路22によりSSCG変調されるとその周波数分布が拡散されて、同図における波形S2に示すような鋭いピークのないスペクトル特性のクロック信号CKaとなり、不要輻射強度を小さくすることが可能になる。
【0012】
しかし、このような画像読取装置の回路構成において、アナログ系のタイミング発生回路24にSSCG変調されたクロック信号CKbを使用すると、CCD25の出力波形のオフセット電圧レベルがクロック信号CKbのSSCG変調に同期して変化することが原因で、同一濃度のレベルの画像を読み取った場合でも画像信号のレベルが1主走査ライン中で周期的に変動し、レベルの高低が発生するという問題が生じる。
【0013】
この現象について、図15(a),(b)を参照して説明する。
通常、CCD25を駆動する駆動クロック信号としては、発振精度が50ppm〜100ppmといった高精度の基準クロックから生成するのが一般であるが、上述のように不要輻射強度の不具合への対策のためにSSCG変調を行った場合には、図15(b)に示すように横軸を時間、縦軸を周波数とすると、時間経過と共に周波数が変化することになる。
【0014】
例えば、基準クロックの周波数(基準周波数)を中心として、図15(b)に破線で示す±0.5%から±1.0%程度の所定の幅内で、滑らかに周波数が推移するように駆動クロック信号が変動する。この周波数変動は、規則正しい周波数拡散周期(図15(b)に示す変調周期)をもっている。したがって、基準周波数に対してクロック周期が短くなる方向(高周波側:+側周期)へ所定の変調幅分変化した後は、同じ変調プロファイルに沿ってクロック周期が長くなる方向(低周波側:−側)へ所定の変調幅分変化するような変調サイクルを繰り返し、基準周波数に戻る。これにより、変調周期の1/2毎に基準周波数と位相が合うタイミングが発生することになる。
【0015】
図15(a)は、白画像又は均一な明るさの画像を主走査方向に読み取ったときの画素レベルの変調周期に対する変動を示しており、横軸を時間、縦軸を画像レベル(画素レベル)とした場合、変調周期に同期して画素レベルが変動する。なお、そのレべル変動の位相は変調波形に対して180度反転する場合もある。
【0016】
この図15(a)には、1ライン中での画素レベルの変動を示したが、これを何ラインも繰り返していると、結果として図16に示すように画素レベルの高低がスジPPとして読取画像に細かく表われ、人間の目にはモアレ状になって見えてくるという不具合となる。
【0017】
このような不具合に対して、例えば特許文献1においては、PLL(Phase Locked Loop)のループフィルタ回路によって、クロック信号の周波数変調に同期した電圧信号を取り出し、その電圧信号(アナログ信号)を、クロック信号の周波数変調に同期したノイズが重畳しているCCDからのアナログ出力に逆相の状態で印加することによって、ノイズを除去することが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、このようなSSCG変調に用いる三角波は、図17(a)に示すように、理想的な三角波の形状をしているが、この波形が実際にPLL回路(図13におけるPLL回路23に相当)内部の発振回路に印加されるとVCO(voltage controlled oscillator)の感度や直線性が原因となって、VCOから出力される信号の波形は、振幅及び位相がずれることによって歪む。そして、この信号の歪みはそのままPLL回路が出力するクロック信号に図17(b)に実線で示す波形ように現れることになる(破線で示すのはPLL回路に入力したクロック信号の波形)。
【0019】
そして、このように波形が歪んだクロック信号によって駆動されるCCDから出力される画像信号には、そのクロック信号に含まれるSSCG変調に同期したノイズが重畳するとともに、その波形にはVCOの出力信号の歪みが原因となる更なる歪みが加わることとなる。そのため、CCDから出力される画像信号の画素レベルは図17(c)に実線で示す波形のように歪む。図17(c)に破線で示す波形は歪まない場合の波形である。
【0020】
特許文献1に記載された発明では、クロック信号の図17(b)に実線で示した波形に応じてCCDから出力されるアナログ画像信号の変動と逆位相の補正信号を用いて、図17(c)に実線で示した波形のノイズが重畳した信号を補正するようにしている。
しかし、補正信号の信号伝送がアナログ波形での信号伝送になるので、信号を補正する段階ではクロック信号が、図17(b)に実線で示した波形の状態から、伝送路上のノイズの影響及び周波数特性の影響によってさらに歪んでしまうことがある。そうすると、補正信号と補正される信号との信号波形の形状(三角波の位相や形状)が異なってしまい、実際に補正をかけてもノイズ成分を取り切れない状態になる。
【0021】
この発明は、このような問題を解決するためになされたものであり、EMI対策のためにSSCG変調を適用した画像読取装置及びそれを備えた画像形成装置において、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することを目的とする。
【課題を解決するための手段】
【0022】
この発明による画像読取装置は、基準クロック信号を発生する発振回路と、それによって発生された基準クロック信号を周波数変調して周波数拡散した第2のクロック信号を発生し、その第2のクロック信号に基づいてCCDラインイメージセンサを駆動するCCD駆動信号を生成するタイミング発生回路と、そのCCD駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するCCDラインイメージセンサと、そのCCDラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路とを備えた画像読取装置において、上記の目的を達成するため、次のように構成したことを特徴とする。
【0023】
上記タイミング発生回路が、上記第2のクロック信号に基づいて読み出しクロック信号を生成する手段を有する。
さらに、暗状態において上記CCD駆動信号によって上記CCDラインイメージセンサを駆動した際に、上記信号処理回路から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、上記読み出しクロック信号によって上記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま上記A/Dコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して上記A/Dコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設ける。
【0024】
上記画像信号補正手段は、上記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、その補正用波形データの位相を選択的に反転させる乗算/反転回路を有しているとよい。
その場合、上記波形メモリから読み出された補正用波形データを、上記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、上記乗算/反転回路の乗算係数と位相を反転するかしないかを設定する手段を備えるのが望ましい。
上記画像信号補正手段が、振幅と位相を調整した補正用波形データをアナログ信号に変換するD/Aコンバータを有するようにしてもよい。
上記信号処理回路を集積回路として構成し、その集積回路内に上記波形メモリ及び上記画像信号補正手段を設けるとなおよい。
【0025】
この発明による画像形成装置は、上記いずれかの画像読取装置と、その画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする。
【発明の効果】
【0026】
この発明による画像読取装置及びそれを備えた画像形成装置は、EMI対策のためにSSCG変調を適用しても、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することができる。
【図面の簡単な説明】
【0027】
【図1】本発明による画像読取装置の一実施例の概略構成図である。
【図2】図1におけるセンサボード112の構成の一例を示すブロック図である。
【図3】図2におけるタイミング発生部119の構成の一例を示すブロック図である。
【図4】図3におけるPLL回路119aの構成の一例を示すブロック図である。
【図5】本発明の実施例によるSSCG変調の影響によるノイズの除去について説明する際に参照する波形図である。
【図6】本発明による画像読取装置の製造工程の出荷時に治具を用いて補正用波形データを実測する際の構成の要部を示すブロック図である。
【図7】図1における制御ボード115のCPUが実行する位相決定処理の一例を示すフローチャートである。
【図8】同じくそのCPUが実行する乗算値決定処理の一例を示すフローチャートである。
【図9】図8のステップ17における乗算係数Xcの算出方法について説明するための波形の一部を示す図である。
【図10】同じく乗算係数の算出方法について説明するための図である。
【図11】図1におけるセンサボード112の他の構成の例を示すブロック図である。
【図12】図1におけるセンサボード112のさらに他の構成の例を示すブロック図である。
【図13】SSCG回路を用いた画像読取装置の従来の構成例を示すブロック図である。
【図14】SSCG回路による変調の効果を説明するための波形図ある。
【図15】SSCG変調されたクロック信号を使用した場合の画像信号に現れるノイズについて説明するための波形図である。
【図16】そのノイズによって読取信号にモアレが生じる様子を示す図である。
【図17】従来装置における不具合の発生について説明するための波形図である。
【図18】本発明による画像読取装置を備えた画像形成装置の一実施例を示す概略構成図である。
【発明を実施するための形態】
【0028】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
【0029】
〔画像読取装置の実施例〕
図1は、本発明による画像読取装置の一実施例の概略構成図である。
この図1において、画像読取装置の筐体101の上面には、コンタクトガラス102が配設されており、このコンタクトガラス102には、読取原稿103が載置される。通常、読取原稿103の背面には、読取原稿103の読取面をコンタクトガラス102へ密着させるための圧板が設けられているが、図では、省略している。また、コンタクトガラス102の左端(読取開始位置)には、シェーディング補正用の白基準画像を構成するため白基準板104が設けられている。
【0030】
ランプ105は、読取原稿103の原稿面を照明するものであり、原稿面からの反射光は、第1ミラー106、第2ミラー107、および、第3ミラー108で順次反射され、レンズ111に導かれ、そのレンズ111により集束されて、センサボード112に設けられたCCDラインイメージセンサ113上に結像するように照射される。
【0031】
また、ランプ105と第1ミラー106は、第1キャリッジ109に搭載されて副走査方向SSへ往復移動されるとともに、第2ミラー107および第3ミラー108は、第2キャリッジ110に搭載されて副走査方向SSへ往復移動する。また、コンタクトガラス102からCCDラインイメージセンサ113までの光路長を一定の長さに維持するために、第2キャリッジ110は、第1キャリッジ109の1/2の速度で移動する。
【0032】
センサボード112は、CCDラインイメージセンサ113を駆動すると共に、CCDラインイメージセンサ113から出力される各画素毎の受光量(原稿画素の明暗に対応する)に応じた読取画像信号(アナログ画像信号)を信号処理ICであるAFE(アナログフロントエンド)により処理し、その処理後のデジタル画像信号等を信号線114を介して制御ボード115に出力する。また、この信号線114を介して、センサボード112への制御信号等が制御ボード115のCPU(図示略)からセンサボード112へ出力される。
【0033】
制御ボード115は、画像処理部及びCPU(中央処理装置)を備え、入力するデジタル画像信号に対して種々の画像処理を適用して出力画像データに変換するとともに、センサボード112の動作も制御するものである。
【0034】
図2はセンサボード112の構成の一例を、図3はセンサボード112に設けられるタイミング発生部119の構成の一例を、図4はタイミング発生部119に設けられるPLL回路119aの構成の一例をそれぞれ示している。これらの図において、アナログ信号の信号線は細線で、デジタル信号の信号線は太線でそれぞれ示している。以降の他のブロック図においても同様である。
【0035】
図2及び図3において、発振器118から出力される基準クロック信号CK1は、タイミング発生部(TG)119に加えられる。
タイミング発生部119は図3に示すように、SSCG機能付きのPLL回路119aとタイミング発生回路119bとレジスタ部119cとを備えている
PLL回路119aは、入力した基準クロック信号CK1に基づいて、SSCG機能によって周波数拡散が施された所望の周波数のクロック信号CK2を形成する。
【0036】
タイミング発生回路119bは、PLL回路119aからの第2のクロック信号CK2に基づいて、CCDラインイメージセンサ113を駆動するためのCCD駆動信号DD、図2によって後述するAFE124を駆動するためのAFE駆動信号DE、およびPLL回路の波形ROM119abと上記AFE124内の波形メモリ124Aに供給する読み出しクロック信号CCrを発生する。
【0037】
PLL回路119aは、SSCG変調の変調プロファイルデータとして三角波を形成するデジタルデータを格納した波形ROM119abを有しており、この波形ROM119abは、タイミング生成回路119bが出力する読み出しクロック信号CCrによって、格納されている三角波を形成するためのデジタルデータが順次読み出される。
また、レジスタ部119cは、このタイミング発生部119の各部の動作を制御するための各種データや各部の動作状況を表わすステータス情報などを保存するためのものであり、図1に示した制御ボード115のCPUによってその内容がアクセスされる。
【0038】
このPLL回路119aの詳細を図4によって説明する。
発振器118は水晶発振子118aを用いた水晶発振器であり、PLL回路119aは、その発振器118から出力される基準クロック信号である第1のクロック信号CK1を所定の分周率(分周比)で分周する分周器119acと、このPLL回路119aが出力する第2のクロック信号CK2を所定の分周率で分周する分周器119adと、分周器119acの出力と分周器119adの出力とを位相比較する位相比較器119aeとを備えている。
【0039】
さらに、位相比較器119aeの比較結果(遅れ位相/進み位相)に基づいて、対応する値の電流を出力するチャージポンプ回路119afと、そのチャージポンプ回路119afの出力を積分して対応する電圧に変換するとともにチャージポンプ回路119afの出力ノイズを除去するためのフィルタ回路(ループフィルタ)119agと、D/Aコンバータ(図ではDAC)119aj及び電圧制御発振器であるVCO119aiも備えている。
【0040】
そして、波形ROM119abから読み出される波形データをD/Aコンバータ119ajによってアナログ信号に変換し、それを加算回路119ahによってフィルタ回路119agの出力に加算して、そのアナログ信号(電圧信号)によってVCO119aiの発振周波数を制御し、そのVCO119aiの発振出力信号を第2のクロック信号CK2として出力する。
このようにして、フィルタ回路119agの出力電圧が、加算回路119ahを通して波形ROM119abから出力されるSSCG変調のプロファイル(三角波)で値が周期的に変化し、それによって、VCO119aiから出力される第2のクロック信号CK2は、SSCG変調(周波数変調)された信号となる。
【0041】
このときのSSCG変調の変調周期は、波形ROM119abに格納した三角波の波形データの1周期分のサンプル数と、波形ROM119abから波形データを読み出すための読み出しクロック信号CCrの周波数に基づいて定まる。それとともに、SSCG変調の変調の深さ(周波数変調度)は、波形ROM119abに格納した三角波の振幅を変えることによって変えることができる。
【0042】
なお、分周器119ac,119adの分周比は、例えば、外部のCPUにより設定することが可能であり、それによって、PLL回路119aが出力する第2のクロック信号CK2の周波数を、そのCPUが適宜変更することが可能になる。
【0043】
図2に戻り、CCDラインイメージセンサ113は、タイミング発生部(TG)119からのCCD駆動信号DDによって駆動されて原稿の画像を読み取り、その各部(画素)の明暗に対応する受光量に応じたアナログ信号を出力する。この例ではRGBフルカラー読取機能を備え、読み取った画像の各色成分である赤色(R)、緑色(G)、青色(B)の各アナログ画像信号を、それぞれ読取画素の奇数番目の信号を順次出力するチャネルと、偶数番目の信号を順次出力するチャネルの2つのチャネルに分離して出力する。
【0044】
例えば、赤色成分のアナログ画像信号については、その奇数番目の画素の信号をPRoとして順次出力し、偶数番目の画素の信号をPReとして順次出力する。また、緑色成分のアナログ画像信号については、その奇数番目の画素の信号をPGoとして順次出力し、偶数番目の画素の信号をPGeとして順次出力する。さらに、青色成分のアナログ画像信号については、その奇数番目の画素の信号をPBoとして順次出力し、偶数番目の画素の信号をPBeとして順次出力する。
【0045】
そして、赤色成分の信号PRo,PReは、それぞれエミッタフォロア回路(図ではEF)121a,121b及び交流結合用のコンデンサ122a,122bを順次介して、信号処理ICであるAFE(アナログフロントエンド)124の赤色成分の信号を処理するためのR信号処理部124Rに入力する。
【0046】
同様に、緑色成分の信号PGo,PGeは、それぞれエミッタフォロア回路121c,121d及び交流結合用のコンデンサ122c,122dを順次介して、AFE124の緑色成分の信号を処理するためのG信号処理部124Gに入力する。
また、同様に、青色成分信号PBo,PBeは、それぞれエミッタフォロア回路121e,121f及び交流結合用のコンデンサ122e,122fを順次介して、AFE124の緑色成分の信号を処理するためのB信号処理部124Bに入力する。
【0047】
R信号処理部124R、G信号処理部124G、およびB信号処理部124Bは、いずれも奇数番目の画素の信号用と偶数番目の画素の信号用の2系統ずつの信号処理回路を有しているが、各信号処理部124R,124G,124bは共通の構成を備えているので、R信号処理部124Rについてのみ詳細に説明し、G信号処理部124GとB信号処理部124Bについては説明を省略する。
また、このAFE124内には、画像信号に重畳されるノイズを除去するための補正用波形データを格納した波形メモリ124Aを設けている。その詳細に関しては後述する。
【0048】
R信号処理部124Rは、コンデンサ122a,122bを介して交流結合によって入力する信号PRo,PReに対して、それぞれクランプ回路131,137、サンプルホールド回路(図ではS/H)132,138、プログラマブルゲインアンプ(図ではPGA)133,139、A/Dコンバータ(図ではADC)134,140、加算回路135,141、及び乗算/反転回路136,142を有するとともに、2系統の各加算回路135,141の出力のいずれかを次段へ出力するマルチプレクサ143を有する。
この実施例では、AFE124が、CCDラインイメージセンサ113から出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータ134,140を含む信号処理回路である。
【0049】
ここで、R信号処理部124Rに入力した信号PRo,PReは、クランプ回路131,137でAFE124の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路132,138でAFE駆動信号DEの1つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされる。
その後、AFE駆動信号DEのうちの増幅制御パルスによりプログラマブルゲインアンプ133,139が動作して、所定の増幅率でそのアナログ画像信号を増幅し、AFE駆動信号DEのうちのA/D変換パルスによってA/Dコンバータ134,140が動作して、その増幅されたアナログ画像信号を多ビット(例えば10ビット)のデジタルデータであるデジタル画像信号に変換して、加算回路135,141の一方の入力端に入力させる。
【0050】
なお、図2では、タイミング発生部119から出力されるAFE駆動信号DEうちのサンプルパルスが、R信号処理部124R内のサンプルホールド回路132,138と、G信号処理部124G及びB信号処理部124B内の各サンプルホールド回路に直列に印可されるかのように信号線を簡略化して図示しているが、実際には、各サンプルホールド回路に所定のタイミングで個別に印可される。
【0051】
同様に、AFE駆動信号DEのうちの増幅制御パルスは、R信号処理部124R内のプログラマブルゲインアンプ133,139と、G信号処理部124G及びB信号処理部124B内の各プログラマブルゲインアンプに、所定のタイミングで個別に印可される。
また、AFE駆動信号DEのうちのA/D変換パルスも、A/Dコンバータ134,140と、G信号処理部124G及びB信号処理部124B内の各A/Dコンバータに、所定のタイミングで個別に印可される。
さらに、波形メモリ124Aから読み出された補正用波形データも、G信号処理部124G及びB信号処理部124B内の各乗算・反転回路にも、それぞれ入力される。
【0052】
また、加算回路135,141の他方の入力端には、乗算/反転回路136,142から出力される信号が加えられている。乗算/反転回路136,142は、読み出しクロック信号CCrに同期して波形メモリ124Aから読み出される波形データ(詳細は後述する)を入力し、その波形データの値を指定された乗算係数で乗算し、その乗算結果の値を、指定された位相状態に応じて反転するか又は非反転(反転しない)にする。
【0053】
この乗算/反転回路136,142から出力される信号は、SSCG変調によるノイズをデジタル画像信号から除去するための補正信号(補正用デジタル信号)に相当する。また、乗算/反転回路136,142がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、各々レジスタ部124Cに保存される。なお、このレジスタ部124Cは、図1に示した制御ボード115のCPUによりその内容がアクセスされる。したがって、乗算/反転回路136,142がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、そのCPUにより設定される。
【0054】
加算回路135は、A/Dコンバータ134から出力される読取画素の奇数番目に対応した赤色成分のデジタル画像信号と、乗算/反転回路136から出力される補正用デジタル信号とを加算し、その加算結果を例えば10ビットのデジタル画像信号としてマルチプレクサ143へ出力する。また、加算回路141は、A/Dコンバータ140から出力される読取画素の偶数番目に対応した赤色成分のデジタル画像信号と、乗算/反転回路142から出力される補正用デジタル信号とを加算し、その加算結果を例えば10ビットのデジタル画像信号としてマルチプレクサ143へ出力する。
【0055】
そして、マルチプレクサ143は、加算回路135から出力される読取画素の奇数番目に対応したデジタル画像信号と、加算回路141から出力される読取画素の偶数番目に対応したデジタル画像信号とを交互に選択して出力し、読取画素の奇数番目のチャネルのデジタル画像信号と偶数番目のチャネルのデジタル画像信号とを連結して、1主走査分の読取画素の赤色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して次段の画像処理部(図示を省略)へ出力すると共に、ピークボトム検出回路125へも出力する。
【0056】
同様にして、G信号処理部124Gは、1主走査分の読取画素の緑色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路126へ出力する。
【0057】
また、B信号処理部124Bも同様にして、1主走査分の読取画素の青色成分の10ビットのデジタル画像信号を形成し、インタフェース124Dを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路127へも出力する。
【0058】
次に、この実施例によるSSCG変調の影響によるノイズの除去について説明する。
まず、図2の波形メモリ124Aに格納される波形データは、暗状態でCCDラインイメージセンサ113をCCD駆動信号DDによって駆動した際に実測して取得した暗時読み取りデジタル画像信号であり(詳細は後述)、補正用波形データとして用いられる。
【0059】
そして、波形メモリ124Aから読み出した補正用波形データとデジタル画像信号に含まれるノイズとの振幅が揃うように、さらには補正用波形データとデジタル画像信号に含まれるノイズの位相が逆相の関係となるように、波形メモリ124Aから読み出した補正用波形データをそれぞれ乗算/反転回路136,142で調整した後に、加算回路135,141で加算することによって、読み取ったデジタル画像信号からSSCG変調の影響によるノイズを除去することができる。
【0060】
例えば、R信号処理部124Rにおいて、A/Dコンバータ134,140からそれぞれ出力されるデジタル画像信号を統合して1主走査分のデジタル画像信号を形成する場合、A/Dコンバータ134,140からそれぞれ出力されるデジタル画像信号にはSSCG変調の影響によるノイズが重畳されているから、そのまま統合して1主走査分のデジタル画像信号を形成すると、そのデジタル画像信号の各画素レベルは、図5(a)に波形Aで示すように、SSCG変調の影響によるノイズが重畳することになる。
【0061】
そのため、波形メモリ124Aと、画像信号補正手段を構成する乗算/反転回路136,142と加算回路135,141を設けて、波形メモリから読み出される補正用波形データによって、デジタル画像信号に重畳されたSSCG変調の影響によるノイズを除去するように補正する。
その波形メモリ124Aからの補正用波形データの読み出しタイミングは、タイミング発生部119の図3に示したPLL回路119aの波形ROM119abから三角波データを読み出す際に用いられるのと同じ読み出しクロック信号CCrにより規定されるから、SSCG変調の振幅の変化に対応して、補正用波形データの振幅も変化する。
このように補正用波形データの振幅の変化とSSCG変調の振幅の変化との関係が一定のタイミングとなるのは、後述する補正用波形データの実測時における補正用波形データの読み取りを、SSCG変調の変調プロファイルの振幅変化に対応して行うようにすることで可能になる。
【0062】
そして、加算回路135,141により、白画像又は一定の明るさの画像を主走査方向に読み取った場合の画像信号の奇数番目の画素と偶数番目の画素の各デジタル画像信号と、それに対応する各補正用デジタル信号とを加算した結果をマルチプレクサ143によって交互に選択して、主走査分のデジタル画像信号として統合する。それによって、マルチプレクサ143から出力される補正後のデジタル画像信号は、デジタル画像信号に含まれていたSSCG変調の影響によるノイズが除去され、その画素レベルは図5(b)に示すように、SSCG変調の影響によるノイズが除去された一定のデジタル画像信号になる。
【0063】
次に、補正用波形データを測定して、波形メモリ124Aに格納する処理について説明する。
図6は、この画像読取装置の製造工程の出荷時において、治具を用いて補正用波形データを実測する際の構成の要部を示している。
【0064】
図6に示すように、治具として、画像読取装置のAFE124から出力されるデジタル画像信号を保存する画像データ保持メモリ201を用いる。そして、画像読取装置に読み取り動作を行わせ、CPU(不図示)が実行するSSCGノイズ抽出処理202により、画像データ保持メモリ201に暗時の読み取りデジタル画像信号を格納させ、その格納した暗時の読み取りデジタル画像信号の波形データを、補正用波形データとして、AFE124の波形メモリ124Aに格納する。
【0065】
その波形メモリ124Aからのデータの読み出しは、読み出しクロック信号CCrを用いて行うので、SSCGノイズ抽出処理202では、補正用波形データの読み取り時には画像読取装置で用いられる読み出しクロック信号CCrを取り出して、補正用波形データのサンプリングを行うようにする。また、上記したように補正用波形データの読み取りを、SSCG変調の変調プロファイルの振幅変化に対応して行うようにすることで、取得した補正用波形データの振幅がSSCG変調の変調プロファイルの振幅変化に対応して変化するようにすることができる。
【0066】
なお、このとき、画像読取装置側では、図1に示したランプ105を点灯させない。また、AFE124においては、R信号処理部124Rが出力するデジタル画像信号を治具へ出力するとともに、R信号処理部124Rの加算回路135,141では乗算/反転回路136,142の出力を加算しない状態にする。
【0067】
このようにして、治具を用いて補正用波形データを実測することによって、補正用波形データとして、実際にタイミング発生部119やAFE124等を稼働した状況における信号処理の影響や信号の伝送の影響による信号波形の歪みに対応した、より適切なデータを取得することができるので、この取得した補正用波形データを用いて画像読取時の読み取りデジタル画像信号を補正することによって、従来装置のように、ノイズが取りきれないなどの不具合を生じることがない。
【0068】
ところで、上述したように実測して波形メモリ124Aに格納した補正用波形データを、読み出しクロック信号CCrによって読み出し、乗算/反転回路136,142により位相と振幅を調整した状態で、加算回路135,141において、デジタル画像信号に加算している。
次に、この乗算/反転回路136,142に設定する位相の決定の処理(位相決定処理)と、振幅を定める乗算値の決定の処理(乗算値決定処理)について説明する。
【0069】
図7は、位相決定処理の一例を示すフローチャートである。なお、この位相決定処理は、図1における制御ボード115のCPUが、CCDラインイメージセンサ113の各信号チャネル毎に実行する。
すなわち、信号PRo,PRe,PGo,PGe,PBo,PBeについて、それぞれ行う。例えば、信号PRoの位相の決定の処理を行う際には、図2に示したマルチプレクサ143により加算回路135のみを選択する状態を維持してこの処理を実行する。また、信号PReの位相の決定の処理を行う際には、マルチプレクサ143により加算回路141のみを選択する状態を維持してこの処理を実行する。他の信号PGo,PGe,PBo,PBeの位相の決定の処理を行う場合も同様である。
以下の説明においては、信号PRoの位相決定処理についてのみ説明し、他の信号の位相決定処理についての説明を省略する。
【0070】
制御ボード115のCPUが図7の位相決定処理を開始すると、まずステップS1で、加算回路135を乗算/反転回路136からの波形メモリデータを画像データに加算しない状態に設定する。
次に、ステップS2で、図1におけるランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、図2に示したピークボトム検出回路125が検出したピーク値P1とボトム値B1を取得し、ステップS3でそのピーク値P1とボトム値B1との差分Δ1を、Δ1=P1−B1演算によって算出する。
【0071】
次のステップS4では、乗算/反転回路136の乗算係数を所定値(例えば、1.0)に且つ波形メモリデータを反転しない(非反転)状態に設定すると共に、加算回路135を乗算/反転回路136からの波形メモリデータを加算する状態に設定する。
そして、ステップS5で、ランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせ、そのときに、ピークボトム検出回路125が検出したピーク値P2とボトム値B2を取得し、ステップS5で取得したピーク値P2とボトム値B2との差分Δ2を、Δ2=P2−B2演算によって算出する。
【0072】
そして、ステップS7で、その差分Δ2の絶対値よりも差分Δ1の絶対値の方が大きいかどうかを判断する。その結果がYESになるときには、波形メモリデータを反転しない状態で読み取りデジタル画像信号を補正した場合の方が、波形メモリデータを用いて補正しなかった場合よりも、デジタル画像信号からSSCG変調のノイズの影響をより良く除去できているので、ステップS8に進んで、乗算/反転回路136の位相設定値として、波形メモリ124Aの出力データを非反転の状態で加算回路135に出力させる値を設定し、その設定値をレジスタ部124Cに書き込み、処理を終了する。
【0073】
また、ステップS7の判断結果がNOになるときには、波形メモリデータを反転しない状態でデジタル画像信号を補正した場合に、補正しなかった場合よりもデジタル画像信号からSSCG変調のノイズの影響をより良く除去できていないので、ステップS9へ進んで、乗算/反転回路136の位相設定値として、波形メモリ124Aの出力データを反転の状態で加算回路135に出力させる値を設定し、その設定値をレジスタ部124Cに書き込み、処理を終了する。
【0074】
このようにして、この位相決定処理では、加算回路135で波形メモリデータである補正用波形データをデジタル画像信号に加算しない状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δ1と、加算回路135で補正用波形データをデジタル画像信号に加算する状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δ2とに基づいて、加算回路135で加算する補正用波形データ(波形メモリデータ)の位相を決定する。
【0075】
図8は、乗算値決定処理の一例を示すフローチャートである。なお、この乗算値決定処理も、上述した位相決定処理と同様に図1における制御ボード115のCPUが、CCDラインイメージセンサ113の各信号チャネル毎に行う。
そこで、以下の説明においては、信号PRoの乗算値決定処理についてのみ説明し、他の信号の乗算値決定処理についての説明を省略する。なお、この場合、位相決定処理において、乗算/反転回路136の位相設定値として波形メモリ124Aの出力データを反転した状態で加算回路135に出力させる値を設定しているものとする。
【0076】
まず、制御ボード115のCPUが図8の乗算値決定処理を開始すると、まずステップS1で、乗算/反転回路136に乗算係数としてXa(任意の値)を設定すると共に、加算回路135を乗算/反転回路136からの入力を加算する状態に設定する。すなわち、波形メモリデータに乗算係数Xaを乗じて、画像データに加算する状態に設定する。
次に、ステップS12で、図1におけるランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、図2におけるピークボトム検出回路125が検出したピーク値Paとボトム値Baを取得する。そして、ステップS13でそのピーク値Paとボトム値Baとの差分Δaを、Δa=Pa−Baの演算によってを算出する。
【0077】
次に、ステップS14では、乗算/反転回路136に乗算係数としてXb(Xaと異なる任意の値;例えば、Xb<Xa)を設定すると共に、加算回路135を乗算/反転回路136からの入力を加算する状態に設定する。
そして、ステップ15で、ランプ105を点灯しない状態で画像読取装置に1ライン分の読み取り動作を行わせて、そのときに、ピークボトム検出回路125が検出したピーク値Pbとボトム値Bbを取得し、ステップS16でそのピーク値Pbとボトム値Bbとの差分Δbを、Δb=Pb−Bbの演算によって算出する。
【0078】
次に、ステップS17で、乗算係数Xaと差分Δa及び乗算係数Xbと差分Δbとの関係より、Δ=0となる乗算係数Xcを求め、ステップS18でその乗算係数Xcを、乗算/反転回路136の乗算係数の値としてレジスタ部124Cに書き込む。すなわち、波形メモリデータに乗算係数Xcを乗じて画像データに加算する状態に設定し、処理を終了する。
【0079】
このようにして、この乗算値決定処理では、乗算係数をXaと設定した状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δaと、乗算係数をXbと設定した状態での1主走査分のデジタル画像信号のピーク・ボトム差の値Δbとをそれぞれ取得し、XaとΔa及びXbとΔbとの関係に基づいて、差分値Δが0となるような乗算係数Xcを算出するようにしている。
【0080】
この乗算係数の算出方法について、次に説明する。
図9(a)〜(d)及び図10は、乗算係数の算出方法について説明するための線図である。この場合、乗算係数Xaと乗算係数Xbとの間にはXa>Xbの関係があるものとして説明する。
【0081】
例えば、乗算/反転回路136に設定する乗算係数をXaとした場合、1主走査分のデジタル画像信号(図では単に「画像信号」と表示)の画素レベルが図9(a)に実線で示すように変化するのに対して、乗算/反転回路136が出力する補正信号が図9(a)に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路135で加算した後の信号は、図9(b)に実線で示すように変化し、破線で示すピーク値Paとボトム値Baとの差分Δaは、同図に矢印線で示す値となる。なお、この場合、乗算/反転回路136は、波形メモリ124Aの出力データである波形メモリデータを反転した状態で加算回路135に補正信号として出力するものとする。
ここで、図9(a)から明らかなように、画像信号の振幅よりも補正信号の振幅の方が大きいため、この場合の差分Δaは負の値になる。
【0082】
また、乗算/反転回路136に設定する乗算係数をXbとした場合、1主走査分のデジタル画像信号(図では単に「画像信号」と表示)の画素レベルが図9(c)に実線で示すように変化するのに対して、乗算/反転回路136が出力する補正信号が図9(c)に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路135で加算した後の信号は、図9(d)に実線で示すように変化し、破線で示すピーク値Pbとボトム値Bbとの差分Δbは同図に矢印線で示す値になる。
【0083】
ここで、図9(c)から明らかなように、画像信号の振幅よりも補正信号の振幅の方が小さいため、この場合の差分Δbは正の値になる。そして、この差分Δbの絶対値は、図9(b)の差分Δaの絶対値よりも小さい。
【0084】
ここで、図10に示すように、縦軸に差分Δ(補正信号加算後のノイズレベル)の値を取り、横軸に乗算係数Xの値を取った座標軸を考え、これに上述した差分Δaと乗算係数Xaで表わされる点aと、差分Δbと乗算係数Xbで表わされる点bとをプロットして、その点aと点bを通る直線を描く。この直線は、乗算係数Xの値に応じて、差分Δが直線的に変化することを示している。そして、この直線がΔ=0の線と交わる位置における乗算係数Xcの値が、求めようとする乗算係数Xの値となる。
【0085】
ところで、上述した実施例では、例えば、AFE124のR信号処理部124Rにおいて、A/Dコンバータ134の出力と乗算/反転回路136の出力とを加算回路135で加算する際、デジタル信号の加算を行うようにしているが、これをアナログ信号の加算として行うこともできる。
【0086】
図11は、その場合の、センサボード112の構成例を示す。
図11において、サンプルホールド回路132,138の出力信号を加算回路235a,241aに入力すると共に、乗算/反転回路136,142の出力をD/Aコンバータ(DAC)150,151によってアナログ信号に変換し、その出力信号を加算回路235a,241aの他方の入力とし、A/Dコンバータ134,140に入力する前のアナログ画像信号に加算して、それに重畳されているノイズを除去する。
そして、加算回路235a,241aの出力信号をPGA133,139で増幅した後に、A/Dコンバータ134,140でデジタル画像信号に変換し、それぞれマルチプレクサ143に入力させている。その他の構成は図2に示した実施例と同じである。
【0087】
この構成例では、乗算/反転回路136,142、D/Aコンバータ150,151、および加算回路235a,241aによって画像信号補正手段を構成している。
また、この実施例でも、AFE124が、CCDラインイメージセンサ113から出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータ134,140を含む信号処理回路である。
このように構成すると、読み取った画像信号をアナログ信号の状態で波形メモリデータによる補正信号と加算するので、加算回路235a,241aをそれぞれ1つのオペアンプ(加算器)によって構成することができ、装置のコストを低減することができる。
【0088】
図12は、CCDラインイメージセンサとして、RGBの各色毎にそれぞれ4チャネルで、合計12チャネルの信号チャネルを備えたものを用いた場合のセンサボード112の構成例を示す。
この場合、2つのAFE124−1,124−2を備え、CCDラインイメージセンサ213aの信号PRo1,PRe1,PGo1,PGe1,PBo1,PBe1の6つのチャネルの処理をAFE124−1に行わせるとともに、他の信号PRo2,PRe2,PGo2,PGe2,PBo2,PBe2の6つのチャネルの処理をAFE124−2に行わせるようにしている。
【0089】
また、タイミング発生部119からは、AFE124−1とAFE124−2の各々に対して、AFE駆動信号DEと読み出しクロック信号CCrを供給するようにしている。
したがって、この図12のタイミング発生部119と図2、図11におけるタイミング発生部119とは若干相違しているが、便宜上同一の符号を使用している。
また、図12においては、エミッタフォロア回路、交流結合用のコンデンサ、およびピークボトム検出回路に対する符号を省略しているが、これらは図2におけるエミッタフォロア回路121a等、コンデンサ122a等、およびピークボトム検出回路125等と同じ機能を持つものである。
【0090】
AFE124−1とAFE124−2は、それぞれ図2に示したAFE124と同様に構成されており、波形メモリ124Aも個別に備えている。したがって、図6のような治具を用いる場合、AFE124−1とAFE124−2の補正用波形データをそれぞれ独立して実測し、AFE124−1とAFE124−2の各波形メモリ124Aにそれぞれ格納するとよい。
この実施例は、AFE124−1とAFE124−2が、CCDラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路である。
【0091】
このようにして、多くの信号チャネルを備えたCCDラインイメージセンサ213aを使用する場合でも、本発明を同様にして適用することができる。この場合、2つのAFEを用いて信号処理に対応したが、それ以上の多くの信号チャネルを備えたCCDラインイメージセンサについても、AFEの数を増やすことによって対応することができる。
なお、上述した各実施例において、タイミング発生部119やAFE124は、それぞれASIC等の集積回路により実現することができる。
そして、上述した各実施例のように、A/Dコンバータを含む信号処理回路を集積回路(IC)として構成し、その集積回路内に波形メモリ及び画像信号補正手段を構成する乗算・反転回路や加算回路等も設けることにより、これらをワンチップで構成することができる。
【0092】
〔画像読取装置の変形例〕
以上で画像読取装置の実施例の説明を終了するが、画像読取装置およびその各部の構成や、具体的な処理内容等が上述の実施例で説明したものに限られないことは勿論である。
カラー画像読取装置に限らず、モノクロ画像読取装置であってもよい。
また、センサボード112の動作の制御を制御ボード115のCPUにより実現する例を説明したが、そのCPUが実行する処理プログラムなどは、はじめから制御ボード115のコンピュータシステム(図示省略)に備えるROM,HDDあるいはSSD等の記憶手段(メモリ)に格納しておいてもよい。
【0093】
あるいは、記録媒体であるCD−ROMあるいはフレキシブルディスク,MO,CD−R,CD−RW,DVD+R,DVD+RW,DVD−R,DVD−RW,又はDVD−RAMや、SRAM,NOV−RAM,EEPROM,メモリカード等の不揮発性記録媒体(メモリ)に記録して提供することもできる。そのメモリに記録されたプログラムをコンピュータにインストールしてCPUに実行させるか、CPUにそのメモリからこのプログラムを読み出して実行させることにより、上述した各手順を実行させることができる。
【0094】
さらに、ネットワークに接続され、プログラムを記録した記録媒体を備える外部機器あるいはプログラムを記憶手段に記憶した外部機器からダウンロードして実行させることも可能である。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【0095】
〔画像形成装置の実施例〕
次に、本発明による画像読取装置を備えた画像形成装置の一実施例を図18によって説明する。図18はその画像形成装置の概略構成を示す正面図であるが、その画像形成部であるプリンタユニット5だけは、簡略化した断面図にしている。
この図18に示す画像形成装置1は、例えば、複写機能とプリンタ機能とスキャナ機能とファクシミリ機能等を有するデジタル複合機であり、その複写機能、スキャナ機能およびファクシミリ機能で使用する画像読取部(スキャナ)として、図1等に示したこの発明による画像読取装置2を備えている。
【0096】
この画像形成装置1では、図示していない操作部のアプリケーション切り替えキーにより、複写機能、プリンタ機能、スキャナ機能、およびファクシミリ機能を順次に切り替えて選択することが可能になっており、複写機能の選択時には複写モードとなり、プリンタ機能の選択時にはプリンタモードとなり、スキャナ機能の選択時にはスキャナモードとなり、ファクシミリモードの選択時にはファクシミリモードとなる。
【0097】
この図18に示す画像形成装置1における画像形成の流れについて、複写モードを例に簡単に説明する。
複写モードでは、原稿束が自動原稿送り装置3によって、順に画像読取装置(スキャナ)2に給送され、その画像読取装置2によって各原稿の画像情報が読み取られる。読み取られた画像情報は、図2に示した信号処理ICを含む図1に示したセンサボード112及び制御ボード115によって画像処理され、書き込みユニット4によってレーザ光等の光情報に変換される。
【0098】
そして、プリンタユニット5内の感光体ドラム6は、帯電器(図示せず)により一様に帯電された後に、書き込みユニット4からの光情報に基づいて露光されて静電潜像が形成される。感光体ドラム6上の静電潜像は現像装置7により現像されてトナー像となる。そのトナー像が、給紙カセット9から給送されて来る転写紙に搬送ベルト8上で転写され、転写紙に転写されたトナー像は、定着装置10によって定着され、排紙トレイ11に排出される。
【0099】
なお、上記実施例では、画像形成装置がデジタル複合機の場合の例を説明したが、複写機のように画像読取装置を備えた画像形成装置であれば、いずれにも適用できる。
また、説明を簡単にするため、モノクロの画像形成装置の例を説明したが、前述した画像読取装置の実施例はカラー画像読取装置であるから、それを用いて図18における画像形成部であるプリンタユニット5を、タンデム型等のカラープリンタユニットに代えれば、カラー画像形成装置を構成することができる。
【産業上の利用可能性】
【0100】
本発明は、SSCG変調によるEMI対策を施すイメージスキャナ、複写機やファクシミリ装置等に使用される画像読取装置、および画像読取装置を備えた画像形成装置であれば、いずれにも適用することができる。
【符号の説明】
【0101】
1:画像形成装置 2:画像読取装置 3:自動原稿送り装置
4:書き込みユニット 5:プリンタユニット(画像形成部)
112:センサボード 113,213a:CCDラインイメージセンサ
115:制御ボード 118:発振器 119:タイミング発生部(TG)
121a〜121f:エミッタフォロア回路(EF)
122a〜122f:交流結合用のコンデンサ
124,124−1,124−2:AFE(アナログフロントエンド:信号処理部)
124A:波形メモリ 124C:レジスタ部 124R:R信号処理部
124G:G信号処理部 124B:B信号処理部
131,137:クランプ回路 132,138:サンプルホールド回路(S/H)
133,139:プログラムゲインアンプ(PGA)
134,140:A/Dコンバータ(ADC)
135,235a,141,241a:加算回路
136,142:乗算/反転回路 143:マルチプレクサ
125,126,127:ピークボトム検出回路
150,151:D/Aコンバータ(DAC)
【先行技術文献】
【特許文献】
【0102】
【特許文献1】特開2008−118366号公報
【特許請求の範囲】
【請求項1】
基準クロック信号を発生する発振回路と、
該発振回路によって発生された基準クロック信号を周波数変調して周波数拡散した第2のクロック信号を発生し、該第2のクロック信号に基づいてCCDラインイメージセンサを駆動するCCD駆動信号を生成するタイミング発生回路と、
前記CCD駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するCCDラインイメージセンサと、
該CCDラインイメージセンサから出力される前記アナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路とを備えた画像読取装置において、
前記タイミング発生回路が、前記第2のクロック信号に基づいて読み出しクロック信号を生成する手段を有し、
暗状態において前記CCD駆動信号によって前記CCDラインイメージセンサを駆動した際に、前記信号処理回路から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、前記読み出しクロック信号によって前記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま前記A/Dコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して前記A/Dコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設けた
ことを特徴とする画像読取装置。
【請求項2】
前記画像信号補正手段は、前記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、該補正用波形データの位相を選択的に反転させる乗算/反転回路を有していることを特徴とする請求項1に記載の画像読取装置。
【請求項3】
前記波形メモリから読み出された補正用波形データを、前記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、乗算/反転回路の前記乗算係数と位相を反転するかしないかを設定する手段を備えたことを特徴とする請求項2に記載の画像読取装置。
【請求項4】
前記画像信号補正手段が、振幅と位相を調整した前記補正用波形データをアナログ信号に変換するD/Aコンバータを有することを特徴とする請求項1乃至3のいずれか一項に記載の画像読取装置。
【請求項5】
前記信号処理回路が集積回路として構成され、該集積回路内に前記波形メモリ及び前記画像信号補正手段が設けられていることを特徴とする請求項1乃至4のいずれか一項に記載の画像読取装置。
【請求項6】
請求項1乃至5のいずれか一項に記載の画像読取装置と、該画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする画像形成装置。
【請求項1】
基準クロック信号を発生する発振回路と、
該発振回路によって発生された基準クロック信号を周波数変調して周波数拡散した第2のクロック信号を発生し、該第2のクロック信号に基づいてCCDラインイメージセンサを駆動するCCD駆動信号を生成するタイミング発生回路と、
前記CCD駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するCCDラインイメージセンサと、
該CCDラインイメージセンサから出力される前記アナログ画像信号をデジタル画像信号に変換して出力するA/Dコンバータを含む信号処理回路とを備えた画像読取装置において、
前記タイミング発生回路が、前記第2のクロック信号に基づいて読み出しクロック信号を生成する手段を有し、
暗状態において前記CCD駆動信号によって前記CCDラインイメージセンサを駆動した際に、前記信号処理回路から出力されるデジタル画像信号を補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、前記読み出しクロック信号によって前記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま前記A/Dコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して前記A/Dコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設けた
ことを特徴とする画像読取装置。
【請求項2】
前記画像信号補正手段は、前記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、該補正用波形データの位相を選択的に反転させる乗算/反転回路を有していることを特徴とする請求項1に記載の画像読取装置。
【請求項3】
前記波形メモリから読み出された補正用波形データを、前記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、乗算/反転回路の前記乗算係数と位相を反転するかしないかを設定する手段を備えたことを特徴とする請求項2に記載の画像読取装置。
【請求項4】
前記画像信号補正手段が、振幅と位相を調整した前記補正用波形データをアナログ信号に変換するD/Aコンバータを有することを特徴とする請求項1乃至3のいずれか一項に記載の画像読取装置。
【請求項5】
前記信号処理回路が集積回路として構成され、該集積回路内に前記波形メモリ及び前記画像信号補正手段が設けられていることを特徴とする請求項1乃至4のいずれか一項に記載の画像読取装置。
【請求項6】
請求項1乃至5のいずれか一項に記載の画像読取装置と、該画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする画像形成装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
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【図4】
【図5】
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【図7】
【図8】
【図9】
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【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】
【図18】
【公開番号】特開2012−65121(P2012−65121A)
【公開日】平成24年3月29日(2012.3.29)
【国際特許分類】
【出願番号】特願2010−207223(P2010−207223)
【出願日】平成22年9月15日(2010.9.15)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成24年3月29日(2012.3.29)
【国際特許分類】
【出願日】平成22年9月15日(2010.9.15)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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