画素回路、電気光学装置及び電子機器
【課題】ラッチ回路の誤動作発生等を抑止しながら画素を駆動できる画素回路等の提供。
【解決手段】画素回路は第１、第２のラッチ回路１１、１２を含む。第１のラッチ回路１１は、並列接続されたＰ型トランジスターＴＰ１及びＮ型トランジスターＴＮ１により構成される第１のトランスファーゲートＴＧ１と、直列接続されたＰ型トランジスターＴＰ２、ＴＰ３、Ｎ型トランジスターＴＮ３、ＴＮ２により構成される帰還用第１のクロックドインバーター回路ＣＩＶ１と、第１のインバーター回路ＩＶ１を含む。第２のラッチ回路１２は、並列接続されたＰ型トランジスターＴＰ５及びＮ型トランジスターＴＮ５により構成される第２のトランスファーゲートＴＧ２と、直列接続されたＰ型トランジスターＴＰ６、ＴＰ７、Ｎ型トランジスターＴＮ７、ＴＮ６により構成される帰還用第２のクロックドインバーター回路ＣＩＶ２と、第２のインバーター回路ＩＶ２を含む。
【解決手段】画素回路は第１、第２のラッチ回路１１、１２を含む。第１のラッチ回路１１は、並列接続されたＰ型トランジスターＴＰ１及びＮ型トランジスターＴＮ１により構成される第１のトランスファーゲートＴＧ１と、直列接続されたＰ型トランジスターＴＰ２、ＴＰ３、Ｎ型トランジスターＴＮ３、ＴＮ２により構成される帰還用第１のクロックドインバーター回路ＣＩＶ１と、第１のインバーター回路ＩＶ１を含む。第２のラッチ回路１２は、並列接続されたＰ型トランジスターＴＰ５及びＮ型トランジスターＴＮ５により構成される第２のトランスファーゲートＴＧ２と、直列接続されたＰ型トランジスターＴＰ６、ＴＰ７、Ｎ型トランジスターＴＮ７、ＴＮ６により構成される帰還用第２のクロックドインバーター回路ＣＩＶ２と、第２のインバーター回路ＩＶ２を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶装置（ＬＣＤ）などの電気光学装置の画素を駆動する画素回路の従来技術としては特許文献１、２に開示される技術が知られている。
【０００３】
特許文献１の従来技術では、複数の画素に対応して複数の画素回路が設けられ、各画素回路には、スタティックＲＡＭ（スタティック・ランダムアクセスメモリー）型のラッチ回路が設けられる。そしてスタティックＲＡＭ型のラッチ回路に保持されたデータ信号（画像データ）に基づく駆動データ信号が、所定タイミングで一斉に全画素回路から全画素に転送される。
【０００４】
特許文献２の従来技術では、片チャンネルのＮ型トランジスターとキャパシターにより構成される容量ホールド型のラッチ回路が各画素回路に設けられる。この容量ホールド型のラッチ回路では、そのキャパシターに電荷を保持することでデータ信号をラッチしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４２１６号公報
【特許文献２】特開２００５−３５２４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のようなスタティックＲＡＭ型のラッチ回路を用いて、画素回路を設計すると、データ信号の書き込みに長時間を要したり、書き込み時間が足りなくなってデータ信号の書き込みに失敗するなどの課題があることが判明した。
【０００７】
また、特許文献２のような容量ホールド型のラッチ回路では、トランジスターのリーク電流を考慮したラッチ回路の設計が必要になる。そして、リーク電流の影響を低減するために、キャパシターの容量値を大きくすると、キャパシターを１画素内に形成することが難しくなってしまうという課題がある。
【０００８】
本発明の幾つかの態様によれば、ラッチ回路の誤動作発生等を抑止しながら画素を駆動できる画素回路、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電気光学装置の画素を駆動する画素回路であって、前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含み、前記第１のラッチ回路は、前記データ信号の入力ノードと第１のノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成される第１のトランスファーゲートと、第２のノードを入力ノードとし、前記第１のノードを出力ノードとし、直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成される帰還用の第１のクロックドインバーター回路と、前記第１のノードを入力ノードとし、前記第２のノードを出力ノードとし、直列接続された第４のＰ型トランジスター及び第４のＮ型トランジスターにより構成される第１のインバーター回路とを含み、前記第２のラッチ回路は、前記第２のノードと第３のノードとの間に設けられ、並列接続された第５のＰ型トランジスター及び第５のＮ型トランジスターにより構成される第２のトランスファーゲートと、第４のノードを入力ノードとし、前記第３のノードを出力ノードとし、直列接続された第６のＰ型トランジスター、第７のＰ型トランジスター、第７のＮ型トランジスター及び第６のＮ型トランジスターにより構成される帰還用の第２のクロックドインバーター回路と、前記第３のノードを入力ノードとし、前記第４のノードを出力ノードとし、直列接続された第８のＰ型トランジスター及び第８のＮ型トランジスターにより構成される第２のインバーター回路とを含む画素回路に関係する。
【００１０】
本発明の一態様では、画素回路は第１、第２のラッチ回路を有する。そして第１、第２の各ラッチ回路は、トランスファーゲートとクロックドインバーター回路とインバーター回路を有する。これらの各回路はＰ型トランジスターとＮ型トランジスターにより構成される相補型の回路となり、これらの相補的な回路により帰還ループが構成される。このように画素回路の各回路を相補型な回路で構成することで、ラッチ回路内の各ノードが中間電位レベルに設定される事態を抑止でき、ラッチ回路の誤動作発生等を抑止できる。また帰還信号を出力するインバーター回路としてクロックドインバーター回路を用いることで、データ信号と帰還信号の信号衝突が抑止され、ラッチ回路の安定動作を実現できる。従って、ラッチ回路の誤動作発生を抑止しながら画素を駆動できる画素回路の提供が可能になる。
【００１１】
また本発明の一態様では、前記第１のクロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＰ型トランジスターが、第１の方向に沿って配置され、前記第１のクロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＮ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００１２】
このようなレイアウト配置にすれば、第１のクロックドインバーター回路や第１のトランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、例えば第１の方向に直交する方向を第２の方向とした場合に、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１３】
また本発明の一態様では、前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されてもよい。
【００１４】
このように隣り合うトランジスターのドレインとソースを共用するレイアウト配置にすれば、例えば画素回路の第１の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１５】
また本発明の一態様では、前記第２のクロックドインバーター回路を構成する前記第６のＰ型トランジスター及び前記第７のＰ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＰ型トランジスターが、前記第１の方向に沿って配置され、前記第２のクロックドインバーター回路を構成する前記第６のＮ型トランジスター及び前記第７のＮ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＮ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００１６】
このようなレイアウト配置にすれば、第２のクロックドインバーター回路や第２のトランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１７】
また本発明の一態様では、前記第６のＰ型トランジスターのドレインと前記第７のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＰ型トランジスターのドレインと前記第５のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第６のＮ型トランジスターのドレインと前記第７のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＮ型トランジスターのドレインと前記第５のＮ型トランジスターのソースが共通の不純物領域により形成されてもよい。
【００１８】
このように隣り合うトランジスターのドレインとソースを共用するレイアウト配置にすれば、例えば画素回路の第１の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１９】
また本発明の一態様では、前記第２のＰ型トランジスター、前記第３のＰ型トランジスター、前記第１のＰ型トランジスター、前記第２のＮ型トランジスター、第３のＮ型トランジスター、前記第１のＮ型トランジスターが、前記第１の方向に沿った第１のラインに沿って配置され、前記第６のＰ型トランジスター、前記第７のＰ型トランジスター、前記第５のＰ型トランジスター、前記第６のＮ型トランジスター、第７のＮ型トランジスター、前記第５のＮ型トランジスターが、前記第１の方向に沿った第２のラインに沿って配置され、前記第１のインバーター回路を構成する前記第４のＰ型トランジスター及び前記第４のＮ型トランジスターが、前記第１のラインと前記第２のラインの間に配置されてもよい。
【００２０】
このようにすれば第１のラインと第２のラインの間のスペースを有効活用して、第１のインバーター回路を構成する第４のＰ型トランジスター及び第４のＮ型トランジスターをレイアウト配置できる。従って、第１のインバーター回路の効率的なレイアウト配置を実現できる。
【００２１】
また本発明の一態様では、前記第２のラッチ回路からのラッチデータ信号に基づく駆動データ信号を、前記画素に出力する出力回路を含み、前記出力回路は、所与の信号が入力又は出力される信号ノードと前記出力回路の出力ノードとの間に設けられ、並列接続された第１の出力側Ｐ型トランジスター及び第１の出力側Ｎ型トランジスターにより構成される出力側トランスファーゲートと、直列接続された第２の出力側Ｐ型トランジスター、第３の出力側Ｐ型トランジスター、第３の出力側Ｎ型トランジスター及び第２の出力側Ｎ型トランジスターにより構成され、前記出力回路の前記出力ノードに前記駆動データ信号を出力する出力側クロックドインバーター回路を含み、前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｐ型トランジスター及び前記第３の出力側Ｐ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｐ型トランジスターが、前記第１の方向に沿って配置され、前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｎ型トランジスター及び前記第３の出力側Ｎ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｎ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００２２】
このようなレイアウト配置にすれば、出力側クロックドインバーター回路や出力側トランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００２３】
また本発明の一態様では、テスト時において、前記出力側トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記出力側トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されてもよい。
【００２４】
このようにすれば、例えばテスト時において、出力側トランスファーゲートの信号ノードに対して、テスト信号を所与の信号として入力したり、出力側トランスファーゲートの信号ノードから、画素の検査結果信号を所与の信号として出力できるようになる。
【００２５】
また本発明の一態様では、１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、前記第１のトランスファーゲートと、前記第１のクロックドインバーターの前記第３のＰ型トランジスター及び前記第３のＮ型トランジスターは、前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、オン・オフ制御され、前記第２のトランスファーゲートと、前記第２のクロックドインバーターの前記第６のＰ型トランジスター及び前記第６のＮ型トランジスターは、前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、オン・オフ制御されてもよい。
【００２６】
このようにすれば、サブフレーム駆動手法による電気光学装置の駆動が可能になる。
【００２７】
また本発明の一態様では、前記第２のラッチ回路からのラッチデータ信号に基づいて制御され、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して出力するセレクターを含み、前記セレクターは、前記オン駆動用波形信号の入力ノードと前記セレクターの出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第１のセレクター用トランスファーゲートと、前記オフ駆動用波形信号の入力ノードと前記セレクターの前記出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第２のセレクター用トランスファーゲートを含んでもよい。
【００２８】
このようにすれば、第２のラッチ回路からのラッチデータ信号に基づいて、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して、駆動データ信号として画素に対して供給できるようになる。
【００２９】
また本発明の他の態様は、複数の画素と、各画素回路が上記のいずれかに記載の画素回路である複数の画素回路とを含む電気光学装置に関係する。
【００３０】
また本発明の他の態様では、前記複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路が、各々、前記複数の画素のうちの第１の画素、第２の画素、第３の画素、第４の画素を駆動し、前記第１の画素回路と前記第２の画素回路が、第１の線対称ラインに対して線対称に配置され、前記第３の画素回路と前記第４の画素回路が、前記第１の線対称ラインに対して線対称に配置され、前記第１の画素回路と前記第３の画素回路が、前記第１の線対称ラインに直交する第２の線対称ラインに対して線対称に配置され、前記第２の画素回路と前記第４の画素回路が、前記第２の線対称ラインに対して線対称に配置されてもよい。
【００３１】
このように第１、第２の線対称ラインを基準とした線対称配置を行うことで、各画素回路間において重なる部分を共用することなどが可能になる。従って、画素回路の第１の方向や第１の方向に直交する第２の方向での幅を実質的に縮小化することが可能になる。
【００３２】
また本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の画素回路の構成例。
【図２】本実施形態の画素回路の詳細な構成例。
【図３】本実施形態の画素回路の更に詳細な構成例。
【図４】画素回路のレイアウト配置例。
【図５】画素回路の第１のメタル層のレイアウト配線例。
【図６】画素回路の第２のメタル層のレイアウト配線例。
【図７】画素回路の第３のメタル層のレイアウト配線例。
【図８】複数の画素回路のレイアウト配置例。
【図９】第１の線対称ラインを基準とした線対称配置の説明図。
【図１０】第２の線対称ラインを基準とした線対称配置の説明図。
【図１１】等間隔のサブフレーム駆動についての説明図。
【図１２】電気光学装置の回路装置の構成例。
【図１３】電気光学装置の構成例。
【図１４】本実施形態の動作を説明するための信号波形例。
【図１５】電子機器の構成例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．画素回路の構成
図１に本実施形態の画素回路の構成例を示す。本実施形態の画素回路は、電気光学装置の画素を駆動する回路であり、ラッチ部１０を含む。また出力回路３０を含むことができる。
【００３６】
液晶表示装置や有機ＥＬ装置等の電気光学装置の各画素は、例えば液晶素子等の電気光学素子ＣＥＬと画素電極ＥＰＸを有する。画素電極ＥＰＸは、複数の画素に対して共通の電極である対向電極ＥＣＭ（コモン電極）に対向している。そして液晶素子等の電気光学素子は、例えば画素電極ＥＰＸと対向電極ＥＣＭの間に設けられ、画素回路は、駆動データ信号を画素電極ＥＰＸに出力して画素を駆動する。
【００３７】
ラッチ部１０は、第１のラッチ回路１１と第２のラッチ回路１２を含む。第１のラッチ回路１１は、画素を駆動するためのデータ信号（画像データ）をラッチして記憶する。第２のラッチ回路１２は、第１のラッチ回路１１に接続され、第１のラッチ回路１１から転送されるデータ信号（第１のラッチ回路１１にラッチされた画像データ）をラッチして記憶する。
【００３８】
出力回路３０は、画素を駆動するための駆動データ信号を画素に対して出力する。具体的には、第２のラッチ回路１２からのラッチデータ信号に基づく駆動データ信号を、画素（画素電極）に出力する。
【００３９】
図２に本実施形態の画素回路の詳細な構成例を示す。図２では、図１のラッチ部１０、出力回路３０に加えて、更にセレクター２０が設けられている。また第１、第２のラッチ回路１１、１２の詳細な構成例が示されている。なお本実施形態の画素回路は図２の構成に限定されず、その構成要素の一部（例えばセレクター）を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００４０】
第１のラッチ回路１１は、第１のトランスファーゲートＴＧ１、帰還用の第１のクロックドインバーター回路ＣＩＶ１、第１のインバーター回路ＩＶ１を含む。
【００４１】
トランスファーゲートＴＧ１は、データ信号ＳＤＡの入力ノードＮＤと第１のノードＮ１との間に設けられる。このトランスファーゲートＴＧ１は、並列接続された第１のＰ型トランジスターＴＰ１及び第１のＮ型トランジスターＴＮ１により構成される。例えば、Ｐ型トランジスターＴＰ１とＮ型トランジスターＴＮ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰ１のゲートには、負論理の走査信号ＸＳＧ（負論理のゲート信号）が入力され、Ｎ型トランジスターＴＮ１のゲートには、正論理の走査信号ＳＧ（正論理のゲート信号）が入力される。なお信号名に付される「Ｘ」は負論理の信号であることを意味する。
【００４２】
クロックドインバーター回路ＣＩＶ１は、第２のノードＮ２を入力ノードとし、第１のノードＮ１を出力ノードとする。このクロックドインバーター回路ＣＩＶ１は、直列接続された第２のＰ型トランジスターＴＰ２、第３のＰ型トランジスターＴＰ３、第３のＮ型トランジスターＴＮ３及び第２のＮ型トランジスターＴＮ２により構成される。例えばＰ型トランジスターＴＰ２、ＴＰ３は、高電位側電源であるＶＤＤのノードと第１のノードＮ１との間に設けられ、Ｎ型トランジスターＴＮ３、ＴＮ２は、第１のノードＮ１と低電位側電源であるＶＳＳのノードとの間に設けられる。またトランジスターＴＰ３、ＴＮ３のゲートには第２のノードＮ２が接続され、トランジスターＴＰ２、ＴＮ２のゲートには、各々、走査信号ＳＧ、ＸＳＧが入力される。なおクロックドインバーター回路は図２に示す構成に限定されず、トランジスターの接続関係や個数などを図２とは異ならせるなどの種々の変形実施が可能である。
【００４３】
インバーター回路ＩＶ１は、第１のノードＮ１を入力ノードとし、第２のノードＮ２を出力ノードとする。このインバーター回路ＩＶ１は、直列接続された第４のＰ型トランジスターＴＰ４及び第４のＮ型トランジスターＴＮ４により構成される。例えばＰ型トランジスターＴＰ４は、ＶＤＤのノードと第２のノードＮ２との間に設けられ、Ｎ型トランジスターＴＮ４は、第２のノードＮ２とＶＳＳのノードとの間に設けられ、ＴＰ４、ＴＮ４のゲートには第１のノードＮ１が接続される。なおインバーター回路ＩＶ１は、クロックドインバーター回路の構成であってもよい。
【００４４】
第２のラッチ回路１２は、第２のトランスファーゲートＴＧ２、帰還用の第２のクロックドインバーター回路ＣＩＶ２、第２のインバーター回路ＩＶ２を含む。
【００４５】
トランスファーゲートＴＧ２は、第２のノードＮ２と第３のノードＮ３との間に設けられる。このトランスファーゲートＴＧ２は、並列接続された第５のＰ型トランジスターＴＰ５及び第５のＮ型トランジスターＴＮ５により構成される。これらのトランジスターＴＰ５、ＴＮ５は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰ５のゲートには、負論理のサブフレーム同期信号ＸＳＦが入力され、Ｎ型トランジスターＴＮ５のゲートには、正論理のサブフレーム同期信号ＳＦが入力される。なお走査信号ＳＧ、ＸＳＧ、サブフレーム同期信号ＳＦ、ＸＳＦの詳細については後述する。
【００４６】
クロックドインバーター回路ＣＩＶ２は、第４のノードＮ４を入力ノードとし、第３のノードＮ３を出力ノードとする。このクロックドインバーター回路ＣＩＶ２は、直列接続された第６のＰ型トランジスターＴＰ６、第７のＰ型トランジスターＴＰ７、第７のＮ型トランジスターＴＮ７及び第８のＮ型トランジスターＴＮ８により構成される。例えばＰ型トランジスターＴＰ６、ＴＰ７は、ＶＤＤのノードと第３のノードＮ３との間に設けられ、Ｎ型トランジスターＴＮ７、ＴＮ６は、第３のノードＮ３とＶＳＳのノードとの間に設けられる。またトランジスターＴＰ７、ＴＮ７のゲートには第４のノードＮ４が接続され、トランジスターＴＰ６、ＴＮ６のゲートには、各々、サブフレーム同期信号ＳＦ、ＸＳＦが入力される。
【００４７】
インバーター回路ＩＶ２は、第３のノードＮ３を入力ノードとし、第４のノードＮ４を出力ノードとする。このインバーター回路ＩＶ２は、直列接続された第８のＰ型トランジスターＴＰ８及び第８のＮ型トランジスターＴＮ８により構成される。例えばＰ型トランジスターＴＰ８はＶＤＤのノードと第４のノードＮ４との間に設けられ、Ｎ型トランジスターＴＮ８は、第４のノードＮ４とＶＳＳのノードとの間に設けられ、ＴＰ８、ＴＮ８のゲートには第３のノードＮ３が接続される。なおインバーター回路ＩＶ２は、クロックドインバーター回路の構成であってもよい。
【００４８】
セレクター２０は、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいて制御される。そしてオン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦのいずれかを選択して出力する。即ち、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいて波形信号ＳＯＮ、ＳＯＦＦのいずれかを選択して、信号ＳＬＱとして出力回路３０に出力する。そして出力回路３０は、この信号ＳＬＱを受け、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱに基づく駆動データ信号ＳＤＲを、画素（画素電極）に出力する。
【００４９】
図３に本実施形態の画素回路の更に詳細な構成例を示す。図３では、セレクター２０、出力回路３０の詳細な構成例が示されている。なおセレクター２０、出力回路３０の構成は図３に示す構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００５０】
図３に示すようにセレクター２０は、セレクター用のトランスファーゲートＴＧＳ１、トランスファーゲートＴＧＳ２を含む。
【００５１】
トランスファーゲートＴＧＳ１は、オン駆動用波形信号ＳＯＮ（オン駆動電圧）の入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にトランスファーゲートＴＧＳ１はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にオフになる。
【００５２】
トランスファーゲートＴＧＳ２は、オフ駆動用波形信号ＳＯＦＦの入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にトランスファーゲートＴＧＳ２はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にオフになる。このようにトランスファーゲートＴＧＳ１とＴＧＳ２は互いに排他的にオン又はオフになる。
【００５３】
出力回路３０は、出力側（出力回路用）のトランスファーゲートＴＧＱ、クロックドインバーター回路ＣＩＶＱを含む。また抵抗ＲＰ、第１のダイオードＤＩ１、第２のダイオードＤＩ２を含む。
【００５４】
トランスファーゲートＴＧＱは、所与の信号ＴＩＮが入力される信号ノード（又は所与の信号ＴＱが出力される信号ノード）と、クロックドインバーター回路ＣＩＶＱ（広義にはバッファー回路）の出力ノードＮＣＱとの間に設けられる。このトランスファーゲートＴＧ３は、並列接続された第１の出力側Ｐ型トランジスターＴＰＱ１及び第１の出力側Ｎ型トランジスターＴＮＱ１により構成される。これらのトランジスターＴＰＱ１、ＴＮＱ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰＱ１のゲートには、負論理のテスト信号ＸＳＴが入力され、Ｎ型トランジスターＴＮＱ１のゲートには、正論理のテスト信号ＳＴが入力される。
【００５５】
クロックドインバーター回路ＣＩＶＱは、直列接続された第２の出力側Ｐ型トランジスターＴＰＱ２、第３の出力側Ｐ型トランジスターＴＰＱ３、第３の出力側Ｎ型トランジスターＴＮＱ３及び第２の出力側Ｎ型トランジスターＴＮＱ２により構成される。そしてクロックドインバーター回路ＣＩＶＱの出力ノードＮＣＱに駆動データ信号ＳＤＲを出力する。Ｐ型トランジスターＴＰＱ３、Ｎ型トランジスターＴＮＱ３のゲートには、セレクター２０の出力信号ＳＬＱが入力される。またＰ型トランジスターＴＰＱ２、Ｎ型トランジスターＴＮＱ２のゲートには、各々、負論理のハイインピーダンス制御信号ＸＳＨＺ、正論理のハイインピーダンス制御信号ＳＨＺが入力される。
【００５６】
抵抗ＲＰは、クロックドインバーター回路ＣＩＶＱ（バッファー回路）の出力ノードＮＣＱと画素回路出力ノードＮＱとの間に設けられる。ダイオードＤＩ１は、ＶＤＤのノードと画素回路出力ノードＮＱとの間に設けられ、ノードＮＱからＶＤＤのノードに向かう方向を順方向とするダイオードである。ダイオードＤＩ２は、ノードＮＱとＶＳＳのノードとの間に設けられ、ＶＳＳのノードからノードＮＱに向かう方向を順方向とするダイオードである。このようなダイオードＤＩ１、ＤＩ２、抵抗ＲＰを設けることで、画素電極からの電荷を、電源ＶＤＤやＶＳＳ側に効率的に逃がすことが可能になる。これにより、出力回路３０のトランジスターＴＰＱ３、ＴＮＱ３等の特性劣化を抑制できるようになる。
【００５７】
次に図３等に示す本実施形態の画素回路の動作について説明する。
【００５８】
まず、走査信号ＳＧ（広義には第１のラッチ信号）がＨレベル（ＸＳＧがＬレベル）になると、トランスファーゲートＴＧ１がオンして、データ信号ＳＤＡが第１のラッチ回路１１にラッチされる。例えばデータ信号ＳＤＡがＨレベル（論理「１」）である場合には、ノードＮ１、Ｎ２は、各々、Ｈレベル、Ｌレベルに設定され、データ信号ＳＤＡがＬレベル（論理「０」）である場合には、ノードＮ１、Ｎ２は、各々、Ｌレベル、Ｈレベルに設定される。この時、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２は信号ＳＧ、ＸＳＧによりオフになるため、ＣＩＶ１はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ１を介したデータ信号ＳＤＡと、クロックドインバーター回路ＣＩＶ１の出力信号とが衝突して、ノードＮ１等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００５９】
次に、走査信号ＳＧがＬレベル（ＸＳＧがＨレベル）になると、トランスファーゲートＴＧ１がオフになると共に、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２がオンになり、ＣＩＶ１が通常の帰還用のインバーター回路として機能する。これによりデータ信号ＳＤＡの電圧レベルが第１のラッチ回路１１にスタティックに保持されるようになる。例えばデータ信号ＳＤＡがＨレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持され、データ信号ＳＤＡがＬレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持されるようになる。
【００６０】
次に、サブフレーム同期信号ＳＦ（広義には第２のラッチ信号）がＨレベル（ＸＳＦがＬレベル）になると、トランスファーゲートＴＧ２がオンして、第１のラッチ回路１１に保持されていたデータ信号が第２のラッチ回路１２に転送されて保持される。この時、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６は信号ＳＦ、ＸＳＦによりオフになるため、ＣＩＶ２はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ２を介したデータ信号と、クロックドインバーター回路ＣＩＶ２の出力信号とが衝突して、ノードＮ３等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００６１】
次に、サブフレーム同期信号ＳＦがＬレベル（ＸＳＦがＨレベル）になると、トランスファーゲートＴＧ２がオフになると共に、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６がオンになり、ＣＩＶ２が通常の帰還用のインバーター回路として機能する。これにより第１のラッチ回路１１から転送されてきたデータ信号の電圧レベルが第２のラッチ回路１２にスタティックに保持されるようになる。例えば第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＨレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｈレベル、Ｌレベルになる。また第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＬレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｌレベル、Ｈレベルになる。
【００６２】
セレクター２０のトランスファーゲートＴＧＳ１、ＴＧＳ２は、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱにより制御される。そしてラッチデータ信号ＬＴＱがＨレベル（画像データの論理レベルが「１」）である場合には、トランスファーゲートＴＧＳ１がオンになりＴＧＳ２がオフになる。従って、オン駆動用波形信号ＳＯＮが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。一方、データ信号ＬＴＱがＬレベル（画像データの論理レベルが「０」）である場合には、トランスファーゲートＴＧＳ１がオフになりＴＧＳ２がオンになる。従って、オフ駆動用波形信号ＳＯＦＦが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。
【００６３】
また電気光学装置のテスト時（検査時）には、テスト信号ＳＴがＨレベル（ＸＳＴがＬレベル）になり、ハイインピーダンス制御信号ＳＨＺがＬレベル（ＸＨＺがＨレベル）になる。従って、トランスファーゲートＴＧＱがオンになると共にクロックドインバーター回路ＣＩＶＱがハイインピーダンス出力状態に設定される。
【００６４】
従って、テスト時（検査時）において、トランスファーゲートＴＧＱの信号ノードに対してテスト信号を、所与の信号として入力できるようになる。或いはトランスファーゲートＴＧＱの信号ノードから画素の検査結果信号を、所与の信号として出力できるようになる。これにより電気光学装置の効率的なテスト（検査）が可能になる。
【００６５】
以上のように本実施形態によれば、ラッチ回路の誤動作発生等を抑止しながら画素を駆動できる画素回路を提供できる。
【００６６】
例えば前述のスタティックＲＡＭ型のラッチ回路を用いた画素回路では、片チャンネルのＮ型トランジスターにより構成されるスイッチとインバーター回路を用いてラッチ回路を実現している。
【００６７】
しかしながら、スタティックＲＡＭ型のラッチ回路では、データの書き込みラインからＮ型トランジスターのスイッチを介して入力されるデータ信号と、インバーター回路が出力する帰還信号とが信号衝突する構成になり、データ信号により、インバーター回路の出力ノードの電位レベルを強制的に反転させる必要がある。このため、データ信号の書き込みに長い時間を要したり、書き込み時間が足りなくなってデータ信号の書き込みに失敗するなどの問題が生じる。また、Ｎ型トランジスターのスイッチの抵抗値を下げる必要があるため、Ｎ型トランジスターのサイズが大きくなってしまい、画素回路のレイアウト面積を、画素領域のサイズに収めることが困難になる。
【００６８】
また、前述の容量ホールド型のラッチ回路では、トランジスターのリーク電流を考慮したラッチ回路の設計が必要になる。そして、光によるリーク電流の影響を低減するために、キャパシターの容量値を大きくすると、キャパシターを１画素の領域内に形成することが困難になる。またキャパシターを形成するには、そのためのマスクセットが追加になり、製品コストが増加する。また、キャパシターの容量の電位レベルがホールドされた信号により論理回路を動作させると、電位レベルがしきい値電圧以上にシフトした場合に、誤動作が生じるおそれがある。
【００６９】
また、データ信号を入力するためのスイッチを片チャンネルのＮ型トランジスターだけで構成すると、適正な電位レベルの電圧をラッチ回路に書き込むことが難しくなる。この場合に、スイッチを高耐圧のＮ型トランジスターにより形成し、ゲートに高電圧を印加することで適正な電位レベルの電圧をラッチ回路に書き込む手法も考えられる。しかしながら、高耐圧のトランジスターを用いると、画素回路のレイアウト面積が非常に大きくなってしまう。また、テスト信号をＮ型トランジスターのスイッチを介して入力すると、テスト時に高速読み出しができないため、テスト時間が長くなってしまうなどの問題がある。更に、画素の対向電極が揺れた場合に、液晶素子の容量結合によるノイズにより、出力回路のトランジスターが破壊されるおそれもある。
【００７０】
以上のように従来の画素回路では、少ない面積の画素領域の中に多くの回路素子を内蔵させることが難しいという考えから、スイッチを片チャンネルのＮ型トランジスターだけにより構成したり、ラッチ回路のラッチ動作を、強制書き込みや容量保持により実現する手法を採用していた。このような手法の設計による回路は、一時的な開発レベルでは実現できるレベルであるものの、量産性や長期的な信頼性を考慮すると、その実現が難しいという課題がある。
【００７１】
そこで図１〜図３の画素回路では、電位保持のためのキャパシターを使用せずに、各スイッチを、片チャンネルのＮ型トランジスターではなく、Ｐ型トランジスター及びＮ型トランジスターからなる相補型のトランスファーゲートにより実現している。これにより誤動作の発生を抑止できると共に、各スイッチを小さなサイズのトランジスターで構成できるため、画素回路のレイアウト面積を小規模化できる。また、テスト用のスイッチについてもトランスファーゲートを用いることで、テスト時間の短縮が可能になる。また本実施形態では、帰還信号を出力するインバーター回路としてクロックドインバーター回路を用いている。これにより、データ信号と帰還信号の信号衝突が回避され、ラッチ回路の安定動作が実現される。また本実施形態では、画素回路の各回路を、Ｐ型トランジスター及びＮ型トランジスターからなるＣＭＯＳ構成（相補型）の回路で実現している。これにより、ラッチ回路内の各ノードが中間電位レベルに設定されないようになり、ラッチ回路の誤動作発生が抑止される。また画素回路のトランジスターとして、例えば高耐圧トランジスターではなく、通常耐圧（例えば５〜３Ｖ）のトランジスターを用いることが可能になり、画素回路の大規模化を抑止できる。また出力回路の後段に抵抗と２つのダイオードを設けることで、画素の対向電極が揺れることによる容量カップリングノイズにより出力回路のトランジスターが破壊されてしまう事態の発生も抑止できる。
【００７２】
２．レイアウト手法
次に本実施形態の画素回路のレイアウト手法について説明する。なお本実施形態の画素回路のレイアウト手法は以下に説明する手法には限定されず、種々の変形実施が可能である。
【００７３】
図４に本実施形態の画素回路のレイアウト配置例を示す。図４では、トランジスターのソース、ドレイン等を形成する不純物層（ＡＣＴ）と、ゲートを形成するポリシリコン層（ＰＯＬＹ）を示している。また、紙面に向かって縦方向が第１の方向Ｄ１となっており、横方向が第２の方向Ｄ２となっている。また図４では、上側の領域が、Ｎ型ウェル上に形成されるＰ型トランジスターの領域となっており、下側の領域が、Ｐ型ウェル上に形成されるＮ型トランジスター領域となっている。
【００７４】
図４のＢ１に示すように、図３のクロックドインバーター回路ＣＩＶ１を構成するＰ型トランジスターＴＰ２及びＴＰ３と、トランスファーゲートＴＧ１を構成するＰ型トランジスターＴＰ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ２に示すように、クロックドインバーター回路ＣＩＶ１を構成するＮ型トランジスターＴＮ２及びＴＮ３と、トランスファーゲートＴＧ１を構成するＮ型トランジスターＴＮ１が、第１の方向Ｄ１に沿ってレイアウト配置される。具体的には、これらのトランジスターのチャネル領域（ポリシリコン層と不純物層の重複領域）が第１の方向Ｄ１に沿ってレイアウト配置される。
【００７５】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、横方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の横方向（Ｄ２方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００７６】
更に図４ではＢ３に示すように、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ２のドレインとＰ型トランジスターＴＰ３のソースが共通の不純物領域（Ｐ型不純物領域）により形成される。またＢ４に示すように、Ｐ型トランジスターＴＰ３のドレインと、トランスファーゲートＴＧ１のＰ型トランジスターＴＰ１のソースが、共通の不純物領域（Ｐ型不純物領域）により形成される。即ち、１つのＰ型不純物領域に重畳するように、ＴＰ２、ＴＰ３、ＴＰ１のゲートに対応する３つのポリシリコンのパターンが形成されている。同様にＢ５に示すように、クロックドインバーター回路ＣＩＶ１のＮ型トランジスターＴＮ２のドレインと、Ｎ型トランジスターＴＮ３のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。またＢ６に示すように、Ｎ型トランジスターＴＮ３のドレインと、トランスファーゲートＴＧ１のＮ型トランジスターＴＮ１のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。即ち１つのＮ型不純物領域に重畳するように、ＴＮ２、ＴＮ３、ＴＮ１のゲートに対応する３つのポリシリコンのパターンが形成されている。
【００７７】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、縦方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の縦方向（Ｄ１方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。なお、トランジスターのソースは、電源側（ＶＤＤ側、ＶＳＳ側）の不純物領域（拡散領域）であり、ドレインは、出力ノード側の不純物領域である。
【００７８】
また図４ではＢ６に示すように、クロックドインバーター回路ＣＩＶ２を構成するＰ型トランジスターＴＰ６及びＴＰ７と、トランスファーゲートＴＧ２を構成するＰ型トランジスターＴＰ５が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ７に示すように、クロックドインバーター回路ＣＩＶ２を構成するＮ型トランジスターＴＮ６及びＴＮ７と、トランスファーゲートＴＧ２を構成するＮ型トランジスターＴＮ５が、第１の方向Ｄ１に沿ってレイアウト配置される。
【００７９】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ６、ＴＰ７、ＴＰ５、ＴＮ６、ＴＮ７、ＴＮ５を、横方向の狭いスペースに、効率良くコンパクトに配置でき、画素回路の横方向の幅を縮小化できる。
【００８０】
更に図４では、Ｐ型トランジスターＴＰ６のドレインとＰ型トランジスターＴＰ７のソースが共通の不純物領域により形成され、Ｐ型トランジスターＴＰ７のドレインとＰ型トランジスターＴＰ５のソースが共通の不純物領域により形成される。同様に、Ｎ型トランジスターＴＮ６のドレインとＮ型トランジスターＴＮ７のソースが共通の不純物領域により形成され、Ｎ型トランジスターＴＮ７のドレインとＮ型トランジスターＴＮ５のソースが共通の不純物領域により形成される。
【００８１】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ６、ＴＰ７、ＴＰ５、ＴＮ６、ＴＮ７、ＴＮ５を、縦方向の狭いスペースに効率良くコンパクトに配置でき、画素回路の縦方向の幅を縮小化できる。
【００８２】
また図４ではＢ１、Ｂ２に示すように、Ｐ型トランジスターＴＰ２、ＴＰ３、ＴＰ１、Ｎ型トランジスターＴＮ２、ＴＮ３、ＴＮ１が、第１の方向Ｄ１に沿った第１のラインＬ１に沿ってレイアウト配置される。同様にＢ６、Ｂ７に示すように、Ｐ型トランジスターＴＰ６、ＴＰ７、ＴＰ５、Ｎ型トランジスターＴＮ６、ＴＮ７、ＴＮ５が、第１の方向Ｄ１に沿った第２のラインＬ２に沿ってレイアウト配置される。
【００８３】
そしてＢ８、Ｂ９に示すように、図３のインバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４が、第１のラインＬ１と第２のラインＬ２の間にレイアウト配置される。
【００８４】
このようにすれば第１のラインＬ１と第２のラインＬ２の間のスペースを有効活用して、インバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４をレイアウト配置できる。従って、画素回路の横方向や縦方向での幅の増加を最小限に抑えながら、インバーター回路ＩＶ１を効率的にレイアウト配置できる。また、トランスファーゲートＴＧ１やクロックドインバーター回路ＣＩＶ１のトランジスターが配置される第１、第２のラインＬ１、Ｌ２の間に、インバーター回路ＩＶ１のトランジスターをレイアウト配置することで、インバーター回路ＩＶ１の入力や出力に接続される信号線も効率的に配線できるようになる。
【００８５】
また図４ではＦ１に示すように、図３のクロックドインバーター回路ＣＩＶＱを構成するＰ型トランジスターＴＰＱ２及びＴＰＱ３と、トランスファーゲートＴＧＱを構成するＰ型トランジスターＴＰＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＦ２に示すように、クロックドインバーター回路ＣＩＶＱを構成するＮ型トランジスターＴＮＱ２及びＴＮＱ３と、トランスファーゲートＴＧＱを構成するＮ型トランジスターＴＮＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。
【００８６】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、横方向の狭いスペースに、効率良くコンパクトに配置できるため、画素回路の横方向の幅を縮小化できる。
【００８７】
また図４のＦ３、Ｆ４に示すように、Ｐ型トランジスターＴＰＱ２のドレインとＴＰＱ３のソースが共通の不純物領域により形成され、ＴＰＱ３のドレインとＴＰＱ１のソースが共通の不純物領域により形成される。同様にＦ５、Ｆ６に示すように、Ｎ型トランジスターＴＮＱ２のドレインとＴＮＱ３のソースが共通の不純物領域により形成され、ＴＮＱ３のドレインとＴＮＱ１のソースが共通の不純物領域により形成される。
【００８８】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、縦方向の狭いスペースに、第３のラインＬ３に沿って、効率良くコンパクトに配置できるようになり、画素回路の縦方向の幅を縮小化できる。
【００８９】
なお、図３のインバーター回路ＩＶ２を構成するトランジスターＴＰ８、ＴＮ８と、セレクター２０のトランスファーゲートＴＧＳ１、ＴＧＳ２を構成するトランジスターＴＰＳ１、ＴＰＳ２、ＴＮＳ１、ＴＮＳ２は、第２のラインＬ２と第３のラインＬ３の間にレイアウト配置される。このようにすることで、信号線も効率的に配線できるようになり、画素回路のレイアウト面積を更に小規模化できる。
【００９０】
なお図３の抵抗ＲＰは、Ｃ１に示すようにＰ型トランジスターＴＰＱ３のドレイン（ＴＰＱ１のソース）を延在形成したＰ型不純物領域と、Ｃ２に示すようにＮ型トランジスターＴＮＱ３のドレイン（ＴＮＱ１のソース）を延在形成したＮ型不純物領域とにより形成される。例えばＣ１では、第１の方向Ｄ１に直交する第２の方向Ｄ２に沿って、Ｐ型トランジスターＴＰＱ３とＮ型トランジスターＴＮＱ３のドレインが延在形成されて、この延在形成部分により抵抗ＲＰ（拡散抵抗）が実現される。
【００９１】
そしてダイオードＤＩ１は、Ｃ１に示すＰ型不純物領域をアノードとし、Ｃ３に示す電位安定化用Ｎ型不純物領域及びこの電位安定化用Ｎ型不純物領域が形成されるＮ型ウェルをカソードとするダイオードとなる。ここでＣ３に示す電位安定化用Ｎ型不純物領域は、Ｃ１に示す延在形成されたＰ型不純物領域に対向すると共に、ＶＤＤノードに接続される。
【００９２】
またダイオードＤＩ２は、Ｃ２に示すＮ型不純物領域をカソードとし、Ｃ４に示す電位安定化用Ｐ型不純物領域及びこの電位安定化用Ｐ型不純物領域が形成されるＰ型ウェルをアノードとするダイオードとなる。ここでＣ４に示す電位安定化用Ｐ型不純物領域は、Ｃ２に示す延在形成されたＮ型不純物領域に対向すると共に、ＶＳＳノードに接続される。
【００９３】
図５は、図４の不純物層（ＡＣＴ）、ポリシリコン層（ＰＯＬＹ）に加えて、第１のメタル層（ＭＥＴ１）の配線が示されるレイアウト配置例である。ここでメタル層は例えばアルミ層である。図５に示すように、トランジスター間を接続する信号線の大部分は第１のメタル層で形成される。
【００９４】
図６は、画素回路の第２のメタル層（ＭＥＴ２）のレイアウト配線例である。図６では第２のメタル層で形成される信号線が第２の方向Ｄ２に沿って配線されている。具体的には、走査信号ＳＧ、ＸＳＧ、テスト信号ＸＴ、ＸＳＴの信号線が、第２のメタル層で形成されて第２の方向Ｄ２に沿って横方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【００９５】
図７は、画素回路の第３のメタル層（ＭＥＴ３）のレイアウト配線例である。図７では第３のメタル層で形成される信号線が第１の方向Ｄ１に沿って配線されている。具体的には、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線が、第３のメタル層で形成されて第１の方向Ｄ１に沿って縦方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【００９６】
本実施形態では、同じ走査線に接続される画素回路及び対応する画素は、第２の方向Ｄ２に沿って配置される。そして同じ走査線に接続される画素回路に対して、図６のように第２の方向Ｄ２に沿って第２のメタル層で配線される信号線から、走査信号ＳＧ、ＸＳＧが供給される。テスト信号ＳＴ、ＸＳＴも同様である。
【００９７】
一方、同じデータ線に接続される画素回路及び対応する画素は、第１の方向Ｄ１に沿って配置される。そして同じ信号線に接続される画素回路に対して、図７のように第１の方向Ｄ１に沿って第３のメタル層で配線されるデータ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線から信号が供給される。なお、ＶＤＤ、ＶＳＳの電源線は、電源補強のために、図６に示すように第２の方向Ｄ２に沿って配線されると共に図７に示すように第１の方向Ｄ１に沿っても配線される。
【００９８】
以上のように、第２、第３のメタル層で形成された信号線を配線することで、画素の配列状態に応じた適正で効率的な信号線のレイアウト配線を実現できる。
【００９９】
また本実施形態の画素回路が適用される電気光学装置（電気光学パネル）は、複数の画素と、複数の画素の各画素を各画素回路が駆動する複数の画素回路を有する。そして、これらの複数の画素回路（及び複数の画素）は例えば図８にようにレイアウト配置される。
【０１００】
例えば図８において、複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路を、各々、ＣＰＸ１、ＣＰＸ２、ＣＰＸ３、ＣＰＸ４とする。これらの第１、第２、第３、第４の画素回路ＣＰＸ１、ＣＰＸ２、ＣＰＸ３、ＣＰＸ４は、各々、第１、第２、第３、第４の画素を駆動する。
【０１０１】
そして図８に示すように、第１の画素回路ＣＰＸ１と第２の画素回路ＣＰＸ２が、第１の線対称ラインＬＳＹ１に対して線対称に配置される。同様に第３の画素回路ＣＰＸ３と第４の画素回路ＣＰＸ４が、第１の線対称ラインＬＳＹ１に対して線対称に配置（ＬＳＹ１を基準として線対称に配置）される。ここで第１の線対称ラインＬＳＹ１は例えば第１の方向Ｄ１に沿ったラインである。
【０１０２】
一方、第１の画素回路ＣＰＸ１と第３の画素回路ＣＰＸ３は、第２の線対称ラインＬＳＹ２に対して線対称に配置される。同様に、第２の画素回路ＣＰＸ２と第４の画素回路ＣＰＸ４が、第２の線対称ラインＬＳＹ２に対して線対称に配置される。ここで第２の線対称ラインＬＳＹ２は、第１の線対称ラインＬＳＹ１に直交するラインであり、例えば第２の方向Ｄ２に沿ったラインである。
【０１０３】
このように第１、第２の線対称ラインＬＳＹ１、ＬＳＹ２を基準とした線対称配置を行うことで、各画素回路間において重なる部分を共用することが可能になる。従って、画素回路の第１の方向Ｄ１や第２の方向Ｄ２での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１０４】
図９は第１の線対称ラインＬＳＹ１に対して線対称に配置される第１、第２の画素回路ＣＰＸ１、ＣＰＸ２のレイアウト配置例を示す図である。なお第３、第４の画素回路ＣＰＸ３、ＣＰＸ４のレイアウト配置も図９と同様になる。
【０１０５】
図９では、例えば図４に示すトランジスターＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のゲートコンタクトが、第１、第２の画素回路ＣＰＸ１、ＣＰＸ２の間で共用されるように、ＣＰＸ１、ＣＰＸ２が配置される。そして共用されるゲートコンタクトを介して、第１の画素回路ＣＰＸ１のトランジスターＴＰ１、ＴＮ１のゲートと第２の画素回路ＣＰＸ２のトランジスターＴＰ１、ＴＮ１のゲートに対して、各々、図６の走査信号ＸＳＧ、ＳＧが供給される。同様に共用されるゲートコンタクトを介して、第１の画素回路ＣＰＸ１のトランジスターＴＰ２、ＴＮ２のゲートと第２の画素回路ＣＰＸ２のトランジスターＴＰ２、ＴＮ２のゲートに対して、各々、走査信号ＳＧ、ＸＳＧが供給される。即ち、前述のように第１の方向Ｄ１に沿って隣り合って配置される第１、第２の画素回路ＣＰＸ１、ＣＰＸ２は、同じ走査線により選択される回路であるため、走査線のゲートコンタクトを共用できる。
【０１０６】
このようにゲートコンタクトを共用することで、画素回路の第２の方向Ｄ２での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１０７】
図１０は第２の線対称ラインＬＳＹ２に対して線対称に配置される第１、第３の画素回路ＣＰＸ１、ＣＰＸ３のレイアウト配置例を示す図である。なお第２、第４の画素回路ＣＰＸ２、ＣＰＸ４のレイアウト配置も図１０と同様になる。
【０１０８】
図１０では、ＶＤＤ（或いはＶＳＳ）の信号線や電位安定化用のＮ型不純物領域（或いは電位安定化用のＰ型不純物領域）が、第１、第３の画素回路ＣＰＸ１、ＣＰＸ３の間で共用されるように、ＣＰＸ１、ＣＰＸ３が配置される。
【０１０９】
このようにすることで、画素回路の第１の方向Ｄ１での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１１０】
以上に説明した本実施形態の画素回路のレイアウト手法によれば、画素回路の第１の方向Ｄ１での幅や第２の方向Ｄ２での幅を小さくすることができ、画素回路を画素領域に対して効率的にレイアウト配置することが可能になる。特に電気光学装置の高画質化が進むと、それにつれて画素領域の面積も小さくなるが、本実施形態の画素回路によれば、このような小さな面積の画素領域に対しても画素回路を形成できるため、高画質化にも対応できる。
【０１１１】
例えば前述の容量ホールド型のラッチ回路を用いた画素回路では、データ信号の入力用のスイッチを片チャンネルのＮ型トランジスターにより構成し、キャパシターに電荷を蓄積することでデータ信号のラッチを実現している。しかしながら、この従来の手法では、Ｎ型トランジスターでのしきい値電圧分の電圧降下やリーク電流による蓄積電荷の減少などにより、誤動作が生じるおそれがある。そして、これを防止するためにスイッチを構成するＮ型トランジスターのサイズやキャパシターのサイズを大きくすると、画素回路のレイアウト面積が増加する。
【０１１２】
この点、本実施形態の画素回路では、データ信号の入力用のスイッチがトランスファーゲートにより構成されると共に、インバーター回路とクロックドインバーター回路の帰還ループによるスタティックなラッチ回路でデータ信号が保持される。従って、しきい値電圧分の電圧降下や光によるリーク電流を原因とする誤動作の発生が抑制され、ラッチ回路の安定動作を実現できる。そして、このような安定動作が実現されるのにもかかわらず、本実施形態によれば、図４に示すようにラッチ回路等を構成するトランジスターのサイズ（ゲート幅、ゲート長）として、例えばデザインルール上の最少サイズを使用できる。しかも、図４のＢ１、Ｂ２、Ｂ６、Ｂ７等に示すようにトランスファーゲートのトランジスターとクロックドインバーター回路のトランジスターが、少ないレイアウト面積で効率的にレイアウト配置される。従って、画素回路のレイアウト面積を最小限に抑えることが可能になり、高画質化により画素領域の面積が小さくなった場合にも、これに対応できるようになる。
【０１１３】
３．サブフレーム駆動
次に本実施形態が適用される電気光学装置（電気光学パネル）の駆動手法の一例として、等間隔のサブフレーム駆動について説明する。
【０１１４】
サブフレーム駆動では、図１１のＡ１に示すように、１フレームを例えば６つのサブフレームＳＦ１〜ＳＦ６に分割する。このサブフレームＳＦ１〜ＳＦ６は、それぞれ期間の長さが等しい等間隔のサブフレームである。
【０１１５】
各サブフレームでは、画素をオン電圧又はオフ電圧で駆動する。なお、図１１では、オン電圧で駆動するサブフレームを網掛けで表す。例えば、オン電圧は、印加電圧に対する液晶の透過率特性において、透過率が最大になる印加電圧である。オフ電圧は、印加電圧に対する液晶の透過率特性において、透過率が最小になる印加電圧である。
【０１１６】
Ａ１に示すように、サブフレームＳＦ１においてオン電圧を印加し、サブフレームＳＦ２〜ＳＦ６においてオフ電圧を印加したとする。この場合、Ａ２に示すように、液晶の応答時間に対してサブフレームの長さが短いため、サブフレームＳＦ１の期間内では透過率は最大にならず、透過率は徐々に上昇していく。そして、その後のサブフレームにおいて透過率は徐々に下降していく。このとき、画素値の階調は、Ａ２に示す透過率曲線の積分値により決まり、積分値が大きいほど高階調に対応する。
【０１１７】
Ａ３に示すように、オン電圧とオフ電圧の組み合わせパターン（以下では、サブフレームパターンと呼ぶ）を変更すると、Ａ４に示すように、サブフレームパターンに応じて透過率曲線の形が変化する。そのため、所望の階調特性が得られるように、各階調に対するサブフレームパターンをあらかじめ設定しておくことで、画像の階調を表示することができる。なお本実施形態では、画素をオン電圧で駆動するサブフレームにおいてオフ電圧で駆動する期間を設け、透過率の応答特性の変化による階調特性の変化を抑制してもよい。
【０１１８】
図１２にサブフレーム駆動を実現する電気光学装置の回路装置の構成例を示す。この回路装置は、波形信号供給回路４０と第１〜第ｋの画素回路５０−１〜５０−ｋ（ｋは自然数）を含む。なお、本実施形態の回路装置は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【０１１９】
画素回路５０−１〜５０−ｋは、駆動データ信号ＳＤＲ１〜ＳＤＲｋを出力して画素６０−１〜６０−ｋの画素電極を駆動する。より具体的には、画素回路５０−１〜５０−ｋは、それぞれラッチ部１０−１〜１０−ｋ、セレクター２０−１〜２０−ｋ、出力回路３０−１〜３０−ｋを含む。なお以下では、画素回路５０−１を例にしてその構成、動作について説明するが、他の画素回路５０−２〜５０−ｋの構成、動作も同様である。
【０１２０】
ラッチ部１０−１は、走査信号ＳＧ（ＸＳＧ）、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ（ＸＳＦ）を受けて、画素６０−１に対応するデータ信号をラッチ（記憶、保持）する。
【０１２１】
セレクター２０−１は、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ラッチ部１０−１に保持されたデータ信号を受けて、信号ＳＬＱ１を出力する。具体的には、セレクター２０−１は、データ信号がオン論理レベルであるサブフレームにおいて、オン駆動用波形信号ＳＯＮを信号ＳＬＱ１として出力する。一方、セレクター２０−１は、データ信号がオフ論理レベルであるサブフレームにおいて、オフ駆動用波形信号ＳＯＦＦを信号ＳＬＱ１として出力する。そして出力回路３０−１は、セレクター２０−１からの信号ＳＬＱ１をバッファリングした信号を、駆動データ信号ＳＤＲ１として、対応する画素６０−１に出力する。
【０１２２】
ここでデータ信号のオン論理レベルとは、画素のオン駆動状態に対応する第１の論理レベルであり、例えば論理レベル「１」である。また、データ信号のオフ論理レベルとは、画素のオフ駆動状態に対応する第２の論理レベルであり、例えば論理レベル「０」である。例えば、ＬＣＯＳ（Liquid Crystal On Silicon）等の液晶表示装置において、画素を光が透過可能な状態に駆動する駆動状態がオン駆動状態であり、画素を光が非透過な状態に駆動する駆動状態がオフ駆動状態である。図１１等で上述したサブフレームパターンは、このオン論理レベルとオフ論理レベルの組み合わせによって表され、各階調データに対応してその組み合わせが設定される。
【０１２３】
波形信号供給回路４０は、オン駆動用波形信号ＳＯＮとオフ駆動用波形信号ＳＯＦＦを出力する。例えば、図示しない温度センサーからの温度検出結果に基づいてこれらの波形信号を生成して出力する。また、波形信号供給回路４０は、対向電極駆動信号ＶＣＯＭ（対向電極駆動電圧）を出力して、画素６０−１〜６０−ｋの対向電極を駆動する。
【０１２４】
波形信号供給回路４０が出力するオン駆動用波形信号ＳＯＮ（オン駆動用波形電圧）は、データ信号のオン論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。またオフ駆動用波形信号ＳＯＦＦ（オフ駆動用波形電圧）は、データ信号のオフ論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。そして、この駆動データ信号の電圧波形と、対向電極駆動信号の電圧波形によって、画素６０−１に印加される電圧波形が決まる。
【０１２５】
４．電気光学装置
図１３に本実施形態の画素回路が用いられる電気光学装置の構成例を示す。この電気光学装置は、電気光学パネル４００（狭義には液晶表示パネル）、走査信号出力回路４１０、データ信号出力回路４２０、表示コントローラー４３０、波形信号供給回路４４０を含み、いわゆる面順次のデジタル駆動を実現する。なお本実施形態の電気光学装置は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【０１２６】
電気光学パネル４００は、表示画像を表示するための複数の画素と、その複数の画素を駆動する複数の画素回路を含む。この画素回路には、走査信号、データ信号、駆動用波形信号ＳＯＮ、ＳＯＦＦ、対向電極駆動信号ＶＣＯＭ、サブフレーム同期信号ＳＦが入力される。１つの画素には例えば１つの画素回路が対応し、その画素と画素回路が、走査線（ゲート線）とデータ線に沿ってマトリックス状に配置される。例えば、走査信号ＳＧ１のラインとデータ信号ＳＤＡ１のラインの交点には、画素ＰＸ１１とＰＸ１１を駆動する画素回路ＣＰＸ１１が配置される。
【０１２７】
表示コントローラー４３０は、外部のホストコントローラー等からのデータ転送用クロック信号ＤＣＫ、データ信号ＤＡＴＡ、その他の制御信号を受けて、電気光学装置の各構成要素を制御し、電気光学装置の表示制御を行う。また、表示コントローラー４３０は、データ信号ＤＡＴＡに基づいて等間隔サブフレーム駆動用のデータ信号を生成する。すなわち、データ信号ＤＡＴＡの階調データを、オン論理レベルとオフ論理レベルの組み合わせであるサブフレームパターンに変換する。
【０１２８】
走査信号出力回路４１０は、電気光学パネル４００に対して走査信号ＳＧ１〜ＳＧｍ（ｍは自然数）を供給する。走査信号ＳＧ１〜ＳＧｍ（ゲート信号）は、画素回路によりデータ信号ＳＤＡ１〜ＳＤＡｎが取り込まれる走査線（ゲート線）を選択（指示）するための信号である。走査信号出力回路４１０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦ等が入力される。
【０１２９】
データ信号出力回路４２０は、電気光学パネル４００に対してデータ信号ＳＤＡ１〜ＳＤＡｎを供給する。データ信号ＳＤＡ１〜ＳＤＡｎは、各データ線上の画素に対応する等間隔サブフレーム駆動用のデータ信号である。データ信号出力回路４２０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦやサブフレームパターンに変換されたデータ信号等が入力される。
【０１３０】
波形信号供給回路４４０は、電気光学パネル４００に対して、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、対向電極駆動信号ＶＣＯＭを供給する。波形信号供給回路４４０には、図示しない温度センサーからの温度検出結果や、表示コントローラー４３０からの信号（サブフレーム同期信号、水平同期信号カウント値、サブフレーム同期信号カウント値等）が入力される。
【０１３１】
図１３の電気光学装置は、例えばＬＣＯＳ（広義には、液晶表示装置）により構成される。ＬＣＯＳとは、シリコン基板（広義には、半導体基板）に画素回路や、配線層、反射電極（画素電極）、液晶層、対向電極が積層されて形成された液晶表示装置である。シリコン基板には、波形信号供給回路４４０等の周辺回路も集積される。ＬＣＯＳは、反射型の液晶表示装置であり、透明な対向電極側から入射された光が液晶層を通過して反射電極により反射され、その反射光が再び液晶層を通過して出射される。表示画像は、その出射光がスクリーン等に投影されることで得られる。
【０１３２】
図１４に本実施形態の動作を説明するための信号波形例を示す。図１４には、サブフレーム同期信号ＳＦ、走査信号ＳＧ１〜ＳＧｍ、データ信号ＳＤＡの信号波形例が示されている。
【０１３３】
図１４のＥ１に示すように、走査信号ＳＧ１がＨレベル（アクティブ）になると、図３のトランスファーゲートＴＧ１がオンになり、クロックドインバーター回路ＣＩＶ１がハイインピーダンス出力状態となり、データ信号ＳＤＡが第１のラッチ回路１１に取り込まれる。そしてＥ２に示すように、走査信号ＳＧ１がＬレベル（非アクティブ）になると、トランスファーゲートＴＧ１がオフになり、クロックドインバーター回路ＣＩＶ１が出力状態となり、取り込まれたデータ信号が第１のラッチ回路１１にホールドされる。
【０１３４】
そして、１画面分の走査線が選択された後に、Ｅ３に示すようにサブフレーム同期信号ＳＦがＨレベル（アクティブ）になると、トランスファーゲートＴＧ２がオンになり、クロックドインバーター回路ＣＩＶ２がハイインピーダンス出力状態となり、第１のラッチ回路１１にラッチされていたデータ信号が第２のラッチ回路１２に転送されて取り込まれる。そしてＥ４に示すように、サブフレーム同期信号ＳＦがＬレベルになると、トランスファーゲートＴＧ２がオフになり、クロックドインバーター回路ＣＩＶ２が出力状態となり、取り込まれたデータ信号が第２のラッチ回路１２にホールドされる。
【０１３５】
以上のように本実施形態をサブフレーム駆動に適用した場合には、図１１に示すようにフレームが複数のサブフレームに分割される。そして複数のサブフレームの各サブフレームにおいて、図１４に示すように電気光学装置の複数の走査線の各走査線が順次選択される。
【０１３６】
そして図３の画素回路のトランスファーゲートＴＧ１と、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ３及びＮ型トランジスターＴＮ３は、走査信号ＳＧに基づいて、オン・オフ制御される。この走査信号ＳＧは、複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブ（Ｈレベル）になる信号である。
【０１３７】
一方、画素回路のトランスファーゲートＴＧ２とクロックドインバーター回路ＣＩＶ２のＰ型トランジスターＴＰ６及びＮ型トランジスターＴＮ６は、サブフレーム同期信号ＳＦに基づいてオン・オフ制御される。このサブフレーム同期信号ＳＦは、各サブフレームに同期してアクティブになる信号（サブフレームの開始に同期してアクティブになる信号）である。
【０１３８】
以上のようにすることで本実施形態の画素回路を有する電気光学装置にサブフレーム駆動を適用して、電気光学パネルを駆動できようになる。
【０１３９】
５．電子機器
図１５に、本実施形態の電気光学装置が適用される電子機器の構成例を示す。この電子機器は、電気光学装置５００、コントローラー５１０（ホストコントローラー）、処理部５２０、記憶部５３０、Ｉ／Ｆ部（外部インターフェース部）５４０を含む。なお、本実施形態の電子機器は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４０】
この電子機器では、Ｉ／Ｆ部５４０を介して画像データや動画データが入力される。入力された画像データや動画データは記憶部５３０に記憶される。処理部５２０は、記憶部５３０からの画像データや動画データの処理を行う。例えば、処理部５２０は、階調補正処理や、画質を改善するための処理、データ形式を変換する処理等を行う。処理部５２０は、処理後のデータを電気光学装置５００に出力し、電気光学装置５００は、そのデータに基づいて上述の等間隔のサブフレーム駆動等により画像表示を行う。コントローラー５１０は、例えばＭＰＵにより構成され、上記の処理の制御を行う。
【０１４１】
以上の構成によれば、液晶プロジェクター、プロジェクション方式のテレビジョン装置、３Ｄプロジェクター等の種々の電子機器を実現できる。
【０１４２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（バッファー回路、電気光学装置等）と共に記載された用語（クロックドインバーター回路、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また画素回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４３】
ＴＧ１、ＴＧ２、ＴＧＳ１、ＴＧＳ２、ＴＧＱ トランスファーゲート、
ＣＩＶ１、ＣＩＶ２、ＣＩＶＱ クロックドインバーター回路、
ＩＶ１、ＩＶ２ インバーター回路、ＲＰ 抵抗、ＤＩ１、ＤＩ２ ダイオード、
ＳＤＡ、ＳＤＡ１〜ＳＤＡｎ データ信号、ＳＧ、ＸＳＧ、ＳＧ１〜ＳＧｍ 走査信号、
ＳＤＲ、ＳＤＲ１〜ＳＤＲｋ 駆動データ信号、
ＳＯＮ オン駆動用波形信号、ＳＯＦＦ オフ駆動用波形信号、
ＳＦ、ＸＳＦ サブフレーム同期信号、
ＳＴ ＸＳＴ テスト信号、ＳＨＺ、ＸＳＨＺ ハイインピーダンス制御信号、
１０、１０−１〜１０−ｋ ラッチ部、
１１ 第１のラッチ回路、１２ 第２のラッチ回路、
２０、２０−１〜２０−ｋ セレクター、３０、３０−１〜３０−ｋ 出力回路、
４０ 波形信号供給回路、５０−１〜５０−ｋ 画素回路、６０−１〜６０−ｋ 画素、
４１０ 走査信号出力回路、４２０ データ信号出力回路、
４３０ 表示コントローラー、４４０ 波形信号供給回路、
５００ 電気光学装置、５１０ コントローラー、５２０ 処理部、
５３０ 記憶部、５４０ Ｉ／Ｆ部（外部インターフェース部）
【技術分野】
【０００１】
本発明は、画素回路、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶装置（ＬＣＤ）などの電気光学装置の画素を駆動する画素回路の従来技術としては特許文献１、２に開示される技術が知られている。
【０００３】
特許文献１の従来技術では、複数の画素に対応して複数の画素回路が設けられ、各画素回路には、スタティックＲＡＭ（スタティック・ランダムアクセスメモリー）型のラッチ回路が設けられる。そしてスタティックＲＡＭ型のラッチ回路に保持されたデータ信号（画像データ）に基づく駆動データ信号が、所定タイミングで一斉に全画素回路から全画素に転送される。
【０００４】
特許文献２の従来技術では、片チャンネルのＮ型トランジスターとキャパシターにより構成される容量ホールド型のラッチ回路が各画素回路に設けられる。この容量ホールド型のラッチ回路では、そのキャパシターに電荷を保持することでデータ信号をラッチしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４２１６号公報
【特許文献２】特開２００５−３５２４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のようなスタティックＲＡＭ型のラッチ回路を用いて、画素回路を設計すると、データ信号の書き込みに長時間を要したり、書き込み時間が足りなくなってデータ信号の書き込みに失敗するなどの課題があることが判明した。
【０００７】
また、特許文献２のような容量ホールド型のラッチ回路では、トランジスターのリーク電流を考慮したラッチ回路の設計が必要になる。そして、リーク電流の影響を低減するために、キャパシターの容量値を大きくすると、キャパシターを１画素内に形成することが難しくなってしまうという課題がある。
【０００８】
本発明の幾つかの態様によれば、ラッチ回路の誤動作発生等を抑止しながら画素を駆動できる画素回路、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電気光学装置の画素を駆動する画素回路であって、前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含み、前記第１のラッチ回路は、前記データ信号の入力ノードと第１のノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成される第１のトランスファーゲートと、第２のノードを入力ノードとし、前記第１のノードを出力ノードとし、直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成される帰還用の第１のクロックドインバーター回路と、前記第１のノードを入力ノードとし、前記第２のノードを出力ノードとし、直列接続された第４のＰ型トランジスター及び第４のＮ型トランジスターにより構成される第１のインバーター回路とを含み、前記第２のラッチ回路は、前記第２のノードと第３のノードとの間に設けられ、並列接続された第５のＰ型トランジスター及び第５のＮ型トランジスターにより構成される第２のトランスファーゲートと、第４のノードを入力ノードとし、前記第３のノードを出力ノードとし、直列接続された第６のＰ型トランジスター、第７のＰ型トランジスター、第７のＮ型トランジスター及び第６のＮ型トランジスターにより構成される帰還用の第２のクロックドインバーター回路と、前記第３のノードを入力ノードとし、前記第４のノードを出力ノードとし、直列接続された第８のＰ型トランジスター及び第８のＮ型トランジスターにより構成される第２のインバーター回路とを含む画素回路に関係する。
【００１０】
本発明の一態様では、画素回路は第１、第２のラッチ回路を有する。そして第１、第２の各ラッチ回路は、トランスファーゲートとクロックドインバーター回路とインバーター回路を有する。これらの各回路はＰ型トランジスターとＮ型トランジスターにより構成される相補型の回路となり、これらの相補的な回路により帰還ループが構成される。このように画素回路の各回路を相補型な回路で構成することで、ラッチ回路内の各ノードが中間電位レベルに設定される事態を抑止でき、ラッチ回路の誤動作発生等を抑止できる。また帰還信号を出力するインバーター回路としてクロックドインバーター回路を用いることで、データ信号と帰還信号の信号衝突が抑止され、ラッチ回路の安定動作を実現できる。従って、ラッチ回路の誤動作発生を抑止しながら画素を駆動できる画素回路の提供が可能になる。
【００１１】
また本発明の一態様では、前記第１のクロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＰ型トランジスターが、第１の方向に沿って配置され、前記第１のクロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＮ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００１２】
このようなレイアウト配置にすれば、第１のクロックドインバーター回路や第１のトランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、例えば第１の方向に直交する方向を第２の方向とした場合に、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１３】
また本発明の一態様では、前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されてもよい。
【００１４】
このように隣り合うトランジスターのドレインとソースを共用するレイアウト配置にすれば、例えば画素回路の第１の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１５】
また本発明の一態様では、前記第２のクロックドインバーター回路を構成する前記第６のＰ型トランジスター及び前記第７のＰ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＰ型トランジスターが、前記第１の方向に沿って配置され、前記第２のクロックドインバーター回路を構成する前記第６のＮ型トランジスター及び前記第７のＮ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＮ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００１６】
このようなレイアウト配置にすれば、第２のクロックドインバーター回路や第２のトランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１７】
また本発明の一態様では、前記第６のＰ型トランジスターのドレインと前記第７のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＰ型トランジスターのドレインと前記第５のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第６のＮ型トランジスターのドレインと前記第７のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＮ型トランジスターのドレインと前記第５のＮ型トランジスターのソースが共通の不純物領域により形成されてもよい。
【００１８】
このように隣り合うトランジスターのドレインとソースを共用するレイアウト配置にすれば、例えば画素回路の第１の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００１９】
また本発明の一態様では、前記第２のＰ型トランジスター、前記第３のＰ型トランジスター、前記第１のＰ型トランジスター、前記第２のＮ型トランジスター、第３のＮ型トランジスター、前記第１のＮ型トランジスターが、前記第１の方向に沿った第１のラインに沿って配置され、前記第６のＰ型トランジスター、前記第７のＰ型トランジスター、前記第５のＰ型トランジスター、前記第６のＮ型トランジスター、第７のＮ型トランジスター、前記第５のＮ型トランジスターが、前記第１の方向に沿った第２のラインに沿って配置され、前記第１のインバーター回路を構成する前記第４のＰ型トランジスター及び前記第４のＮ型トランジスターが、前記第１のラインと前記第２のラインの間に配置されてもよい。
【００２０】
このようにすれば第１のラインと第２のラインの間のスペースを有効活用して、第１のインバーター回路を構成する第４のＰ型トランジスター及び第４のＮ型トランジスターをレイアウト配置できる。従って、第１のインバーター回路の効率的なレイアウト配置を実現できる。
【００２１】
また本発明の一態様では、前記第２のラッチ回路からのラッチデータ信号に基づく駆動データ信号を、前記画素に出力する出力回路を含み、前記出力回路は、所与の信号が入力又は出力される信号ノードと前記出力回路の出力ノードとの間に設けられ、並列接続された第１の出力側Ｐ型トランジスター及び第１の出力側Ｎ型トランジスターにより構成される出力側トランスファーゲートと、直列接続された第２の出力側Ｐ型トランジスター、第３の出力側Ｐ型トランジスター、第３の出力側Ｎ型トランジスター及び第２の出力側Ｎ型トランジスターにより構成され、前記出力回路の前記出力ノードに前記駆動データ信号を出力する出力側クロックドインバーター回路を含み、前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｐ型トランジスター及び前記第３の出力側Ｐ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｐ型トランジスターが、前記第１の方向に沿って配置され、前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｎ型トランジスター及び前記第３の出力側Ｎ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｎ型トランジスターが、前記第１の方向に沿って配置されてもよい。
【００２２】
このようなレイアウト配置にすれば、出力側クロックドインバーター回路や出力側トランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００２３】
また本発明の一態様では、テスト時において、前記出力側トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記出力側トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されてもよい。
【００２４】
このようにすれば、例えばテスト時において、出力側トランスファーゲートの信号ノードに対して、テスト信号を所与の信号として入力したり、出力側トランスファーゲートの信号ノードから、画素の検査結果信号を所与の信号として出力できるようになる。
【００２５】
また本発明の一態様では、１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、前記第１のトランスファーゲートと、前記第１のクロックドインバーターの前記第３のＰ型トランジスター及び前記第３のＮ型トランジスターは、前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、オン・オフ制御され、前記第２のトランスファーゲートと、前記第２のクロックドインバーターの前記第６のＰ型トランジスター及び前記第６のＮ型トランジスターは、前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、オン・オフ制御されてもよい。
【００２６】
このようにすれば、サブフレーム駆動手法による電気光学装置の駆動が可能になる。
【００２７】
また本発明の一態様では、前記第２のラッチ回路からのラッチデータ信号に基づいて制御され、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して出力するセレクターを含み、前記セレクターは、前記オン駆動用波形信号の入力ノードと前記セレクターの出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第１のセレクター用トランスファーゲートと、前記オフ駆動用波形信号の入力ノードと前記セレクターの前記出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第２のセレクター用トランスファーゲートを含んでもよい。
【００２８】
このようにすれば、第２のラッチ回路からのラッチデータ信号に基づいて、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して、駆動データ信号として画素に対して供給できるようになる。
【００２９】
また本発明の他の態様は、複数の画素と、各画素回路が上記のいずれかに記載の画素回路である複数の画素回路とを含む電気光学装置に関係する。
【００３０】
また本発明の他の態様では、前記複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路が、各々、前記複数の画素のうちの第１の画素、第２の画素、第３の画素、第４の画素を駆動し、前記第１の画素回路と前記第２の画素回路が、第１の線対称ラインに対して線対称に配置され、前記第３の画素回路と前記第４の画素回路が、前記第１の線対称ラインに対して線対称に配置され、前記第１の画素回路と前記第３の画素回路が、前記第１の線対称ラインに直交する第２の線対称ラインに対して線対称に配置され、前記第２の画素回路と前記第４の画素回路が、前記第２の線対称ラインに対して線対称に配置されてもよい。
【００３１】
このように第１、第２の線対称ラインを基準とした線対称配置を行うことで、各画素回路間において重なる部分を共用することなどが可能になる。従って、画素回路の第１の方向や第１の方向に直交する第２の方向での幅を実質的に縮小化することが可能になる。
【００３２】
また本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の画素回路の構成例。
【図２】本実施形態の画素回路の詳細な構成例。
【図３】本実施形態の画素回路の更に詳細な構成例。
【図４】画素回路のレイアウト配置例。
【図５】画素回路の第１のメタル層のレイアウト配線例。
【図６】画素回路の第２のメタル層のレイアウト配線例。
【図７】画素回路の第３のメタル層のレイアウト配線例。
【図８】複数の画素回路のレイアウト配置例。
【図９】第１の線対称ラインを基準とした線対称配置の説明図。
【図１０】第２の線対称ラインを基準とした線対称配置の説明図。
【図１１】等間隔のサブフレーム駆動についての説明図。
【図１２】電気光学装置の回路装置の構成例。
【図１３】電気光学装置の構成例。
【図１４】本実施形態の動作を説明するための信号波形例。
【図１５】電子機器の構成例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．画素回路の構成
図１に本実施形態の画素回路の構成例を示す。本実施形態の画素回路は、電気光学装置の画素を駆動する回路であり、ラッチ部１０を含む。また出力回路３０を含むことができる。
【００３６】
液晶表示装置や有機ＥＬ装置等の電気光学装置の各画素は、例えば液晶素子等の電気光学素子ＣＥＬと画素電極ＥＰＸを有する。画素電極ＥＰＸは、複数の画素に対して共通の電極である対向電極ＥＣＭ（コモン電極）に対向している。そして液晶素子等の電気光学素子は、例えば画素電極ＥＰＸと対向電極ＥＣＭの間に設けられ、画素回路は、駆動データ信号を画素電極ＥＰＸに出力して画素を駆動する。
【００３７】
ラッチ部１０は、第１のラッチ回路１１と第２のラッチ回路１２を含む。第１のラッチ回路１１は、画素を駆動するためのデータ信号（画像データ）をラッチして記憶する。第２のラッチ回路１２は、第１のラッチ回路１１に接続され、第１のラッチ回路１１から転送されるデータ信号（第１のラッチ回路１１にラッチされた画像データ）をラッチして記憶する。
【００３８】
出力回路３０は、画素を駆動するための駆動データ信号を画素に対して出力する。具体的には、第２のラッチ回路１２からのラッチデータ信号に基づく駆動データ信号を、画素（画素電極）に出力する。
【００３９】
図２に本実施形態の画素回路の詳細な構成例を示す。図２では、図１のラッチ部１０、出力回路３０に加えて、更にセレクター２０が設けられている。また第１、第２のラッチ回路１１、１２の詳細な構成例が示されている。なお本実施形態の画素回路は図２の構成に限定されず、その構成要素の一部（例えばセレクター）を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００４０】
第１のラッチ回路１１は、第１のトランスファーゲートＴＧ１、帰還用の第１のクロックドインバーター回路ＣＩＶ１、第１のインバーター回路ＩＶ１を含む。
【００４１】
トランスファーゲートＴＧ１は、データ信号ＳＤＡの入力ノードＮＤと第１のノードＮ１との間に設けられる。このトランスファーゲートＴＧ１は、並列接続された第１のＰ型トランジスターＴＰ１及び第１のＮ型トランジスターＴＮ１により構成される。例えば、Ｐ型トランジスターＴＰ１とＮ型トランジスターＴＮ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰ１のゲートには、負論理の走査信号ＸＳＧ（負論理のゲート信号）が入力され、Ｎ型トランジスターＴＮ１のゲートには、正論理の走査信号ＳＧ（正論理のゲート信号）が入力される。なお信号名に付される「Ｘ」は負論理の信号であることを意味する。
【００４２】
クロックドインバーター回路ＣＩＶ１は、第２のノードＮ２を入力ノードとし、第１のノードＮ１を出力ノードとする。このクロックドインバーター回路ＣＩＶ１は、直列接続された第２のＰ型トランジスターＴＰ２、第３のＰ型トランジスターＴＰ３、第３のＮ型トランジスターＴＮ３及び第２のＮ型トランジスターＴＮ２により構成される。例えばＰ型トランジスターＴＰ２、ＴＰ３は、高電位側電源であるＶＤＤのノードと第１のノードＮ１との間に設けられ、Ｎ型トランジスターＴＮ３、ＴＮ２は、第１のノードＮ１と低電位側電源であるＶＳＳのノードとの間に設けられる。またトランジスターＴＰ３、ＴＮ３のゲートには第２のノードＮ２が接続され、トランジスターＴＰ２、ＴＮ２のゲートには、各々、走査信号ＳＧ、ＸＳＧが入力される。なおクロックドインバーター回路は図２に示す構成に限定されず、トランジスターの接続関係や個数などを図２とは異ならせるなどの種々の変形実施が可能である。
【００４３】
インバーター回路ＩＶ１は、第１のノードＮ１を入力ノードとし、第２のノードＮ２を出力ノードとする。このインバーター回路ＩＶ１は、直列接続された第４のＰ型トランジスターＴＰ４及び第４のＮ型トランジスターＴＮ４により構成される。例えばＰ型トランジスターＴＰ４は、ＶＤＤのノードと第２のノードＮ２との間に設けられ、Ｎ型トランジスターＴＮ４は、第２のノードＮ２とＶＳＳのノードとの間に設けられ、ＴＰ４、ＴＮ４のゲートには第１のノードＮ１が接続される。なおインバーター回路ＩＶ１は、クロックドインバーター回路の構成であってもよい。
【００４４】
第２のラッチ回路１２は、第２のトランスファーゲートＴＧ２、帰還用の第２のクロックドインバーター回路ＣＩＶ２、第２のインバーター回路ＩＶ２を含む。
【００４５】
トランスファーゲートＴＧ２は、第２のノードＮ２と第３のノードＮ３との間に設けられる。このトランスファーゲートＴＧ２は、並列接続された第５のＰ型トランジスターＴＰ５及び第５のＮ型トランジスターＴＮ５により構成される。これらのトランジスターＴＰ５、ＴＮ５は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰ５のゲートには、負論理のサブフレーム同期信号ＸＳＦが入力され、Ｎ型トランジスターＴＮ５のゲートには、正論理のサブフレーム同期信号ＳＦが入力される。なお走査信号ＳＧ、ＸＳＧ、サブフレーム同期信号ＳＦ、ＸＳＦの詳細については後述する。
【００４６】
クロックドインバーター回路ＣＩＶ２は、第４のノードＮ４を入力ノードとし、第３のノードＮ３を出力ノードとする。このクロックドインバーター回路ＣＩＶ２は、直列接続された第６のＰ型トランジスターＴＰ６、第７のＰ型トランジスターＴＰ７、第７のＮ型トランジスターＴＮ７及び第８のＮ型トランジスターＴＮ８により構成される。例えばＰ型トランジスターＴＰ６、ＴＰ７は、ＶＤＤのノードと第３のノードＮ３との間に設けられ、Ｎ型トランジスターＴＮ７、ＴＮ６は、第３のノードＮ３とＶＳＳのノードとの間に設けられる。またトランジスターＴＰ７、ＴＮ７のゲートには第４のノードＮ４が接続され、トランジスターＴＰ６、ＴＮ６のゲートには、各々、サブフレーム同期信号ＳＦ、ＸＳＦが入力される。
【００４７】
インバーター回路ＩＶ２は、第３のノードＮ３を入力ノードとし、第４のノードＮ４を出力ノードとする。このインバーター回路ＩＶ２は、直列接続された第８のＰ型トランジスターＴＰ８及び第８のＮ型トランジスターＴＮ８により構成される。例えばＰ型トランジスターＴＰ８はＶＤＤのノードと第４のノードＮ４との間に設けられ、Ｎ型トランジスターＴＮ８は、第４のノードＮ４とＶＳＳのノードとの間に設けられ、ＴＰ８、ＴＮ８のゲートには第３のノードＮ３が接続される。なおインバーター回路ＩＶ２は、クロックドインバーター回路の構成であってもよい。
【００４８】
セレクター２０は、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいて制御される。そしてオン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦのいずれかを選択して出力する。即ち、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいて波形信号ＳＯＮ、ＳＯＦＦのいずれかを選択して、信号ＳＬＱとして出力回路３０に出力する。そして出力回路３０は、この信号ＳＬＱを受け、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱに基づく駆動データ信号ＳＤＲを、画素（画素電極）に出力する。
【００４９】
図３に本実施形態の画素回路の更に詳細な構成例を示す。図３では、セレクター２０、出力回路３０の詳細な構成例が示されている。なおセレクター２０、出力回路３０の構成は図３に示す構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００５０】
図３に示すようにセレクター２０は、セレクター用のトランスファーゲートＴＧＳ１、トランスファーゲートＴＧＳ２を含む。
【００５１】
トランスファーゲートＴＧＳ１は、オン駆動用波形信号ＳＯＮ（オン駆動電圧）の入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にトランスファーゲートＴＧＳ１はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にオフになる。
【００５２】
トランスファーゲートＴＧＳ２は、オフ駆動用波形信号ＳＯＦＦの入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にトランスファーゲートＴＧＳ２はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にオフになる。このようにトランスファーゲートＴＧＳ１とＴＧＳ２は互いに排他的にオン又はオフになる。
【００５３】
出力回路３０は、出力側（出力回路用）のトランスファーゲートＴＧＱ、クロックドインバーター回路ＣＩＶＱを含む。また抵抗ＲＰ、第１のダイオードＤＩ１、第２のダイオードＤＩ２を含む。
【００５４】
トランスファーゲートＴＧＱは、所与の信号ＴＩＮが入力される信号ノード（又は所与の信号ＴＱが出力される信号ノード）と、クロックドインバーター回路ＣＩＶＱ（広義にはバッファー回路）の出力ノードＮＣＱとの間に設けられる。このトランスファーゲートＴＧ３は、並列接続された第１の出力側Ｐ型トランジスターＴＰＱ１及び第１の出力側Ｎ型トランジスターＴＮＱ１により構成される。これらのトランジスターＴＰＱ１、ＴＮＱ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰＱ１のゲートには、負論理のテスト信号ＸＳＴが入力され、Ｎ型トランジスターＴＮＱ１のゲートには、正論理のテスト信号ＳＴが入力される。
【００５５】
クロックドインバーター回路ＣＩＶＱは、直列接続された第２の出力側Ｐ型トランジスターＴＰＱ２、第３の出力側Ｐ型トランジスターＴＰＱ３、第３の出力側Ｎ型トランジスターＴＮＱ３及び第２の出力側Ｎ型トランジスターＴＮＱ２により構成される。そしてクロックドインバーター回路ＣＩＶＱの出力ノードＮＣＱに駆動データ信号ＳＤＲを出力する。Ｐ型トランジスターＴＰＱ３、Ｎ型トランジスターＴＮＱ３のゲートには、セレクター２０の出力信号ＳＬＱが入力される。またＰ型トランジスターＴＰＱ２、Ｎ型トランジスターＴＮＱ２のゲートには、各々、負論理のハイインピーダンス制御信号ＸＳＨＺ、正論理のハイインピーダンス制御信号ＳＨＺが入力される。
【００５６】
抵抗ＲＰは、クロックドインバーター回路ＣＩＶＱ（バッファー回路）の出力ノードＮＣＱと画素回路出力ノードＮＱとの間に設けられる。ダイオードＤＩ１は、ＶＤＤのノードと画素回路出力ノードＮＱとの間に設けられ、ノードＮＱからＶＤＤのノードに向かう方向を順方向とするダイオードである。ダイオードＤＩ２は、ノードＮＱとＶＳＳのノードとの間に設けられ、ＶＳＳのノードからノードＮＱに向かう方向を順方向とするダイオードである。このようなダイオードＤＩ１、ＤＩ２、抵抗ＲＰを設けることで、画素電極からの電荷を、電源ＶＤＤやＶＳＳ側に効率的に逃がすことが可能になる。これにより、出力回路３０のトランジスターＴＰＱ３、ＴＮＱ３等の特性劣化を抑制できるようになる。
【００５７】
次に図３等に示す本実施形態の画素回路の動作について説明する。
【００５８】
まず、走査信号ＳＧ（広義には第１のラッチ信号）がＨレベル（ＸＳＧがＬレベル）になると、トランスファーゲートＴＧ１がオンして、データ信号ＳＤＡが第１のラッチ回路１１にラッチされる。例えばデータ信号ＳＤＡがＨレベル（論理「１」）である場合には、ノードＮ１、Ｎ２は、各々、Ｈレベル、Ｌレベルに設定され、データ信号ＳＤＡがＬレベル（論理「０」）である場合には、ノードＮ１、Ｎ２は、各々、Ｌレベル、Ｈレベルに設定される。この時、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２は信号ＳＧ、ＸＳＧによりオフになるため、ＣＩＶ１はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ１を介したデータ信号ＳＤＡと、クロックドインバーター回路ＣＩＶ１の出力信号とが衝突して、ノードＮ１等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００５９】
次に、走査信号ＳＧがＬレベル（ＸＳＧがＨレベル）になると、トランスファーゲートＴＧ１がオフになると共に、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２がオンになり、ＣＩＶ１が通常の帰還用のインバーター回路として機能する。これによりデータ信号ＳＤＡの電圧レベルが第１のラッチ回路１１にスタティックに保持されるようになる。例えばデータ信号ＳＤＡがＨレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持され、データ信号ＳＤＡがＬレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持されるようになる。
【００６０】
次に、サブフレーム同期信号ＳＦ（広義には第２のラッチ信号）がＨレベル（ＸＳＦがＬレベル）になると、トランスファーゲートＴＧ２がオンして、第１のラッチ回路１１に保持されていたデータ信号が第２のラッチ回路１２に転送されて保持される。この時、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６は信号ＳＦ、ＸＳＦによりオフになるため、ＣＩＶ２はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ２を介したデータ信号と、クロックドインバーター回路ＣＩＶ２の出力信号とが衝突して、ノードＮ３等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００６１】
次に、サブフレーム同期信号ＳＦがＬレベル（ＸＳＦがＨレベル）になると、トランスファーゲートＴＧ２がオフになると共に、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６がオンになり、ＣＩＶ２が通常の帰還用のインバーター回路として機能する。これにより第１のラッチ回路１１から転送されてきたデータ信号の電圧レベルが第２のラッチ回路１２にスタティックに保持されるようになる。例えば第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＨレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｈレベル、Ｌレベルになる。また第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＬレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｌレベル、Ｈレベルになる。
【００６２】
セレクター２０のトランスファーゲートＴＧＳ１、ＴＧＳ２は、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱにより制御される。そしてラッチデータ信号ＬＴＱがＨレベル（画像データの論理レベルが「１」）である場合には、トランスファーゲートＴＧＳ１がオンになりＴＧＳ２がオフになる。従って、オン駆動用波形信号ＳＯＮが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。一方、データ信号ＬＴＱがＬレベル（画像データの論理レベルが「０」）である場合には、トランスファーゲートＴＧＳ１がオフになりＴＧＳ２がオンになる。従って、オフ駆動用波形信号ＳＯＦＦが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。
【００６３】
また電気光学装置のテスト時（検査時）には、テスト信号ＳＴがＨレベル（ＸＳＴがＬレベル）になり、ハイインピーダンス制御信号ＳＨＺがＬレベル（ＸＨＺがＨレベル）になる。従って、トランスファーゲートＴＧＱがオンになると共にクロックドインバーター回路ＣＩＶＱがハイインピーダンス出力状態に設定される。
【００６４】
従って、テスト時（検査時）において、トランスファーゲートＴＧＱの信号ノードに対してテスト信号を、所与の信号として入力できるようになる。或いはトランスファーゲートＴＧＱの信号ノードから画素の検査結果信号を、所与の信号として出力できるようになる。これにより電気光学装置の効率的なテスト（検査）が可能になる。
【００６５】
以上のように本実施形態によれば、ラッチ回路の誤動作発生等を抑止しながら画素を駆動できる画素回路を提供できる。
【００６６】
例えば前述のスタティックＲＡＭ型のラッチ回路を用いた画素回路では、片チャンネルのＮ型トランジスターにより構成されるスイッチとインバーター回路を用いてラッチ回路を実現している。
【００６７】
しかしながら、スタティックＲＡＭ型のラッチ回路では、データの書き込みラインからＮ型トランジスターのスイッチを介して入力されるデータ信号と、インバーター回路が出力する帰還信号とが信号衝突する構成になり、データ信号により、インバーター回路の出力ノードの電位レベルを強制的に反転させる必要がある。このため、データ信号の書き込みに長い時間を要したり、書き込み時間が足りなくなってデータ信号の書き込みに失敗するなどの問題が生じる。また、Ｎ型トランジスターのスイッチの抵抗値を下げる必要があるため、Ｎ型トランジスターのサイズが大きくなってしまい、画素回路のレイアウト面積を、画素領域のサイズに収めることが困難になる。
【００６８】
また、前述の容量ホールド型のラッチ回路では、トランジスターのリーク電流を考慮したラッチ回路の設計が必要になる。そして、光によるリーク電流の影響を低減するために、キャパシターの容量値を大きくすると、キャパシターを１画素の領域内に形成することが困難になる。またキャパシターを形成するには、そのためのマスクセットが追加になり、製品コストが増加する。また、キャパシターの容量の電位レベルがホールドされた信号により論理回路を動作させると、電位レベルがしきい値電圧以上にシフトした場合に、誤動作が生じるおそれがある。
【００６９】
また、データ信号を入力するためのスイッチを片チャンネルのＮ型トランジスターだけで構成すると、適正な電位レベルの電圧をラッチ回路に書き込むことが難しくなる。この場合に、スイッチを高耐圧のＮ型トランジスターにより形成し、ゲートに高電圧を印加することで適正な電位レベルの電圧をラッチ回路に書き込む手法も考えられる。しかしながら、高耐圧のトランジスターを用いると、画素回路のレイアウト面積が非常に大きくなってしまう。また、テスト信号をＮ型トランジスターのスイッチを介して入力すると、テスト時に高速読み出しができないため、テスト時間が長くなってしまうなどの問題がある。更に、画素の対向電極が揺れた場合に、液晶素子の容量結合によるノイズにより、出力回路のトランジスターが破壊されるおそれもある。
【００７０】
以上のように従来の画素回路では、少ない面積の画素領域の中に多くの回路素子を内蔵させることが難しいという考えから、スイッチを片チャンネルのＮ型トランジスターだけにより構成したり、ラッチ回路のラッチ動作を、強制書き込みや容量保持により実現する手法を採用していた。このような手法の設計による回路は、一時的な開発レベルでは実現できるレベルであるものの、量産性や長期的な信頼性を考慮すると、その実現が難しいという課題がある。
【００７１】
そこで図１〜図３の画素回路では、電位保持のためのキャパシターを使用せずに、各スイッチを、片チャンネルのＮ型トランジスターではなく、Ｐ型トランジスター及びＮ型トランジスターからなる相補型のトランスファーゲートにより実現している。これにより誤動作の発生を抑止できると共に、各スイッチを小さなサイズのトランジスターで構成できるため、画素回路のレイアウト面積を小規模化できる。また、テスト用のスイッチについてもトランスファーゲートを用いることで、テスト時間の短縮が可能になる。また本実施形態では、帰還信号を出力するインバーター回路としてクロックドインバーター回路を用いている。これにより、データ信号と帰還信号の信号衝突が回避され、ラッチ回路の安定動作が実現される。また本実施形態では、画素回路の各回路を、Ｐ型トランジスター及びＮ型トランジスターからなるＣＭＯＳ構成（相補型）の回路で実現している。これにより、ラッチ回路内の各ノードが中間電位レベルに設定されないようになり、ラッチ回路の誤動作発生が抑止される。また画素回路のトランジスターとして、例えば高耐圧トランジスターではなく、通常耐圧（例えば５〜３Ｖ）のトランジスターを用いることが可能になり、画素回路の大規模化を抑止できる。また出力回路の後段に抵抗と２つのダイオードを設けることで、画素の対向電極が揺れることによる容量カップリングノイズにより出力回路のトランジスターが破壊されてしまう事態の発生も抑止できる。
【００７２】
２．レイアウト手法
次に本実施形態の画素回路のレイアウト手法について説明する。なお本実施形態の画素回路のレイアウト手法は以下に説明する手法には限定されず、種々の変形実施が可能である。
【００７３】
図４に本実施形態の画素回路のレイアウト配置例を示す。図４では、トランジスターのソース、ドレイン等を形成する不純物層（ＡＣＴ）と、ゲートを形成するポリシリコン層（ＰＯＬＹ）を示している。また、紙面に向かって縦方向が第１の方向Ｄ１となっており、横方向が第２の方向Ｄ２となっている。また図４では、上側の領域が、Ｎ型ウェル上に形成されるＰ型トランジスターの領域となっており、下側の領域が、Ｐ型ウェル上に形成されるＮ型トランジスター領域となっている。
【００７４】
図４のＢ１に示すように、図３のクロックドインバーター回路ＣＩＶ１を構成するＰ型トランジスターＴＰ２及びＴＰ３と、トランスファーゲートＴＧ１を構成するＰ型トランジスターＴＰ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ２に示すように、クロックドインバーター回路ＣＩＶ１を構成するＮ型トランジスターＴＮ２及びＴＮ３と、トランスファーゲートＴＧ１を構成するＮ型トランジスターＴＮ１が、第１の方向Ｄ１に沿ってレイアウト配置される。具体的には、これらのトランジスターのチャネル領域（ポリシリコン層と不純物層の重複領域）が第１の方向Ｄ１に沿ってレイアウト配置される。
【００７５】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、横方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の横方向（Ｄ２方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００７６】
更に図４ではＢ３に示すように、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ２のドレインとＰ型トランジスターＴＰ３のソースが共通の不純物領域（Ｐ型不純物領域）により形成される。またＢ４に示すように、Ｐ型トランジスターＴＰ３のドレインと、トランスファーゲートＴＧ１のＰ型トランジスターＴＰ１のソースが、共通の不純物領域（Ｐ型不純物領域）により形成される。即ち、１つのＰ型不純物領域に重畳するように、ＴＰ２、ＴＰ３、ＴＰ１のゲートに対応する３つのポリシリコンのパターンが形成されている。同様にＢ５に示すように、クロックドインバーター回路ＣＩＶ１のＮ型トランジスターＴＮ２のドレインと、Ｎ型トランジスターＴＮ３のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。またＢ６に示すように、Ｎ型トランジスターＴＮ３のドレインと、トランスファーゲートＴＧ１のＮ型トランジスターＴＮ１のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。即ち１つのＮ型不純物領域に重畳するように、ＴＮ２、ＴＮ３、ＴＮ１のゲートに対応する３つのポリシリコンのパターンが形成されている。
【００７７】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、縦方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の縦方向（Ｄ１方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。なお、トランジスターのソースは、電源側（ＶＤＤ側、ＶＳＳ側）の不純物領域（拡散領域）であり、ドレインは、出力ノード側の不純物領域である。
【００７８】
また図４ではＢ６に示すように、クロックドインバーター回路ＣＩＶ２を構成するＰ型トランジスターＴＰ６及びＴＰ７と、トランスファーゲートＴＧ２を構成するＰ型トランジスターＴＰ５が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ７に示すように、クロックドインバーター回路ＣＩＶ２を構成するＮ型トランジスターＴＮ６及びＴＮ７と、トランスファーゲートＴＧ２を構成するＮ型トランジスターＴＮ５が、第１の方向Ｄ１に沿ってレイアウト配置される。
【００７９】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ６、ＴＰ７、ＴＰ５、ＴＮ６、ＴＮ７、ＴＮ５を、横方向の狭いスペースに、効率良くコンパクトに配置でき、画素回路の横方向の幅を縮小化できる。
【００８０】
更に図４では、Ｐ型トランジスターＴＰ６のドレインとＰ型トランジスターＴＰ７のソースが共通の不純物領域により形成され、Ｐ型トランジスターＴＰ７のドレインとＰ型トランジスターＴＰ５のソースが共通の不純物領域により形成される。同様に、Ｎ型トランジスターＴＮ６のドレインとＮ型トランジスターＴＮ７のソースが共通の不純物領域により形成され、Ｎ型トランジスターＴＮ７のドレインとＮ型トランジスターＴＮ５のソースが共通の不純物領域により形成される。
【００８１】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ６、ＴＰ７、ＴＰ５、ＴＮ６、ＴＮ７、ＴＮ５を、縦方向の狭いスペースに効率良くコンパクトに配置でき、画素回路の縦方向の幅を縮小化できる。
【００８２】
また図４ではＢ１、Ｂ２に示すように、Ｐ型トランジスターＴＰ２、ＴＰ３、ＴＰ１、Ｎ型トランジスターＴＮ２、ＴＮ３、ＴＮ１が、第１の方向Ｄ１に沿った第１のラインＬ１に沿ってレイアウト配置される。同様にＢ６、Ｂ７に示すように、Ｐ型トランジスターＴＰ６、ＴＰ７、ＴＰ５、Ｎ型トランジスターＴＮ６、ＴＮ７、ＴＮ５が、第１の方向Ｄ１に沿った第２のラインＬ２に沿ってレイアウト配置される。
【００８３】
そしてＢ８、Ｂ９に示すように、図３のインバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４が、第１のラインＬ１と第２のラインＬ２の間にレイアウト配置される。
【００８４】
このようにすれば第１のラインＬ１と第２のラインＬ２の間のスペースを有効活用して、インバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４をレイアウト配置できる。従って、画素回路の横方向や縦方向での幅の増加を最小限に抑えながら、インバーター回路ＩＶ１を効率的にレイアウト配置できる。また、トランスファーゲートＴＧ１やクロックドインバーター回路ＣＩＶ１のトランジスターが配置される第１、第２のラインＬ１、Ｌ２の間に、インバーター回路ＩＶ１のトランジスターをレイアウト配置することで、インバーター回路ＩＶ１の入力や出力に接続される信号線も効率的に配線できるようになる。
【００８５】
また図４ではＦ１に示すように、図３のクロックドインバーター回路ＣＩＶＱを構成するＰ型トランジスターＴＰＱ２及びＴＰＱ３と、トランスファーゲートＴＧＱを構成するＰ型トランジスターＴＰＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＦ２に示すように、クロックドインバーター回路ＣＩＶＱを構成するＮ型トランジスターＴＮＱ２及びＴＮＱ３と、トランスファーゲートＴＧＱを構成するＮ型トランジスターＴＮＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。
【００８６】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、横方向の狭いスペースに、効率良くコンパクトに配置できるため、画素回路の横方向の幅を縮小化できる。
【００８７】
また図４のＦ３、Ｆ４に示すように、Ｐ型トランジスターＴＰＱ２のドレインとＴＰＱ３のソースが共通の不純物領域により形成され、ＴＰＱ３のドレインとＴＰＱ１のソースが共通の不純物領域により形成される。同様にＦ５、Ｆ６に示すように、Ｎ型トランジスターＴＮＱ２のドレインとＴＮＱ３のソースが共通の不純物領域により形成され、ＴＮＱ３のドレインとＴＮＱ１のソースが共通の不純物領域により形成される。
【００８８】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、縦方向の狭いスペースに、第３のラインＬ３に沿って、効率良くコンパクトに配置できるようになり、画素回路の縦方向の幅を縮小化できる。
【００８９】
なお、図３のインバーター回路ＩＶ２を構成するトランジスターＴＰ８、ＴＮ８と、セレクター２０のトランスファーゲートＴＧＳ１、ＴＧＳ２を構成するトランジスターＴＰＳ１、ＴＰＳ２、ＴＮＳ１、ＴＮＳ２は、第２のラインＬ２と第３のラインＬ３の間にレイアウト配置される。このようにすることで、信号線も効率的に配線できるようになり、画素回路のレイアウト面積を更に小規模化できる。
【００９０】
なお図３の抵抗ＲＰは、Ｃ１に示すようにＰ型トランジスターＴＰＱ３のドレイン（ＴＰＱ１のソース）を延在形成したＰ型不純物領域と、Ｃ２に示すようにＮ型トランジスターＴＮＱ３のドレイン（ＴＮＱ１のソース）を延在形成したＮ型不純物領域とにより形成される。例えばＣ１では、第１の方向Ｄ１に直交する第２の方向Ｄ２に沿って、Ｐ型トランジスターＴＰＱ３とＮ型トランジスターＴＮＱ３のドレインが延在形成されて、この延在形成部分により抵抗ＲＰ（拡散抵抗）が実現される。
【００９１】
そしてダイオードＤＩ１は、Ｃ１に示すＰ型不純物領域をアノードとし、Ｃ３に示す電位安定化用Ｎ型不純物領域及びこの電位安定化用Ｎ型不純物領域が形成されるＮ型ウェルをカソードとするダイオードとなる。ここでＣ３に示す電位安定化用Ｎ型不純物領域は、Ｃ１に示す延在形成されたＰ型不純物領域に対向すると共に、ＶＤＤノードに接続される。
【００９２】
またダイオードＤＩ２は、Ｃ２に示すＮ型不純物領域をカソードとし、Ｃ４に示す電位安定化用Ｐ型不純物領域及びこの電位安定化用Ｐ型不純物領域が形成されるＰ型ウェルをアノードとするダイオードとなる。ここでＣ４に示す電位安定化用Ｐ型不純物領域は、Ｃ２に示す延在形成されたＮ型不純物領域に対向すると共に、ＶＳＳノードに接続される。
【００９３】
図５は、図４の不純物層（ＡＣＴ）、ポリシリコン層（ＰＯＬＹ）に加えて、第１のメタル層（ＭＥＴ１）の配線が示されるレイアウト配置例である。ここでメタル層は例えばアルミ層である。図５に示すように、トランジスター間を接続する信号線の大部分は第１のメタル層で形成される。
【００９４】
図６は、画素回路の第２のメタル層（ＭＥＴ２）のレイアウト配線例である。図６では第２のメタル層で形成される信号線が第２の方向Ｄ２に沿って配線されている。具体的には、走査信号ＳＧ、ＸＳＧ、テスト信号ＸＴ、ＸＳＴの信号線が、第２のメタル層で形成されて第２の方向Ｄ２に沿って横方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【００９５】
図７は、画素回路の第３のメタル層（ＭＥＴ３）のレイアウト配線例である。図７では第３のメタル層で形成される信号線が第１の方向Ｄ１に沿って配線されている。具体的には、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線が、第３のメタル層で形成されて第１の方向Ｄ１に沿って縦方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【００９６】
本実施形態では、同じ走査線に接続される画素回路及び対応する画素は、第２の方向Ｄ２に沿って配置される。そして同じ走査線に接続される画素回路に対して、図６のように第２の方向Ｄ２に沿って第２のメタル層で配線される信号線から、走査信号ＳＧ、ＸＳＧが供給される。テスト信号ＳＴ、ＸＳＴも同様である。
【００９７】
一方、同じデータ線に接続される画素回路及び対応する画素は、第１の方向Ｄ１に沿って配置される。そして同じ信号線に接続される画素回路に対して、図７のように第１の方向Ｄ１に沿って第３のメタル層で配線されるデータ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線から信号が供給される。なお、ＶＤＤ、ＶＳＳの電源線は、電源補強のために、図６に示すように第２の方向Ｄ２に沿って配線されると共に図７に示すように第１の方向Ｄ１に沿っても配線される。
【００９８】
以上のように、第２、第３のメタル層で形成された信号線を配線することで、画素の配列状態に応じた適正で効率的な信号線のレイアウト配線を実現できる。
【００９９】
また本実施形態の画素回路が適用される電気光学装置（電気光学パネル）は、複数の画素と、複数の画素の各画素を各画素回路が駆動する複数の画素回路を有する。そして、これらの複数の画素回路（及び複数の画素）は例えば図８にようにレイアウト配置される。
【０１００】
例えば図８において、複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路を、各々、ＣＰＸ１、ＣＰＸ２、ＣＰＸ３、ＣＰＸ４とする。これらの第１、第２、第３、第４の画素回路ＣＰＸ１、ＣＰＸ２、ＣＰＸ３、ＣＰＸ４は、各々、第１、第２、第３、第４の画素を駆動する。
【０１０１】
そして図８に示すように、第１の画素回路ＣＰＸ１と第２の画素回路ＣＰＸ２が、第１の線対称ラインＬＳＹ１に対して線対称に配置される。同様に第３の画素回路ＣＰＸ３と第４の画素回路ＣＰＸ４が、第１の線対称ラインＬＳＹ１に対して線対称に配置（ＬＳＹ１を基準として線対称に配置）される。ここで第１の線対称ラインＬＳＹ１は例えば第１の方向Ｄ１に沿ったラインである。
【０１０２】
一方、第１の画素回路ＣＰＸ１と第３の画素回路ＣＰＸ３は、第２の線対称ラインＬＳＹ２に対して線対称に配置される。同様に、第２の画素回路ＣＰＸ２と第４の画素回路ＣＰＸ４が、第２の線対称ラインＬＳＹ２に対して線対称に配置される。ここで第２の線対称ラインＬＳＹ２は、第１の線対称ラインＬＳＹ１に直交するラインであり、例えば第２の方向Ｄ２に沿ったラインである。
【０１０３】
このように第１、第２の線対称ラインＬＳＹ１、ＬＳＹ２を基準とした線対称配置を行うことで、各画素回路間において重なる部分を共用することが可能になる。従って、画素回路の第１の方向Ｄ１や第２の方向Ｄ２での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１０４】
図９は第１の線対称ラインＬＳＹ１に対して線対称に配置される第１、第２の画素回路ＣＰＸ１、ＣＰＸ２のレイアウト配置例を示す図である。なお第３、第４の画素回路ＣＰＸ３、ＣＰＸ４のレイアウト配置も図９と同様になる。
【０１０５】
図９では、例えば図４に示すトランジスターＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のゲートコンタクトが、第１、第２の画素回路ＣＰＸ１、ＣＰＸ２の間で共用されるように、ＣＰＸ１、ＣＰＸ２が配置される。そして共用されるゲートコンタクトを介して、第１の画素回路ＣＰＸ１のトランジスターＴＰ１、ＴＮ１のゲートと第２の画素回路ＣＰＸ２のトランジスターＴＰ１、ＴＮ１のゲートに対して、各々、図６の走査信号ＸＳＧ、ＳＧが供給される。同様に共用されるゲートコンタクトを介して、第１の画素回路ＣＰＸ１のトランジスターＴＰ２、ＴＮ２のゲートと第２の画素回路ＣＰＸ２のトランジスターＴＰ２、ＴＮ２のゲートに対して、各々、走査信号ＳＧ、ＸＳＧが供給される。即ち、前述のように第１の方向Ｄ１に沿って隣り合って配置される第１、第２の画素回路ＣＰＸ１、ＣＰＸ２は、同じ走査線により選択される回路であるため、走査線のゲートコンタクトを共用できる。
【０１０６】
このようにゲートコンタクトを共用することで、画素回路の第２の方向Ｄ２での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１０７】
図１０は第２の線対称ラインＬＳＹ２に対して線対称に配置される第１、第３の画素回路ＣＰＸ１、ＣＰＸ３のレイアウト配置例を示す図である。なお第２、第４の画素回路ＣＰＸ２、ＣＰＸ４のレイアウト配置も図１０と同様になる。
【０１０８】
図１０では、ＶＤＤ（或いはＶＳＳ）の信号線や電位安定化用のＮ型不純物領域（或いは電位安定化用のＰ型不純物領域）が、第１、第３の画素回路ＣＰＸ１、ＣＰＸ３の間で共用されるように、ＣＰＸ１、ＣＰＸ３が配置される。
【０１０９】
このようにすることで、画素回路の第１の方向Ｄ１での幅を実質的に縮小化することが可能になり、小さな画素領域に画素回路をコンパクトに収めることが可能になる。
【０１１０】
以上に説明した本実施形態の画素回路のレイアウト手法によれば、画素回路の第１の方向Ｄ１での幅や第２の方向Ｄ２での幅を小さくすることができ、画素回路を画素領域に対して効率的にレイアウト配置することが可能になる。特に電気光学装置の高画質化が進むと、それにつれて画素領域の面積も小さくなるが、本実施形態の画素回路によれば、このような小さな面積の画素領域に対しても画素回路を形成できるため、高画質化にも対応できる。
【０１１１】
例えば前述の容量ホールド型のラッチ回路を用いた画素回路では、データ信号の入力用のスイッチを片チャンネルのＮ型トランジスターにより構成し、キャパシターに電荷を蓄積することでデータ信号のラッチを実現している。しかしながら、この従来の手法では、Ｎ型トランジスターでのしきい値電圧分の電圧降下やリーク電流による蓄積電荷の減少などにより、誤動作が生じるおそれがある。そして、これを防止するためにスイッチを構成するＮ型トランジスターのサイズやキャパシターのサイズを大きくすると、画素回路のレイアウト面積が増加する。
【０１１２】
この点、本実施形態の画素回路では、データ信号の入力用のスイッチがトランスファーゲートにより構成されると共に、インバーター回路とクロックドインバーター回路の帰還ループによるスタティックなラッチ回路でデータ信号が保持される。従って、しきい値電圧分の電圧降下や光によるリーク電流を原因とする誤動作の発生が抑制され、ラッチ回路の安定動作を実現できる。そして、このような安定動作が実現されるのにもかかわらず、本実施形態によれば、図４に示すようにラッチ回路等を構成するトランジスターのサイズ（ゲート幅、ゲート長）として、例えばデザインルール上の最少サイズを使用できる。しかも、図４のＢ１、Ｂ２、Ｂ６、Ｂ７等に示すようにトランスファーゲートのトランジスターとクロックドインバーター回路のトランジスターが、少ないレイアウト面積で効率的にレイアウト配置される。従って、画素回路のレイアウト面積を最小限に抑えることが可能になり、高画質化により画素領域の面積が小さくなった場合にも、これに対応できるようになる。
【０１１３】
３．サブフレーム駆動
次に本実施形態が適用される電気光学装置（電気光学パネル）の駆動手法の一例として、等間隔のサブフレーム駆動について説明する。
【０１１４】
サブフレーム駆動では、図１１のＡ１に示すように、１フレームを例えば６つのサブフレームＳＦ１〜ＳＦ６に分割する。このサブフレームＳＦ１〜ＳＦ６は、それぞれ期間の長さが等しい等間隔のサブフレームである。
【０１１５】
各サブフレームでは、画素をオン電圧又はオフ電圧で駆動する。なお、図１１では、オン電圧で駆動するサブフレームを網掛けで表す。例えば、オン電圧は、印加電圧に対する液晶の透過率特性において、透過率が最大になる印加電圧である。オフ電圧は、印加電圧に対する液晶の透過率特性において、透過率が最小になる印加電圧である。
【０１１６】
Ａ１に示すように、サブフレームＳＦ１においてオン電圧を印加し、サブフレームＳＦ２〜ＳＦ６においてオフ電圧を印加したとする。この場合、Ａ２に示すように、液晶の応答時間に対してサブフレームの長さが短いため、サブフレームＳＦ１の期間内では透過率は最大にならず、透過率は徐々に上昇していく。そして、その後のサブフレームにおいて透過率は徐々に下降していく。このとき、画素値の階調は、Ａ２に示す透過率曲線の積分値により決まり、積分値が大きいほど高階調に対応する。
【０１１７】
Ａ３に示すように、オン電圧とオフ電圧の組み合わせパターン（以下では、サブフレームパターンと呼ぶ）を変更すると、Ａ４に示すように、サブフレームパターンに応じて透過率曲線の形が変化する。そのため、所望の階調特性が得られるように、各階調に対するサブフレームパターンをあらかじめ設定しておくことで、画像の階調を表示することができる。なお本実施形態では、画素をオン電圧で駆動するサブフレームにおいてオフ電圧で駆動する期間を設け、透過率の応答特性の変化による階調特性の変化を抑制してもよい。
【０１１８】
図１２にサブフレーム駆動を実現する電気光学装置の回路装置の構成例を示す。この回路装置は、波形信号供給回路４０と第１〜第ｋの画素回路５０−１〜５０−ｋ（ｋは自然数）を含む。なお、本実施形態の回路装置は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【０１１９】
画素回路５０−１〜５０−ｋは、駆動データ信号ＳＤＲ１〜ＳＤＲｋを出力して画素６０−１〜６０−ｋの画素電極を駆動する。より具体的には、画素回路５０−１〜５０−ｋは、それぞれラッチ部１０−１〜１０−ｋ、セレクター２０−１〜２０−ｋ、出力回路３０−１〜３０−ｋを含む。なお以下では、画素回路５０−１を例にしてその構成、動作について説明するが、他の画素回路５０−２〜５０−ｋの構成、動作も同様である。
【０１２０】
ラッチ部１０−１は、走査信号ＳＧ（ＸＳＧ）、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ（ＸＳＦ）を受けて、画素６０−１に対応するデータ信号をラッチ（記憶、保持）する。
【０１２１】
セレクター２０−１は、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ラッチ部１０−１に保持されたデータ信号を受けて、信号ＳＬＱ１を出力する。具体的には、セレクター２０−１は、データ信号がオン論理レベルであるサブフレームにおいて、オン駆動用波形信号ＳＯＮを信号ＳＬＱ１として出力する。一方、セレクター２０−１は、データ信号がオフ論理レベルであるサブフレームにおいて、オフ駆動用波形信号ＳＯＦＦを信号ＳＬＱ１として出力する。そして出力回路３０−１は、セレクター２０−１からの信号ＳＬＱ１をバッファリングした信号を、駆動データ信号ＳＤＲ１として、対応する画素６０−１に出力する。
【０１２２】
ここでデータ信号のオン論理レベルとは、画素のオン駆動状態に対応する第１の論理レベルであり、例えば論理レベル「１」である。また、データ信号のオフ論理レベルとは、画素のオフ駆動状態に対応する第２の論理レベルであり、例えば論理レベル「０」である。例えば、ＬＣＯＳ（Liquid Crystal On Silicon）等の液晶表示装置において、画素を光が透過可能な状態に駆動する駆動状態がオン駆動状態であり、画素を光が非透過な状態に駆動する駆動状態がオフ駆動状態である。図１１等で上述したサブフレームパターンは、このオン論理レベルとオフ論理レベルの組み合わせによって表され、各階調データに対応してその組み合わせが設定される。
【０１２３】
波形信号供給回路４０は、オン駆動用波形信号ＳＯＮとオフ駆動用波形信号ＳＯＦＦを出力する。例えば、図示しない温度センサーからの温度検出結果に基づいてこれらの波形信号を生成して出力する。また、波形信号供給回路４０は、対向電極駆動信号ＶＣＯＭ（対向電極駆動電圧）を出力して、画素６０−１〜６０−ｋの対向電極を駆動する。
【０１２４】
波形信号供給回路４０が出力するオン駆動用波形信号ＳＯＮ（オン駆動用波形電圧）は、データ信号のオン論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。またオフ駆動用波形信号ＳＯＦＦ（オフ駆動用波形電圧）は、データ信号のオフ論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。そして、この駆動データ信号の電圧波形と、対向電極駆動信号の電圧波形によって、画素６０−１に印加される電圧波形が決まる。
【０１２５】
４．電気光学装置
図１３に本実施形態の画素回路が用いられる電気光学装置の構成例を示す。この電気光学装置は、電気光学パネル４００（狭義には液晶表示パネル）、走査信号出力回路４１０、データ信号出力回路４２０、表示コントローラー４３０、波形信号供給回路４４０を含み、いわゆる面順次のデジタル駆動を実現する。なお本実施形態の電気光学装置は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【０１２６】
電気光学パネル４００は、表示画像を表示するための複数の画素と、その複数の画素を駆動する複数の画素回路を含む。この画素回路には、走査信号、データ信号、駆動用波形信号ＳＯＮ、ＳＯＦＦ、対向電極駆動信号ＶＣＯＭ、サブフレーム同期信号ＳＦが入力される。１つの画素には例えば１つの画素回路が対応し、その画素と画素回路が、走査線（ゲート線）とデータ線に沿ってマトリックス状に配置される。例えば、走査信号ＳＧ１のラインとデータ信号ＳＤＡ１のラインの交点には、画素ＰＸ１１とＰＸ１１を駆動する画素回路ＣＰＸ１１が配置される。
【０１２７】
表示コントローラー４３０は、外部のホストコントローラー等からのデータ転送用クロック信号ＤＣＫ、データ信号ＤＡＴＡ、その他の制御信号を受けて、電気光学装置の各構成要素を制御し、電気光学装置の表示制御を行う。また、表示コントローラー４３０は、データ信号ＤＡＴＡに基づいて等間隔サブフレーム駆動用のデータ信号を生成する。すなわち、データ信号ＤＡＴＡの階調データを、オン論理レベルとオフ論理レベルの組み合わせであるサブフレームパターンに変換する。
【０１２８】
走査信号出力回路４１０は、電気光学パネル４００に対して走査信号ＳＧ１〜ＳＧｍ（ｍは自然数）を供給する。走査信号ＳＧ１〜ＳＧｍ（ゲート信号）は、画素回路によりデータ信号ＳＤＡ１〜ＳＤＡｎが取り込まれる走査線（ゲート線）を選択（指示）するための信号である。走査信号出力回路４１０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦ等が入力される。
【０１２９】
データ信号出力回路４２０は、電気光学パネル４００に対してデータ信号ＳＤＡ１〜ＳＤＡｎを供給する。データ信号ＳＤＡ１〜ＳＤＡｎは、各データ線上の画素に対応する等間隔サブフレーム駆動用のデータ信号である。データ信号出力回路４２０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦやサブフレームパターンに変換されたデータ信号等が入力される。
【０１３０】
波形信号供給回路４４０は、電気光学パネル４００に対して、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、対向電極駆動信号ＶＣＯＭを供給する。波形信号供給回路４４０には、図示しない温度センサーからの温度検出結果や、表示コントローラー４３０からの信号（サブフレーム同期信号、水平同期信号カウント値、サブフレーム同期信号カウント値等）が入力される。
【０１３１】
図１３の電気光学装置は、例えばＬＣＯＳ（広義には、液晶表示装置）により構成される。ＬＣＯＳとは、シリコン基板（広義には、半導体基板）に画素回路や、配線層、反射電極（画素電極）、液晶層、対向電極が積層されて形成された液晶表示装置である。シリコン基板には、波形信号供給回路４４０等の周辺回路も集積される。ＬＣＯＳは、反射型の液晶表示装置であり、透明な対向電極側から入射された光が液晶層を通過して反射電極により反射され、その反射光が再び液晶層を通過して出射される。表示画像は、その出射光がスクリーン等に投影されることで得られる。
【０１３２】
図１４に本実施形態の動作を説明するための信号波形例を示す。図１４には、サブフレーム同期信号ＳＦ、走査信号ＳＧ１〜ＳＧｍ、データ信号ＳＤＡの信号波形例が示されている。
【０１３３】
図１４のＥ１に示すように、走査信号ＳＧ１がＨレベル（アクティブ）になると、図３のトランスファーゲートＴＧ１がオンになり、クロックドインバーター回路ＣＩＶ１がハイインピーダンス出力状態となり、データ信号ＳＤＡが第１のラッチ回路１１に取り込まれる。そしてＥ２に示すように、走査信号ＳＧ１がＬレベル（非アクティブ）になると、トランスファーゲートＴＧ１がオフになり、クロックドインバーター回路ＣＩＶ１が出力状態となり、取り込まれたデータ信号が第１のラッチ回路１１にホールドされる。
【０１３４】
そして、１画面分の走査線が選択された後に、Ｅ３に示すようにサブフレーム同期信号ＳＦがＨレベル（アクティブ）になると、トランスファーゲートＴＧ２がオンになり、クロックドインバーター回路ＣＩＶ２がハイインピーダンス出力状態となり、第１のラッチ回路１１にラッチされていたデータ信号が第２のラッチ回路１２に転送されて取り込まれる。そしてＥ４に示すように、サブフレーム同期信号ＳＦがＬレベルになると、トランスファーゲートＴＧ２がオフになり、クロックドインバーター回路ＣＩＶ２が出力状態となり、取り込まれたデータ信号が第２のラッチ回路１２にホールドされる。
【０１３５】
以上のように本実施形態をサブフレーム駆動に適用した場合には、図１１に示すようにフレームが複数のサブフレームに分割される。そして複数のサブフレームの各サブフレームにおいて、図１４に示すように電気光学装置の複数の走査線の各走査線が順次選択される。
【０１３６】
そして図３の画素回路のトランスファーゲートＴＧ１と、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ３及びＮ型トランジスターＴＮ３は、走査信号ＳＧに基づいて、オン・オフ制御される。この走査信号ＳＧは、複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブ（Ｈレベル）になる信号である。
【０１３７】
一方、画素回路のトランスファーゲートＴＧ２とクロックドインバーター回路ＣＩＶ２のＰ型トランジスターＴＰ６及びＮ型トランジスターＴＮ６は、サブフレーム同期信号ＳＦに基づいてオン・オフ制御される。このサブフレーム同期信号ＳＦは、各サブフレームに同期してアクティブになる信号（サブフレームの開始に同期してアクティブになる信号）である。
【０１３８】
以上のようにすることで本実施形態の画素回路を有する電気光学装置にサブフレーム駆動を適用して、電気光学パネルを駆動できようになる。
【０１３９】
５．電子機器
図１５に、本実施形態の電気光学装置が適用される電子機器の構成例を示す。この電子機器は、電気光学装置５００、コントローラー５１０（ホストコントローラー）、処理部５２０、記憶部５３０、Ｉ／Ｆ部（外部インターフェース部）５４０を含む。なお、本実施形態の電子機器は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１４０】
この電子機器では、Ｉ／Ｆ部５４０を介して画像データや動画データが入力される。入力された画像データや動画データは記憶部５３０に記憶される。処理部５２０は、記憶部５３０からの画像データや動画データの処理を行う。例えば、処理部５２０は、階調補正処理や、画質を改善するための処理、データ形式を変換する処理等を行う。処理部５２０は、処理後のデータを電気光学装置５００に出力し、電気光学装置５００は、そのデータに基づいて上述の等間隔のサブフレーム駆動等により画像表示を行う。コントローラー５１０は、例えばＭＰＵにより構成され、上記の処理の制御を行う。
【０１４１】
以上の構成によれば、液晶プロジェクター、プロジェクション方式のテレビジョン装置、３Ｄプロジェクター等の種々の電子機器を実現できる。
【０１４２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（バッファー回路、電気光学装置等）と共に記載された用語（クロックドインバーター回路、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また画素回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４３】
ＴＧ１、ＴＧ２、ＴＧＳ１、ＴＧＳ２、ＴＧＱ トランスファーゲート、
ＣＩＶ１、ＣＩＶ２、ＣＩＶＱ クロックドインバーター回路、
ＩＶ１、ＩＶ２ インバーター回路、ＲＰ 抵抗、ＤＩ１、ＤＩ２ ダイオード、
ＳＤＡ、ＳＤＡ１〜ＳＤＡｎ データ信号、ＳＧ、ＸＳＧ、ＳＧ１〜ＳＧｍ 走査信号、
ＳＤＲ、ＳＤＲ１〜ＳＤＲｋ 駆動データ信号、
ＳＯＮ オン駆動用波形信号、ＳＯＦＦ オフ駆動用波形信号、
ＳＦ、ＸＳＦ サブフレーム同期信号、
ＳＴ ＸＳＴ テスト信号、ＳＨＺ、ＸＳＨＺ ハイインピーダンス制御信号、
１０、１０−１〜１０−ｋ ラッチ部、
１１ 第１のラッチ回路、１２ 第２のラッチ回路、
２０、２０−１〜２０−ｋ セレクター、３０、３０−１〜３０−ｋ 出力回路、
４０ 波形信号供給回路、５０−１〜５０−ｋ 画素回路、６０−１〜６０−ｋ 画素、
４１０ 走査信号出力回路、４２０ データ信号出力回路、
４３０ 表示コントローラー、４４０ 波形信号供給回路、
５００ 電気光学装置、５１０ コントローラー、５２０ 処理部、
５３０ 記憶部、５４０ Ｉ／Ｆ部（外部インターフェース部）
【特許請求の範囲】
【請求項１】
電気光学装置の画素を駆動する画素回路であって、
前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、
前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含み、
前記第１のラッチ回路は、
前記データ信号の入力ノードと第１のノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成される第１のトランスファーゲートと、
第２のノードを入力ノードとし、前記第１のノードを出力ノードとし、直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成される帰還用の第１のクロックドインバーター回路と、
前記第１のノードを入力ノードとし、前記第２のノードを出力ノードとし、直列接続された第４のＰ型トランジスター及び第４のＮ型トランジスターにより構成される第１のインバーター回路とを含み、
前記第２のラッチ回路は、
前記第２のノードと第３のノードとの間に設けられ、並列接続された第５のＰ型トランジスター及び第５のＮ型トランジスターにより構成される第２のトランスファーゲートと、
第４のノードを入力ノードとし、前記第３のノードを出力ノードとし、直列接続された第６のＰ型トランジスター、第７のＰ型トランジスター、第７のＮ型トランジスター及び第６のＮ型トランジスターにより構成される帰還用の第２のクロックドインバーター回路と、
前記第３のノードを入力ノードとし、前記第４のノードを出力ノードとし、直列接続された第８のＰ型トランジスター及び第８のＮ型トランジスターにより構成される第２のインバーター回路とを含むことを特徴とする画素回路。
【請求項２】
請求項１において、
前記第１のクロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＰ型トランジスターが、第１の方向に沿って配置され、
前記第１のクロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＮ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項３】
請求項２において、
前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、
前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。
【請求項４】
請求項２又は３において、
前記第２のクロックドインバーター回路を構成する前記第６のＰ型トランジスター及び前記第７のＰ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＰ型トランジスターが、前記第１の方向に沿って配置され、
前記第２のクロックドインバーター回路を構成する前記第６のＮ型トランジスター及び前記第７のＮ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＮ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項５】
請求項４において、
前記第６のＰ型トランジスターのドレインと前記第７のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＰ型トランジスターのドレインと前記第５のＰ型トランジスターのソースが共通の不純物領域により形成され、
前記第６のＮ型トランジスターのドレインと前記第７のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＮ型トランジスターのドレインと前記第５のＮ型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。
【請求項６】
請求項２乃至５のいずれかにおいて、
前記第２のＰ型トランジスター、前記第３のＰ型トランジスター、前記第１のＰ型トランジスター、前記第２のＮ型トランジスター、第３のＮ型トランジスター、前記第１のＮ型トランジスターが、前記第１の方向に沿った第１のラインに沿って配置され、
前記第６のＰ型トランジスター、前記第７のＰ型トランジスター、前記第５のＰ型トランジスター、前記第６のＮ型トランジスター、第７のＮ型トランジスター、前記第５のＮ型トランジスターが、前記第１の方向に沿った第２のラインに沿って配置され、
前記第１のインバーター回路を構成する前記第４のＰ型トランジスター及び前記第４のＮ型トランジスターが、前記第１のラインと前記第２のラインの間に配置されることを特徴とする画素回路。
【請求項７】
請求項２乃至６のいずれかにおいて、
前記第２のラッチ回路からのラッチデータ信号に基づく駆動データ信号を、前記画素に出力する出力回路を含み、
前記出力回路は、
所与の信号が入力又は出力される信号ノードと前記出力回路の出力ノードとの間に設けられ、並列接続された第１の出力側Ｐ型トランジスター及び第１の出力側Ｎ型トランジスターにより構成される出力側トランスファーゲートと、
直列接続された第２の出力側Ｐ型トランジスター、第３の出力側Ｐ型トランジスター、第３の出力側Ｎ型トランジスター及び第２の出力側Ｎ型トランジスターにより構成され、前記出力回路の前記出力ノードに前記駆動データ信号を出力する出力側クロックドインバーター回路を含み、
前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｐ型トランジスター及び前記第３の出力側Ｐ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｐ型トランジスターが、前記第１の方向に沿って配置され、
前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｎ型トランジスター及び前記第３の出力側Ｎ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｎ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項８】
請求項７において、
テスト時において、前記出力側トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記出力側トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されることを特徴とする画素回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、
前記第１のトランスファーゲートと、前記第１のクロックドインバーターの前記第３のＰ型トランジスター及び前記第３のＮ型トランジスターは、
前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、オン・オフ制御され、
前記第２のトランスファーゲートと、前記第２のクロックドインバーターの前記第６のＰ型トランジスター及び前記第６のＮ型トランジスターは、
前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、オン・オフ制御されることを特徴とする画素回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第２のラッチ回路からのラッチデータ信号に基づいて制御され、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して出力するセレクターを含み、
前記セレクターは、
前記オン駆動用波形信号の入力ノードと前記セレクターの出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第１のセレクター用トランスファーゲートと、
前記オフ駆動用波形信号の入力ノードと前記セレクターの前記出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第２のセレクター用トランスファーゲートを含むことを特徴とする画素回路。
【請求項１１】
複数の画素と、
各画素回路が請求項１乃至１０のいずれかに記載の画素回路である複数の画素回路と、
を含むことを特徴とする電気光学装置。
【請求項１２】
請求項１１において、
前記複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路が、各々、前記複数の画素のうちの第１の画素、第２の画素、第３の画素、第４の画素を駆動し、
前記第１の画素回路と前記第２の画素回路が、第１の線対称ラインに対して線対称に配置され、
前記第３の画素回路と前記第４の画素回路が、前記第１の線対称ラインに対して線対称に配置され、
前記第１の画素回路と前記第３の画素回路が、前記第１の線対称ラインに直交する第２の線対称ラインに対して線対称に配置され、
前記第２の画素回路と前記第４の画素回路が、前記第２の線対称ラインに対して線対称に配置されることを特徴とする電気光学装置。
【請求項１３】
請求項１１又は１２に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１】
電気光学装置の画素を駆動する画素回路であって、
前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、
前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含み、
前記第１のラッチ回路は、
前記データ信号の入力ノードと第１のノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成される第１のトランスファーゲートと、
第２のノードを入力ノードとし、前記第１のノードを出力ノードとし、直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成される帰還用の第１のクロックドインバーター回路と、
前記第１のノードを入力ノードとし、前記第２のノードを出力ノードとし、直列接続された第４のＰ型トランジスター及び第４のＮ型トランジスターにより構成される第１のインバーター回路とを含み、
前記第２のラッチ回路は、
前記第２のノードと第３のノードとの間に設けられ、並列接続された第５のＰ型トランジスター及び第５のＮ型トランジスターにより構成される第２のトランスファーゲートと、
第４のノードを入力ノードとし、前記第３のノードを出力ノードとし、直列接続された第６のＰ型トランジスター、第７のＰ型トランジスター、第７のＮ型トランジスター及び第６のＮ型トランジスターにより構成される帰還用の第２のクロックドインバーター回路と、
前記第３のノードを入力ノードとし、前記第４のノードを出力ノードとし、直列接続された第８のＰ型トランジスター及び第８のＮ型トランジスターにより構成される第２のインバーター回路とを含むことを特徴とする画素回路。
【請求項２】
請求項１において、
前記第１のクロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＰ型トランジスターが、第１の方向に沿って配置され、
前記第１のクロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記第１のトランスファーゲートを構成する前記第１のＮ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項３】
請求項２において、
前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、
前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。
【請求項４】
請求項２又は３において、
前記第２のクロックドインバーター回路を構成する前記第６のＰ型トランジスター及び前記第７のＰ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＰ型トランジスターが、前記第１の方向に沿って配置され、
前記第２のクロックドインバーター回路を構成する前記第６のＮ型トランジスター及び前記第７のＮ型トランジスターと、前記第２のトランスファーゲートを構成する前記第５のＮ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項５】
請求項４において、
前記第６のＰ型トランジスターのドレインと前記第７のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＰ型トランジスターのドレインと前記第５のＰ型トランジスターのソースが共通の不純物領域により形成され、
前記第６のＮ型トランジスターのドレインと前記第７のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第７のＮ型トランジスターのドレインと前記第５のＮ型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。
【請求項６】
請求項２乃至５のいずれかにおいて、
前記第２のＰ型トランジスター、前記第３のＰ型トランジスター、前記第１のＰ型トランジスター、前記第２のＮ型トランジスター、第３のＮ型トランジスター、前記第１のＮ型トランジスターが、前記第１の方向に沿った第１のラインに沿って配置され、
前記第６のＰ型トランジスター、前記第７のＰ型トランジスター、前記第５のＰ型トランジスター、前記第６のＮ型トランジスター、第７のＮ型トランジスター、前記第５のＮ型トランジスターが、前記第１の方向に沿った第２のラインに沿って配置され、
前記第１のインバーター回路を構成する前記第４のＰ型トランジスター及び前記第４のＮ型トランジスターが、前記第１のラインと前記第２のラインの間に配置されることを特徴とする画素回路。
【請求項７】
請求項２乃至６のいずれかにおいて、
前記第２のラッチ回路からのラッチデータ信号に基づく駆動データ信号を、前記画素に出力する出力回路を含み、
前記出力回路は、
所与の信号が入力又は出力される信号ノードと前記出力回路の出力ノードとの間に設けられ、並列接続された第１の出力側Ｐ型トランジスター及び第１の出力側Ｎ型トランジスターにより構成される出力側トランスファーゲートと、
直列接続された第２の出力側Ｐ型トランジスター、第３の出力側Ｐ型トランジスター、第３の出力側Ｎ型トランジスター及び第２の出力側Ｎ型トランジスターにより構成され、前記出力回路の前記出力ノードに前記駆動データ信号を出力する出力側クロックドインバーター回路を含み、
前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｐ型トランジスター及び前記第３の出力側Ｐ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｐ型トランジスターが、前記第１の方向に沿って配置され、
前記出力側クロックドインバーター回路を構成する前記第２の出力側Ｎ型トランジスター及び前記第３の出力側Ｎ型トランジスターと、前記出力側トランスファーゲートを構成する前記第１の出力側Ｎ型トランジスターが、前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項８】
請求項７において、
テスト時において、前記出力側トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記出力側トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されることを特徴とする画素回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、
前記第１のトランスファーゲートと、前記第１のクロックドインバーターの前記第３のＰ型トランジスター及び前記第３のＮ型トランジスターは、
前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、オン・オフ制御され、
前記第２のトランスファーゲートと、前記第２のクロックドインバーターの前記第６のＰ型トランジスター及び前記第６のＮ型トランジスターは、
前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、オン・オフ制御されることを特徴とする画素回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第２のラッチ回路からのラッチデータ信号に基づいて制御され、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して出力するセレクターを含み、
前記セレクターは、
前記オン駆動用波形信号の入力ノードと前記セレクターの出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第１のセレクター用トランスファーゲートと、
前記オフ駆動用波形信号の入力ノードと前記セレクターの前記出力ノードとの間に設けられ、前記ラッチデータ信号に基づいてオン・オフ制御される第２のセレクター用トランスファーゲートを含むことを特徴とする画素回路。
【請求項１１】
複数の画素と、
各画素回路が請求項１乃至１０のいずれかに記載の画素回路である複数の画素回路と、
を含むことを特徴とする電気光学装置。
【請求項１２】
請求項１１において、
前記複数の画素回路のうちの第１の画素回路、第２の画素回路、第３の画素回路、第４の画素回路が、各々、前記複数の画素のうちの第１の画素、第２の画素、第３の画素、第４の画素を駆動し、
前記第１の画素回路と前記第２の画素回路が、第１の線対称ラインに対して線対称に配置され、
前記第３の画素回路と前記第４の画素回路が、前記第１の線対称ラインに対して線対称に配置され、
前記第１の画素回路と前記第３の画素回路が、前記第１の線対称ラインに直交する第２の線対称ラインに対して線対称に配置され、
前記第２の画素回路と前記第４の画素回路が、前記第２の線対称ラインに対して線対称に配置されることを特徴とする電気光学装置。
【請求項１３】
請求項１１又は１２に記載の電気光学装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−９８３５８（Ｐ２０１２−９８３５８Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４３９０７（Ｐ２０１０−２４３９０７）
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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