発振回路
【課題】発振周波数の精度を改善することが可能な発振回路を提供すること。
【解決手段】ＰＴＡＴ出力とＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、加算割合を切り替え温度に依存した基準電圧発生回路の出力の変動を最小化する第１切替手段と、基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、一端が電流源に接続され電流源の定電流によって充放電される第１容量及び第２容量と、レギュレータ回路から供給される定電圧を電源として第２容量の他端を駆動するインバータと、電流源の定電流の値を切り替え発振周波数を調整する第２切替手段と、第１容量の容量値を切り替え第１容量及び第２容量の一端における発振振幅を調整する第３切替手段と、を備え、第１切替手段、第２切替手段、第３切替手段のトリミングによって所望の大きさの一定周波数を生成する。
【解決手段】ＰＴＡＴ出力とＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、加算割合を切り替え温度に依存した基準電圧発生回路の出力の変動を最小化する第１切替手段と、基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、一端が電流源に接続され電流源の定電流によって充放電される第１容量及び第２容量と、レギュレータ回路から供給される定電圧を電源として第２容量の他端を駆動するインバータと、電流源の定電流の値を切り替え発振周波数を調整する第２切替手段と、第１容量の容量値を切り替え第１容量及び第２容量の一端における発振振幅を調整する第３切替手段と、を備え、第１切替手段、第２切替手段、第３切替手段のトリミングによって所望の大きさの一定周波数を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は発振回路に関し、特に、発振周波数の精度を改善した発振回路に関する。
【背景技術】
【０００２】
近年、車載用の通信規約において高精度（例えば、±１．５％以内）のクロックが要求されている。高精度のクロックとして水晶振動子やセラミック振動子を使用すると、車の振動によって半田付けのはがれ、クラックといった破損が生じることがある。また、破損の問題の他にコストダウンの側面からもシリコンデバイスへの発振回路の内蔵の要求がある。そこで、シリコンデバイス上で高精度の発振回路を実現するため、各種の提案がなされている。
【０００３】
図１は、従来のＣＲ発振回路の一例を示す。図１のＣＲ発振回路は、インバータＩＮＶ１０１、ＩＮＶ１０２、ＩＮＶ１０３と、容量Ｃ１０１と、抵抗Ｒ１０１とを有する。図２は、図１のＣＲ発振回路の動作時における各ノードの波形を示す。図２に示されるように、ノードＮＤ１０１、ＮＤ１０２、ＮＤ１０３の波形は矩形波となる。ノードＮＤ１０４の波形は、ノードＮＤ１０２との容量カップリングによりノードＮＤ１０２の電圧変化の時刻にノードＮＤ１０４の電圧がノードＮＤ１０２と同じ方向に変化し、その後緩やかにノードＮＤ１０３の電圧により抵抗Ｒ１０１を介して充放電される波形となる。尚、図２中の破線はインバータＩＮＶ１０１の閾値Ｖｔｈである。
【０００４】
図１のＣＲ発振回路の発振周波数は、電源電圧、温度、抵抗Ｒ１０１の抵抗値、容量Ｃ１０１の容量値、それぞれのバラつきにより一般に−５０％〜＋１００％程度のバラつきを有する。
【０００５】
図３は、従来のＣＲ発振回路の他の例を示す。図３のＣＲ発振回路は、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３３と、容量Ｃ３１、Ｃ３２と、電流源ＩＰ３１、ＩＮ３１と、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と、オペアンプＡＭＰ３１と、抵抗Ｒ３１と、基準電圧発生回路３１と、設定レジスタ３２と、バイアス発生回路３３と、定電圧回路３４とを有する。
【０００６】
図３のＣＲ発振回路において出力端子ＯＵＴから出力される信号の発振周波数は、定電圧回路３４の出力電圧ＶＲＥＧと電流源ＩＰ３１、ＩＮ３１の電流値とをもとに定められる。定電圧回路３４によって一定の出力電圧ＶＲＥＧを供給することで、ノードＮＤ３１の信号振幅が電源電圧に依存せず一定となる。容量Ｃ３１、Ｃ３２を充放電する電流源ＩＰ３１、ＩＮ３１の電流値は、基準電圧発生回路３１が出力する基準電圧に基づいて定められる。プロセスのバラつきにより、基準電圧および電流源ＩＰ３１、ＩＮ３１の電流値は図４に示されるように右上がり、あるいは右下がりといった１次的な温度依存性を有する。電流源ＩＰ３１、ＩＮ３１の電流値を温度に依存せず一定とするために、基準電圧発生回路３１が出力する基準電圧の温度依存性をトリミングする設定レジスタ３２が設けられている。
【０００７】
上記の背景技術に関連して、特許文献１乃至４が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２５２４１４号公報
【特許文献２】特開２００７−２９９２９４号公報
【特許文献３】特表２００９−５２２６６１号公報
【特許文献４】特公平７−２２２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図３のＣＲ発振回路において電流源ＩＰ３１、ＩＮ３１の電流値は、右上がり、あるいは右下がりといった１次的な温度依存性をキャンセルしても完全な一定電流とはならず、２次的な温度依存性を有する。これによって、発振周波数の精度は、図５に示されるように±２％程度までであった。
【００１０】
本願は、発振周波数の精度を改善することが可能な発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示されている発振回路は、絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量及び第２容量と、前記レギュレータ回路から供給される定電圧を電源として、前記第２容量の他端を駆動するインバータと、前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、前記第１容量の容量値を切り替え、前記第１容量及び前記第２容量の前記一端における発振振幅を調整する第３切替手段と、を備え、前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する。
【発明の効果】
【００１２】
開示の発振回路によれば、電流源の定電流の温度依存性とレギュレータ回路の定電圧の温度依存性とを同様にし、第３切替手段によって発振振幅を調整することで、発振周波数の精度を改善することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＣＲ発振回路の一例を示す図である。
【図２】図１のＣＲ発振回路の各ノードの波形を示す図である。
【図３】従来のＣＲ発振回路の他の例を示す図である。
【図４】図３のＣＲ発振回路における電流源の電流値の温度特性を示す図である。
【図５】図３のＣＲ発振回路の発振周波数の温度特性を示す図である。
【図６】第１実施形態の回路ブロック図である。
【図７】バンドギャップリファレンス回路の具体例を示す図である。
【図８】図７のバンドギャップリファレンス回路の特性を示す図である。
【図９】バイアス発生回路の具体例を示す図である。
【図１０】第１実施形態における発振回路部の各ノードの波形を示す図である。
【図１１】第１実施形態におけるトリミング手順の一例を説明するための図である。
【図１２】抵抗切替手段の一例を示す図である。
【図１３】容量切替手段の一例を示す図である。
【図１４】第２実施形態の回路ブロック図である。
【図１５】トリミング電流ＤＡＣの具体例を示す図である。
【図１６】第３実施形態の回路ブロック図である。
【図１７】第３実施形態における発振回路部の各ノードの波形を示す図である。
【発明を実施するための形態】
【００１４】
図６は、第１実施形態の回路ブロック図である。オペアンプＡＭＰ１、ＰＭＯＳトランジスタＭＰ３を含む帰還増幅回路は、抵抗Ｒ１に印加される電圧とバンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１とを一致させるようにフィードバック制御を行う。ＰＭＯＳトランジスタＭＰ３は抵抗Ｒ１に基準電圧ＶＢＧＲ１が印加された場合に流れる電流を流すようにバイアスされ、そのバイアス電圧がバイアス発生回路６に与えられる。バイアス発生回路６は、与えられたバイアス電圧に基づいて電流源ＩＰ１、ＩＮ１の制御信号を発生する。
【００１５】
オペアンプＡＭＰ２、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ２、Ｒ３は、出力電圧ＶＲＥＧを発生させるレギュレータ回路５を構成する。オペアンプＡＭＰ２にバンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２が入力される。レギュレータ回路５の出力電圧ＶＲＥＧは、基準電圧ＶＢＧＲ２をもとに抵抗Ｒ２、Ｒ３の抵抗分圧で生成される。
【００１６】
バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２は、それぞれＰＴＡＴ電圧発生回路１、ＣＴＡＴ電圧発生回路２、加算割合設定回路３を備える。また、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２が出力する基準電圧ＶＢＧＲ１、ＶＢＧＲ２の温度依存性をトリミングするために、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２のそれぞれに対して温度依存性キャンセル用切替手段４が設けられる。
【００１７】
図７、図８を参照してバンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の構成及び動作について説明する。図７は、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の具体例を示す図であり、図６と図７とにおいて対応する部分には同一の符号が付されている。ＰＴＡＴ電圧発生回路１において、ＰＭＯＳトランジスタＭＰ１１、抵抗Ｒ１１、及びダイオードＤ１は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１２及びダイオードＤ２は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、ゲートがオペアンプＡＭＰ１１の出力に共通に接続され、等しい電流Ｉ１を流すようにサイズ比（チャネル幅Ｗ／チャネル長Ｌ）が同一に設定される。オペアンプＡＭＰ１１の非反転入力端子は抵抗Ｒ１１の一端に接続され、反転入力端子はダイオードＤ２のアノードに接続される。ダイオードＤ１、Ｄ２に添えられた数字（×８、×１）は、ダイオードＤ１、Ｄ２の相対的な面積の比の一例を示す。
【００１８】
図８（Ａ）に示されるように、ｐｎ接合ダイオードＤ１、Ｄ２の順方向電圧Ｖｂｅ１、Ｖｂｅ２は、絶対温度に比例して減少する特性を有することが知られている。オペアンプＡＭＰ１１は、抵抗Ｒ１１の一端の電圧とダイオードＤ２のアノードの電圧とを一致させるように負帰還回路を構成しており、オペアンプＡＭＰ１１の出力は、抵抗Ｒ１１の一端の電圧とダイオードＤ２の順方向電圧Ｖｂｅ２とを一致させる電圧に定まる。本具体例では、ダイオードＤ１、Ｄ２の面積比が８：１とされ、ダイオードＤ１、Ｄ２は異なる電流密度で動作する。これにより、抵抗Ｒ１１の両端にはダイオードＤ１、Ｄ２の順方向電圧の差ΔＶｂｅ＝Ｖｂｅ２−Ｖｂｅ１が印加される。図８（Ａ）に示されるように、ダイオードＤ１、Ｄ２の順方向電圧の差ΔＶｂｅは絶対温度に比例して増加する。したがって、電流Ｉ１は、絶対温度に比例して増加するＰＴＡＴ（Proportional To Absolute Temperature）電流となる。
【００１９】
ＣＴＡＴ電圧発生回路２において、ＰＭＯＳトランジスタＭＰ１３及び抵抗Ｒ１２は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１３は、ゲートがオペアンプＡＭＰ１２の出力に接続され、電流Ｉ２を流す。オペアンプＡＭＰ１２の非反転入力端子は抵抗Ｒ１２の一端に接続され、反転入力端子はダイオードＤ２のアノードに接続される。
【００２０】
オペアンプＡＭＰ１２は、抵抗Ｒ１２の一端の電圧とダイオードＤ２のアノードの電圧とを一致させるように負帰還回路を構成しており、オペアンプＡＭＰ１２の出力は、抵抗Ｒ１２の一端の電圧とダイオードＤ２の順方向電圧Ｖｂｅ２とを一致させる電圧に定まる。これにより、抵抗Ｒ１２の両端にはダイオードＤ２の順方向電圧Ｖｂｅ２に等しい電圧が印加される。前述のように、ダイオードＤ２の順方向電圧Ｖｂｅ２は絶対温度に比例して減少する。したがって、電流Ｉ２は、絶対温度に比例して減少するＣＴＡＴ（Complementary To Absolute Temperature）電流となる。
【００２１】
加算割合設定回路３は、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５を含む。ＰＭＯＳトランジスタＭＰ１４はオペアンプＡＭＰ１１の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１４に流れる電流Ｉ３はＰＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１１、ＭＰ１２とのサイズ比の差によって決まる。ＰＭＯＳトランジスタＭＰ１５はオペアンプＡＭＰ１２の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１５に流れる電流Ｉ４はＣＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１３とのサイズ比の差によって決まる。
【００２２】
電流Ｉ３と電流Ｉ４とが加算された電流が抵抗Ｒ１３に流れる。絶対温度に対して正の依存性を持つＰＴＡＴ電流と絶対温度に対して負の依存性を持つＣＴＡＴ電流との比を適切に調整すると、抵抗Ｒ１３に流れる合計電流は温度に依存しなくなる（図８（Ｂ）参照）。本具体例では、温度依存性キャンセル用切替手段４によって抵抗Ｒ１２の抵抗値を切り替えることで、ＣＴＡＴ電流の値を調整する。これによって、抵抗Ｒ１３に温度に依存しない合計電流が流れて電圧に変換され、温度に依存しない基準電圧ＶＢＧＲが出力される（図８（Ｃ）参照）。
【００２３】
続いて、図９を参照してバイアス発生回路６の構成及び動作について説明する。図９は、バイアス発生回路６の具体例を示す図であり、図６と図９とにおいて対応する部分には同一の符号が付されている。バイアス発生回路６は、ＰＭＯＳトランジスタＭＰ６１、ＭＰ６２とＮＭＯＳトランジスタＭＮ６１、ＭＮ６２とを含むカレントミラー回路である。オペアンプＡＭＰ１のフィードバック制御により、ＰＭＯＳトランジスタＭＰ３には基準電圧ＶＢＧＲ１と抵抗Ｒ１の抵抗値とで決まる基準電流が流れる。この基準電流をカレントミラー回路によってミラー比に応じて調整し、電流源ＩＰ１、ＩＮ１の制御信号を発生する。本具体例では、発振周波数トリミング用切替手段７によって抵抗Ｒ１の抵抗値を切り替えることで、基準電流の値を調整する。これによって、電流源ＩＰ１、ＩＮ１の定電流の値が切り替えられる。
【００２４】
図６に戻り、第１実施形態における発振回路部の構成及び動作について説明する。発振回路部は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、容量Ｃ１、Ｃ２と、電流源ＩＰ１、ＩＮ１と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、発振振幅トリミング用切替手段８とを有する。インバータＩＮＶ１の入力は、容量Ｃ１、Ｃ２の一端（ノードＡ）に接続される。インバータＩＮＶ２の入力は、インバータＩＮＶ１の出力（ノードＢ）に接続される。インバータＩＮＶ２は、インバータＩＮＶ１から出力される矩形波の発振信号を反転して出力端子ＯＵＴから出力する。インバータＩＮＶ３の入力は、インバータＩＮＶ１の出力に接続される。インバータＩＮＶ３は、インバータＩＮＶ１の出力を反転して、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートを駆動する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが交互にオン状態となることで、容量Ｃ１、Ｃ２の一端が電流源ＩＰ１又はＩＮ１に接続され、容量Ｃ１、Ｃ２が充放電される。また、ゲートがインバータＩＮＶ１の出力に共通に接続されたＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２は、レギュレータ回路５の出力電圧ＶＲＥＧを電源として、容量Ｃ２の他端（ノードＣ）を駆動するインバータを構成する。
【００２５】
図１０は、第１実施形態における発振回路部のノードＡ、Ｂ、Ｃの波形を示す。図１０に示されるように、ノードＢ、Ｃの波形は矩形波となる。ノードＡの波形は、ノードＣとの容量カップリングによりノードＣの立上りの時刻にノードＡの電圧が立上り、その後電流源ＩＮ１の一定電流により放電される波形となる。ノードＡの電圧がインバータＩＮＶ１の閾値Ｖｔｈを下回ると、ノードＢ、Ｃの電圧は反転する。そのため今度は、ノードＡの波形は、ノードＣの立下りの時刻にノードＡの電圧が立下り、その後電流源ＩＰ１の一定電流により充電される波形となる。ノードＡの電圧がインバータＩＮＶ１の閾値Ｖｔｈを上回ると、ノードＢ、Ｃの電圧は再び反転し、以後、同様の動作を繰り返す。
【００２６】
続いて、発振周波数Ｆｏｓｃを求める。
ノードＡの発振振幅ΔＶは、レギュレータ回路５の出力電圧ＶＲＥＧと容量分圧とで決定され、
ΔＶ＝ＶＨ−Ｖｔｈ＝Ｖｔｈ−ＶＬ＝（Ｃ２／（Ｃ１＋Ｃ２））×ＶＲＥＧ …（１）
となる。ここで、Ｃ１、Ｃ２は容量Ｃ１、Ｃ２の容量値である。また、電流源ＩＰ１、ＩＮ１の一定電流の値をＩ、半周期をｔとすると、
Ｉ×ｔ＝ΔＶ×（Ｃ１＋Ｃ２） …（２）
となる。式（１）、式（２）より、
ｔ＝（ΔＶ×（Ｃ１＋Ｃ２））／Ｉ＝（（Ｃ２／（Ｃ１＋Ｃ２））×ＶＲＥＧ×（Ｃ１＋Ｃ２））／Ｉ＝Ｃ２×ＶＲＥＧ／Ｉ …（３）
となる。したがって、発振周波数Ｆｏｓｃは、式（３）より、
Ｆｏｓｃ＝１／（２×ｔ）＝Ｉ／（２×Ｃ２×ＶＲＥＧ） …（４）
となる。
【００２７】
バンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１が低下すると、電流源ＩＰ１、ＩＮ１の電流値が小さくなる。すると、式（４）から明らかなように、発振周波数Ｆｏｓｃが低くなる。一方、バンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２が低下すると、レギュレータ回路５の出力電圧ＶＲＥＧが低下して発振振幅ΔＶが小さくなる。すると、図１０と式（４）とから明らかなように、発振周波数Ｆｏｓｃが高くなる。したがって、電流源ＩＰ１、ＩＮ１の電流値の温度依存性による発振周波数Ｆｏｓｃの変化と、レギュレータ回路５の出力電圧ＶＲＥＧの温度依存性による発振周波数Ｆｏｓｃの変化とは、互いに打ち消しあう。第１実施形態では、発振振幅トリミング用切替手段８によって容量Ｃ１の容量値を切り替えることで、発振振幅ΔＶを調整する。これによって、一定周波数を生成することができる。
【００２８】
図１１を参照して第１実施形態におけるトリミング手順の一例について説明する。
（１）温度依存性キャンセル用切替手段４による、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の１次的な温度依存性のキャンセル（図１１（Ａ）、（Ｂ）参照）
バンドギャップリファレンス回路ＢＧＲ１の温度依存性は、電流源ＩＰ１、ＩＮ１の電流値の温度依存性と対応する（図１１（Ａ））。また、バンドギャップリファレンス回路ＢＧＲ２の温度依存性は、レギュレータ回路５の出力電圧ＶＲＥＧの温度依存性と対応する。（図１１（Ｂ））。バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２が有する右上がり、あるいは右下がりといった１次的な温度依存性を、温度依存性キャンセル用切替手段４によってキャンセルする。
【００２９】
（２）発振振幅トリミング用切替手段８による、発振振幅ΔＶの調整（図１１（Ｃ）参照）
レギュレータ回路５の出力電圧ＶＲＥＧの低下に対する発振振幅ΔＶの低下の度合いを、発振振幅トリミング用切替手段８によって調整し、発振周波数Ｆｏｓｃの２次的な温度依存性をキャンセルする。
【００３０】
電流源ＩＰ１、ＩＮ１は、容量Ｃ１、Ｃ２を充放電する電流をバンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１に基づいて発生させる。したがって、充放電電流は、図１１（Ａ）に示されるような温度依存性を有する。充放電電流が減少すると、発振周波数Ｆｏｓｃが低くなる。
【００３１】
一方、発振振幅ΔＶは、レギュレータ回路５の出力電圧ＶＲＥＧをもとに決定される。レギュレータ回路５（図６参照）において、抵抗Ｒ２、Ｒ３の温度依存性の影響は、抵抗分圧によって打ち消される。そのため、レギュレータ回路５の出力電圧ＶＲＥＧは、バンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２と同様の図１１（Ｂ）に示されるような温度依存性を有する。出力電圧ＶＲＥＧが低下すると、発振周波数Ｆｏｓｃが高くなる。
【００３２】
バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２は同一の構成を有するため、基準電圧ＶＢＧＲ１、ＶＢＧＲ２の温度依存性は同様となる。基準電圧ＶＢＧＲ１に対応する充放電電流の温度依存性と、基準電圧ＶＢＧＲ２に対応するレギュレータ回路５の出力電圧ＶＲＥＧの温度依存性とを逆にして足し合わせることで、バンドギャップリファレンス回路の出力精度が従来と同様に±２％程度であっても、発振周波数Ｆｏｓｃの精度を±１％以下に抑えることができる（図１１（Ｃ））。発振振幅トリミング用切替手段８によって容量Ｃ１の容量値を調整すると、発振振幅ΔＶを調整することができるため、右上がり、あるいは右下がりといった１次的な温度依存性を平坦化した後にわずかに残る２次的な温度依存性をキャンセルすることができる。これによって、高精度（例えば、±１％以内）の発振回路が得られる。
【００３３】
（３）発振周波数トリミング用切替手段７による、発振周波数Ｆｏｓｃの調整（図１１（Ｄ）参照）
上記（１）、（２）のトリミングを行った周波数から使用する周波数へと、発振周波数Ｆｏｓｃを、発振周波数トリミング用切替手段７によって調整する（図１１（Ｄ））。発振周波数トリミング用切替手段７によって抵抗Ｒ１の抵抗値を調整すると、基準電流の値を調整することができる。これによって、容量Ｃ１、Ｃ２を充放電する電流源ＩＰ１、ＩＮ１の電流値を調整し、発振周波数Ｆｏｓｃを所望の値に調整することができる。
【００３４】
発振周波数Ｆｏｓｃが収束するまで、上記のトリミング手順（１）〜（３）を、（１）→（２）→（３）→（１）→（２）→（３）→…のように繰り返すことで、所望の大きさの一定の発振周波数Ｆｏｓｃが生成される。尚、トリミングを繰り返した方が所望の値により近い周波数で使用することができるが、必ずしもトリミングを繰り返さなければならないわけではない。上記（３）では抵抗Ｒ１の抵抗値をトリミングするが、抵抗は２次的な温度特性を有する。そのため、抵抗Ｒ１の抵抗値のトリミング前後において、電流源ＩＰ１、ＩＮ１の電流値の変化割合と、発振周波数Ｆｏｓｃの変化割合とは、完全には比例しない（図１１（Ｄ）参照）。したがって、発振周波数Ｆｏｓｃを所望の値に完全に合わせるためには、段階的にトリミングすることが望ましい。
【００３５】
また、初めに上記（１）、（２）のトリミングを行う理由としては、次のことが考えられる。例えば、バンドギャップリファレンス回路ＢＧＲ１の１次的な温度依存性がある場合に、上記（３）のトリミングによって使用周波数に合わせた後に、バンドギャップリファレンス回路ＢＧＲ１の１次的な温度依存性をキャンセルすると、発振周波数Ｆｏｓｃが使用周波数からずれてしまう（図１１（Ｅ）参照）。したがって、上記（１）、（２）のトリミングによって温度依存性をキャンセルしてから上記（３）のトリミングによって発振周波数Ｆｏｓｃを調整した方が、発振周波数Ｆｏｓｃの収束が早いと考えられる。
【００３６】
続いて、図１２を参照して、温度依存性キャンセル用切替手段４による抵抗Ｒ１２の抵抗値の切り替え（図７参照）、発振周波数トリミング用切替手段７による抵抗Ｒ１の抵抗値の切り替え（図６参照）、のそれぞれを実現する構成の一例について説明する。また、図１３を参照して、発振振幅トリミング用切替手段８よる容量Ｃ１の容量値の切り替え（図６参照）を実現する構成の一例について説明する。
【００３７】
図１２は、温度依存性キャンセル用切替手段４、発振周波数トリミング用切替手段７による抵抗値の切り替えを実現する抵抗切替手段の一例を示す。抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４は直列に接続される。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれ抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４と並列に接続される。抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４に添えられた数字（×１、×２、×４、×８）は、抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４の相対的な抵抗値の比の一例を示す。上記の構成により、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオンオフを切り替えることで、所望の抵抗値が得られる。例えば、レジスタに設定された値をもとに各スイッチを制御することで、抵抗値の切り替えを実現することができる。
【００３８】
また、図１３は、発振振幅トリミング用切替手段８による容量値の切り替えを実現する容量切替手段の一例を示す。容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４は並列に接続される。スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、それぞれ容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４と直列に接続される。容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４に添えられた数字（×１、×２、×４、×８）は、容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４の相対的な容量値の比の一例を示す。上記の構成により、スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のオンオフを切り替えることで、所望の容量値が得られる。例えば、レジスタに設定された値をもとに各スイッチを制御することで、容量値の切り替えを実現することができる。
【００３９】
図１４は、第２実施形態の回路ブロック図である。第２実施形態の説明では、先に説明した第１実施形態との相違点を中心に述べ、同様の点については同一の符号を付して説明を省略する。
【００４０】
第２実施形態では、バンドギャップリファレンス回路が共通化され、１つのバンドギャップリファレンス回路ＢＧＲによって電流源ＩＰ１、ＩＮ１の電流値と、レギュレータ回路５の出力電圧ＶＲＥＧとが制御される。また、第１実施形態におけるバイアス発生回路６に代えて、第２実施形態ではトリミング電流ＤＡＣ９が設けられる。
【００４１】
図１５を参照してトリミング電流ＤＡＣ９の構成及び動作について説明する。図１５は、トリミング電流ＤＡＣ９の具体例を示す図である。図１５では先に説明した図と対応する部分には同一の符号を付して説明を省略する。
【００４２】
図１５において加算割合設定回路３は、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５に加えて、ＰＭＯＳトランジスタＭＰ１６、ＭＰ１７を含む。ＰＭＯＳトランジスタＭＰ１６はオペアンプＡＭＰ１１の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１６に流れる電流はＰＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１１、ＭＰ１２とのサイズ比の差によって決まる。ＰＭＯＳトランジスタＭＰ１７はオペアンプＡＭＰ１２の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１７に流れる電流はＣＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１３とのサイズ比の差によって決まる。
【００４３】
ＰＭＯＳトランジスタＭＰ１６に流れる電流とＰＭＯＳトランジスタＭＰ１７に流れる電流とが加算された電流が、トリミング電流ＤＡＣ９のＮＭＯＳトランジスタＭＮ９１に流れる。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４は、ＮＭＯＳトランジスタＭＮ９１に流れる基準電流を、ＰＭＯＳトランジスタＭＰ９１に分配するカレントミラー回路を構成する。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４に添えられた数字（×４、×２、×１）は、ミラー比の一例を示す。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４には、それぞれＮＭＯＳトランジスタＭＮ９５、ＭＮ９６、ＭＮ９７が直列に接続されている。また、ＰＭＯＳトランジスタＭＰ９２は、ＰＭＯＳトランジスタＭＰ９１に流れる電流を、ＮＭＯＳトランジスタＭＮ９８に分配するカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰ９１、ＮＭＯＳトランジスタＭＮ９８のゲート電圧が、発振回路部の電流源ＩＰ１、ＩＮ１に与えられる。
【００４４】
本具体例では、発振周波数トリミング用切替手段７によってＮＭＯＳトランジスタＭＮ９５、ＭＮ９６、ＭＮ９７のオンオフを切り替えることで、ＮＭＯＳトランジスタＭＮ９１に流れる基準電流とＰＭＯＳトランジスタＭＰ９１、ＮＭＯＳトランジスタＭＮ９８に流れる電流との比を切り替える。これによって、電流源ＩＰ１、ＩＮ１の定電流の値が切り替えられる。
【００４５】
上記の第２実施形態によれば、第１実施形態と同様の効果が得られる。また、第２実施形態では、バンドギャップリファレンス回路を共通化することにより、回路素子数を少なくすることができるため、発振回路を構成するために必要な回路の占有面積を低減することができる。
【００４６】
図１６は、第３実施形態の回路ブロック図である。第３実施形態の説明では、先に説明した第１、第２実施形態との相違点を中心に述べ、同様の点については同一の符号を付して説明を省略する。
【００４７】
第３実施形態では、発振回路部の構成が異なる。第３実施形態における発振回路部は、コンパレータＣＯＭＰ５１と、インバータＩＮＶ５１、ＩＮＶ５２と、容量Ｃ５１と、電流源ＩＰ１、ＩＮ１と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮ５１と、抵抗Ｒ５１、Ｒ５２、Ｒ５３と、発振振幅トリミング用切替手段８とを有する。
【００４８】
抵抗Ｒ５１、Ｒ５２、Ｒ５３は直列に接続され、レギュレータ回路５の出力電圧ＶＲＥＧを分圧する。コンパレータＣＯＭＰ５１の反転入力端子は容量Ｃ５１の一端（ノードＤ）に接続され、非反転入力端子は抵抗Ｒ５２と抵抗Ｒ５３との接続点に接続される。インバータＩＮＶ５１の入力は、コンパレータＣＯＭＰ５１の出力に接続される。インバータＩＮＶ５２の入力は、インバータＩＮＶ５１の出力に接続される。インバータＩＮＶ５２は、インバータＩＮＶ５１から出力される矩形波の発振信号を反転して出力端子ＯＵＴから出力する。また、インバータＩＮＶ５２は、インバータＩＮＶ５１の出力を反転して、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、ＭＮ５１のゲートを駆動する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが交互にオン状態となることで、容量Ｃ５１の一端が電流源ＩＰ１又はＩＮ１に接続され、容量Ｃ５１が充放電される。また、ＮＭＯＳトランジスタＭＮ５１は、抵抗Ｒ５１と並列に接続される。ＮＭＯＳトランジスタＭＮ５１は、コンパレータＣＯＭＰ５１の出力に応じてオン状態となることで抵抗Ｒ５１を短絡するスイッチを構成する。
【００４９】
図１７は、第３実施形態における発振回路部のノードＤ、出力端子ＯＵＴの波形を示す。第３実施形態では、ノードＤの発振振幅ΔＶは、
ΔＶ＝ＶＨ−ＶＬ＝（（Ｒ５１＋Ｒ５２）／（Ｒ５１＋Ｒ５２＋Ｒ５３）−Ｒ５２／（Ｒ５２＋Ｒ５３））×ＶＲＥＧ …（５）
となる。ここで、Ｒ５１、Ｒ５２、Ｒ５３は抵抗Ｒ５１、Ｒ５２、Ｒ５３の抵抗値である。第３実施形態では、発振振幅トリミング用切替手段８によって抵抗Ｒ５１の抵抗値を切り替えることで、発振振幅ΔＶを調整する。これによって、第３実施形態においても、第１、第２実施形態と同様に一定周波数を生成することができる。
【００５０】
以上、詳細に説明したように、前記第１乃至第３を含む実施形態によれば、バンドギャップリファレンス回路が出力する基準電圧が低い場合に発振周波数を決定する充放電電流が小さくなって発振周波数が低くなる一方で、バンドギャップリファレンス回路が出力する基準電圧が低い場合に発振振幅が小さくなって発振周波数が高くなる。充放電電流の温度依存性とレギュレータ回路の出力電圧の温度依存性とを同様にし、発振振幅トリミング用切替手段８によって発振振幅を調整することで、発振周波数に２次的な温度依存性が現れなくなり、高精度（例えば、±１％以内）の発振回路を実現することができる。
【００５１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００５２】
例えば、バンドギャップリファレンス回路の構成は、前記実施形態の構成に限られるものではない。また、バンドギャップリファレンス回路の温度依存性のキャンセルは、図７で説明した、抵抗Ｒ１２の抵抗値を切り替える構成に限られない。加算割合設定回路３においてＰＭＯＳトランジスタＭＰ１４、ＭＰ１５のそれぞれと並列に複数のトランジスタを設け、それらの個数をスイッチ等で可変に切り替える構成によって、ＰＴＡＴ電流とＣＴＡＴ電流との加算割合を切り替えてもよい。
【００５３】
また、第１、第２実施形態において、発振振幅トリミング用切替手段８は、式（４）をもとに発振周波数の大きさが変わることを考慮すれば、容量Ｃ２の容量値を切り替えてもよい。
【００５４】
また、図１２、図１３で説明した抵抗切替手段、容量切替手段では、抵抗値、容量値の重み付けを用いたが、同一値の素子を並べてもよいことは言うまでもない。直列、並列といった接続の仕方も適宜変更することができる。
【００５５】
その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。
【００５６】
尚、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２、ＢＧＲは基準電圧発生回路の一例、温度依存性キャンセル用切替手段４は第１切替手段の一例、電流源ＩＰ１、ＩＮ１は電流源の一例、レギュレータ回路５はレギュレータ回路の一例、容量Ｃ１、Ｃ５１は第１容量の一例、容量Ｃ２は第２容量の一例、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２はインバータの一例、発振周波数トリミング用切替手段７は第２切替手段の一例、発振振幅トリミング用切替手段８は第３切替手段の一例、抵抗Ｒ５１、Ｒ５２、Ｒ５３は第１、第２、第３分圧抵抗の一例、コンパレータＣＯＭＰ５１はコンパレータの一例、ＮＭＯＳトランジスタＭＮ５１はスイッチの一例、抵抗Ｒ１は基準抵抗の一例、オペアンプＡＭＰ１及びＰＭＯＳトランジスタＭＰ３は帰還増幅回路の一例、ＮＭＯＳトランジスタＭＮ９１、ＭＮ９２、ＭＮ９３、ＭＮ９４はカレントミラー回路の一例、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５は第１、第２、第３、第４、第５ＰＭＯＳトランジスタの一例、抵抗Ｒ１１、Ｒ１２は第１、第２抵抗の一例、ダイオードＤ１、Ｄ２は第１、第２ダイオードの一例、オペアンプＡＭＰ１１、ＡＭＰ１２は第１、第２オペアンプ回路の一例、である。
【符号の説明】
【００５７】
１ ＰＴＡＴ電圧発生回路
２ ＣＴＡＴ電圧発生回路
３ 加算割合設定回路
４ 温度依存性キャンセル用切替手段
５ レギュレータ回路
６ バイアス発生回路
７ 発振周波数トリミング用切替手段
８ 発振振幅トリミング用切替手段
９ トリミング電流ＤＡＣ
ＡＭＰ１、ＡＭＰ２、ＡＭＰ１１、ＡＭＰ１２ オペアンプ
ＢＧＲ１、ＢＧＲ２、ＢＧＲ バンドギャップリファレンス回路
Ｃ１、Ｃ２、Ｃ５１ 容量
ＣＯＭＰ５１ コンパレータ
Ｄ１、Ｄ２ ダイオード
ＩＰ１、ＩＮ１ 電流源
ＭＮ１、ＭＮ２、ＭＮ５１、ＭＮ６１、ＭＮ６２、ＭＮ９１〜ＭＮ９８ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４、ＭＰ１１〜ＭＰ１７、ＭＰ６１、ＭＰ６２、ＭＰ９１、ＭＰ９２ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１３、Ｒ５１〜Ｒ５３ 抵抗
【技術分野】
【０００１】
本願は発振回路に関し、特に、発振周波数の精度を改善した発振回路に関する。
【背景技術】
【０００２】
近年、車載用の通信規約において高精度（例えば、±１．５％以内）のクロックが要求されている。高精度のクロックとして水晶振動子やセラミック振動子を使用すると、車の振動によって半田付けのはがれ、クラックといった破損が生じることがある。また、破損の問題の他にコストダウンの側面からもシリコンデバイスへの発振回路の内蔵の要求がある。そこで、シリコンデバイス上で高精度の発振回路を実現するため、各種の提案がなされている。
【０００３】
図１は、従来のＣＲ発振回路の一例を示す。図１のＣＲ発振回路は、インバータＩＮＶ１０１、ＩＮＶ１０２、ＩＮＶ１０３と、容量Ｃ１０１と、抵抗Ｒ１０１とを有する。図２は、図１のＣＲ発振回路の動作時における各ノードの波形を示す。図２に示されるように、ノードＮＤ１０１、ＮＤ１０２、ＮＤ１０３の波形は矩形波となる。ノードＮＤ１０４の波形は、ノードＮＤ１０２との容量カップリングによりノードＮＤ１０２の電圧変化の時刻にノードＮＤ１０４の電圧がノードＮＤ１０２と同じ方向に変化し、その後緩やかにノードＮＤ１０３の電圧により抵抗Ｒ１０１を介して充放電される波形となる。尚、図２中の破線はインバータＩＮＶ１０１の閾値Ｖｔｈである。
【０００４】
図１のＣＲ発振回路の発振周波数は、電源電圧、温度、抵抗Ｒ１０１の抵抗値、容量Ｃ１０１の容量値、それぞれのバラつきにより一般に−５０％〜＋１００％程度のバラつきを有する。
【０００５】
図３は、従来のＣＲ発振回路の他の例を示す。図３のＣＲ発振回路は、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３３と、容量Ｃ３１、Ｃ３２と、電流源ＩＰ３１、ＩＮ３１と、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と、オペアンプＡＭＰ３１と、抵抗Ｒ３１と、基準電圧発生回路３１と、設定レジスタ３２と、バイアス発生回路３３と、定電圧回路３４とを有する。
【０００６】
図３のＣＲ発振回路において出力端子ＯＵＴから出力される信号の発振周波数は、定電圧回路３４の出力電圧ＶＲＥＧと電流源ＩＰ３１、ＩＮ３１の電流値とをもとに定められる。定電圧回路３４によって一定の出力電圧ＶＲＥＧを供給することで、ノードＮＤ３１の信号振幅が電源電圧に依存せず一定となる。容量Ｃ３１、Ｃ３２を充放電する電流源ＩＰ３１、ＩＮ３１の電流値は、基準電圧発生回路３１が出力する基準電圧に基づいて定められる。プロセスのバラつきにより、基準電圧および電流源ＩＰ３１、ＩＮ３１の電流値は図４に示されるように右上がり、あるいは右下がりといった１次的な温度依存性を有する。電流源ＩＰ３１、ＩＮ３１の電流値を温度に依存せず一定とするために、基準電圧発生回路３１が出力する基準電圧の温度依存性をトリミングする設定レジスタ３２が設けられている。
【０００７】
上記の背景技術に関連して、特許文献１乃至４が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２５２４１４号公報
【特許文献２】特開２００７−２９９２９４号公報
【特許文献３】特表２００９−５２２６６１号公報
【特許文献４】特公平７−２２２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図３のＣＲ発振回路において電流源ＩＰ３１、ＩＮ３１の電流値は、右上がり、あるいは右下がりといった１次的な温度依存性をキャンセルしても完全な一定電流とはならず、２次的な温度依存性を有する。これによって、発振周波数の精度は、図５に示されるように±２％程度までであった。
【００１０】
本願は、発振周波数の精度を改善することが可能な発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示されている発振回路は、絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量及び第２容量と、前記レギュレータ回路から供給される定電圧を電源として、前記第２容量の他端を駆動するインバータと、前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、前記第１容量の容量値を切り替え、前記第１容量及び前記第２容量の前記一端における発振振幅を調整する第３切替手段と、を備え、前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する。
【発明の効果】
【００１２】
開示の発振回路によれば、電流源の定電流の温度依存性とレギュレータ回路の定電圧の温度依存性とを同様にし、第３切替手段によって発振振幅を調整することで、発振周波数の精度を改善することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＣＲ発振回路の一例を示す図である。
【図２】図１のＣＲ発振回路の各ノードの波形を示す図である。
【図３】従来のＣＲ発振回路の他の例を示す図である。
【図４】図３のＣＲ発振回路における電流源の電流値の温度特性を示す図である。
【図５】図３のＣＲ発振回路の発振周波数の温度特性を示す図である。
【図６】第１実施形態の回路ブロック図である。
【図７】バンドギャップリファレンス回路の具体例を示す図である。
【図８】図７のバンドギャップリファレンス回路の特性を示す図である。
【図９】バイアス発生回路の具体例を示す図である。
【図１０】第１実施形態における発振回路部の各ノードの波形を示す図である。
【図１１】第１実施形態におけるトリミング手順の一例を説明するための図である。
【図１２】抵抗切替手段の一例を示す図である。
【図１３】容量切替手段の一例を示す図である。
【図１４】第２実施形態の回路ブロック図である。
【図１５】トリミング電流ＤＡＣの具体例を示す図である。
【図１６】第３実施形態の回路ブロック図である。
【図１７】第３実施形態における発振回路部の各ノードの波形を示す図である。
【発明を実施するための形態】
【００１４】
図６は、第１実施形態の回路ブロック図である。オペアンプＡＭＰ１、ＰＭＯＳトランジスタＭＰ３を含む帰還増幅回路は、抵抗Ｒ１に印加される電圧とバンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１とを一致させるようにフィードバック制御を行う。ＰＭＯＳトランジスタＭＰ３は抵抗Ｒ１に基準電圧ＶＢＧＲ１が印加された場合に流れる電流を流すようにバイアスされ、そのバイアス電圧がバイアス発生回路６に与えられる。バイアス発生回路６は、与えられたバイアス電圧に基づいて電流源ＩＰ１、ＩＮ１の制御信号を発生する。
【００１５】
オペアンプＡＭＰ２、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ２、Ｒ３は、出力電圧ＶＲＥＧを発生させるレギュレータ回路５を構成する。オペアンプＡＭＰ２にバンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２が入力される。レギュレータ回路５の出力電圧ＶＲＥＧは、基準電圧ＶＢＧＲ２をもとに抵抗Ｒ２、Ｒ３の抵抗分圧で生成される。
【００１６】
バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２は、それぞれＰＴＡＴ電圧発生回路１、ＣＴＡＴ電圧発生回路２、加算割合設定回路３を備える。また、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２が出力する基準電圧ＶＢＧＲ１、ＶＢＧＲ２の温度依存性をトリミングするために、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２のそれぞれに対して温度依存性キャンセル用切替手段４が設けられる。
【００１７】
図７、図８を参照してバンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の構成及び動作について説明する。図７は、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の具体例を示す図であり、図６と図７とにおいて対応する部分には同一の符号が付されている。ＰＴＡＴ電圧発生回路１において、ＰＭＯＳトランジスタＭＰ１１、抵抗Ｒ１１、及びダイオードＤ１は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１２及びダイオードＤ２は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、ゲートがオペアンプＡＭＰ１１の出力に共通に接続され、等しい電流Ｉ１を流すようにサイズ比（チャネル幅Ｗ／チャネル長Ｌ）が同一に設定される。オペアンプＡＭＰ１１の非反転入力端子は抵抗Ｒ１１の一端に接続され、反転入力端子はダイオードＤ２のアノードに接続される。ダイオードＤ１、Ｄ２に添えられた数字（×８、×１）は、ダイオードＤ１、Ｄ２の相対的な面積の比の一例を示す。
【００１８】
図８（Ａ）に示されるように、ｐｎ接合ダイオードＤ１、Ｄ２の順方向電圧Ｖｂｅ１、Ｖｂｅ２は、絶対温度に比例して減少する特性を有することが知られている。オペアンプＡＭＰ１１は、抵抗Ｒ１１の一端の電圧とダイオードＤ２のアノードの電圧とを一致させるように負帰還回路を構成しており、オペアンプＡＭＰ１１の出力は、抵抗Ｒ１１の一端の電圧とダイオードＤ２の順方向電圧Ｖｂｅ２とを一致させる電圧に定まる。本具体例では、ダイオードＤ１、Ｄ２の面積比が８：１とされ、ダイオードＤ１、Ｄ２は異なる電流密度で動作する。これにより、抵抗Ｒ１１の両端にはダイオードＤ１、Ｄ２の順方向電圧の差ΔＶｂｅ＝Ｖｂｅ２−Ｖｂｅ１が印加される。図８（Ａ）に示されるように、ダイオードＤ１、Ｄ２の順方向電圧の差ΔＶｂｅは絶対温度に比例して増加する。したがって、電流Ｉ１は、絶対温度に比例して増加するＰＴＡＴ（Proportional To Absolute Temperature）電流となる。
【００１９】
ＣＴＡＴ電圧発生回路２において、ＰＭＯＳトランジスタＭＰ１３及び抵抗Ｒ１２は、電源とグランドとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１３は、ゲートがオペアンプＡＭＰ１２の出力に接続され、電流Ｉ２を流す。オペアンプＡＭＰ１２の非反転入力端子は抵抗Ｒ１２の一端に接続され、反転入力端子はダイオードＤ２のアノードに接続される。
【００２０】
オペアンプＡＭＰ１２は、抵抗Ｒ１２の一端の電圧とダイオードＤ２のアノードの電圧とを一致させるように負帰還回路を構成しており、オペアンプＡＭＰ１２の出力は、抵抗Ｒ１２の一端の電圧とダイオードＤ２の順方向電圧Ｖｂｅ２とを一致させる電圧に定まる。これにより、抵抗Ｒ１２の両端にはダイオードＤ２の順方向電圧Ｖｂｅ２に等しい電圧が印加される。前述のように、ダイオードＤ２の順方向電圧Ｖｂｅ２は絶対温度に比例して減少する。したがって、電流Ｉ２は、絶対温度に比例して減少するＣＴＡＴ（Complementary To Absolute Temperature）電流となる。
【００２１】
加算割合設定回路３は、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５を含む。ＰＭＯＳトランジスタＭＰ１４はオペアンプＡＭＰ１１の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１４に流れる電流Ｉ３はＰＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１１、ＭＰ１２とのサイズ比の差によって決まる。ＰＭＯＳトランジスタＭＰ１５はオペアンプＡＭＰ１２の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１５に流れる電流Ｉ４はＣＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１３とのサイズ比の差によって決まる。
【００２２】
電流Ｉ３と電流Ｉ４とが加算された電流が抵抗Ｒ１３に流れる。絶対温度に対して正の依存性を持つＰＴＡＴ電流と絶対温度に対して負の依存性を持つＣＴＡＴ電流との比を適切に調整すると、抵抗Ｒ１３に流れる合計電流は温度に依存しなくなる（図８（Ｂ）参照）。本具体例では、温度依存性キャンセル用切替手段４によって抵抗Ｒ１２の抵抗値を切り替えることで、ＣＴＡＴ電流の値を調整する。これによって、抵抗Ｒ１３に温度に依存しない合計電流が流れて電圧に変換され、温度に依存しない基準電圧ＶＢＧＲが出力される（図８（Ｃ）参照）。
【００２３】
続いて、図９を参照してバイアス発生回路６の構成及び動作について説明する。図９は、バイアス発生回路６の具体例を示す図であり、図６と図９とにおいて対応する部分には同一の符号が付されている。バイアス発生回路６は、ＰＭＯＳトランジスタＭＰ６１、ＭＰ６２とＮＭＯＳトランジスタＭＮ６１、ＭＮ６２とを含むカレントミラー回路である。オペアンプＡＭＰ１のフィードバック制御により、ＰＭＯＳトランジスタＭＰ３には基準電圧ＶＢＧＲ１と抵抗Ｒ１の抵抗値とで決まる基準電流が流れる。この基準電流をカレントミラー回路によってミラー比に応じて調整し、電流源ＩＰ１、ＩＮ１の制御信号を発生する。本具体例では、発振周波数トリミング用切替手段７によって抵抗Ｒ１の抵抗値を切り替えることで、基準電流の値を調整する。これによって、電流源ＩＰ１、ＩＮ１の定電流の値が切り替えられる。
【００２４】
図６に戻り、第１実施形態における発振回路部の構成及び動作について説明する。発振回路部は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、容量Ｃ１、Ｃ２と、電流源ＩＰ１、ＩＮ１と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、発振振幅トリミング用切替手段８とを有する。インバータＩＮＶ１の入力は、容量Ｃ１、Ｃ２の一端（ノードＡ）に接続される。インバータＩＮＶ２の入力は、インバータＩＮＶ１の出力（ノードＢ）に接続される。インバータＩＮＶ２は、インバータＩＮＶ１から出力される矩形波の発振信号を反転して出力端子ＯＵＴから出力する。インバータＩＮＶ３の入力は、インバータＩＮＶ１の出力に接続される。インバータＩＮＶ３は、インバータＩＮＶ１の出力を反転して、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートを駆動する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが交互にオン状態となることで、容量Ｃ１、Ｃ２の一端が電流源ＩＰ１又はＩＮ１に接続され、容量Ｃ１、Ｃ２が充放電される。また、ゲートがインバータＩＮＶ１の出力に共通に接続されたＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２は、レギュレータ回路５の出力電圧ＶＲＥＧを電源として、容量Ｃ２の他端（ノードＣ）を駆動するインバータを構成する。
【００２５】
図１０は、第１実施形態における発振回路部のノードＡ、Ｂ、Ｃの波形を示す。図１０に示されるように、ノードＢ、Ｃの波形は矩形波となる。ノードＡの波形は、ノードＣとの容量カップリングによりノードＣの立上りの時刻にノードＡの電圧が立上り、その後電流源ＩＮ１の一定電流により放電される波形となる。ノードＡの電圧がインバータＩＮＶ１の閾値Ｖｔｈを下回ると、ノードＢ、Ｃの電圧は反転する。そのため今度は、ノードＡの波形は、ノードＣの立下りの時刻にノードＡの電圧が立下り、その後電流源ＩＰ１の一定電流により充電される波形となる。ノードＡの電圧がインバータＩＮＶ１の閾値Ｖｔｈを上回ると、ノードＢ、Ｃの電圧は再び反転し、以後、同様の動作を繰り返す。
【００２６】
続いて、発振周波数Ｆｏｓｃを求める。
ノードＡの発振振幅ΔＶは、レギュレータ回路５の出力電圧ＶＲＥＧと容量分圧とで決定され、
ΔＶ＝ＶＨ−Ｖｔｈ＝Ｖｔｈ−ＶＬ＝（Ｃ２／（Ｃ１＋Ｃ２））×ＶＲＥＧ …（１）
となる。ここで、Ｃ１、Ｃ２は容量Ｃ１、Ｃ２の容量値である。また、電流源ＩＰ１、ＩＮ１の一定電流の値をＩ、半周期をｔとすると、
Ｉ×ｔ＝ΔＶ×（Ｃ１＋Ｃ２） …（２）
となる。式（１）、式（２）より、
ｔ＝（ΔＶ×（Ｃ１＋Ｃ２））／Ｉ＝（（Ｃ２／（Ｃ１＋Ｃ２））×ＶＲＥＧ×（Ｃ１＋Ｃ２））／Ｉ＝Ｃ２×ＶＲＥＧ／Ｉ …（３）
となる。したがって、発振周波数Ｆｏｓｃは、式（３）より、
Ｆｏｓｃ＝１／（２×ｔ）＝Ｉ／（２×Ｃ２×ＶＲＥＧ） …（４）
となる。
【００２７】
バンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１が低下すると、電流源ＩＰ１、ＩＮ１の電流値が小さくなる。すると、式（４）から明らかなように、発振周波数Ｆｏｓｃが低くなる。一方、バンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２が低下すると、レギュレータ回路５の出力電圧ＶＲＥＧが低下して発振振幅ΔＶが小さくなる。すると、図１０と式（４）とから明らかなように、発振周波数Ｆｏｓｃが高くなる。したがって、電流源ＩＰ１、ＩＮ１の電流値の温度依存性による発振周波数Ｆｏｓｃの変化と、レギュレータ回路５の出力電圧ＶＲＥＧの温度依存性による発振周波数Ｆｏｓｃの変化とは、互いに打ち消しあう。第１実施形態では、発振振幅トリミング用切替手段８によって容量Ｃ１の容量値を切り替えることで、発振振幅ΔＶを調整する。これによって、一定周波数を生成することができる。
【００２８】
図１１を参照して第１実施形態におけるトリミング手順の一例について説明する。
（１）温度依存性キャンセル用切替手段４による、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２の１次的な温度依存性のキャンセル（図１１（Ａ）、（Ｂ）参照）
バンドギャップリファレンス回路ＢＧＲ１の温度依存性は、電流源ＩＰ１、ＩＮ１の電流値の温度依存性と対応する（図１１（Ａ））。また、バンドギャップリファレンス回路ＢＧＲ２の温度依存性は、レギュレータ回路５の出力電圧ＶＲＥＧの温度依存性と対応する。（図１１（Ｂ））。バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２が有する右上がり、あるいは右下がりといった１次的な温度依存性を、温度依存性キャンセル用切替手段４によってキャンセルする。
【００２９】
（２）発振振幅トリミング用切替手段８による、発振振幅ΔＶの調整（図１１（Ｃ）参照）
レギュレータ回路５の出力電圧ＶＲＥＧの低下に対する発振振幅ΔＶの低下の度合いを、発振振幅トリミング用切替手段８によって調整し、発振周波数Ｆｏｓｃの２次的な温度依存性をキャンセルする。
【００３０】
電流源ＩＰ１、ＩＮ１は、容量Ｃ１、Ｃ２を充放電する電流をバンドギャップリファレンス回路ＢＧＲ１が出力する基準電圧ＶＢＧＲ１に基づいて発生させる。したがって、充放電電流は、図１１（Ａ）に示されるような温度依存性を有する。充放電電流が減少すると、発振周波数Ｆｏｓｃが低くなる。
【００３１】
一方、発振振幅ΔＶは、レギュレータ回路５の出力電圧ＶＲＥＧをもとに決定される。レギュレータ回路５（図６参照）において、抵抗Ｒ２、Ｒ３の温度依存性の影響は、抵抗分圧によって打ち消される。そのため、レギュレータ回路５の出力電圧ＶＲＥＧは、バンドギャップリファレンス回路ＢＧＲ２が出力する基準電圧ＶＢＧＲ２と同様の図１１（Ｂ）に示されるような温度依存性を有する。出力電圧ＶＲＥＧが低下すると、発振周波数Ｆｏｓｃが高くなる。
【００３２】
バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２は同一の構成を有するため、基準電圧ＶＢＧＲ１、ＶＢＧＲ２の温度依存性は同様となる。基準電圧ＶＢＧＲ１に対応する充放電電流の温度依存性と、基準電圧ＶＢＧＲ２に対応するレギュレータ回路５の出力電圧ＶＲＥＧの温度依存性とを逆にして足し合わせることで、バンドギャップリファレンス回路の出力精度が従来と同様に±２％程度であっても、発振周波数Ｆｏｓｃの精度を±１％以下に抑えることができる（図１１（Ｃ））。発振振幅トリミング用切替手段８によって容量Ｃ１の容量値を調整すると、発振振幅ΔＶを調整することができるため、右上がり、あるいは右下がりといった１次的な温度依存性を平坦化した後にわずかに残る２次的な温度依存性をキャンセルすることができる。これによって、高精度（例えば、±１％以内）の発振回路が得られる。
【００３３】
（３）発振周波数トリミング用切替手段７による、発振周波数Ｆｏｓｃの調整（図１１（Ｄ）参照）
上記（１）、（２）のトリミングを行った周波数から使用する周波数へと、発振周波数Ｆｏｓｃを、発振周波数トリミング用切替手段７によって調整する（図１１（Ｄ））。発振周波数トリミング用切替手段７によって抵抗Ｒ１の抵抗値を調整すると、基準電流の値を調整することができる。これによって、容量Ｃ１、Ｃ２を充放電する電流源ＩＰ１、ＩＮ１の電流値を調整し、発振周波数Ｆｏｓｃを所望の値に調整することができる。
【００３４】
発振周波数Ｆｏｓｃが収束するまで、上記のトリミング手順（１）〜（３）を、（１）→（２）→（３）→（１）→（２）→（３）→…のように繰り返すことで、所望の大きさの一定の発振周波数Ｆｏｓｃが生成される。尚、トリミングを繰り返した方が所望の値により近い周波数で使用することができるが、必ずしもトリミングを繰り返さなければならないわけではない。上記（３）では抵抗Ｒ１の抵抗値をトリミングするが、抵抗は２次的な温度特性を有する。そのため、抵抗Ｒ１の抵抗値のトリミング前後において、電流源ＩＰ１、ＩＮ１の電流値の変化割合と、発振周波数Ｆｏｓｃの変化割合とは、完全には比例しない（図１１（Ｄ）参照）。したがって、発振周波数Ｆｏｓｃを所望の値に完全に合わせるためには、段階的にトリミングすることが望ましい。
【００３５】
また、初めに上記（１）、（２）のトリミングを行う理由としては、次のことが考えられる。例えば、バンドギャップリファレンス回路ＢＧＲ１の１次的な温度依存性がある場合に、上記（３）のトリミングによって使用周波数に合わせた後に、バンドギャップリファレンス回路ＢＧＲ１の１次的な温度依存性をキャンセルすると、発振周波数Ｆｏｓｃが使用周波数からずれてしまう（図１１（Ｅ）参照）。したがって、上記（１）、（２）のトリミングによって温度依存性をキャンセルしてから上記（３）のトリミングによって発振周波数Ｆｏｓｃを調整した方が、発振周波数Ｆｏｓｃの収束が早いと考えられる。
【００３６】
続いて、図１２を参照して、温度依存性キャンセル用切替手段４による抵抗Ｒ１２の抵抗値の切り替え（図７参照）、発振周波数トリミング用切替手段７による抵抗Ｒ１の抵抗値の切り替え（図６参照）、のそれぞれを実現する構成の一例について説明する。また、図１３を参照して、発振振幅トリミング用切替手段８よる容量Ｃ１の容量値の切り替え（図６参照）を実現する構成の一例について説明する。
【００３７】
図１２は、温度依存性キャンセル用切替手段４、発振周波数トリミング用切替手段７による抵抗値の切り替えを実現する抵抗切替手段の一例を示す。抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４は直列に接続される。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれ抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４と並列に接続される。抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４に添えられた数字（×１、×２、×４、×８）は、抵抗ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４の相対的な抵抗値の比の一例を示す。上記の構成により、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオンオフを切り替えることで、所望の抵抗値が得られる。例えば、レジスタに設定された値をもとに各スイッチを制御することで、抵抗値の切り替えを実現することができる。
【００３８】
また、図１３は、発振振幅トリミング用切替手段８による容量値の切り替えを実現する容量切替手段の一例を示す。容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４は並列に接続される。スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、それぞれ容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４と直列に接続される。容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４に添えられた数字（×１、×２、×４、×８）は、容量ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４の相対的な容量値の比の一例を示す。上記の構成により、スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のオンオフを切り替えることで、所望の容量値が得られる。例えば、レジスタに設定された値をもとに各スイッチを制御することで、容量値の切り替えを実現することができる。
【００３９】
図１４は、第２実施形態の回路ブロック図である。第２実施形態の説明では、先に説明した第１実施形態との相違点を中心に述べ、同様の点については同一の符号を付して説明を省略する。
【００４０】
第２実施形態では、バンドギャップリファレンス回路が共通化され、１つのバンドギャップリファレンス回路ＢＧＲによって電流源ＩＰ１、ＩＮ１の電流値と、レギュレータ回路５の出力電圧ＶＲＥＧとが制御される。また、第１実施形態におけるバイアス発生回路６に代えて、第２実施形態ではトリミング電流ＤＡＣ９が設けられる。
【００４１】
図１５を参照してトリミング電流ＤＡＣ９の構成及び動作について説明する。図１５は、トリミング電流ＤＡＣ９の具体例を示す図である。図１５では先に説明した図と対応する部分には同一の符号を付して説明を省略する。
【００４２】
図１５において加算割合設定回路３は、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５に加えて、ＰＭＯＳトランジスタＭＰ１６、ＭＰ１７を含む。ＰＭＯＳトランジスタＭＰ１６はオペアンプＡＭＰ１１の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１６に流れる電流はＰＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１１、ＭＰ１２とのサイズ比の差によって決まる。ＰＭＯＳトランジスタＭＰ１７はオペアンプＡＭＰ１２の出力によってゲート電圧が制御されるため、ＰＭＯＳトランジスタＭＰ１７に流れる電流はＣＴＡＴ電流となり、その絶対値はＰＭＯＳトランジスタＭＰ１３とのサイズ比の差によって決まる。
【００４３】
ＰＭＯＳトランジスタＭＰ１６に流れる電流とＰＭＯＳトランジスタＭＰ１７に流れる電流とが加算された電流が、トリミング電流ＤＡＣ９のＮＭＯＳトランジスタＭＮ９１に流れる。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４は、ＮＭＯＳトランジスタＭＮ９１に流れる基準電流を、ＰＭＯＳトランジスタＭＰ９１に分配するカレントミラー回路を構成する。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４に添えられた数字（×４、×２、×１）は、ミラー比の一例を示す。ＮＭＯＳトランジスタＭＮ９２、ＭＮ９３、ＭＮ９４には、それぞれＮＭＯＳトランジスタＭＮ９５、ＭＮ９６、ＭＮ９７が直列に接続されている。また、ＰＭＯＳトランジスタＭＰ９２は、ＰＭＯＳトランジスタＭＰ９１に流れる電流を、ＮＭＯＳトランジスタＭＮ９８に分配するカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰ９１、ＮＭＯＳトランジスタＭＮ９８のゲート電圧が、発振回路部の電流源ＩＰ１、ＩＮ１に与えられる。
【００４４】
本具体例では、発振周波数トリミング用切替手段７によってＮＭＯＳトランジスタＭＮ９５、ＭＮ９６、ＭＮ９７のオンオフを切り替えることで、ＮＭＯＳトランジスタＭＮ９１に流れる基準電流とＰＭＯＳトランジスタＭＰ９１、ＮＭＯＳトランジスタＭＮ９８に流れる電流との比を切り替える。これによって、電流源ＩＰ１、ＩＮ１の定電流の値が切り替えられる。
【００４５】
上記の第２実施形態によれば、第１実施形態と同様の効果が得られる。また、第２実施形態では、バンドギャップリファレンス回路を共通化することにより、回路素子数を少なくすることができるため、発振回路を構成するために必要な回路の占有面積を低減することができる。
【００４６】
図１６は、第３実施形態の回路ブロック図である。第３実施形態の説明では、先に説明した第１、第２実施形態との相違点を中心に述べ、同様の点については同一の符号を付して説明を省略する。
【００４７】
第３実施形態では、発振回路部の構成が異なる。第３実施形態における発振回路部は、コンパレータＣＯＭＰ５１と、インバータＩＮＶ５１、ＩＮＶ５２と、容量Ｃ５１と、電流源ＩＰ１、ＩＮ１と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮ５１と、抵抗Ｒ５１、Ｒ５２、Ｒ５３と、発振振幅トリミング用切替手段８とを有する。
【００４８】
抵抗Ｒ５１、Ｒ５２、Ｒ５３は直列に接続され、レギュレータ回路５の出力電圧ＶＲＥＧを分圧する。コンパレータＣＯＭＰ５１の反転入力端子は容量Ｃ５１の一端（ノードＤ）に接続され、非反転入力端子は抵抗Ｒ５２と抵抗Ｒ５３との接続点に接続される。インバータＩＮＶ５１の入力は、コンパレータＣＯＭＰ５１の出力に接続される。インバータＩＮＶ５２の入力は、インバータＩＮＶ５１の出力に接続される。インバータＩＮＶ５２は、インバータＩＮＶ５１から出力される矩形波の発振信号を反転して出力端子ＯＵＴから出力する。また、インバータＩＮＶ５２は、インバータＩＮＶ５１の出力を反転して、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、ＭＮ５１のゲートを駆動する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが交互にオン状態となることで、容量Ｃ５１の一端が電流源ＩＰ１又はＩＮ１に接続され、容量Ｃ５１が充放電される。また、ＮＭＯＳトランジスタＭＮ５１は、抵抗Ｒ５１と並列に接続される。ＮＭＯＳトランジスタＭＮ５１は、コンパレータＣＯＭＰ５１の出力に応じてオン状態となることで抵抗Ｒ５１を短絡するスイッチを構成する。
【００４９】
図１７は、第３実施形態における発振回路部のノードＤ、出力端子ＯＵＴの波形を示す。第３実施形態では、ノードＤの発振振幅ΔＶは、
ΔＶ＝ＶＨ−ＶＬ＝（（Ｒ５１＋Ｒ５２）／（Ｒ５１＋Ｒ５２＋Ｒ５３）−Ｒ５２／（Ｒ５２＋Ｒ５３））×ＶＲＥＧ …（５）
となる。ここで、Ｒ５１、Ｒ５２、Ｒ５３は抵抗Ｒ５１、Ｒ５２、Ｒ５３の抵抗値である。第３実施形態では、発振振幅トリミング用切替手段８によって抵抗Ｒ５１の抵抗値を切り替えることで、発振振幅ΔＶを調整する。これによって、第３実施形態においても、第１、第２実施形態と同様に一定周波数を生成することができる。
【００５０】
以上、詳細に説明したように、前記第１乃至第３を含む実施形態によれば、バンドギャップリファレンス回路が出力する基準電圧が低い場合に発振周波数を決定する充放電電流が小さくなって発振周波数が低くなる一方で、バンドギャップリファレンス回路が出力する基準電圧が低い場合に発振振幅が小さくなって発振周波数が高くなる。充放電電流の温度依存性とレギュレータ回路の出力電圧の温度依存性とを同様にし、発振振幅トリミング用切替手段８によって発振振幅を調整することで、発振周波数に２次的な温度依存性が現れなくなり、高精度（例えば、±１％以内）の発振回路を実現することができる。
【００５１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００５２】
例えば、バンドギャップリファレンス回路の構成は、前記実施形態の構成に限られるものではない。また、バンドギャップリファレンス回路の温度依存性のキャンセルは、図７で説明した、抵抗Ｒ１２の抵抗値を切り替える構成に限られない。加算割合設定回路３においてＰＭＯＳトランジスタＭＰ１４、ＭＰ１５のそれぞれと並列に複数のトランジスタを設け、それらの個数をスイッチ等で可変に切り替える構成によって、ＰＴＡＴ電流とＣＴＡＴ電流との加算割合を切り替えてもよい。
【００５３】
また、第１、第２実施形態において、発振振幅トリミング用切替手段８は、式（４）をもとに発振周波数の大きさが変わることを考慮すれば、容量Ｃ２の容量値を切り替えてもよい。
【００５４】
また、図１２、図１３で説明した抵抗切替手段、容量切替手段では、抵抗値、容量値の重み付けを用いたが、同一値の素子を並べてもよいことは言うまでもない。直列、並列といった接続の仕方も適宜変更することができる。
【００５５】
その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。
【００５６】
尚、バンドギャップリファレンス回路ＢＧＲ１、ＢＧＲ２、ＢＧＲは基準電圧発生回路の一例、温度依存性キャンセル用切替手段４は第１切替手段の一例、電流源ＩＰ１、ＩＮ１は電流源の一例、レギュレータ回路５はレギュレータ回路の一例、容量Ｃ１、Ｃ５１は第１容量の一例、容量Ｃ２は第２容量の一例、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２はインバータの一例、発振周波数トリミング用切替手段７は第２切替手段の一例、発振振幅トリミング用切替手段８は第３切替手段の一例、抵抗Ｒ５１、Ｒ５２、Ｒ５３は第１、第２、第３分圧抵抗の一例、コンパレータＣＯＭＰ５１はコンパレータの一例、ＮＭＯＳトランジスタＭＮ５１はスイッチの一例、抵抗Ｒ１は基準抵抗の一例、オペアンプＡＭＰ１及びＰＭＯＳトランジスタＭＰ３は帰還増幅回路の一例、ＮＭＯＳトランジスタＭＮ９１、ＭＮ９２、ＭＮ９３、ＭＮ９４はカレントミラー回路の一例、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５は第１、第２、第３、第４、第５ＰＭＯＳトランジスタの一例、抵抗Ｒ１１、Ｒ１２は第１、第２抵抗の一例、ダイオードＤ１、Ｄ２は第１、第２ダイオードの一例、オペアンプＡＭＰ１１、ＡＭＰ１２は第１、第２オペアンプ回路の一例、である。
【符号の説明】
【００５７】
１ ＰＴＡＴ電圧発生回路
２ ＣＴＡＴ電圧発生回路
３ 加算割合設定回路
４ 温度依存性キャンセル用切替手段
５ レギュレータ回路
６ バイアス発生回路
７ 発振周波数トリミング用切替手段
８ 発振振幅トリミング用切替手段
９ トリミング電流ＤＡＣ
ＡＭＰ１、ＡＭＰ２、ＡＭＰ１１、ＡＭＰ１２ オペアンプ
ＢＧＲ１、ＢＧＲ２、ＢＧＲ バンドギャップリファレンス回路
Ｃ１、Ｃ２、Ｃ５１ 容量
ＣＯＭＰ５１ コンパレータ
Ｄ１、Ｄ２ ダイオード
ＩＰ１、ＩＮ１ 電流源
ＭＮ１、ＭＮ２、ＭＮ５１、ＭＮ６１、ＭＮ６２、ＭＮ９１〜ＭＮ９８ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４、ＭＰ１１〜ＭＰ１７、ＭＰ６１、ＭＰ６２、ＭＰ９１、ＭＰ９２ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１３、Ｒ５１〜Ｒ５３ 抵抗
【特許請求の範囲】
【請求項１】
絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、
前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、
前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、
前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、
一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量及び第２容量と、
前記レギュレータ回路から供給される定電圧を電源として、前記第２容量の他端を駆動するインバータと、
前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、
前記第１容量の容量値を切り替え、前記第１容量及び前記第２容量の前記一端における発振振幅を調整する第３切替手段と、
を備え、
前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する
ことを特徴とする発振回路。
【請求項２】
絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、
前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、
前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、
前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、
一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量と、
直列に接続され、前記レギュレータ回路から供給される定電圧を分圧する第１分圧抵抗、第２分圧抵抗、及び第３分圧抵抗と、
前記第２分圧抵抗と前記第３分圧抵抗との間の分圧電圧と、前記第１容量の前記一端の電圧とを比較するコンパレータと、
前記コンパレータの出力に応じて導通し、前記第１分圧抵抗を短絡するスイッチと、
前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、
前記第１分圧抵抗の抵抗値を切り替え、前記第１容量の前記一端における発振振幅を調整する第３切替手段と、
を備え、
前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する
ことを特徴とする発振回路。
【請求項３】
基準抵抗と、
前記基準抵抗に印加される電圧と、前記基準電圧発生回路が出力する電圧とを一致させるようにフィードバック制御を行う帰還増幅回路と、
を備え、
前記第２切替手段は、前記基準抵抗の抵抗値を切り替えることで前記電流源の定電流の値を切り替える
ことを特徴とする請求項１又は２に記載の発振回路。
【請求項４】
前記基準電圧発生回路の出力に基づく基準電流を分配するカレントミラー回路
を備え、
前記第２切替手段は、前記カレントミラー回路のミラー比を切り替えることで前記電流源の定電流の値を切り替える
ことを特徴とする請求項１又は２に記載の発振回路。
【請求項５】
前記基準電圧発生回路は、
電源とグランドとの間に直列に接続された第１ＰＭＯＳトランジスタ、第１抵抗、及び第１ダイオードと、
電源とグランドとの間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ダイオードと、
前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードである第１抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第１オペアンプ回路と、
を含むＰＴＡＴ電圧発生回路と、
電源とグランドとの間に直列に接続された第３ＰＭＯＳトランジスタ及び第２抵抗と、
前記第３ＰＭＯＳトランジスタと前記第２抵抗との接続ノードである第２抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第２オペアンプ回路と、
を含むＣＴＡＴ電圧発生回路と、
前記第１オペアンプ回路の出力によってゲート電圧が制御される第４ＰＭＯＳトランジスタと、
前記第２オペアンプ回路の出力によってゲート電圧が制御される第５ＰＭＯＳトランジスタと、
を含む加算割合設定回路と、
を備え、
前記第１切替手段は、前記第２抵抗の抵抗値を切り替えることで前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替える
ことを特徴とする請求項１乃至４のいずれかに記載の発振回路。
【請求項６】
前記基準電圧発生回路は、
電源とグランドとの間に直列に接続された第１ＰＭＯＳトランジスタ、第１抵抗、及び第１ダイオードと、
電源とグランドとの間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ダイオードと、
前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードである第１抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第１オペアンプ回路と、
を含むＰＴＡＴ電圧発生回路と、
電源とグランドとの間に直列に接続された第３ＰＭＯＳトランジスタ及び第２抵抗と、
前記第３ＰＭＯＳトランジスタと前記第２抵抗との接続ノードである第２抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第２オペアンプ回路と、
を含むＣＴＡＴ電圧発生回路と、
前記第１オペアンプ回路の出力によってゲート電圧が制御される複数の第４ＰＭＯＳトランジスタと、
前記第２オペアンプ回路の出力によってゲート電圧が制御される複数の第５ＰＭＯＳトランジスタと、
を含む加算割合設定回路と、
を備え、
前記第１切替手段は、前記第４ＰＭＯＳトランジスタ及び前記第５ＰＭＯＳトランジスタの個数を切り替えることで前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替える
ことを特徴とする請求項１乃至４のいずれかに記載の発振回路。
【請求項７】
前記第１切替手段及び前記第３切替手段のトリミング後に前記第２切替手段のトリミングが行われる
ことを特徴とする請求項１乃至６のいずれかに記載の発振回路。
【請求項１】
絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、
前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、
前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、
前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、
一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量及び第２容量と、
前記レギュレータ回路から供給される定電圧を電源として、前記第２容量の他端を駆動するインバータと、
前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、
前記第１容量の容量値を切り替え、前記第１容量及び前記第２容量の前記一端における発振振幅を調整する第３切替手段と、
を備え、
前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する
ことを特徴とする発振回路。
【請求項２】
絶対温度に比例して増加するＰＴＡＴ出力と、絶対温度に比例して減少するＣＴＡＴ出力とを加算して出力する基準電圧発生回路と、
前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替え、温度に依存した前記基準電圧発生回路の出力の変動を最小化する第１切替手段と、
前記基準電圧発生回路の出力に基づいて定電流を発生させる電流源と、
前記基準電圧発生回路の出力に基づいて定電圧を発生させるレギュレータ回路と、
一端が前記電流源に接続され、前記電流源の定電流によって充放電される第１容量と、
直列に接続され、前記レギュレータ回路から供給される定電圧を分圧する第１分圧抵抗、第２分圧抵抗、及び第３分圧抵抗と、
前記第２分圧抵抗と前記第３分圧抵抗との間の分圧電圧と、前記第１容量の前記一端の電圧とを比較するコンパレータと、
前記コンパレータの出力に応じて導通し、前記第１分圧抵抗を短絡するスイッチと、
前記電流源の定電流の値を切り替え、発振周波数を調整する第２切替手段と、
前記第１分圧抵抗の抵抗値を切り替え、前記第１容量の前記一端における発振振幅を調整する第３切替手段と、
を備え、
前記第１切替手段、前記第２切替手段、前記第３切替手段のトリミングによって所望の大きさの一定周波数を生成する
ことを特徴とする発振回路。
【請求項３】
基準抵抗と、
前記基準抵抗に印加される電圧と、前記基準電圧発生回路が出力する電圧とを一致させるようにフィードバック制御を行う帰還増幅回路と、
を備え、
前記第２切替手段は、前記基準抵抗の抵抗値を切り替えることで前記電流源の定電流の値を切り替える
ことを特徴とする請求項１又は２に記載の発振回路。
【請求項４】
前記基準電圧発生回路の出力に基づく基準電流を分配するカレントミラー回路
を備え、
前記第２切替手段は、前記カレントミラー回路のミラー比を切り替えることで前記電流源の定電流の値を切り替える
ことを特徴とする請求項１又は２に記載の発振回路。
【請求項５】
前記基準電圧発生回路は、
電源とグランドとの間に直列に接続された第１ＰＭＯＳトランジスタ、第１抵抗、及び第１ダイオードと、
電源とグランドとの間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ダイオードと、
前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードである第１抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第１オペアンプ回路と、
を含むＰＴＡＴ電圧発生回路と、
電源とグランドとの間に直列に接続された第３ＰＭＯＳトランジスタ及び第２抵抗と、
前記第３ＰＭＯＳトランジスタと前記第２抵抗との接続ノードである第２抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第２オペアンプ回路と、
を含むＣＴＡＴ電圧発生回路と、
前記第１オペアンプ回路の出力によってゲート電圧が制御される第４ＰＭＯＳトランジスタと、
前記第２オペアンプ回路の出力によってゲート電圧が制御される第５ＰＭＯＳトランジスタと、
を含む加算割合設定回路と、
を備え、
前記第１切替手段は、前記第２抵抗の抵抗値を切り替えることで前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替える
ことを特徴とする請求項１乃至４のいずれかに記載の発振回路。
【請求項６】
前記基準電圧発生回路は、
電源とグランドとの間に直列に接続された第１ＰＭＯＳトランジスタ、第１抵抗、及び第１ダイオードと、
電源とグランドとの間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ダイオードと、
前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードである第１抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第１オペアンプ回路と、
を含むＰＴＡＴ電圧発生回路と、
電源とグランドとの間に直列に接続された第３ＰＭＯＳトランジスタ及び第２抵抗と、
前記第３ＰＭＯＳトランジスタと前記第２抵抗との接続ノードである第２抵抗ノードの電圧と、前記第２ダイオードの順方向電圧とを一致させるようにフィードバック制御を行う第２オペアンプ回路と、
を含むＣＴＡＴ電圧発生回路と、
前記第１オペアンプ回路の出力によってゲート電圧が制御される複数の第４ＰＭＯＳトランジスタと、
前記第２オペアンプ回路の出力によってゲート電圧が制御される複数の第５ＰＭＯＳトランジスタと、
を含む加算割合設定回路と、
を備え、
前記第１切替手段は、前記第４ＰＭＯＳトランジスタ及び前記第５ＰＭＯＳトランジスタの個数を切り替えることで前記ＰＴＡＴ出力と前記ＣＴＡＴ出力との加算割合を切り替える
ことを特徴とする請求項１乃至４のいずれかに記載の発振回路。
【請求項７】
前記第１切替手段及び前記第３切替手段のトリミング後に前記第２切替手段のトリミングが行われる
ことを特徴とする請求項１乃至６のいずれかに記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１０２６２（Ｐ２０１２−１０２６２Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４６４０８（Ｐ２０１０−１４６４０８）
【出願日】平成２２年６月２８日（２０１０．６．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２８日（２０１０．６．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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