積層型ＰＴＣサーミスタおよびその実装構造
【課題】複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタを提供すること。
【解決手段】半導体セラミック層２と内部電極層３とが交互に積層されている素子本体１０と、内部電極層３と電気的に接続され、素子本体１０の相互に向き合う両端面１０ｄにそれぞれ設けられている外部端子電極４と、を備える積層型ＰＴＣサーミスタである。素子本体１０の側面にはガラス膜５が形成され、かつ素子本体１０の実装基板側の少なくとも１つの側面１０ｂに放熱用端子電極６が設けられている。
【解決手段】半導体セラミック層２と内部電極層３とが交互に積層されている素子本体１０と、内部電極層３と電気的に接続され、素子本体１０の相互に向き合う両端面１０ｄにそれぞれ設けられている外部端子電極４と、を備える積層型ＰＴＣサーミスタである。素子本体１０の側面にはガラス膜５が形成され、かつ素子本体１０の実装基板側の少なくとも１つの側面１０ｂに放熱用端子電極６が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型ＰＴＣサーミスタおよびその実装構造に関する。
【背景技術】
【０００２】
サーミスタとして、正の抵抗温度特性を有するＰＴＣ（Positive Temperature coefficient）サーミスタが知られている。このＰＴＣサーミスタは、温度の上昇に対して抵抗が増加する。このＰＴＣサーミスタは、自己制御型発熱体、過電流保護素子、温度センサ等として利用されている。従来、このようなＰＴＣサーミスタとして、主成分のチタン酸バリウム（ＢａＴｉＯ３ ）に微量の希土類元素等を添加して導電性をもたせた半導体セラミック層と、半導体セラミック層を挟む一対の外部端子電極とを備えた単板型のＰＴＣサーミスタが用いられてきた。
【０００３】
近年、特に過電流保護用途のＰＴＣサーミスタに対しては、消費電力を抑制するため、非作動時の常温における抵抗率（以下、便宜上「室温抵抗率」という）が十分に小さいことが強く望まれている。ＰＴＣサーミスタの室温抵抗率は電極面積に反比例するため、電極面積が大きいほど室温抵抗率を低減することができる。
【０００４】
そこで、従来の単板型のＰＴＣサーミスタに代わるものとして、複数の半導体セラミック層と複数の内部電極層とが交互に積層された積層型ＰＴＣサーミスタが提案されている。積層型ＰＴＣサーミスタでは、内部電極層を複数積層することによって電極面積を大幅に増やすことができるため、室温抵抗率を低下させることができる。
【０００５】
積層型ＰＴＣサーミスタの一例としては、下記特許文献１に、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタが開示されている。このような積層型ＰＴＣサーミスタは、低コストかつ低抵抗を有することが示されている。
【０００６】
また、下記特許文献２には、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタであって、電子部品本体にガラス成分を含浸させた積層型ＰＴＣサーミスタが開示されている。特許文献２には、このような積層型ＰＴＣサーミスタは、低抵抗及び高耐電圧を有することが示されている。
【０００７】
また、下記特許文献３には、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタの中央部に、空洞や内部電極層に開口または切り込みを設けたりすることで、電圧が印加されても発熱しない非発熱部分を設け、ホットスポットが形成されることを回避し、耐電圧性能の向上を図っていることが示されている。
【０００８】
しかしながら、本発明者等が検討を行ったところ、従来の特許文献１〜３に示すような積層型積層型ＰＴＣサーミスタでは、室温抵抗を低下させることができる一方、電圧印加による素子の発熱量が大きく、熱暴走を引き起こすため、十分な耐電圧特性が得られないことが判明した。また、特に特許文献３に示すような積層型積層型ＰＴＣサーミスタでは、製造工程が複雑となり、コストがかかるという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−４７５０８号公報
【特許文献２】特許３６３６０７５号公報
【特許文献３】特開２００４−３１１９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、このような実状に鑑みてなされ、その目的は、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る積層型ＰＴＣサーミスタは、
半導体セラミック層と内部電極層とが交互に積層されている素子本体と、
前記内部電極層と電気的に接続され、前記素子本体の相互に向き合う両端面にそれぞれ設けられている外部端子電極と、を備える積層型ＰＴＣサーミスタであって、
前記素子本体の側面にはガラス膜が形成され、かつ前記素子本体の実装基板側の少なくとも１つの前記側面に放熱用端子電極が設けられていることを特徴とする。
【００１２】
本発明の積層型ＰＴＣサーミスタは、放熱用端子電極を介して実装基板に熱を逃がすことができ、電圧印加時の素子発熱量を抑えることができるので、低い室温抵抗と高耐電圧とを高水準で両立させることができる。また、本発明では、放熱用端子電極は、外部端子電極と同時に形成することができるので、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタを提供することができる。
【００１３】
好ましくは、前記素子本体における隣り合う少なくとも３つの前記側面にわたって前記放熱用端子電極が形成してある。少なくとも３つの前記側面にわたって放熱用端子電極を形成することで、放熱面積が増大し、電圧印加時の素子発熱量をさらに抑制することができる。
【００１４】
好ましくは、前記放熱用端子電極の各側面における面積割合が、当該放熱用端子電極が形成されている当該側面の面積に対して、３５％以上、さらに好ましくは４０％以上である。各側面での放熱用端子電極の面積を所定値以上に確保することで、放熱特性が向上する。ただし、その放熱用端子電極の面積は、各側面において、少なくともいずれか一方の前記外部端子電極に対して絶縁されるように決定されることが好ましい。素子本体の両端面に形成してある外部端子電極が短絡しないようにするためである。
【００１５】
好ましくは、前記外部端子電極が半田により基板に接合してあると共に、これらの外部端子電極とは絶縁されて、前記放熱用端子電極は、半田により基板に接合されている。さらに好ましくは、放熱用端子電極は、基板のグランド端子に接続してあることが好ましい。このような構成にすることで、素子本体に発生する熱が放熱用端子電極、半田およびグランド端子を通して良好に放熱される。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の一実施形態に係る積層型ＰＴＣサーミスタの断面図である。
【図２】図２（Ａ）は図１に示す積層型ＰＴＣサーミスタの平面側斜視図、図２（Ｂ）は図２（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図３】図３は図１に示す積層型ＰＴＣサーミスタの背面図である。
【図４】図４は図１に示す積層型ＰＴＣサーミスタの製造方法を示す概略図である。
【図５】図５は図１に示す積層型ＰＴＣサーミスタの使用例を示す斜視図である。
【図６】図６は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの平面側斜視図、図６（Ｂ）は図６（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図７】図７は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの平面側斜視図、図７（Ｂ）は図７（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図８】図８は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図９】図９は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１０】図１０は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１１】図１１は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１２】図１２は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を、図面に示す実施形態に基づき説明する。
【００１８】
第１実施形態
図１に示すように、本発明の一実施形態に係る積層型ＰＴＣサーミスタ１は、半導体セラミック層２と内部電極層３とが交互に積層されている素子本体１０を有する。図２（Ａ）および図２（Ｂ）に示すように、素子本体１０は、平面側側面１０ａと、背面側側面１０ｂと、その他の２側面１０ｃとを有する。また、素子本体１０は、図１に示すように、内部電極層３が交互に引き出される方向に端面１０ｄを有し、全体として直方体形状となっている。
【００１９】
半導体セラミック層２は、たとえばチタン酸バリウム系半導体セラミック、などで構成される。内部電極層３は、たとえばニッケル、パラジウム、これらの金属の少なくとも一部を含む合金などで構成される。
【００２０】
半導体セラミック層２の厚みは、特に限定されないが、好ましくは５〜２００μｍ、内部電極層３の厚みは、特に限定されないが、好ましくは１〜５μｍである。
【００２１】
図１に示すように、素子本体１０の４つの側面１０ａ〜１０ｃには、ガラス膜５が形成してある。素子本体１０の相互に向き合う端面１０ｄには、図示する例ではガラス膜が形成されてないが、ガラス膜５が形成されていても良い。ガラス膜５は、素子本体１０の保護機能を有し、基板実装時のフラックスの燃焼により半導体セラミック層２が還元されることを抑制してＰＴＣ特性が低下することを防止する機能を有する。ガラス膜５は、低温で焼き付けが可能なガラス膜が好ましく、たとえばＢｉ系ガラス、Ｂ系ガラス、Ｚｎ系ガラスなどが好ましい。ガラス膜５の膜厚は、特に限定されないが、好ましくは１〜１０μｍである。
【００２２】
素子本体１０の相互に向き合う端面１０ｄには、それぞれ外部端子電極４が形成してあり、それぞれ交互に引き出される内部電極層３と接続してある。外部端子電極４は、それぞれ、素子本体１０の端面１０ｄに密着する電極端面部４ａと、素子本体１０の４つの側面１０ａ〜１０ｃに跨がる電極側面部４ｂとを有する。外部端子電極４は、たとえばＡｇ、Ｐｄ、Ｃｕ、Ｎｉ、Ｚｎ、Ａｌ、Ｓｎ、これらの金属の少なくとも一部を含む合金などで構成され、その厚みは、特に限定されないが、好ましくは５〜３０μｍである。外部端子電極４は、単層でも良いが、複数の層の積層膜であっても良い。
【００２３】
本実施形態では、図２（Ａ）および図２（Ｂ）に示すように、４つの側面１０ａ〜１０ｃに跨がって連続して放熱用端子電極６が形成してある。放熱用端子電極６は、双方の外部端子電極４と電気的に導通しないように、素子本体１０の長手方向（外部端子電極４の相互を結ぶ方向）の中央位置に形成してある。
【００２４】
図２（Ａ）に示すように、２０１２サイズ積層型ＰＴＣサーミスタ１の長さ（外部端子電極４の相互間方向）Ｌ０は、好ましくは１．８〜２．２ｍｍである。また、積層型ＰＴＣサーミスタ１の厚み（図１に示す内部電極層３の積層方向）Ｔ０は、好ましくは１．０５〜１．４５ｍｍである。さらに、積層型ＰＴＣサーミスタ１の幅（長さＬ０および厚みＴ０に垂直方向）Ｗ０は、好ましくは１．０５〜１．４５ｍｍである。
【００２５】
たとえば図３に示すように、素子本体１０の背面側側面１０ｂでは、放熱用端子電極６は、素子本体１０の長さＬ０の略中心位置に形成され、放熱用端子電極６の幅Ｌ１は、外部端子電極４の電極側面部４ｂの幅Ｌ２と同等以上の幅であることが好ましい。ただし、放熱用端子電極６の幅Ｌ１が大きすぎると、外部端子電極４の電極側面部４ｂと短絡する恐れがあることから、これらと短絡しないように、外部端子電極４との距離Ｌ３が０．１ｍｍ以上となるように決定される。
【００２６】
なお、放熱用端子電極６と外部端子電極４との距離Ｌ３は、放熱用端子電極６の両側で必ずしも同一寸法になる必要はない。また、外部端子電極４の電極側面部４ｂの幅Ｌ２も、両側で必ずしも同一である必要はない。
【００２７】
本実施形態では、素子本体１０の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１は、Ｌ１×Ｗ０で表せるが、側面１０ｂの全面積Ｓ０＝Ｌ０×Ｗ０に対して、４０〜７０％の面積であることが好ましい。このような面積に設定することで、後述する放熱効果が向上すると共に、外部端子電極４との短絡も防止できる。
【００２８】
放熱用端子電極６は、外部端子電極４と同様な金属または合金で構成することができ、好ましくは外部端子電極４と同時に形成され、同等な厚みを有する。
【００２９】
次に、積層型ＰＴＣサーミスタ１の製造方法について説明する。
まず、図１に示す半導体セラミック層２の原料を含む半導体セラミック層形成用スラリーを準備する。次に、半導体セラミック層形成用スラリーをペットフィルムの上にドクターブレード法などで塗布、乾燥してグリーンシートを作製する。
【００３０】
このグリーンシートの表面に、図１に示す内部電極層３を形成するための内部電極用ペーストをスクリーン印刷などで印刷する。内部電極用ペーストが印刷されたグリーンシートを、必要枚数で積層し、プレス機で積層方向に加圧、圧着して圧着体を得る。この圧着体をカッターなどで切断し、図１に示す素子本体１０に対応するサイズの積層チップを得る。
【００３１】
次に、積層チップを、大気中、２５０〜５００℃で１〜１０時間加熱保持してバインダを除去した後、Ｈ２ ／Ｎ２ 雰囲気中、１１５０〜１２５０℃で０．５〜４時間、積層チップを焼結し、素子本体（焼結体）１０を得る。
【００３２】
続いて得られた素子本体１０を、大気中で、５００〜８００℃で０．５〜６時間加熱保持することにより、再酸化処理を行う。再酸化処理により、半導体セラミック層２のＰＴＣ特性を発現させる。
【００３３】
酸化処理後の素子本体１０に、たとえばスプレー処理などにより無機ガラススラリーを吹き付けた後、大気中６００〜７００℃で焼き付けて素子本体１０の全表面にガラス膜５を形成する。
【００３４】
続いて、ガラス膜５が形成された素子本体１０の４側面１０ａ〜１０ｃに、図４に示すように、レジスト膜１２を付ける。レジスト膜１２は、図２（Ａ）および図２（Ｂ）に示す素子本体１０の外周面で電極４および６が形成されない領域に形成される。レジスト膜１２は、素子本体１０が図４に示すペースト１４が貯留してあるペースト容器１６の内部に浸漬された場合に、ペースト１４が素子本体１０の外面に付着することを防止する。ペースト１４は、図１に示す電極４および６を形成するための電極ペーストである。
【００３５】
ペースト１４は、レジスト膜１２以外の素子本体１０の表面に付着する。レジスト膜１２以外の素子本体１０の表面にペーストが付着された素子本体１０を、大気中５００〜６００℃で焼き付ければ、図１に示すように、放熱用端子電極６と外部端子電極４とが形成してある素子本体１０が得られる。レジスト膜１２は、ペースト焼き付け時に除去される樹脂などで構成されることが好ましい。
【００３６】
なお、電極４および６は、スパッタリングなどの成膜法により形成しても良い。また、図１に示す素子本体１０の端面１０ｄに形成されるガラス膜は、外部端子電極４が形成される前に、端面加工などにより除去しても良いが、除去しなくとも、内部電極層３の端部は、外部端子電極４の焼き付け処理時に接続される。
【００３７】
このようにして得られる図１に示す構成の積層型ＰＴＣサーミスタ１は、図５に示すように、実装基板２０に実装される。すなわち、積層型ＰＴＣサーミスタ１の背面側側面（実装基板側）１０ｂを実装基板２０に対向させて配置し、実装基板２０の配線端子２２に外部端子電極４が接触し、グランド端子２４に放熱用端子電極６が接触するように配置する。その後に、半田３０のリフロー処理などにより半田付けを行う。半田３０は、背面側側面（実装基板側）１０ｂに位置する電極４および６のみでなく、その背面側側面１０ｂに隣接する側面１０ｃに位置する電極４および６の下部にまで昇ってくる。
【００３８】
本実施形態の積層型ＰＴＣサーミスタ１は、放熱用端子電極６、半田３０およびグランド端子２４を介して実装基板２０に熱を逃がすことができる。そのため、電圧印加時の素子本体１０の発熱量を抑えることができるので、低い室温抵抗と高耐電圧とを高水準で両立させることができる。また、本実施形態では、放熱用端子電極６は、外部端子電極４と同時に形成することができるので、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタ１を提供することができる。
【００３９】
特に本実施形態では、素子本体１０における隣り合う４つの側面１０ａ〜１０ｃにわたって放熱用端子電極６が形成してある。４つの側面１０ａ〜１０ｃにわたって放熱用端子電極６を形成することで、放熱面積が増大し、電圧印加時の素子発熱量をさらに抑制することができる。
【００４０】
また、本実施形態では、放熱用端子電極６の各側面における面積割合が、当該放熱用端子電極６が形成されている当該各側面１０ａ〜１０ｃの面積に対して、４０％以上である。各側面での放熱用端子電極６の面積を所定値以上に確保することで、放熱特性が向上する。
【００４１】
第２実施形態
本実施形態では、図６（Ａ）および図６（Ｂ）に示すように、素子本体１０における平面側側面１０ａには、放熱用端子電極６がほとんど形成されず、背面側側面１０ｂとその両側の側面１０ｃとを含む、隣り合う３つの側面１０ｂ〜１０ｃにわたって放熱用端子電極６が形成してある。
【００４２】
図５に示すように、半田３０は、背面側側面（実装基板側）１０ｂに位置する電極４および６のみでなく、その背面側側面１０ｂに隣接する側面１０ｃに位置する電極４および６の下部にまで昇ってくる。そのため、少なくとも３つの側面１０ｂ〜１０ｃにわたって放熱用端子電極６を形成することで、３つの側面１０ｂ〜１０ｃで半田３０を介してグランド端子２４と接続される。その結果、放熱用端子電極６から半田３０を介してグランド端子２４に放熱される放熱量が確保され、本実施形態の積層型ＰＴＣサーミスタ１ａは、第１実施形態と同等な作用効果を奏する。 その他の構成および作用効果は第１実施形態と同様である。
【００４３】
第３実施形態
本実施形態では、図７（Ａ）および図７（Ｂ）に示すように、素子本体１０における平面側側面１０ａおよびそれに隣接する２つの側面１０ｃには、放熱用端子電極６が形成されず、背面側側面１０ｂのみに放熱用端子電極６が形成してある。
【００４４】
図５に示すように、背面側側面１０ｂに形成してある放熱用端子電極６は、半田３０を介してグランド端子２４に接続される部分であり、少なくともその背面側側面１０ｂに放熱用端子電極６を形成すれば、グランド端子に放熱される放熱量が確保される。本実施形態の積層型ＰＴＣサーミスタ１ｂは、第１実施形態よりは劣るが、第１実施形態と同じような作用効果が期待できる。その他の構成および作用効果は第１実施形態と同様である。
【００４５】
第４実施形態
本実施形態では、図８に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６が、素子本体１０の幅Ｗ０の方向に複数に分割されている以外は、第３実施形態と同様である。ただし、側面１０ｂにおいて、複数に分割されている放熱用電極６の合計面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、第３実施形態と同様なパーセント割合である。本実施形態の積層型ＰＴＣサーミスタ１ｃは、第３実施形態と同様な作用効果が期待できる。
【００４６】
第５実施形態
本実施形態では、図９に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６が、素子本体１０の長さＬ０の方向に複数に分割されている以外は、第３実施形態と同様である。ただし、側面１０ｂにおいて、複数に分割されている放熱用電極６の合計面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、第３実施形態と同様なパーセント割合である。本実施形態の積層型ＰＴＣサーミスタ１ｄは、第３実施形態と同様な作用効果が期待できる。
【００４７】
第６実施形態
本実施形態では、図１０に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６の幅Ｌ１が、外部端子電極４の電極側面部４ｂの幅Ｌ２より短く、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である。その他の構成は、第３実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｅは、放熱用端子電極６の面積Ｓ１が小さいため、第３実施形態よりは本発明の作用効果が小さい。
【００４８】
第７実施形態
本実施形態では、図１１に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６のＳ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である以外は、第３実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｆは、放熱用端子電極６の面積Ｓ１が小さいため、第３実施形態よりは本発明の作用効果が小さい。
【００４９】
第８実施形態
本実施形態では、図１２に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６のＳ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である以外は、第４実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｆは、放熱用端子電極６の面積Ｓ１が小さいため、第４実施形態よりは本発明の作用効果が小さい。
【００５０】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
【実施例】
【００５１】
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
【００５２】
実施例１
得られるチタン酸バリウム系化合物が下記式（Ａ）の組成になるように、ＢａＣＯ３ 、ＴｉＯ２ 、Ｇｄ２ Ｏ３ 、Ｎｂ２ Ｏ５ 、ＳｉＯ２ およびＭｎ（ＮＯ３ ）２ ・６Ｈ２ Ｏをそれぞれ秤量した後、純水ならびに粉砕用ボールとともにナイロン製ポット内に入れて６時間混合し、乾燥させて混合粉末を得た。
【００５３】
（Ｂａ０．９９９ Ｇｄ０．００１ ）１．０２（Ｔｉ０．９９９ Ｎｂ０．００１ ）Ｏ３ ＋０．０５ＳｉＯ２＋０．００１Ｍｎ・・・（Ａ）
【００５４】
得られた混合粉末を仮成形し、これを１１５０℃の大気中に４時間保持して仮焼して、仮焼体を得た。次いで、この仮焼体を解砕して得た仮焼粉末を純水ならびに粉砕用ボールとともにナイロン製ポットに入れ、これに溶剤、バインダ及び可塑剤を添加してボールミルにて２０時間混合し、半導体セラミック層形成用スラリーを得た。
【００５５】
得られた半導体セラミック層形成用スラリーをペットフィルムの上にドクターブレード法で塗布、乾燥してグリーンシートを作製した。このグリーンシートの表面に内部電極用Ｎｉペーストをスクリーン印刷で印刷してＮｉ内部電極層を形成した。
【００５６】
内部電極層の一端面がセラミック層の左端部、右端部に交互に露出するようグリーンシートを積層し、これをプレスで積層方向に加圧、圧着した。圧着体をカッターで切断し、２ｍｍ×１．２ｍｍ×１．２ｍｍの積層チップを得た。
【００５７】
積層チップを大気中、３００℃で８時間加熱保持してバインダを除去した後、Ｈ２／Ｎ２雰囲気中、１２００℃で２時間、積層体を焼結し、素子本体１０（焼結体）を得た。
【００５８】
続いて、得られた素子本体１０を大気中、７００℃で２時間加熱保持することにより、再酸化処理を行った。酸化処理後の素子本体１０に、スプレーでＢｉ系無機ガラススラリーを吹き付けた後、大気中６５０℃で焼き付けて素子本体表面にガラス膜を形成した。
【００５９】
続いてガラス膜が形成された本体の４側面および両端面に、図２（Ａ）および図２（Ｂ）に示すようなパターンでＡｇペーストを塗布した後、大気中６００℃で焼き付けて、放熱用端子電極６と外部端子電極４を形成した。このようにして得られた図１に示す構成の積層型ＰＴＣサーミスタ１について、放熱用端子電極６および両端部外部端子電極４の合わせて３端子で、図５に示すように、プリント配線基板からなる実装基板２０上に半田付けした。
【００６０】
実装基板２０上に半田付けした積層型ＰＴＣサーミスタ１を恒温槽内に入れ、２５℃における抵抗値（Ｒ２５℃、単位：Ω）、及び２００℃における抵抗値（Ｒ２００℃、単位：Ω）、をそれぞれデジタルマルチメータにて測定した。さらに、２５℃における抵抗値（Ｒ２５℃）、２００℃における抵抗値（Ｒ２００℃）の各測定値から、ＰＴＣジャンプ｛［ｌｏｇ１０（Ｒ２００℃／Ｒ２５℃）］、単位：桁｝を求めた。
【００６１】
また、上記３端子でプリント基板上にはんだ付けした積層型ＰＴＣサーミスタを２５℃の恒温槽内に入れ、両端面の電極間に直流電源を接続して０Ｖより徐々に印加電圧を上昇させ、積層型サーミスタが破壊するまで昇圧し、破壊直前の電圧を耐電圧とした。これらの測定結果を表１に示す。
【００６２】
なお、この実施例１では、図３に示すように、素子本体１０の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、４０〜７０％の範囲内であった。
【００６３】
実施例２
図７に示すように、素子本体の背面側側面１０ｂのみに放熱用端子電極６を形成した以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６４】
実施例３
図６に示すように、素子本体の背面側側面１０ｂおよびその両側に位置する側面１０ｃのみに放熱用端子電極６を形成した以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６５】
実施例４
図８に示すように、素子本体の背面側側面１０ｂにおいて、２つに分割された放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６６】
実施例５
図９に示すように、素子本体の背面側側面１０ｂにおいて、３つに分割された放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６７】
比較例１
素子本体１０にガラス膜５および放熱用端子電極６を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６８】
比較例２
素子本体１０にガラス膜５を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６９】
比較例３
素子本体１０に放熱用端子電極６を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７０】
実施例６
図１０に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の幅Ｌ１が、外部端子電極４の電極側面部４ｂの幅Ｌ２より短く、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７１】
実施例７
図１１に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７２】
実施例８
図１２に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい放熱用端子電極６を形成した以外は、実施例４と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７３】
【表１】
【００７４】
表１に示す測定結果から明らかなように、素子本体にガラス膜が形成されていない比較例１と比較例２では、ＰＴＣジャンプと耐電圧いずれも低い値となっている。これは、素子本体１０の表面にガラス膜５が形成されていないために、基板実装時のフラックスの燃焼により、積層型ＰＴＣサーミスタ１の半導体セラミック層２が還元されたためと考えられる。また素子本体１０にガラス膜５は形成されているが、放熱用端子電極６が形成されていない比較例３では、ＰＴＣジャンプが高いにも関わらず、２０Ｖに満たない低い耐電圧となっている。
【００７５】
これらの比較例１〜３に対して、実施例１〜８では、ＰＴＣジャンプも高く耐電圧も高いことがわかる。これは、放熱用端子電極６を介して実装基板２０に熱を逃がすことができ、電圧印加時の素子発熱量を抑えることができたためと考えられる。なお、実施例６〜８に比較して、実施例１〜５での耐電圧が高いのは、放熱用端子電極６の面積が大きいためであると考えられる。
【符号の説明】
【００７６】
１，１ａ〜１ｇ…積層型ＰＴＣサーミスタ、
２…半導体セラミック層、
３…内部電極層、
４…外部端子電極、
４ａ…電極端面部、
４ｂ…電極側面部、
５…ガラス膜、
６…放熱用端子電極、
１０…素子本体、
１０ａ…平面側側面、
１０ｂ…背面側側面、
１０ｃ…その他側面、
１０ｄ…端面
２０…実装基板、
２２…配線端子、
２４…グランド端子、
３０…半田。
【技術分野】
【０００１】
本発明は、積層型ＰＴＣサーミスタおよびその実装構造に関する。
【背景技術】
【０００２】
サーミスタとして、正の抵抗温度特性を有するＰＴＣ（Positive Temperature coefficient）サーミスタが知られている。このＰＴＣサーミスタは、温度の上昇に対して抵抗が増加する。このＰＴＣサーミスタは、自己制御型発熱体、過電流保護素子、温度センサ等として利用されている。従来、このようなＰＴＣサーミスタとして、主成分のチタン酸バリウム（ＢａＴｉＯ３ ）に微量の希土類元素等を添加して導電性をもたせた半導体セラミック層と、半導体セラミック層を挟む一対の外部端子電極とを備えた単板型のＰＴＣサーミスタが用いられてきた。
【０００３】
近年、特に過電流保護用途のＰＴＣサーミスタに対しては、消費電力を抑制するため、非作動時の常温における抵抗率（以下、便宜上「室温抵抗率」という）が十分に小さいことが強く望まれている。ＰＴＣサーミスタの室温抵抗率は電極面積に反比例するため、電極面積が大きいほど室温抵抗率を低減することができる。
【０００４】
そこで、従来の単板型のＰＴＣサーミスタに代わるものとして、複数の半導体セラミック層と複数の内部電極層とが交互に積層された積層型ＰＴＣサーミスタが提案されている。積層型ＰＴＣサーミスタでは、内部電極層を複数積層することによって電極面積を大幅に増やすことができるため、室温抵抗率を低下させることができる。
【０００５】
積層型ＰＴＣサーミスタの一例としては、下記特許文献１に、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタが開示されている。このような積層型ＰＴＣサーミスタは、低コストかつ低抵抗を有することが示されている。
【０００６】
また、下記特許文献２には、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタであって、電子部品本体にガラス成分を含浸させた積層型ＰＴＣサーミスタが開示されている。特許文献２には、このような積層型ＰＴＣサーミスタは、低抵抗及び高耐電圧を有することが示されている。
【０００７】
また、下記特許文献３には、チタン酸バリウム系半導体セラミック層と卑金属系内部電極層とが交互に積層された電子部品本体と、電子部品本体の端面上に形成された外部端子電極とを有する積層型ＰＴＣサーミスタの中央部に、空洞や内部電極層に開口または切り込みを設けたりすることで、電圧が印加されても発熱しない非発熱部分を設け、ホットスポットが形成されることを回避し、耐電圧性能の向上を図っていることが示されている。
【０００８】
しかしながら、本発明者等が検討を行ったところ、従来の特許文献１〜３に示すような積層型積層型ＰＴＣサーミスタでは、室温抵抗を低下させることができる一方、電圧印加による素子の発熱量が大きく、熱暴走を引き起こすため、十分な耐電圧特性が得られないことが判明した。また、特に特許文献３に示すような積層型積層型ＰＴＣサーミスタでは、製造工程が複雑となり、コストがかかるという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−４７５０８号公報
【特許文献２】特許３６３６０７５号公報
【特許文献３】特開２００４−３１１９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、このような実状に鑑みてなされ、その目的は、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る積層型ＰＴＣサーミスタは、
半導体セラミック層と内部電極層とが交互に積層されている素子本体と、
前記内部電極層と電気的に接続され、前記素子本体の相互に向き合う両端面にそれぞれ設けられている外部端子電極と、を備える積層型ＰＴＣサーミスタであって、
前記素子本体の側面にはガラス膜が形成され、かつ前記素子本体の実装基板側の少なくとも１つの前記側面に放熱用端子電極が設けられていることを特徴とする。
【００１２】
本発明の積層型ＰＴＣサーミスタは、放熱用端子電極を介して実装基板に熱を逃がすことができ、電圧印加時の素子発熱量を抑えることができるので、低い室温抵抗と高耐電圧とを高水準で両立させることができる。また、本発明では、放熱用端子電極は、外部端子電極と同時に形成することができるので、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタを提供することができる。
【００１３】
好ましくは、前記素子本体における隣り合う少なくとも３つの前記側面にわたって前記放熱用端子電極が形成してある。少なくとも３つの前記側面にわたって放熱用端子電極を形成することで、放熱面積が増大し、電圧印加時の素子発熱量をさらに抑制することができる。
【００１４】
好ましくは、前記放熱用端子電極の各側面における面積割合が、当該放熱用端子電極が形成されている当該側面の面積に対して、３５％以上、さらに好ましくは４０％以上である。各側面での放熱用端子電極の面積を所定値以上に確保することで、放熱特性が向上する。ただし、その放熱用端子電極の面積は、各側面において、少なくともいずれか一方の前記外部端子電極に対して絶縁されるように決定されることが好ましい。素子本体の両端面に形成してある外部端子電極が短絡しないようにするためである。
【００１５】
好ましくは、前記外部端子電極が半田により基板に接合してあると共に、これらの外部端子電極とは絶縁されて、前記放熱用端子電極は、半田により基板に接合されている。さらに好ましくは、放熱用端子電極は、基板のグランド端子に接続してあることが好ましい。このような構成にすることで、素子本体に発生する熱が放熱用端子電極、半田およびグランド端子を通して良好に放熱される。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の一実施形態に係る積層型ＰＴＣサーミスタの断面図である。
【図２】図２（Ａ）は図１に示す積層型ＰＴＣサーミスタの平面側斜視図、図２（Ｂ）は図２（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図３】図３は図１に示す積層型ＰＴＣサーミスタの背面図である。
【図４】図４は図１に示す積層型ＰＴＣサーミスタの製造方法を示す概略図である。
【図５】図５は図１に示す積層型ＰＴＣサーミスタの使用例を示す斜視図である。
【図６】図６は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの平面側斜視図、図６（Ｂ）は図６（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図７】図７は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの平面側斜視図、図７（Ｂ）は図７（Ａ）に示す積層型ＰＴＣサーミスタの背面側斜視図である。
【図８】図８は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図９】図９は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１０】図１０は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１１】図１１は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【図１２】図１２は本発明の他の実施形態に係る積層型ＰＴＣサーミスタの背面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を、図面に示す実施形態に基づき説明する。
【００１８】
第１実施形態
図１に示すように、本発明の一実施形態に係る積層型ＰＴＣサーミスタ１は、半導体セラミック層２と内部電極層３とが交互に積層されている素子本体１０を有する。図２（Ａ）および図２（Ｂ）に示すように、素子本体１０は、平面側側面１０ａと、背面側側面１０ｂと、その他の２側面１０ｃとを有する。また、素子本体１０は、図１に示すように、内部電極層３が交互に引き出される方向に端面１０ｄを有し、全体として直方体形状となっている。
【００１９】
半導体セラミック層２は、たとえばチタン酸バリウム系半導体セラミック、などで構成される。内部電極層３は、たとえばニッケル、パラジウム、これらの金属の少なくとも一部を含む合金などで構成される。
【００２０】
半導体セラミック層２の厚みは、特に限定されないが、好ましくは５〜２００μｍ、内部電極層３の厚みは、特に限定されないが、好ましくは１〜５μｍである。
【００２１】
図１に示すように、素子本体１０の４つの側面１０ａ〜１０ｃには、ガラス膜５が形成してある。素子本体１０の相互に向き合う端面１０ｄには、図示する例ではガラス膜が形成されてないが、ガラス膜５が形成されていても良い。ガラス膜５は、素子本体１０の保護機能を有し、基板実装時のフラックスの燃焼により半導体セラミック層２が還元されることを抑制してＰＴＣ特性が低下することを防止する機能を有する。ガラス膜５は、低温で焼き付けが可能なガラス膜が好ましく、たとえばＢｉ系ガラス、Ｂ系ガラス、Ｚｎ系ガラスなどが好ましい。ガラス膜５の膜厚は、特に限定されないが、好ましくは１〜１０μｍである。
【００２２】
素子本体１０の相互に向き合う端面１０ｄには、それぞれ外部端子電極４が形成してあり、それぞれ交互に引き出される内部電極層３と接続してある。外部端子電極４は、それぞれ、素子本体１０の端面１０ｄに密着する電極端面部４ａと、素子本体１０の４つの側面１０ａ〜１０ｃに跨がる電極側面部４ｂとを有する。外部端子電極４は、たとえばＡｇ、Ｐｄ、Ｃｕ、Ｎｉ、Ｚｎ、Ａｌ、Ｓｎ、これらの金属の少なくとも一部を含む合金などで構成され、その厚みは、特に限定されないが、好ましくは５〜３０μｍである。外部端子電極４は、単層でも良いが、複数の層の積層膜であっても良い。
【００２３】
本実施形態では、図２（Ａ）および図２（Ｂ）に示すように、４つの側面１０ａ〜１０ｃに跨がって連続して放熱用端子電極６が形成してある。放熱用端子電極６は、双方の外部端子電極４と電気的に導通しないように、素子本体１０の長手方向（外部端子電極４の相互を結ぶ方向）の中央位置に形成してある。
【００２４】
図２（Ａ）に示すように、２０１２サイズ積層型ＰＴＣサーミスタ１の長さ（外部端子電極４の相互間方向）Ｌ０は、好ましくは１．８〜２．２ｍｍである。また、積層型ＰＴＣサーミスタ１の厚み（図１に示す内部電極層３の積層方向）Ｔ０は、好ましくは１．０５〜１．４５ｍｍである。さらに、積層型ＰＴＣサーミスタ１の幅（長さＬ０および厚みＴ０に垂直方向）Ｗ０は、好ましくは１．０５〜１．４５ｍｍである。
【００２５】
たとえば図３に示すように、素子本体１０の背面側側面１０ｂでは、放熱用端子電極６は、素子本体１０の長さＬ０の略中心位置に形成され、放熱用端子電極６の幅Ｌ１は、外部端子電極４の電極側面部４ｂの幅Ｌ２と同等以上の幅であることが好ましい。ただし、放熱用端子電極６の幅Ｌ１が大きすぎると、外部端子電極４の電極側面部４ｂと短絡する恐れがあることから、これらと短絡しないように、外部端子電極４との距離Ｌ３が０．１ｍｍ以上となるように決定される。
【００２６】
なお、放熱用端子電極６と外部端子電極４との距離Ｌ３は、放熱用端子電極６の両側で必ずしも同一寸法になる必要はない。また、外部端子電極４の電極側面部４ｂの幅Ｌ２も、両側で必ずしも同一である必要はない。
【００２７】
本実施形態では、素子本体１０の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１は、Ｌ１×Ｗ０で表せるが、側面１０ｂの全面積Ｓ０＝Ｌ０×Ｗ０に対して、４０〜７０％の面積であることが好ましい。このような面積に設定することで、後述する放熱効果が向上すると共に、外部端子電極４との短絡も防止できる。
【００２８】
放熱用端子電極６は、外部端子電極４と同様な金属または合金で構成することができ、好ましくは外部端子電極４と同時に形成され、同等な厚みを有する。
【００２９】
次に、積層型ＰＴＣサーミスタ１の製造方法について説明する。
まず、図１に示す半導体セラミック層２の原料を含む半導体セラミック層形成用スラリーを準備する。次に、半導体セラミック層形成用スラリーをペットフィルムの上にドクターブレード法などで塗布、乾燥してグリーンシートを作製する。
【００３０】
このグリーンシートの表面に、図１に示す内部電極層３を形成するための内部電極用ペーストをスクリーン印刷などで印刷する。内部電極用ペーストが印刷されたグリーンシートを、必要枚数で積層し、プレス機で積層方向に加圧、圧着して圧着体を得る。この圧着体をカッターなどで切断し、図１に示す素子本体１０に対応するサイズの積層チップを得る。
【００３１】
次に、積層チップを、大気中、２５０〜５００℃で１〜１０時間加熱保持してバインダを除去した後、Ｈ２ ／Ｎ２ 雰囲気中、１１５０〜１２５０℃で０．５〜４時間、積層チップを焼結し、素子本体（焼結体）１０を得る。
【００３２】
続いて得られた素子本体１０を、大気中で、５００〜８００℃で０．５〜６時間加熱保持することにより、再酸化処理を行う。再酸化処理により、半導体セラミック層２のＰＴＣ特性を発現させる。
【００３３】
酸化処理後の素子本体１０に、たとえばスプレー処理などにより無機ガラススラリーを吹き付けた後、大気中６００〜７００℃で焼き付けて素子本体１０の全表面にガラス膜５を形成する。
【００３４】
続いて、ガラス膜５が形成された素子本体１０の４側面１０ａ〜１０ｃに、図４に示すように、レジスト膜１２を付ける。レジスト膜１２は、図２（Ａ）および図２（Ｂ）に示す素子本体１０の外周面で電極４および６が形成されない領域に形成される。レジスト膜１２は、素子本体１０が図４に示すペースト１４が貯留してあるペースト容器１６の内部に浸漬された場合に、ペースト１４が素子本体１０の外面に付着することを防止する。ペースト１４は、図１に示す電極４および６を形成するための電極ペーストである。
【００３５】
ペースト１４は、レジスト膜１２以外の素子本体１０の表面に付着する。レジスト膜１２以外の素子本体１０の表面にペーストが付着された素子本体１０を、大気中５００〜６００℃で焼き付ければ、図１に示すように、放熱用端子電極６と外部端子電極４とが形成してある素子本体１０が得られる。レジスト膜１２は、ペースト焼き付け時に除去される樹脂などで構成されることが好ましい。
【００３６】
なお、電極４および６は、スパッタリングなどの成膜法により形成しても良い。また、図１に示す素子本体１０の端面１０ｄに形成されるガラス膜は、外部端子電極４が形成される前に、端面加工などにより除去しても良いが、除去しなくとも、内部電極層３の端部は、外部端子電極４の焼き付け処理時に接続される。
【００３７】
このようにして得られる図１に示す構成の積層型ＰＴＣサーミスタ１は、図５に示すように、実装基板２０に実装される。すなわち、積層型ＰＴＣサーミスタ１の背面側側面（実装基板側）１０ｂを実装基板２０に対向させて配置し、実装基板２０の配線端子２２に外部端子電極４が接触し、グランド端子２４に放熱用端子電極６が接触するように配置する。その後に、半田３０のリフロー処理などにより半田付けを行う。半田３０は、背面側側面（実装基板側）１０ｂに位置する電極４および６のみでなく、その背面側側面１０ｂに隣接する側面１０ｃに位置する電極４および６の下部にまで昇ってくる。
【００３８】
本実施形態の積層型ＰＴＣサーミスタ１は、放熱用端子電極６、半田３０およびグランド端子２４を介して実装基板２０に熱を逃がすことができる。そのため、電圧印加時の素子本体１０の発熱量を抑えることができるので、低い室温抵抗と高耐電圧とを高水準で両立させることができる。また、本実施形態では、放熱用端子電極６は、外部端子電極４と同時に形成することができるので、複雑な製造工程を必要とせずに低抵抗および高耐電圧を高水準で両立可能な積層型ＰＴＣサーミスタ１を提供することができる。
【００３９】
特に本実施形態では、素子本体１０における隣り合う４つの側面１０ａ〜１０ｃにわたって放熱用端子電極６が形成してある。４つの側面１０ａ〜１０ｃにわたって放熱用端子電極６を形成することで、放熱面積が増大し、電圧印加時の素子発熱量をさらに抑制することができる。
【００４０】
また、本実施形態では、放熱用端子電極６の各側面における面積割合が、当該放熱用端子電極６が形成されている当該各側面１０ａ〜１０ｃの面積に対して、４０％以上である。各側面での放熱用端子電極６の面積を所定値以上に確保することで、放熱特性が向上する。
【００４１】
第２実施形態
本実施形態では、図６（Ａ）および図６（Ｂ）に示すように、素子本体１０における平面側側面１０ａには、放熱用端子電極６がほとんど形成されず、背面側側面１０ｂとその両側の側面１０ｃとを含む、隣り合う３つの側面１０ｂ〜１０ｃにわたって放熱用端子電極６が形成してある。
【００４２】
図５に示すように、半田３０は、背面側側面（実装基板側）１０ｂに位置する電極４および６のみでなく、その背面側側面１０ｂに隣接する側面１０ｃに位置する電極４および６の下部にまで昇ってくる。そのため、少なくとも３つの側面１０ｂ〜１０ｃにわたって放熱用端子電極６を形成することで、３つの側面１０ｂ〜１０ｃで半田３０を介してグランド端子２４と接続される。その結果、放熱用端子電極６から半田３０を介してグランド端子２４に放熱される放熱量が確保され、本実施形態の積層型ＰＴＣサーミスタ１ａは、第１実施形態と同等な作用効果を奏する。 その他の構成および作用効果は第１実施形態と同様である。
【００４３】
第３実施形態
本実施形態では、図７（Ａ）および図７（Ｂ）に示すように、素子本体１０における平面側側面１０ａおよびそれに隣接する２つの側面１０ｃには、放熱用端子電極６が形成されず、背面側側面１０ｂのみに放熱用端子電極６が形成してある。
【００４４】
図５に示すように、背面側側面１０ｂに形成してある放熱用端子電極６は、半田３０を介してグランド端子２４に接続される部分であり、少なくともその背面側側面１０ｂに放熱用端子電極６を形成すれば、グランド端子に放熱される放熱量が確保される。本実施形態の積層型ＰＴＣサーミスタ１ｂは、第１実施形態よりは劣るが、第１実施形態と同じような作用効果が期待できる。その他の構成および作用効果は第１実施形態と同様である。
【００４５】
第４実施形態
本実施形態では、図８に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６が、素子本体１０の幅Ｗ０の方向に複数に分割されている以外は、第３実施形態と同様である。ただし、側面１０ｂにおいて、複数に分割されている放熱用電極６の合計面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、第３実施形態と同様なパーセント割合である。本実施形態の積層型ＰＴＣサーミスタ１ｃは、第３実施形態と同様な作用効果が期待できる。
【００４６】
第５実施形態
本実施形態では、図９に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６が、素子本体１０の長さＬ０の方向に複数に分割されている以外は、第３実施形態と同様である。ただし、側面１０ｂにおいて、複数に分割されている放熱用電極６の合計面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、第３実施形態と同様なパーセント割合である。本実施形態の積層型ＰＴＣサーミスタ１ｄは、第３実施形態と同様な作用効果が期待できる。
【００４７】
第６実施形態
本実施形態では、図１０に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６の幅Ｌ１が、外部端子電極４の電極側面部４ｂの幅Ｌ２より短く、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である。その他の構成は、第３実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｅは、放熱用端子電極６の面積Ｓ１が小さいため、第３実施形態よりは本発明の作用効果が小さい。
【００４８】
第７実施形態
本実施形態では、図１１に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６のＳ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である以外は、第３実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｆは、放熱用端子電極６の面積Ｓ１が小さいため、第３実施形態よりは本発明の作用効果が小さい。
【００４９】
第８実施形態
本実施形態では、図１２に示すように、素子本体１０の背面側側面１０ｂに形成する放熱用端子電極６のＳ１が、側面１０ｂの面積Ｓ０の４０％よりも小さいが３５％以上である以外は、第４実施形態と同様である。本実施形態の積層型ＰＴＣサーミスタ１ｆは、放熱用端子電極６の面積Ｓ１が小さいため、第４実施形態よりは本発明の作用効果が小さい。
【００５０】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
【実施例】
【００５１】
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
【００５２】
実施例１
得られるチタン酸バリウム系化合物が下記式（Ａ）の組成になるように、ＢａＣＯ３ 、ＴｉＯ２ 、Ｇｄ２ Ｏ３ 、Ｎｂ２ Ｏ５ 、ＳｉＯ２ およびＭｎ（ＮＯ３ ）２ ・６Ｈ２ Ｏをそれぞれ秤量した後、純水ならびに粉砕用ボールとともにナイロン製ポット内に入れて６時間混合し、乾燥させて混合粉末を得た。
【００５３】
（Ｂａ０．９９９ Ｇｄ０．００１ ）１．０２（Ｔｉ０．９９９ Ｎｂ０．００１ ）Ｏ３ ＋０．０５ＳｉＯ２＋０．００１Ｍｎ・・・（Ａ）
【００５４】
得られた混合粉末を仮成形し、これを１１５０℃の大気中に４時間保持して仮焼して、仮焼体を得た。次いで、この仮焼体を解砕して得た仮焼粉末を純水ならびに粉砕用ボールとともにナイロン製ポットに入れ、これに溶剤、バインダ及び可塑剤を添加してボールミルにて２０時間混合し、半導体セラミック層形成用スラリーを得た。
【００５５】
得られた半導体セラミック層形成用スラリーをペットフィルムの上にドクターブレード法で塗布、乾燥してグリーンシートを作製した。このグリーンシートの表面に内部電極用Ｎｉペーストをスクリーン印刷で印刷してＮｉ内部電極層を形成した。
【００５６】
内部電極層の一端面がセラミック層の左端部、右端部に交互に露出するようグリーンシートを積層し、これをプレスで積層方向に加圧、圧着した。圧着体をカッターで切断し、２ｍｍ×１．２ｍｍ×１．２ｍｍの積層チップを得た。
【００５７】
積層チップを大気中、３００℃で８時間加熱保持してバインダを除去した後、Ｈ２／Ｎ２雰囲気中、１２００℃で２時間、積層体を焼結し、素子本体１０（焼結体）を得た。
【００５８】
続いて、得られた素子本体１０を大気中、７００℃で２時間加熱保持することにより、再酸化処理を行った。酸化処理後の素子本体１０に、スプレーでＢｉ系無機ガラススラリーを吹き付けた後、大気中６５０℃で焼き付けて素子本体表面にガラス膜を形成した。
【００５９】
続いてガラス膜が形成された本体の４側面および両端面に、図２（Ａ）および図２（Ｂ）に示すようなパターンでＡｇペーストを塗布した後、大気中６００℃で焼き付けて、放熱用端子電極６と外部端子電極４を形成した。このようにして得られた図１に示す構成の積層型ＰＴＣサーミスタ１について、放熱用端子電極６および両端部外部端子電極４の合わせて３端子で、図５に示すように、プリント配線基板からなる実装基板２０上に半田付けした。
【００６０】
実装基板２０上に半田付けした積層型ＰＴＣサーミスタ１を恒温槽内に入れ、２５℃における抵抗値（Ｒ２５℃、単位：Ω）、及び２００℃における抵抗値（Ｒ２００℃、単位：Ω）、をそれぞれデジタルマルチメータにて測定した。さらに、２５℃における抵抗値（Ｒ２５℃）、２００℃における抵抗値（Ｒ２００℃）の各測定値から、ＰＴＣジャンプ｛［ｌｏｇ１０（Ｒ２００℃／Ｒ２５℃）］、単位：桁｝を求めた。
【００６１】
また、上記３端子でプリント基板上にはんだ付けした積層型ＰＴＣサーミスタを２５℃の恒温槽内に入れ、両端面の電極間に直流電源を接続して０Ｖより徐々に印加電圧を上昇させ、積層型サーミスタが破壊するまで昇圧し、破壊直前の電圧を耐電圧とした。これらの測定結果を表１に示す。
【００６２】
なお、この実施例１では、図３に示すように、素子本体１０の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１は、側面１０ｂの全面積Ｓ０に対して、４０〜７０％の範囲内であった。
【００６３】
実施例２
図７に示すように、素子本体の背面側側面１０ｂのみに放熱用端子電極６を形成した以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６４】
実施例３
図６に示すように、素子本体の背面側側面１０ｂおよびその両側に位置する側面１０ｃのみに放熱用端子電極６を形成した以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６５】
実施例４
図８に示すように、素子本体の背面側側面１０ｂにおいて、２つに分割された放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６６】
実施例５
図９に示すように、素子本体の背面側側面１０ｂにおいて、３つに分割された放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６７】
比較例１
素子本体１０にガラス膜５および放熱用端子電極６を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６８】
比較例２
素子本体１０にガラス膜５を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００６９】
比較例３
素子本体１０に放熱用端子電極６を形成していない以外は、実施例１と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７０】
実施例６
図１０に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の幅Ｌ１が、外部端子電極４の電極側面部４ｂの幅Ｌ２より短く、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７１】
実施例７
図１１に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい放熱用端子電極６を形成した以外は、実施例２と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７２】
実施例８
図１２に示すように、素子本体の背面側側面１０ｂにおいて、放熱用端子電極６の面積Ｓ１が、側面１０ｂの面積Ｓ０の４０％よりも小さい放熱用端子電極６を形成した以外は、実施例４と同様にして積層型ＰＴＣサーミスタを作製し、そのＲ２５℃、Ｒ２００℃、ＰＴＣジャンプ、耐電圧をそれぞれ測定した。結果を表１に示す。
【００７３】
【表１】
【００７４】
表１に示す測定結果から明らかなように、素子本体にガラス膜が形成されていない比較例１と比較例２では、ＰＴＣジャンプと耐電圧いずれも低い値となっている。これは、素子本体１０の表面にガラス膜５が形成されていないために、基板実装時のフラックスの燃焼により、積層型ＰＴＣサーミスタ１の半導体セラミック層２が還元されたためと考えられる。また素子本体１０にガラス膜５は形成されているが、放熱用端子電極６が形成されていない比較例３では、ＰＴＣジャンプが高いにも関わらず、２０Ｖに満たない低い耐電圧となっている。
【００７５】
これらの比較例１〜３に対して、実施例１〜８では、ＰＴＣジャンプも高く耐電圧も高いことがわかる。これは、放熱用端子電極６を介して実装基板２０に熱を逃がすことができ、電圧印加時の素子発熱量を抑えることができたためと考えられる。なお、実施例６〜８に比較して、実施例１〜５での耐電圧が高いのは、放熱用端子電極６の面積が大きいためであると考えられる。
【符号の説明】
【００７６】
１，１ａ〜１ｇ…積層型ＰＴＣサーミスタ、
２…半導体セラミック層、
３…内部電極層、
４…外部端子電極、
４ａ…電極端面部、
４ｂ…電極側面部、
５…ガラス膜、
６…放熱用端子電極、
１０…素子本体、
１０ａ…平面側側面、
１０ｂ…背面側側面、
１０ｃ…その他側面、
１０ｄ…端面
２０…実装基板、
２２…配線端子、
２４…グランド端子、
３０…半田。
【特許請求の範囲】
【請求項１】
半導体セラミック層と内部電極層とが交互に積層されている素子本体と、
前記内部電極層と電気的に接続され、前記素子本体の相互に向き合う両端面にそれぞれ設けられている外部端子電極と、を備える積層型ＰＴＣサーミスタであって、
前記素子本体の側面にはガラス膜が形成され、かつ前記素子本体の実装基板側の少なくとも１つの前記側面に放熱用端子電極が設けられていることを特徴とする積層型ＰＴＣサーミスタ。
【請求項２】
前記素子本体における隣り合う少なくとも３つの前記側面にわたって前記放熱用端子電極が形成してある請求項１に記載の積層型ＰＴＣサーミスタ。
【請求項３】
前記放熱用端子電極の各側面における面積割合が、当該放熱用端子電極が形成されている当該側面の面積に対して、３５％以上であり、
前記放熱用端子電極が各側面において、前記外部端子電極に絶縁されるように形成してある請求項１または２に記載の積層型ＰＴＣサーミスタ。
【請求項４】
前記外部端子電極が半田により基板に接合してあると共に、これらの外部端子電極とは絶縁されて、前記放熱用端子電極は、半田により基板に接合されている請求項１〜３のいずれかに記載の積層型ＰＴＣサーミスタの実装構造。
【請求項１】
半導体セラミック層と内部電極層とが交互に積層されている素子本体と、
前記内部電極層と電気的に接続され、前記素子本体の相互に向き合う両端面にそれぞれ設けられている外部端子電極と、を備える積層型ＰＴＣサーミスタであって、
前記素子本体の側面にはガラス膜が形成され、かつ前記素子本体の実装基板側の少なくとも１つの前記側面に放熱用端子電極が設けられていることを特徴とする積層型ＰＴＣサーミスタ。
【請求項２】
前記素子本体における隣り合う少なくとも３つの前記側面にわたって前記放熱用端子電極が形成してある請求項１に記載の積層型ＰＴＣサーミスタ。
【請求項３】
前記放熱用端子電極の各側面における面積割合が、当該放熱用端子電極が形成されている当該側面の面積に対して、３５％以上であり、
前記放熱用端子電極が各側面において、前記外部端子電極に絶縁されるように形成してある請求項１または２に記載の積層型ＰＴＣサーミスタ。
【請求項４】
前記外部端子電極が半田により基板に接合してあると共に、これらの外部端子電極とは絶縁されて、前記放熱用端子電極は、半田により基板に接合されている請求項１〜３のいずれかに記載の積層型ＰＴＣサーミスタの実装構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２０４６３９（Ｐ２０１２−２０４６３９Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６８２９３（Ｐ２０１１−６８２９３）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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