積算電流センサおよび半導体素子の製造方法
【課題】コストをかけずに電気負荷（電気部品）に流れた積算電流を測定することのできる積算電流センサを実現する。
【解決手段】バンドギャップの大きさがＥ１の第１ｐ型半導体層１とバンドギャップの大きさがＥ２の第２ｐ型半導体層２とバンドギャップの大きさがＥ３の第３ｐ型半導体層３とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、第１ｐ型半導体層１は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて水素が第１ｐ型半導体層１から第２ｐ型半導体層２を経て第３ｐ型半導体層３へと拡散していくことにより積層方向抵抗値が変化していく半導体素子Ｓ１と、半導体素子Ｓ１に流れた電流量に応じて変化していく半導体素子Ｓ１の積層方向抵抗値を測定することにより半導体素子Ｓ１に流れた積算電流を検出する抵抗測定器１６とを備える。
【解決手段】バンドギャップの大きさがＥ１の第１ｐ型半導体層１とバンドギャップの大きさがＥ２の第２ｐ型半導体層２とバンドギャップの大きさがＥ３の第３ｐ型半導体層３とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、第１ｐ型半導体層１は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて水素が第１ｐ型半導体層１から第２ｐ型半導体層２を経て第３ｐ型半導体層３へと拡散していくことにより積層方向抵抗値が変化していく半導体素子Ｓ１と、半導体素子Ｓ１に流れた電流量に応じて変化していく半導体素子Ｓ１の積層方向抵抗値を測定することにより半導体素子Ｓ１に流れた積算電流を検出する抵抗測定器１６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的負荷に流れる積算電流を測定する積算電流センサおよび半導体素子の製造方法に関する。
【背景技術】
【０００２】
どのような電気製品あるいはシステムであっても、それに含まれる種々の電気部品には例外なく有限な寿命がある。このため、永続的に稼動させる必要がある電気製品やシステムでは、その稼動が電気部品の寿命によって阻害されないために、定期的な電気部品の交換が必要である。このような消耗部品の交換を行うためには、定期的に電気部品の劣化具合を調べたり、稼働時間をチェックしたりして、寿命管理をする必要がある。
【０００３】
寿命管理の一つの方法としては、例えば、個々の電気部品における使用開始日を記録しておいて、一定期間経過したらこれらを交換してしまう方法が考えられる。
【０００４】
また、別のもっと厳密な寿命管理の方法としては、電気的に負荷となる電気部品もしくは電気製品やシステム全体などに流れる積算電流を測定して、使用開始時からの積算電流をもとに寿命の時期を判断する方法がある。この場合、電気部品の寿命予測は飛躍的に改善されロスはほぼ無くなる。ここで、具体的に積算電流量を測定するための装置としては、特許文献１に開示されているようなＩ／Ｆ変換（電流を周波数に変換する）回路を用いる電流測定回路が知られている。特許文献１の電流測定回路では、負荷に流れる電流の大きさに応じてパルス信号の発生量を変化させ、このパルス信号をデジタル的にカウントすることにより負荷に流れる積算電流を測定している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３２４５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述のような寿命管理の方法では、非効率でコストパフォーマンスが悪いといった問題があった。
【０００７】
具体的には、定期的に電気部品を交換する方法では、電気部品の稼動状況が変化するような場合、次回交換までの稼働時間が少ないと、まだ使用可能な電気部品を廃棄することになり、非効率である。
【０００８】
また、負荷である電気部品に流れる積算電流を測定する方法では、積算電流を測定するために、それぞれの電気部品に対応して追加的な電気回路部品を組み込む必要がある。それだけではなく、測定した積算電流を人間が認知するためには、測定した積算電流を人間が分かる数値に変換する表示デバイスや、電圧など何らかの手段で人間が計測可能な物理量に変換するための更なる付加的な装置などが必要となる。このため、積算電流を測定する方法は、よほど精密な寿命判断を必要とする電気部品でない限り、オーバースペックであり大幅なコスト増を招いてしまう。
【０００９】
しかしながら、現実問題として、電気部品の寿命は、その時期が来たら急に使用できなくなってしまうということは少なく、徐々に性能が劣化していく場合が多い。この場合、厳密な寿命管理を必要とするものではなく、故障を迎えない範囲で納得できる時間以上使い切れれば、ほとんどのユーザは満足するものと考えられる。仮に、こうした性能を満足する簡易的な積算電流センサが非常に安価に実現できれば、寿命管理のために高価な積算電流（あるいは積算使用時間）測定用の付加部品を必要としていた電気部品の価格を大幅に下げることが可能になる。あるいは、これまで価格的に折り合わないために寿命管理用の付加部品を搭載できず、修理期間の停止はやむを得ないとしてきた電気部品の寿命予測を可能にすることができる。
【００１０】
そこで本発明は、大幅なコスト増を招かずに電気部品の寿命管理がおこなえて交換時期を判断可能にする、積算電流センサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第一の技術的側面に係る積算電流センサは、バンドギャップの大きさがＥ１の第１ｐ型半導体層（１）とバンドギャップの大きさがＥ２の第２ｐ型半導体層（２）とバンドギャップの大きさがＥ３の第３ｐ型半導体層（３）とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、第１ｐ型半導体層（１）は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて水素が第１ｐ型半導体層（１）から第２ｐ型半導体層（２）を経て第３ｐ型半導体層（３）へと拡散していくことにより積層方向抵抗値が変化していく半導体素子（Ｓ１）と、半導体素子（Ｓ１）に流れた電流量に応じて変化していく半導体素子（Ｓ１）の積層方向抵抗値を測定することにより半導体素子（Ｓ１）に流れた積算電流を検出する抵抗測定器（１６）とを備える。
【００１２】
また、本発明の第二の技術的側面に係る半導体素子の製造方法は、ｐ型半導体基板の表面にバンドギャップの大きさがＥ１の第１ｐ型半導体層（１）を積層する工程と、第１ｐ型半導体層（１）の表面にバンドギャップの大きさがＥ２かつＥ１＞Ｅ２の第２ｐ型半導体層（２）を積層する工程と、第２ｐ型半導体層の表面にバンドギャップの大きさがＥ３かつＥ２＞Ｅ３の第３ｐ型半導体層（３）を積層する工程と、積層終了後の降温過程において所定の温度になるまでアルシン（ＡｓＨ３）の供給を行い第１ｐ型半導体層の中に水素を拡散させる工程とを備える。
【発明の効果】
【００１３】
本発明の第一の技術的側面に係る積算電流センサによれば、大幅なコスト増を招かずに電気部品の交換時期を判断することが可能になる。
【００１４】
また、本発明の第二の技術的側面に係る半導体素子の製造方法によれば、本発明の第一の技術的側面に係る積算電流センサである半導体素子を安価かつ大量に製造することが可能である。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係る積算電流センサを模式的に示す斜視図である。
【図２】図２は、実施例１に係る積算電流センサの製造方法を示す断面模式図である。
【図３】図３は、実施例１に係る積算電流センサに電流を流した場合の通電時間に対する素子抵抗の変化を測定した図である。
【図４】図４は、実施例１に係る積算電流センサにおいて、各層の非接合状態におけるバンドギャップの模式図である。
【図５】図５は、実施例１に係る積算電流センサにおける、（ａ）完成直後のバンドギャップの模式図および、（ｂ）バンドギャップの模式図に対応する形での断面模式図の中に完成直後の水素分布を示す図である。
【図６】図６は、実施例１に係る積算電流センサにおける、（ａ）水素拡散がある程度進行した状態でのバンドギャップの模式図および、（ｂ）バンドギャップの模式図に対応する形での断面模式図の中に水素拡散がある程度進行した状態での水素分布を示す図である。
【図７】図７は、実施例１に係る積算電流センサにおいて、電流の大きさを変えて通電時間に対する素子抵抗の変化を測定した図である。
【図８】図８は、実施例１に係る積算電流センサを使用する際の構成図である。
【図９】図９は、実施例２に係る積算電流センサを模式的に示す斜視図である。
【図１０】図１０は、実施例２に係る積算電流センサの製造方法を示す断面模式図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【実施例１】
【００１７】
図１は実施例１に係る積算電流センサＳ１の模式的な斜視図である。以下では、図１中の一点鎖線で示した境界線で切取られる断面図である図２を用いて、有機金属気相成長（ＭＯＣＶＤ）装置を用いた気相成長法による実施例１に係る積算電流センサＳ１の製造方法を説明する。
【００１８】
最初に、図２（ａ）に示すように、ＭＯＣＶＤ装置を用いた気相成長法によって、ｐ型ＧａＡｓからなる基板６上に、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなるバッファ層５と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなる障壁緩和層４と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の第１ｐ型半導体層１と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ２の第２ｐ型半導体層２と、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなりバンドギャップの大きさがＥ３の第３ｐ型半導体層３とを順次成長させ積層する。ここで、最後に積層される第３ｐ型半導体層３は、後に形成される上側電極８とのオーミック特性を良好にするため、最上部のみ５×１０１８ｃｍ−３のＺｎをドーピングしている。各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足する。
【００１９】
また、成長終了後の降温過程では、水素（Ｈ２）とアルシン（ＡｓＨ３）を同時に供給するが、４００℃以下になるまでアルシン（ＡｓＨ３）の供給を続ける。こうすることにより、第１ｐ型半導体層１の中には、ドーパントであるＺｎを不活性化させる水素が残存することとなる。このようなドーパントの不活性化にまつわる研究は種々行われており、例えば、A.Ishibashi, et al.: Journal of Crystal Growth Vol.145, No.1-4, 414-19 (1994)のFig.4には、降温過程において何℃でアルシン（ＡｓＨ３）の供給を停止するとキャリアが不活性になるかといった実験結果が示されている。
【００２０】
また、ここでは、ドーパントとしてＺｎを用いる構成を例に説明しているが、Ｚｎの代わりにＭｇを用いる構成としても良い。
【００２１】
次に、図２（ｂ）に示すように、レジストマスク７をパターニングした後、ＡｕＢｅまたはＡｕを蒸着することで上側電極８を形成する。その後、レジストマスク７を有機溶剤を使ってリフトオフすると、図２（ｃ）に示すように、パターニングされた上側電極８が完成する。
【００２２】
その後、上側電極８全体をカバーするようにレジストマスク９をパターニングした後、ドライエッチングとウェットエッチングを併用して、図２（ｄ）に示すように、第１ｐ型半導体層１の途中までレジストマスク９の開口部の結晶膜を除去する。この時残った円柱部分の直径は概略５０μｍの程度である。最後に、基板６を下側から途中まで研磨した後、ＡｕＢｅまたはＡｕを蒸着することで下側電極１０を形成し、窒素雰囲気中において約４００℃でアニールすれば、図２（ｅ）に示す構造を有するウェファーが完成する。そして、このウェファーを、例えば、２００μｍ×２００μｍの大きさに劈開して、個々の素子に分離したものが、図１に示す実施例１に係る積算電流センサＳ１である。
【００２３】
このような方法により、実施例１に係る積算電流センサＳ１は非常に安価に製造することが可能である。
【００２４】
次に、実施例１に係る積算電流センサＳ１の動作について説明する。図３は、積算電流センサＳ１の上側電極８をプラス、下側電極１０をマイナスとして、室温で２０ｍＡの電流を流し続けた場合の素子抵抗の変化を示すものである。このように、室温で２０ｍＡの電流を流し続けると、積算電流センサＳ１の素子抵抗は、一旦増加した後に最大抵抗値（図３中のＡの位置）を経て徐々に減少する。このような特殊な素子抵抗の振る舞いについては、例えば、次のようなモデルにより説明される。
【００２５】
図４は、積算電流センサＳ１において、各層が非接触であると仮定した場合のバンド構造を示すものであり、左を基板側としている。そして図５（ａ）が連続成膜して各層が接触した場合のバンド構造を示すものであり、図５（ｂ）は図２（ｅ）を右回りに９０°回転させた状態のもので、図５（ｂ）のバンド構造の位置に対応させた図になっている。
【００２６】
ｐ型ＧａＡｓは同じ成膜方法でもそれだけなら活性化率がほぼ１００％に近いことがわかっており、基板やバッファ層および第３ｐ型半導体層３の中には水素はほとんど残存しておらず、主に第１ｐ型半導体層１と第２ｐ型半導体層２の中に存在してこれらの層の活性化率を落としているものと考えられる（図５（ｂ））。
【００２７】
このとき、第１ｐ型半導体層１と第２ｐ型半導体層２と第３ｐ型半導体層３との積層構造において、第２ｐ型半導体層２は障壁緩和層の役割を果たしている。このため、図５（ａ）の破線Ａで囲まれた部分に示すように、第２ｐ型半導体層２が無い場合に比べて、ショットキー障壁の高さが分散されて素子抵抗が小さくできる。また、図５（ａ）の破線Ｂで囲まれた部分に示す基板側についても同じことが言える。このようなショットキー障壁の分散のおかげで、最初、積算電流センサＳ１はある程度電流が流れやすい状態となっている。
【００２８】
次に、積算電流センサＳ１に電流を流すと水素が徐々に拡散していく。そして、拡散した水素が第３ｐ型半導体層３に達すると、第３ｐ型半導体層３には水素を捕獲しておくものが存在しないため、水素の移動速度が速くなり、水素は外部に放出されていく。ここで、単に水素が拡散によって外部に放出されるだけなら、図３のように素子抵抗が一旦増加するような現象にはならないはずである。そしてこの一旦素子抵抗が増加する現象は、第２ｐ型半導体層２における水素の拡散速度が第１ｐ型半導体層１における水素の拡散速度よりも小さく、水素が第３ｐ型半導体層３を介して外部に放出される前に、一旦第２ｐ型半導体層２中に蓄積されると考えると説明できる。
【００２９】
図６（ａ）は、このように水素が拡散する過程で、一旦第２ｐ型半導体層２に蓄積されている状態でのバンド構造を示す図であり、図６（ｂ）はこれに対応する断面模式図である。このように、第２ｐ型半導体層２の中に一旦水素が蓄積されると、第２ｐ型半導体層２の活性化率が大きく低下して、両側のヘテロ接合界面におけるショットキー障壁が厚くなる。このため、素子抵抗が増加するのである。そして、ある程度素子抵抗が増加しきったあとは、水素が第３ｐ型半導体層３を介して外部に徐々に放出されていくため、素子抵抗も徐々に減少していく。このとき図６（ａ）の破線Ｂで囲まれた部分のショットキー障壁は、図６（ｂ）に示すように、広いスペースに水素が拡散していくために、水素密度が大きく変化せず、全体としての素子抵抗の変化にはほとんど寄与しない。
【００３０】
以上のように、ここで示したモデルは実際の図３に示す積算電流センサＳ１の素子抵抗の変化の現象をよく説明し、第２ｐ型半導体層２が素子抵抗の増減に深く関わっていることがわかる。
【００３１】
次に、図７は、積算電流センサＳ１において、電流を変えて素子抵抗の変化を測定した結果を示すものである。ここでは、素子抵抗が単調に減少しており、図３のような初期の増加傾向がみられない。これは、実験を始める前に、ある程度通電して図３の最大抵抗を示すＡ点を経てＢ点に示す３０Ω程度の素子抵抗になるよう調整しているためである。具体的には、通常使用される環境温度よりも十分高い２００℃の条件で、１分前後の間４０ｍＡの電流を実験前に流している。このように十分高い温度で電流を流すことによって、早い時間で素子抵抗を変化させることができる。
【００３２】
ここで図７に戻ると、初期の素子抵抗値に対する変化率は５ｍＡ→１０ｍＡ→２０ｍＡと大きくするに従って大きくなり、概ね電流量に比例していることがわかる。つまり、初期値に対してどの程度素子抵抗が変化したかを測定すれば、積算電流センサＳ１にどの程度の積算電流が流れたかを確認できる。
【００３３】
そして、積算電流センサＳ１を、図８に示すように電源Ｅに接続された電気部品（負荷Ｒ）に直列に配置すれば、電気部品に流れた電流の総量に応じて積算電流センサＳ１の素子抵抗値が減少する。このため、積算電流センサＳ１の素子抵抗値をテスタ１６などの抵抗測定器で定期的にチェックすることで、電気部品が寿命にどれだけ近づいたかどうかが把握できる。
【００３４】
以上説明してきたように、実施例１に係る積算電流センサＳ１によれば、大幅なコスト増を招かずに電気部品の交換時期を判断することが可能になる。
【実施例２】
【００３５】
図９は、実施例２に係る積算電流センサＳ２の模式的な斜視図を示すものである。実施例２に係る積算電流センサＳ２と実施例１に係る積算電流センサＳ１との主な違いは、第１ｐ型半導体層１の中間にエッチングストップ層１１を設けた点である。これにより、実施例２に係る積算電流センサＳ２では、構造再現性がより安定して素子抵抗のバラツキを小さくすることができ、積算電流センサとしての精度をより向上させることが可能である。以下、図９の中の１点鎖線で示した境界線で切取られる断面図である図１０を用いて、ＭＯＣＶＤ装置を用いた気相成長法による積算電流センサＳ２の製造方法を説明する。
【００３６】
最初に、図１０（ａ）に示すように、ＭＯＣＶＤ装置を用いた気相成長法によって、ｐ型ＧａＡｓからなる基板６上に、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなるバッファ層５と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなる障壁緩和層４と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の下側第１ｐ型半導体層１２と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐからなるエッチングストップ層１１と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の上側第１ｐ型半導体層１３と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ２の第２ｐ型半導体層２と、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなりバンドギャップの大きさがＥ３の第３ｐ型半導体層３とを順次成長させ積層する。ここで最後の第３ｐ型半導体層３は、後に形成される上側電極８とのオーミック特性を良好にするため、最上部のみ５×１０１８ｃｍ−３のＺｎをドーピングしている。各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足する。
【００３７】
また、成長終了後の降温過程では、水素（Ｈ２）とアルシン（ＡｓＨ３）を同時に供給するが、４００℃以下になるまでアルシン（ＡｓＨ３）の供給を続ける。こうすることにより、第１ｐ型半導体層１中には、ドーパントであるＺｎを不活性化させる水素が残存することとなる。こうしたドーパントの不活性化にまつわる研究は種々行われており、例えば、A.Ishibashi, et al.: Journal of Crystal Growth Vol.145, No.1-4 , 414-19 (1994)のFig.4には、降温過程において何℃でアルシン（ＡｓＨ３）の供給を停止するとキャリアが不活性になるかといった実験結果が示されている。
【００３８】
また、ここでは、ドーパントとしてＺｎを用いる構成を例に説明しているが、Ｚｎの代わりにＭｇを用いる構成としても良い。
【００３９】
次に図１０（ｂ）に示すように、レジストマスク７をパターニングした後、ＡｕＢｅまたはＡｕを蒸着することで上側電極８を形成する。その後、レジストマスク７を有機溶剤を使ってリフトオフすると、図１０（ｃ）に示すように、パターニングされた上側電極８が完成する。
【００４０】
その後、上側電極８全体をカバーするようにレジストマスク９をパターニングした後、ドライエッチングとウェットエッチングを併用して、図１０（ｄ）に示すように、エッチングストップ層１１までレジスト開口部の結晶膜を除去する。この時残った円柱部分の直径は概略５０μｍの程度である。最後に基板６を下側から途中まで研磨した後、ＡｕＢｅまたはＡｕを蒸着することで下側電極１０を形成し、窒素雰囲気中において約４００℃でアニールすれば図１０（ｅ）に示す構造を有するウェファーが完成する。そして、このウェファーを、例えば、２００μｍ×２００μｍの大きさに劈開して、個々の素子に分離したものが図９に示す積算電流センサＳ２である。
【００４１】
このような方法により、実施例２に係る積算電流センサＳ２は非常に安価に製造することが可能である。
【００４２】
そして、実施例２に係る積算電流センサＳ２も、実施例１係る積算電流センサＳ１と同様に機能し、かつエッチングストップ層１１を設けたことによって、部品毎の素子抵抗のバラツキを軽減することができる。
【００４３】
このように、実施例２に係る積算電流センサＳ２においても、実施例１に係る積算電流センサＳ１と同様に大幅なコスト増を招かずに電気部品の交換時期を判断することが可能にできる。
【符号の説明】
【００４４】
Ｓ１、Ｓ２…積算電流センサ
１…第１ｐ型半導体層
２…第２ｐ型半導体層
３…第３ｐ型半導体層
４…障壁緩和層
５…バッファ層
６…基板
７、９…レジストマスク
８…上側電極
１０…下側電極
１１…エッチングストップ層
１２…下側第１ｐ型半導体層
１３…上側第１ｐ型半導体層
１６…テスタ
【技術分野】
【０００１】
本発明は、電気的負荷に流れる積算電流を測定する積算電流センサおよび半導体素子の製造方法に関する。
【背景技術】
【０００２】
どのような電気製品あるいはシステムであっても、それに含まれる種々の電気部品には例外なく有限な寿命がある。このため、永続的に稼動させる必要がある電気製品やシステムでは、その稼動が電気部品の寿命によって阻害されないために、定期的な電気部品の交換が必要である。このような消耗部品の交換を行うためには、定期的に電気部品の劣化具合を調べたり、稼働時間をチェックしたりして、寿命管理をする必要がある。
【０００３】
寿命管理の一つの方法としては、例えば、個々の電気部品における使用開始日を記録しておいて、一定期間経過したらこれらを交換してしまう方法が考えられる。
【０００４】
また、別のもっと厳密な寿命管理の方法としては、電気的に負荷となる電気部品もしくは電気製品やシステム全体などに流れる積算電流を測定して、使用開始時からの積算電流をもとに寿命の時期を判断する方法がある。この場合、電気部品の寿命予測は飛躍的に改善されロスはほぼ無くなる。ここで、具体的に積算電流量を測定するための装置としては、特許文献１に開示されているようなＩ／Ｆ変換（電流を周波数に変換する）回路を用いる電流測定回路が知られている。特許文献１の電流測定回路では、負荷に流れる電流の大きさに応じてパルス信号の発生量を変化させ、このパルス信号をデジタル的にカウントすることにより負荷に流れる積算電流を測定している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３２４５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述のような寿命管理の方法では、非効率でコストパフォーマンスが悪いといった問題があった。
【０００７】
具体的には、定期的に電気部品を交換する方法では、電気部品の稼動状況が変化するような場合、次回交換までの稼働時間が少ないと、まだ使用可能な電気部品を廃棄することになり、非効率である。
【０００８】
また、負荷である電気部品に流れる積算電流を測定する方法では、積算電流を測定するために、それぞれの電気部品に対応して追加的な電気回路部品を組み込む必要がある。それだけではなく、測定した積算電流を人間が認知するためには、測定した積算電流を人間が分かる数値に変換する表示デバイスや、電圧など何らかの手段で人間が計測可能な物理量に変換するための更なる付加的な装置などが必要となる。このため、積算電流を測定する方法は、よほど精密な寿命判断を必要とする電気部品でない限り、オーバースペックであり大幅なコスト増を招いてしまう。
【０００９】
しかしながら、現実問題として、電気部品の寿命は、その時期が来たら急に使用できなくなってしまうということは少なく、徐々に性能が劣化していく場合が多い。この場合、厳密な寿命管理を必要とするものではなく、故障を迎えない範囲で納得できる時間以上使い切れれば、ほとんどのユーザは満足するものと考えられる。仮に、こうした性能を満足する簡易的な積算電流センサが非常に安価に実現できれば、寿命管理のために高価な積算電流（あるいは積算使用時間）測定用の付加部品を必要としていた電気部品の価格を大幅に下げることが可能になる。あるいは、これまで価格的に折り合わないために寿命管理用の付加部品を搭載できず、修理期間の停止はやむを得ないとしてきた電気部品の寿命予測を可能にすることができる。
【００１０】
そこで本発明は、大幅なコスト増を招かずに電気部品の寿命管理がおこなえて交換時期を判断可能にする、積算電流センサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第一の技術的側面に係る積算電流センサは、バンドギャップの大きさがＥ１の第１ｐ型半導体層（１）とバンドギャップの大きさがＥ２の第２ｐ型半導体層（２）とバンドギャップの大きさがＥ３の第３ｐ型半導体層（３）とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、第１ｐ型半導体層（１）は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて水素が第１ｐ型半導体層（１）から第２ｐ型半導体層（２）を経て第３ｐ型半導体層（３）へと拡散していくことにより積層方向抵抗値が変化していく半導体素子（Ｓ１）と、半導体素子（Ｓ１）に流れた電流量に応じて変化していく半導体素子（Ｓ１）の積層方向抵抗値を測定することにより半導体素子（Ｓ１）に流れた積算電流を検出する抵抗測定器（１６）とを備える。
【００１２】
また、本発明の第二の技術的側面に係る半導体素子の製造方法は、ｐ型半導体基板の表面にバンドギャップの大きさがＥ１の第１ｐ型半導体層（１）を積層する工程と、第１ｐ型半導体層（１）の表面にバンドギャップの大きさがＥ２かつＥ１＞Ｅ２の第２ｐ型半導体層（２）を積層する工程と、第２ｐ型半導体層の表面にバンドギャップの大きさがＥ３かつＥ２＞Ｅ３の第３ｐ型半導体層（３）を積層する工程と、積層終了後の降温過程において所定の温度になるまでアルシン（ＡｓＨ３）の供給を行い第１ｐ型半導体層の中に水素を拡散させる工程とを備える。
【発明の効果】
【００１３】
本発明の第一の技術的側面に係る積算電流センサによれば、大幅なコスト増を招かずに電気部品の交換時期を判断することが可能になる。
【００１４】
また、本発明の第二の技術的側面に係る半導体素子の製造方法によれば、本発明の第一の技術的側面に係る積算電流センサである半導体素子を安価かつ大量に製造することが可能である。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係る積算電流センサを模式的に示す斜視図である。
【図２】図２は、実施例１に係る積算電流センサの製造方法を示す断面模式図である。
【図３】図３は、実施例１に係る積算電流センサに電流を流した場合の通電時間に対する素子抵抗の変化を測定した図である。
【図４】図４は、実施例１に係る積算電流センサにおいて、各層の非接合状態におけるバンドギャップの模式図である。
【図５】図５は、実施例１に係る積算電流センサにおける、（ａ）完成直後のバンドギャップの模式図および、（ｂ）バンドギャップの模式図に対応する形での断面模式図の中に完成直後の水素分布を示す図である。
【図６】図６は、実施例１に係る積算電流センサにおける、（ａ）水素拡散がある程度進行した状態でのバンドギャップの模式図および、（ｂ）バンドギャップの模式図に対応する形での断面模式図の中に水素拡散がある程度進行した状態での水素分布を示す図である。
【図７】図７は、実施例１に係る積算電流センサにおいて、電流の大きさを変えて通電時間に対する素子抵抗の変化を測定した図である。
【図８】図８は、実施例１に係る積算電流センサを使用する際の構成図である。
【図９】図９は、実施例２に係る積算電流センサを模式的に示す斜視図である。
【図１０】図１０は、実施例２に係る積算電流センサの製造方法を示す断面模式図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【実施例１】
【００１７】
図１は実施例１に係る積算電流センサＳ１の模式的な斜視図である。以下では、図１中の一点鎖線で示した境界線で切取られる断面図である図２を用いて、有機金属気相成長（ＭＯＣＶＤ）装置を用いた気相成長法による実施例１に係る積算電流センサＳ１の製造方法を説明する。
【００１８】
最初に、図２（ａ）に示すように、ＭＯＣＶＤ装置を用いた気相成長法によって、ｐ型ＧａＡｓからなる基板６上に、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなるバッファ層５と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなる障壁緩和層４と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の第１ｐ型半導体層１と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ２の第２ｐ型半導体層２と、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなりバンドギャップの大きさがＥ３の第３ｐ型半導体層３とを順次成長させ積層する。ここで、最後に積層される第３ｐ型半導体層３は、後に形成される上側電極８とのオーミック特性を良好にするため、最上部のみ５×１０１８ｃｍ−３のＺｎをドーピングしている。各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足する。
【００１９】
また、成長終了後の降温過程では、水素（Ｈ２）とアルシン（ＡｓＨ３）を同時に供給するが、４００℃以下になるまでアルシン（ＡｓＨ３）の供給を続ける。こうすることにより、第１ｐ型半導体層１の中には、ドーパントであるＺｎを不活性化させる水素が残存することとなる。このようなドーパントの不活性化にまつわる研究は種々行われており、例えば、A.Ishibashi, et al.: Journal of Crystal Growth Vol.145, No.1-4, 414-19 (1994)のFig.4には、降温過程において何℃でアルシン（ＡｓＨ３）の供給を停止するとキャリアが不活性になるかといった実験結果が示されている。
【００２０】
また、ここでは、ドーパントとしてＺｎを用いる構成を例に説明しているが、Ｚｎの代わりにＭｇを用いる構成としても良い。
【００２１】
次に、図２（ｂ）に示すように、レジストマスク７をパターニングした後、ＡｕＢｅまたはＡｕを蒸着することで上側電極８を形成する。その後、レジストマスク７を有機溶剤を使ってリフトオフすると、図２（ｃ）に示すように、パターニングされた上側電極８が完成する。
【００２２】
その後、上側電極８全体をカバーするようにレジストマスク９をパターニングした後、ドライエッチングとウェットエッチングを併用して、図２（ｄ）に示すように、第１ｐ型半導体層１の途中までレジストマスク９の開口部の結晶膜を除去する。この時残った円柱部分の直径は概略５０μｍの程度である。最後に、基板６を下側から途中まで研磨した後、ＡｕＢｅまたはＡｕを蒸着することで下側電極１０を形成し、窒素雰囲気中において約４００℃でアニールすれば、図２（ｅ）に示す構造を有するウェファーが完成する。そして、このウェファーを、例えば、２００μｍ×２００μｍの大きさに劈開して、個々の素子に分離したものが、図１に示す実施例１に係る積算電流センサＳ１である。
【００２３】
このような方法により、実施例１に係る積算電流センサＳ１は非常に安価に製造することが可能である。
【００２４】
次に、実施例１に係る積算電流センサＳ１の動作について説明する。図３は、積算電流センサＳ１の上側電極８をプラス、下側電極１０をマイナスとして、室温で２０ｍＡの電流を流し続けた場合の素子抵抗の変化を示すものである。このように、室温で２０ｍＡの電流を流し続けると、積算電流センサＳ１の素子抵抗は、一旦増加した後に最大抵抗値（図３中のＡの位置）を経て徐々に減少する。このような特殊な素子抵抗の振る舞いについては、例えば、次のようなモデルにより説明される。
【００２５】
図４は、積算電流センサＳ１において、各層が非接触であると仮定した場合のバンド構造を示すものであり、左を基板側としている。そして図５（ａ）が連続成膜して各層が接触した場合のバンド構造を示すものであり、図５（ｂ）は図２（ｅ）を右回りに９０°回転させた状態のもので、図５（ｂ）のバンド構造の位置に対応させた図になっている。
【００２６】
ｐ型ＧａＡｓは同じ成膜方法でもそれだけなら活性化率がほぼ１００％に近いことがわかっており、基板やバッファ層および第３ｐ型半導体層３の中には水素はほとんど残存しておらず、主に第１ｐ型半導体層１と第２ｐ型半導体層２の中に存在してこれらの層の活性化率を落としているものと考えられる（図５（ｂ））。
【００２７】
このとき、第１ｐ型半導体層１と第２ｐ型半導体層２と第３ｐ型半導体層３との積層構造において、第２ｐ型半導体層２は障壁緩和層の役割を果たしている。このため、図５（ａ）の破線Ａで囲まれた部分に示すように、第２ｐ型半導体層２が無い場合に比べて、ショットキー障壁の高さが分散されて素子抵抗が小さくできる。また、図５（ａ）の破線Ｂで囲まれた部分に示す基板側についても同じことが言える。このようなショットキー障壁の分散のおかげで、最初、積算電流センサＳ１はある程度電流が流れやすい状態となっている。
【００２８】
次に、積算電流センサＳ１に電流を流すと水素が徐々に拡散していく。そして、拡散した水素が第３ｐ型半導体層３に達すると、第３ｐ型半導体層３には水素を捕獲しておくものが存在しないため、水素の移動速度が速くなり、水素は外部に放出されていく。ここで、単に水素が拡散によって外部に放出されるだけなら、図３のように素子抵抗が一旦増加するような現象にはならないはずである。そしてこの一旦素子抵抗が増加する現象は、第２ｐ型半導体層２における水素の拡散速度が第１ｐ型半導体層１における水素の拡散速度よりも小さく、水素が第３ｐ型半導体層３を介して外部に放出される前に、一旦第２ｐ型半導体層２中に蓄積されると考えると説明できる。
【００２９】
図６（ａ）は、このように水素が拡散する過程で、一旦第２ｐ型半導体層２に蓄積されている状態でのバンド構造を示す図であり、図６（ｂ）はこれに対応する断面模式図である。このように、第２ｐ型半導体層２の中に一旦水素が蓄積されると、第２ｐ型半導体層２の活性化率が大きく低下して、両側のヘテロ接合界面におけるショットキー障壁が厚くなる。このため、素子抵抗が増加するのである。そして、ある程度素子抵抗が増加しきったあとは、水素が第３ｐ型半導体層３を介して外部に徐々に放出されていくため、素子抵抗も徐々に減少していく。このとき図６（ａ）の破線Ｂで囲まれた部分のショットキー障壁は、図６（ｂ）に示すように、広いスペースに水素が拡散していくために、水素密度が大きく変化せず、全体としての素子抵抗の変化にはほとんど寄与しない。
【００３０】
以上のように、ここで示したモデルは実際の図３に示す積算電流センサＳ１の素子抵抗の変化の現象をよく説明し、第２ｐ型半導体層２が素子抵抗の増減に深く関わっていることがわかる。
【００３１】
次に、図７は、積算電流センサＳ１において、電流を変えて素子抵抗の変化を測定した結果を示すものである。ここでは、素子抵抗が単調に減少しており、図３のような初期の増加傾向がみられない。これは、実験を始める前に、ある程度通電して図３の最大抵抗を示すＡ点を経てＢ点に示す３０Ω程度の素子抵抗になるよう調整しているためである。具体的には、通常使用される環境温度よりも十分高い２００℃の条件で、１分前後の間４０ｍＡの電流を実験前に流している。このように十分高い温度で電流を流すことによって、早い時間で素子抵抗を変化させることができる。
【００３２】
ここで図７に戻ると、初期の素子抵抗値に対する変化率は５ｍＡ→１０ｍＡ→２０ｍＡと大きくするに従って大きくなり、概ね電流量に比例していることがわかる。つまり、初期値に対してどの程度素子抵抗が変化したかを測定すれば、積算電流センサＳ１にどの程度の積算電流が流れたかを確認できる。
【００３３】
そして、積算電流センサＳ１を、図８に示すように電源Ｅに接続された電気部品（負荷Ｒ）に直列に配置すれば、電気部品に流れた電流の総量に応じて積算電流センサＳ１の素子抵抗値が減少する。このため、積算電流センサＳ１の素子抵抗値をテスタ１６などの抵抗測定器で定期的にチェックすることで、電気部品が寿命にどれだけ近づいたかどうかが把握できる。
【００３４】
以上説明してきたように、実施例１に係る積算電流センサＳ１によれば、大幅なコスト増を招かずに電気部品の交換時期を判断することが可能になる。
【実施例２】
【００３５】
図９は、実施例２に係る積算電流センサＳ２の模式的な斜視図を示すものである。実施例２に係る積算電流センサＳ２と実施例１に係る積算電流センサＳ１との主な違いは、第１ｐ型半導体層１の中間にエッチングストップ層１１を設けた点である。これにより、実施例２に係る積算電流センサＳ２では、構造再現性がより安定して素子抵抗のバラツキを小さくすることができ、積算電流センサとしての精度をより向上させることが可能である。以下、図９の中の１点鎖線で示した境界線で切取られる断面図である図１０を用いて、ＭＯＣＶＤ装置を用いた気相成長法による積算電流センサＳ２の製造方法を説明する。
【００３６】
最初に、図１０（ａ）に示すように、ＭＯＣＶＤ装置を用いた気相成長法によって、ｐ型ＧａＡｓからなる基板６上に、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなるバッファ層５と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなる障壁緩和層４と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の下側第１ｐ型半導体層１２と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐからなるエッチングストップ層１１と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ１の上側第１ｐ型半導体層１３と、８×１０１７ｃｍ−３のＺｎをドーピングしたｐ型Ｇａ０．５Ｉｎ０．５Ｐからなりバンドギャップの大きさがＥ２の第２ｐ型半導体層２と、１×１０１８ｃｍ−３のＺｎをドーピングしたｐ型ＧａＡｓからなりバンドギャップの大きさがＥ３の第３ｐ型半導体層３とを順次成長させ積層する。ここで最後の第３ｐ型半導体層３は、後に形成される上側電極８とのオーミック特性を良好にするため、最上部のみ５×１０１８ｃｍ−３のＺｎをドーピングしている。各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足する。
【００３７】
また、成長終了後の降温過程では、水素（Ｈ２）とアルシン（ＡｓＨ３）を同時に供給するが、４００℃以下になるまでアルシン（ＡｓＨ３）の供給を続ける。こうすることにより、第１ｐ型半導体層１中には、ドーパントであるＺｎを不活性化させる水素が残存することとなる。こうしたドーパントの不活性化にまつわる研究は種々行われており、例えば、A.Ishibashi, et al.: Journal of Crystal Growth Vol.145, No.1-4 , 414-19 (1994)のFig.4には、降温過程において何℃でアルシン（ＡｓＨ３）の供給を停止するとキャリアが不活性になるかといった実験結果が示されている。
【００３８】
また、ここでは、ドーパントとしてＺｎを用いる構成を例に説明しているが、Ｚｎの代わりにＭｇを用いる構成としても良い。
【００３９】
次に図１０（ｂ）に示すように、レジストマスク７をパターニングした後、ＡｕＢｅまたはＡｕを蒸着することで上側電極８を形成する。その後、レジストマスク７を有機溶剤を使ってリフトオフすると、図１０（ｃ）に示すように、パターニングされた上側電極８が完成する。
【００４０】
その後、上側電極８全体をカバーするようにレジストマスク９をパターニングした後、ドライエッチングとウェットエッチングを併用して、図１０（ｄ）に示すように、エッチングストップ層１１までレジスト開口部の結晶膜を除去する。この時残った円柱部分の直径は概略５０μｍの程度である。最後に基板６を下側から途中まで研磨した後、ＡｕＢｅまたはＡｕを蒸着することで下側電極１０を形成し、窒素雰囲気中において約４００℃でアニールすれば図１０（ｅ）に示す構造を有するウェファーが完成する。そして、このウェファーを、例えば、２００μｍ×２００μｍの大きさに劈開して、個々の素子に分離したものが図９に示す積算電流センサＳ２である。
【００４１】
このような方法により、実施例２に係る積算電流センサＳ２は非常に安価に製造することが可能である。
【００４２】
そして、実施例２に係る積算電流センサＳ２も、実施例１係る積算電流センサＳ１と同様に機能し、かつエッチングストップ層１１を設けたことによって、部品毎の素子抵抗のバラツキを軽減することができる。
【００４３】
このように、実施例２に係る積算電流センサＳ２においても、実施例１に係る積算電流センサＳ１と同様に大幅なコスト増を招かずに電気部品の交換時期を判断することが可能にできる。
【符号の説明】
【００４４】
Ｓ１、Ｓ２…積算電流センサ
１…第１ｐ型半導体層
２…第２ｐ型半導体層
３…第３ｐ型半導体層
４…障壁緩和層
５…バッファ層
６…基板
７、９…レジストマスク
８…上側電極
１０…下側電極
１１…エッチングストップ層
１２…下側第１ｐ型半導体層
１３…上側第１ｐ型半導体層
１６…テスタ
【特許請求の範囲】
【請求項１】
積算電流センサであって、
バンドギャップの大きさがＥ１の第１ｐ型半導体層とバンドギャップの大きさがＥ２の第２ｐ型半導体層とバンドギャップの大きさがＥ３の第３ｐ型半導体層とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、前記第１ｐ型半導体層は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて前記水素が前記第１ｐ型半導体層から前記第２ｐ型半導体層を経て前記第３ｐ型半導体層へと拡散していくことにより積層方向抵抗値が変化していく半導体素子と、
前記半導体素子に流れた電流量に応じて変化していく前記半導体素子の前記積層方向抵抗値を測定することにより、前記半導体素子に流れた積算電流を検出する抵抗測定器と
を備えることを特徴とする積算電流センサ。
【請求項２】
請求項１に記載の積算電流センサであって、前記第１ｐ型半導体層１はｐ型ＡｌＧａＩｎＰで構成され、前記第２ｐ型半導体層２はｐ型ＧａＩｎＰで構成され、前記第３ｐ型半導体層３はｐ型ＧａＡｓで構成されることを特徴とする積算電流センサ。
【請求項３】
請求項１または２に記載の積算電流センサであって、前記第１ｐ型半導体層と前記第２ｐ型半導体層と前記第の３ｐ型半導体層に添加されるｐ型のドーパントがＺｎまたはＭｇの少なくと一方であることを特徴とする積算電流センサ。
【請求項４】
半導体素子の製造方法であって、
ｐ型半導体基板の表面に、バンドギャップの大きさがＥ１の第１ｐ型半導体層を積層する工程と、
前記第１ｐ型半導体層の表面に、バンドギャップの大きさがＥ２かつＥ１＞Ｅ２の第２ｐ型半導体層を積層する工程と、
前記第２ｐ型半導体層の表面に、バンドギャップの大きさがＥ３かつＥ２＞Ｅ３の第３ｐ型半導体層を積層する工程と、
積層終了後の降温過程において、所定の温度になるまでアルシン（ＡｓＨ３）の供給を行い、前記第１ｐ型半導体層の中に水素を拡散させる工程と
を備えることを特徴とする製造方法。
【請求項１】
積算電流センサであって、
バンドギャップの大きさがＥ１の第１ｐ型半導体層とバンドギャップの大きさがＥ２の第２ｐ型半導体層とバンドギャップの大きさがＥ３の第３ｐ型半導体層とがこの順番で積層され、各バンドギャップの大きさはＥ１＞Ｅ２＞Ｅ３の条件を満足し、前記第１ｐ型半導体層は内部に初期的に存在している水素を含有し、自身に流れた電流量に応じて前記水素が前記第１ｐ型半導体層から前記第２ｐ型半導体層を経て前記第３ｐ型半導体層へと拡散していくことにより積層方向抵抗値が変化していく半導体素子と、
前記半導体素子に流れた電流量に応じて変化していく前記半導体素子の前記積層方向抵抗値を測定することにより、前記半導体素子に流れた積算電流を検出する抵抗測定器と
を備えることを特徴とする積算電流センサ。
【請求項２】
請求項１に記載の積算電流センサであって、前記第１ｐ型半導体層１はｐ型ＡｌＧａＩｎＰで構成され、前記第２ｐ型半導体層２はｐ型ＧａＩｎＰで構成され、前記第３ｐ型半導体層３はｐ型ＧａＡｓで構成されることを特徴とする積算電流センサ。
【請求項３】
請求項１または２に記載の積算電流センサであって、前記第１ｐ型半導体層と前記第２ｐ型半導体層と前記第の３ｐ型半導体層に添加されるｐ型のドーパントがＺｎまたはＭｇの少なくと一方であることを特徴とする積算電流センサ。
【請求項４】
半導体素子の製造方法であって、
ｐ型半導体基板の表面に、バンドギャップの大きさがＥ１の第１ｐ型半導体層を積層する工程と、
前記第１ｐ型半導体層の表面に、バンドギャップの大きさがＥ２かつＥ１＞Ｅ２の第２ｐ型半導体層を積層する工程と、
前記第２ｐ型半導体層の表面に、バンドギャップの大きさがＥ３かつＥ２＞Ｅ３の第３ｐ型半導体層を積層する工程と、
積層終了後の降温過程において、所定の温度になるまでアルシン（ＡｓＨ３）の供給を行い、前記第１ｐ型半導体層の中に水素を拡散させる工程と
を備えることを特徴とする製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１６３４２９（Ｐ２０１２−１６３４２９Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２３７６０（Ｐ２０１１−２３７６０）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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