表示装置およびその駆動方法
【課題】 輝度のむらを低減すると共に低消費電力化およびトランジスタ配置面積の削減を図れる表示装置および駆動方法を提供する。
【解決手段】 駆動用トランジスタＱ１のゲート端子に一端が接続されたコンデンサＣ１・Ｃ２と、コンデンサＣ２の他端にデータ電位を供給するスイッチ用トランジスタＱ６と、駆動用トランジスタＱ１のドレインとコンデンサＣ１の他端との間に接続されたスイッチ用トランジスタＱ３とを設ける。これにより、駆動用トランジスタＱ１のゲート−ドレインを短絡させて駆動用トランジスタＱ１を導通させ、その状態でスイッチ用トランジスタＱ３を導通させれば、コンデンサＣ１の電荷を駆動用トランジスタＱ１を通して放出させ、駆動用トランジスタＱ１のゲート−ソース間電圧を閾値電圧に等しくできる。これにより、電源配線Ｖｎと有機ＥＬ素子ＥＬ１との間に駆動用トランジスタＱ１だけを配置して、閾値電圧のばらつきを補償できる。
【解決手段】 駆動用トランジスタＱ１のゲート端子に一端が接続されたコンデンサＣ１・Ｃ２と、コンデンサＣ２の他端にデータ電位を供給するスイッチ用トランジスタＱ６と、駆動用トランジスタＱ１のドレインとコンデンサＣ１の他端との間に接続されたスイッチ用トランジスタＱ３とを設ける。これにより、駆動用トランジスタＱ１のゲート−ドレインを短絡させて駆動用トランジスタＱ１を導通させ、その状態でスイッチ用トランジスタＱ３を導通させれば、コンデンサＣ１の電荷を駆動用トランジスタＱ１を通して放出させ、駆動用トランジスタＱ１のゲート−ソース間電圧を閾値電圧に等しくできる。これにより、電源配線Ｖｎと有機ＥＬ素子ＥＬ１との間に駆動用トランジスタＱ１だけを配置して、閾値電圧のばらつきを補償できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に、有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイであり、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。
【０００３】
この有機ＥＬディスプレイの画素回路の構成として、非特許文献１に示された画素回路の構成を図２２に示す。
【０００４】
図２２に示す画素回路は、６つのｐ型ＴＦＴ：Ｍ１〜Ｍ６、１つのコンデンサＣ１、および有機発光ダイオード（有機ＥＬ）ＯＬＥＤから構成される。電源配線ＶＤＤ（電源電位ＶＤＤが付与されている）と共通陰極（ＧＮＤライン）との間には、ＴＦＴ：Ｍ５，Ｍ１，Ｍ６、および有機発光ダイオードＯＬＥＤが直列に接続されている。駆動用ＴＦＴ：Ｍ１のゲート端子とドレイン端子との間にはスイッチ用ＴＦＴ：Ｍ３が配置されている。駆動用ＴＦＴ：Ｍ１のゲート端子と電源配線ＶＤＤとの間にはコンデンサＣ１が配置され、駆動用ＴＦＴ：Ｍ１のゲート端子と電位配線ＶＩとの間にはスイッチ用ＴＦＴ：Ｍ４が配置されている。駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］との間にはスイッチ用ＴＦＴ：Ｍ２が接続されている。
【０００５】
これらＴＦＴ：Ｍ５，Ｍ６のゲート端子には制御配線ｅｍ［ｎ］が接続され、ＴＦＴ：Ｍ２，Ｍ３のゲート端子にはゲート配線ｓｃａｎ［ｎ］が接続され、ＴＦＴ：Ｍ４のゲート端子にはゲート配線ｓｃａｎ［ｎ−１］が接続されている。これら制御配線ｅｍ［ｎ］、およびゲート配線ｓｃａｎ［ｎ−１］，ｓｃａｎ［ｎ］の電位を表すタイミングチャートを図２３に示す。
【０００６】
この画素構成では、第１期間において制御配線ｅｍ［ｎ］の電位がＨｉｇｈとなり、スイッチ用ＴＦＴ：Ｍ５，Ｍ６がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ−１］の電位がＬｏｗとなり、スイッチ用ＴＦＴ：Ｍ４がＯＮ状態となる。なお、このとき、ゲート配線ｓｃａｎ［ｎ］の電位がＨｉｇｈ状態なので、スイッチ用ＴＦＴ：Ｍ２，Ｍ３はＯＦＦ状態のままである。
【０００７】
この結果、駆動用ＴＦＴ：Ｍ１のゲート電位は、電位ＶＩとなる。そしてこの電位ＶＩは、駆動用ＴＦＴ：Ｍ１がＯＮ状態となる電位に設定されている。
【０００８】
第２期間においてゲート配線ｓｃａｎ［ｎ−１］の電位がＨｉｇｈとなり、スイッチ用ＴＦＴ：Ｍ４がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ］の電位がＬｏｗとなり、スイッチ用ＴＦＴ：Ｍ２，Ｍ３がＯＮ状態となる。
【０００９】
この結果、駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］とが短絡され、データ配線ｄａｔａ［ｍ］から駆動用ＴＦＴ：Ｍ１のゲート端子に向け電流が流れる。そこで、このデータ配線ｄａｔａ［ｍ］の電位をＶｄａとすれば、駆動用ＴＦＴ：Ｍ１のゲート電位は、その電位Ｖｄａから閾値電圧Ｖｔｈ（Ｖｔｈ＜０とする）だけ低い電位（Ｖｄａ＋Ｖｔｈ）となり、駆動用ＴＦＴ：Ｍ１はＯＦＦ状態となる。
【００１０】
その後、第３期間となり、ゲート配線ｓｃａｎ［ｎ］をＨｉｇｈとし、スイッチ用ＴＦＴ：Ｍ２，Ｍ３をＯＦＦ状態とする。そして、制御配線ｅｍ［ｎ］をＬｏｗとしてスイッチ用ＴＦＴ：Ｍ５，Ｍ６をＯＮ状態とする。
【００１１】
この結果、駆動用ＴＦＴ：Ｍ１のゲート・ソース間電位は、Ｖｄａ＋Ｖｔｈ−ＶＤＤとなる。したがって、駆動用ＴＦＴ：Ｍ１の閾値電圧Ｖｔｈに依らず、電源配線ＶＤＤとデータ配線ｄａｔａ［ｍ］との電位差（Ｖｄａ−ＶＤＤ）に依り、駆動用ＴＦＴ：Ｍ１を流れる電流が決まる。
【００１２】
このように、図２２に示す画素回路を用いることで、駆動用ＴＦＴ：Ｍ１の閾値電圧に依らず、駆動用ＴＦＴ：Ｍ１の出力電流値を設定することができる。
【００１３】
また、この有機ＥＬディスプレイの別の画素回路の構成として、非特許文献２に示された回路の構成を図２４に示す。
【００１４】
図２４に示す画素回路は、３つのｐ型ＴＦＴ：Ｔ１〜Ｔ３、２つのｎ型ＴＦＴ：Ｔ４，Ｔ５、１つのコンデンサＣｓｔ、および有機発光ダイオードＯＬＥＤから構成される。電源配線ＶＤＤ（電源電位ＶＤＤが付与されている）と共通陰極（ＧＮＤライン）との間には、ＴＦＴ：Ｔ１，Ｔ４および有機発光ダイオードＯＬＥＤが直列に接続されている。駆動用ＴＦＴ：Ｔ１のゲート端子とドレイン端子との間には、スイッチ用ＴＦＴ：Ｔ２が配置されている。駆動用ＴＦＴ：Ｔ１のゲート端子とデータ配線ｄａｔａ［ｍ］との間には、コンデンサＣｓｔおよびスイッチ用ＴＦＴ：Ｔ３が直列に接続されている。また、スイッチ用ＴＦＴ：Ｔ３とコンデンサＣｓｔとが接続する点と、電位配線Ｖｓｕｓとの間には、スイッチ用ＴＦＴ：Ｔ５が配置されている。
【００１５】
これらＴＦＴ：Ｔ２〜Ｔ５のゲート端子には、ゲート配線ｓｃａｎ［ｎ］が接続されている。これらゲート配線ｓｃａｎ［ｎ］の電位のタイミングチャートを図２５に示す。
【００１６】
この画素構成では、ゲート配線ｓｃａｎ［ｎ］の電位がＬｏｗとなる選択期間において、スイッチ用ＴＦＴ：Ｔ２，Ｔ３がＯＮ状態となり、スイッチ用ＴＦＴ：Ｔ４，Ｔ５がＯＦＦ状態となる。
【００１７】
この結果、駆動用ＴＦＴ：Ｔ１のゲート電位は、ソース電位ＶＤＤから閾値電圧Ｖｔｈ（Ｖｔｈ＜０とする）だけ低い電位ＶＤＤ＋Ｖｔｈとなる。また、コンデンサＣｓｔの他方端子（スイッチ用ＴＦＴ：Ｔ３側の端子）の電位は、データ配線ｄａｔａ［ｍ］の電位Ｖｄａとなる。
【００１８】
その後、ゲート配線ｓｃａｎ［ｎ］の電位がＨｉｇｈとなる非選択期間において、スイッチ用ＴＦＴ：Ｔ２，Ｔ３がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｔ４，Ｔ５がＯＮ状態となる。この結果、コンデンサＣｓｔの他方端子の電位は、ＶｄａからＶｓｕｓに変化する。また、その電位変化につられて、駆動用ＴＦＴ：Ｔ１のゲート電位もＶｓｕｓ−Ｖｄａ＋ＶＤＤ＋Ｖｔｈに変化する。
【００１９】
その結果、駆動用ＴＦＴ：Ｔ１のゲート・ソース間電圧は、Ｖｓｕｓ−Ｖｄａ＋Ｖｔｈとなる。したがって、駆動用ＴＦＴ：Ｔ１の閾値電圧Ｖｔｈに依らず、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］の電位差に依り、駆動用ＴＦＴ：Ｔ１を流れる電流が決まる。
【００２０】
このように、図２５に示す画素回路を用いても、駆動用ＴＦＴ：Ｔ１の閾値電圧に依らず、駆動用ＴＦＴ：Ｔ１の出力電流値を設定できる。
【非特許文献１】S.M.Choi, et al.、“A Self-compensated Voltage Programming Pixel Structure for Active-Matrix Organic Light Emitting Diodes”、IDW'03、pp.535-538（学会開催２００３年１２月３日）
【非特許文献２】Sang-Moo Choi, et al.、“P-11: An Improved Voltage Programmed Pixel Structture for Large Size and High Resolution AM-OLED Displays”、SID 04 Digest、pp.260-263（学会開催２００４年５月２５日）
【非特許文献３】半導体エネルギー研究所、“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”、SID'00 Digest、pp.924-927（２０００年公開）
【非特許文献４】半導体エネルギー研究所、“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”、AM-LCD 2000 、pp.25-28（２０００年公開）
【非特許文献５】半導体エネルギー研究所、“Polymer Light-Emitting Diodes for use in Flat panel Display”、AM-LCD 2001、pp.211-214（２００１年公開）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述したように、図２２または図２４に示す画素回路を用いれば、駆動用ＴＦＴの閾値電圧に依らず、所望の電流を有機ＥＬ（有機発光ダイオードＯＬＥＤ）に与えることができる。
【００２２】
しかし、図２２の画素回路では、電源配線ＶＤＤと有機発光ダイオードＯＬＥＤとの間に３つのＴＦＴ：Ｍ５，Ｍ１，Ｍ６が配置されている。、
このうちスイッチ用ＴＦＴ：Ｍ５，Ｍ６は、上記第３期間（非選択期間）においてソース・ドレイン間の電圧降下が小さくなるようゲート幅を大きくする必要がある。
【００２３】
これは、以下の理由による。すなわち、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間の電圧降下が発生すると、その電圧降下分（Ｖｄｓ）だけ駆動用ＴＦＴ：Ｍ１のソース・ドレイン間電圧Ｖｓｄが小さくなる。そのため、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間の電圧降下が大きいと、駆動用ＴＦＴ：Ｍ１が飽和領域（Ｖｓｇ−Ｖｔｈ＜Ｖｓｄ；Ｖｓｇはソース・ゲート間電圧）から外れて線形領域（Ｖｓｇ−Ｖｔｈ≧Ｖｓｄ）で動作する危険がある。もし駆動用ＴＦＴ：Ｍ１が線形領域で動作すると、駆動用ＴＦＴ：Ｍ１を流れる電流がソース・ドレイン間電圧Ｖｓｄの影響を大きく受けるので、電源配線ＶＤＤとデータ配線ｄａｔａ［ｍ］との電位差だけで駆動用ＴＦＴ：Ｍ１を流れる電流を決めることができなくなる。このため、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間電圧降下の分Ｖｄｓだけ電源電圧ＶＤＤを高くする必要があり、その分消費電力が大きくなるという問題が発生する。この問題の発生を防止するためには、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のゲート幅を大きくして、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のソース・ドレイン間の電圧降下を小さくすることが必要なのである。
【００２４】
これは、図２４の画素回路でも同様である。電源配線ＶＤＤと有機発光ダイオードＯＬＥＤとの間には、２つのＴＦＴ：Ｔ１，Ｔ４が配置されている。
【００２５】
スイッチ用ＴＦＴ：Ｔ４も、上記同様、非選択期間においてソース・ドレイン間の電圧降下が小さくなるようゲート幅を大きくする必要がある。
【００２６】
以上のように、図２２および図２４に示す画素回路では、消費電力を小さくするためには、ゲート幅の大きいスイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）を用いる必要があり、それゆえにスイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）の配置面積（スイッチ用ＴＦＴを配置する為の面積）が大きくなる。このため、画素当たりのＴＦＴやコンデンサの数を減らしたとしても、上記スイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）の配置面積が大きいために、必要な素子を画素に配置できない場合が発生する。これは、特に、有機発光ダイオードＯＬＥＤの電流発光効率が悪い場合や、有機発光ダイオードＯＬＥＤの発光輝度を高くしたい場合、ＴＦＴとしてポリシリコンＴＦＴやＣＧシリコンＴＦＴの代わりにアモルファスシリコンＴＦＴを用いる場合に、問題となる。
【００２７】
本発明は、上記従来の問題に鑑みなされたものであり、その目的は、有機ＥＬなどの電気光学素子と電源配線との間にスイッチ用ＴＦＴを配置することなく、駆動用トランジスタの閾値電圧のばらつきを補償して駆動用トランジスタを流れる電流値を設定することができ、その結果として、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができる表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の表示装置は、上記の課題を解決するために、マトリクス状に配置された複数の
電気光学素子と、該電気光学素子に流れる電流を制御する駆動用トランジスタと、電源電位を供給する電源配線と、表示データに応じた電位を供給するためのソース配線とを備え、上記駆動用トランジスタが、電気光学素子に接続された第１端子と、上記電源配線に接続された第２端子とを備える表示装置において、上記駆動用トランジスタの制御端子に一端が接続された第１コンデンサと、上記駆動用トランジスタの制御端子に一端が接続された第２コンデンサと、上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に接続され、上記駆動用トランジスタが導通している時に導通して第１コンデンサにの電荷を第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタと、上記第２コンデンサの他端とソース配線との間に接続され、ソース配線から第２コンデンサの他端への上記電位の供給を制御するための第２スイッチ用トランジスタとを備えることを特徴としている。
【００２９】
上記構成によれば、上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に、上記駆動用トランジスタが導通している時に導通して上記第１コンデンサの電荷を上記第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタを設けている。これにより、上記第１コンデンサが充電され、上記駆動用トランジスタが導通している状態で、第１スイッチ用トランジスタを導通させれば、上記第１コンデンサに蓄積された電荷が上記第１コンデンサの他端から上記駆動用トランジスタを通して電源配線に放出される。これにより、第１コンデンサの他端の電位が電源電位に近づくように変化する。それゆえ、第１コンデンサの一端の電位、すなわち駆動用トランジスタのゲート電位もその電位変化に伴って変化する。これにより、駆動用トランジスタはＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタのゲート・ソース間電圧は、駆動用トランジスタの閾値電圧に等しくなる。
【００３０】
第１スイッチ用トランジスタを導通させるときまでに、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から第２コンデンサの他端に所望の電位を与えておく。そして、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの他端の電位を所望の電位から変化させれば、駆動用トランジスタの閾値電圧に依らず、その電位変化に対応した電流を流すことができる。これにより、駆動用トランジスタの閾値電圧のばらつきに起因する輝度のむらが補償され、輝度のむらのない表示を行うことができる。
【００３１】
したがって、上記構成によれば、電源配線と電気光学素子の間に駆動用トランジスタだけ配置することで、駆動用トランジスタの閾値電圧のばらつきを補償し、所望の電流を流すことができる。その結果、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができる。
【００３２】
上記構成では、例えば以下の方法で駆動用トランジスタを駆動し、駆動用トランジスタの閾値電圧のばらつきを補償することができる。
【００３３】
すなわち、まず、駆動用トランジスタのゲート電位を仮設定した後、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子（ドレイン端子またはソース端子）が第１コンデンサを通して接続する。そこで、第１コンデンサの他端の電位を制御し、電気光学素子に逆電圧を印加することで、電気光学素子から流れる電流を０とすることができる。
【００３４】
また、この第１コンデンサの他端の電位を制御するときに同時に駆動用トランジスタをＯＮ状態とすれば、第１コンデンサの電荷が第１コンデンサの他端から駆動用トランジスタを通して電源配線に放出される。このことにより、第１コンデンサの他端の電位が変化するので、駆動用トランジスタのゲート電位も変化する。このことにより、駆動用トランジスタはＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタのゲート・ソース間電圧は、駆動用トランジスタの閾値電圧となる。
【００３５】
第１スイッチ用トランジスタを導通させるときまでに、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から第２コンデンサの他端に所望の電位を与えておく。
【００３６】
そして、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの他端の電位を変化させる。これにより、駆動用トランジスタの閾値電圧に依らず、その電位変化に対応した電流を流すことができる。
【００３７】
なお、本発明の表示装置においては、電源配線と電気光学素子との間には、駆動用トランジスタ以外のトランジスタが配置されていないことが好ましい。電源配線と電気光学素子との間に駆動用トランジスタ以外の素子が配置されていてもよいが、電源配線と電気光学素子の間に駆動用トランジスタのみを配置した構成であれば、構成を簡素化できる。
【００３８】
本発明の表示装置は、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定する手段を備えることが好ましい。駆動用トランジスタのゲート電位を仮設定する手段を備える構成としては、駆動用トランジスタのゲート端子と電位配線との間にスイッチ用トランジスタを配置し、第１スイッチ用トランジスタをＯＮ状態とする前にこのスイッチ用トランジスタをする構成等が考えられる。
【００３９】
しかし、新たに電位配線を設けずとも、以下の２つの構成を用いれば、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定することができる。
【００４０】
上記手段を備える第１の構成は、上記構成の表示装置において、上記駆動用トランジスタの制御端子と第１端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備える構成である。
【００４１】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタのゲート電位を駆動用トランジスタがＯＮ状態となる電位に設定することができる。その後、第３スイッチ用トランジスタをＯＦＦ状態とし、第１スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタをＯＮ状態からＯＦＦ状態に変化させ、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００４２】
したがって、上記構成によれば、新たに電位配線を設けることなく、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定して、駆動用トランジスタの閾値電圧のばらつきを補償することができる。それゆえ、新たに電位配線を設ける場合と比較して、電位配線を削減できる。
【００４３】
上記手段を備える第２の構成は、上記駆動用トランジスタの制御端子と第２端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備える構成である。
【００４４】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタのゲート電位を電源配線の電位に設定することができる。その後、第３スイッチ用トランジスタをＯＦＦ状態とし、第２スイッチ用トランジスタをＯＮ状態とすることで、第２コンデンサの第２端子の電位を変化させ、駆動用トランジスタをＯＮ状態とすることができる。そして、上記第１スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタをＯＮ状態からＯＦＦ状態に変化させ、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００４５】
したがって、上記構成によれば、新たに電位配線を設けることなく、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定して、駆動用トランジスタの閾値電圧のばらつきを補償することができる。それゆえ、新たに電位配線を設ける場合と比較して、電位配線を削減できる。
【００４６】
また、本発明の表示装置は、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの第２端子の電位を変化させる手段を備えることが好ましい。第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの第２端子の電位を変化させる手段を備える構成としては、以下の２つの構成が好ましい。
【００４７】
上記手段を備える第１の構成は、上記第２コンデンサの他端と上記電源配線との間に接続され、上記第１スイッチ用トランジスタが導通する期間が終了した後に、上記第２コンデンサの他端に電源電位を付与するための第４スイッチ用トランジスタをさらに備える構成である。
【００４８】
上記構成によれば、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２スイッチ用トランジスタをＯＦＦ状態として、第４スイッチ用トランジスタをＯＮ状態とすることができる。このことにより、第２コンデンサの第２端子の電位をソース配線の電位から電源配線の電位に変化させることができる。駆動用トランジスタのゲート端子の電位は、駆動用トランジスタの閾値電圧から第２コンデンサを通してその電位変化の分変化する。その結果、駆動用トランジスタの閾値電圧に依らず、所望の電流を電気光学素子に流すことができる。また、このときの駆動用トランジスタのゲート・ソース間電圧は、上記第２コンデンサを用いて保持できる。
【００４９】
上記手段を備える第２の構成は、上記駆動用トランジスタのゲート端子と上記電源配線との間に接続された第３コンデンサをさらに備える構成である。
【００５０】
上記構成によれば、第１スイッチ用トランジスタをＯＦＦ状態とした後、ソース配線の電位を変化させ、第２コンデンサの第２端子の電位を変化させることができる。このことにより、駆動用トランジスタのゲート端子の電位は駆動用トランジスタの閾値電圧からその分変化するので、駆動用トランジスタの閾値電圧に依らず、所望の電流を流すことができる。また、第２スイッチ用トランジスタをＯＦＦ状態とすることで、このときの第２コンデンサの第２端子の電位が保持される。また、駆動用トランジスタのゲート・ソース間電圧は、第３コンデンサを用いて保持される。また、非選択期間の間に、第２コンデンサの電荷は保持される。上記構成では、第１の構成と比較して制御配線数を削減することができる。
【００５１】
本発明の表示装置は、上記第１スイッチ用トランジスタが導通している時に上記電気光学素子に対して逆電圧が印加されるように上記第１コンデンサの他端の電位を制御するための電位制御手段をさらに備えることが好ましい。
【００５２】
上記構成によれば、上記第１スイッチ用トランジスタが導通している時に、電気光学素子に逆電圧を印加することで、電気光学素子から流れる電流を０とすることができる。その結果、上記第１コンデンサの電荷が上記電気光学素子を通して放出されることを防ぎ、上記第１コンデンサの電荷を駆動用トランジスタを通して放出させることができる。したがって、第１コンデンサの電荷を用いて駆動用トランジスタの閾値電圧のばらつきを補償することができる。
【００５３】
上記構成は、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から与える電位を変化させることで、上記第１コンデンサの他端の電位を制御し、電気光学素子に逆電圧が印加することでも実現可能である。
【００５４】
しかし、上記構成は、以下の構成によって実現することが好ましい。
【００５５】
すなわち、本発明の表示装置は、所定電位が付与された所定電位配線と、上記第１コンデンサの他端と上記所定電位配線との間に接続され、上記第１スイッチ用トランジスタが導通する前に所定電位配線から第１コンデンサの他端に所定電位を付与して第１コンデンサを充電するための第５スイッチ用トランジスタとをさらに備えることが好ましい。
【００５６】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート・ソース間電圧を仮設定している間に、上記第５スイッチ用トランジスタをＯＮ状態とし、第１コンデンサの他端に所定電位を印加することができる。このことにより、第３スイッチ用トランジスタをＯＦＦ状態とし、第１スイッチ用トランジスタをＯＮ状態としたとき、第１コンデンサの他端が上記所定電位に設定され、駆動用トランジスタのゲート電位は先に仮設定された電位となる。そこで、この所定電位を駆動用トランジスタの第１端子に与えたとき、電気光学素子に逆電圧が印加されるようにこの所定電位を設定すれば、電気光学素子を流れる電流はほぼ０となる。
【００５７】
このとき、駆動用トランジスタをＯＮ状態としてやれば、第１コンデンサの他端から駆動用トランジスタを通して電荷が失われる。その結果、駆動用トランジスタのゲート電圧が変化し、駆動用トランジスタはＯＦＦ状態となる。このことにより、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００５８】
そして、第２コンデンサの他端の電位を変化させることで、駆動用トランジスタの閾値電圧に依らず、所望の電流を流すことができる。
【００５９】
上記表示装置の駆動方法としては、以下の２つの駆動方法がより好ましい。
【００６０】
第１の駆動方法は、上記駆動用トランジスタのゲート端子と第１端子とを短絡させる第１のステップと、第１のステップの後、上記駆動用トランジスタのゲート端子と第１端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含む方法である。
【００６１】
上記駆動方法では、第１ステップにおいて、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子を短絡させる。このことで、駆動用トランジスタはＯＮ状態となる。
【００６２】
また、第１ステップの後の第２ステップにおいて、第３スイッチ用トランジスタをＯＦＦ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子を開放し、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と第１端子は第１コンデンサを通して接続される。このとき、駆動用トランジスタのドレイン電位を、電気光学素子に逆電圧が印加されるように制御することができる。その結果、第１コンデンサの他端から駆動用トランジスタを通して電荷が放出される。この電荷放出は駆動用トランジスタがＯＦＦ状態となったとき終わるので、駆動用トランジスタのゲート・ソース間電圧は閾値電圧となる。
【００６３】
その後、第３ステップにおいて、駆動用トランジスタのゲート電位を変化させることで、駆動用トランジスタから電気光学素子へ流れる電流を、駆動用トランジスタの閾値電圧に依らず、そのゲート電圧の変化量に対応する電流値とすることができる。
【００６４】
第２の駆動方法は、上記駆動用トランジスタのゲート端子と第２端子とを短絡する第１のステップと、第１のステップの後、上記駆動用トランジスタのゲート端子と第２端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含む方法である。
【００６５】
上記駆動方法では、第１ステップにおいて、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第２端子を短絡させる。このことで、駆動用トランジスタはＯＦＦ状態となる。
【００６６】
また、第１ステップの後の第２ステップにおいて、第３スイッチ用トランジスタをＯＦＦ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第２端子を開放し、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と第１端子とは第１コンデンサを通して接続される。そこで、ソース配線の電位を変化させる等することにより駆動用トランジスタのゲート電位を変化させ、駆動用トランジスタをＯＮ状態とすることができる。このとき、駆動用トランジスタの第１端子の電位も変化するので、電気光学素子に逆電圧が印加される。その結果、第１コンデンサの他端から駆動用トランジスタを通して電荷が放出される。この電荷の放出は、駆動用トランジスタがＯＦＦ状態となったとき終わるので、駆動用トランジスタのゲート・ソース間電圧は閾値電圧となる。
【００６７】
その結果、第２ステップの後の第３ステップにおいて、駆動用トランジスタのゲート電位を変化させることで、駆動用トランジスタから電気光学素子へ流れる電流を、駆動用トランジスタの閾値電圧に依らず、そのゲート電圧の変化量に対応する電流値とすることができる。
【発明の効果】
【００６８】
以上のように、本発明によれば、電源配線と電気光学素子の間に駆動用トランジスタ以外のトランジスタを配置することなく、駆動用トランジスタの閾値電圧のばらつきを補償し、所望の電流を流すことができ、その結果、輝度のむらを低減することができる。
【００６９】
したがって、本発明によれば、従来例に見られた駆動用トランジスタを流れる電流を通すためのスイッチ用トランジスタが不要となる。上記スイッチ用トランジスタは、上記電流を流すために必要なだけ大きなゲート電極幅を必要とするので、画素に配置する電気光学素子の面積を圧迫する、画素サイズを小さくできない等の問題を発生させる。また、上記スイッチ用トランジスタのゲート電極幅を小さくすれば、消費電力が増大する。
【００７０】
しかし、本発明によれば、上記スイッチ用トランジスタが不要となるので、トランジスタの設置面積を削減でき、その結果、画素に配置する電気光学素子の面積を広くでき、また、画素サイズを小さくできるという効果が得られる。特に、上記トランジスタをアモルファスシリコンで形成する場合、そのスイッチ用トランジスタのゲート電極幅は、他のスイッチ用トランジスタの１０倍以上となる。このため、数個位トランジスタが増えたとしても、上記スイッチ用トランジスタを削減することが有効である。
【００７１】
また、本発明によれば、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタのソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００７２】
本発明の実施の形態の幾つかについて図１ないし図２１に基づいて以下に説明する。
【００７３】
以下の各実施形態では、主として表示装置の画素回路を構成する駆動用トランジスタおよびスイッチ用トランジスタとしてＣＧ（Continuous Grain；連続粒界）シリコンＴＦＴを用いた場合について説明する。ここで、ＣＧシリコンＴＦＴの構成としては、例えば非特許文献３に発表されている構成を採用できる。ＣＧシリコンＴＦＴの製造プロセスとしては、例えば特許文献４に発表されている製造プロセスを採用できる。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは、何れも公知であるため、ここではその詳細な説明は省略する。なお、駆動用トランジスタやスイッチ用トランジスタ（スイッチング素子）として、低温ポリシリコンＴＦＴやアモルファスシリコンＴＦＴを用いることもできる。
【００７４】
また、以下の各実施形態で電気光学素子として用いる有機ＥＬ素子についても、公知であり、その構成として例えば非特許文献５に発表されている構成を採用できるので、ここでは、その詳細な説明は省略する。
【００７５】
〔実施の形態１〕
本発明の実施の一形態に係る表示装置について、図１ないし図４に基づいて説明すれば、以下の通りである。
【００７６】
図２に示すように、本実施の形態の表示装置１は、マトリクス状に配置された複数の画素回路Ａｉｊ（ｉ＝１，２，…，ｎ；ｊ＝１，２，…，ｍ；ｍおよびｎは２以上の整数）と、画素回路Ａｉｊに接続された複数のゲート配線Ｇｉと、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の制御配線ＣＴＲＬｉと、これらゲート配線Ｇｉおよび制御配線ＣＴＲＬｉと交差するように配置され、かつ画素回路Ａｉｊに接続された複数のソース配線Ｓｊと、ゲート配線Ｇｉを駆動（制御）するゲートドライバ回路（駆動回路）３と、ソース配線Ｓｊを駆動（制御）するソースドライバ回路２と、図示しないコントロール回路とを有している。図２では、ＣＴＲＬｉを１本の制御配線として簡略化して示しているが、制御配線ＣＴＲＬｉは、４本の制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉで構成されている。
【００７７】
各画素回路Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉとが交差する領域に対応してマトリックス状に配置されている。画素回路Ａｉｊは、図示しないガラス基板やシリコン基板等の基板上に形成されている。
【００７８】
また、ソースドライバ回路２は、ｍビットのシフトレジスタ４、ｍ×６ビットのレジスタ５、ｍ×６ビットのラッチ回路６、およびｍ個の６ビットのＤ／Ａ（デジタル−アナログ）変換回路７から構成される。
【００７９】
すなわち、ソースドライバ回路２には、コントロール回路からｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力される。そのスタートパルスＳＰは、コントロール回路から供給されるクロックｃｌｋに従ってシフトレジスタ４内を転送され、それと同時に、シフトレジスタ４の各出力段からレジスタ５にタイミングパルスＳＳＰとして出力される。ｍ×６ビットのレジスタ５は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰに従って、コントロール回路から入力された６ビットのデータ（映像データ）Ｄｘを、入力データに対応するソース配線Ｓｊと（ラッチ回路６およびＤ／Ａ変換回路７を介して）接続された位置に保持する。ラッチ回路６は、この保持されたｍ×６ビットのデータをラッチパルスＬＰに同期したタイミングで取り込み、Ｄ／Ａ変換回路７へ出力する。各Ｄ／Ａ変換回路７は、ラッチ回路６から入力された６ビットのデータに対応したデータ電位Ｖｄａをソース配線Ｓｊへ出力する。
【００８０】
このように、本実施の形態のソースドライバ回路２は、液晶ディスプレイで用いられている通常のソースドライバＩＣ（集積回路）と同様な構成をとる。
【００８１】
また、ゲートドライバ回路３は、図示しないシフトレジスタ回路とバッファ回路とから構成される。ゲートドライバ回路３は、クロックｙｃｋに従って、入力されたスタートパルスＹＩ（制御配線ＣＴＲＬｉを制御するためのもの）を図示しないシフトレジスタ内で転送し、タイミング信号との論理演算を行うことで、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬｉで必要な電圧に対応したタイミング信号を生成させる。そして、ゲートドライバ回路３は、この生成したタイミング信号を、バッファ回路を通して増幅し、増幅したタイミング信号を、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬｉ（制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉ）へ、それらで必要な電圧として供給する。また、図２には示していないが、表示装置１は、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の電位配線Ｖｅを備えている（図１参照）。電位配線Ｖｅには、図示しない電源から定電位Ｖｅが付与されている。また、図２には示していないが、表示装置１は、ソース配線Ｓｊと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の電源配線Ｖｎを備えている（図１参照）。電源配線Ｖｎには、定電位（電源電位）Ｖｎが付与されている。また、各画素回路Ａｉｊは、共通電極Ｖｃｏｍに接続されている。この共通電極Ｖｃｏｍには、電源電位Ｖｎに対して所定の電位差を有する定電位Ｖｃｏｍが付与されている。
【００８２】
なお、ソースドライバ回路２およびゲートドライバ回路３は、表示装置１全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊが形成されている基板と同じ基板上に、ＣＧシリコンＴＦＴを用いて、全部もしくは一部形成されることが好ましい。ただし、上記の効果は得られないが、ソースドライバ回路２およびゲートドライバ回路３の一部または全部を画素回路Ａｉｊが形成されている基板と別の基板上にＩＣとして形成し、画素回路Ａｉｊと外部接続しても構わない。例えば、ガラス基板にＩＣを直接接合させるＣＯＧ（Chip On Grass）でソースドライバ回路２およびゲートドライバ回路３を形成してもよい。また、ソースドライバ回路２およびゲートドライバ回路３をフレキシブル基板上にＩＣとして配置し、このフレキシブル基板を、画素回路Ａｉｊが形成されている基板上の入出力端子に接合させてもよい。
【００８３】
本実施の形態の画素回路Ａｉｊの構成を図１に示す。
【００８４】
この画素回路Ａｉｊは、有機ＥＬ素子（電気光学素子）ＥＬ１、ｎ型ＴＦＴである駆動用トランジスタＱ１、ｎ型ＴＦＴであるスイッチ用トランジスタＱ２〜Ｑ６（第１〜５スイッチ用トランジスタ）、およびコンデンサＣ１・Ｃ２（第１および第２のコンデンサ）を備えている。
【００８５】
有機ＥＬ素子ＥＬ１は、図示しないが、その陽極としてＩＴＯ（酸化インジウム錫）等からなる透明電極を備え、陰極として共通電極Ｖｃｏｍ（Ｃａ／Ａｌ合金等）を備えている。有機ＥＬ素子ＥＬ１は、電源配線Ｖｎと共通電極Ｖｃｏｍとの間を駆動用トランジスタＱ１を介して流れる電流によって駆動される。
【００８６】
有機ＥＬ素子ＥＬ１と電源配線Ｖｎとの間には、駆動用トランジスタＱ１だけが配置されている。駆動用トランジスタＱ１は、そのドレイン端子（第１端子）が有機ＥＬ素子ＥＬ１に、そのソース端子（第２端子）が電源配線Ｖｎにそれぞれ接続されている。駆動用トランジスタＱ１は、そのゲート端子（制御端子）にコンデンサＣ２から供給される、データ電位Ｖｄａに対応した電位（映像データに対応する電位）に応じて有機ＥＬ素子ＥＬ１への電流の供給を制御するものである。
【００８７】
この駆動用トランジスタＱ１のゲート端子には、コンデンサＣ１（第１コンデンサ）の一方端子とコンデンサＣ２（第２コンデンサ）の一方端子とが接続されている。コンデンサＣ１・Ｃ２は、駆動用トランジスタ１１のゲート端子とソース端子との間の電位差を保持する機能を有する。コンデンサＣ２は、データ電位Ｖｄａに対応した電荷を保持すると共に、保持した電荷を駆動用トランジスタＱ１のゲート端子に供給することで、データ電位Ｖｄａに対応した電位を駆動用トランジスタＱ１のゲート端子に供給するものである。
【００８８】
駆動用トランジスタＱ１のドレイン端子（第１端子）とコンデンサＣ１の他方端子との間には、スイッチ用トランジスタＱ３（第１スイッチ用トランジスタ）が配置されている。すなわち、駆動用トランジスタＱ１のドレイン端子とコンデンサＣ１の他方端子とが、スイッチ用トランジスタＱ３を介して接続されている。スイッチ用トランジスタＱ３のゲート端子には、制御配線Ｗｉが接続されている。スイッチ用トランジスタＱ３は、制御配線Ｗｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ３は、駆動用トランジスタＱ１が導通している時に導通し、コンデンサＣ１に蓄積された電荷をコンデンサＣ１の他方端子から駆動用トランジスタＱ１を通して放出させるためのものである。
【００８９】
コンデンサＣ２の他方端子（駆動用トランジスタＱ１のゲート端子と接続されている端子と反対側の端子）とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ６が配置されている。すなわち、コンデンサＣ２の他方端子とソース配線Ｓｊとが、スイッチ用トランジスタＱ６を介して接続されている。スイッチ用トランジスタＱ６のゲート端子には、ゲート配線Ｇｉが接続されている。スイッチ用トランジスタＱ６は、ゲート配線Ｇｉに供給された走査信号によって導通が制御される。スイッチ用トランジスタＱ６は、導通時に、ソース配線Ｓｊに供給されたデータ電位ＶｄａをコンデンサＣ２へ出力してコンデンサＣ２の他方端子に保持させる。これにより、データ電位Ｖｄａを画素回路Ａｉｊに書き込むことができる。したがって、スイッチ用トランジスタＱ６は、ソース配線ＳｊからコンデンサＣ２の他方端子へのデータ電位Ｖｄａの供給を制御する機能を持つ。
【００９０】
また、駆動用トランジスタＱ１のゲート端子と、駆動用トランジスタＱ１のドレイン端子との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ２が配置されている。すなわち、駆動用トランジスタＱ１のゲート端子とドレイン端子とが、スイッチ用トランジスタＱ２を介して接続されている。スイッチ用トランジスタＱ２のゲート端子には、制御配線Ｃｉが接続されている。スイッチ用トランジスタＱ２は、制御配線Ｃｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ２は、スイッチ用トランジスタＱ３が導通する前に導通し、駆動用トランジスタＱ１のゲート端子とドレイン端子とを短絡させるものである。これにより、スイッチ用トランジスタＱ２は、スイッチ用トランジスタＱ３が導通する前に、駆動用トランジスタＱ１のゲート端子に共通電極Ｖｃｏｍの定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧（閾値電圧Ｖｔｈより大きい）を付与し、駆動用トランジスタＱ１を導通させる。
【００９１】
コンデンサＣ２の他方端子と電源配線Ｖｎとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５が配置されている。すなわち、コンデンサＣ２の他方端子と電源配線Ｖｎとが、スイッチ用トランジスタＱ５を介して接続されている。スイッチ用トランジスタＱ５のゲート端子には、制御配線Ｒｉが接続されている。スイッチ用トランジスタＱ５は、制御配線Ｒｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ５は、スイッチ用トランジスタＱ３が導通する期間が終了した後に導通して、コンデンサＣ２の他方端子に電源電位を付与することで、コンデンサＣ２の他方端子の電位を電源電位Ｖｎに初期化するものである。
【００９２】
コンデンサＣ１の他方端子（駆動用トランジスタＱ１のゲート端子と接続されている端子と反対側の端子）と電位配線Ｖｅとの間には、スイッチ用トランジスタ（第５スイッチ用トランジスタ）Ｑ４が配置されている。すなわち、コンデンサＣ１の他方端子と電位配線Ｖｅとが、スイッチ用トランジスタＱ４を介して接続されている。スイッチ用トランジスタＱ４のゲート端子には、制御配線Ｐｉが接続されている。スイッチ用トランジスタＱ４は、制御配線Ｐｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ４は、スイッチ用トランジスタＱ３が導通する前に導通して、電位配線ＶｅからコンデンサＣ１の他方端子に定電位Ｖｅを付与してコンデンサＣ１を充電させるものである。また、電位配線Ｖｅおよびスイッチ用トランジスタＱ４は、スイッチ用トランジスタＱ３が導通している時に有機ＥＬ素子ＥＬ１に対して逆電圧が印加されるようにコンデンサＣ１の他方端子の電位を制御するための電位制御手段として機能する。
【００９３】
なお、図１の画素回路Ａｉｊでは、駆動用トランジスタＱ１およびスイッチ用トランジスタＱ２〜Ｑ６は全て、ｎ型ＴＦＴであるので、アモルファスシリコンで形成することも可能である。
【００９４】
次に、この画素回路Ａｉｊの駆動方法について説明する。図３に、この画素回路Ａｉｊにおける、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、６）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを示す。図３において、横軸で示す時間軸は、選択期間の１／１６の時間ｔ１を単位として示している。時間０〜１６ｔ１が、画素回路Ａｉｊの選択期間である。制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉの電位およびゲート配線Ｇｉの電位は、ＧＨ（Ｈｉｇｈ）またはＧＬ（Ｌｏｗ）に制御されるものとする。ＧＨ（Ｈｉｇｈ）およびＧＬ（Ｌｏｗ）はそれぞれ、対応するｎ型のスイッチ用トランジスタ（Ｑ５、Ｑ２、Ｑ３、Ｑ４、またはＱ６）をＯＮ状態（導通状態）およびＯＦＦ状態（非導通状態）とする電位である。
【００９５】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【００９６】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とする。
【００９７】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖαが付与される。この電圧Ｖαは閾値電圧（閾値電位）Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【００９８】
また、それと同時（時間２ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ４，Ｑ６をＯＮ状態とする。これにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与され、コンデンサＣ２の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これらにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に、電圧Ｖαとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【００９９】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＬとし、スイッチ用トランジスタＱ２をＯＦＦ状態として、駆動用トランジスタＱ１のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ１およびＣ２の電荷は一旦保持されるので、時間４ｔ１〜時間５ｔ１には、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位に保持される。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０１００】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、定電位Ｖｅ＞定電位Ｖｃｏｍとしたことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。また、このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０１０１】
さらに、時間７ｔ１で制御配線Ｐｉの電位をＧＬとし、スイッチ用トランジスタＱ４をＯＦＦ状態として、コンデンサＣ１の他方端子と電位配線Ｖｅとを開放する（コンデンサＣ１の他方端子と電位配線Ｖｅとの接続を遮断する）。このとき、駆動用トランジスタＱ１はＯＮ状態であるので、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１０２】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１０３】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＨとし、スイッチ用トランジスタＱ５をＯＮ状態とする。この結果、コンデンサＣ２の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０１０４】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０１０５】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１０６】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｎ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｎ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１０７】
このように、本実施の形態に係る画素回路Ａｉｊを用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与えるデータ電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０１０８】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図４に示す。図４には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される走査信号の電位、および、６）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０１０９】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｄａ＝−２Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図４において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に０．２８Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に２．１４Ｖ）で、移動度μが最小である場合に対応する。
【０１１０】
図４のシミュレーション結果は、図３において時間ｔ１を４［μｓ］とした場合にほぼ対応する。図４のシミュレーション結果において、時間１６．５［μｓ］〜５６［μｓ］にかけての期間（図３の時間４ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．２８Ｖに向けて、条件（２）では２．１４Ｖに向けて変化している。
【０１１１】
そして、制御配線Ｗｉの電位をＧＬとした後、ゲート配線Ｇｉの電位をＬｏｗとし、次いで、制御配線Ｒｉの電位をＨｉｇｈとする。この結果、図４の時間６０［μｓ］以降（図３の時間１５ｔ１以降に対応）に示されているように、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値に依らずほぼ一定の値となる。
【０１１２】
すなわち、図４では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−１．１０μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．９５μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．１６
となる。したがって、駆動用トランジスタＱ１を流れる電流のばらつきは、駆動用トランジスタＱ１の移動度のばらつき（最大で１．４倍程度）程度にまで抑制される。
【０１１３】
このように本実施形態の画素回路Ａｉｊを用いれば、駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行い、駆動用トランジスタＱ１を流れる電流のばらつきを抑制できる。それゆえ、輝度のむらのない表示を行うことができる。しかも、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴをなくすことができる。これにより、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタＱ１のソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化することができる。
【０１１４】
また、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴは、通常、ゲート幅の大きなＴＦＴである。本実施形態の画素回路Ａｉｊでは、そのスイッチ用ＴＦＴが無くなる分、画素に配置する電気光学素子（有機ＥＬ素子ＥＬ１）の面積を広くしたり、画素サイズを小さくしたりできる。特に、上記スイッチ用ＴＦＴをアモルファスシリコンで形成する場合、そのゲート電極幅は他のスイッチ用トランジスタの１０倍以上となる。そのため、従来技術の画素回路に対して数個位トランジスタやコンデンサが増えても、上記スイッチ用ＴＦＴをなくすことができれば、上記の効果があることは明らかである。
【０１１５】
〔実施の形態２〕
実施の形態１の画素回路Ａｉｊでは、ゲート配線Ｇｉと制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉ、電位配線Ｖｄとが存在し、水平方向の配線が合計６本存在する。これら配線のうち、電位配線Ｖｅは、上下の画素回路（例えば画素回路Ａｉｊと画素回路Ａ（ｉ＋１）ｊ）で共有することもできるが、ゲート配線Ｇｉおよび制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉは、上下の画素で共有することはできない。
【０１１６】
このように１画素当たりの制御配線数が増えると、その配線を通すための場所が必要となるので、その分、画素における電気光学素子を配置する領域の面積が狭くなったり、画素サイズを小さくできくなったりする。
【０１１７】
そこで、本発明の他の実施の形態として、実施の形態１の画素回路Ａｉｊにおける上記制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉの数を１本減らすことができる画素回路の構成について、図５ないし図７に基づいて説明する。なお、説明の便宜上、前記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１１８】
本実施形態に係る表示装置が備える画素回路Ａｉｊ２の構成を図５に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ２を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ２以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｐｉへ電位を出力する部分を取り除いたものである。
【０１１９】
本実施の形態の画素回路Ａｉｊ２は、図１の画素回路Ａｉｊにおける制御配線Ｐｉを無くし、スイッチ用トランジスタＱ４のゲート端子を制御配線Ｃｉに接続した構成を備えている。すなわち、本実施の形態の画素回路Ａｉｊ２は、スイッチ用トランジスタＱ２およびスイッチ用トランジスタＱ４の制御信号を同一にする、すなわち、スイッチ用トランジスタＱ４の制御信号としてスイッチ用トランジスタＱ２の制御信号を用いた構成である。本実施の形態の画素回路Ａｉｊ２は、上述した相違点以外は、図１の画素回路Ａｉｊと同一の構成を備えているので、その説明は省略する。
【０１２０】
次に、この画素回路Ａｉｊ２の駆動方法について説明する。図６に、この画素回路Ａｉｊ２における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ２の選択期間である。
【０１２１】
本実施形態の画素回路Ａｉｊ２において、各スイッチ用トランジスタＱ２〜Ｑ６のゲート電位が変化するタイミングは、実施の形態１の画素回路Ａｉｊと同一である。
【０１２２】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【０１２３】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とする。
【０１２４】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２およびＱ４をＯＮ状態とする。スイッチ用トランジスタＱ２がＯＮ状態となることにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍがから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖα付与される。この電圧Ｖαは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。また、スイッチ用トランジスタＱ４がＯＮ状態となることにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与される。これにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に充電される。
【０１２５】
また、それと同時（時間２ｔ１）に、ゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ６をＯＮ状態とする。これにより、コンデンサＣ２の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これにより、電圧Ｖαとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【０１２６】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＬとする。これにより、スイッチ用トランジスタＱ２がＯＦＦ状態となり、駆動用トランジスタＱ１のゲート端子とドレイン端子とが開放される。また、同時に、スイッチ用トランジスタＱ４がＯＦＦ状態となり、コンデンサＣ１の他方端子と電位配線Ｖｅとが開放される。このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０１２７】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、有機ＥＬ素子ＥＬ１に逆電圧を印加したことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。
【０１２８】
また、このとき、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１２９】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１３０】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＨとし、スイッチ用トランジスタＱ５をＯＮ状態とする。この結果、コンデンサＣ２の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０１３１】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０１３２】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１３３】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｎ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｎ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１３４】
このように、本実施の形態に係る画素回路Ａｉｊ２を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０１３５】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図７に示す。図７には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０１３６】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｄａ＝−３Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図７において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に１．２５Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に３．０６Ｖ）で、移動度μが最小である場合に対応する。
【０１３７】
図７のシミュレーション結果は、図６において時間ｔ１を８［μｓ］とした場合にほぼ対応する。図７のシミュレーション結果において、時間１６．５［μｓ］〜１１２［μｓ］にかけての期間（図６の時間２ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）で１．２５Ｖ、条件（２）で３．０６Ｖに向けて変化している。
【０１３８】
そして、制御配線Ｗｉの電位をＧＬとした後、時間１１２［μｓ］（図３の時間１４ｔ１に対応）でゲート配線Ｇｉの電位をＬｏｗとし、次いで、時間１２１［μｓ］（図３の時間１５ｔ１に対応）で、制御配線Ｒｉの電位をＨｉｇｈとする。その結果、図７の時間１２１［μｓ］以降（図６の時間１５ｔ１以降に対応）で示されているように、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値に依らずほぼ一定の値となる。
【０１３９】
すなわち、図７では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．８３μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．６０μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．３８
となる。駆動用トランジスタＱ１を流れる電流のばらつきは、実施の形態１と比べると大きくなっているが、駆動用トランジスタＱ１の移動度のばらつき（最大で１．４倍程度）程度のばらつき程度で済む。
【０１４０】
このように、図５に示す画素回路Ａｉｊ２を用いれば、制御配線数を減らすことができる。それゆえ、制御配線数の減少分だけ画素回路に配置する電気光学素子の面積を広くしたり、画素サイズを小さくしたりすることができる。
【０１４１】
なお、本実施形態の画素回路Ａｉｊでは、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを十分に補償するために、以下の関係
Ｃ１＞ＥＬ１
（ＥＬ１は有機ＥＬ素子ＥＬ１のキャパシタンス）
を満たすキャパシタンスＣ１を持つコンデンサＣ１を用いることが好ましい。
【０１４２】
〔実施の形態３〕
実施の形態１に係る図１の画素回路Ａｉｊ、および実施の形態２に係る図５の画素回路Ａｉｊ２では、駆動用トランジスタおよびスイッチ用トランジスタを、全てアモルファスシリコンＴＦＴでも作れるように、ｎ型ＴＦＴだけで構成している。
【０１４３】
しかし、駆動用トランジスタおよびスイッチ用トランジスタとして低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いるのであれば、駆動用トランジスタおよびスイッチ用トランジスタとしてｐ型ＴＦＴも利用できる。
【０１４４】
スイッチ用トランジスタの一部にｐ型ＴＦＴを利用した場合、全てのスイッチ用トランジスタをｎ型だけで構成した場合と比較して、１画素当たりの制御配線数を減らすことができる。すなわち、例えば、図１の画素回路Ａｉｊまたは図５の画素回路Ａｉｊ２において、ｎ型のスイッチ用トランジスタＱ５をｐ型のスイッチ用トランジスタＱ７に置き換え、そのスイッチ用トランジスタＱ７のゲート端子にゲート配線Ｇｉを繋ぐことで、制御配線Ｒｉを無くすことができる。
【０１４５】
そこで、本発明のさらに他の実施の形態に係る画素回路として、実施の形態１の画素回路Ａｉｊにおける制御配線Ｒｉを無くした画素回路について、図８、図９、および図２０に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１および２にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１４６】
図８に示すように、本実施形態に係る画素回路Ａｉｊ３は、図１の画素回路Ａｉｊにおいて、ｎ型のスイッチ用トランジスタＱ５をｐ型のスイッチ用トランジスタＱ７に置き換え、そのスイッチ用トランジスタＱ７のゲート端子にゲート配線Ｇｉを繋ぐことで、制御配線Ｒｉを無くした構成である。
【０１４７】
本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ３を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ３以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｒｉへ電位を出力する部分を取り除いたものである。
【０１４８】
次に、この画素回路Ａｉｊ３の駆動方法について説明する。図９に、この画素回路Ａｉｊ３における、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ３の選択期間である。
【０１４９】
画素回路Ａｉｊ３における駆動タイミング（制御信号をスイッチ用トランジスタＱ２〜Ｑ６に出力するタイミング）は、図９に示すようになる。この駆動タイミングは、単に図３に示す制御信号の波形から制御配線Ｒｉの電位（制御信号Ｒｉ）の波形が無くなっただけである。
【０１５０】
すなわち、画素回路Ａｉｊ３における各スイッチ用トランジスタ（Ｑ２〜Ｑ４・Ｑ６・Ｑ７）の動作タイミングは、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ７）が導通する期間がｔ１〜１５ｔ１から２ｔ１〜１４ｔ１に変更されている点を除いて、実施の形態１の画素回路Ａｉｊと同一である。
【０１５１】
すなわち、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ５またはＱ７）は、実施の形態１に係る駆動方法では、スイッチ用トランジスタＱ２，Ｑ４，Ｑ６がＯＮ状態となる時（時間２ｔ１）より前にＯＦＦ状態となっていたのに対し、本実施形態に係る駆動方法では、スイッチ用トランジスタＱ２，Ｑ４，Ｑ６がＯＮ状態となると同時（時間２ｔ１）にＯＦＦ状態となる。また、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ５またはＱ７）は、実施の形態１に係る駆動方法では、スイッチ用トランジスタＱ６がＯＦＦ状態となる時（時間１４ｔ１）より後にＯＮ状態となっていたのに対し、スイッチ用トランジスタＱ６がＯＦＦ状態となると同時（時間１４ｔ１）にＯＮ状態となる。
【０１５２】
他の動作タイミングおよび電位変化は、実施の形態１と同一であるので、詳しい説明は省略する。
【０１５３】
このように、スイッチ用トランジスタの一部をｐ型ＴＦＴとすることで、制御配線数を減らすことができる。それゆえ、制御配線数の減少分だけ画素回路に配置する電気光学素子の面積を広くしたり、画素サイズを小さくしたりすることができる。
【０１５４】
なお、以上の各実施の形態において、駆動用トランジスタＱ１のゲート端子とドレイン端子との間に配置されたスイッチ用トランジスタＱ２は、駆動用トランジスタＱ１をＯＮ状態とする役割を果たす。従って、以上の各実施の形態において、スイッチ用トランジスタＱ２の代わりに、上記第１スイッチ用トランジスタが導通する前に、駆動用トランジスタＱ１のゲート端子に対して駆動用トランジスタＱ１を導通させる電位を付与する導通電位付与手段を設けてもよい。例えば、図２０に示すように、スイッチ用トランジスタＱ２を設ける代わりに、電位配線（導通電位付与手段）Ｖｈと、駆動用トランジスタＱ１のゲート端子と電位配線Ｖｈとの間を接続するスイッチ用トランジスタ（導通電位付与手段）Ｑ１９とを設け、電位配線Ｖｈより、駆動用トランジスタＱ１がＯＮ状態となる電圧を駆動用トランジスタＱ１のゲート端子に与えてもよい。
【０１５５】
〔実施の形態４〕
実施の形態３では、画素回路を構成するトランジスタとして、ｎ型ＴＦＴに加えてｐ型ＴＦＴも併せて用いる場合を示した。
【０１５６】
しかし、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いる場合でも、トランジスタとしてｐ型ＴＦＴだけを用いて画素回路を構成できれば、トランジスタをリソグラフィで製造するのに必要なフォトマスクの枚数を減らすことができ、低コスト化できる。
【０１５７】
そこで、画素回路を構成するトランジスタとしてｐ型ＴＦＴだけを用いた、本発明のさらに他の実施の形態に係る表示装置の一例について、図１０ないし図１２に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１ないし３にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１５８】
本実施形態に係る画素回路Ａｉｊ４の構成を図１０に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ４を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ４以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３における出力電位の極性を反転させたものである。また、本実施形態に係る表示装置は、実施の形態１における電源配線Ｖｎに代えて、電源電位Ｖｐが付与された電源配線Ｖｐを備え、実施の形態１における電位配線Ｖｅに代えて、負の定電位Ｖｆが付与された電位配線Ｖｆを備えている。
【０１５９】
この画素回路Ａｉｊ４は、有機ＥＬ素子ＥＬ２（電気光学素子）、ｐ型ＴＦＴである駆動用トランジスタＱ８、ｐ型ＴＦＴであるスイッチ用トランジスタＱ９〜Ｑ１３（第１〜５スイッチ用トランジスタ）、およびコンデンサＣ３・Ｃ４（第１・２コンデンサ）を備えている。画素回路Ａｉｊは、駆動用トランジスタ１およびスイッチ用トランジスタＱ２〜Ｑ６を構成するＴＦＴをｎ型からｐ型に変更した以外は、実施の形態１の画素回路Ａｉｊと同一の構成を備えている。
【０１６０】
有機ＥＬ素子ＥＬ２は、有機ＥＬ素子ＥＬ１と同様の構成を備えているが、その共通電極Ｖｃｏｍには、負の定電位Ｖｃｏｍが付与されている。
【０１６１】
有機ＥＬ素子ＥＬ２と電源配線Ｖｐとの間には、駆動用トランジスタＱ８だけが配置されている。この駆動用トランジスタＱ８のゲート端子には、コンデンサＣ３（第１コンデンサ）の一方端子とコンデンサＣ４（第２コンデンサ）の一方端子とが接続されている。
【０１６２】
駆動用トランジスタＱ８のドレイン端子（第１端子）とコンデンサＣ３の他方端子との間には、スイッチ用トランジスタ（第１スイッチ用トランジスタ）Ｑ１０が配置されている。コンデンサＣ４の他方端子とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ１３が配置されている。また、駆動用トランジスタＱ８のゲート端子（制御端子）と、駆動用トランジスタＱ８のドレイン端子との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ９が配置されている。コンデンサＣ４の他方端子と電源配線Ｖｐとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ１２が配置されている。コンデンサＣ３の他方端子（第２端子）と電位配線Ｖｆの間には、スイッチ用トランジスタ（第５スイッチ用トランジスタ）Ｑ１１が配置されている。これらスイッチ用トランジスタＱ９〜Ｑ１３のゲート端子（制御端子）には、それぞれ制御配線Ｃｉ、Ｗｉ、Ｐｉ、Ｒｉ、およびゲート配線Ｇｉが接続されている。
【０１６３】
次に、この画素回路Ａｉｊの駆動方法について説明する。図１１に、この画素回路Ａｉｊ４における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、６）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを示す。この駆動波形は、スイッチ用トランジスタがｎ型からｐ型になったのに合わせて、図３の駆動波形を極性反転させただけである。
【０１６４】
図１１において、時間０〜１６ｔ１が、画素回路Ａｉｊ４の選択期間である。ＧＨ（Ｈｉｇｈ）およびＧＬ（Ｌｏｗ）はそれぞれ、対応するｐ型のスイッチ用トランジスタ（Ｑ５、Ｑ２、Ｑ３、Ｑ４、またはＱ６）をＯＦＦ状態（非導通状態）およびＯＮ状態（導通状態）とする電位である。
【０１６５】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＨ（Ｌｏｗ）とし、スイッチ用トランジスタＱ１２をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ９〜Ｑ１１・Ｑ１３をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ３およびＣ４はそれ以前に設定された電位状態に保たれている。
【０１６６】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ１２をＯＦＦ状態とする。
【０１６７】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ９をＯＮ状態とする。これにより、駆動用トランジスタＱ８のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ８のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ２を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップする分高い電圧Ｖβが付与される。この電圧Ｖβは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ８のゲート端子の電位は、駆動用トランジスタＱ８がＯＮ状態となる電位となる。この結果、電源配線Ｖｐから駆動用トランジスタＱ８および有機ＥＬ素子ＥＬ２を通して共通電極Ｖｃｏｍに電流が流れる。
【０１６８】
また、それと同時（時間２ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ１１，Ｑ１３をＯＮ状態とする。これにより、コンデンサＣ３の他方端子に電位配線Ｖｆより定電位Ｖｆが印加され、コンデンサＣ４の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これらにより、定電位Ｖｆと電圧Ｖβとの電位差に対応する電荷がコンデンサＣ３に、電圧Ｖβとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ４に充電される。
【０１６９】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＨとし、スイッチ用トランジスタＱ９をＯＦＦ状態として、駆動用トランジスタＱ８のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ３およびＣ４の電荷は一旦保持されるので時間４ｔ１〜時間５ｔ１には、駆動用トランジスタＱ８のゲート端子の電位は、駆動用トランジスタＱ８がＯＮ状態となる電位に保持される。この結果、電源配線Ｖｐから有機ＥＬ素子ＥＬ２および駆動用トランジスタＱ８を通して共通電極Ｖｃｏｍに電流が流れる。
【０１７０】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＬとして、スイッチ用トランジスタＱ１０をＯＮ状態として、駆動用トランジスタＱ８のドレイン端子と第１コンデンサＣ３の他方端子とを短絡させる。これにより、駆動用トランジスタＱ８のドレイン端子の電位は定電位Ｖｆとなる。定電位Ｖｆ＜定電位Ｖｃｏｍとするので、駆動用トランジスタＱ８のドレイン端子の電位は定電位Ｖｆとなることにより、有機ＥＬ素子ＥＬ２に逆電圧が印加され、有機ＥＬ素子ＥＬ２を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ２は消灯する。このように、定電位Ｖｆ＜定電位Ｖｃｏｍとしたことで、コンデンサＣ３の電荷が有機ＥＬ素子ＥＬ２を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ３の電荷は駆動用トランジスタＱ８を通して放電される。また、このとき、駆動用トランジスタＱ８のゲート端子の電位（コンデンサＣ３およびコンデンサＣ４の一方端子の電位）は維持されるので、駆動用トランジスタＱ８は導通状態となる。
【０１７１】
さらに、時間７ｔ１で制御配線Ｐｉの電位をＧＨとし、スイッチ用トランジスタＱ１１をＯＦＦ状態として、コンデンサＣ３の他方端子と電位配線Ｖｆとを開放する（コンデンサＣ３の他方端子と電位配線Ｖｆとの接続を遮断する）。このとき、駆動用トランジスタＱ８はＯＮ状態であるので、コンデンサＣ３およびコンデンサＣ４に蓄積された電荷は、コンデンサＣ３の他方端子から駆動用トランジスタＱ８のドレイン・ソース間を通して電源配線Ｖｐへと放出され、失われる。これにより、コンデンサＣ３の他方端子の電位（駆動用トランジスタＱ８のドレイン端子の電位）、および、コンデンサＣ３の一方端子の電位（駆動用トランジスタＱ８のゲート端子の電位）は、電源配線Ｖｐの電位（電源電位）Ｖｐに近づいていく。そして、駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ（この閾値電圧Ｖｔｈは負の値）に等しくなったとき、駆動用トランジスタＱ８はＯＦＦ状態となる。これにより、駆動用トランジスタＱ８のゲート端子の電圧は、Ｖｐ＋Ｖｔｈとなる。
【０１７２】
この駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＨとし、スイッチ用トランジスタＱ１０をＯＦＦ状態とすることで、コンデンサＣ３，Ｃ４の電荷として保持される。したがって、このとき、駆動用トランジスタＱ８のゲート端子の電圧は、Ｖｐ＋Ｖｔｈとなる（但しＶｔｈ＜０）。
【０１７３】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＨとし、スイッチ用トランジスタＱ１３をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＬとし、スイッチ用トランジスタＱ１２をＯＮ状態とする。この結果、コンデンサＣ４の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｐに変化する。これに伴って、駆動用トランジスタＱ８のゲート端子の電圧は、コンデンサＣ４の他方端子の電位変化分だけ変化し、Ｖｐ＋Ｖｔｈ＋Ｖｐ−Ｖｄａとなる。したがって、駆動用トランジスタＱ８のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｐ−Ｖｄａとなる。
【０１７４】
そこで、Ｖｐ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｐより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ８はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ２は発光する。逆に、Ｖｐ−Ｖｄａ＞０となるデータ電位Ｖｄａが、すなわち電源電位Ｖｐより低いデータ電位Ｖｄａがをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ８はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ２が発光しない。
【０１７５】
なお、｜Ｖｓｇ−Ｖｔｈ｜＜｜Ｖｄｓ｜であれば、駆動用トランジスタＱ８は飽和領域で動作するので、駆動用トランジスタＱ８を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１７６】
そして、駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｐ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ８を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｐ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきに起因する、有機ＥＬ素子ＥＬ２から駆動用トランジスタＱ８に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ２の輝度は、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１７７】
このように、本実施の形態に係る画素回路Ａｉｊ４を用いれば、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位Ｖｄａにより、有機ＥＬ素子ＥＬ２の発光電流を制御することができる。
【０１７８】
このように、スイッチ用トランジスタおよび駆動用トランジスタを全てｐ型ＴＦＴとすることで、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いる場合でも低コスト化できるという効果が得られる。
【０１７９】
また、ｎ型ＴＦＴも使えるなら、図１０の画素回路Ａｉｊ４におけるｐ型ＴＦＴであるスイッチ用トランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１３を、ｎ型ＴＦＴであるトランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１７に置き換えてもよい。さらに、スイッチ用トランジスタＱ１２のゲート端子をゲート配線Ｇｉに接続し、制御配線Ｒｉを廃止してもよい。
【０１８０】
すなわち、本実施形態に係る画素回路は、図１２に示すように、図１０の画素回路Ａｉｊ４におけるスイッチ用トランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１３を、ｎ型ＴＦＴであるトランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１７に置き換え、スイッチ用トランジスタＱ１２のゲート端子をゲート配線Ｇｉに接続し、制御配線Ｒｉを廃止した構成の画素回路Ａｉｊ４’であってもよい。
【０１８１】
別の見方をすれば、画素回路Ａｉｊ４’は、ｎ型ＴＦＴである駆動用トランジスタＱ１に代えてｐ型ＴＦＴである駆動用トランジスタＱ８を用いた以外は、図８に示す画素回路Ａｉｊ３と同一の構成を備えているものである。したがって、図１２に示す画素回路Ａｉｊ４’の駆動タイミングは、図９に示す駆動タイミングとすればよいので、その駆動タイミングの説明は省略する。
【０１８２】
以上、実施の形態１〜４で説明したように、本発明の画素回路に用いる駆動用トランジスタおよび複数のスイッチ用トランジスタは、全てｎ型であってもよく、一部がｎ型で残りがｐ型であってもよく、全てｐ型であってもよい。
【０１８３】
〔実施の形態５〕
実施の形態１の画素回路Ａｉｊでは、駆動用トランジスタＱ１のゲート・ソース間電圧を保持するためのコンデンサ（第２コンデンサ）Ｃ２を用いている。このコンデンサＣ２は、その他方端子にデータ電位Ｖｄａを保持するためのものであるので、コンデンサＣ２の他方端子を電源配線Ｖｎに接続するためのスイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５を用いていた。
【０１８４】
しかしながら、この構成では、画素回路Ａｉｊが非選択状態の時に、このスイッチ用トランジスタＱ５が常にＯＮ状態となるので、スイッチ用トランジスタＱ５のゲート端子にＯＮ電圧を印加し続けることになる。
【０１８５】
画素回路を構成するトランジスタをアモルファスシリコンＴＦＴで形成する場合、そのトランジスタのゲート端子にＯＮ電圧を印加し続けると、そのトランジスタの閾値のシフトが起きる。駆動用トランジスタＱ１は、その閾値のばらつきが補償されるので、その閾値のシフトは問題とならない。しかしながら、スイッチ用トランジスタＱ５は、その閾値のばらつきが補償されない。このため、スイッチ用トランジスタＱ５の閾値シフトによって、コンデンサＣ２の他方端子を電源配線Ｖｎに接続する部分のＯＮ抵抗（この場合にはスイッチ用トランジスタＱ５のＯＮ抵抗）が高くなり、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが変動する可能性がある。
【０１８６】
そこで、本発明のさらに他の実施の形態として、実施の形態１の画素回路Ａｉｊにおけるスイッチ用トランジスタＱ５を取り除いた画素回路について、図１３ないし図１６に基づいて説明する。なお、説明の便宜上、前記実施の形態１ないし４にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１８７】
図１４に示すように、本実施形態に係る画素回路Ａｉｊ５は、図１の画素回路Ａｉｊからスイッチ用トランジスタＱ５と制御配線Ｒｉとを取り除き、駆動用トランジスタＱ１のゲート端子と電源配線Ｖｎとの間にスイッチ用トランジスタＱ５に代えてコンデンサ（第３コンデンサ）Ｃ５を配置した構成である。なお、図１４に示す画素回路Ａｉｊ５が備えるコンデンサＣ５以外の素子は、図１の画素回路Ａｉｊと同様であるので、その説明は省略する。
【０１８８】
この画素回路Ａｉｊ５を駆動する駆動回路として、図２に示すゲートドライバ回路３およびソースドライバ回路２（ただし、ゲートドライバ回路３から制御配線Ｒｉへ電位を出力する部分を取り除く）を用いてもよいが、ここでは別の駆動回路を用いる場合を示す。
【０１８９】
図１３に示すように、本実施の形態の表示装置１０は、マトリクス状に配置された複数の画素回路Ａｉｊ５と、画素回路Ａｉｊ５に接続された複数のゲート配線Ｇｉと、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊ５に接続された複数の制御配線ＣＴＲＬＡｉと、これらゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉと交差するように配置され、かつ画素回路Ａｉｊ５に接続された複数のソース配線Ｓｊと、ゲート配線Ｇｉを駆動（制御）するゲートドライバ回路（駆動回路）３Ａと、ソース配線Ｓｊを駆動（制御）するソースドライバ回路８と、図示しないコントロール回路とを有している。図１３では、制御配線ＣＴＲＬＡｉを１本の制御配線として簡略化して示しているが、制御配線ＣＴＲＬＡｉは、３本の制御配線Ｐｉ，Ｗｉ，Ｃｉで構成されている。
【０１９０】
各画素回路Ａｉｊ５は、ソース配線Ｓｊとゲート配線Ｇｉとが交差する領域に対応してマトリックス状に配置されている。画素回路Ａｉｊ５は、図示しないガラス基板やシリコン基板等の基板上に形成されている。
【０１９１】
また、ソースドライバ回路８は、ｍビットのシフトレジスタ４、およびｍ個のサンプルホールド回路９から構成される。
【０１９２】
すなわち、ソースドライバ回路８には、コントロール回路からｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力される。そのスタートパルスＳＰは、コントロール回路から供給されるクロックｃｌｋに従ってシフトレジスタ４内を転送され、それと同時に、シフトレジスタ４の各出力段からサンプルホールド回路９にタイミングパルスＳＳＰとして出力される。サンプルホールド回路９は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰに従って、コントロール回路からデータ電位（アナログ電圧信号）ＶｄａおよびＶａを取り込み、保持し、対応するソース配線Ｓｊへ出力する。ソースドライバ回路８は、選択期間のうち、駆動用トランジスタＱ１の閾値電圧のばらつき補償を行う期間（スイッチ用トランジスタＱ２，Ｑ４，Ｑ６をＯＮ状態としてから、スイッチ用トランジスタＱ３をＯＦＦ状態とするまでの期間；図１５におけるｔ１〜１２ｔ１に対応）およびその前後の期間（図１５における０〜ｔ１および１２ｔ１〜１３ｔ１に対応）にデータ電位Ｖａを出力し、その後の期間にはデータ電位Ｖｄａを出力する。データ電位Ｖａは定電圧である。データ電位Ｖｄａは、表示データに応じて、有機ＥＬ素子ＥＬ１の点灯時と消灯時とで異なる電位となる。
【０１９３】
このように、本発明の表示装置に用いるソースドライバ回路は、ポリシリコンＴＦＴ液晶ディスプレイ等に用いられるソースドライバ回路と同様な構成のソースドライバ回路８であってもよく、図２に示す構成である必要はない。
【０１９４】
また、ゲートドライバ回路３Ａは、実施の形態１に係るゲートドライバ回路３から制御配線Ｒｉへ電位を出力する部分を取り除いたものである。すなわち、ゲートドライバ回路３Ａは、図示しないシフトレジスタ回路とバッファ回路とから構成される。ゲートドライバ回路３Ａは、クロックｙｃｋに従って、入力されたスタートパルスＹＩを図示しないシフトレジスタ内で転送し、タイミング信号との論理演算を行うことで、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉで必要な電圧に対応したタイミング信号を生成させる。そして、ゲートドライバ回路３Ａは、この生成したタイミング信号を、バッファ回路を通して増幅し、増幅したタイミング信号を、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉ（制御配線Ｐｉ，Ｗｉ，Ｃｉ）へ、それらで必要な電圧として供給する。また、図１３には示していないが、表示装置１０は、図２に示す表示装置１と同様に、電位配線Ｖｅ、電源配線Ｖｎ、および共通電極Ｖｃｏｍを備えている（図１４参照）。電位配線Ｖｅには、図示しない電源から定電位Ｖｅが付与されている。
【０１９５】
なお、ソースドライバ回路８およびゲートドライバ回路３Ａは、実施の形態１に係るソースドライバ回路２およびゲートドライバ回路３と同様に、種々の形態で形成することができる。
【０１９６】
次に、画素回路Ａｉｊ５の駆動方法について説明する。図１５に、この画素回路Ａｉｊ５における、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ５の選択期間である。
【０１９７】
時間０〜ｔ１の期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位がＧＬ（Ｌｏｗ）であり、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態となっている。
【０１９８】
本実施形態に係る駆動方法では、まず、時間ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖαが付与される。この定電位Ｖｃｏｍは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０１９９】
また、それと同時（時間ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ４，Ｑ６をＯＮ状態とする。これにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与され、コンデンサＣ２の他方端子にソース配線Ｓｊより、定電位であるデータ電位Ｖａが付与される。これらにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に、電圧Ｖαとデータ電位Ｖａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【０２００】
次に、時間３ｔ１で、制御配線Ｃｉの電位をＧＬとし、スイッチ用トランジスタＱ２をＯＦＦ状態として、駆動用トランジスタＱ１のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ１およびＣ２の電荷は一旦保持されるので、時間３ｔ１〜時間４ｔ１には、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位に保持される。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０２０１】
そして、時間４ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、有機ＥＬ素子ＥＬ１に逆電圧を印加したことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間４ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。また、このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０２０２】
さらに、時間６ｔ１で制御配線Ｐｉの電位をＧＬとし、スイッチ用トランジスタＱ４をＯＦＦ状態として、コンデンサＣ１の他方端子と電位配線Ｖｅとを開放する（コンデンサＣ１の他方端子と電位配線Ｖｅとの接続を遮断する）。このとき、駆動用トランジスタＱ１はＯＮ状態であるので、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２０３】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１２ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２０４】
さらに、時間１３ｔ１で、ソース配線Ｓｊの電位（データ電位）をＶａからＶｄａに変化させることで、コンデンサＣ２の他方端子の電位をＶａからＶｄａに変化させる。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化に対応して変化する。コンデンサＣ１の他方端子は開放されているので、コンデンサＣ２，Ｃ５でその電位変化が分配され、駆動用トランジスタＱ１のゲート電圧Ｖｇが
Ｖｇ＝（Ｃ２／（Ｃ２＋Ｃ５））（Ｖｄａ−Ｖａ）＋（Ｖｎ＋Ｖｔｈ）
となる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは
Ｖｇｓ＝Ｖｔｈ＋（Ｃ２／（Ｃ２＋Ｃ５））（Ｖｄａ−Ｖａ）となる。
【０２０５】
そこで、データ電位Ｖｄａを、Ｖａ＞Ｖｄａとなる電位、すなわち定電位Ｖａより低い電位とすれば、上記ゲート・ソース間電圧Ｖｇｓが、
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、有機ＥＬ素子ＥＬ１は発光しない。逆に、データ電位Ｖｄａを、Ｖａ＜Ｖｄａとなる電位、すなわち定電位Ｖａより高い電位とすれば、上記ゲート・ソース間電圧Ｖｇｓが、
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、有機ＥＬ素子ＥＬ１は、発光する。
【０２０６】
そのときの駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、時間１５ｔ１でゲート配線ＧｉをＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２，Ｃ５に保持される。それゆえ、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光している状態、あるいは有機ＥＬ素子ＥＬ１が発光していない状態が持続される。その後、コンデンサＣ１，Ｃ２，Ｃ５に蓄積された電荷は、次の選択期間まで保持される。
【０２０７】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０２０８】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖａ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖａ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０２０９】
このように、本実施の形態に係る画素回路Ａｉｊ５を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位の変化Ｖａ−Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０２１０】
また、上述したように、スイッチ用トランジスタＱ５を用いることなくコンデンサＣ５を用いて駆動用トランジスタＱ１のゲート電位を保持させることで、画素回路を構成するトランジスタの閾値電圧のシフトが生じる場合（特に画素回路を構成するトランジスタをアモルファスシリコンＴＦＴで形成した場合）であっても、駆動用トランジスタＱ１のゲート電位、およびコンデンサＣ５の他方端子を電源配線Ｖｎに接続する部分のＯＮ抵抗が変動せず、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが変動しない。それゆえ、そのような場合であっても、輝度のばらつきを低減できる。
【０２１１】
次に、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図１６に示す。図１６には、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０２１２】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖａ＝−３Ｖ、Ｖｄａ＝０Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図１６において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に０．６０Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に２．４６Ｖ）で、移動度μが最小である場合に対応する。
【０２１３】
図１６のシミュレーション結果は、図１５において時間ｔ１を４［μｓ］とした場合にほぼ対応する。図１６のシミュレーション結果において、時間２８．５［μｓ］〜４８［μｓ］にかけての期間（図１５の時間７ｔ１〜１２ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．６０Ｖに向けて、条件（２）では２．４６Ｖに向けて変化している。
【０２１４】
そして、時間４８［μｓ］（図１５の時間１２ｔ１に対応）で制御配線ＷｉをＬｏｗとし、時間５２［μｓ］（図１５の時間１３ｔ１に対応）でソース配線Ｓｊの電位をＶａからＶｄａに変化させている。この結果、駆動用トランジスタＱ１のゲート電位Ｖｇも１．４５Ｖ程度変化する。その後、時間６０［μｓ］（図１５の時間１３ｔ１に対応）で、ゲート配線ＧｉをＬｏｗとする。その結果、時間５６．５［μｓ］（図１５の時間１４ｔ１に対応）以降で示されているように、駆動用トランジスタＱ１を流れる電流は、その閾値電圧に依らずほぼ一定の値となる。
【０２１５】
すなわち、図１６では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．８０μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．６７μＡとなる。したがって、駆動用トランジスタＱ１を流れる電流のばらつきは、その移動度のばらつき（最大で１．４倍程度）程度のばらつきで済む。
【０２１６】
このように、本実施形態に係る画素回路Ａｉｊ５を用いれば、駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行うことができる。駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行い、駆動用トランジスタＱ１を流れる電流のばらつきを抑制できる。それゆえ、輝度のむらのない表示を行うことができる。しかも、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴをなくすことができる。これにより、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタＱ１のソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化することができる。
【０２１７】
また、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴは、通常、ゲート幅の大きなＴＦＴである。本実施形態の画素回路Ａｉｊでは、そのスイッチ用ＴＦＴが無くなる分、画素に配置する電気光学素子（有機ＥＬ素子ＥＬ１）の面積を広くしたり、画素サイズを小さくしたりできる。特に、上記スイッチ用ＴＦＴをアモルファスシリコンで形成する場合、そのゲート電極幅は他のスイッチ用トランジスタの１０倍以上となる。そのため、従来技術の画素回路に対して数個位トランジスタやコンデンサが増えても、上記スイッチ用ＴＦＴをなくすことができれば、上記の効果があることは明らかである。
【０２１８】
〔実施の形態６〕
本発明のさらに他の実施の形態に係る表示装置について、図１７ないし図１９に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１ないし５にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０２１９】
本実施形態に係る画素回路Ａｉｊ６の構成を図１７に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ６を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ６以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｐｉへ電位を出力する部分を取り除くと共に、制御配線Ｃｉ・Ｗｉへの電位を変化させるタイミングを変更したものである。また、本実施形態に係る表示装置は、実施の形態１におけるソースドライバ回路２と異なる構成のソースドライバ回路（図示しない）を備えている。このソースドライバ回路は、ソースドライバ回路２における出力電位を、スイッチ用トランジスタＱ１８がＯＦＦ状態となった直後にソース配線Ｓｊの電位をＶｘからＶｄａに変化させるようにしたものである。
【０２２０】
この画素回路Ａｉｊ６は、有機ＥＬ素子ＥＬ１（電気光学素子）、ｎ型ＴＦＴである駆動用トランジスタＱ１、ｎ型ＴＦＴであるスイッチ用トランジスタＱ３・Ｑ５・Ｑ６・Ｑ１８（第１〜４スイッチ用トランジスタ）、およびコンデンサＣ１・Ｃ２（第１・２コンデンサ）を備えている。
【０２２１】
有機ＥＬ素子ＥＬ１と電源配線Ｖｎとの間には、駆動用トランジスタＱ１だけが配置されている。この駆動用トランジスタＱ１のゲート端子には、コンデンサ（第１コンデンサ）Ｃ１の一方端子とコンデンサ（第２コンデンサ）Ｃ２の一方端子とが接続されている。
【０２２２】
駆動用トランジスタＱ１のドレイン端子（第１端子）とコンデンサＣ１の他方端子との間には、スイッチ用トランジスタ（第１スイッチ用トランジスタ）Ｑ３が配置されている。コンデンサＣ２の他方端子とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ６が配置されている。コンデンサＣ２の他方端子と電源配線Ｖｎとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５が配置されている。これらスイッチ用トランジスタＱ３，Ｑ５，Ｑ６のゲート端子には各々、制御配線Ｗｉ，Ｒｉ、ゲート配線Ｇｉが接続されている。
【０２２３】
また、駆動用トランジスタＱ１のゲート端子と、駆動用トランジスタＱ１のソース端子（第２端子）との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ１８が配置されている。スイッチ用トランジスタＱ１８は、スイッチ用トランジスタＱ３が導通する前に導通し、駆動用トランジスタＱ１のゲート端子とドレイン端子とを短絡させるものである。これにより、スイッチ用トランジスタＱ１８は、スイッチ用トランジスタＱ３が導通する前に、駆動用トランジスタＱ１のゲート端子に電源電位Ｖｅ（閾値電圧Ｖｔｈより小さい）を付与し、駆動用トランジスタＱ１を非導通にする。
【０２２４】
なお、図１７の画素回路Ａｉｊ６でも、駆動用トランジスタＱ１およびスイッチ用トランジスタＱ１８，Ｑ３，Ｑ５，Ｑ６は全て、ｎ型ＴＦＴなので、アモルファスシリコンで形成することも可能である。
【０２２５】
次に、この画素回路Ａｉｊ６の駆動方法について説明する。図１８に、この画素回路Ａｉｊ６における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図３と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ６の選択期間である。
【０２２６】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２・Ｑ３・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【０２２７】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とすると共に、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ１８をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とソース端子が短絡され、駆動用トランジスタＱ１のゲート端子およびソース端子に対して電源配線Ｖｎから電源電位Ｖｎが付与される。この電源電位Ｖｃｏｍは閾値電圧Ｖｔｈより小さくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＦＦ状態となる電位となる。したがって、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れない。
【０２２８】
また、時間２ｔ１で、制御配線ＷｉをＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態とする。これにより、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して駆動用トランジスタＱ１のドレイン端子に電流が流れ込む。しかしながら、このとき、駆動用トランジスタＱ１はＯＦＦ状態であるため、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して流れ込んだ電流は行き場を失い、コンデンサＣ１の他方端子へと流れ込む。その携帯電話機２か、コンデンサＣ１の他方端子の電位は、定電位Ｖｃｏｍに近い値になる。
【０２２９】
また、同時（時間２ｔ１）に、ゲート配線ＧｉをＧＨとして、スイッチ用トランジスタＱ６をＯＮ状態とする。これにより、コンデンサＣ２の他方端子の電位は、ソース配線Ｓｊの電位Ｖｘとなる。
【０２３０】
次に、時間６ｔ１で、制御配線ＣｉをＧＬとして、スイッチ用トランジスタＱ１８をＯＦＦ状態とする。
【０２３１】
その後、時間７ｔ１で、ソース配線Ｓｊの電位をＶｘからＶｄａに変化させる。これにより、コンデンサＣ２の一方端子の電位、すなわち駆動用トランジスタＱ１のゲート端子の電位が、Ｖｄａ−Ｖｘ、上昇する。ここで、Ｖｄａ−Ｖｘ＞Ｖｔｈとすることで、駆動用トランジスタＱ１をＯＮ状態にすることができる。また、コンデンサＣ１の他方端子の電位も、Ｖｄａ−Ｖｘ、上昇するので、駆動用トランジスタＱ１のドレイン端子の電位は共通電極Ｖｃｏｍの電位Ｖｃｏｍより大きくなる。したがって、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。このように、有機ＥＬ素子ＥＬ１に逆電圧が印加されるようにソース配線Ｓｊの電位を制御したことで、有機ＥＬ素子ＥＬ１に電流が流れることを回避できる。その結果、時間７ｔ１以降の期間に、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。したがって、本実施形態では、ソースドライバ回路が、スイッチ用トランジスタＱ３が導通している時に有機ＥＬ素子ＥＬ１に対して逆電圧が印加されるようにコンデンサＣ１の他方端子の電位を制御するための電位制御手段として機能する。
【０２３２】
このようにして駆動用トランジスタＱ１はＯＮ状態となるが、このとき、コンデンサＣ１の他方端子はスイッチ用トランジスタＱ３を介して駆動用トランジスタＱ１のドレイン端子に接続されている。そのため、コンデンサＣ１に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して失われる。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈとなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２３３】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２３４】
さらに、時間１４ｔ１でゲート配線ＧｉのＧＬとして、時間１５ｔ１で制御配線ＲｉをＧＨとする。これにより、スイッチ用トランジスタＱ６がＯＦＦ状態となり、スイッチ用トランジスタＱ５がＯＮ状態となる。この結果、コンデンサＣ２の他方端子の電位は、データ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０２３５】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０２３６】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０２３７】
このように、本実施の形態に係る画素回路Ａｉｊ６を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与えるデータ電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０２３８】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図１９に示す。図１９には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０２３９】
このシミュレーション結果では、ＧＬ＝−１０Ｖ、ＧＨ＝１６Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｘ＝−６Ｖ、Ｖｄａ＝−１．５Ｖ、Ｃ１＝５ｐＦ、Ｃ２＝１ｐＦとした。また、図４において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝０．６７Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝２．４１Ｖ）で、移動度μが最小である場合に対応する。
【０２４０】
図１９のシミュレーション結果は、図１８において時間ｔ１を８［μｓ］とした場合にほぼ対応する。図１９のシミュレーション結果において、時間４８［μｓ］〜１１２［μｓ］にかけての期間（図１８の時間６ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．６７Ｖに向けて、条件（２）では２．４１Ｖに向けて変化している。
【０２４１】
その後、ゲート配線ＧｉをＬｏｗとし、制御配線ＲｉをＨｉｇｈとする。その結果、時間１２０．５［μｓ］（図１８の時間１５ｔ１以降に対応）以降で示されているように、駆動用トランジスタＱ１を流れる電流は、その閾値電圧Ｖｔｈのばらつきを補償した値となる。
【０２４２】
すなわち、図１９では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．６９μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．４１μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．６８
となる。駆動用トランジスタＱ１を流れる電流のばらつきは、実施の形態１と比べると、大きくなっているが、閾値電圧Ｖｔｈのばらつきと比較すると小さく、閾値電圧Ｖｔｈのばらつきの補償がある程度できていると思われる。しかし、図１９の結果と図４の結果とを比較すれば明らかなように、本実施の形態の画素回路Ａｉｊ６よりも、実施の形態１〜５の画素回路の構成の方が、駆動用トランジスタＱ１の閾値特性のばらつきを補償する面では、有効である。
【０２４３】
なお、駆動用トランジスタＱ１のゲート端子とドレイン端子との間に配置されたスイッチ用トランジスタＱ１８は、駆動用トランジスタＱ１をＯＦＦ状態とする役割を果たす。従って、スイッチ用トランジスタＱ１８の代わりに、上記第１スイッチ用トランジスタが導通する前に、駆動用トランジスタＱ１のゲート端子に対して駆動用トランジスタＱ１を非導通とする電位を付与する非導通電位付与手段を設けてもよい。例えば、図２１に示すように、スイッチ用トランジスタＱ１８を設ける代わりに、電位配線（非導通電位付与手段）Ｖｈと、駆動用トランジスタＱ１のゲート端子と電位配線Ｖｈとの間を接続するスイッチ用トランジスタ（非導通電位付与手段）Ｑ２０とを設け、電位配線Ｖｈより、駆動用トランジスタＱ１がＯＦＦ状態となる電圧を駆動用トランジスタＱ１のゲート端子に与えてもよい。
【０２４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０２４５】
なお、本発明は、以下のようにも表現できる。
【０２４６】
（１）駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を電気光学素子（ＥＬ１，ＥＬ２）に接続し、第２端子を電源配線（Ｖｎ，Ｖｐ）に接続した表示装置であって、上記駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子に第１コンデンサ（Ｃ１，Ｃ３）と第２コンデンサ（Ｃ２，Ｃ４）の一方端子を接続し、上記駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子と上記第１コンデンサ（Ｃ１，Ｃ３）の他方端子の間に第１スイッチ用トランジスタ（Ｑ３，Ｑ１０，Ｑ１５）を配置し、上記第２コンデンサ（Ｃ２，Ｃ４）の他方端子とソース配線（Ｓｊ）の間に第２スイッチ用トランジスタ（Ｑ６，Ｑ１３，Ｑ１７）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１７，図２０，図２１）。
【０２４７】
（２）上記（１）の表示装置であって、上記駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と上記駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子の間に第３スイッチ用トランジスタ（Ｑ２，Ｑ９，Ｑ１４）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４）。
【０２４８】
（３）上記（１）の表示装置であって、上記駆動用トランジスタ（Ｑ１）のゲート端子と上記駆動用トランジスタ（Ｑ１）の第２端子の間に第３スイッチ用トランジスタ（Ｑ１８）を配置したことを特徴とする表示装置（図１７）。
【０２４９】
（４）上記（１）〜（３）のいずれかの表示装置であって、上記第２コンデンサ（Ｃ２，Ｃ４）の他方端子と上記電源配線（Ｖｎ，Ｖｐ）の間に第４スイッチ用トランジスタ（Ｑ５，Ｑ７，Ｑ１２）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１７，図２０，図２１）。
【０２５０】
（５）上記（１）〜（３）のいずれかの表示装置であって、上記駆動用トランジスタ（Ｑ１）のゲート端子と上記電源配線（Ｖｎ）との間に第３コンデンサ（Ｃ５）を配置したことを特徴とする表示装置（図１４）。
【０２５１】
（６）上記（１）〜（５）のいずれかの表示装置であって、上記第１コンデンサ（Ｃ１，Ｃ３）の他方端子と所定電圧配線（Ｖｅ，Ｖｆ）との間に第５スイッチ用トランジスタ（Ｑ４，Ｑ１１，Ｑ１６）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４，図２０）。
【０２５２】
（７）上記（２）の表示装置であって、第１期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を短絡し、第２期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を開放し、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）を導通状態とし、駆動用トランジスタ（Ｑ１，Ｑ８）が非導通状態となるのを待ち、第３期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位を変化させ、駆動用トランジスタ（Ｑ１，Ｑ８）から電気光学素子（ＥＬ１，ＥＬ２）へ所望の電流が流れるよう駆動することを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４）。
【０２５３】
（８）上記（３）の表示装置であって、第１期間において、駆動用トランジスタ（Ｑ１）のゲート端子と駆動用トランジスタ（Ｑ１）の第２端子を短絡し、第２期間において、駆動用トランジスタ（Ｑ１）のゲート端子と動用トランジスタ（Ｑ１）の第２端子を開放し、第１スイッチ用トランジスタ（Ｑ３）を導通状態とし、駆動用トランジスタ（Ｑ１）が非導通状態となるのを待ち、第３期間において、駆動用トランジスタ（Ｑ１）のゲート電位を変化させ、駆動用トランジスタ（Ｑ１）から電気光学素子（ＥＬ１）へ所望の電流が流れるよう駆動することを特徴とする表示装置（図１７）。
【０２５４】
上記（１）の構成により、電源配線（Ｖｎ，Ｖｐ）と電気光学素子（ＥＬ１，ＥＬ２）との間に駆動用トランジスタ（Ｑ１，Ｑ８）だけ配置することで、駆動用トランジスタの閾値電圧Ｖｔｈのばらつきを補償し、所望の電流を流すことができる。
【０２５５】
すなわち、上記構成では、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位を仮設定した後、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）をＯＮ状態とすることができる。このことで、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子（ドレイン端子またはソース端子）が第１コンデンサ（Ｃ１，Ｃ３）を通して接続することができる。
【０２５６】
そこで、第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位を制御し、電気光学素子（ＥＬ１，ＥＬ２）に逆電圧を印加することで、電気光学素子（ＥＬ１，ＥＬ２）から流れる電流を０にすることができる。また、この第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位を制御するとき、同時に駆動用トランジスタ（Ｑ１，Ｑ８）をＯＮ状態とすれば、第１コンデンサ（Ｃ１，Ｃ３）の他方端子から駆動用トランジスタ（Ｑ１，Ｑ８）を通して電荷が放出される。このことにより、第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位が変化するので、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位も変化する。このことにより、駆動用トランジスタ（Ｑ１，Ｑ８）はＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈとなる。
【０２５７】
なお、このとき、第２スイッチ用トランジスタ（Ｑ６，Ｑ１７）をＯＮ状態とし、ソース配線（Ｓｊ）から第２コンデンサ（Ｃ２，Ｃ４）の他方端子に所望の電位を与えておくことができる。そして、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）をＯＦＦ状態とした後、第２コンデンサ（Ｃ２，Ｃ４）の他方端子の電位を変化させることで、駆動用トランジスタ（Ｑ１，Ｑ８）の閾値電圧Ｖｔｈに依らず、その電位変化に対応した電流を流すことができる。
【産業上の利用可能性】
【０２５８】
本発明は、以上のように、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができるという効果を奏する。それゆえ、本発明は、有機ＥＬ素子等の電気光学素子の配置面積を増やして電気光学素子の発光輝度を高めたり、トランジスタとしてアモルファスシリコンＴＦＴを用いる場合（この場合、電源配線と電気光学素子との間に介在するトランジスタは、ゲート幅が大きくなり、広い設置面積を要する）に、有効である。したがって、本発明は、特に、アモルファスシリコンＴＦＴを用いた表示装置、高輝度の表示装置、画素サイズの小さい表示装置などにおいて、低消費電力で輝度むらの少ない表示を実現する技術として利用できる。
【図面の簡単な説明】
【０２５９】
【図１】本発明の第１の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図２】本発明の第１〜４、６の実施の形態に係る表示装置の構成を示すブロック図である。
【図３】図１の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図４】図１の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図５】本発明の第２の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図６】図５の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図７】図５の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図８】本発明の第３の実施の形態に係る表示装置に用いられる画素回路の一例の構成を示す回路図である。
【図９】図８の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１０】本発明の第４の実施の形態に係る表示装置に用いられる画素回路の一例の構成を示す回路図である。
【図１１】図１０の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１２】本発明の第４の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図１３】本発明の第５の実施の形態に係る表示装置の構成を示すブロック図である。
【図１４】本発明の第５の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図１５】図１４の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１６】図１４の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図１７】本発明の第６の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図１８】図１７の画素回路の各配線データを示すタイミング図である。
【図１９】図１７の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図２０】本発明の第３の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図２１】本発明の第６の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図２２】従来の表示装置における画素回路の一例を示す回路図である。
【図２３】図２２の画素回路の各配線データを示すタイミング図である。
【図２４】従来の表示装置における画素回路の他の例を示す回路図である。
【図２５】図２４の画素回路の各配線データを示すタイミング図である。
【符号の説明】
【０２６０】
１，１０ 表示装置
２，８ ソースドライバ回路（電位制御手段）
３，３Ａ ゲートドライバ回路
４ シフトレジスタ回路
５ レジスタ回路
６ ラッチ回路
７ Ｄ／Ａ回路
９ サンプルホールド回路
Ａｉｊ，Ａｉｊ２，Ａｉｊ３，Ａｉｊ３’，Ａｉｊ４，
Ａｉｊ４’，Ａｉｊ５，Ａｉｊ６，Ａｉｊ６’ 画素回路
ＥＬ１，ＥＬ２ 有機ＥＬ素子（電気光学素子）
Ｃ１，Ｃ３ コンデンサ（第１コンデンサ）
Ｃ２，Ｃ４ コンデンサ（第２コンデンサ）
Ｃ５ コンデンサ（第３コンデンサ）
Ｑ１，Ｑ８ 駆動用トランジスタ
Ｑ２，Ｑ９，Ｑ１４ スイッチ用トランジスタ（第３スイッチ用トランジスタ）
Ｑ３，Ｑ１０，Ｑ１５ スイッチ用トランジスタ（第１スイッチ用トランジスタ）
Ｑ４，Ｑ１１，Ｑ１６ スイッチ用トランジスタ
（第５スイッチ用トランジスタ、電位制御手段）
Ｑ５，Ｑ７，Ｑ１２ スイッチ用トランジスタ（第４スイッチ用トランジスタ）
Ｑ６，Ｑ１３，Ｑ１７ スイッチ用トランジスタ（第２スイッチ用トランジスタ）
Ｑ１８ スイッチ用トランジスタ（第３スイッチ用トランジスタ）
Ｑ１９ スイッチ用トランジスタ
Ｑ２０ スイッチ用トランジスタ
Ｓｊ ソース配線
Ｇｉ ゲート配線
Ｃｉ 制御配線（電位制御手段）
Ｒｉ 制御配線
Ｗｉ 制御配線
Ｐｉ 制御配線（電位制御手段）
Ｖｃｏｍ 共通電極
Ｖｅ，Ｖｆ 電位配線（所定電位配線）
Ｖｎ，Ｖｐ 電源配線
Ｖｈ 電位配線
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に、有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイであり、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。
【０００３】
この有機ＥＬディスプレイの画素回路の構成として、非特許文献１に示された画素回路の構成を図２２に示す。
【０００４】
図２２に示す画素回路は、６つのｐ型ＴＦＴ：Ｍ１〜Ｍ６、１つのコンデンサＣ１、および有機発光ダイオード（有機ＥＬ）ＯＬＥＤから構成される。電源配線ＶＤＤ（電源電位ＶＤＤが付与されている）と共通陰極（ＧＮＤライン）との間には、ＴＦＴ：Ｍ５，Ｍ１，Ｍ６、および有機発光ダイオードＯＬＥＤが直列に接続されている。駆動用ＴＦＴ：Ｍ１のゲート端子とドレイン端子との間にはスイッチ用ＴＦＴ：Ｍ３が配置されている。駆動用ＴＦＴ：Ｍ１のゲート端子と電源配線ＶＤＤとの間にはコンデンサＣ１が配置され、駆動用ＴＦＴ：Ｍ１のゲート端子と電位配線ＶＩとの間にはスイッチ用ＴＦＴ：Ｍ４が配置されている。駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］との間にはスイッチ用ＴＦＴ：Ｍ２が接続されている。
【０００５】
これらＴＦＴ：Ｍ５，Ｍ６のゲート端子には制御配線ｅｍ［ｎ］が接続され、ＴＦＴ：Ｍ２，Ｍ３のゲート端子にはゲート配線ｓｃａｎ［ｎ］が接続され、ＴＦＴ：Ｍ４のゲート端子にはゲート配線ｓｃａｎ［ｎ−１］が接続されている。これら制御配線ｅｍ［ｎ］、およびゲート配線ｓｃａｎ［ｎ−１］，ｓｃａｎ［ｎ］の電位を表すタイミングチャートを図２３に示す。
【０００６】
この画素構成では、第１期間において制御配線ｅｍ［ｎ］の電位がＨｉｇｈとなり、スイッチ用ＴＦＴ：Ｍ５，Ｍ６がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ−１］の電位がＬｏｗとなり、スイッチ用ＴＦＴ：Ｍ４がＯＮ状態となる。なお、このとき、ゲート配線ｓｃａｎ［ｎ］の電位がＨｉｇｈ状態なので、スイッチ用ＴＦＴ：Ｍ２，Ｍ３はＯＦＦ状態のままである。
【０００７】
この結果、駆動用ＴＦＴ：Ｍ１のゲート電位は、電位ＶＩとなる。そしてこの電位ＶＩは、駆動用ＴＦＴ：Ｍ１がＯＮ状態となる電位に設定されている。
【０００８】
第２期間においてゲート配線ｓｃａｎ［ｎ−１］の電位がＨｉｇｈとなり、スイッチ用ＴＦＴ：Ｍ４がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ］の電位がＬｏｗとなり、スイッチ用ＴＦＴ：Ｍ２，Ｍ３がＯＮ状態となる。
【０００９】
この結果、駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］とが短絡され、データ配線ｄａｔａ［ｍ］から駆動用ＴＦＴ：Ｍ１のゲート端子に向け電流が流れる。そこで、このデータ配線ｄａｔａ［ｍ］の電位をＶｄａとすれば、駆動用ＴＦＴ：Ｍ１のゲート電位は、その電位Ｖｄａから閾値電圧Ｖｔｈ（Ｖｔｈ＜０とする）だけ低い電位（Ｖｄａ＋Ｖｔｈ）となり、駆動用ＴＦＴ：Ｍ１はＯＦＦ状態となる。
【００１０】
その後、第３期間となり、ゲート配線ｓｃａｎ［ｎ］をＨｉｇｈとし、スイッチ用ＴＦＴ：Ｍ２，Ｍ３をＯＦＦ状態とする。そして、制御配線ｅｍ［ｎ］をＬｏｗとしてスイッチ用ＴＦＴ：Ｍ５，Ｍ６をＯＮ状態とする。
【００１１】
この結果、駆動用ＴＦＴ：Ｍ１のゲート・ソース間電位は、Ｖｄａ＋Ｖｔｈ−ＶＤＤとなる。したがって、駆動用ＴＦＴ：Ｍ１の閾値電圧Ｖｔｈに依らず、電源配線ＶＤＤとデータ配線ｄａｔａ［ｍ］との電位差（Ｖｄａ−ＶＤＤ）に依り、駆動用ＴＦＴ：Ｍ１を流れる電流が決まる。
【００１２】
このように、図２２に示す画素回路を用いることで、駆動用ＴＦＴ：Ｍ１の閾値電圧に依らず、駆動用ＴＦＴ：Ｍ１の出力電流値を設定することができる。
【００１３】
また、この有機ＥＬディスプレイの別の画素回路の構成として、非特許文献２に示された回路の構成を図２４に示す。
【００１４】
図２４に示す画素回路は、３つのｐ型ＴＦＴ：Ｔ１〜Ｔ３、２つのｎ型ＴＦＴ：Ｔ４，Ｔ５、１つのコンデンサＣｓｔ、および有機発光ダイオードＯＬＥＤから構成される。電源配線ＶＤＤ（電源電位ＶＤＤが付与されている）と共通陰極（ＧＮＤライン）との間には、ＴＦＴ：Ｔ１，Ｔ４および有機発光ダイオードＯＬＥＤが直列に接続されている。駆動用ＴＦＴ：Ｔ１のゲート端子とドレイン端子との間には、スイッチ用ＴＦＴ：Ｔ２が配置されている。駆動用ＴＦＴ：Ｔ１のゲート端子とデータ配線ｄａｔａ［ｍ］との間には、コンデンサＣｓｔおよびスイッチ用ＴＦＴ：Ｔ３が直列に接続されている。また、スイッチ用ＴＦＴ：Ｔ３とコンデンサＣｓｔとが接続する点と、電位配線Ｖｓｕｓとの間には、スイッチ用ＴＦＴ：Ｔ５が配置されている。
【００１５】
これらＴＦＴ：Ｔ２〜Ｔ５のゲート端子には、ゲート配線ｓｃａｎ［ｎ］が接続されている。これらゲート配線ｓｃａｎ［ｎ］の電位のタイミングチャートを図２５に示す。
【００１６】
この画素構成では、ゲート配線ｓｃａｎ［ｎ］の電位がＬｏｗとなる選択期間において、スイッチ用ＴＦＴ：Ｔ２，Ｔ３がＯＮ状態となり、スイッチ用ＴＦＴ：Ｔ４，Ｔ５がＯＦＦ状態となる。
【００１７】
この結果、駆動用ＴＦＴ：Ｔ１のゲート電位は、ソース電位ＶＤＤから閾値電圧Ｖｔｈ（Ｖｔｈ＜０とする）だけ低い電位ＶＤＤ＋Ｖｔｈとなる。また、コンデンサＣｓｔの他方端子（スイッチ用ＴＦＴ：Ｔ３側の端子）の電位は、データ配線ｄａｔａ［ｍ］の電位Ｖｄａとなる。
【００１８】
その後、ゲート配線ｓｃａｎ［ｎ］の電位がＨｉｇｈとなる非選択期間において、スイッチ用ＴＦＴ：Ｔ２，Ｔ３がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｔ４，Ｔ５がＯＮ状態となる。この結果、コンデンサＣｓｔの他方端子の電位は、ＶｄａからＶｓｕｓに変化する。また、その電位変化につられて、駆動用ＴＦＴ：Ｔ１のゲート電位もＶｓｕｓ−Ｖｄａ＋ＶＤＤ＋Ｖｔｈに変化する。
【００１９】
その結果、駆動用ＴＦＴ：Ｔ１のゲート・ソース間電圧は、Ｖｓｕｓ−Ｖｄａ＋Ｖｔｈとなる。したがって、駆動用ＴＦＴ：Ｔ１の閾値電圧Ｖｔｈに依らず、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］の電位差に依り、駆動用ＴＦＴ：Ｔ１を流れる電流が決まる。
【００２０】
このように、図２５に示す画素回路を用いても、駆動用ＴＦＴ：Ｔ１の閾値電圧に依らず、駆動用ＴＦＴ：Ｔ１の出力電流値を設定できる。
【非特許文献１】S.M.Choi, et al.、“A Self-compensated Voltage Programming Pixel Structure for Active-Matrix Organic Light Emitting Diodes”、IDW'03、pp.535-538（学会開催２００３年１２月３日）
【非特許文献２】Sang-Moo Choi, et al.、“P-11: An Improved Voltage Programmed Pixel Structture for Large Size and High Resolution AM-OLED Displays”、SID 04 Digest、pp.260-263（学会開催２００４年５月２５日）
【非特許文献３】半導体エネルギー研究所、“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”、SID'00 Digest、pp.924-927（２０００年公開）
【非特許文献４】半導体エネルギー研究所、“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”、AM-LCD 2000 、pp.25-28（２０００年公開）
【非特許文献５】半導体エネルギー研究所、“Polymer Light-Emitting Diodes for use in Flat panel Display”、AM-LCD 2001、pp.211-214（２００１年公開）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述したように、図２２または図２４に示す画素回路を用いれば、駆動用ＴＦＴの閾値電圧に依らず、所望の電流を有機ＥＬ（有機発光ダイオードＯＬＥＤ）に与えることができる。
【００２２】
しかし、図２２の画素回路では、電源配線ＶＤＤと有機発光ダイオードＯＬＥＤとの間に３つのＴＦＴ：Ｍ５，Ｍ１，Ｍ６が配置されている。、
このうちスイッチ用ＴＦＴ：Ｍ５，Ｍ６は、上記第３期間（非選択期間）においてソース・ドレイン間の電圧降下が小さくなるようゲート幅を大きくする必要がある。
【００２３】
これは、以下の理由による。すなわち、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間の電圧降下が発生すると、その電圧降下分（Ｖｄｓ）だけ駆動用ＴＦＴ：Ｍ１のソース・ドレイン間電圧Ｖｓｄが小さくなる。そのため、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間の電圧降下が大きいと、駆動用ＴＦＴ：Ｍ１が飽和領域（Ｖｓｇ−Ｖｔｈ＜Ｖｓｄ；Ｖｓｇはソース・ゲート間電圧）から外れて線形領域（Ｖｓｇ−Ｖｔｈ≧Ｖｓｄ）で動作する危険がある。もし駆動用ＴＦＴ：Ｍ１が線形領域で動作すると、駆動用ＴＦＴ：Ｍ１を流れる電流がソース・ドレイン間電圧Ｖｓｄの影響を大きく受けるので、電源配線ＶＤＤとデータ配線ｄａｔａ［ｍ］との電位差だけで駆動用ＴＦＴ：Ｍ１を流れる電流を決めることができなくなる。このため、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のドレイン・ソース間電圧降下の分Ｖｄｓだけ電源電圧ＶＤＤを高くする必要があり、その分消費電力が大きくなるという問題が発生する。この問題の発生を防止するためには、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のゲート幅を大きくして、スイッチ用ＴＦＴ：Ｍ５，Ｍ６のソース・ドレイン間の電圧降下を小さくすることが必要なのである。
【００２４】
これは、図２４の画素回路でも同様である。電源配線ＶＤＤと有機発光ダイオードＯＬＥＤとの間には、２つのＴＦＴ：Ｔ１，Ｔ４が配置されている。
【００２５】
スイッチ用ＴＦＴ：Ｔ４も、上記同様、非選択期間においてソース・ドレイン間の電圧降下が小さくなるようゲート幅を大きくする必要がある。
【００２６】
以上のように、図２２および図２４に示す画素回路では、消費電力を小さくするためには、ゲート幅の大きいスイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）を用いる必要があり、それゆえにスイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）の配置面積（スイッチ用ＴＦＴを配置する為の面積）が大きくなる。このため、画素当たりのＴＦＴやコンデンサの数を減らしたとしても、上記スイッチ用ＴＦＴ（Ｍ５，Ｍ６、または、Ｔ４）の配置面積が大きいために、必要な素子を画素に配置できない場合が発生する。これは、特に、有機発光ダイオードＯＬＥＤの電流発光効率が悪い場合や、有機発光ダイオードＯＬＥＤの発光輝度を高くしたい場合、ＴＦＴとしてポリシリコンＴＦＴやＣＧシリコンＴＦＴの代わりにアモルファスシリコンＴＦＴを用いる場合に、問題となる。
【００２７】
本発明は、上記従来の問題に鑑みなされたものであり、その目的は、有機ＥＬなどの電気光学素子と電源配線との間にスイッチ用ＴＦＴを配置することなく、駆動用トランジスタの閾値電圧のばらつきを補償して駆動用トランジスタを流れる電流値を設定することができ、その結果として、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができる表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の表示装置は、上記の課題を解決するために、マトリクス状に配置された複数の
電気光学素子と、該電気光学素子に流れる電流を制御する駆動用トランジスタと、電源電位を供給する電源配線と、表示データに応じた電位を供給するためのソース配線とを備え、上記駆動用トランジスタが、電気光学素子に接続された第１端子と、上記電源配線に接続された第２端子とを備える表示装置において、上記駆動用トランジスタの制御端子に一端が接続された第１コンデンサと、上記駆動用トランジスタの制御端子に一端が接続された第２コンデンサと、上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に接続され、上記駆動用トランジスタが導通している時に導通して第１コンデンサにの電荷を第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタと、上記第２コンデンサの他端とソース配線との間に接続され、ソース配線から第２コンデンサの他端への上記電位の供給を制御するための第２スイッチ用トランジスタとを備えることを特徴としている。
【００２９】
上記構成によれば、上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に、上記駆動用トランジスタが導通している時に導通して上記第１コンデンサの電荷を上記第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタを設けている。これにより、上記第１コンデンサが充電され、上記駆動用トランジスタが導通している状態で、第１スイッチ用トランジスタを導通させれば、上記第１コンデンサに蓄積された電荷が上記第１コンデンサの他端から上記駆動用トランジスタを通して電源配線に放出される。これにより、第１コンデンサの他端の電位が電源電位に近づくように変化する。それゆえ、第１コンデンサの一端の電位、すなわち駆動用トランジスタのゲート電位もその電位変化に伴って変化する。これにより、駆動用トランジスタはＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタのゲート・ソース間電圧は、駆動用トランジスタの閾値電圧に等しくなる。
【００３０】
第１スイッチ用トランジスタを導通させるときまでに、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から第２コンデンサの他端に所望の電位を与えておく。そして、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの他端の電位を所望の電位から変化させれば、駆動用トランジスタの閾値電圧に依らず、その電位変化に対応した電流を流すことができる。これにより、駆動用トランジスタの閾値電圧のばらつきに起因する輝度のむらが補償され、輝度のむらのない表示を行うことができる。
【００３１】
したがって、上記構成によれば、電源配線と電気光学素子の間に駆動用トランジスタだけ配置することで、駆動用トランジスタの閾値電圧のばらつきを補償し、所望の電流を流すことができる。その結果、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができる。
【００３２】
上記構成では、例えば以下の方法で駆動用トランジスタを駆動し、駆動用トランジスタの閾値電圧のばらつきを補償することができる。
【００３３】
すなわち、まず、駆動用トランジスタのゲート電位を仮設定した後、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子（ドレイン端子またはソース端子）が第１コンデンサを通して接続する。そこで、第１コンデンサの他端の電位を制御し、電気光学素子に逆電圧を印加することで、電気光学素子から流れる電流を０とすることができる。
【００３４】
また、この第１コンデンサの他端の電位を制御するときに同時に駆動用トランジスタをＯＮ状態とすれば、第１コンデンサの電荷が第１コンデンサの他端から駆動用トランジスタを通して電源配線に放出される。このことにより、第１コンデンサの他端の電位が変化するので、駆動用トランジスタのゲート電位も変化する。このことにより、駆動用トランジスタはＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタのゲート・ソース間電圧は、駆動用トランジスタの閾値電圧となる。
【００３５】
第１スイッチ用トランジスタを導通させるときまでに、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から第２コンデンサの他端に所望の電位を与えておく。
【００３６】
そして、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの他端の電位を変化させる。これにより、駆動用トランジスタの閾値電圧に依らず、その電位変化に対応した電流を流すことができる。
【００３７】
なお、本発明の表示装置においては、電源配線と電気光学素子との間には、駆動用トランジスタ以外のトランジスタが配置されていないことが好ましい。電源配線と電気光学素子との間に駆動用トランジスタ以外の素子が配置されていてもよいが、電源配線と電気光学素子の間に駆動用トランジスタのみを配置した構成であれば、構成を簡素化できる。
【００３８】
本発明の表示装置は、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定する手段を備えることが好ましい。駆動用トランジスタのゲート電位を仮設定する手段を備える構成としては、駆動用トランジスタのゲート端子と電位配線との間にスイッチ用トランジスタを配置し、第１スイッチ用トランジスタをＯＮ状態とする前にこのスイッチ用トランジスタをする構成等が考えられる。
【００３９】
しかし、新たに電位配線を設けずとも、以下の２つの構成を用いれば、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定することができる。
【００４０】
上記手段を備える第１の構成は、上記構成の表示装置において、上記駆動用トランジスタの制御端子と第１端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備える構成である。
【００４１】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタのゲート電位を駆動用トランジスタがＯＮ状態となる電位に設定することができる。その後、第３スイッチ用トランジスタをＯＦＦ状態とし、第１スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタをＯＮ状態からＯＦＦ状態に変化させ、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００４２】
したがって、上記構成によれば、新たに電位配線を設けることなく、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定して、駆動用トランジスタの閾値電圧のばらつきを補償することができる。それゆえ、新たに電位配線を設ける場合と比較して、電位配線を削減できる。
【００４３】
上記手段を備える第２の構成は、上記駆動用トランジスタの制御端子と第２端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備える構成である。
【００４４】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタのゲート電位を電源配線の電位に設定することができる。その後、第３スイッチ用トランジスタをＯＦＦ状態とし、第２スイッチ用トランジスタをＯＮ状態とすることで、第２コンデンサの第２端子の電位を変化させ、駆動用トランジスタをＯＮ状態とすることができる。そして、上記第１スイッチ用トランジスタをＯＮ状態とすることで、駆動用トランジスタをＯＮ状態からＯＦＦ状態に変化させ、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００４５】
したがって、上記構成によれば、新たに電位配線を設けることなく、第１スイッチ用トランジスタをＯＮ状態とする前に駆動用トランジスタのゲート電位を仮設定して、駆動用トランジスタの閾値電圧のばらつきを補償することができる。それゆえ、新たに電位配線を設ける場合と比較して、電位配線を削減できる。
【００４６】
また、本発明の表示装置は、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの第２端子の電位を変化させる手段を備えることが好ましい。第１スイッチ用トランジスタをＯＦＦ状態とした後、第２コンデンサの第２端子の電位を変化させる手段を備える構成としては、以下の２つの構成が好ましい。
【００４７】
上記手段を備える第１の構成は、上記第２コンデンサの他端と上記電源配線との間に接続され、上記第１スイッチ用トランジスタが導通する期間が終了した後に、上記第２コンデンサの他端に電源電位を付与するための第４スイッチ用トランジスタをさらに備える構成である。
【００４８】
上記構成によれば、第１スイッチ用トランジスタをＯＦＦ状態とした後、第２スイッチ用トランジスタをＯＦＦ状態として、第４スイッチ用トランジスタをＯＮ状態とすることができる。このことにより、第２コンデンサの第２端子の電位をソース配線の電位から電源配線の電位に変化させることができる。駆動用トランジスタのゲート端子の電位は、駆動用トランジスタの閾値電圧から第２コンデンサを通してその電位変化の分変化する。その結果、駆動用トランジスタの閾値電圧に依らず、所望の電流を電気光学素子に流すことができる。また、このときの駆動用トランジスタのゲート・ソース間電圧は、上記第２コンデンサを用いて保持できる。
【００４９】
上記手段を備える第２の構成は、上記駆動用トランジスタのゲート端子と上記電源配線との間に接続された第３コンデンサをさらに備える構成である。
【００５０】
上記構成によれば、第１スイッチ用トランジスタをＯＦＦ状態とした後、ソース配線の電位を変化させ、第２コンデンサの第２端子の電位を変化させることができる。このことにより、駆動用トランジスタのゲート端子の電位は駆動用トランジスタの閾値電圧からその分変化するので、駆動用トランジスタの閾値電圧に依らず、所望の電流を流すことができる。また、第２スイッチ用トランジスタをＯＦＦ状態とすることで、このときの第２コンデンサの第２端子の電位が保持される。また、駆動用トランジスタのゲート・ソース間電圧は、第３コンデンサを用いて保持される。また、非選択期間の間に、第２コンデンサの電荷は保持される。上記構成では、第１の構成と比較して制御配線数を削減することができる。
【００５１】
本発明の表示装置は、上記第１スイッチ用トランジスタが導通している時に上記電気光学素子に対して逆電圧が印加されるように上記第１コンデンサの他端の電位を制御するための電位制御手段をさらに備えることが好ましい。
【００５２】
上記構成によれば、上記第１スイッチ用トランジスタが導通している時に、電気光学素子に逆電圧を印加することで、電気光学素子から流れる電流を０とすることができる。その結果、上記第１コンデンサの電荷が上記電気光学素子を通して放出されることを防ぎ、上記第１コンデンサの電荷を駆動用トランジスタを通して放出させることができる。したがって、第１コンデンサの電荷を用いて駆動用トランジスタの閾値電圧のばらつきを補償することができる。
【００５３】
上記構成は、第２スイッチ用トランジスタをＯＮ状態とし、ソース配線から与える電位を変化させることで、上記第１コンデンサの他端の電位を制御し、電気光学素子に逆電圧が印加することでも実現可能である。
【００５４】
しかし、上記構成は、以下の構成によって実現することが好ましい。
【００５５】
すなわち、本発明の表示装置は、所定電位が付与された所定電位配線と、上記第１コンデンサの他端と上記所定電位配線との間に接続され、上記第１スイッチ用トランジスタが導通する前に所定電位配線から第１コンデンサの他端に所定電位を付与して第１コンデンサを充電するための第５スイッチ用トランジスタとをさらに備えることが好ましい。
【００５６】
上記構成によれば、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート・ソース間電圧を仮設定している間に、上記第５スイッチ用トランジスタをＯＮ状態とし、第１コンデンサの他端に所定電位を印加することができる。このことにより、第３スイッチ用トランジスタをＯＦＦ状態とし、第１スイッチ用トランジスタをＯＮ状態としたとき、第１コンデンサの他端が上記所定電位に設定され、駆動用トランジスタのゲート電位は先に仮設定された電位となる。そこで、この所定電位を駆動用トランジスタの第１端子に与えたとき、電気光学素子に逆電圧が印加されるようにこの所定電位を設定すれば、電気光学素子を流れる電流はほぼ０となる。
【００５７】
このとき、駆動用トランジスタをＯＮ状態としてやれば、第１コンデンサの他端から駆動用トランジスタを通して電荷が失われる。その結果、駆動用トランジスタのゲート電圧が変化し、駆動用トランジスタはＯＦＦ状態となる。このことにより、駆動用トランジスタのゲート・ソース間電圧を駆動用トランジスタの閾値電圧とすることができる。
【００５８】
そして、第２コンデンサの他端の電位を変化させることで、駆動用トランジスタの閾値電圧に依らず、所望の電流を流すことができる。
【００５９】
上記表示装置の駆動方法としては、以下の２つの駆動方法がより好ましい。
【００６０】
第１の駆動方法は、上記駆動用トランジスタのゲート端子と第１端子とを短絡させる第１のステップと、第１のステップの後、上記駆動用トランジスタのゲート端子と第１端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含む方法である。
【００６１】
上記駆動方法では、第１ステップにおいて、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子を短絡させる。このことで、駆動用トランジスタはＯＮ状態となる。
【００６２】
また、第１ステップの後の第２ステップにおいて、第３スイッチ用トランジスタをＯＦＦ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第１端子を開放し、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と第１端子は第１コンデンサを通して接続される。このとき、駆動用トランジスタのドレイン電位を、電気光学素子に逆電圧が印加されるように制御することができる。その結果、第１コンデンサの他端から駆動用トランジスタを通して電荷が放出される。この電荷放出は駆動用トランジスタがＯＦＦ状態となったとき終わるので、駆動用トランジスタのゲート・ソース間電圧は閾値電圧となる。
【００６３】
その後、第３ステップにおいて、駆動用トランジスタのゲート電位を変化させることで、駆動用トランジスタから電気光学素子へ流れる電流を、駆動用トランジスタの閾値電圧に依らず、そのゲート電圧の変化量に対応する電流値とすることができる。
【００６４】
第２の駆動方法は、上記駆動用トランジスタのゲート端子と第２端子とを短絡する第１のステップと、第１のステップの後、上記駆動用トランジスタのゲート端子と第２端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含む方法である。
【００６５】
上記駆動方法では、第１ステップにおいて、第３スイッチ用トランジスタをＯＮ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第２端子を短絡させる。このことで、駆動用トランジスタはＯＦＦ状態となる。
【００６６】
また、第１ステップの後の第２ステップにおいて、第３スイッチ用トランジスタをＯＦＦ状態とし、駆動用トランジスタのゲート端子と駆動用トランジスタの第２端子を開放し、第１スイッチ用トランジスタをＯＮ状態とする。このことで、駆動用トランジスタのゲート端子と第１端子とは第１コンデンサを通して接続される。そこで、ソース配線の電位を変化させる等することにより駆動用トランジスタのゲート電位を変化させ、駆動用トランジスタをＯＮ状態とすることができる。このとき、駆動用トランジスタの第１端子の電位も変化するので、電気光学素子に逆電圧が印加される。その結果、第１コンデンサの他端から駆動用トランジスタを通して電荷が放出される。この電荷の放出は、駆動用トランジスタがＯＦＦ状態となったとき終わるので、駆動用トランジスタのゲート・ソース間電圧は閾値電圧となる。
【００６７】
その結果、第２ステップの後の第３ステップにおいて、駆動用トランジスタのゲート電位を変化させることで、駆動用トランジスタから電気光学素子へ流れる電流を、駆動用トランジスタの閾値電圧に依らず、そのゲート電圧の変化量に対応する電流値とすることができる。
【発明の効果】
【００６８】
以上のように、本発明によれば、電源配線と電気光学素子の間に駆動用トランジスタ以外のトランジスタを配置することなく、駆動用トランジスタの閾値電圧のばらつきを補償し、所望の電流を流すことができ、その結果、輝度のむらを低減することができる。
【００６９】
したがって、本発明によれば、従来例に見られた駆動用トランジスタを流れる電流を通すためのスイッチ用トランジスタが不要となる。上記スイッチ用トランジスタは、上記電流を流すために必要なだけ大きなゲート電極幅を必要とするので、画素に配置する電気光学素子の面積を圧迫する、画素サイズを小さくできない等の問題を発生させる。また、上記スイッチ用トランジスタのゲート電極幅を小さくすれば、消費電力が増大する。
【００７０】
しかし、本発明によれば、上記スイッチ用トランジスタが不要となるので、トランジスタの設置面積を削減でき、その結果、画素に配置する電気光学素子の面積を広くでき、また、画素サイズを小さくできるという効果が得られる。特に、上記トランジスタをアモルファスシリコンで形成する場合、そのスイッチ用トランジスタのゲート電極幅は、他のスイッチ用トランジスタの１０倍以上となる。このため、数個位トランジスタが増えたとしても、上記スイッチ用トランジスタを削減することが有効である。
【００７１】
また、本発明によれば、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタのソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００７２】
本発明の実施の形態の幾つかについて図１ないし図２１に基づいて以下に説明する。
【００７３】
以下の各実施形態では、主として表示装置の画素回路を構成する駆動用トランジスタおよびスイッチ用トランジスタとしてＣＧ（Continuous Grain；連続粒界）シリコンＴＦＴを用いた場合について説明する。ここで、ＣＧシリコンＴＦＴの構成としては、例えば非特許文献３に発表されている構成を採用できる。ＣＧシリコンＴＦＴの製造プロセスとしては、例えば特許文献４に発表されている製造プロセスを採用できる。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは、何れも公知であるため、ここではその詳細な説明は省略する。なお、駆動用トランジスタやスイッチ用トランジスタ（スイッチング素子）として、低温ポリシリコンＴＦＴやアモルファスシリコンＴＦＴを用いることもできる。
【００７４】
また、以下の各実施形態で電気光学素子として用いる有機ＥＬ素子についても、公知であり、その構成として例えば非特許文献５に発表されている構成を採用できるので、ここでは、その詳細な説明は省略する。
【００７５】
〔実施の形態１〕
本発明の実施の一形態に係る表示装置について、図１ないし図４に基づいて説明すれば、以下の通りである。
【００７６】
図２に示すように、本実施の形態の表示装置１は、マトリクス状に配置された複数の画素回路Ａｉｊ（ｉ＝１，２，…，ｎ；ｊ＝１，２，…，ｍ；ｍおよびｎは２以上の整数）と、画素回路Ａｉｊに接続された複数のゲート配線Ｇｉと、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の制御配線ＣＴＲＬｉと、これらゲート配線Ｇｉおよび制御配線ＣＴＲＬｉと交差するように配置され、かつ画素回路Ａｉｊに接続された複数のソース配線Ｓｊと、ゲート配線Ｇｉを駆動（制御）するゲートドライバ回路（駆動回路）３と、ソース配線Ｓｊを駆動（制御）するソースドライバ回路２と、図示しないコントロール回路とを有している。図２では、ＣＴＲＬｉを１本の制御配線として簡略化して示しているが、制御配線ＣＴＲＬｉは、４本の制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉで構成されている。
【００７７】
各画素回路Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉとが交差する領域に対応してマトリックス状に配置されている。画素回路Ａｉｊは、図示しないガラス基板やシリコン基板等の基板上に形成されている。
【００７８】
また、ソースドライバ回路２は、ｍビットのシフトレジスタ４、ｍ×６ビットのレジスタ５、ｍ×６ビットのラッチ回路６、およびｍ個の６ビットのＤ／Ａ（デジタル−アナログ）変換回路７から構成される。
【００７９】
すなわち、ソースドライバ回路２には、コントロール回路からｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力される。そのスタートパルスＳＰは、コントロール回路から供給されるクロックｃｌｋに従ってシフトレジスタ４内を転送され、それと同時に、シフトレジスタ４の各出力段からレジスタ５にタイミングパルスＳＳＰとして出力される。ｍ×６ビットのレジスタ５は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰに従って、コントロール回路から入力された６ビットのデータ（映像データ）Ｄｘを、入力データに対応するソース配線Ｓｊと（ラッチ回路６およびＤ／Ａ変換回路７を介して）接続された位置に保持する。ラッチ回路６は、この保持されたｍ×６ビットのデータをラッチパルスＬＰに同期したタイミングで取り込み、Ｄ／Ａ変換回路７へ出力する。各Ｄ／Ａ変換回路７は、ラッチ回路６から入力された６ビットのデータに対応したデータ電位Ｖｄａをソース配線Ｓｊへ出力する。
【００８０】
このように、本実施の形態のソースドライバ回路２は、液晶ディスプレイで用いられている通常のソースドライバＩＣ（集積回路）と同様な構成をとる。
【００８１】
また、ゲートドライバ回路３は、図示しないシフトレジスタ回路とバッファ回路とから構成される。ゲートドライバ回路３は、クロックｙｃｋに従って、入力されたスタートパルスＹＩ（制御配線ＣＴＲＬｉを制御するためのもの）を図示しないシフトレジスタ内で転送し、タイミング信号との論理演算を行うことで、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬｉで必要な電圧に対応したタイミング信号を生成させる。そして、ゲートドライバ回路３は、この生成したタイミング信号を、バッファ回路を通して増幅し、増幅したタイミング信号を、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬｉ（制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉ）へ、それらで必要な電圧として供給する。また、図２には示していないが、表示装置１は、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の電位配線Ｖｅを備えている（図１参照）。電位配線Ｖｅには、図示しない電源から定電位Ｖｅが付与されている。また、図２には示していないが、表示装置１は、ソース配線Ｓｊと並行して設けられ、かつ画素回路Ａｉｊに接続された複数の電源配線Ｖｎを備えている（図１参照）。電源配線Ｖｎには、定電位（電源電位）Ｖｎが付与されている。また、各画素回路Ａｉｊは、共通電極Ｖｃｏｍに接続されている。この共通電極Ｖｃｏｍには、電源電位Ｖｎに対して所定の電位差を有する定電位Ｖｃｏｍが付与されている。
【００８２】
なお、ソースドライバ回路２およびゲートドライバ回路３は、表示装置１全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊが形成されている基板と同じ基板上に、ＣＧシリコンＴＦＴを用いて、全部もしくは一部形成されることが好ましい。ただし、上記の効果は得られないが、ソースドライバ回路２およびゲートドライバ回路３の一部または全部を画素回路Ａｉｊが形成されている基板と別の基板上にＩＣとして形成し、画素回路Ａｉｊと外部接続しても構わない。例えば、ガラス基板にＩＣを直接接合させるＣＯＧ（Chip On Grass）でソースドライバ回路２およびゲートドライバ回路３を形成してもよい。また、ソースドライバ回路２およびゲートドライバ回路３をフレキシブル基板上にＩＣとして配置し、このフレキシブル基板を、画素回路Ａｉｊが形成されている基板上の入出力端子に接合させてもよい。
【００８３】
本実施の形態の画素回路Ａｉｊの構成を図１に示す。
【００８４】
この画素回路Ａｉｊは、有機ＥＬ素子（電気光学素子）ＥＬ１、ｎ型ＴＦＴである駆動用トランジスタＱ１、ｎ型ＴＦＴであるスイッチ用トランジスタＱ２〜Ｑ６（第１〜５スイッチ用トランジスタ）、およびコンデンサＣ１・Ｃ２（第１および第２のコンデンサ）を備えている。
【００８５】
有機ＥＬ素子ＥＬ１は、図示しないが、その陽極としてＩＴＯ（酸化インジウム錫）等からなる透明電極を備え、陰極として共通電極Ｖｃｏｍ（Ｃａ／Ａｌ合金等）を備えている。有機ＥＬ素子ＥＬ１は、電源配線Ｖｎと共通電極Ｖｃｏｍとの間を駆動用トランジスタＱ１を介して流れる電流によって駆動される。
【００８６】
有機ＥＬ素子ＥＬ１と電源配線Ｖｎとの間には、駆動用トランジスタＱ１だけが配置されている。駆動用トランジスタＱ１は、そのドレイン端子（第１端子）が有機ＥＬ素子ＥＬ１に、そのソース端子（第２端子）が電源配線Ｖｎにそれぞれ接続されている。駆動用トランジスタＱ１は、そのゲート端子（制御端子）にコンデンサＣ２から供給される、データ電位Ｖｄａに対応した電位（映像データに対応する電位）に応じて有機ＥＬ素子ＥＬ１への電流の供給を制御するものである。
【００８７】
この駆動用トランジスタＱ１のゲート端子には、コンデンサＣ１（第１コンデンサ）の一方端子とコンデンサＣ２（第２コンデンサ）の一方端子とが接続されている。コンデンサＣ１・Ｃ２は、駆動用トランジスタ１１のゲート端子とソース端子との間の電位差を保持する機能を有する。コンデンサＣ２は、データ電位Ｖｄａに対応した電荷を保持すると共に、保持した電荷を駆動用トランジスタＱ１のゲート端子に供給することで、データ電位Ｖｄａに対応した電位を駆動用トランジスタＱ１のゲート端子に供給するものである。
【００８８】
駆動用トランジスタＱ１のドレイン端子（第１端子）とコンデンサＣ１の他方端子との間には、スイッチ用トランジスタＱ３（第１スイッチ用トランジスタ）が配置されている。すなわち、駆動用トランジスタＱ１のドレイン端子とコンデンサＣ１の他方端子とが、スイッチ用トランジスタＱ３を介して接続されている。スイッチ用トランジスタＱ３のゲート端子には、制御配線Ｗｉが接続されている。スイッチ用トランジスタＱ３は、制御配線Ｗｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ３は、駆動用トランジスタＱ１が導通している時に導通し、コンデンサＣ１に蓄積された電荷をコンデンサＣ１の他方端子から駆動用トランジスタＱ１を通して放出させるためのものである。
【００８９】
コンデンサＣ２の他方端子（駆動用トランジスタＱ１のゲート端子と接続されている端子と反対側の端子）とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ６が配置されている。すなわち、コンデンサＣ２の他方端子とソース配線Ｓｊとが、スイッチ用トランジスタＱ６を介して接続されている。スイッチ用トランジスタＱ６のゲート端子には、ゲート配線Ｇｉが接続されている。スイッチ用トランジスタＱ６は、ゲート配線Ｇｉに供給された走査信号によって導通が制御される。スイッチ用トランジスタＱ６は、導通時に、ソース配線Ｓｊに供給されたデータ電位ＶｄａをコンデンサＣ２へ出力してコンデンサＣ２の他方端子に保持させる。これにより、データ電位Ｖｄａを画素回路Ａｉｊに書き込むことができる。したがって、スイッチ用トランジスタＱ６は、ソース配線ＳｊからコンデンサＣ２の他方端子へのデータ電位Ｖｄａの供給を制御する機能を持つ。
【００９０】
また、駆動用トランジスタＱ１のゲート端子と、駆動用トランジスタＱ１のドレイン端子との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ２が配置されている。すなわち、駆動用トランジスタＱ１のゲート端子とドレイン端子とが、スイッチ用トランジスタＱ２を介して接続されている。スイッチ用トランジスタＱ２のゲート端子には、制御配線Ｃｉが接続されている。スイッチ用トランジスタＱ２は、制御配線Ｃｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ２は、スイッチ用トランジスタＱ３が導通する前に導通し、駆動用トランジスタＱ１のゲート端子とドレイン端子とを短絡させるものである。これにより、スイッチ用トランジスタＱ２は、スイッチ用トランジスタＱ３が導通する前に、駆動用トランジスタＱ１のゲート端子に共通電極Ｖｃｏｍの定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧（閾値電圧Ｖｔｈより大きい）を付与し、駆動用トランジスタＱ１を導通させる。
【００９１】
コンデンサＣ２の他方端子と電源配線Ｖｎとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５が配置されている。すなわち、コンデンサＣ２の他方端子と電源配線Ｖｎとが、スイッチ用トランジスタＱ５を介して接続されている。スイッチ用トランジスタＱ５のゲート端子には、制御配線Ｒｉが接続されている。スイッチ用トランジスタＱ５は、制御配線Ｒｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ５は、スイッチ用トランジスタＱ３が導通する期間が終了した後に導通して、コンデンサＣ２の他方端子に電源電位を付与することで、コンデンサＣ２の他方端子の電位を電源電位Ｖｎに初期化するものである。
【００９２】
コンデンサＣ１の他方端子（駆動用トランジスタＱ１のゲート端子と接続されている端子と反対側の端子）と電位配線Ｖｅとの間には、スイッチ用トランジスタ（第５スイッチ用トランジスタ）Ｑ４が配置されている。すなわち、コンデンサＣ１の他方端子と電位配線Ｖｅとが、スイッチ用トランジスタＱ４を介して接続されている。スイッチ用トランジスタＱ４のゲート端子には、制御配線Ｐｉが接続されている。スイッチ用トランジスタＱ４は、制御配線Ｐｉに供給された電位によって導通が制御される。スイッチ用トランジスタＱ４は、スイッチ用トランジスタＱ３が導通する前に導通して、電位配線ＶｅからコンデンサＣ１の他方端子に定電位Ｖｅを付与してコンデンサＣ１を充電させるものである。また、電位配線Ｖｅおよびスイッチ用トランジスタＱ４は、スイッチ用トランジスタＱ３が導通している時に有機ＥＬ素子ＥＬ１に対して逆電圧が印加されるようにコンデンサＣ１の他方端子の電位を制御するための電位制御手段として機能する。
【００９３】
なお、図１の画素回路Ａｉｊでは、駆動用トランジスタＱ１およびスイッチ用トランジスタＱ２〜Ｑ６は全て、ｎ型ＴＦＴであるので、アモルファスシリコンで形成することも可能である。
【００９４】
次に、この画素回路Ａｉｊの駆動方法について説明する。図３に、この画素回路Ａｉｊにおける、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、６）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを示す。図３において、横軸で示す時間軸は、選択期間の１／１６の時間ｔ１を単位として示している。時間０〜１６ｔ１が、画素回路Ａｉｊの選択期間である。制御配線Ｒｉ，Ｃｉ，Ｗｉ，Ｐｉの電位およびゲート配線Ｇｉの電位は、ＧＨ（Ｈｉｇｈ）またはＧＬ（Ｌｏｗ）に制御されるものとする。ＧＨ（Ｈｉｇｈ）およびＧＬ（Ｌｏｗ）はそれぞれ、対応するｎ型のスイッチ用トランジスタ（Ｑ５、Ｑ２、Ｑ３、Ｑ４、またはＱ６）をＯＮ状態（導通状態）およびＯＦＦ状態（非導通状態）とする電位である。
【００９５】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【００９６】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とする。
【００９７】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖαが付与される。この電圧Ｖαは閾値電圧（閾値電位）Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【００９８】
また、それと同時（時間２ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ４，Ｑ６をＯＮ状態とする。これにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与され、コンデンサＣ２の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これらにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に、電圧Ｖαとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【００９９】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＬとし、スイッチ用トランジスタＱ２をＯＦＦ状態として、駆動用トランジスタＱ１のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ１およびＣ２の電荷は一旦保持されるので、時間４ｔ１〜時間５ｔ１には、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位に保持される。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０１００】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、定電位Ｖｅ＞定電位Ｖｃｏｍとしたことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。また、このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０１０１】
さらに、時間７ｔ１で制御配線Ｐｉの電位をＧＬとし、スイッチ用トランジスタＱ４をＯＦＦ状態として、コンデンサＣ１の他方端子と電位配線Ｖｅとを開放する（コンデンサＣ１の他方端子と電位配線Ｖｅとの接続を遮断する）。このとき、駆動用トランジスタＱ１はＯＮ状態であるので、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１０２】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１０３】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＨとし、スイッチ用トランジスタＱ５をＯＮ状態とする。この結果、コンデンサＣ２の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０１０４】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０１０５】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１０６】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｎ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｎ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１０７】
このように、本実施の形態に係る画素回路Ａｉｊを用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与えるデータ電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０１０８】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図４に示す。図４には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される走査信号の電位、および、６）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０１０９】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｄａ＝−２Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図４において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に０．２８Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に２．１４Ｖ）で、移動度μが最小である場合に対応する。
【０１１０】
図４のシミュレーション結果は、図３において時間ｔ１を４［μｓ］とした場合にほぼ対応する。図４のシミュレーション結果において、時間１６．５［μｓ］〜５６［μｓ］にかけての期間（図３の時間４ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．２８Ｖに向けて、条件（２）では２．１４Ｖに向けて変化している。
【０１１１】
そして、制御配線Ｗｉの電位をＧＬとした後、ゲート配線Ｇｉの電位をＬｏｗとし、次いで、制御配線Ｒｉの電位をＨｉｇｈとする。この結果、図４の時間６０［μｓ］以降（図３の時間１５ｔ１以降に対応）に示されているように、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値に依らずほぼ一定の値となる。
【０１１２】
すなわち、図４では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−１．１０μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．９５μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．１６
となる。したがって、駆動用トランジスタＱ１を流れる電流のばらつきは、駆動用トランジスタＱ１の移動度のばらつき（最大で１．４倍程度）程度にまで抑制される。
【０１１３】
このように本実施形態の画素回路Ａｉｊを用いれば、駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行い、駆動用トランジスタＱ１を流れる電流のばらつきを抑制できる。それゆえ、輝度のむらのない表示を行うことができる。しかも、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴをなくすことができる。これにより、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタＱ１のソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化することができる。
【０１１４】
また、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴは、通常、ゲート幅の大きなＴＦＴである。本実施形態の画素回路Ａｉｊでは、そのスイッチ用ＴＦＴが無くなる分、画素に配置する電気光学素子（有機ＥＬ素子ＥＬ１）の面積を広くしたり、画素サイズを小さくしたりできる。特に、上記スイッチ用ＴＦＴをアモルファスシリコンで形成する場合、そのゲート電極幅は他のスイッチ用トランジスタの１０倍以上となる。そのため、従来技術の画素回路に対して数個位トランジスタやコンデンサが増えても、上記スイッチ用ＴＦＴをなくすことができれば、上記の効果があることは明らかである。
【０１１５】
〔実施の形態２〕
実施の形態１の画素回路Ａｉｊでは、ゲート配線Ｇｉと制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉ、電位配線Ｖｄとが存在し、水平方向の配線が合計６本存在する。これら配線のうち、電位配線Ｖｅは、上下の画素回路（例えば画素回路Ａｉｊと画素回路Ａ（ｉ＋１）ｊ）で共有することもできるが、ゲート配線Ｇｉおよび制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉは、上下の画素で共有することはできない。
【０１１６】
このように１画素当たりの制御配線数が増えると、その配線を通すための場所が必要となるので、その分、画素における電気光学素子を配置する領域の面積が狭くなったり、画素サイズを小さくできくなったりする。
【０１１７】
そこで、本発明の他の実施の形態として、実施の形態１の画素回路Ａｉｊにおける上記制御配線Ｐｉ，Ｗｉ，Ｒｉ，Ｃｉの数を１本減らすことができる画素回路の構成について、図５ないし図７に基づいて説明する。なお、説明の便宜上、前記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１１８】
本実施形態に係る表示装置が備える画素回路Ａｉｊ２の構成を図５に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ２を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ２以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｐｉへ電位を出力する部分を取り除いたものである。
【０１１９】
本実施の形態の画素回路Ａｉｊ２は、図１の画素回路Ａｉｊにおける制御配線Ｐｉを無くし、スイッチ用トランジスタＱ４のゲート端子を制御配線Ｃｉに接続した構成を備えている。すなわち、本実施の形態の画素回路Ａｉｊ２は、スイッチ用トランジスタＱ２およびスイッチ用トランジスタＱ４の制御信号を同一にする、すなわち、スイッチ用トランジスタＱ４の制御信号としてスイッチ用トランジスタＱ２の制御信号を用いた構成である。本実施の形態の画素回路Ａｉｊ２は、上述した相違点以外は、図１の画素回路Ａｉｊと同一の構成を備えているので、その説明は省略する。
【０１２０】
次に、この画素回路Ａｉｊ２の駆動方法について説明する。図６に、この画素回路Ａｉｊ２における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ２の選択期間である。
【０１２１】
本実施形態の画素回路Ａｉｊ２において、各スイッチ用トランジスタＱ２〜Ｑ６のゲート電位が変化するタイミングは、実施の形態１の画素回路Ａｉｊと同一である。
【０１２２】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【０１２３】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とする。
【０１２４】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２およびＱ４をＯＮ状態とする。スイッチ用トランジスタＱ２がＯＮ状態となることにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍがから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖα付与される。この電圧Ｖαは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。また、スイッチ用トランジスタＱ４がＯＮ状態となることにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与される。これにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に充電される。
【０１２５】
また、それと同時（時間２ｔ１）に、ゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ６をＯＮ状態とする。これにより、コンデンサＣ２の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これにより、電圧Ｖαとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【０１２６】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＬとする。これにより、スイッチ用トランジスタＱ２がＯＦＦ状態となり、駆動用トランジスタＱ１のゲート端子とドレイン端子とが開放される。また、同時に、スイッチ用トランジスタＱ４がＯＦＦ状態となり、コンデンサＣ１の他方端子と電位配線Ｖｅとが開放される。このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０１２７】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、有機ＥＬ素子ＥＬ１に逆電圧を印加したことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。
【０１２８】
また、このとき、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１２９】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０１３０】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＨとし、スイッチ用トランジスタＱ５をＯＮ状態とする。この結果、コンデンサＣ２の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０１３１】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０１３２】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１３３】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｎ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｎ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１３４】
このように、本実施の形態に係る画素回路Ａｉｊ２を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０１３５】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図７に示す。図７には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０１３６】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｄａ＝−３Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図７において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に１．２５Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に３．０６Ｖ）で、移動度μが最小である場合に対応する。
【０１３７】
図７のシミュレーション結果は、図６において時間ｔ１を８［μｓ］とした場合にほぼ対応する。図７のシミュレーション結果において、時間１６．５［μｓ］〜１１２［μｓ］にかけての期間（図６の時間２ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）で１．２５Ｖ、条件（２）で３．０６Ｖに向けて変化している。
【０１３８】
そして、制御配線Ｗｉの電位をＧＬとした後、時間１１２［μｓ］（図３の時間１４ｔ１に対応）でゲート配線Ｇｉの電位をＬｏｗとし、次いで、時間１２１［μｓ］（図３の時間１５ｔ１に対応）で、制御配線Ｒｉの電位をＨｉｇｈとする。その結果、図７の時間１２１［μｓ］以降（図６の時間１５ｔ１以降に対応）で示されているように、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値に依らずほぼ一定の値となる。
【０１３９】
すなわち、図７では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．８３μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．６０μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．３８
となる。駆動用トランジスタＱ１を流れる電流のばらつきは、実施の形態１と比べると大きくなっているが、駆動用トランジスタＱ１の移動度のばらつき（最大で１．４倍程度）程度のばらつき程度で済む。
【０１４０】
このように、図５に示す画素回路Ａｉｊ２を用いれば、制御配線数を減らすことができる。それゆえ、制御配線数の減少分だけ画素回路に配置する電気光学素子の面積を広くしたり、画素サイズを小さくしたりすることができる。
【０１４１】
なお、本実施形態の画素回路Ａｉｊでは、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを十分に補償するために、以下の関係
Ｃ１＞ＥＬ１
（ＥＬ１は有機ＥＬ素子ＥＬ１のキャパシタンス）
を満たすキャパシタンスＣ１を持つコンデンサＣ１を用いることが好ましい。
【０１４２】
〔実施の形態３〕
実施の形態１に係る図１の画素回路Ａｉｊ、および実施の形態２に係る図５の画素回路Ａｉｊ２では、駆動用トランジスタおよびスイッチ用トランジスタを、全てアモルファスシリコンＴＦＴでも作れるように、ｎ型ＴＦＴだけで構成している。
【０１４３】
しかし、駆動用トランジスタおよびスイッチ用トランジスタとして低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いるのであれば、駆動用トランジスタおよびスイッチ用トランジスタとしてｐ型ＴＦＴも利用できる。
【０１４４】
スイッチ用トランジスタの一部にｐ型ＴＦＴを利用した場合、全てのスイッチ用トランジスタをｎ型だけで構成した場合と比較して、１画素当たりの制御配線数を減らすことができる。すなわち、例えば、図１の画素回路Ａｉｊまたは図５の画素回路Ａｉｊ２において、ｎ型のスイッチ用トランジスタＱ５をｐ型のスイッチ用トランジスタＱ７に置き換え、そのスイッチ用トランジスタＱ７のゲート端子にゲート配線Ｇｉを繋ぐことで、制御配線Ｒｉを無くすことができる。
【０１４５】
そこで、本発明のさらに他の実施の形態に係る画素回路として、実施の形態１の画素回路Ａｉｊにおける制御配線Ｒｉを無くした画素回路について、図８、図９、および図２０に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１および２にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１４６】
図８に示すように、本実施形態に係る画素回路Ａｉｊ３は、図１の画素回路Ａｉｊにおいて、ｎ型のスイッチ用トランジスタＱ５をｐ型のスイッチ用トランジスタＱ７に置き換え、そのスイッチ用トランジスタＱ７のゲート端子にゲート配線Ｇｉを繋ぐことで、制御配線Ｒｉを無くした構成である。
【０１４７】
本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ３を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ３以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｒｉへ電位を出力する部分を取り除いたものである。
【０１４８】
次に、この画素回路Ａｉｊ３の駆動方法について説明する。図９に、この画素回路Ａｉｊ３における、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ３の選択期間である。
【０１４９】
画素回路Ａｉｊ３における駆動タイミング（制御信号をスイッチ用トランジスタＱ２〜Ｑ６に出力するタイミング）は、図９に示すようになる。この駆動タイミングは、単に図３に示す制御信号の波形から制御配線Ｒｉの電位（制御信号Ｒｉ）の波形が無くなっただけである。
【０１５０】
すなわち、画素回路Ａｉｊ３における各スイッチ用トランジスタ（Ｑ２〜Ｑ４・Ｑ６・Ｑ７）の動作タイミングは、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ７）が導通する期間がｔ１〜１５ｔ１から２ｔ１〜１４ｔ１に変更されている点を除いて、実施の形態１の画素回路Ａｉｊと同一である。
【０１５１】
すなわち、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ５またはＱ７）は、実施の形態１に係る駆動方法では、スイッチ用トランジスタＱ２，Ｑ４，Ｑ６がＯＮ状態となる時（時間２ｔ１）より前にＯＦＦ状態となっていたのに対し、本実施形態に係る駆動方法では、スイッチ用トランジスタＱ２，Ｑ４，Ｑ６がＯＮ状態となると同時（時間２ｔ１）にＯＦＦ状態となる。また、コンデンサＣ２の他方端子と電源配線Ｖｎとの間に接続されたスイッチ用トランジスタ（Ｑ５またはＱ７）は、実施の形態１に係る駆動方法では、スイッチ用トランジスタＱ６がＯＦＦ状態となる時（時間１４ｔ１）より後にＯＮ状態となっていたのに対し、スイッチ用トランジスタＱ６がＯＦＦ状態となると同時（時間１４ｔ１）にＯＮ状態となる。
【０１５２】
他の動作タイミングおよび電位変化は、実施の形態１と同一であるので、詳しい説明は省略する。
【０１５３】
このように、スイッチ用トランジスタの一部をｐ型ＴＦＴとすることで、制御配線数を減らすことができる。それゆえ、制御配線数の減少分だけ画素回路に配置する電気光学素子の面積を広くしたり、画素サイズを小さくしたりすることができる。
【０１５４】
なお、以上の各実施の形態において、駆動用トランジスタＱ１のゲート端子とドレイン端子との間に配置されたスイッチ用トランジスタＱ２は、駆動用トランジスタＱ１をＯＮ状態とする役割を果たす。従って、以上の各実施の形態において、スイッチ用トランジスタＱ２の代わりに、上記第１スイッチ用トランジスタが導通する前に、駆動用トランジスタＱ１のゲート端子に対して駆動用トランジスタＱ１を導通させる電位を付与する導通電位付与手段を設けてもよい。例えば、図２０に示すように、スイッチ用トランジスタＱ２を設ける代わりに、電位配線（導通電位付与手段）Ｖｈと、駆動用トランジスタＱ１のゲート端子と電位配線Ｖｈとの間を接続するスイッチ用トランジスタ（導通電位付与手段）Ｑ１９とを設け、電位配線Ｖｈより、駆動用トランジスタＱ１がＯＮ状態となる電圧を駆動用トランジスタＱ１のゲート端子に与えてもよい。
【０１５５】
〔実施の形態４〕
実施の形態３では、画素回路を構成するトランジスタとして、ｎ型ＴＦＴに加えてｐ型ＴＦＴも併せて用いる場合を示した。
【０１５６】
しかし、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いる場合でも、トランジスタとしてｐ型ＴＦＴだけを用いて画素回路を構成できれば、トランジスタをリソグラフィで製造するのに必要なフォトマスクの枚数を減らすことができ、低コスト化できる。
【０１５７】
そこで、画素回路を構成するトランジスタとしてｐ型ＴＦＴだけを用いた、本発明のさらに他の実施の形態に係る表示装置の一例について、図１０ないし図１２に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１ないし３にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１５８】
本実施形態に係る画素回路Ａｉｊ４の構成を図１０に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ４を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ４以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３における出力電位の極性を反転させたものである。また、本実施形態に係る表示装置は、実施の形態１における電源配線Ｖｎに代えて、電源電位Ｖｐが付与された電源配線Ｖｐを備え、実施の形態１における電位配線Ｖｅに代えて、負の定電位Ｖｆが付与された電位配線Ｖｆを備えている。
【０１５９】
この画素回路Ａｉｊ４は、有機ＥＬ素子ＥＬ２（電気光学素子）、ｐ型ＴＦＴである駆動用トランジスタＱ８、ｐ型ＴＦＴであるスイッチ用トランジスタＱ９〜Ｑ１３（第１〜５スイッチ用トランジスタ）、およびコンデンサＣ３・Ｃ４（第１・２コンデンサ）を備えている。画素回路Ａｉｊは、駆動用トランジスタ１およびスイッチ用トランジスタＱ２〜Ｑ６を構成するＴＦＴをｎ型からｐ型に変更した以外は、実施の形態１の画素回路Ａｉｊと同一の構成を備えている。
【０１６０】
有機ＥＬ素子ＥＬ２は、有機ＥＬ素子ＥＬ１と同様の構成を備えているが、その共通電極Ｖｃｏｍには、負の定電位Ｖｃｏｍが付与されている。
【０１６１】
有機ＥＬ素子ＥＬ２と電源配線Ｖｐとの間には、駆動用トランジスタＱ８だけが配置されている。この駆動用トランジスタＱ８のゲート端子には、コンデンサＣ３（第１コンデンサ）の一方端子とコンデンサＣ４（第２コンデンサ）の一方端子とが接続されている。
【０１６２】
駆動用トランジスタＱ８のドレイン端子（第１端子）とコンデンサＣ３の他方端子との間には、スイッチ用トランジスタ（第１スイッチ用トランジスタ）Ｑ１０が配置されている。コンデンサＣ４の他方端子とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ１３が配置されている。また、駆動用トランジスタＱ８のゲート端子（制御端子）と、駆動用トランジスタＱ８のドレイン端子との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ９が配置されている。コンデンサＣ４の他方端子と電源配線Ｖｐとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ１２が配置されている。コンデンサＣ３の他方端子（第２端子）と電位配線Ｖｆの間には、スイッチ用トランジスタ（第５スイッチ用トランジスタ）Ｑ１１が配置されている。これらスイッチ用トランジスタＱ９〜Ｑ１３のゲート端子（制御端子）には、それぞれ制御配線Ｃｉ、Ｗｉ、Ｐｉ、Ｒｉ、およびゲート配線Ｇｉが接続されている。
【０１６３】
次に、この画素回路Ａｉｊの駆動方法について説明する。図１１に、この画素回路Ａｉｊ４における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）制御配線Ｐｉに供給される電位、５）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、６）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを示す。この駆動波形は、スイッチ用トランジスタがｎ型からｐ型になったのに合わせて、図３の駆動波形を極性反転させただけである。
【０１６４】
図１１において、時間０〜１６ｔ１が、画素回路Ａｉｊ４の選択期間である。ＧＨ（Ｈｉｇｈ）およびＧＬ（Ｌｏｗ）はそれぞれ、対応するｐ型のスイッチ用トランジスタ（Ｑ５、Ｑ２、Ｑ３、Ｑ４、またはＱ６）をＯＦＦ状態（非導通状態）およびＯＮ状態（導通状態）とする電位である。
【０１６５】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＨ（Ｌｏｗ）とし、スイッチ用トランジスタＱ１２をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ９〜Ｑ１１・Ｑ１３をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ３およびＣ４はそれ以前に設定された電位状態に保たれている。
【０１６６】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ１２をＯＦＦ状態とする。
【０１６７】
次に、時間２ｔ１で、制御配線Ｃｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ９をＯＮ状態とする。これにより、駆動用トランジスタＱ８のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ８のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ２を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップする分高い電圧Ｖβが付与される。この電圧Ｖβは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ８のゲート端子の電位は、駆動用トランジスタＱ８がＯＮ状態となる電位となる。この結果、電源配線Ｖｐから駆動用トランジスタＱ８および有機ＥＬ素子ＥＬ２を通して共通電極Ｖｃｏｍに電流が流れる。
【０１６８】
また、それと同時（時間２ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ１１，Ｑ１３をＯＮ状態とする。これにより、コンデンサＣ３の他方端子に電位配線Ｖｆより定電位Ｖｆが印加され、コンデンサＣ４の他方端子にソース配線Ｓｊよりデータ電位Ｖｄａが付与される。これらにより、定電位Ｖｆと電圧Ｖβとの電位差に対応する電荷がコンデンサＣ３に、電圧Ｖβとデータ電位Ｖｄａとの電位差に対応する電荷がコンデンサＣ４に充電される。
【０１６９】
次に、時間４ｔ１で、制御配線Ｃｉの電位をＧＨとし、スイッチ用トランジスタＱ９をＯＦＦ状態として、駆動用トランジスタＱ８のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ３およびＣ４の電荷は一旦保持されるので時間４ｔ１〜時間５ｔ１には、駆動用トランジスタＱ８のゲート端子の電位は、駆動用トランジスタＱ８がＯＮ状態となる電位に保持される。この結果、電源配線Ｖｐから有機ＥＬ素子ＥＬ２および駆動用トランジスタＱ８を通して共通電極Ｖｃｏｍに電流が流れる。
【０１７０】
そして、時間５ｔ１で、制御配線Ｗｉの電位をＧＬとして、スイッチ用トランジスタＱ１０をＯＮ状態として、駆動用トランジスタＱ８のドレイン端子と第１コンデンサＣ３の他方端子とを短絡させる。これにより、駆動用トランジスタＱ８のドレイン端子の電位は定電位Ｖｆとなる。定電位Ｖｆ＜定電位Ｖｃｏｍとするので、駆動用トランジスタＱ８のドレイン端子の電位は定電位Ｖｆとなることにより、有機ＥＬ素子ＥＬ２に逆電圧が印加され、有機ＥＬ素子ＥＬ２を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ２は消灯する。このように、定電位Ｖｆ＜定電位Ｖｃｏｍとしたことで、コンデンサＣ３の電荷が有機ＥＬ素子ＥＬ２を通して放電されることを回避できる。その結果、時間５ｔ１以降の期間に、コンデンサＣ３の電荷は駆動用トランジスタＱ８を通して放電される。また、このとき、駆動用トランジスタＱ８のゲート端子の電位（コンデンサＣ３およびコンデンサＣ４の一方端子の電位）は維持されるので、駆動用トランジスタＱ８は導通状態となる。
【０１７１】
さらに、時間７ｔ１で制御配線Ｐｉの電位をＧＨとし、スイッチ用トランジスタＱ１１をＯＦＦ状態として、コンデンサＣ３の他方端子と電位配線Ｖｆとを開放する（コンデンサＣ３の他方端子と電位配線Ｖｆとの接続を遮断する）。このとき、駆動用トランジスタＱ８はＯＮ状態であるので、コンデンサＣ３およびコンデンサＣ４に蓄積された電荷は、コンデンサＣ３の他方端子から駆動用トランジスタＱ８のドレイン・ソース間を通して電源配線Ｖｐへと放出され、失われる。これにより、コンデンサＣ３の他方端子の電位（駆動用トランジスタＱ８のドレイン端子の電位）、および、コンデンサＣ３の一方端子の電位（駆動用トランジスタＱ８のゲート端子の電位）は、電源配線Ｖｐの電位（電源電位）Ｖｐに近づいていく。そして、駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ（この閾値電圧Ｖｔｈは負の値）に等しくなったとき、駆動用トランジスタＱ８はＯＦＦ状態となる。これにより、駆動用トランジスタＱ８のゲート端子の電圧は、Ｖｐ＋Ｖｔｈとなる。
【０１７２】
この駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＨとし、スイッチ用トランジスタＱ１０をＯＦＦ状態とすることで、コンデンサＣ３，Ｃ４の電荷として保持される。したがって、このとき、駆動用トランジスタＱ８のゲート端子の電圧は、Ｖｐ＋Ｖｔｈとなる（但しＶｔｈ＜０）。
【０１７３】
さらに、時間１４ｔ１で、ゲート配線Ｇｉの電位をＧＨとし、スイッチ用トランジスタＱ１３をＯＦＦ状態とした後、時間１５ｔ１で、制御配線Ｒｉの電位をＧＬとし、スイッチ用トランジスタＱ１２をＯＮ状態とする。この結果、コンデンサＣ４の他方端子の電位はデータ電位Ｖｄａから電源電位Ｖｐに変化する。これに伴って、駆動用トランジスタＱ８のゲート端子の電圧は、コンデンサＣ４の他方端子の電位変化分だけ変化し、Ｖｐ＋Ｖｔｈ＋Ｖｐ−Ｖｄａとなる。したがって、駆動用トランジスタＱ８のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｐ−Ｖｄａとなる。
【０１７４】
そこで、Ｖｐ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｐより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ８はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ２は発光する。逆に、Ｖｐ−Ｖｄａ＞０となるデータ電位Ｖｄａが、すなわち電源電位Ｖｐより低いデータ電位Ｖｄａがをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ８はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ２が発光しない。
【０１７５】
なお、｜Ｖｓｇ−Ｖｔｈ｜＜｜Ｖｄｓ｜であれば、駆動用トランジスタＱ８は飽和領域で動作するので、駆動用トランジスタＱ８を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０１７６】
そして、駆動用トランジスタＱ８のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖｐ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ８を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖｐ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきに起因する、有機ＥＬ素子ＥＬ２から駆動用トランジスタＱ８に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ２の輝度は、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０１７７】
このように、本実施の形態に係る画素回路Ａｉｊ４を用いれば、駆動用トランジスタＱ８の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位Ｖｄａにより、有機ＥＬ素子ＥＬ２の発光電流を制御することができる。
【０１７８】
このように、スイッチ用トランジスタおよび駆動用トランジスタを全てｐ型ＴＦＴとすることで、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いる場合でも低コスト化できるという効果が得られる。
【０１７９】
また、ｎ型ＴＦＴも使えるなら、図１０の画素回路Ａｉｊ４におけるｐ型ＴＦＴであるスイッチ用トランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１３を、ｎ型ＴＦＴであるトランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１７に置き換えてもよい。さらに、スイッチ用トランジスタＱ１２のゲート端子をゲート配線Ｇｉに接続し、制御配線Ｒｉを廃止してもよい。
【０１８０】
すなわち、本実施形態に係る画素回路は、図１２に示すように、図１０の画素回路Ａｉｊ４におけるスイッチ用トランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１３を、ｎ型ＴＦＴであるトランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１７に置き換え、スイッチ用トランジスタＱ１２のゲート端子をゲート配線Ｇｉに接続し、制御配線Ｒｉを廃止した構成の画素回路Ａｉｊ４’であってもよい。
【０１８１】
別の見方をすれば、画素回路Ａｉｊ４’は、ｎ型ＴＦＴである駆動用トランジスタＱ１に代えてｐ型ＴＦＴである駆動用トランジスタＱ８を用いた以外は、図８に示す画素回路Ａｉｊ３と同一の構成を備えているものである。したがって、図１２に示す画素回路Ａｉｊ４’の駆動タイミングは、図９に示す駆動タイミングとすればよいので、その駆動タイミングの説明は省略する。
【０１８２】
以上、実施の形態１〜４で説明したように、本発明の画素回路に用いる駆動用トランジスタおよび複数のスイッチ用トランジスタは、全てｎ型であってもよく、一部がｎ型で残りがｐ型であってもよく、全てｐ型であってもよい。
【０１８３】
〔実施の形態５〕
実施の形態１の画素回路Ａｉｊでは、駆動用トランジスタＱ１のゲート・ソース間電圧を保持するためのコンデンサ（第２コンデンサ）Ｃ２を用いている。このコンデンサＣ２は、その他方端子にデータ電位Ｖｄａを保持するためのものであるので、コンデンサＣ２の他方端子を電源配線Ｖｎに接続するためのスイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５を用いていた。
【０１８４】
しかしながら、この構成では、画素回路Ａｉｊが非選択状態の時に、このスイッチ用トランジスタＱ５が常にＯＮ状態となるので、スイッチ用トランジスタＱ５のゲート端子にＯＮ電圧を印加し続けることになる。
【０１８５】
画素回路を構成するトランジスタをアモルファスシリコンＴＦＴで形成する場合、そのトランジスタのゲート端子にＯＮ電圧を印加し続けると、そのトランジスタの閾値のシフトが起きる。駆動用トランジスタＱ１は、その閾値のばらつきが補償されるので、その閾値のシフトは問題とならない。しかしながら、スイッチ用トランジスタＱ５は、その閾値のばらつきが補償されない。このため、スイッチ用トランジスタＱ５の閾値シフトによって、コンデンサＣ２の他方端子を電源配線Ｖｎに接続する部分のＯＮ抵抗（この場合にはスイッチ用トランジスタＱ５のＯＮ抵抗）が高くなり、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが変動する可能性がある。
【０１８６】
そこで、本発明のさらに他の実施の形態として、実施の形態１の画素回路Ａｉｊにおけるスイッチ用トランジスタＱ５を取り除いた画素回路について、図１３ないし図１６に基づいて説明する。なお、説明の便宜上、前記実施の形態１ないし４にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１８７】
図１４に示すように、本実施形態に係る画素回路Ａｉｊ５は、図１の画素回路Ａｉｊからスイッチ用トランジスタＱ５と制御配線Ｒｉとを取り除き、駆動用トランジスタＱ１のゲート端子と電源配線Ｖｎとの間にスイッチ用トランジスタＱ５に代えてコンデンサ（第３コンデンサ）Ｃ５を配置した構成である。なお、図１４に示す画素回路Ａｉｊ５が備えるコンデンサＣ５以外の素子は、図１の画素回路Ａｉｊと同様であるので、その説明は省略する。
【０１８８】
この画素回路Ａｉｊ５を駆動する駆動回路として、図２に示すゲートドライバ回路３およびソースドライバ回路２（ただし、ゲートドライバ回路３から制御配線Ｒｉへ電位を出力する部分を取り除く）を用いてもよいが、ここでは別の駆動回路を用いる場合を示す。
【０１８９】
図１３に示すように、本実施の形態の表示装置１０は、マトリクス状に配置された複数の画素回路Ａｉｊ５と、画素回路Ａｉｊ５に接続された複数のゲート配線Ｇｉと、ゲート配線Ｇｉと並行して設けられ、かつ画素回路Ａｉｊ５に接続された複数の制御配線ＣＴＲＬＡｉと、これらゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉと交差するように配置され、かつ画素回路Ａｉｊ５に接続された複数のソース配線Ｓｊと、ゲート配線Ｇｉを駆動（制御）するゲートドライバ回路（駆動回路）３Ａと、ソース配線Ｓｊを駆動（制御）するソースドライバ回路８と、図示しないコントロール回路とを有している。図１３では、制御配線ＣＴＲＬＡｉを１本の制御配線として簡略化して示しているが、制御配線ＣＴＲＬＡｉは、３本の制御配線Ｐｉ，Ｗｉ，Ｃｉで構成されている。
【０１９０】
各画素回路Ａｉｊ５は、ソース配線Ｓｊとゲート配線Ｇｉとが交差する領域に対応してマトリックス状に配置されている。画素回路Ａｉｊ５は、図示しないガラス基板やシリコン基板等の基板上に形成されている。
【０１９１】
また、ソースドライバ回路８は、ｍビットのシフトレジスタ４、およびｍ個のサンプルホールド回路９から構成される。
【０１９２】
すなわち、ソースドライバ回路８には、コントロール回路からｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力される。そのスタートパルスＳＰは、コントロール回路から供給されるクロックｃｌｋに従ってシフトレジスタ４内を転送され、それと同時に、シフトレジスタ４の各出力段からサンプルホールド回路９にタイミングパルスＳＳＰとして出力される。サンプルホールド回路９は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰに従って、コントロール回路からデータ電位（アナログ電圧信号）ＶｄａおよびＶａを取り込み、保持し、対応するソース配線Ｓｊへ出力する。ソースドライバ回路８は、選択期間のうち、駆動用トランジスタＱ１の閾値電圧のばらつき補償を行う期間（スイッチ用トランジスタＱ２，Ｑ４，Ｑ６をＯＮ状態としてから、スイッチ用トランジスタＱ３をＯＦＦ状態とするまでの期間；図１５におけるｔ１〜１２ｔ１に対応）およびその前後の期間（図１５における０〜ｔ１および１２ｔ１〜１３ｔ１に対応）にデータ電位Ｖａを出力し、その後の期間にはデータ電位Ｖｄａを出力する。データ電位Ｖａは定電圧である。データ電位Ｖｄａは、表示データに応じて、有機ＥＬ素子ＥＬ１の点灯時と消灯時とで異なる電位となる。
【０１９３】
このように、本発明の表示装置に用いるソースドライバ回路は、ポリシリコンＴＦＴ液晶ディスプレイ等に用いられるソースドライバ回路と同様な構成のソースドライバ回路８であってもよく、図２に示す構成である必要はない。
【０１９４】
また、ゲートドライバ回路３Ａは、実施の形態１に係るゲートドライバ回路３から制御配線Ｒｉへ電位を出力する部分を取り除いたものである。すなわち、ゲートドライバ回路３Ａは、図示しないシフトレジスタ回路とバッファ回路とから構成される。ゲートドライバ回路３Ａは、クロックｙｃｋに従って、入力されたスタートパルスＹＩを図示しないシフトレジスタ内で転送し、タイミング信号との論理演算を行うことで、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉで必要な電圧に対応したタイミング信号を生成させる。そして、ゲートドライバ回路３Ａは、この生成したタイミング信号を、バッファ回路を通して増幅し、増幅したタイミング信号を、対応するゲート配線Ｇｉおよび制御配線ＣＴＲＬＡｉ（制御配線Ｐｉ，Ｗｉ，Ｃｉ）へ、それらで必要な電圧として供給する。また、図１３には示していないが、表示装置１０は、図２に示す表示装置１と同様に、電位配線Ｖｅ、電源配線Ｖｎ、および共通電極Ｖｃｏｍを備えている（図１４参照）。電位配線Ｖｅには、図示しない電源から定電位Ｖｅが付与されている。
【０１９５】
なお、ソースドライバ回路８およびゲートドライバ回路３Ａは、実施の形態１に係るソースドライバ回路２およびゲートドライバ回路３と同様に、種々の形態で形成することができる。
【０１９６】
次に、画素回路Ａｉｊ５の駆動方法について説明する。図１５に、この画素回路Ａｉｊ５における、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図１と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ５の選択期間である。
【０１９７】
時間０〜ｔ１の期間には、他の制御配線Ｃｉ，Ｗｉ，Ｐｉおよびゲート配線Ｇｉの電位がＧＬ（Ｌｏｗ）であり、スイッチ用トランジスタＱ２〜Ｑ４・Ｑ６をＯＦＦ状態となっている。
【０１９８】
本実施形態に係る駆動方法では、まず、時間ｔ１で、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ２をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とドレイン端子が短絡され、駆動用トランジスタＱ１のゲート端子およびドレイン端子に対して共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して定電位Ｖｃｏｍから有機ＥＬ素子ＥＬ１により電圧ドロップした電圧Ｖαが付与される。この定電位Ｖｃｏｍは閾値電圧Ｖｔｈより大きくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位となる。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０１９９】
また、それと同時（時間ｔ１）に、制御配線Ｐｉおよびゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ４，Ｑ６をＯＮ状態とする。これにより、コンデンサＣ１の他方端子に電位配線Ｖｅより定電位Ｖｅが付与され、コンデンサＣ２の他方端子にソース配線Ｓｊより、定電位であるデータ電位Ｖａが付与される。これらにより、定電位Ｖｅと電圧Ｖαとの電位差に対応する電荷がコンデンサＣ１に、電圧Ｖαとデータ電位Ｖａとの電位差に対応する電荷がコンデンサＣ２に充電される。
【０２００】
次に、時間３ｔ１で、制御配線Ｃｉの電位をＧＬとし、スイッチ用トランジスタＱ２をＯＦＦ状態として、駆動用トランジスタＱ１のゲート端子とドレイン端子とを開放する（ゲート端子とドレイン端子との接続を遮断する）。これにより、コンデンサＣ１およびＣ２の電荷は一旦保持されるので、時間３ｔ１〜時間４ｔ１には、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＮ状態となる電位に保持される。この結果、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れる。
【０２０１】
そして、時間４ｔ１で、制御配線Ｗｉの電位をＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態として、駆動用トランジスタＱ１のドレイン端子と第１コンデンサＣ１の他方端子とを短絡させる。これにより、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなる。定電位Ｖｅ＞定電位Ｖｃｏｍとするので、駆動用トランジスタＱ１のドレイン端子の電位は定電位Ｖｅとなることにより、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。したがって、有機ＥＬ素子ＥＬ１は消灯する。このように、有機ＥＬ素子ＥＬ１に逆電圧を印加したことで、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。その結果、時間４ｔ１以降の期間に、コンデンサＣ１の電荷は駆動用トランジスタＱ１を通して放電される。また、このとき、駆動用トランジスタＱ１のゲート端子の電位（コンデンサＣ１およびコンデンサＣ２の一方端子の電位）は維持されるので、駆動用トランジスタＱ１は導通状態となる。
【０２０２】
さらに、時間６ｔ１で制御配線Ｐｉの電位をＧＬとし、スイッチ用トランジスタＱ４をＯＦＦ状態として、コンデンサＣ１の他方端子と電位配線Ｖｅとを開放する（コンデンサＣ１の他方端子と電位配線Ｖｅとの接続を遮断する）。このとき、駆動用トランジスタＱ１はＯＮ状態であるので、コンデンサＣ１およびコンデンサＣ２に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して電源配線Ｖｎへと放出され、失われる。これにより、コンデンサＣ１の他方端子の電位（駆動用トランジスタＱ１のドレイン端子の電位）、および、コンデンサＣ１の一方端子の電位（駆動用トランジスタＱ１のゲート端子の電位）は、電源配線Ｖｎの電位（電源電位）Ｖｎに近づいていく。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２０３】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１２ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２０４】
さらに、時間１３ｔ１で、ソース配線Ｓｊの電位（データ電位）をＶａからＶｄａに変化させることで、コンデンサＣ２の他方端子の電位をＶａからＶｄａに変化させる。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化に対応して変化する。コンデンサＣ１の他方端子は開放されているので、コンデンサＣ２，Ｃ５でその電位変化が分配され、駆動用トランジスタＱ１のゲート電圧Ｖｇが
Ｖｇ＝（Ｃ２／（Ｃ２＋Ｃ５））（Ｖｄａ−Ｖａ）＋（Ｖｎ＋Ｖｔｈ）
となる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは
Ｖｇｓ＝Ｖｔｈ＋（Ｃ２／（Ｃ２＋Ｃ５））（Ｖｄａ−Ｖａ）となる。
【０２０５】
そこで、データ電位Ｖｄａを、Ｖａ＞Ｖｄａとなる電位、すなわち定電位Ｖａより低い電位とすれば、上記ゲート・ソース間電圧Ｖｇｓが、
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、有機ＥＬ素子ＥＬ１は発光しない。逆に、データ電位Ｖｄａを、Ｖａ＜Ｖｄａとなる電位、すなわち定電位Ｖａより高い電位とすれば、上記ゲート・ソース間電圧Ｖｇｓが、
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、有機ＥＬ素子ＥＬ１は、発光する。
【０２０６】
そのときの駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、時間１５ｔ１でゲート配線ＧｉをＧＬとし、スイッチ用トランジスタＱ６をＯＦＦ状態とすることで、コンデンサＣ１，Ｃ２，Ｃ５に保持される。それゆえ、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光している状態、あるいは有機ＥＬ素子ＥＬ１が発光していない状態が持続される。その後、コンデンサＣ１，Ｃ２，Ｃ５に蓄積された電荷は、次の選択期間まで保持される。
【０２０７】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０２０８】
そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈに依存することなく、Ｖａ−Ｖｄａだけ閾値電圧Ｖｔｈから変化した電位となる。これにより、駆動用トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧Ｖｔｈに依らず、Ｖａ−Ｖｄａに対応した電流値となる。そのため、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因する、駆動用トランジスタＱ１から有機ＥＬ素子ＥＬ１に流れる電流のばらつきが補償される。それゆえ、有機ＥＬ素子ＥＬ１の輝度は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきに起因するばらつきが補償された輝度となる。その結果、輝度のむらのない表示を行うことができる。
【０２０９】
このように、本実施の形態に係る画素回路Ａｉｊ５を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与える電位の変化Ｖａ−Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０２１０】
また、上述したように、スイッチ用トランジスタＱ５を用いることなくコンデンサＣ５を用いて駆動用トランジスタＱ１のゲート電位を保持させることで、画素回路を構成するトランジスタの閾値電圧のシフトが生じる場合（特に画素回路を構成するトランジスタをアモルファスシリコンＴＦＴで形成した場合）であっても、駆動用トランジスタＱ１のゲート電位、およびコンデンサＣ５の他方端子を電源配線Ｖｎに接続する部分のＯＮ抵抗が変動せず、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが変動しない。それゆえ、そのような場合であっても、輝度のばらつきを低減できる。
【０２１１】
次に、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図１６に示す。図１６には、１）制御配線Ｃｉに供給される電位、２）制御配線Ｗｉに供給される電位、３）制御配線Ｐｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０２１２】
このシミュレーション結果では、ＧＬ＝−５Ｖ、ＧＨ＝２１Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖａ＝−３Ｖ、Ｖｄａ＝０Ｖ、Ｖｅ＝１８Ｖ、Ｃ１＝５００ｆＦ、Ｃ２＝５００ｆＦとした。また、図１６において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝仮に０．６０Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝仮に２．４６Ｖ）で、移動度μが最小である場合に対応する。
【０２１３】
図１６のシミュレーション結果は、図１５において時間ｔ１を４［μｓ］とした場合にほぼ対応する。図１６のシミュレーション結果において、時間２８．５［μｓ］〜４８［μｓ］にかけての期間（図１５の時間７ｔ１〜１２ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．６０Ｖに向けて、条件（２）では２．４６Ｖに向けて変化している。
【０２１４】
そして、時間４８［μｓ］（図１５の時間１２ｔ１に対応）で制御配線ＷｉをＬｏｗとし、時間５２［μｓ］（図１５の時間１３ｔ１に対応）でソース配線Ｓｊの電位をＶａからＶｄａに変化させている。この結果、駆動用トランジスタＱ１のゲート電位Ｖｇも１．４５Ｖ程度変化する。その後、時間６０［μｓ］（図１５の時間１３ｔ１に対応）で、ゲート配線ＧｉをＬｏｗとする。その結果、時間５６．５［μｓ］（図１５の時間１４ｔ１に対応）以降で示されているように、駆動用トランジスタＱ１を流れる電流は、その閾値電圧に依らずほぼ一定の値となる。
【０２１５】
すなわち、図１６では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．８０μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．６７μＡとなる。したがって、駆動用トランジスタＱ１を流れる電流のばらつきは、その移動度のばらつき（最大で１．４倍程度）程度のばらつきで済む。
【０２１６】
このように、本実施形態に係る画素回路Ａｉｊ５を用いれば、駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行うことができる。駆動用トランジスタＱ１の閾値電圧のばらつきの補償を行い、駆動用トランジスタＱ１を流れる電流のばらつきを抑制できる。それゆえ、輝度のむらのない表示を行うことができる。しかも、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴをなくすことができる。これにより、上記スイッチ用ＴＦＴのソース・ドレイン間の電圧降下によって駆動用トランジスタＱ１のソース・ドレイン間電圧が降下することがなくなり、その分、電源電圧を低く抑えることができる。したがって、従来技術の画素回路と比較して、低消費電力化することができる。
【０２１７】
また、従来技術の画素回路に用いられていた、駆動用トランジスタＱ１と直列に繋がるスイッチ用ＴＦＴは、通常、ゲート幅の大きなＴＦＴである。本実施形態の画素回路Ａｉｊでは、そのスイッチ用ＴＦＴが無くなる分、画素に配置する電気光学素子（有機ＥＬ素子ＥＬ１）の面積を広くしたり、画素サイズを小さくしたりできる。特に、上記スイッチ用ＴＦＴをアモルファスシリコンで形成する場合、そのゲート電極幅は他のスイッチ用トランジスタの１０倍以上となる。そのため、従来技術の画素回路に対して数個位トランジスタやコンデンサが増えても、上記スイッチ用ＴＦＴをなくすことができれば、上記の効果があることは明らかである。
【０２１８】
〔実施の形態６〕
本発明のさらに他の実施の形態に係る表示装置について、図１７ないし図１９に基づいて以下に説明する。なお、説明の便宜上、前記実施の形態１ないし５にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０２１９】
本実施形態に係る画素回路Ａｉｊ６の構成を図１７に示す。本実施形態に係る表示装置は、図示しないが、この画素回路Ａｉｊ６を複数、マトリクス状に配置したものである。この表示装置における画素回路Ａｉｊ６以外の構成は、図２に示す実施の形態１の表示装置と同様であるので、その説明を省略する。ただし、本実施形態に係る表示装置は、実施の形態１におけるゲートドライバ回路３と異なる構成のゲートドライバ回路（図示しない）を備えている。このゲートドライバ回路は、ゲートドライバ回路３から、制御配線Ｐｉへ電位を出力する部分を取り除くと共に、制御配線Ｃｉ・Ｗｉへの電位を変化させるタイミングを変更したものである。また、本実施形態に係る表示装置は、実施の形態１におけるソースドライバ回路２と異なる構成のソースドライバ回路（図示しない）を備えている。このソースドライバ回路は、ソースドライバ回路２における出力電位を、スイッチ用トランジスタＱ１８がＯＦＦ状態となった直後にソース配線Ｓｊの電位をＶｘからＶｄａに変化させるようにしたものである。
【０２２０】
この画素回路Ａｉｊ６は、有機ＥＬ素子ＥＬ１（電気光学素子）、ｎ型ＴＦＴである駆動用トランジスタＱ１、ｎ型ＴＦＴであるスイッチ用トランジスタＱ３・Ｑ５・Ｑ６・Ｑ１８（第１〜４スイッチ用トランジスタ）、およびコンデンサＣ１・Ｃ２（第１・２コンデンサ）を備えている。
【０２２１】
有機ＥＬ素子ＥＬ１と電源配線Ｖｎとの間には、駆動用トランジスタＱ１だけが配置されている。この駆動用トランジスタＱ１のゲート端子には、コンデンサ（第１コンデンサ）Ｃ１の一方端子とコンデンサ（第２コンデンサ）Ｃ２の一方端子とが接続されている。
【０２２２】
駆動用トランジスタＱ１のドレイン端子（第１端子）とコンデンサＣ１の他方端子との間には、スイッチ用トランジスタ（第１スイッチ用トランジスタ）Ｑ３が配置されている。コンデンサＣ２の他方端子とソース配線Ｓｊとの間には、スイッチ用トランジスタ（第２スイッチ用トランジスタ）Ｑ６が配置されている。コンデンサＣ２の他方端子と電源配線Ｖｎとの間には、スイッチ用トランジスタ（第４スイッチ用トランジスタ）Ｑ５が配置されている。これらスイッチ用トランジスタＱ３，Ｑ５，Ｑ６のゲート端子には各々、制御配線Ｗｉ，Ｒｉ、ゲート配線Ｇｉが接続されている。
【０２２３】
また、駆動用トランジスタＱ１のゲート端子と、駆動用トランジスタＱ１のソース端子（第２端子）との間には、スイッチ用トランジスタ（第３スイッチ用トランジスタ）Ｑ１８が配置されている。スイッチ用トランジスタＱ１８は、スイッチ用トランジスタＱ３が導通する前に導通し、駆動用トランジスタＱ１のゲート端子とドレイン端子とを短絡させるものである。これにより、スイッチ用トランジスタＱ１８は、スイッチ用トランジスタＱ３が導通する前に、駆動用トランジスタＱ１のゲート端子に電源電位Ｖｅ（閾値電圧Ｖｔｈより小さい）を付与し、駆動用トランジスタＱ１を非導通にする。
【０２２４】
なお、図１７の画素回路Ａｉｊ６でも、駆動用トランジスタＱ１およびスイッチ用トランジスタＱ１８，Ｑ３，Ｑ５，Ｑ６は全て、ｎ型ＴＦＴなので、アモルファスシリコンで形成することも可能である。
【０２２５】
次に、この画素回路Ａｉｊ６の駆動方法について説明する。図１８に、この画素回路Ａｉｊ６における、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位の変化タイミングを図３と同様の形態で示す。時間０〜１６ｔ１が、画素回路Ａｉｊ６の選択期間である。
【０２２６】
本実施形態に係る駆動方法では、まず、時間０〜ｔ１の期間には、制御配線Ｒｉの電位をＧＬ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ５をＯＮ状態とする。また、この期間には、他の制御配線Ｃｉ，Ｗｉおよびゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ２・Ｑ３・Ｑ６をＯＦＦ状態とする。これにより、この期間の間、コンデンサＣ１およびＣ２はそれ以前に設定された電位状態に保たれている。
【０２２７】
次に、時間ｔ１で、制御配線Ｒｉの電位をＧＬ（Ｌｏｗ）とし、スイッチ用トランジスタＱ５をＯＦＦ状態とすると共に、制御配線Ｃｉの電位をＧＨ（Ｈｉｇｈ）とし、スイッチ用トランジスタＱ１８をＯＮ状態とする。これにより、駆動用トランジスタＱ１のゲート端子とソース端子が短絡され、駆動用トランジスタＱ１のゲート端子およびソース端子に対して電源配線Ｖｎから電源電位Ｖｎが付与される。この電源電位Ｖｃｏｍは閾値電圧Ｖｔｈより小さくなるように設定される。したがって、駆動用トランジスタＱ１のゲート端子の電位は、駆動用トランジスタＱ１がＯＦＦ状態となる電位となる。したがって、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１および駆動用トランジスタＱ１を通して電源配線Ｖｎに電流が流れない。
【０２２８】
また、時間２ｔ１で、制御配線ＷｉをＧＨとして、スイッチ用トランジスタＱ３をＯＮ状態とする。これにより、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して駆動用トランジスタＱ１のドレイン端子に電流が流れ込む。しかしながら、このとき、駆動用トランジスタＱ１はＯＦＦ状態であるため、共通電極Ｖｃｏｍから有機ＥＬ素子ＥＬ１を通して流れ込んだ電流は行き場を失い、コンデンサＣ１の他方端子へと流れ込む。その携帯電話機２か、コンデンサＣ１の他方端子の電位は、定電位Ｖｃｏｍに近い値になる。
【０２２９】
また、同時（時間２ｔ１）に、ゲート配線ＧｉをＧＨとして、スイッチ用トランジスタＱ６をＯＮ状態とする。これにより、コンデンサＣ２の他方端子の電位は、ソース配線Ｓｊの電位Ｖｘとなる。
【０２３０】
次に、時間６ｔ１で、制御配線ＣｉをＧＬとして、スイッチ用トランジスタＱ１８をＯＦＦ状態とする。
【０２３１】
その後、時間７ｔ１で、ソース配線Ｓｊの電位をＶｘからＶｄａに変化させる。これにより、コンデンサＣ２の一方端子の電位、すなわち駆動用トランジスタＱ１のゲート端子の電位が、Ｖｄａ−Ｖｘ、上昇する。ここで、Ｖｄａ−Ｖｘ＞Ｖｔｈとすることで、駆動用トランジスタＱ１をＯＮ状態にすることができる。また、コンデンサＣ１の他方端子の電位も、Ｖｄａ−Ｖｘ、上昇するので、駆動用トランジスタＱ１のドレイン端子の電位は共通電極Ｖｃｏｍの電位Ｖｃｏｍより大きくなる。したがって、有機ＥＬ素子ＥＬ１に逆電圧が印加され、有機ＥＬ素子ＥＬ１を流れる電流は０となる。このように、有機ＥＬ素子ＥＬ１に逆電圧が印加されるようにソース配線Ｓｊの電位を制御したことで、有機ＥＬ素子ＥＬ１に電流が流れることを回避できる。その結果、時間７ｔ１以降の期間に、コンデンサＣ１の電荷が有機ＥＬ素子ＥＬ１を通して放電されることを回避できる。したがって、本実施形態では、ソースドライバ回路が、スイッチ用トランジスタＱ３が導通している時に有機ＥＬ素子ＥＬ１に対して逆電圧が印加されるようにコンデンサＣ１の他方端子の電位を制御するための電位制御手段として機能する。
【０２３２】
このようにして駆動用トランジスタＱ１はＯＮ状態となるが、このとき、コンデンサＣ１の他方端子はスイッチ用トランジスタＱ３を介して駆動用トランジスタＱ１のドレイン端子に接続されている。そのため、コンデンサＣ１に蓄積された電荷は、コンデンサＣ１の他方端子から駆動用トランジスタＱ１のドレイン・ソース間を通して失われる。そして、駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈとなったとき、駆動用トランジスタＱ１はＯＦＦ状態となる。これにより、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２３３】
この駆動用トランジスタＱ１のゲート・ソース間電圧Ｖｇｓ（閾値電圧Ｖｔｈに等しい）は、時間１３ｔ１で、制御配線Ｗｉの電位をＧＬとし、スイッチ用トランジスタＱ３をＯＦＦ状態とすることで、コンデンサＣ１の電荷として保持される。したがって、このとき、駆動用トランジスタＱ１のゲート端子の電圧は、Ｖｎ＋Ｖｔｈとなる。
【０２３４】
さらに、時間１４ｔ１でゲート配線ＧｉのＧＬとして、時間１５ｔ１で制御配線ＲｉをＧＨとする。これにより、スイッチ用トランジスタＱ６がＯＦＦ状態となり、スイッチ用トランジスタＱ５がＯＮ状態となる。この結果、コンデンサＣ２の他方端子の電位は、データ電位Ｖｄａから電源電位Ｖｎに変化する。これに伴って、駆動用トランジスタＱ１のゲート端子の電圧は、コンデンサＣ２の他方端子の電位変化分だけ変化し、Ｖｎ＋Ｖｔｈ＋Ｖｎ−Ｖｄａとなる。したがって、駆動用トランジスタＱ１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋Ｖｎ−Ｖｄａとなる。
【０２３５】
そこで、Ｖｎ−Ｖｄａ＜０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより高いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＜Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＦＦ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１は発光しない。逆に、Ｖｎ−Ｖｄａ＞０となるデータ電位Ｖｄａ、すなわち電源電位Ｖｎより低いデータ電位Ｖｄａをソース配線Ｓｊに供給すれば、上記ゲート・ソース間電圧Ｖｇｓが
Ｖｇｓ＞Ｖｔｈ
となり、駆動用トランジスタＱ１はＯＮ状態となる。したがって、時間１５ｔ１以降、有機ＥＬ素子ＥＬ１が発光する。
【０２３６】
なお、Ｖｓｇ−Ｖｔｈ＜Ｖｄｓであれば、駆動用トランジスタＱ１は飽和領域で動作するので、駆動用トランジスタＱ１を流れる電流は上記ゲート・ソース間電圧Ｖｇｓにより決まる。
【０２３７】
このように、本実施の形態に係る画素回路Ａｉｊ６を用いれば、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償し、ソース配線Ｓｊに与えるデータ電位Ｖｄａにより、有機ＥＬ素子ＥＬ１の発光電流を制御することができる。
【０２３８】
そこで、ある有機ＥＬ素子ＥＬ１のＶ−Ｉ特性を用いて、駆動用トランジスタＱ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を図１９に示す。図１９には、１）制御配線Ｒｉに供給される電位、２）制御配線Ｃｉに供給される電位、３）制御配線Ｗｉに供給される電位、４）ゲート配線Ｇｉに供給される電位（走査信号の電位）、および、５）ソース配線Ｓｊに供給されるデータ電位も併せて示している。
【０２３９】
このシミュレーション結果では、ＧＬ＝−１０Ｖ、ＧＨ＝１６Ｖ、Ｖｃｏｍ＝１２Ｖ、Ｖｎ＝０Ｖ、Ｖｘ＝−６Ｖ、Ｖｄａ＝−１．５Ｖ、Ｃ１＝５ｐＦ、Ｃ２＝１ｐＦとした。また、図４において、（１）および（２）を付した電流（Ｉｄｓ）および電位（Ｖｇ，Ｖｄ）はそれぞれ、以下の条件（１）および（２）でのシミュレーション結果である。条件（１）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ）＝０．６７Ｖ）で、移動度μが最大である場合に対応する。条件（２）は、駆動用トランジスタＱ１の閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ）＝２．４１Ｖ）で、移動度μが最小である場合に対応する。
【０２４０】
図１９のシミュレーション結果は、図１８において時間ｔ１を８［μｓ］とした場合にほぼ対応する。図１９のシミュレーション結果において、時間４８［μｓ］〜１１２［μｓ］にかけての期間（図１８の時間６ｔ１〜１４ｔ１に対応）が、駆動用トランジスタＱ１の閾値電圧Ｖｔｈのばらつきを補償する期間となっている。この間、駆動用トランジスタＱ１のゲート電位Ｖｇは、閾値電圧Ｖｔｈに向けて、すなわち、条件（１）では０．６７Ｖに向けて、条件（２）では２．４１Ｖに向けて変化している。
【０２４１】
その後、ゲート配線ＧｉをＬｏｗとし、制御配線ＲｉをＨｉｇｈとする。その結果、時間１２０．５［μｓ］（図１８の時間１５ｔ１以降に対応）以降で示されているように、駆動用トランジスタＱ１を流れる電流は、その閾値電圧Ｖｔｈのばらつきを補償した値となる。
【０２４２】
すなわち、図１９では、条件（１）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（１）が、−０．６９μＡ、条件（２）に対応する、駆動用トランジスタＱ１を流れる電流Ｉｄｓ（２）が、−０．４１μＡとなる。したがって、これら電流の比は、
Ｉｄｓ（１）／Ｉｄｓ（２）≒１．６８
となる。駆動用トランジスタＱ１を流れる電流のばらつきは、実施の形態１と比べると、大きくなっているが、閾値電圧Ｖｔｈのばらつきと比較すると小さく、閾値電圧Ｖｔｈのばらつきの補償がある程度できていると思われる。しかし、図１９の結果と図４の結果とを比較すれば明らかなように、本実施の形態の画素回路Ａｉｊ６よりも、実施の形態１〜５の画素回路の構成の方が、駆動用トランジスタＱ１の閾値特性のばらつきを補償する面では、有効である。
【０２４３】
なお、駆動用トランジスタＱ１のゲート端子とドレイン端子との間に配置されたスイッチ用トランジスタＱ１８は、駆動用トランジスタＱ１をＯＦＦ状態とする役割を果たす。従って、スイッチ用トランジスタＱ１８の代わりに、上記第１スイッチ用トランジスタが導通する前に、駆動用トランジスタＱ１のゲート端子に対して駆動用トランジスタＱ１を非導通とする電位を付与する非導通電位付与手段を設けてもよい。例えば、図２１に示すように、スイッチ用トランジスタＱ１８を設ける代わりに、電位配線（非導通電位付与手段）Ｖｈと、駆動用トランジスタＱ１のゲート端子と電位配線Ｖｈとの間を接続するスイッチ用トランジスタ（非導通電位付与手段）Ｑ２０とを設け、電位配線Ｖｈより、駆動用トランジスタＱ１がＯＦＦ状態となる電圧を駆動用トランジスタＱ１のゲート端子に与えてもよい。
【０２４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０２４５】
なお、本発明は、以下のようにも表現できる。
【０２４６】
（１）駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を電気光学素子（ＥＬ１，ＥＬ２）に接続し、第２端子を電源配線（Ｖｎ，Ｖｐ）に接続した表示装置であって、上記駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子に第１コンデンサ（Ｃ１，Ｃ３）と第２コンデンサ（Ｃ２，Ｃ４）の一方端子を接続し、上記駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子と上記第１コンデンサ（Ｃ１，Ｃ３）の他方端子の間に第１スイッチ用トランジスタ（Ｑ３，Ｑ１０，Ｑ１５）を配置し、上記第２コンデンサ（Ｃ２，Ｃ４）の他方端子とソース配線（Ｓｊ）の間に第２スイッチ用トランジスタ（Ｑ６，Ｑ１３，Ｑ１７）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１７，図２０，図２１）。
【０２４７】
（２）上記（１）の表示装置であって、上記駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と上記駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子の間に第３スイッチ用トランジスタ（Ｑ２，Ｑ９，Ｑ１４）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４）。
【０２４８】
（３）上記（１）の表示装置であって、上記駆動用トランジスタ（Ｑ１）のゲート端子と上記駆動用トランジスタ（Ｑ１）の第２端子の間に第３スイッチ用トランジスタ（Ｑ１８）を配置したことを特徴とする表示装置（図１７）。
【０２４９】
（４）上記（１）〜（３）のいずれかの表示装置であって、上記第２コンデンサ（Ｃ２，Ｃ４）の他方端子と上記電源配線（Ｖｎ，Ｖｐ）の間に第４スイッチ用トランジスタ（Ｑ５，Ｑ７，Ｑ１２）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１７，図２０，図２１）。
【０２５０】
（５）上記（１）〜（３）のいずれかの表示装置であって、上記駆動用トランジスタ（Ｑ１）のゲート端子と上記電源配線（Ｖｎ）との間に第３コンデンサ（Ｃ５）を配置したことを特徴とする表示装置（図１４）。
【０２５１】
（６）上記（１）〜（５）のいずれかの表示装置であって、上記第１コンデンサ（Ｃ１，Ｃ３）の他方端子と所定電圧配線（Ｖｅ，Ｖｆ）との間に第５スイッチ用トランジスタ（Ｑ４，Ｑ１１，Ｑ１６）を配置したことを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４，図２０）。
【０２５２】
（７）上記（２）の表示装置であって、第１期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を短絡し、第２期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子を開放し、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）を導通状態とし、駆動用トランジスタ（Ｑ１，Ｑ８）が非導通状態となるのを待ち、第３期間において、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位を変化させ、駆動用トランジスタ（Ｑ１，Ｑ８）から電気光学素子（ＥＬ１，ＥＬ２）へ所望の電流が流れるよう駆動することを特徴とする表示装置（図１，図５，図８，図１０，図１２，図１４）。
【０２５３】
（８）上記（３）の表示装置であって、第１期間において、駆動用トランジスタ（Ｑ１）のゲート端子と駆動用トランジスタ（Ｑ１）の第２端子を短絡し、第２期間において、駆動用トランジスタ（Ｑ１）のゲート端子と動用トランジスタ（Ｑ１）の第２端子を開放し、第１スイッチ用トランジスタ（Ｑ３）を導通状態とし、駆動用トランジスタ（Ｑ１）が非導通状態となるのを待ち、第３期間において、駆動用トランジスタ（Ｑ１）のゲート電位を変化させ、駆動用トランジスタ（Ｑ１）から電気光学素子（ＥＬ１）へ所望の電流が流れるよう駆動することを特徴とする表示装置（図１７）。
【０２５４】
上記（１）の構成により、電源配線（Ｖｎ，Ｖｐ）と電気光学素子（ＥＬ１，ＥＬ２）との間に駆動用トランジスタ（Ｑ１，Ｑ８）だけ配置することで、駆動用トランジスタの閾値電圧Ｖｔｈのばらつきを補償し、所望の電流を流すことができる。
【０２５５】
すなわち、上記構成では、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位を仮設定した後、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）をＯＮ状態とすることができる。このことで、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート端子と駆動用トランジスタ（Ｑ１，Ｑ８）の第１端子（ドレイン端子またはソース端子）が第１コンデンサ（Ｃ１，Ｃ３）を通して接続することができる。
【０２５６】
そこで、第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位を制御し、電気光学素子（ＥＬ１，ＥＬ２）に逆電圧を印加することで、電気光学素子（ＥＬ１，ＥＬ２）から流れる電流を０にすることができる。また、この第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位を制御するとき、同時に駆動用トランジスタ（Ｑ１，Ｑ８）をＯＮ状態とすれば、第１コンデンサ（Ｃ１，Ｃ３）の他方端子から駆動用トランジスタ（Ｑ１，Ｑ８）を通して電荷が放出される。このことにより、第１コンデンサ（Ｃ１，Ｃ３）の他方端子の電位が変化するので、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート電位も変化する。このことにより、駆動用トランジスタ（Ｑ１，Ｑ８）はＯＮ状態からＯＦＦ状態に変化し、駆動用トランジスタ（Ｑ１，Ｑ８）のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈとなる。
【０２５７】
なお、このとき、第２スイッチ用トランジスタ（Ｑ６，Ｑ１７）をＯＮ状態とし、ソース配線（Ｓｊ）から第２コンデンサ（Ｃ２，Ｃ４）の他方端子に所望の電位を与えておくことができる。そして、第１スイッチ用トランジスタ（Ｑ３，Ｑ１５）をＯＦＦ状態とした後、第２コンデンサ（Ｃ２，Ｃ４）の他方端子の電位を変化させることで、駆動用トランジスタ（Ｑ１，Ｑ８）の閾値電圧Ｖｔｈに依らず、その電位変化に対応した電流を流すことができる。
【産業上の利用可能性】
【０２５８】
本発明は、以上のように、輝度のむらを低減すると共に、低消費電力化およびトランジスタの配置面積の削減を図ることができるという効果を奏する。それゆえ、本発明は、有機ＥＬ素子等の電気光学素子の配置面積を増やして電気光学素子の発光輝度を高めたり、トランジスタとしてアモルファスシリコンＴＦＴを用いる場合（この場合、電源配線と電気光学素子との間に介在するトランジスタは、ゲート幅が大きくなり、広い設置面積を要する）に、有効である。したがって、本発明は、特に、アモルファスシリコンＴＦＴを用いた表示装置、高輝度の表示装置、画素サイズの小さい表示装置などにおいて、低消費電力で輝度むらの少ない表示を実現する技術として利用できる。
【図面の簡単な説明】
【０２５９】
【図１】本発明の第１の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図２】本発明の第１〜４、６の実施の形態に係る表示装置の構成を示すブロック図である。
【図３】図１の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図４】図１の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図５】本発明の第２の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図６】図５の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図７】図５の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図８】本発明の第３の実施の形態に係る表示装置に用いられる画素回路の一例の構成を示す回路図である。
【図９】図８の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１０】本発明の第４の実施の形態に係る表示装置に用いられる画素回路の一例の構成を示す回路図である。
【図１１】図１０の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１２】本発明の第４の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図１３】本発明の第５の実施の形態に係る表示装置の構成を示すブロック図である。
【図１４】本発明の第５の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図１５】図１４の画素回路の各配線に供給される信号（電位）の変化を示すタイミング図である。
【図１６】図１４の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図１７】本発明の第６の実施の形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図１８】図１７の画素回路の各配線データを示すタイミング図である。
【図１９】図１７の画素回路において、駆動用トランジスタのゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。
【図２０】本発明の第３の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図２１】本発明の第６の実施の形態に係る表示装置に用いられる画素回路の他の例の構成を示す回路図である。
【図２２】従来の表示装置における画素回路の一例を示す回路図である。
【図２３】図２２の画素回路の各配線データを示すタイミング図である。
【図２４】従来の表示装置における画素回路の他の例を示す回路図である。
【図２５】図２４の画素回路の各配線データを示すタイミング図である。
【符号の説明】
【０２６０】
１，１０ 表示装置
２，８ ソースドライバ回路（電位制御手段）
３，３Ａ ゲートドライバ回路
４ シフトレジスタ回路
５ レジスタ回路
６ ラッチ回路
７ Ｄ／Ａ回路
９ サンプルホールド回路
Ａｉｊ，Ａｉｊ２，Ａｉｊ３，Ａｉｊ３’，Ａｉｊ４，
Ａｉｊ４’，Ａｉｊ５，Ａｉｊ６，Ａｉｊ６’ 画素回路
ＥＬ１，ＥＬ２ 有機ＥＬ素子（電気光学素子）
Ｃ１，Ｃ３ コンデンサ（第１コンデンサ）
Ｃ２，Ｃ４ コンデンサ（第２コンデンサ）
Ｃ５ コンデンサ（第３コンデンサ）
Ｑ１，Ｑ８ 駆動用トランジスタ
Ｑ２，Ｑ９，Ｑ１４ スイッチ用トランジスタ（第３スイッチ用トランジスタ）
Ｑ３，Ｑ１０，Ｑ１５ スイッチ用トランジスタ（第１スイッチ用トランジスタ）
Ｑ４，Ｑ１１，Ｑ１６ スイッチ用トランジスタ
（第５スイッチ用トランジスタ、電位制御手段）
Ｑ５，Ｑ７，Ｑ１２ スイッチ用トランジスタ（第４スイッチ用トランジスタ）
Ｑ６，Ｑ１３，Ｑ１７ スイッチ用トランジスタ（第２スイッチ用トランジスタ）
Ｑ１８ スイッチ用トランジスタ（第３スイッチ用トランジスタ）
Ｑ１９ スイッチ用トランジスタ
Ｑ２０ スイッチ用トランジスタ
Ｓｊ ソース配線
Ｇｉ ゲート配線
Ｃｉ 制御配線（電位制御手段）
Ｒｉ 制御配線
Ｗｉ 制御配線
Ｐｉ 制御配線（電位制御手段）
Ｖｃｏｍ 共通電極
Ｖｅ，Ｖｆ 電位配線（所定電位配線）
Ｖｎ，Ｖｐ 電源配線
Ｖｈ 電位配線
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の電気光学素子と、該電気光学素子に流れる電流を制御する駆動用トランジスタと、電源電位を供給する電源配線と、表示データに応じた電位を供給するためのソース配線とを備え、上記駆動用トランジスタが、電気光学素子に接続された第１端子と、上記電源配線に接続された第２端子とを備える表示装置において、
上記駆動用トランジスタの制御端子に一端が接続された第１コンデンサと、
上記駆動用トランジスタの制御端子に一端が接続された第２コンデンサと、
上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に接続され、上記駆動用トランジスタが導通している時に導通して上記第１コンデンサの電荷を上記第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタと、
上記第２コンデンサの他端とソース配線との間に接続され、ソース配線から第２コンデンサの他端への上記電位の供給を制御するための第２スイッチ用トランジスタとを備えることを特徴とする表示装置。
【請求項２】
上記駆動用トランジスタの制御端子と第１端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備えることを特徴とする請求項１記載の表示装置。
【請求項３】
上記駆動用トランジスタの制御端子と第２端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備えることを特徴とする請求項１記載の表示装置。
【請求項４】
上記第２コンデンサの他端と上記電源配線との間に接続され、上記第１スイッチ用トランジスタが導通する期間が終了した後に、上記第２コンデンサの他端に電源電位を付与するための第４スイッチ用トランジスタをさらに備えることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
上記駆動用トランジスタのゲート端子と上記電源配線との間に接続された第３コンデンサをさらに備えることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項６】
所定電位が付与された所定電位配線と、
上記第１コンデンサの他端と上記所定電位配線との間に接続され、上記第１スイッチ用トランジスタが導通する前に所定電位配線から第１コンデンサの他端に所定電位を付与して第１コンデンサを充電するための第５スイッチ用トランジスタとをさらに備えることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
上記第１スイッチ用トランジスタが導通している時に上記電気光学素子に対して逆電圧が印加されるように上記第１コンデンサの他端の電位を制御するための電位制御手段をさらに備えることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項８】
上記駆動用トランジスタの制御端子と第１端子との間に接続された第３スイッチ用トランジスタと、
上記第２コンデンサの他端と上記電源配線との間に接続された第４スイッチ用トランジスタと、
上記駆動用トランジスタを通して電気光学素子に所望の電流が流れるように上記駆動用トランジスタを駆動するための駆動回路とをさらに備え、
上記駆動回路が、
第１期間に、第３スイッチ用トランジスタを導通させる電位を第３スイッチ用トランジスタの制御端子に出力し、
第１期間の後の第２期間に、第３スイッチ用トランジスタを非導通とする電位を第３スイッチ用トランジスタの制御端子に出力し、少なくとも駆動用トランジスタが非導通状態となる時点まで第１スイッチ用トランジスタを導通させる電位を第１スイッチ用トランジスタの制御端子に出力し、
第２期間の後の第３期間に、第４スイッチ用トランジスタを導通させる電位を第４スイッチ用トランジスタの制御端子に出力するものであることを特徴とする請求項１記載の表示装置。
【請求項９】
上記駆動用トランジスタの制御端子と第２端子との間に接続された第３スイッチ用トランジスタと、
上記第２コンデンサの他端と上記電源配線との間に接続された第４スイッチ用トランジスタと、
上記駆動用トランジスタを通して電気光学素子に所望の電流が流れるように画素回路を駆動する駆動回路とをさらに備え、
上記駆動回路が、
第１期間に、第３スイッチ用トランジスタを導通させる電位を第３スイッチ用トランジスタの制御端子に出力し、
第１期間の後の第２期間に、第３スイッチ用トランジスタを非導通とする電位を第３スイッチ用トランジスタの制御端子に出力し、少なくとも駆動用トランジスタが非導通状態となる時点まで第１スイッチ用トランジスタを導通させる電位を第１スイッチ用トランジスタの制御端子に出力し、
第２期間の後の第３期間に、第４スイッチ用トランジスタを導通させる電位を第４スイッチ用トランジスタの制御端子に出力するものであることを特徴とする請求項１記載の表示装置。
【請求項１０】
請求項２記載の表示装置を駆動する駆動方法であって、
上記駆動用トランジスタのゲート端子と第１端子とを短絡させる第１のステップと、
第１のステップの後、上記駆動用トランジスタのゲート端子と第１端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、
第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含むことを特徴とする表示装置の駆動方法。
【請求項１１】
請求項３記載の表示装置を駆動する駆動方法であって、
上記駆動用トランジスタのゲート端子と第２端子とを短絡する第１のステップと、
第１のステップの後、上記駆動用トランジスタのゲート端子と第２端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、
第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含むことを特徴とする表示装置の駆動方法。
【請求項１】
マトリクス状に配置された複数の電気光学素子と、該電気光学素子に流れる電流を制御する駆動用トランジスタと、電源電位を供給する電源配線と、表示データに応じた電位を供給するためのソース配線とを備え、上記駆動用トランジスタが、電気光学素子に接続された第１端子と、上記電源配線に接続された第２端子とを備える表示装置において、
上記駆動用トランジスタの制御端子に一端が接続された第１コンデンサと、
上記駆動用トランジスタの制御端子に一端が接続された第２コンデンサと、
上記駆動用トランジスタの第１端子と上記第１コンデンサの他端との間に接続され、上記駆動用トランジスタが導通している時に導通して上記第１コンデンサの電荷を上記第１コンデンサの他端から上記駆動用トランジスタを通して放出させるための第１スイッチ用トランジスタと、
上記第２コンデンサの他端とソース配線との間に接続され、ソース配線から第２コンデンサの他端への上記電位の供給を制御するための第２スイッチ用トランジスタとを備えることを特徴とする表示装置。
【請求項２】
上記駆動用トランジスタの制御端子と第１端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備えることを特徴とする請求項１記載の表示装置。
【請求項３】
上記駆動用トランジスタの制御端子と第２端子との間に接続され、上記第１スイッチ用トランジスタが導通する前に上記駆動用トランジスタの制御端子と第１端子とを短絡させるための第３スイッチ用トランジスタをさらに備えることを特徴とする請求項１記載の表示装置。
【請求項４】
上記第２コンデンサの他端と上記電源配線との間に接続され、上記第１スイッチ用トランジスタが導通する期間が終了した後に、上記第２コンデンサの他端に電源電位を付与するための第４スイッチ用トランジスタをさらに備えることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
上記駆動用トランジスタのゲート端子と上記電源配線との間に接続された第３コンデンサをさらに備えることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項６】
所定電位が付与された所定電位配線と、
上記第１コンデンサの他端と上記所定電位配線との間に接続され、上記第１スイッチ用トランジスタが導通する前に所定電位配線から第１コンデンサの他端に所定電位を付与して第１コンデンサを充電するための第５スイッチ用トランジスタとをさらに備えることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
上記第１スイッチ用トランジスタが導通している時に上記電気光学素子に対して逆電圧が印加されるように上記第１コンデンサの他端の電位を制御するための電位制御手段をさらに備えることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項８】
上記駆動用トランジスタの制御端子と第１端子との間に接続された第３スイッチ用トランジスタと、
上記第２コンデンサの他端と上記電源配線との間に接続された第４スイッチ用トランジスタと、
上記駆動用トランジスタを通して電気光学素子に所望の電流が流れるように上記駆動用トランジスタを駆動するための駆動回路とをさらに備え、
上記駆動回路が、
第１期間に、第３スイッチ用トランジスタを導通させる電位を第３スイッチ用トランジスタの制御端子に出力し、
第１期間の後の第２期間に、第３スイッチ用トランジスタを非導通とする電位を第３スイッチ用トランジスタの制御端子に出力し、少なくとも駆動用トランジスタが非導通状態となる時点まで第１スイッチ用トランジスタを導通させる電位を第１スイッチ用トランジスタの制御端子に出力し、
第２期間の後の第３期間に、第４スイッチ用トランジスタを導通させる電位を第４スイッチ用トランジスタの制御端子に出力するものであることを特徴とする請求項１記載の表示装置。
【請求項９】
上記駆動用トランジスタの制御端子と第２端子との間に接続された第３スイッチ用トランジスタと、
上記第２コンデンサの他端と上記電源配線との間に接続された第４スイッチ用トランジスタと、
上記駆動用トランジスタを通して電気光学素子に所望の電流が流れるように画素回路を駆動する駆動回路とをさらに備え、
上記駆動回路が、
第１期間に、第３スイッチ用トランジスタを導通させる電位を第３スイッチ用トランジスタの制御端子に出力し、
第１期間の後の第２期間に、第３スイッチ用トランジスタを非導通とする電位を第３スイッチ用トランジスタの制御端子に出力し、少なくとも駆動用トランジスタが非導通状態となる時点まで第１スイッチ用トランジスタを導通させる電位を第１スイッチ用トランジスタの制御端子に出力し、
第２期間の後の第３期間に、第４スイッチ用トランジスタを導通させる電位を第４スイッチ用トランジスタの制御端子に出力するものであることを特徴とする請求項１記載の表示装置。
【請求項１０】
請求項２記載の表示装置を駆動する駆動方法であって、
上記駆動用トランジスタのゲート端子と第１端子とを短絡させる第１のステップと、
第１のステップの後、上記駆動用トランジスタのゲート端子と第１端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、
第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含むことを特徴とする表示装置の駆動方法。
【請求項１１】
請求項３記載の表示装置を駆動する駆動方法であって、
上記駆動用トランジスタのゲート端子と第２端子とを短絡する第１のステップと、
第１のステップの後、上記駆動用トランジスタのゲート端子と第２端子とを開放し、第１スイッチ用トランジスタを導通状態とし、駆動用トランジスタが非導通状態となるのを待つ第２のステップと、
第２のステップの後、上記駆動用トランジスタのゲート電位を変化させることで、上記駆動用トランジスタを通して電気光学素子に所望の電流を流す第３のステップとを含むことを特徴とする表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００６−１３８９５３（Ｐ２００６−１３８９５３Ａ）
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００４−３２６９５５（Ｐ２００４−３２６９５５）
【出願日】平成１６年１１月１０日（２００４．１１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願日】平成１６年１１月１０日（２００４．１１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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