表示装置
【課題】 表示画素への表示データ（階調電流）の書込動作に際し、書込不足による表示画質の劣化を抑制することができ、さらに、表示パネルの高精細化に良好に対応することができる表示装置及びその駆動制御方法を提供する。
【解決手段】 表示装置１００は、走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibとデータライン群ＤＧｊを構成するデータラインＤＬja、ＤＬjbとの各交点に接続された表示画素ＥＭが配列された表示パネル１１０Ａと、各走査ライン群ＳＧｉに順次走査信号Ｖselを印加することにより、複数行分の表示画素を一斉に選択状態に設定する走査ドライバ１２０Ａと、上記選択された複数行の表示画素ＥＭに階調電流Ｉpixを一斉に供給する電流ラッチ・分配部１４０Ａと、を備え、少なくとも電流ラッチ・分配部１４０Ａが表示パネル１１０Ａとともに絶縁性の基板ＢＡＳＥ上に一体的に形成されている。
【解決手段】 表示装置１００は、走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibとデータライン群ＤＧｊを構成するデータラインＤＬja、ＤＬjbとの各交点に接続された表示画素ＥＭが配列された表示パネル１１０Ａと、各走査ライン群ＳＧｉに順次走査信号Ｖselを印加することにより、複数行分の表示画素を一斉に選択状態に設定する走査ドライバ１２０Ａと、上記選択された複数行の表示画素ＥＭに階調電流Ｉpixを一斉に供給する電流ラッチ・分配部１４０Ａと、を備え、少なくとも電流ラッチ・分配部１４０Ａが表示パネル１１０Ａとともに絶縁性の基板ＢＡＳＥ上に一体的に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示データに応じた電流を供給することにより所定の輝度階調で発光する電流制御型の発光素子を備えた表示画素を、複数配列してなる表示パネルを具備する表示装置に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を備えた表示画素を、２次元配列した表示パネルを具備する発光素子型のディスプレイ（表示装置）が知られている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年普及が著しい液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、発光素子型の表示画素から構成されるため、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。
【０００４】
図１６は、従来技術における発光素子型ディスプレイの要部構成例を示す概略図であり、図１７は、従来技術における発光素子型ディスプレイに適用される表示画素の構成例を示す等価回路図である。
図１６に示すように、従来技術における発光素子型ディスプレイは、概略、相互に直交するように配設された複数の走査ラインＳＬと複数のデータラインＤＬとの各交点近傍に、例えば、後述する発光駆動回路（画素駆動回路）及び電流制御型の発光素子（有機ＥＬ素子）を備えた複数の表示画素ＥＭがマトリクス状（ｎ行×ｍ列）に配列された表示パネル１１０Ｐと、該表示パネル１１０Ｐの走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで順次走査信号Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ１２０Ｐと、表示パネル１１０ＰのデータラインＤＬに接続され、表示データを取り込んで、所定のタイミングで各データラインＤＬへ表示データに応じた階調電流（階調信号）ＩＰpixを供給するデータドライバ１３０Ｐと、を備えた構成を有している。
【０００５】
このようなディスプレイにおいて、例えば、外部から供給されるタイミング信号に基づいて生成される走査制御信号及びデータ制御信号等により、走査ドライバ１２０Ｐ及びデータドライバ１３０Ｐの動作状態が制御されて、走査信号の印加により選択状態に設定された各行の表示画素に、表示データに応じた階調電流を書き込むことにより、各表示画素が所定の輝度階調で発光動作して、所望の画像情報が表示される。
【０００６】
そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（以下、便宜的に「発光駆動回路」と記す）を備えたものが知られている。
【０００７】
具体的には、特許文献１等に記載された表示画素は、図１７に示すように、相互に並行して配設された一対の走査ラインＳＬ１、ＳＬ２とデータラインＤＬとの各交点近傍に、ゲート端子が走査ラインＳＬ１に、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ１２１に各々接続された薄膜トランジスタＴｒ１２１と、ゲート端子が走査ラインＳＬ２に、ソース端子及びドレイン端子が接点Ｎ１２１及び接点Ｎ１２２に各々接続された薄膜トランジスタＴｒ１２２と、ゲート端子が接点Ｎ１２２に、ドレイン端子が接点Ｎ１２１に各々接続され、ソース端子に高電源電圧Ｖddが印加された薄膜トランジスタＴｒ１２３と、ゲート端子が接点Ｎ１２２に接続され、ソース端子に高電源電圧Ｖddが印加された薄膜トランジスタＴｒ１２４と、を備えた画素駆動回路ＤＰ１、及び、階画素駆動回路ＤＰ１の薄膜トランジスタＴｒ１２４のドレイン端子にアノード端子が接続され、カソード端子に接地電位が印加された有機ＥＬ素子ＯＥＬを有して構成されている。
【０００８】
ここで、図１７において、薄膜トランジスタＴｒ１２１はｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１２２乃至Ｔｒ１２４はｐチャネル型の電界効果型トランジスタにより構成されている。また、ＣＰ１は、薄膜トランジスタＴｒ１２３及びＴｒ１２４のゲート−ソース間に形成される寄生容量である。
そして、このような構成を有する発光駆動回路ＤＰ２においては、薄膜トランジスタＴｒ１２１乃至Ｔｒ１２４からなる４個のトランジスタ（スイッチング手段）を所定のタイミングでオン、オフ制御することにより、以下に示すように、有機ＥＬ素子ＯＥＬを発光制御する。
【０００９】
すなわち、発光駆動回路ＤＰ１において、図示を省略した走査ドライバにより、走査ラインＳＬ１にハイレベルの走査信号Ｖsel1を、走査ラインＳＬ２にローレベルの走査信号Ｖsel2を各々印加して表示画素を選択状態に設定すると、薄膜トランジスタＴｒ１２１、Ｔｒ１２２及びＴｒ１２３がオン動作して、図示を省略したデータドライバによりデータラインＤＬに供給された、表示データに応じた階調電流Ｉpixが薄膜トランジスタＴｒ１２１及びＴｒ１２３を介して流れる。このとき、Ｔｒ１２２によりＴｒ１２３のゲート・ドレイン間が電気的に短絡されているため、Ｔｒ１２３は飽和領域で動作する。これにより、該階調電流Ｉpixの電流レベルが薄膜トランジスタＴｒ１２３により電圧レベルに変換されてゲート−ソース間に所定の電圧が生じる（書込動作）。この薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧に応じて薄膜トランジスタＴｒ１２４がオン動作して、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位に流れ、有機ＥＬ素子ＯＥＬが発光する（発光動作）。
【００１０】
次いで、例えば、走査ラインＳＬ２にハイレベルの走査信号Ｖsel2を印加すると、薄膜トランジスタＴｒ１２２がオフ動作することにより、薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧が寄生容量ＣＰ１により保持され、次に、走査ラインＳＬ１にローレベルの走査信号Ｖsel1を印加すると、薄膜トランジスタＴｒ１２１がオフ動作することにより、データラインＤＬと画素駆動回路ＤＰ１とが電気的に遮断される。これにより、上記寄生容量ＣＰ１に保持された電圧に基づく電位差により、薄膜トランジスタＴｒ１２４が継続してオン動作し、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位に流れ、有機ＥＬ素子ＯＥＬの発光動作が継続される。
【００１１】
ここで、薄膜トランジスタＴｒ１２４を介して有機ＥＬ素子ＯＥＬに供給される発光駆動電流は、表示データの輝度階調に基づいた電流値になるように制御され、この発光動作は、次の表示データに応じた階調電流が各表示画素に書き込まれるまで、例えば、１フレーム期間継続されるように制御される。
このような回路構成を有する画素駆動回路における駆動制御方法は、各表示画素（薄膜トランジスタＴｒ１２３のゲート端子）に表示データに応じた電流値を指定した階調電流を供給し、該電流値に応じて保持される電圧に基づいて、有機ＥＬ素子ＯＥＬに流す発光駆動電流を制御して、所定の輝度階調で発光動作させていることから、電流印加方式（又は、電流指定方式）と呼ばれている。
【００１２】
なお、図示を省略したが、図１７と同様に、画素駆動回路と有機ＥＬ素子とを備えた表示画素に対して、表示データに応じた電圧値を指定した階調信号電圧を印加し、該電圧値に応じて、有機ＥＬ素子ＯＥＬに流す発光駆動電流を制御して、所定の輝度階調で発光動作させる、電圧印加方式（又は、電圧指定方式）の駆動制御方法も知られている。
【００１３】
ここで、電圧指定方式を採用した発光駆動回路においては、選択機能や発光駆動機能を担うスイッチ素子の素子特性（薄膜トランジスタのチャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合には、発光駆動電流に影響を与えることになり、長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することができない、という問題や、表示パネルの高精細化を図るために、各表示画素を微細化すると、発光駆動回路を構成するスイッチ素子の動作特性（薄膜トランジスタのソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有していた。
【００１４】
これに対して、上述した電流指定方式の発光駆動回路においては、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する薄膜トランジスタＴｒ１２３（電流／電圧変換用トランジスタ）及び有機ＥＬ素子ＯＥＬに所定の電流値の駆動電流を供給する薄膜トランジスタＴｒ１２４（発光駆動用トランジスタ）を備え、有機ＥＬ素子ＯＥＬに供給する発光駆動電流の電流値を設定することにより、各薄膜トランジスタＴｒ１２３、Ｔｒ１２４の動作特性のバラツキの影響を抑制することができるので、電圧指定方式の発光駆動回路の問題点を解決することができるという利点を有している。
【００１５】
【特許文献１】特開２００１−１４７６５９号公報 （第７頁〜第８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述したような電流指定方式を採用した発光駆動回路においては、以下に示すような問題を有していた。
（１）すなわち、最下位又は比較的輝度の低い表示データに基づく階調電流を各表示画素に書き込む場合（低階調表示時）、表示データの輝度階調に対応した小さい電流値の信号電流を各表示画素に供給する必要がある。
【００１７】
ここで、各表示画素に表示データ（階調電流）を書き込む動作は、データラインに寄生する容量成分（配線容量及び表示画素を構成する保持容量）を所定の電圧まで充電することに相当するため、例えば、表示パネルの大型化等によりデータラインの配線長が長くなるとともに、当該データラインに接続される表示画素の数が増加した場合、階調電流の電流値が小さくなるほど（すなわち、低階調表示時ほど）、データラインの充電時間が長くなって、表示画素への書込動作に長時間を要するようになり、予め設定された（既定の）書込時間では表示画素に書き込まれる表示データが充分安定した状態（飽和状態）に達しない、いわゆる、書込不足が生じる。これにより、表示データに応じた適切な輝度階調で発光動作することができない表示画素が発生して、表示パネル内で輝度差が生じて表示画質の劣化を招くという問題を有していた。
【００１８】
（２）また、表示パネルを高精細化するために、表示パネルに配設される走査ラインの数を増加させて、各走査ラインの選択期間（すなわち、書込時間）を短く設定した場合においても、階調電流の電流値が小さくなるほど、各表示画素への十分な書込動作が行われなくなり、書込不足が発生して表示画質の劣化を招いたり、表示パネルの高精細化が制約されるという問題を有していた。
【００１９】
（３）さらに、図１６に示したように、表示画素が２次元配列された表示パネルの周辺領域（例えば、パネル基板上）に、ＩＣチップの形態を有する走査ドライバやデータドライバを端子接続する場合、走査ドライバやデータドライバから出力される走査信号や階調電流が、表示パネルの各行（ｎ本の走査ライン）や各列（ｍ本のデータライン）ごとに１対１で対応しているため、表示パネルを高精細化すると、ドライバチップの出力端子数（すなわち、表示パネルと走査ドライバ又はデータドライバとの接続端子数）が増加するとともに、端子間ピッチ（間隔）が狭小化して、ドライバチップの接続工程における位置合わせの高精度化や工数の増加等を招き、ディスプレイの製品コストが高騰するという問題を有していた。
【００２０】
そこで、本発明は、上述した問題点に鑑み、表示画素に設けられた発光素子を電流印加方式で発光制御するディスプレイにおいて、発光素子を長期間にわたり安定した発光特性で発光動作させることができるとともに、表示画素への表示データ（階調電流）の書込動作に際し、書込不足による表示画質の劣化を抑制することができ、さらに、表示パネルの高精細化に良好に対応することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
請求項１記載の発明は、表示パネルを構成する２次元配列された表示画素に対して、表示データに基づく階調電流を供給することにより、各表示画素を前記表示データに基づく所定の輝度階調で発光動作させて、前記表示パネルに所望の画像情報を表示する表示装置において、少なくとも、前記表示パネルに配列された特定の複数行の前記表示画素を、少なくとも所定の期間、同時に選択状態に設定する走査駆動手段と、前記表示データに基づいて各行ごとの前記表示画素の輝度階調を制御する階調信号を生成する信号駆動手段と、前記信号駆動手段から出力される前記階調信号を取り込んで、前記階調信号に基づく電流値を有する前記階調電流を生成し、前記走査駆動手段により選択状態に設定された前記複数行の前記表示画素の各々に対して、個別のデータラインを介して、前記階調電流を書き込む電流書込手段と、を備え、前記信号駆動手段は、前記階調信号を、前記所定の期間において同時に選択状態に設定される前記特定の複数行の同一列の前記各表示画素ごとに、時系列データとして前記電流書込手段に順次出力し、前記電流書込手段は、前記時系列データとして供給される前記階調信号を各列の各行ごとに個別に保持する信号保持部と、前記信号保持部に保持された前記階調信号に対応する電流を、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流として出力する階調電流出力部と、を、備え、前記階調信号は、前記表示データに対応する電流値を有する信号電流であって、前記信号保持部は、前記信号電流に基づく電荷を蓄積して、電圧成分として保持する電荷蓄積手段を備え、少なくとも、前記表示パネルと前記電流書込手段が、単一の絶縁性基板上に設けられていることを特徴とする。
【００２２】
請求項２記載の発明は、請求項１記載の表示装置において、前記表示パネルは、前記複数行の表示画素に共通に接続された走査ラインを複数備え、前記走査駆動手段は、前記走査ラインの各々に、単一の走査信号を印加することにより、前記複数行の表示画素を同時に選択状態に設定することを特徴とする。
【００２３】
請求項３記載の発明は、請求項１記載の表示装置において、前記表示パネルは、各行ごとの前記表示画素に接続された走査ラインを複数備え、前記走査駆動手段は、前記走査ラインの各々に、所定の期間のみ時間的に重なる個別の走査信号を印加することにより、該所定の期間において、前記複数行の表示画素を同時並行的に選択状態に設定することを特徴とする。
【００２４】
請求項４記載の発明は、請求項１記載の表示装置において、前記電流書込手段は、各列ごとに、各々、並列に配置された複数組の前記信号保持部及び前記階調電流出力部からなる信号保持・出力部と、前記時系列データとして供給される前記階調信号を、前記複数組の信号保持・出力部に分配して供給する信号分配部と、を備え、前記複数組の信号保持・出力部は、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流を出力することを特徴とする。
【００２５】
請求項５記載の発明は、請求項４記載の表示装置において、前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を複数段備え、一の段の前記信号保持・出力部により前記階調信号を取り込み保持する動作と、他のいずれかの段の前記信号保持・出力部から前記階調電流を出力する動作を、同時に並行して実行することを特徴とする。
【００２６】
請求項６記載の発明は、請求項４記載の表示装置において、前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を一段備え、一の組の前記信号保持・出力部により前記階調信号を取り込み保持すると同時に、前記階調信号に基づく前記階調電流を出力する動作と、他のいずれかの組の前記信号保持・出力部により前記階調信号に基づく前記階調電流を出力する動作を、所定の期間において、同時に並行して実行することを特徴とする。
【００２７】
請求項７記載の発明は、請求項１記載の表示装置において、前記電流書込手段は、前記信号駆動手段から供給される前記階調信号に対して、電流極性を反転した前記階調電流を生成して、前記複数行の前記表示画素に出力する電流極性反転部を有していることを特徴とする。
【００２８】
請求項８記載の発明は、請求項１記載の表示装置において、前記階調電流出力部は、カレントミラー回路構成を有し、前記信号駆動手段から供給される前記階調信号に対して、所定の電流比率の電流値を有する前記階調電流を生成して、前記複数行の前記表示画素に出力することを特徴とする。
【００２９】
請求項９記載の発明は、請求項１乃至８のいずれかに記載の表示装置において、前記表示パネルに配列された前記表示画素は、前記電流書込手段から出力される前記階調電流に基づく所定の発光駆動電流を生成する発光駆動回路と、前記発光駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、を備えることを特徴とする。
【００３０】
請求項１０記載の発明は、請求項９記載の表示装置において、少なくとも、前記電流書込手段及び前記発光駆動回路は、アモルファスシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする。
【００３１】
請求項１１記載の発明は、請求項９記載の表示装置において、少なくとも、前記電流書込手段及び前記発光駆動回路は、ポリシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする。
請求項１２記載の発明は、請求項９乃至１１のいずれかに記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【発明の効果】
【００３２】
すなわち、本発明に係る表示装置は、表示信号（表示データ）に応じた階調電流を各表示画素に印加することにより、各表示画素の発光素子（有機ＥＬ素子、電流制御型の発光素子）を所定の輝度階調で発光動作させて、所望の画像情報を表示パネルに表示する表示装置において、表示パネルに２次元配列された表示画素に対して、走査ドライバ（走査駆動手段）から走査信号を印加することにより、複数行分の表示画素を、少なくとも所定の期間、同時に選択状態に設定し、データドライバ（信号駆動手段）により当該複数行の表示画素に対応する表示データを順次取り込んで、各行ごとの階調信号（信号電流）を生成し、各列ごとに時系列データ（シリアルデータ）として出力する電流ラッチ・分配部（電流書込手段）により、データドライバから出力される階調信号を各行ごとに取り込んで、該階調信号に基づく階調電流を生成して、上記選択状態に設定された複数行の表示画素に対して、各行ごとに個別のデータラインを介して書き込むように構成されている。
【００３３】
ここで、上記走査ドライバ及びデータドライバは、表示パネルが設けられる絶縁性基板とは別個に、ドライバチップとして形成され、電流ラッチ・分配部は、該絶縁性基板上に表示パネルとともに一体的に設けられている。そのため、少なくとも電流ラッチ・分配部及び表示パネルを構成する表示画素（発光駆動回路）は、例えば、同一チャネル極性を有する薄膜トランジスタ（電界効果型トランジスタ）により構成され、特に、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする薄膜トランジスタを適用して構成されている。
【００３４】
また、走査ドライバにより複数行分の表示画素を、少なくとも所定の期間、同時に選択状態に設定する手法としては、複数行の表示画素に共通に接続された走査ラインに対して、単一の走査信号を印加して、複数行の表示画素を同時に選択状態に設定する手法や、各行ごとに表示画素に個別に接続された走査ラインの各々に対して、所定の期間のみ時間的に重なる（オーバーラップする）個別の走査信号を印加して、複数行の表示画素を時間的にずらしながら、かつ、所定の期間において、同時並行的に選択状態に設定する手法を適用することができる。
【００３５】
これにより、走査ドライバから単一の走査信号、又は、複数の走査信号を順次印加することにより、同一の走査タイミングで複数行（ｋ行）分の表示画素を選択状態に設定することができるので、１走査ラインに１走査信号を印加して１行の表示画素を選択状態に設定する周知の表示装置及び駆動制御方法に比較して、階調電流の表示画素への書込時間を実質的に複数倍（ｋ倍）に長く設定することができる。
【００３６】
また、同一の走査タイミングで選択状態に設定される行の数（ｋ）に応じて、各列に配設されるデータラインの数を設定することにより、各データラインに接続される表示画素の数が削減されるので、各データラインに寄生する容量成分を、各列に１本のみのデータラインを配設した周知の表示装置の構成に比較して、数分の１（１／ｋ）に低減することができるので、各データラインを介して表示画素に供給される階調電流の書込時間を短縮、又は、その遅延を抑制することができる。
【００３７】
したがって、各表示画素への表示データの書込時間を充分に長く確保することができるとともに、階調電流の信号遅延を抑制することができるので、表示パネルを大型化した場合や高精細化した場合、あるいは、低階調表示時であっても、表示データの書込不足を解消することができ、各表示画素を表示データに応じた適切な輝度階調で発光動作させて、表示画質の向上を図ることができる。
【００３８】
また、表示パネルを高精細化した場合であっても、ドライバチップ（特に、走査ドライバ）の出力端子数の増加を抑制することができるとともに、端子間ピッチ（間隔）の狭小化を抑制することができるので、ドライバチップの接続工程における位置精度の簡略化や工数の削減を図ることができる。さらに、電流ラッチ・分配部を、表示パネル（画素アレイ）と一体的に、同一基板上に形成することができるので、部品点数の増加を抑制して、表示装置の製品コストを抑制することができる。
【００３９】
また、本発明に係る表示装置においては、電流ラッチ・分配部の構成として、データドライバから各行ごとに時系列データとして供給される階調信号を、各行ごとに分配する電流分配回路（信号分配部）と、分配された階調信号を各行ごとに保持容量（電荷蓄積手段）に個別に保持するとともに、該階調信号に対応する電流を、個別のデータラインを介して、選択状態に設定された複数行の表示画素に、階調電流として出力する複数（例えば、２組）のラッチ部（信号保持部及び階調電流出力部からなる信号保持・出力部）からなる電流ラッチ回路と、備えた構成を適用することができる。
【００４０】
さらに、電流ラッチ・分配部は、各列ごとに、複数のラッチ部を備えた構成を有し、該複数のラッチ部を複数段（例えば、２段）設けて、一方の段のラッチ部により特定の行の階調信号を取り込み保持する動作と、他方の段のラッチ部により１行前の階調信号に基づく階調電流を当該行の表示画素に出力する動作とを、同時に並行して実行する制御動作、あるいは、複数のラッチ部を一段のみ設けて、一方の組のラッチ部により特定の行の階調信号を取り込み保持すると同時に、該階調信号に基づく階調電流を当該行の表示画素に出力する動作と、他方の組のラッチ部により１行前の階調信号に基づく階調電流を当該１行前の表示画素に出力する動作とを、所定の期間において、同時に並行して実行する制御動作を行うものであってもよい。
これにより、データドライバから各列に対応して供給される階調信号を、電流ラッチ・分配部により連続的に取り込み保持しつつ、同時並行して表示画素へ階調電流を供給することができる。
【００４１】
また、ラッチ部は、データドライバから供給される階調信号に対して、電流極性を反転した階調電流（例えば、正極性の階調信号に対して、負極性の階調電流）を生成して、複数行の表示画素に出力する機能（電流極性反転部）を有しているものであってもよいし、ラッチ部の出力段（階調電流出力部）に、カレントミラー回路を適用して、データドライバから供給される階調信号に対して、当該カレントミラー回路により設定される所定の電流比率の電流値を有する階調電流を生成して、複数行の表示画素に出力するものであってもよい。
【発明を実施するための最良の形態】
【００４２】
以下、本発明に係る表示装置について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
＜表示装置＞
図１は、本発明に係る表示装置の全体構成を示す概略ブロック図であり、図２は、本発明に係る表示装置の第１の実施形態を示す要部概略構成図である。
【００４３】
図１、図２に示すように、本実施形態に係る表示装置１００は、大別して、複数行（２行）の画素行に対応して配設され、複数本（図２では２本）の走査ラインＳＬia、ＳＬib（ｉは、１≦ｉ≦ｎ´の範囲の正の整数であって、例えば、表示パネル１１０Ａに設定された画素行の総数ｎの約数；ｎ´、ｎは正の整数）を一組とする走査ライン群ＳＧｉと、各列（１列）の画素列に対応して配設され、複数本（図２では２本）のデータラインＤＬja、ＤＬjb（ｊは、１≦ｊ≦ｍの範囲の正の整数；ｍは正の整数であって、表示パネル１１０に設定された画素列の総数）を一組とするデータライン群ＤＧｊと、各組の走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibと各組のデータライン群ＤＧｊを構成するデータラインＤＬja、ＤＬjbとの各交点近傍に、選択トランジスタＴｒselを介して接続された表示画素ＥＭが複数２次元配列（ｎ行×ｍ列）された表示パネル１１０Ａと、該表示パネル１１０Ａの走査ライン群ＳＧｉに接続され、各走査ライン群ＳＧｉに所定のタイミングで順次走査信号Ｖselを印加することにより、該走査ライン群ＳＧｉに接続された複数行（図２では２行）分の表示画素ＥＭを一斉に選択状態に設定する走査ドライバ（走査駆動手段）１２０Ａと、表示パネル１１０Ａのデータライン群ＤＧｊに接続され、後述するデータドライバ１３０から順次供給される各行の階調信号（信号電流）Ｉｃを、所定のタイミングで各行ごとに分配して、上記複数行（図２では２行）分ごとに保持する電流ラッチ・分配部（電流書込手段）１４０Ａと、後述する表示信号生成部１６０から供給される表示データを取り込み、各行の表示画素ごとに、階調信号Ｉｃとして電流ラッチ・分配部１４０Ａに一斉に供給するデータドライバ（信号駆動手段）１３０と、例えば、表示信号生成部１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０Ａ、データドライバ１３０及び電流ラッチ・分配部１４０Ａの動作状態を制御する走査制御信号及びデータ制御信号を生成して出力するシステムコントローラ１５０と、例えば、表示装置１００の外部から供給される映像信号に基づいて、表示データ（例えば、デジタルデータ）を生成してデータドライバ１３０に供給するとともに、該表示データを表示パネル１１０Ａに画像表示するためのタイミング信号（システムクロック等）を生成、又は、抽出してシステムコントローラ１５０に供給する表示信号生成部１６０と、を備えて構成されている。
【００４４】
そして、本実施形態に係る表示装置においては、特に、図２に示すように、表示パネル１１０Ａを構成する複数の表示画素ＥＭ（すなわち、画素アレイ）が形成される絶縁性の基板ＢＡＳＥ上に、該画素アレイとともに、少なくとも電流ラッチ・分配部１４０Ａが一体的に形成された構成を有している。なお、各表示画素ＥＭ及び電流ラッチ・分配部１４０Ａの回路構成や素子特性については、詳しく後述する。
【００４５】
以下、上記各構成について具体的に説明する。
（表示パネル１１０Ａ）
本実施形態に係る表示装置に適用可能な表示パネル１１０Ａは、例えば、図２に示すように、各々２本に分岐した走査ラインＳＬia、ＳＬibを一組とし、２行分の画素行に対応する走査ライン群ＳＧｉと、各々２本のデータラインＤＬja、ＤＬjbを一組とし、１列分の画素列に対応するデータライン群ＤＧｊが、相互に直交するように配設され、各走査ラインＳＬiaとデータラインＤＬjaとの各交点、及び、各走査ラインＳＬibとデータラインＤＬjbとの各交点に、表示画素ＥＭが接続された構成を有している。
ここで、図２に示した構成においては、各走査ライン群ＳＧｉの走査ラインＳＬiaには、奇数行の表示画素ＥＭが接続され、走査ラインＳＬibには、偶数行の表示画素ＥＭが接続されている。
【００４６】
なお、各走査ライン群ＳＧｉを構成する走査ラインにより対応する行数は、図２に示したように、各走査ライン群ＳＧｉが２行分の表示画素ＥＭに対応した構成を有するものに限らず、例えば、ｋ行（ｋは、表示パネル１１０に設定された画素行の総数ｎの約数）分の表示画素ＥＭに対応し、ｎ／ｋ組（すなわち、上記ｎ′組）の走査ライン群ＳＧｉを有するものであってもよいし、表示パネル１１０Ａを構成する全画素行（ｎ行）に対応して一組（単一）の走査ライン群を設け、１画面分の全表示画素ＥＭが該走査ライン群に共通に接続された構成を有するものであってもよい。後者の場合にあっては、走査ドライバ１２０Ａから出力される単一の走査信号により１画面分の全表示画素ＥＭが一括して選択状態に設定される。
【００４７】
また、各表示画素ＥＭは、ゲート端子が各走査ラインＳＬia又はＳＬibに接続され、ソース端子が各データラインＤＬja又はＤＬjbに接続された選択トランジスタＴｒselの、ドレイン端子に接続された構成を有し、電流ラッチ・分配部１４０Ａから各データラインＤＬja又はＤＬjb、及び、上記選択トランジスタＴｒselを介して供給される階調電流Ｉpixに基づいて、所定の輝度階調で発光動作する電流制御型の発光素子を備えている。
【００４８】
このような構成を有する表示パネル１１０Ａにおいて、後述する走査ドライバ１２０Ａから特定の走査ライン群ＳＧｉに走査信号Ｖselを印加することにより、該走査ライン群ＳＧｉを構成する複数（２本）の走査ラインＳＬia、ＳＬibに接続された選択トランジスタＴｒselがオン動作して、２行分の表示画素ＥＭが一括して選択状態に設定される。この特定の走査ライン群ＳＧｉに走査信号Ｖselを印加した状態（選択状態）で、後述するデータドライバ１３０及び電流ラッチ・分配部１４０Ａから各データライン群ＤＧｊに表示データに対応する階調電流Ｉpixを一斉に供給することにより、上記オン動作した選択トランジスタＴｒselを介して、選択状態に設定された２行分の表示画素ＥＭに一括して表示データが書き込まれる。なお、選択トランジスタを含む表示画素ＥＭの具体回路例や回路動作については詳しく後述する。
【００４９】
（走査ドライバ１２０Ａ）
走査ドライバ１２０は、システムコントローラ１５０から供給される走査制御信号に基づいて、上記各走査ライン群ＳＧｉに選択レベル（例えば、ハイレベル）の走査信号Ｖselを印加する動作を順次実行することにより、各走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibに接続された２行分の表示画素ＥＭを一斉に選択状態に設定し、後述するデータドライバ１３０により各データライン群ＤＧｊを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素ＥＭに一斉に書き込むように制御する。
【００５０】
走査ドライバ１２０Ａは、例えば、図２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・ＳＢｉ、・・・ＳＢｎ′を、各走査ライン群ＳＧｉに対応して複数段（図２ではｎ´＝ｎ／２；ｎは、表示パネル１１０Ａに設定された画素行の総数）備え、後述するシステムコントローラ１５０から供給される走査制御信号（走査スタート信号ＳＳＴ、走査クロック信号ＳＣＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ａの上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の選択レベル（ハイレベル）を有する走査信号Ｖselとして各走査ライン群ＳＧｉに印加される。
【００５１】
なお、上述したように、表示パネル１１０Ａを構成する全ての表示画素ＥＭが単一の走査ライン群ＳＧｉに接続された構成を有する場合には、図２に示したようなシフトブロックは必要なく、上記走査制御信号に基づいて、所定のタイミングで単一の走査信号Ｖselを走査ライン群ＳＧｉに印加することにより、１画面分の全ての表示画素ＥＭが一括して選択状態に設定される。
【００５２】
（データドライバ１３０）
データドライバ１３０は、システムコントローラ１５０から供給されるデータ制御信号に基づいて、後述する表示信号生成部１６０から供給される表示データを、所定のタイミングで各行ごとに順次取り込んで保持し、上記表示データの階調値に応じた電流値を有する階調信号（信号電流）Ｉｃを、後述する電流ラッチ・分配部１４０Ａに行単位で一斉に供給する動作を一画面分順次繰り返し実行する。なお、データドライバ１３０の具体的な構成及び動作については詳しく後述する。
【００５３】
（電流ラッチ・分配部１４０Ａ）
電流ラッチ・分配部１４０Ａは、システムコントローラ１５０から供給されるデータ制御信号に基づいて、データドライバ１３０から供給される表示データに基づく階調信号Ｉｃを、所定のタイミングで各データライン群ＤＧｉごとに順次取り込んで、各列の特定の走査ライン群ＳＧｉに接続された表示画素ＥＭごとに個別に保持し、上述した走査ドライバ１２０により特定の走査ライン群ＳＧｉを選択状態に設定するタイミングで、上記保持した階調信号Ｉｃを階調電流Ｉpixとして、各データライン群ＤＧｊを介して複数行（図２では２行）の表示画素ＥＭに一斉に供給する。
【００５４】
電流ラッチ・分配部１４０Ａは、具体的には、例えば、図２に示すように、少なくとも、データドライバ１３０により表示データに基づいて、各列（各データライン群ＤＧｊ）に対応して生成された階調信号Ｉｃを順次取り込んで、上記特定の走査ライン群ＳＧｉに対応する行（表示画素ＥＭ）ごとに分配する複数の電流分配回路１４１と、表示パネル１１０Ａに配設された各データライン群ＤＧｊごとに接続され、上記電流分配回路１４１により分配された各列の各行ごとの階調信号Ｉｃを、並列的に保持する複数の電流ラッチ回路１４２と、を備え、各電流分配回路１４１及び電流ラッチ回路１４２からなる構成により、データ制御信号に基づくタイミングで、各走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibに接続された２行分の表示画素ＥＭの階調信号Ｉｃを順次取り込んで、各行ごとに分配して保持し、当該走査ライン群ＳＧｉを選択状態に設定するタイミングで、各データライン群ＤＧｉを介して２行分の全表示画素ＥＭに対して、上記保持した階調信号Ｉｃに基づく階調電流Ｉpixを生成して一括して供給する。なお、電流ラッチ・分配部１４０Ａの具体的な構成及び動作については詳しく後述する。
【００５５】
（システムコントローラ１５０）
システムコントローラ１５０は、上述した走査ドライバ１２０Ａ、データドライバ１３０及び電流ラッチ・分配部１４０Ａに対して、動作状態を制御する走査制御信号及びデータ制御信号を出力することにより、各ドライバ１２０Ａ、１３０及び電流ラッチ・分配部１４０Ａを所定のタイミングで動作させて走査信号Ｖsel、階調信号Ｉｃ及び階調電流Ｉpixを生成、出力させ、表示信号生成部１６０により生成される表示データを各表示画素ＥＭに書き込んで発光動作させ、映像信号に基づく所定の画像情報を表示パネル１１０Ａに表示させる制御を行う。
【００５６】
（表示信号生成部１６０）
表示信号生成部１６０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０Ａの１行分ごとに表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成部１６０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成部１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０Ａやデータドライバ１３０、電流ラッチ・分配部１４０Ａに対して供給する走査制御信号及びデータ制御信号を生成する。
【００５７】
＜データドライバの具体例＞
次に、本実施形態に係る表示装置に適用可能なデータドライバの一構成例について、具体的に説明する。
図３は、本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。
【００５８】
データドライバ１３０は、例えば、図３に示すように、システムコントローラ１５０からデータ制御信号として供給されるシフトクロック信号ＣＬＫに基づいて、サンプリングスタート信号ＳＴＲを順次シフトしつつシフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成部１６０から供給される１行分の表示データＤ０〜Ｄｍ（デジタルデータ）を順次取り込むデータレジスタ回路１３２と、データラッチ信号ＳＴＢに基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データＤ０〜Ｄｍを保持するデータラッチ回路１３３と、図示を省略した電源供給手段から供給される階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データＤ０〜Ｄｍを所定のアナログ信号電圧（階調電圧Ｖpix）に変換するＤ／Ａコンバ−タ１３４と、アナログ信号電圧に変換された表示データに対応する階調信号（信号電流）Ｉｃを生成し、システムコントローラ１５０から供給される出力イネ−ブル信号ＯＥに基づいて、表示パネル１１０に配設された各データライン群ＤＧｊ単位であって、各走査ライン群ＳＧｉに接続された複数行（２行）の表示画素ＥＭ分ごとに、電流ラッチ・分配部１４０Ａ（各電流分配回路１４１及び電流ラッチ回路１４２）に順次供給する電圧電流変換・電流供給回路１３５と、を有して構成されている。
【００５９】
＜電流ラッチ・分配部の具体例＞
次に、本実施形態に係る表示装置に適用可能な電流ラッチ・分配部の具体例について説明する。
図４は、本実施形態に係る表示装置のデータドライバに適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。なお、ここでは、本実施形態に係る表示装置に適用可能な一構成例を示すものにすぎず、この回路構成に何ら限定されるものではない。
【００６０】
電流ラッチ・分配部１４０Ａを構成する各電流分配回路（信号分配部）１４１は、例えば、図４に示すように、上述したデータドライバ１３０から出力される階調信号Ｉｃが電流路の一端側（ソース端子）に供給され、該電流路の他端側（ドレイン端子）が電流ラッチ回路１４２への第１の出力接点Ｎ４１ａに接続され、システムコントローラ１５０からデータ制御信号として供給される第１の電流取込信号ＷＴoddが制御端子（ゲート端子）に印加される薄膜トランジスタからなるスイッチＴｒ４１ａと、データドライバ１３０から出力される階調信号Ｉｃが電流路の一端側（ソース端子）に供給され、該電流路の他端側（ドレイン端子）が電流ラッチ回路１４２への第２の出力接点Ｎ４１ｂに接続され、データ制御信号として供給される第２の電流取込信号ＷＴevnが制御端子（ゲート端子）に印加される薄膜トランジスタからなるスイッチＴｒ４１ｂと、を備えた構成を有している。ここで、本実施形態に係る電流分配回路１４１においては、各スイッチＴｒ４１ａ、Ｔｒ４１ｂとして、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。
【００６１】
また、電流ラッチ回路１４２は、各々、データライン群ＤＧｊを構成するデータラインＤＬjaに共通に接続されるとともに、上述した電流分配回路１４１から第１の出力接点Ｎ４１ａを介して出力される階調信号Ｉｃが共通に供給されるラッチ部（信号保持・出力部）１４２ａ、１４２ｃと、各々、データラインＤＬjbに共通に接続されるとともに、電流分配回路１４１から第２の出力接点Ｎ４１ｂを介して出力される階調信号Ｉｃが共通に供給されるラッチ部（信号保持・出力部）１４２ｂ、１４２ｄと、を備えた構成を有している。
【００６２】
各ラッチ部１４２ａ（又は、１４２ｃ）は、例えば、図４に示すように、上述した電流分配回路１４１の出力接点Ｎ４１ａと接点Ｎ４２ａ（又は、Ｎ４２ｃ）との間に電流路（ソース−ドレイン）が接続され、制御端子（ゲート）に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４２ａ（又は、Ｔｒ４２ｃ）と、接点Ｎ４２ａ（又は、Ｎ４２ｃ）と接点Ｎ４３ａ（又は、Ｎ４３ｃ）との間に電流路が接続され、制御端子に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４３ａ（又は、Ｔｒ４３ｃ）と、電流路の一端側が接点Ｎ４２ａ（又は、Ｎ４２ｃ）に接続され、他端側に所定の低電位電圧（−Ｖcc）が印加され、制御端子が接点Ｎ４３ａ（又は、Ｎ４３ｃ）に接続された薄膜トランジスタＴｒ４４ａ（又は、Ｔｒ４４ｃ）と、電流路の一端側が接点Ｎ４２ａ（又は、Ｎ４２ｃ）に接続され、他端側がデータラインＤＬjaに接続され、制御端子に第２のラッチ信号ＬＣlw（又は、第１のラッチ信号ＬＣup）が印加される薄膜トランジスタＴｒ４５ａ（又は、Ｔｒ４５ｃ）と、接点Ｎ４３ａ（又は、Ｎ４３ｃ）と低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃａ（又は、Ｃｃ）と、を備えた構成を有している。
【００６３】
また、各ラッチ部１４２ｂ（又は、１４２ｄ）も、上記ラッチ部１４２ａ、１４２ｃと同様に、例えば、図４に示すように、電流分配回路１４１の出力接点Ｎ４１ｂと接点Ｎ４２ｂ（又は、Ｎ４２ｄ）との間に電流路（ソース−ドレイン）が接続され、制御端子（ゲート）に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４２ｂ（又は、Ｔｒ４２ｄ）と、接点Ｎ４２ｂ（又は、Ｎ４２ｄ）と接点Ｎ４３ｂ（又は、Ｎ４３ｄ）との間に電流路が接続され、制御端子に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４３ｂ（又は、Ｔｒ４３ｄ）と、電流路の一端側が接点Ｎ４２ｂ（又は、Ｎ４２ｄ）に接続され、他端側に所定の低電位電圧（−Ｖcc）が印加され、制御端子が接点Ｎ４３ｂ（又は、Ｎ４３ｄ）に接続された薄膜トランジスタＴｒ４４ｂ（又は、Ｔｒ４４ｄ）と、電流路の一端側が接点Ｎ４２ｂ（又は、Ｎ４２ｄ）に接続され、他端側がデータラインＤＬjbに接続され、制御端子に第２のラッチ信号ＬＣlw（又は、第１のラッチ信号ＬＣup）が印加される薄膜トランジスタＴｒ４５ｂ（又は、Ｔｒ４５ｄ）と、接点Ｎ４３ｂ（又は、Ｎ４３ｄ）と低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｂ（又は、Ｃｄ）と、を備えた構成を有している。
【００６４】
ここで、本実施形態に係る電流ラッチ回路１４２においては、各薄膜トランジスタＴｒ４２ａ〜Ｔｒ４５ａ、Ｔｒ４２ｂ〜Ｔｒ４５ｂ、Ｔｒ４２ｃ〜Ｔｒ４５ｃ、Ｔｒ４２ｄ〜Ｔｒ４５ｄとして、上述した電流分配回路１４１と同様に、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。また、各ラッチ部１４２ａ〜１４２ｄに設けられる蓄積容量Ｃａ〜Ｃｄは、各々、薄膜トランジスタＴｒ４４ａ〜Ｔｒ４４ｄのゲート−ソース間に形成される寄生容量であってもよい。
なお、上述した電流ラッチ回路１４２において、蓄積容量Ｃａ〜Ｃｄは本発明に係る信号保持部及び電荷蓄積手段を構成し、薄膜トランジスタＴｒ４４ａ〜Ｔｒ４４ｄ及びＴｒ４５ａ〜Ｔｒ４５ｄは本発明に係る階調電流出力部を構成する。
【００６５】
＜電流ラッチ・分配部の動作＞
次いで、上述したような構成を有する電流ラッチ・分配部における動作について説明する。
図５は、本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。ここでは、各電流ラッチ回路１４２を構成するラッチ部１４２ａ〜１４２ｄのうち、便宜的に、ラッチ部１４２ａ、１４２ｃ側のみを図示して説明するが、ラッチ部１４２ｂ、１４２ｄ側においても同様の動作が実行される。
【００６６】
本実施形態に係る電流ラッチ・分配部１４０Ａ（電流分配回路１４１、電流ラッチ回路１４２）における動作は、データドライバ１３０から時系列的に供給され、走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬibに対応する２行の表示画素に書き込む表示データに基づく階調信号（時系列データ）Ｉｃを、電流分配回路１４１により出力接点Ｎ４１ａ側とＮ４１ｂ側に分配する電流分配動作と、該電流分配動作に同期して、分配された階調信号Ｉｃを、各々、電流ラッチ回路１４２を構成するラッチ部１４２ａ及び１４２ｂ、又は、１４２ｃ及び１４２ｄのいずれか一方側に取り込んで保持する電流ラッチ動作と、該電流ラッチ動作（電流分配動作）に同期して、上記電流ラッチ回路１４２を構成するラッチ部１４２ａ及び１４２ｂ、又は、１４２ｃ及び１４２ｄの他方側から、先の電流ラッチ動作で保持した階調信号Ｉｃに基づく階調電流Ｉpixを、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに一斉に出力する電流出力動作と、を有し、上記電流分配動作を表示パネル１１０Ａの全走査ライン群ＳＧｉごとに繰り返し実行しつつ、電流ラッチ回路１４２を構成するラッチ部１４２ａ、１４２ｂ側と、ラッチ部１４２ｃ、１４２ｄ側との間で、上記電流ラッチ動作と電流出力動作を交互に繰り返し実行するように制御される。
【００６７】
すなわち、表示データに基づいてデータドライバ１３０から各列に対応して供給される階調信号Ｉｃが、電流ラッチ回路１４２を構成する一方のラッチ部側に取り込み保持される期間に、同時並行的に、他方のラッチ部側から階調電流Ｉpixが読み出されて出力されることになり、実質的に、連続的に、表示データに基づく階調信号Ｉｃを取り込みつつ、階調電流Ｉpixを各列のデータライン群ＤＧｊに出力する動作が実行される。
【００６８】
以下、電流ラッチ・分配部の各回路構成を参照しながら、上記各動作について具体的に説明する。
（電流分配動作）
電流分配動作においては、上述した電流分配回路１４１において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２の電流取込信号ＷＴodd、ＷＴevnを、選択的にハイレベルに設定することにより、いずれか一方のスイッチＴｒ４１ａ又はＴｒ４１ｂが順次オン動作し、該オン動作のタイミングに同期して、データドライバ１３０から連続的に各行の表示画素ＥＭに対応した階調信号Ｉｃを出力することにより、階調信号Ｉｃが各行ごとに分配されて、各出力接点Ｎ４１ａ又はＮ４１ｂを介して、後述する電流ラッチ回路１４２を構成する個別のラッチ部１４２ａ、１４２ｃ又は１４２ｂ、１４２ｄに出力される。
【００６９】
（電流ラッチ動作／電流出力動作）
上述した電流ラッチ回路１４２（ラッチ部１４２ａ〜１４２ｄ）において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２のラッチ信号ＬＣup、ＬＣlwを、選択的にハイレベルに設定することにより、出力接点Ｎ４１ａに並列的に接続されたラッチ部１４２ａ、１４２ｃ、又は、出力接点Ｎ４１ｂに並列的に接続されたラッチ部１４２ｂ、１４２ｄのうち、いずれか一方側のラッチ部（ラッチ部１４２ａ、１４２ｂ、又は、ラッチ部１４２ｃ、１４２ｄ）が電流ラッチ動作状態に設定され、他方側のラッチ部（ラッチ部１４２ｃ、１４２ｄ、又は、ラッチ部１４２ａ、１４２ｂ）が後述する電流出力動作状態に設定される。
【００７０】
電流ラッチ動作においては、図５（ａ）に示すように（便宜的に、ラッチ部１４２ａ、１４２ｃのみを示す）、第１のラッチ信号ＬＣupがハイレベルに設定されるとともに、第２のラッチ信号ＬＣlwがローレベルに設定されることにより、出力接点Ｎ４１ａに接続されたラッチ部１４２ａにおいて、薄膜トランジスタＴｒ４２ａ、Ｔｒ４３ａ、Ｔｒ４４ａがオン動作し、薄膜トランジスタＴｒ４５ａがオフ動作する。このとき、Ｔｒ４４ａはＴｒ４３ａによりゲート・ドレイン間が電気的に短絡されているため、飽和領域で動作する。これにより、データドライバ１３０から供給され、電流分配回路１４１のスイッチＴｒ４１ａを介して出力接点Ｎ４１ａに出力された階調信号Ｉｃは、ラッチ部１４２ａの薄膜トランジスタＴｒ４２ａ、Ｔｒ４４ａを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４４ａのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃａに電荷として蓄積される。
【００７１】
電流出力動作においては、図５（ｂ）に示すように、第１のラッチ信号ＬＣupがローレベルに設定されるとともに、第２のラッチ信号ＬＣlwがハイレベルに設定されることにより、上述したラッチ部１４２ａにおいて、薄膜トランジスタＴｒ４２ａ、Ｔｒ４３ａがオフ動作し、薄膜トランジスタＴｒ４５ａがオン動作する。このとき、上記電流ラッチ動作により蓄積容量Ｃａに蓄積された電荷（階調信号Ｉｃ）に基づく電位（高電圧）が接点Ｎ４３ａに保持されるため、薄膜トランジスタＴｒ４４ａはオン動作を継続する。これにより、表示パネル１１０（図示を省略）に配設されたデータラインＤＬjaが、ラッチ部１４２ａの薄膜トランジスタＴｒ４５ａ、Ｔｒ４４ａを介して低電位電圧（−Ｖcc）に接続され、データラインＤＬja側（すなわち、表示画素ＥＭ側）からラッチ部１４２ａ（電流ラッチ回路１４２）方向に階調電流Ｉpixが引き込まれるように流れる。
【００７２】
また、第１のラッチ信号ＬＣupがローレベルに設定されるとともに、第２のラッチ信号ＬＣlwがハイレベルに設定された状態（すなわち、上述したラッチ部１４２ａの電流出力動作状態）においては、出力接点Ｎ４１ａに並列的に接続されたラッチ部１４２ｃにおいて、薄膜トランジスタＴｒ４２ｃ、Ｔｒ４３ｃがオン動作し、Ｔｒ４４ｃがＴｒ４３ａによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作し、薄膜トランジスタＴｒ４５ｃがオフ動作するため、出力接点Ｎ４１ａに出力された階調信号Ｉｃが、ラッチ部１４２ｃの薄膜トランジスタＴｒ４２ｃ、Ｔｒ４４ｃを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４４ｃのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｃに電荷として蓄積される電流ラッチ動作が実行される。
【００７３】
すなわち、ラッチ部１４２ａ、１４２ｃのいずれか一方側が電流ラッチ動作状態に設定された期間に、同時並行的に、他方側が電流出力動作状態に設定される。このような動作状態は、図示を省略したラッチ部１４２ｂ、１４２ｄの組み合わせにおいても同様に実行される。
【００７４】
なお、本実施形態に係る電流ラッチ・分配部１４０Ａにおいては、後述する表示画素ＥＭに設けられる画素駆動回路の回路構成に対応させるために、データドライバ１３０から供給される正極性の階調信号Ｉｃに対応する、負の階調電流Ｉpixを生成（電流方向を変換）する機能（電流極性反転部）を有し、該階調電流Ｉpixをデータライン（表示画素）側から引き込む場合について説明したが、本発明はこれに限定されるものではなく、表示画素ＥＭの回路構成に応じて、正極性の階調電流Ｉpixを生成して、該階調電流Ｉpixをデータライン（表示画素）に流し込む構成を有するものであってもよい。なお、一般に市場に流通し、入手することができる周知のデータドライバの大半は、正極性の信号電流（階調信号Ｉｃ）を出力する構成を有しているので、上述したような構成を有する電流ラッチ・分配部を適用することにより、周知のデータドライバを用いて、簡易に電流方向を変換した階調電流を生成することができる。
【００７５】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置における駆動制御動作（駆動制御方法）について、具体的に説明する。
図６は、本実施形態に係る表示装置における駆動制御動作（駆動制御方法）を説明するタイミングチャートである。ここでは、上述した表示装置の各構成を適宜参照しながら説明する。
【００７６】
上述したような構成を有する表示装置において、まず、表示信号生成部１６０により、映像信号から表示パネル１１０Ａを構成する各表示画素（発光素子）ＥＭを所定の輝度階調で発光動作させるためのデジタルデータからなる表示データを抽出し、表示パネル１１０Ａの各行ごとにシリアルデータとしてデータドライバ１３０に順次供給される。
【００７７】
データドライバ１３０に供給された表示データ（デジタルデータ）は、システムコントローラ１５０から供給されるデータ制御信号に基づくタイミングで、上記表示データに応じた階調信号Ｉｃに変換され、表示パネル１１０Ａに配設された各列のデータライン群ＤＧｊに対応して設けられた電流ラッチ・分配部１４０Ａに出力される。ここで、データドライバ１３０から出力される階調信号Ｉｃは、表示パネル１１０Ａの各列に対応するデータライン群ＤＧｊ単位であって、例えば、該データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに接続された各表示画素ＥＭの各行に対応するように、時系列的に出力される。
【００７８】
電流ラッチ・分配部１４０Ａにおいては、図６に示すように、各列ごとの複数行（２行）に配置された表示画素ＥＭに対応する上記階調信号Ｉｃを順次取り込んで、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１及び第２の電流取込信号ＷＴodd、ＷＴevn）に基づくタイミングで、電流分配回路１４１のスイッチＴｒ４１ａ、Ｔｒ４１ｂが選択的にオン動作して、電流ラッチ回路１４２のラッチ部１４２ａ（又は、１４２ｃ）及びラッチ部１４２ｂ（又は、１４２ｄ）に階調信号Ｉｃが順次供給される電流分配動作が実行される。
【００７９】
そして、このタイミングに同期して、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１のラッチ信号ＬＣup、及び、ローレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ａ及び１４２ｂが電流ラッチ動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、上記階調信号Ｉｃが供給されている期間のみ、各蓄積容量Ｃａ、Ｃｂに各行（例えば、１行目と２行目）の表示画素ＥＭに対応する階調信号Ｉｃに基づく電荷が蓄積される電流ラッチ動作が順次実行される。
【００８０】
このような電流分配動作及び電流ラッチ動作を、図６に示すように、第１及び第２の電流取込信号ＷＴodd、ＷＴevn、及び、第１及び第２のラッチ信号ＬＣup、ＬＣlwの信号レベルを適宜設定して、ラッチ部１４２ａ、１４２ｂ側とラッチ部１４２ｃ、１４２ｄ側で、交互に繰り返すことにより、表示データに基づく２行の表示画素ＥＭに対応した階調信号Ｉｃが各電流ラッチ回路１４２に順次保持される。
【００８１】
次いで、上記電流ラッチ動作の後に、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１のラッチ信号ＬＣup、及び、ハイレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ａ及び１４２ｂが電流出力動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、上記各蓄積容量Ｃａ、Ｃｂに蓄積された電荷に基づく階調電流Ｉpixが、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbを介して、各行（１行目と２行目）の表示画素ＥＭに一斉に供給される電流出力動作が実行される。
【００８２】
したがって、電流ラッチ・分配部１４０Ａから各列のデータライン群ＤＧｊを介して階調電流Ｉpixを出力し、システムコントローラ１５０から供給される走査制御信号に基づくタイミングで、走査ドライバ１２０Ａからハイレベルの走査信号Ｖselを特定の走査ライン群ＳＧｉに印加することにより、当該走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬibに接続された全ての選択トランジスタＴｒselがオン動作して、複数行（１行目と２行目の２行分）の表示画素ＥＭに、上記各データライン群ＤＧｊのデータラインＤＬja、ＤＬjbを介して一斉に供給された階調電流Ｉpixが各表示画素ＥＭに書き込まれ、該階調電流Ｉpixに基づく所定の輝度階調で発光動作が実行される。
【００８３】
また、各ラッチ部１４２ａ、１４２ｂにおいて、電流出力動作が実行されている期間においては、図６に示すように、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１のラッチ信号ＬＣup、及び、ハイレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ｃ及び１４２ｄが電流ラッチ動作状態に設定されることにより、データドライバ１３０から連続的に供給される各行の階調信号Ｉｃが、各ラッチ部１４２ｃ、１４２ｄに取り込まれて、各蓄積容量Ｃｃ、Ｃｄに各行（例えば、３行目と４行目）の表示画素ＥＭに対応する該階調信号Ｉｃに基づく電荷が蓄積される電流ラッチ動作が順次実行される。
【００８４】
次いで、上記ラッチ部１４２ａ、１４２ｂにおける電流出力動作の後に、システムコントローラ１５０により、再び、第１のラッチ信号ＬＣupがハイレベルに、また、第２のラッチ信号ＬＣlwがローレベルに設定されることにより、ラッチ部１４２ａ及び１４２ｂは再び電流ラッチ動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、各行（例えば、５行目と６行目）の表示画素ＥＭに対応する該階調信号Ｉｃに基づく電荷が各蓄積容量Ｃａ、Ｃｂに蓄積される電流ラッチ動作が順次実行される。
【００８５】
また、このとき、電流ラッチ回路１４２のラッチ部１４２ｃ及び１４２ｄが電流出力動作状態に設定されることにより、先のタイミングで上記各蓄積容量Ｃｃ、Ｃｄに蓄積された電荷に基づく階調電流Ｉpixが、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbを介して、各行（３行目と４行目）の表示画素ＥＭに一斉に供給される電流出力動作が実行される。
【００８６】
これにより、電流ラッチ・分配部１４０Ａにおいて、各列に対応して設けられた各電流ラッチ回路１４２を構成する２段のラッチ部１４２ａ、１４２ｂ側とラッチ部１４２ｃ、１４２ｄ側で、電流ラッチ動作と電流出力動作を同時並行的に実行する制御を、所定の動作周期ごとに交互に繰り返すことにより、データドライバ１３０から出力される、各行の表示データに対応した階調信号Ｉｃが連続的に電流ラッチ回路に取り込み保持されて、階調電流Ｉpixとして複数行の表示画素に一斉に供給される動作が実行される。
【００８７】
したがって、本実施形態においては、複数の表示画素が２次元配列された表示パネルに対して、走査ドライバから単一の走査信号を印加することにより、複数行分（２行分）の表示画素を一括して選択状態に設定するように構成され、かつ、データドライバにより当該複数行の表示画素に対応する表示データを順次取り込んで保持し、所定のタイミング（例えば、１走査期間）で、当該複数行分の階調電流を一斉に各表示画素に供給するように構成されているので、１行の走査ラインに１走査信号を印加する周知の駆動制御方法に比較して、単一の走査タイミングで駆動される走査ライン数（選択される表示画素の行数）を複数倍にすることができ、階調電流の表示画素への書込時間を実質的に複数倍（２倍）に長く設定することができる。
【００８８】
また、各列に配設されるデータラインを、複数本（２本）を一組とするデータライン群により構成することにより、各データラインに寄生する容量成分（特に、後述する表示画素に設けられる保持容量や寄生容量）を、１列に１本のデータラインを配設した周知の表示装置の構成に比較して、数分の１（１／２）に低減することができるので、各データラインに供給される階調電流の表示画素への書込時間を短縮、又は、その遅延を抑制することができる。
【００８９】
これにより、各表示画素への表示データの書込時間を充分に長く確保することができるので、表示パネルを大型化した場合や高精細化した場合、あるいは、低階調表示時であっても、データラインの配線容量を所定の電圧まで充分に充電して、表示データの書込不足を解消することができ、各表示画素を表示データに応じた適切な輝度階調で発光動作させて、表示パネル内で発生する輝度傾斜（表示ムラ）を大幅に低減して表示画質の向上を図ることができる。
【００９０】
また、各行に配設される走査ラインを、複数本（２本）を一組とする走査ライン群により構成し、かつ、単一の走査信号により、複数行分（２行分）の表示画素を一括して選択状態に設定するように構成されているので、走査ドライバから表示パネルに出力する走査信号の数を、複数分の１（１／２）に削減することができ、表示パネルと走査ドライバとの接続端子数を複数分の１（１／２）に削減することができる。
【００９１】
これにより、表示パネルを高精細化した場合であっても、ドライバチップの出力端子数の増加を抑制することができるとともに、端子間ピッチ（間隔）の狭小化を抑制することができるので、ドライバチップの接続工程における位置精度の簡略化や工数の削減を図ることができる。さらに、電流ラッチ・分配部を、表示パネル（画素アレイ）と一体的に、同一基板上に形成することができるので、部品点数の増加を抑制して、表示装置の製品コストを抑制することができる。
【００９２】
なお、本実施形態においては、説明の都合上、２行分の表示画素に対応するように走査ライン群を配設するとともに、該２行分の表示画素に対応するデータライン群を配設し、単一の走査信号により２行分の表示画素を同時に選択状態に設定する場合について説明したが、本発明はこれに限定されるものではない。
【００９３】
図７は、本実施形態に係る表示装置の他の構成例を示す要部概略構成図であり、図８は、本実施形態に係る表示装置のさらに他の構成例を示す要部概略構成図である。すなわち、例えば、図７に示すように、表示パネル１１０Ａの構成として、２以上の複数行（４行）分の画素行（表示画素ＥＭ）に対応するように配設された走査ライン群ＳＧｉと、該複数行に対応する本数（４本）のデータラインＤＬja〜ＤＬjdからなり、各列の画素列に対応するように配設されたデータライン群ＤＧｊと、を有し、単一の走査信号Ｖselにより複数行（４行）分の表示画素ＥＭを同時に選択状態に設定するものであってもよい。
【００９４】
また、図８に示すように、複数行分の画素行（表示画素ＥＭ）に対応するように配設される走査ライン群の構成（走査ラインのレイアウト形状）として、例えば、１本の走査ラインＳＬｉを分岐することなく、表示パネル１１０Ａ内で引き回して（折り返して）、複数行（２行）の表示画素ＥＭに共通に接続するものであってもよい。
【００９５】
＜第２の実施形態＞
次に、本発明に係る表示装置の第２の実施形態について、図面を参照して詳しく説明する。
＜表示装置＞
図９は、本発明に係る表示装置の第２の実施形態を示す要部概略構成図であり、図１０は、本実施形態に適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。ここで、上述した第１の実施形態と同等の構成については、同等又は同一の符号を付してその説明を簡略化又は省略する。
【００９６】
上述した第１の実施形態においては、複数行（２行）分の画素行に対応する走査ライン群ＳＧｉと、該複数行に対応する複数本のデータラインからなるデータライン群ＤＧｊが配設された表示パネル、及び、該表示パネルに対応する周辺回路（走査ドライバ、データドライバ及び電流ラッチ・分配部）を備えた構成を示したが、本実施形態においては、各画素行に対応する個別の走査ラインと、複数行（２行）に対応する複数本のデータラインからなるデータライン群が配設された表示パネル、及び、該表示パネルに対応する周辺回路（走査ドライバ、データドライバ及び電流ラッチ・分配部）を備えた構成を有している。
【００９７】
本実施形態に係る表示装置は、図９に示すように、大別して、各行（１行）の画素行に対応して配設された走査ラインＳＬｑ（ｑは、１≦ｑ≦ｎの範囲の正の整数）、及び、各列（１列）の画素列に対応して配設され、複数本（図９では２本）のデータラインＤＬja、ＤＬjbを一組とするデータライン群ＤＧｊの各交点に、選択トランジスタＴｒselを介して接続された表示画素ＥＭが複数２次元配列された表示パネル１１０Ｂと、該表示パネル１１０Ｂの走査ラインＳＬｑに接続され、各走査ラインＳＬｑに所定のタイミングで順次走査信号Ｖselを印加することにより、該走査ラインＳＬｑに接続された各行（１行）の表示画素ＥＭを順次に選択状態に設定する走査ドライバ（走査駆動手段）１２０Ｂと、各データライン群ＤＬｊに接続され、上述したデータドライバ１３０から順次供給される各行の階調信号（信号電流）Ｉｃを、所定のタイミングで各行ごとに取り込むと同時に、各列の各行に対応したデータラインＤＬja、ＤＬjbに階調電流Ｉpixを順次出力する電流ラッチ・分配部（電流書込手段）１４０Ｂと、を備えた構成を有している。
なお、本実施形態に係る表示装置おいて、データドライバ１３０、システムコントローラ１５０及び表示信号生成部１６０については、上述した第１の実施形態（図１参照）と同等であるので、その説明を省略する。
【００９８】
そして、本実施形態に係る表示装置においては、特に、図９に示すように、表示パネル１１０Ｂを構成する複数の表示画素ＥＭ（すなわち、画素アレイ）が形成される絶縁性の基板ＢＡＳＥ上に、該画素アレイとともに、少なくとも電流ラッチ・分配部１４０Ｂが一体的に形成された構成を有している。
【００９９】
ここで、走査ドライバ１２０Ｂは、システムコントローラ１５０から供給される走査制御信号に基づいて、上記各走査ラインＳＬｑに選択レベル（例えば、ハイレベル）の走査信号Ｖselを印加する動作を順次実行することにより、各走査ラインＳＬｑに接続された各行の表示画素ＥＭを一斉に選択状態に設定するとともに、少なくとも隣り合う行同士の表示画素ＥＭを所定の期間、同時並行して上記選択状態に設定し、上述したデータドライバ１３０により各データライン群ＤＧｊを介して供給される表示データに基づく階調電流Ｉpixを、各行の表示画素ＥＭに一部同時並行的に書き込むように制御する。
【０１００】
走査ドライバ１２０は、例えば、図９に示すように、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・ＳＢｉ、・・・ＳＢｎを、各走査ラインＳＬｑに対応して複数段（図９ではｎ段）備え、システムコントローラ１５０から供給される走査制御信号（走査スタート信号ＳＳＴ、走査クロック信号ＳＣＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ｂの上方から下方にシフト信号を順次シフトしつつ、少なくとも隣り合う走査ラインＳＬｑに対して、該シフト信号が所定の期間、同時に（一定期間オーバーラップして）出力され、バッファを介して走査信号Ｖselとして各走査ラインＳＬｑに印加される。
【０１０１】
また、電流ラッチ・分配部１４０Ｂは、例えば、図９に示すように、少なくとも、各データライン群ＤＧｊに個別に接続された電流ラッチ・分配回路１４３を複数備え、各電流ラッチ・分配回路１４３は、具体的には、図１０に示すように、各データライン群ＤＧｊを構成するデータラインＤＬjaに接続されたラッチ部（信号保持・出力部）１４３ａと、データラインＤＬjbに接続されたラッチ部（信号保持・出力部）１４３ｂと、を有して構成されている。
【０１０２】
ラッチ部１４３ａは、例えば、図１０に示すように、上述したデータドライバ１３０から出力される階調信号Ｉｃが電流路（ソース−ドレイン）の一端側に供給され、他端側が接点Ｎ４６ａに接続され、制御端子（ゲート）に第１の電流取込信号ＷＴoddが印加される薄膜トランジスタＴｒ４６ａと、接点Ｎ４６ａと接点Ｎ４７ａとの間に電流路が接続され、制御端子に第１の電流取込信号ＷＴoddが印加される薄膜トランジスタＴｒ４７ａと、電流路の一端側が接点Ｎ４６ａに接続され、他端側が低電位電圧（−Ｖcc）に接続され、制御端子が接点Ｎ４７ａに接続された薄膜トランジスタＴｒ４８ａと、電流路の一端側が低電位電圧（−Ｖcc）に接続され、他端側がデータラインＤＬjaに接続され、制御端子が接点Ｎ４７ａに接続された薄膜トランジスタＴｒ４９ａと、接点Ｎ４７ａと低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｅと、を備えた構成を有している。
【０１０３】
また、ラッチ部１４３ｂも、上記ラッチ部１４３ａと同様に、例えば、図１０に示すように、データドライバ１３０から出力される階調信号Ｉｃが電流路（ソース−ドレイン）の一端側に供給され、他端側が接点Ｎ４６ｂに接続され、制御端子（ゲート）に第２の電流取込信号ＷＴevnが印加される薄膜トランジスタＴｒ４６ｂと、接点Ｎ４６ｂと接点Ｎ４７ｂとの間に電流路が接続され、制御端子に第２の電流取込信号ＷＴevnが印加される薄膜トランジスタＴｒ４７ｂと、電流路の一端側が接点Ｎ４６ｂに接続され、他端側が低電位電圧（−Ｖcc）に接続され、制御端子が接点Ｎ４７ｂに接続された薄膜トランジスタＴｒ４８ｂと、電流路の一端側が低電位電圧（−Ｖcc）に接続され、他端側がデータラインＤＬjbに接続され、制御端子が接点Ｎ４７ｂに接続された薄膜トランジスタＴｒ４９ｂと、接点Ｎ４７ｂと低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｆと、を備えた構成を有している。
【０１０４】
ここで、本実施形態に係る電流ラッチ・分配部１４０Ｂにおいては、各薄膜トランジスタＴｒ４６ａ〜Ｔｒ４９ａ及びＴｒ４６ｂ〜Ｔｒ４９ｂとして、上述した第１の実施形態と同様に、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。
なお、上述した電流ラッチ・分配回路１４３において、蓄積容量Ｃｅ、Ｃｆは本発明に係る信号保持部及び電荷蓄積手段を構成し、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａ及びＴｒ４６ｂ、Ｔｒ４７ｂは本発明に係る信号分配部を構成し、薄膜トランジスタＴｒ４８ａ、Ｔｒ４９ａ及びＴｒ４８ｂ、Ｔｒ４９ｂは本発明に係る階調電流出力部を構成する。
【０１０５】
次いで、上述したような構成を有する電流ラッチ・分配部における動作について説明する。
図１１は、本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
本実施形態に係る電流ラッチ・分配部１４０Ｂ（電流ラッチ・分配回路１４３）における動作は、データドライバ１３０から時系列的に供給される２行分の表示画素に対応する表示データに基づく階調信号Ｉｃを、並列的に接続された電流ラッチ・分配回路１４３の各ラッチ部１４３ａ、１４３ｂにより順次取り込むと同時に、該階調信号（信号電流）Ｉｃに基づく階調電流Ｉpixを生成して、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに、所定のタイミングで個別に出力する電流ラッチ・出力動作と、該電流ラッチ・出力動作における上記階調電流Ｉpixの出力を、所定期間継続する電流出力保持動作と、を有し、ラッチ部１４３ａ側と１４３ｂ側との間で、上記電流ラッチ・出力動作と電流出力保持動作を交互に繰り返すように制御される。これにより、電流ラッチ・出力動作における各ラッチ部１４３ａ、１４３ｂからの階調電流Ｉpixの出力期間が、相互に一部重なる（オーバーラップする）ように設定される。
【０１０６】
以下、電流ラッチ・分配部の各回路構成を参照しながら、上記動作について具体的に説明する。
上述した電流ラッチ・分配回路１４３（ラッチ部１４３ａ、１４３ｂ）において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２の電流取込信号ＷＴodd、ＷＴevnを、選択的にハイレベルに設定することにより、並列的に接続されたラッチ部１４３ａ及び１４３ｂのうち、いずれか一方側のラッチ部（ラッチ部１４３ａ又は１４３ｂ）が、階調信号Ｉｃを取り込むと同時に、該階調信号Ｉｃに対応する階調電流Ｉpixを出力する電流ラッチ・出力動作状態に設定され、他方側のラッチ部（ラッチ部１４３ｂ又は１４３ａ）が先のタイミングにおける電流ラッチ・出力動作状態の、階調電流Ｉpixの出力状態を継続する電流出力保持動作状態に設定される。
【０１０７】
具体的には、電流ラッチ・出力動作においては、図１１（ａ）に示すように、第１の電流取込信号ＷＴoddがハイレベルに設定されるとともに、第２の電流取込信号ＷＴevnがローレベルに設定されることにより、ラッチ部１４３ａにおいて、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａがオン動作し、Ｔｒ４８ａがＴｒ４７ａによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作する。これにより、データドライバ１３０から供給された階調信号（信号電流）Ｉｃは、ラッチ部１４３ａの薄膜トランジスタＴｒ４６ａ、Ｔｒ４８ａを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４８ａのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｅに電荷として蓄積される。
【０１０８】
このとき、蓄積容量Ｃｅへの電荷の蓄積に伴って、接点Ｎ４７ａの電位が上昇することにより、カレントミラー回路を構成する薄膜トランジスタＴｒ４８ａ及びＴｒ４９ａがオン動作して、階調信号Ｉｃに対して、該カレントミラー回路に設定された所定の電流比率を有する階調電流Ｉpixが、データラインＤＬja側から薄膜トランジスタＴｒ４９ａを介して低電位電圧（−Ｖcc）方向（すなわち、表示画素ＥＭ側からラッチ部１４３ａ方向）に引き込まれるように流れる。
【０１０９】
電流出力保持動作においては、図１１（ｂ）に示すように、第１の電流取込信号ＷＴoddがローレベルに設定されるとともに、第２の電流取込信号ＷＴevnがハイレベルに設定されることにより、上述したラッチ部１４３ａにおいて、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａがオフ動作する。このとき、上記電流ラッチ・出力動作により蓄積容量Ｃａに蓄積された電荷（信号電流Ｉｃ）に基づく電位（高電圧）が接点Ｎ４７ａに保持されるため、薄膜トランジスタＴｒ４９ａがオン状態を継続する。これにより、データラインＤＬja側からラッチ部１４３ａ（電流ラッチ・分配回路１４３）方向に階調電流Ｉpixを引き込む動作状態が保持される。
【０１１０】
また、第１の電流取込信号ＷＴoddがローレベルに設定されるとともに、第２の電流取込信号ＷＴevnがハイレベルに設定された状態（すなわち、上述したラッチ部１４３ａの電流出力保持動作状態）においては、ラッチ部１４３ａに並列的に接続されたラッチ部１４３ｂにおいて、薄膜トランジスタＴｒ４６ｂ、Ｔｒ４７ｂがオン動作し、Ｔｒ４８ｂがＴｒ４７ｂによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作するため、階調信号Ｉｃが、ラッチ部１４３ｂの薄膜トランジスタＴｒ４６ｂ、Ｔｒ４８ｂを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４８ｂのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｆに電荷として蓄積されるとともに、接点Ｎ４７ｂの電位の上昇に伴って、カレントミラー回路を構成する薄膜トランジスタＴｒ４８ｂ及びＴｒ４９ｂがオン動作して、階調信号Ｉｃに対して、所定の電流比率を有する階調電流Ｉpixが、データラインＤＬjb側から薄膜トランジスタＴｒ４９ｂを介して低電位電圧（−Ｖcc）方向（すなわち、表示画素ＥＭ側からラッチ部１４３ｂ方向）に引き込まれるように流れる電流ラッチ・出力動作が実行される。
【０１１１】
すなわち、ラッチ部１４３ａ、１４３ｂのいずれか一方側が電流ラッチ・出力動作状態に設定された期間に、同時並行的に、他方側が電流出力保持動作状態に設定される。
なお、本実施形態に係る電流ラッチ・分配部１４０Ｂにおいても、後述する表示画素ＥＭに設けられる画素駆動回路の回路構成に対応させるために、データドライバ１３０から供給される正極性の階調信号Ｉｃに対応する、負の階調電流Ｉpixを生成して、該階調電流Ｉpixをデータライン（表示画素）側から引き込む場合について説明したが、表示画素ＥＭの回路構成に応じて、正極性の階調電流Ｉpixを生成して、データライン（表示画素）に流し込む構成を有するものであってもよい。
【０１１２】
＜表示装置の駆動制御方法＞
次いで、上述したような構成を有する表示装置における駆動制御動作について説明する。
図１２は、本実施形態に係る表示装置の駆動制御方法を示すタイミングチャートである。
【０１１３】
上述したような構成を有する表示装置において、まず、表示信号生成部１６０により抽出された表示データは、データドライバ１３０により、システムコントローラ１５０から供給されるデータ制御信号に基づくタイミングで、表示パネル１１０Ｂの各行ごとに順次取り込まれ、該表示データに応じた階調信号（信号電流）Ｉｃに変換されて、各列のデータライン群ＤＧｊに対応して設けられた電流ラッチ・分配部１４０Ｂに出力される。
【０１１４】
電流ラッチ・分配部１４０Ｂにおいては、図１２に示すように、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１の電流取込信号ＷＴodd、及び、ローレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ａが電流ラッチ・出力動作状態に設定されることにより、各列ごとの１行分（例えば、１行目）の表示画素ＥＭに対応する上記階調信号Ｉｃを取り込み、蓄積容量Ｃｅに当該階調信号Ｉｃに基づく電荷を蓄積すると同時に、蓄積容量Ｃｅに蓄積された電荷、及び、カレントミラー回路（薄膜トランジスタＴｒ４８ａ、Ｔｒ４９ａ）により設定された電流比率に基づいて、所定の電流値を有する階調電流Ｉpixを生成して、各データラインＤＬjaを介して、当該行（１行目）の各表示画素ＥＭに供給する電流ラッチ・出力動作が実行される。
【０１１５】
次いで、上記電流ラッチ・出力動作の後に、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１の電流取込信号ＷＴodd、及び、ハイレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ａが電流出力保持動作状態に設定されることにより、ラッチ部１４３ａにおいて、上記蓄積容量Ｃｅに蓄積された電荷（すなわち、信号電流Ｉｃ）に基づく階調電流Ｉpixが、各データラインＤＬjaを介して、当該行（１行目）の各表示画素ＥＭに継続して供給される電流出力保持動作が実行される。
【０１１６】
また、ラッチ部１４３ａにおいて、電流出力保持動作が実行されている期間においては、図１２に示すように、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１の電流取込信号ＷＴodd、及び、ハイレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ｂが電流ラッチ・出力動作状態に設定されることにより、データドライバ１３０から連続的に供給される次の行（例えば、２行目）の階調信号Ｉｃが、ラッチ部１４３ｂに取り込まれて、蓄積容量Ｃｆに電荷が蓄積されると同時に、該蓄積容量Ｃｆに蓄積された電荷、及び、カレントミラー回路（薄膜トランジスタＴｒ４８ｂ、Ｔｒ４９ｂ）により設定された電流比率に基づいて、所定の電流値を有する階調電流Ｉpixを生成して、各データラインＤＬjbを介して、当該行（２行目）の各表示画素ＥＭに供給する電流ラッチ・出力動作が実行される。
【０１１７】
次いで、上記ラッチ部１４３ａにおける電流出力保持動作の後に、システムコントローラ１５０により、再び、第１の電流取込信号ＷＴoddがハイレベルに、また、第２の電流取込信号ＷＴevnがローレベルに設定されることにより、ラッチ部１４３ａは再び電流ラッチ・出力動作状態に設定されることにより、次の行（例えば、３行目）の階調信号Ｉｃに基づく電荷が蓄積容量Ｃｅに蓄積されると同時に、該蓄積容量Ｃｅに蓄積された電荷、及び、カレントミラー回路により設定された電流比率に基づく階調電流Ｉpixが、各データラインＤＬjaを介して、当該行（３行目）の各表示画素ＥＭに供給される電流ラッチ・出力動作が実行される。
【０１１８】
また、このとき、電流ラッチ・分配回路１４３のラッチ部１４２ｂが電流出力保持動作状態に設定されることにより、先のタイミングで上記蓄積容量Ｃｆに蓄積された電荷に基づく階調電流Ｉpixが、各データラインＤＬjbを介して、上記電流ラッチ・出力動作の対象となった行（２行目）の各表示画素ＥＭに供給される電流出力保持動作が実行される。
【０１１９】
これにより、電流ラッチ・分配部１４０Ｂにおいて、各列に対応して設けられた各電流ラッチ・分配回路１４３を構成する２段のラッチ部１４３ａと１４３ｂとの間で、電流ラッチ・出力動作と電流出力保持動作を同時並行的に実行する制御を、所定の動作周期ごとに交互に繰り返すことにより、データドライバ１３０から順次供給される各行の表示データに対応した階調信号Ｉｃが連続的に電流ラッチ回路に取り込み保持されると同時に、階調電流Ｉpixとして各行の表示画素に一斉に供給される動作が実行される。
【０１２０】
したがって、電流ラッチ・分配部１４０Ｂから各列のデータライン群ＤＬｊを介して階調電流Ｉpixを出力し、システムコントローラ１５０から供給される走査制御信号に基づくタイミングで、走査ドライバ１２０からハイレベルの走査信号Ｖselを、少なくとも隣り合う走査ラインＳＬｑに対して、所定の期間、オーバーラップするように印加することにより、各走査ラインＳＬｉに対応する複数行（例えば、１行目と２行目の２行分）の表示画素ＥＭに、上記各データライン群ＤＬｊのデータラインＤＬja、ＤＬjbを介して順次供給される階調電流Ｉpixが書き込まれ、該階調電流Ｉpixに基づく所定の輝度階調で発光動作が実行される。
【０１２１】
このように、本実施形態においては、複数の表示画素が２次元配列された表示パネルに対して、走査ドライバから、少なくとも隣り合う走査ラインに対して、所定の期間、オーバーラップするように走査信号を印加することにより、各行の表示画素を順次選択状態に設定し、かつ、データドライバにより各行の表示画素に対応する表示データを個別のラッチ部に順次取り込んで保持すると同時に、各行の階調電流を順次各表示画素に供給するように構成されているので、各列のデータライン群を構成するデータライン数分のラッチ部を備えた簡易な構成で、同時並行して複数行の表示画素に対して、表示データに基づく階調電流を書き込むようにすることができ、当該階調電流の書込時間を実質的に長く設定することができる。
【０１２２】
具体的には、上述したように、各列に配設されるデータライン群が２本のデータラインからなり、当該データラインに対応して電流ラッチ・分配部に２個のラッチ部が設けられた構成においては、走査信号による特定の行の表示画素の選択期間の１／２の期間が、次の行の表示画素の選択期間とオーバーラップするように設定することができる。すなわち、データライン群を構成するデータラインの本数に応じた期間だけ、隣り合う行間で選択期間をオーバーラップするように設定することができる。
【０１２３】
また、上述した第１の実施形態と同様に、各列のデータライン群を構成する各データラインに接続される表示画素の数を、１列に１本のデータラインを配設した周知の表示装置に比較して、数分の１（１／２）に低減することができるので、各データラインに供給される階調電流の表示画素への書込時間を短縮、又は、その遅延を抑制することができる。
【０１２４】
なお、本実施形態においては、上述したように、データドライバにより各行の表示画素に対応する表示データをラッチ部に取り込んで保持すると同時に、各行の階調電流を生成して、順次各表示画素に供給するように構成されているため、電流ラッチ・分配回路（ラッチ部）におけるラッチ動作を迅速に実行する必要があり、信号遅延等によりラッチ動作のタイミングにずれが生じた場合には、表示動作に支障を来す可能性がある。
【０１２５】
そこで、本実施形態においては、電流ラッチ・分配回路（ラッチ部）における表示データ（階調信号）のラッチ動作を小電流で迅速に行うようにするとともに、各データラインへの出力段に、カレントミラー回路構成を適用することにより、階調電流の電流値（絶対値）を簡易に制御して大電流化するようにして、ラッチ動作の遅延を抑制することができる。
【０１２６】
＜表示画素の具体回路例＞
次に、本発明に係る表示装置に適用可能な表示画素の具体回路例について、図面を参照して説明する。
図１３は、本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の具体回路例を示す回路構成図であり、図１４は、本実施例に係る画素駆動回路の駆動制御動作を示す概念図である。また、図１５は、本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図である。
【０１２７】
図１３に示すように、本実施例に係る表示画素ＥＭ′（上述した各実施形態に示した表示画素ＥＭ及び選択トランジスタＴｒselからなる構成）は、概略、上述した走査ドライバ１２０Ａ（又は、１２０Ｂ）から印加される走査信号Ｖselに基づいて表示画素ＥＭ′を選択状態に設定し、該選択状態において電流ラッチ・分配部１４０Ａ（又は、１４０Ｂ）から供給される階調電流Ｉpixを取り込み、該階調電流Ｉpixに応じた発光駆動電流を発光素子に流す画素駆動回路（上述した選択トランジスタＴｒselを含む；発光駆動回路）ＤＣと、該画素駆動回路ＤＣから供給される発光駆動電流に基づいて、所定の輝度階調で発光動作する有機ＥＬ素子ＯＥＬ等の電流制御型の発光素子と、を有して構成されている。
【０１２８】
画素駆動回路ＤＣは、例えば、図１３に示すように、制御端子（ゲート端子）が走査ラインＳＬｉ（上述した各実施形態に示した走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬib、又は、ＳＬｑ）に、電流路（ソース−ドレイン）が電源ラインＶＬ及び接点Ｎ１１に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１１と、制御端子が走査ラインＳＬｉに、電流路がデータラインＤＬｊ（上述した各実施形態に示したデータライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjb）及び接点Ｎ１２に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１２と、制御端子が接点Ｎ１１に、電流路が電源ラインＶＬ及び接点Ｎ１２に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１３と、接点Ｎ１１及び接点Ｎ１２間に接続されたコンデンサ（保持容量）Ｃｓと、を備えた構成を有し、有機ＥＬ素子ＯＥＬのアノード端子が接点Ｎ１２に、カソード端子が接地電位に各々接続されている。ここで、コンデンサＣｓは、薄膜トランジスタＴｒ１３のゲート−ソース間に形成される寄生容量であってもよい。また、薄膜トランジスタＴｒ１２は、上述した各実施形態に示した選択トランジスタＴｒselに相当する。
【０１２９】
このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＥＬ）の発光駆動制御は、例えば、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、複数行の表示画素ＥＭ′を同時に、又は、所定の期間、オーバーラップするように選択状態に設定して、表示データに対応する階調電流Ｉpixを書き込み、電圧成分として保持する選択期間（書込動作期間）Ｔseと、該選択期間Ｔseに書き込み保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる非選択期間（発光動作期間）Ｔnseと、を設定することにより実行される（Ｔsc＝Ｔse＋Ｔnse）。
【０１３０】
（選択期間）
すなわち、表示画素ＥＭ′の選択期間Ｔseにおいては、まず、走査ドライバから特定の走査ラインＳＬｉに対して、ハイレベルの走査信号Ｖselが印加されて複数行の表示画素ＥＭ′が同時に（又は、所定の期間、オーバーラップするように）選択状態に設定されるとともに、当該複数行の表示画素の電源ラインＶＬに対して、ローレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、電流ラッチ・分配部から当該複数行の表示画素ＥＭ′に表示データに応じた負極性の階調電流Ｉpixが各データラインＤＬｊに供給される。
【０１３１】
これにより、図１４（ａ）に示すように、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端）に印加されるとともに、データラインＤＬを介して電流ラッチ・分配部方向に階調電流Ｉpixを引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端）に印加される。
【０１３２】
このように、接点Ｎ１１及びＮ１２間（薄膜トランジスタＴｒ１３のゲート−ソース間）に電位差が生じることにより、薄膜トランジスタＴｒ１３がオン動作して、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２、薄膜トランジスタＴｒ１２、データラインＤＬを介して、電流ラッチ・分配部方向に、階調電流Ｉpixに対応した書込電流Ｉａが流れる。
【０１３３】
このとき、コンデンサＣｓには、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、接地電位以下の電圧レベルを有する電源電圧Ｖscが印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されていることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。
【０１３４】
（非選択期間）
次いで、選択期間Ｔse終了後の非選択期間Ｔnseにおいては、走査ドライバから特定の走査ラインＳＬｉに対して、ローレベルの走査信号Ｖselが印加されて複数行の表示画素が非選択状態に設定されるとともに、当該複数行の表示画素の電源ラインＶＬに対して、ハイレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、電流ラッチ・分配部による階調電流Ｉpixの引き込み動作が停止される。
【０１３５】
これにより、図１４（ｂ）に示すように、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端）への電流ラッチ・分配部による階調電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣｓは、上述した選択期間において蓄積された電荷を保持する。
【０１３６】
このように、コンデンサＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）の電位差が保持されることになり、薄膜トランジスタＴｒ１３はオン状態を維持する。また、電源ラインＶＬには、接地電位よりも高い電圧レベルを有する電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【０１３７】
したがって、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、コンデンサＣｓにより保持される電位差（充電電圧）は、薄膜トランジスタＴｒ１３において階調電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流下する発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。
【０１３８】
これにより、選択期間Ｔse後の非選択期間Ｔnseにおいては、選択期間Ｔseに書き込まれた表示データ（階調電流Ｉpix）に対応する電圧成分に基づいて、薄膜トランジスタＴｒ１３を介して、発光駆動電流が継続的に供給されることになり、有機ＥＬ素子ＯＥＬは表示データに応じた輝度階調で発光する動作を継続する。
そして、上述した一連の動作を、上述した表示装置の駆動制御動作に基づいて、表示パネル１１０Ａ（又は、１１０Ｂ）を構成する全ての走査ラインＳＬｉについて順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。
【０１３９】
ここで、本実施例に係る画素駆動回路ＤＣにおいては、薄膜トランジスタＴｒ１１〜Ｔｒ１３を全て同一のチャネル極性（ｎチャネル型）を有する薄膜トランジスタを用いて構成することができるため、上述した電流ラッチ・分配部（電流分配回路、電流ラッチ回路、電流ラッチ・分配回路）１４０Ａ、１４０Ｂの回路構成と同様に、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタを適用することができる。
【０１４０】
これによれば、表示画素が２次元配列された表示パネル（画素アレイ）とともに、上述した電流ラッチ・分配部を単一の絶縁性基板上に一体的に形成することができる。特に、表示パネル及び電流ラッチ・分配部を、アモルファスシリコン半導体層を用いたｎチャネル型の電界効果型トランジスタを適用して構成した場合にあっては、すでに確立されたアモルファスシリコンの製造技術を適用して、動作特性の安定した電界効果型トランジスタを比較的安価に製造することができるので、表示パネルを高精細化や大型化した場合であっても、表示画質に優れた表示装置を簡易かつ良好に実現することができる。
【０１４１】
また、上述したような回路構成を有する画素駆動回路ＤＣによれば、表示データの輝度階調に応じた比較的大きな電流値を有する階調電流Ｉpixをデータドライバ１３０により引き込むように流して、有機ＥＬ素子ＯＥＬを発光動作させるための発光制御トランジスタ（薄膜トランジスタＴｒ１３）のゲート−ソース間に付設されたコンデンサＣｓに階調電流Ｉpixに対応した電圧を良好に充電する（書き込む）ことができるので、上述した表示装置の駆動制御方法により、階調電流の表示画素への書込時間を長く設定できることに加え、その書込速度を向上させて表示応答特性や表示画質の一層の改善を図ることができる。
【０１４２】
ここで、本実施例に係る画素駆動回路ＤＣにおいて電源ラインＶＬに所定の電源電圧Ｖcsを印加する構成としては、例えば、図１５に示すように、各行の走査ラインＳＬｉに並行して電源ラインＶＬｉが配設された表示パネル１１０Ｃの周辺領域に、該電源ラインＶＬｉが接続した電源ドライバ１７０を備え、システムコントローラ１５０から供給される電源制御信号に基づいて、走査ドライバ１２０Ａから走査信号Ｖselを出力するタイミングに同期して、電源ドライバ１７０から上記所定の電圧値を有する電源電圧Ｖcsを各電源ラインＶＬｉに印加するようにした構成を良好に適用することができる。
【０１４３】
なお、上述した表示画素ＥＭ′においては、画素駆動回路ＤＣとして３個の薄膜トランジスタを備え、データラインＤＬｊを介して電流ラッチ・分配部方向（すなわち、データドライバ方向）に階調電流Ｉpixを引き込む形態の電流印加方式に対応した回路構成を示したが、本発明はこの実施形態に限定されるものではなく、少なくとも、電流印加方式を適用した画素駆動回路を備えた表示装置であって、発光素子への発光駆動電流の供給を制御する発光制御トランジスタ、及び、階調電流の書込動作を制御する書込制御トランジスタを有し、表示データに応じた階調電流（書込電流）を保持した後、該階調電流に基づいて、上記発光制御トランジスタをオン動作させて発光駆動電流を供給して、発光素子を所定の輝度階調で発光させるものであれば、他の回路構成を有するものであればよく、例えば、４個の薄膜トランジスタを備えた回路構成を有するものであってもよく、さらには、電流ラッチ・分配部（すなわち、データドライバ側）からデータラインを介して表示画素（画素駆動回路）方向に階調電流を流し込む形態の回路構成を有するものであってもよい。
【０１４４】
また、上述した実施例においては、表示画素を構成する発光素子として、有機ＥＬ素子を適用した構成を示したが、本発明に係る表示装置はこれに限るものではなく、供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子であれば、上述した有機ＥＬ素子の他に、例えば、発光ダイオードやその他の発光素子を良好に適用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明に係る表示装置の全体構成を示す概略ブロック図である。
【図２】本発明に係る表示装置の第１の実施形態を示す要部概略構成図である。
【図３】本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。
【図４】本実施形態に係る表示装置のデータドライバに適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。
【図５】本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
【図６】本実施形態に係る表示装置における駆動制御動作（駆動制御方法）を説明するタイミングチャートである。
【図７】本実施形態に係る表示装置の他の構成例を示す要部概略構成図である。
【図８】本実施形態に係る表示装置のさらに他の構成例を示す要部概略構成図である。
【図９】本発明に係る表示装置の第２の実施形態を示す要部概略構成図である。
【図１０】本実施形態に適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。
【図１１】本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
【図１２】本実施形態に係る表示装置の駆動制御方法を示すタイミングチャートである。
【図１３】本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の具体回路例を示す回路構成図である。
【図１４】本実施例に係る画素駆動回路の駆動制御動作を示す概念図である。
【図１５】本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図である。
【図１６】従来技術における発光素子型ディスプレイの要部構成例を示す概略図である。
【図１７】従来技術における発光素子型ディスプレイに適用される表示画素の構成例を示す等価回路図である。
【符号の説明】
【０１４６】
１００ 表示装置
１１０Ａ〜１１０Ｃ 表示パネル
１２０Ａ、１２０Ｂ 走査ドライバ
１３０ データドライバ
１４０Ａ、１４０Ｂ 電流ラッチ・分配部
１４１ 電流分配回路
１４２ 電流ラッチ回路
１４２ａ、１４２ｂ ラッチ部
１４３ 電流ラッチ・分配回路
１４３ａ、１４３ｂ ラッチ部
１５０ システムコントローラ
１６０ 表示信号生成部
ＥＭ、ＥＭ′ 表示画素
ＳＧｉ 走査ライン群
ＤＧｊ データライン群
ＤＣ 画素駆動回路
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示データに応じた電流を供給することにより所定の輝度階調で発光する電流制御型の発光素子を備えた表示画素を、複数配列してなる表示パネルを具備する表示装置に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を備えた表示画素を、２次元配列した表示パネルを具備する発光素子型のディスプレイ（表示装置）が知られている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年普及が著しい液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、発光素子型の表示画素から構成されるため、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。
【０００４】
図１６は、従来技術における発光素子型ディスプレイの要部構成例を示す概略図であり、図１７は、従来技術における発光素子型ディスプレイに適用される表示画素の構成例を示す等価回路図である。
図１６に示すように、従来技術における発光素子型ディスプレイは、概略、相互に直交するように配設された複数の走査ラインＳＬと複数のデータラインＤＬとの各交点近傍に、例えば、後述する発光駆動回路（画素駆動回路）及び電流制御型の発光素子（有機ＥＬ素子）を備えた複数の表示画素ＥＭがマトリクス状（ｎ行×ｍ列）に配列された表示パネル１１０Ｐと、該表示パネル１１０Ｐの走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで順次走査信号Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ１２０Ｐと、表示パネル１１０ＰのデータラインＤＬに接続され、表示データを取り込んで、所定のタイミングで各データラインＤＬへ表示データに応じた階調電流（階調信号）ＩＰpixを供給するデータドライバ１３０Ｐと、を備えた構成を有している。
【０００５】
このようなディスプレイにおいて、例えば、外部から供給されるタイミング信号に基づいて生成される走査制御信号及びデータ制御信号等により、走査ドライバ１２０Ｐ及びデータドライバ１３０Ｐの動作状態が制御されて、走査信号の印加により選択状態に設定された各行の表示画素に、表示データに応じた階調電流を書き込むことにより、各表示画素が所定の輝度階調で発光動作して、所望の画像情報が表示される。
【０００６】
そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（以下、便宜的に「発光駆動回路」と記す）を備えたものが知られている。
【０００７】
具体的には、特許文献１等に記載された表示画素は、図１７に示すように、相互に並行して配設された一対の走査ラインＳＬ１、ＳＬ２とデータラインＤＬとの各交点近傍に、ゲート端子が走査ラインＳＬ１に、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ１２１に各々接続された薄膜トランジスタＴｒ１２１と、ゲート端子が走査ラインＳＬ２に、ソース端子及びドレイン端子が接点Ｎ１２１及び接点Ｎ１２２に各々接続された薄膜トランジスタＴｒ１２２と、ゲート端子が接点Ｎ１２２に、ドレイン端子が接点Ｎ１２１に各々接続され、ソース端子に高電源電圧Ｖddが印加された薄膜トランジスタＴｒ１２３と、ゲート端子が接点Ｎ１２２に接続され、ソース端子に高電源電圧Ｖddが印加された薄膜トランジスタＴｒ１２４と、を備えた画素駆動回路ＤＰ１、及び、階画素駆動回路ＤＰ１の薄膜トランジスタＴｒ１２４のドレイン端子にアノード端子が接続され、カソード端子に接地電位が印加された有機ＥＬ素子ＯＥＬを有して構成されている。
【０００８】
ここで、図１７において、薄膜トランジスタＴｒ１２１はｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１２２乃至Ｔｒ１２４はｐチャネル型の電界効果型トランジスタにより構成されている。また、ＣＰ１は、薄膜トランジスタＴｒ１２３及びＴｒ１２４のゲート−ソース間に形成される寄生容量である。
そして、このような構成を有する発光駆動回路ＤＰ２においては、薄膜トランジスタＴｒ１２１乃至Ｔｒ１２４からなる４個のトランジスタ（スイッチング手段）を所定のタイミングでオン、オフ制御することにより、以下に示すように、有機ＥＬ素子ＯＥＬを発光制御する。
【０００９】
すなわち、発光駆動回路ＤＰ１において、図示を省略した走査ドライバにより、走査ラインＳＬ１にハイレベルの走査信号Ｖsel1を、走査ラインＳＬ２にローレベルの走査信号Ｖsel2を各々印加して表示画素を選択状態に設定すると、薄膜トランジスタＴｒ１２１、Ｔｒ１２２及びＴｒ１２３がオン動作して、図示を省略したデータドライバによりデータラインＤＬに供給された、表示データに応じた階調電流Ｉpixが薄膜トランジスタＴｒ１２１及びＴｒ１２３を介して流れる。このとき、Ｔｒ１２２によりＴｒ１２３のゲート・ドレイン間が電気的に短絡されているため、Ｔｒ１２３は飽和領域で動作する。これにより、該階調電流Ｉpixの電流レベルが薄膜トランジスタＴｒ１２３により電圧レベルに変換されてゲート−ソース間に所定の電圧が生じる（書込動作）。この薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧に応じて薄膜トランジスタＴｒ１２４がオン動作して、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位に流れ、有機ＥＬ素子ＯＥＬが発光する（発光動作）。
【００１０】
次いで、例えば、走査ラインＳＬ２にハイレベルの走査信号Ｖsel2を印加すると、薄膜トランジスタＴｒ１２２がオフ動作することにより、薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧が寄生容量ＣＰ１により保持され、次に、走査ラインＳＬ１にローレベルの走査信号Ｖsel1を印加すると、薄膜トランジスタＴｒ１２１がオフ動作することにより、データラインＤＬと画素駆動回路ＤＰ１とが電気的に遮断される。これにより、上記寄生容量ＣＰ１に保持された電圧に基づく電位差により、薄膜トランジスタＴｒ１２４が継続してオン動作し、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位に流れ、有機ＥＬ素子ＯＥＬの発光動作が継続される。
【００１１】
ここで、薄膜トランジスタＴｒ１２４を介して有機ＥＬ素子ＯＥＬに供給される発光駆動電流は、表示データの輝度階調に基づいた電流値になるように制御され、この発光動作は、次の表示データに応じた階調電流が各表示画素に書き込まれるまで、例えば、１フレーム期間継続されるように制御される。
このような回路構成を有する画素駆動回路における駆動制御方法は、各表示画素（薄膜トランジスタＴｒ１２３のゲート端子）に表示データに応じた電流値を指定した階調電流を供給し、該電流値に応じて保持される電圧に基づいて、有機ＥＬ素子ＯＥＬに流す発光駆動電流を制御して、所定の輝度階調で発光動作させていることから、電流印加方式（又は、電流指定方式）と呼ばれている。
【００１２】
なお、図示を省略したが、図１７と同様に、画素駆動回路と有機ＥＬ素子とを備えた表示画素に対して、表示データに応じた電圧値を指定した階調信号電圧を印加し、該電圧値に応じて、有機ＥＬ素子ＯＥＬに流す発光駆動電流を制御して、所定の輝度階調で発光動作させる、電圧印加方式（又は、電圧指定方式）の駆動制御方法も知られている。
【００１３】
ここで、電圧指定方式を採用した発光駆動回路においては、選択機能や発光駆動機能を担うスイッチ素子の素子特性（薄膜トランジスタのチャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合には、発光駆動電流に影響を与えることになり、長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することができない、という問題や、表示パネルの高精細化を図るために、各表示画素を微細化すると、発光駆動回路を構成するスイッチ素子の動作特性（薄膜トランジスタのソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有していた。
【００１４】
これに対して、上述した電流指定方式の発光駆動回路においては、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する薄膜トランジスタＴｒ１２３（電流／電圧変換用トランジスタ）及び有機ＥＬ素子ＯＥＬに所定の電流値の駆動電流を供給する薄膜トランジスタＴｒ１２４（発光駆動用トランジスタ）を備え、有機ＥＬ素子ＯＥＬに供給する発光駆動電流の電流値を設定することにより、各薄膜トランジスタＴｒ１２３、Ｔｒ１２４の動作特性のバラツキの影響を抑制することができるので、電圧指定方式の発光駆動回路の問題点を解決することができるという利点を有している。
【００１５】
【特許文献１】特開２００１−１４７６５９号公報 （第７頁〜第８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述したような電流指定方式を採用した発光駆動回路においては、以下に示すような問題を有していた。
（１）すなわち、最下位又は比較的輝度の低い表示データに基づく階調電流を各表示画素に書き込む場合（低階調表示時）、表示データの輝度階調に対応した小さい電流値の信号電流を各表示画素に供給する必要がある。
【００１７】
ここで、各表示画素に表示データ（階調電流）を書き込む動作は、データラインに寄生する容量成分（配線容量及び表示画素を構成する保持容量）を所定の電圧まで充電することに相当するため、例えば、表示パネルの大型化等によりデータラインの配線長が長くなるとともに、当該データラインに接続される表示画素の数が増加した場合、階調電流の電流値が小さくなるほど（すなわち、低階調表示時ほど）、データラインの充電時間が長くなって、表示画素への書込動作に長時間を要するようになり、予め設定された（既定の）書込時間では表示画素に書き込まれる表示データが充分安定した状態（飽和状態）に達しない、いわゆる、書込不足が生じる。これにより、表示データに応じた適切な輝度階調で発光動作することができない表示画素が発生して、表示パネル内で輝度差が生じて表示画質の劣化を招くという問題を有していた。
【００１８】
（２）また、表示パネルを高精細化するために、表示パネルに配設される走査ラインの数を増加させて、各走査ラインの選択期間（すなわち、書込時間）を短く設定した場合においても、階調電流の電流値が小さくなるほど、各表示画素への十分な書込動作が行われなくなり、書込不足が発生して表示画質の劣化を招いたり、表示パネルの高精細化が制約されるという問題を有していた。
【００１９】
（３）さらに、図１６に示したように、表示画素が２次元配列された表示パネルの周辺領域（例えば、パネル基板上）に、ＩＣチップの形態を有する走査ドライバやデータドライバを端子接続する場合、走査ドライバやデータドライバから出力される走査信号や階調電流が、表示パネルの各行（ｎ本の走査ライン）や各列（ｍ本のデータライン）ごとに１対１で対応しているため、表示パネルを高精細化すると、ドライバチップの出力端子数（すなわち、表示パネルと走査ドライバ又はデータドライバとの接続端子数）が増加するとともに、端子間ピッチ（間隔）が狭小化して、ドライバチップの接続工程における位置合わせの高精度化や工数の増加等を招き、ディスプレイの製品コストが高騰するという問題を有していた。
【００２０】
そこで、本発明は、上述した問題点に鑑み、表示画素に設けられた発光素子を電流印加方式で発光制御するディスプレイにおいて、発光素子を長期間にわたり安定した発光特性で発光動作させることができるとともに、表示画素への表示データ（階調電流）の書込動作に際し、書込不足による表示画質の劣化を抑制することができ、さらに、表示パネルの高精細化に良好に対応することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
請求項１記載の発明は、表示パネルを構成する２次元配列された表示画素に対して、表示データに基づく階調電流を供給することにより、各表示画素を前記表示データに基づく所定の輝度階調で発光動作させて、前記表示パネルに所望の画像情報を表示する表示装置において、少なくとも、前記表示パネルに配列された特定の複数行の前記表示画素を、少なくとも所定の期間、同時に選択状態に設定する走査駆動手段と、前記表示データに基づいて各行ごとの前記表示画素の輝度階調を制御する階調信号を生成する信号駆動手段と、前記信号駆動手段から出力される前記階調信号を取り込んで、前記階調信号に基づく電流値を有する前記階調電流を生成し、前記走査駆動手段により選択状態に設定された前記複数行の前記表示画素の各々に対して、個別のデータラインを介して、前記階調電流を書き込む電流書込手段と、を備え、前記信号駆動手段は、前記階調信号を、前記所定の期間において同時に選択状態に設定される前記特定の複数行の同一列の前記各表示画素ごとに、時系列データとして前記電流書込手段に順次出力し、前記電流書込手段は、前記時系列データとして供給される前記階調信号を各列の各行ごとに個別に保持する信号保持部と、前記信号保持部に保持された前記階調信号に対応する電流を、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流として出力する階調電流出力部と、を、備え、前記階調信号は、前記表示データに対応する電流値を有する信号電流であって、前記信号保持部は、前記信号電流に基づく電荷を蓄積して、電圧成分として保持する電荷蓄積手段を備え、少なくとも、前記表示パネルと前記電流書込手段が、単一の絶縁性基板上に設けられていることを特徴とする。
【００２２】
請求項２記載の発明は、請求項１記載の表示装置において、前記表示パネルは、前記複数行の表示画素に共通に接続された走査ラインを複数備え、前記走査駆動手段は、前記走査ラインの各々に、単一の走査信号を印加することにより、前記複数行の表示画素を同時に選択状態に設定することを特徴とする。
【００２３】
請求項３記載の発明は、請求項１記載の表示装置において、前記表示パネルは、各行ごとの前記表示画素に接続された走査ラインを複数備え、前記走査駆動手段は、前記走査ラインの各々に、所定の期間のみ時間的に重なる個別の走査信号を印加することにより、該所定の期間において、前記複数行の表示画素を同時並行的に選択状態に設定することを特徴とする。
【００２４】
請求項４記載の発明は、請求項１記載の表示装置において、前記電流書込手段は、各列ごとに、各々、並列に配置された複数組の前記信号保持部及び前記階調電流出力部からなる信号保持・出力部と、前記時系列データとして供給される前記階調信号を、前記複数組の信号保持・出力部に分配して供給する信号分配部と、を備え、前記複数組の信号保持・出力部は、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流を出力することを特徴とする。
【００２５】
請求項５記載の発明は、請求項４記載の表示装置において、前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を複数段備え、一の段の前記信号保持・出力部により前記階調信号を取り込み保持する動作と、他のいずれかの段の前記信号保持・出力部から前記階調電流を出力する動作を、同時に並行して実行することを特徴とする。
【００２６】
請求項６記載の発明は、請求項４記載の表示装置において、前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を一段備え、一の組の前記信号保持・出力部により前記階調信号を取り込み保持すると同時に、前記階調信号に基づく前記階調電流を出力する動作と、他のいずれかの組の前記信号保持・出力部により前記階調信号に基づく前記階調電流を出力する動作を、所定の期間において、同時に並行して実行することを特徴とする。
【００２７】
請求項７記載の発明は、請求項１記載の表示装置において、前記電流書込手段は、前記信号駆動手段から供給される前記階調信号に対して、電流極性を反転した前記階調電流を生成して、前記複数行の前記表示画素に出力する電流極性反転部を有していることを特徴とする。
【００２８】
請求項８記載の発明は、請求項１記載の表示装置において、前記階調電流出力部は、カレントミラー回路構成を有し、前記信号駆動手段から供給される前記階調信号に対して、所定の電流比率の電流値を有する前記階調電流を生成して、前記複数行の前記表示画素に出力することを特徴とする。
【００２９】
請求項９記載の発明は、請求項１乃至８のいずれかに記載の表示装置において、前記表示パネルに配列された前記表示画素は、前記電流書込手段から出力される前記階調電流に基づく所定の発光駆動電流を生成する発光駆動回路と、前記発光駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、を備えることを特徴とする。
【００３０】
請求項１０記載の発明は、請求項９記載の表示装置において、少なくとも、前記電流書込手段及び前記発光駆動回路は、アモルファスシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする。
【００３１】
請求項１１記載の発明は、請求項９記載の表示装置において、少なくとも、前記電流書込手段及び前記発光駆動回路は、ポリシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする。
請求項１２記載の発明は、請求項９乃至１１のいずれかに記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【発明の効果】
【００３２】
すなわち、本発明に係る表示装置は、表示信号（表示データ）に応じた階調電流を各表示画素に印加することにより、各表示画素の発光素子（有機ＥＬ素子、電流制御型の発光素子）を所定の輝度階調で発光動作させて、所望の画像情報を表示パネルに表示する表示装置において、表示パネルに２次元配列された表示画素に対して、走査ドライバ（走査駆動手段）から走査信号を印加することにより、複数行分の表示画素を、少なくとも所定の期間、同時に選択状態に設定し、データドライバ（信号駆動手段）により当該複数行の表示画素に対応する表示データを順次取り込んで、各行ごとの階調信号（信号電流）を生成し、各列ごとに時系列データ（シリアルデータ）として出力する電流ラッチ・分配部（電流書込手段）により、データドライバから出力される階調信号を各行ごとに取り込んで、該階調信号に基づく階調電流を生成して、上記選択状態に設定された複数行の表示画素に対して、各行ごとに個別のデータラインを介して書き込むように構成されている。
【００３３】
ここで、上記走査ドライバ及びデータドライバは、表示パネルが設けられる絶縁性基板とは別個に、ドライバチップとして形成され、電流ラッチ・分配部は、該絶縁性基板上に表示パネルとともに一体的に設けられている。そのため、少なくとも電流ラッチ・分配部及び表示パネルを構成する表示画素（発光駆動回路）は、例えば、同一チャネル極性を有する薄膜トランジスタ（電界効果型トランジスタ）により構成され、特に、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする薄膜トランジスタを適用して構成されている。
【００３４】
また、走査ドライバにより複数行分の表示画素を、少なくとも所定の期間、同時に選択状態に設定する手法としては、複数行の表示画素に共通に接続された走査ラインに対して、単一の走査信号を印加して、複数行の表示画素を同時に選択状態に設定する手法や、各行ごとに表示画素に個別に接続された走査ラインの各々に対して、所定の期間のみ時間的に重なる（オーバーラップする）個別の走査信号を印加して、複数行の表示画素を時間的にずらしながら、かつ、所定の期間において、同時並行的に選択状態に設定する手法を適用することができる。
【００３５】
これにより、走査ドライバから単一の走査信号、又は、複数の走査信号を順次印加することにより、同一の走査タイミングで複数行（ｋ行）分の表示画素を選択状態に設定することができるので、１走査ラインに１走査信号を印加して１行の表示画素を選択状態に設定する周知の表示装置及び駆動制御方法に比較して、階調電流の表示画素への書込時間を実質的に複数倍（ｋ倍）に長く設定することができる。
【００３６】
また、同一の走査タイミングで選択状態に設定される行の数（ｋ）に応じて、各列に配設されるデータラインの数を設定することにより、各データラインに接続される表示画素の数が削減されるので、各データラインに寄生する容量成分を、各列に１本のみのデータラインを配設した周知の表示装置の構成に比較して、数分の１（１／ｋ）に低減することができるので、各データラインを介して表示画素に供給される階調電流の書込時間を短縮、又は、その遅延を抑制することができる。
【００３７】
したがって、各表示画素への表示データの書込時間を充分に長く確保することができるとともに、階調電流の信号遅延を抑制することができるので、表示パネルを大型化した場合や高精細化した場合、あるいは、低階調表示時であっても、表示データの書込不足を解消することができ、各表示画素を表示データに応じた適切な輝度階調で発光動作させて、表示画質の向上を図ることができる。
【００３８】
また、表示パネルを高精細化した場合であっても、ドライバチップ（特に、走査ドライバ）の出力端子数の増加を抑制することができるとともに、端子間ピッチ（間隔）の狭小化を抑制することができるので、ドライバチップの接続工程における位置精度の簡略化や工数の削減を図ることができる。さらに、電流ラッチ・分配部を、表示パネル（画素アレイ）と一体的に、同一基板上に形成することができるので、部品点数の増加を抑制して、表示装置の製品コストを抑制することができる。
【００３９】
また、本発明に係る表示装置においては、電流ラッチ・分配部の構成として、データドライバから各行ごとに時系列データとして供給される階調信号を、各行ごとに分配する電流分配回路（信号分配部）と、分配された階調信号を各行ごとに保持容量（電荷蓄積手段）に個別に保持するとともに、該階調信号に対応する電流を、個別のデータラインを介して、選択状態に設定された複数行の表示画素に、階調電流として出力する複数（例えば、２組）のラッチ部（信号保持部及び階調電流出力部からなる信号保持・出力部）からなる電流ラッチ回路と、備えた構成を適用することができる。
【００４０】
さらに、電流ラッチ・分配部は、各列ごとに、複数のラッチ部を備えた構成を有し、該複数のラッチ部を複数段（例えば、２段）設けて、一方の段のラッチ部により特定の行の階調信号を取り込み保持する動作と、他方の段のラッチ部により１行前の階調信号に基づく階調電流を当該行の表示画素に出力する動作とを、同時に並行して実行する制御動作、あるいは、複数のラッチ部を一段のみ設けて、一方の組のラッチ部により特定の行の階調信号を取り込み保持すると同時に、該階調信号に基づく階調電流を当該行の表示画素に出力する動作と、他方の組のラッチ部により１行前の階調信号に基づく階調電流を当該１行前の表示画素に出力する動作とを、所定の期間において、同時に並行して実行する制御動作を行うものであってもよい。
これにより、データドライバから各列に対応して供給される階調信号を、電流ラッチ・分配部により連続的に取り込み保持しつつ、同時並行して表示画素へ階調電流を供給することができる。
【００４１】
また、ラッチ部は、データドライバから供給される階調信号に対して、電流極性を反転した階調電流（例えば、正極性の階調信号に対して、負極性の階調電流）を生成して、複数行の表示画素に出力する機能（電流極性反転部）を有しているものであってもよいし、ラッチ部の出力段（階調電流出力部）に、カレントミラー回路を適用して、データドライバから供給される階調信号に対して、当該カレントミラー回路により設定される所定の電流比率の電流値を有する階調電流を生成して、複数行の表示画素に出力するものであってもよい。
【発明を実施するための最良の形態】
【００４２】
以下、本発明に係る表示装置について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
＜表示装置＞
図１は、本発明に係る表示装置の全体構成を示す概略ブロック図であり、図２は、本発明に係る表示装置の第１の実施形態を示す要部概略構成図である。
【００４３】
図１、図２に示すように、本実施形態に係る表示装置１００は、大別して、複数行（２行）の画素行に対応して配設され、複数本（図２では２本）の走査ラインＳＬia、ＳＬib（ｉは、１≦ｉ≦ｎ´の範囲の正の整数であって、例えば、表示パネル１１０Ａに設定された画素行の総数ｎの約数；ｎ´、ｎは正の整数）を一組とする走査ライン群ＳＧｉと、各列（１列）の画素列に対応して配設され、複数本（図２では２本）のデータラインＤＬja、ＤＬjb（ｊは、１≦ｊ≦ｍの範囲の正の整数；ｍは正の整数であって、表示パネル１１０に設定された画素列の総数）を一組とするデータライン群ＤＧｊと、各組の走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibと各組のデータライン群ＤＧｊを構成するデータラインＤＬja、ＤＬjbとの各交点近傍に、選択トランジスタＴｒselを介して接続された表示画素ＥＭが複数２次元配列（ｎ行×ｍ列）された表示パネル１１０Ａと、該表示パネル１１０Ａの走査ライン群ＳＧｉに接続され、各走査ライン群ＳＧｉに所定のタイミングで順次走査信号Ｖselを印加することにより、該走査ライン群ＳＧｉに接続された複数行（図２では２行）分の表示画素ＥＭを一斉に選択状態に設定する走査ドライバ（走査駆動手段）１２０Ａと、表示パネル１１０Ａのデータライン群ＤＧｊに接続され、後述するデータドライバ１３０から順次供給される各行の階調信号（信号電流）Ｉｃを、所定のタイミングで各行ごとに分配して、上記複数行（図２では２行）分ごとに保持する電流ラッチ・分配部（電流書込手段）１４０Ａと、後述する表示信号生成部１６０から供給される表示データを取り込み、各行の表示画素ごとに、階調信号Ｉｃとして電流ラッチ・分配部１４０Ａに一斉に供給するデータドライバ（信号駆動手段）１３０と、例えば、表示信号生成部１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０Ａ、データドライバ１３０及び電流ラッチ・分配部１４０Ａの動作状態を制御する走査制御信号及びデータ制御信号を生成して出力するシステムコントローラ１５０と、例えば、表示装置１００の外部から供給される映像信号に基づいて、表示データ（例えば、デジタルデータ）を生成してデータドライバ１３０に供給するとともに、該表示データを表示パネル１１０Ａに画像表示するためのタイミング信号（システムクロック等）を生成、又は、抽出してシステムコントローラ１５０に供給する表示信号生成部１６０と、を備えて構成されている。
【００４４】
そして、本実施形態に係る表示装置においては、特に、図２に示すように、表示パネル１１０Ａを構成する複数の表示画素ＥＭ（すなわち、画素アレイ）が形成される絶縁性の基板ＢＡＳＥ上に、該画素アレイとともに、少なくとも電流ラッチ・分配部１４０Ａが一体的に形成された構成を有している。なお、各表示画素ＥＭ及び電流ラッチ・分配部１４０Ａの回路構成や素子特性については、詳しく後述する。
【００４５】
以下、上記各構成について具体的に説明する。
（表示パネル１１０Ａ）
本実施形態に係る表示装置に適用可能な表示パネル１１０Ａは、例えば、図２に示すように、各々２本に分岐した走査ラインＳＬia、ＳＬibを一組とし、２行分の画素行に対応する走査ライン群ＳＧｉと、各々２本のデータラインＤＬja、ＤＬjbを一組とし、１列分の画素列に対応するデータライン群ＤＧｊが、相互に直交するように配設され、各走査ラインＳＬiaとデータラインＤＬjaとの各交点、及び、各走査ラインＳＬibとデータラインＤＬjbとの各交点に、表示画素ＥＭが接続された構成を有している。
ここで、図２に示した構成においては、各走査ライン群ＳＧｉの走査ラインＳＬiaには、奇数行の表示画素ＥＭが接続され、走査ラインＳＬibには、偶数行の表示画素ＥＭが接続されている。
【００４６】
なお、各走査ライン群ＳＧｉを構成する走査ラインにより対応する行数は、図２に示したように、各走査ライン群ＳＧｉが２行分の表示画素ＥＭに対応した構成を有するものに限らず、例えば、ｋ行（ｋは、表示パネル１１０に設定された画素行の総数ｎの約数）分の表示画素ＥＭに対応し、ｎ／ｋ組（すなわち、上記ｎ′組）の走査ライン群ＳＧｉを有するものであってもよいし、表示パネル１１０Ａを構成する全画素行（ｎ行）に対応して一組（単一）の走査ライン群を設け、１画面分の全表示画素ＥＭが該走査ライン群に共通に接続された構成を有するものであってもよい。後者の場合にあっては、走査ドライバ１２０Ａから出力される単一の走査信号により１画面分の全表示画素ＥＭが一括して選択状態に設定される。
【００４７】
また、各表示画素ＥＭは、ゲート端子が各走査ラインＳＬia又はＳＬibに接続され、ソース端子が各データラインＤＬja又はＤＬjbに接続された選択トランジスタＴｒselの、ドレイン端子に接続された構成を有し、電流ラッチ・分配部１４０Ａから各データラインＤＬja又はＤＬjb、及び、上記選択トランジスタＴｒselを介して供給される階調電流Ｉpixに基づいて、所定の輝度階調で発光動作する電流制御型の発光素子を備えている。
【００４８】
このような構成を有する表示パネル１１０Ａにおいて、後述する走査ドライバ１２０Ａから特定の走査ライン群ＳＧｉに走査信号Ｖselを印加することにより、該走査ライン群ＳＧｉを構成する複数（２本）の走査ラインＳＬia、ＳＬibに接続された選択トランジスタＴｒselがオン動作して、２行分の表示画素ＥＭが一括して選択状態に設定される。この特定の走査ライン群ＳＧｉに走査信号Ｖselを印加した状態（選択状態）で、後述するデータドライバ１３０及び電流ラッチ・分配部１４０Ａから各データライン群ＤＧｊに表示データに対応する階調電流Ｉpixを一斉に供給することにより、上記オン動作した選択トランジスタＴｒselを介して、選択状態に設定された２行分の表示画素ＥＭに一括して表示データが書き込まれる。なお、選択トランジスタを含む表示画素ＥＭの具体回路例や回路動作については詳しく後述する。
【００４９】
（走査ドライバ１２０Ａ）
走査ドライバ１２０は、システムコントローラ１５０から供給される走査制御信号に基づいて、上記各走査ライン群ＳＧｉに選択レベル（例えば、ハイレベル）の走査信号Ｖselを印加する動作を順次実行することにより、各走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibに接続された２行分の表示画素ＥＭを一斉に選択状態に設定し、後述するデータドライバ１３０により各データライン群ＤＧｊを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素ＥＭに一斉に書き込むように制御する。
【００５０】
走査ドライバ１２０Ａは、例えば、図２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・ＳＢｉ、・・・ＳＢｎ′を、各走査ライン群ＳＧｉに対応して複数段（図２ではｎ´＝ｎ／２；ｎは、表示パネル１１０Ａに設定された画素行の総数）備え、後述するシステムコントローラ１５０から供給される走査制御信号（走査スタート信号ＳＳＴ、走査クロック信号ＳＣＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ａの上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の選択レベル（ハイレベル）を有する走査信号Ｖselとして各走査ライン群ＳＧｉに印加される。
【００５１】
なお、上述したように、表示パネル１１０Ａを構成する全ての表示画素ＥＭが単一の走査ライン群ＳＧｉに接続された構成を有する場合には、図２に示したようなシフトブロックは必要なく、上記走査制御信号に基づいて、所定のタイミングで単一の走査信号Ｖselを走査ライン群ＳＧｉに印加することにより、１画面分の全ての表示画素ＥＭが一括して選択状態に設定される。
【００５２】
（データドライバ１３０）
データドライバ１３０は、システムコントローラ１５０から供給されるデータ制御信号に基づいて、後述する表示信号生成部１６０から供給される表示データを、所定のタイミングで各行ごとに順次取り込んで保持し、上記表示データの階調値に応じた電流値を有する階調信号（信号電流）Ｉｃを、後述する電流ラッチ・分配部１４０Ａに行単位で一斉に供給する動作を一画面分順次繰り返し実行する。なお、データドライバ１３０の具体的な構成及び動作については詳しく後述する。
【００５３】
（電流ラッチ・分配部１４０Ａ）
電流ラッチ・分配部１４０Ａは、システムコントローラ１５０から供給されるデータ制御信号に基づいて、データドライバ１３０から供給される表示データに基づく階調信号Ｉｃを、所定のタイミングで各データライン群ＤＧｉごとに順次取り込んで、各列の特定の走査ライン群ＳＧｉに接続された表示画素ＥＭごとに個別に保持し、上述した走査ドライバ１２０により特定の走査ライン群ＳＧｉを選択状態に設定するタイミングで、上記保持した階調信号Ｉｃを階調電流Ｉpixとして、各データライン群ＤＧｊを介して複数行（図２では２行）の表示画素ＥＭに一斉に供給する。
【００５４】
電流ラッチ・分配部１４０Ａは、具体的には、例えば、図２に示すように、少なくとも、データドライバ１３０により表示データに基づいて、各列（各データライン群ＤＧｊ）に対応して生成された階調信号Ｉｃを順次取り込んで、上記特定の走査ライン群ＳＧｉに対応する行（表示画素ＥＭ）ごとに分配する複数の電流分配回路１４１と、表示パネル１１０Ａに配設された各データライン群ＤＧｊごとに接続され、上記電流分配回路１４１により分配された各列の各行ごとの階調信号Ｉｃを、並列的に保持する複数の電流ラッチ回路１４２と、を備え、各電流分配回路１４１及び電流ラッチ回路１４２からなる構成により、データ制御信号に基づくタイミングで、各走査ライン群ＳＧｉを構成する走査ラインＳＬia、ＳＬibに接続された２行分の表示画素ＥＭの階調信号Ｉｃを順次取り込んで、各行ごとに分配して保持し、当該走査ライン群ＳＧｉを選択状態に設定するタイミングで、各データライン群ＤＧｉを介して２行分の全表示画素ＥＭに対して、上記保持した階調信号Ｉｃに基づく階調電流Ｉpixを生成して一括して供給する。なお、電流ラッチ・分配部１４０Ａの具体的な構成及び動作については詳しく後述する。
【００５５】
（システムコントローラ１５０）
システムコントローラ１５０は、上述した走査ドライバ１２０Ａ、データドライバ１３０及び電流ラッチ・分配部１４０Ａに対して、動作状態を制御する走査制御信号及びデータ制御信号を出力することにより、各ドライバ１２０Ａ、１３０及び電流ラッチ・分配部１４０Ａを所定のタイミングで動作させて走査信号Ｖsel、階調信号Ｉｃ及び階調電流Ｉpixを生成、出力させ、表示信号生成部１６０により生成される表示データを各表示画素ＥＭに書き込んで発光動作させ、映像信号に基づく所定の画像情報を表示パネル１１０Ａに表示させる制御を行う。
【００５６】
（表示信号生成部１６０）
表示信号生成部１６０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０Ａの１行分ごとに表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成部１６０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成部１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０Ａやデータドライバ１３０、電流ラッチ・分配部１４０Ａに対して供給する走査制御信号及びデータ制御信号を生成する。
【００５７】
＜データドライバの具体例＞
次に、本実施形態に係る表示装置に適用可能なデータドライバの一構成例について、具体的に説明する。
図３は、本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。
【００５８】
データドライバ１３０は、例えば、図３に示すように、システムコントローラ１５０からデータ制御信号として供給されるシフトクロック信号ＣＬＫに基づいて、サンプリングスタート信号ＳＴＲを順次シフトしつつシフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成部１６０から供給される１行分の表示データＤ０〜Ｄｍ（デジタルデータ）を順次取り込むデータレジスタ回路１３２と、データラッチ信号ＳＴＢに基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データＤ０〜Ｄｍを保持するデータラッチ回路１３３と、図示を省略した電源供給手段から供給される階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データＤ０〜Ｄｍを所定のアナログ信号電圧（階調電圧Ｖpix）に変換するＤ／Ａコンバ−タ１３４と、アナログ信号電圧に変換された表示データに対応する階調信号（信号電流）Ｉｃを生成し、システムコントローラ１５０から供給される出力イネ−ブル信号ＯＥに基づいて、表示パネル１１０に配設された各データライン群ＤＧｊ単位であって、各走査ライン群ＳＧｉに接続された複数行（２行）の表示画素ＥＭ分ごとに、電流ラッチ・分配部１４０Ａ（各電流分配回路１４１及び電流ラッチ回路１４２）に順次供給する電圧電流変換・電流供給回路１３５と、を有して構成されている。
【００５９】
＜電流ラッチ・分配部の具体例＞
次に、本実施形態に係る表示装置に適用可能な電流ラッチ・分配部の具体例について説明する。
図４は、本実施形態に係る表示装置のデータドライバに適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。なお、ここでは、本実施形態に係る表示装置に適用可能な一構成例を示すものにすぎず、この回路構成に何ら限定されるものではない。
【００６０】
電流ラッチ・分配部１４０Ａを構成する各電流分配回路（信号分配部）１４１は、例えば、図４に示すように、上述したデータドライバ１３０から出力される階調信号Ｉｃが電流路の一端側（ソース端子）に供給され、該電流路の他端側（ドレイン端子）が電流ラッチ回路１４２への第１の出力接点Ｎ４１ａに接続され、システムコントローラ１５０からデータ制御信号として供給される第１の電流取込信号ＷＴoddが制御端子（ゲート端子）に印加される薄膜トランジスタからなるスイッチＴｒ４１ａと、データドライバ１３０から出力される階調信号Ｉｃが電流路の一端側（ソース端子）に供給され、該電流路の他端側（ドレイン端子）が電流ラッチ回路１４２への第２の出力接点Ｎ４１ｂに接続され、データ制御信号として供給される第２の電流取込信号ＷＴevnが制御端子（ゲート端子）に印加される薄膜トランジスタからなるスイッチＴｒ４１ｂと、を備えた構成を有している。ここで、本実施形態に係る電流分配回路１４１においては、各スイッチＴｒ４１ａ、Ｔｒ４１ｂとして、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。
【００６１】
また、電流ラッチ回路１４２は、各々、データライン群ＤＧｊを構成するデータラインＤＬjaに共通に接続されるとともに、上述した電流分配回路１４１から第１の出力接点Ｎ４１ａを介して出力される階調信号Ｉｃが共通に供給されるラッチ部（信号保持・出力部）１４２ａ、１４２ｃと、各々、データラインＤＬjbに共通に接続されるとともに、電流分配回路１４１から第２の出力接点Ｎ４１ｂを介して出力される階調信号Ｉｃが共通に供給されるラッチ部（信号保持・出力部）１４２ｂ、１４２ｄと、を備えた構成を有している。
【００６２】
各ラッチ部１４２ａ（又は、１４２ｃ）は、例えば、図４に示すように、上述した電流分配回路１４１の出力接点Ｎ４１ａと接点Ｎ４２ａ（又は、Ｎ４２ｃ）との間に電流路（ソース−ドレイン）が接続され、制御端子（ゲート）に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４２ａ（又は、Ｔｒ４２ｃ）と、接点Ｎ４２ａ（又は、Ｎ４２ｃ）と接点Ｎ４３ａ（又は、Ｎ４３ｃ）との間に電流路が接続され、制御端子に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４３ａ（又は、Ｔｒ４３ｃ）と、電流路の一端側が接点Ｎ４２ａ（又は、Ｎ４２ｃ）に接続され、他端側に所定の低電位電圧（−Ｖcc）が印加され、制御端子が接点Ｎ４３ａ（又は、Ｎ４３ｃ）に接続された薄膜トランジスタＴｒ４４ａ（又は、Ｔｒ４４ｃ）と、電流路の一端側が接点Ｎ４２ａ（又は、Ｎ４２ｃ）に接続され、他端側がデータラインＤＬjaに接続され、制御端子に第２のラッチ信号ＬＣlw（又は、第１のラッチ信号ＬＣup）が印加される薄膜トランジスタＴｒ４５ａ（又は、Ｔｒ４５ｃ）と、接点Ｎ４３ａ（又は、Ｎ４３ｃ）と低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃａ（又は、Ｃｃ）と、を備えた構成を有している。
【００６３】
また、各ラッチ部１４２ｂ（又は、１４２ｄ）も、上記ラッチ部１４２ａ、１４２ｃと同様に、例えば、図４に示すように、電流分配回路１４１の出力接点Ｎ４１ｂと接点Ｎ４２ｂ（又は、Ｎ４２ｄ）との間に電流路（ソース−ドレイン）が接続され、制御端子（ゲート）に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４２ｂ（又は、Ｔｒ４２ｄ）と、接点Ｎ４２ｂ（又は、Ｎ４２ｄ）と接点Ｎ４３ｂ（又は、Ｎ４３ｄ）との間に電流路が接続され、制御端子に第１のラッチ信号ＬＣup（又は、第２のラッチ信号ＬＣlw）が印加される薄膜トランジスタＴｒ４３ｂ（又は、Ｔｒ４３ｄ）と、電流路の一端側が接点Ｎ４２ｂ（又は、Ｎ４２ｄ）に接続され、他端側に所定の低電位電圧（−Ｖcc）が印加され、制御端子が接点Ｎ４３ｂ（又は、Ｎ４３ｄ）に接続された薄膜トランジスタＴｒ４４ｂ（又は、Ｔｒ４４ｄ）と、電流路の一端側が接点Ｎ４２ｂ（又は、Ｎ４２ｄ）に接続され、他端側がデータラインＤＬjbに接続され、制御端子に第２のラッチ信号ＬＣlw（又は、第１のラッチ信号ＬＣup）が印加される薄膜トランジスタＴｒ４５ｂ（又は、Ｔｒ４５ｄ）と、接点Ｎ４３ｂ（又は、Ｎ４３ｄ）と低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｂ（又は、Ｃｄ）と、を備えた構成を有している。
【００６４】
ここで、本実施形態に係る電流ラッチ回路１４２においては、各薄膜トランジスタＴｒ４２ａ〜Ｔｒ４５ａ、Ｔｒ４２ｂ〜Ｔｒ４５ｂ、Ｔｒ４２ｃ〜Ｔｒ４５ｃ、Ｔｒ４２ｄ〜Ｔｒ４５ｄとして、上述した電流分配回路１４１と同様に、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。また、各ラッチ部１４２ａ〜１４２ｄに設けられる蓄積容量Ｃａ〜Ｃｄは、各々、薄膜トランジスタＴｒ４４ａ〜Ｔｒ４４ｄのゲート−ソース間に形成される寄生容量であってもよい。
なお、上述した電流ラッチ回路１４２において、蓄積容量Ｃａ〜Ｃｄは本発明に係る信号保持部及び電荷蓄積手段を構成し、薄膜トランジスタＴｒ４４ａ〜Ｔｒ４４ｄ及びＴｒ４５ａ〜Ｔｒ４５ｄは本発明に係る階調電流出力部を構成する。
【００６５】
＜電流ラッチ・分配部の動作＞
次いで、上述したような構成を有する電流ラッチ・分配部における動作について説明する。
図５は、本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。ここでは、各電流ラッチ回路１４２を構成するラッチ部１４２ａ〜１４２ｄのうち、便宜的に、ラッチ部１４２ａ、１４２ｃ側のみを図示して説明するが、ラッチ部１４２ｂ、１４２ｄ側においても同様の動作が実行される。
【００６６】
本実施形態に係る電流ラッチ・分配部１４０Ａ（電流分配回路１４１、電流ラッチ回路１４２）における動作は、データドライバ１３０から時系列的に供給され、走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬibに対応する２行の表示画素に書き込む表示データに基づく階調信号（時系列データ）Ｉｃを、電流分配回路１４１により出力接点Ｎ４１ａ側とＮ４１ｂ側に分配する電流分配動作と、該電流分配動作に同期して、分配された階調信号Ｉｃを、各々、電流ラッチ回路１４２を構成するラッチ部１４２ａ及び１４２ｂ、又は、１４２ｃ及び１４２ｄのいずれか一方側に取り込んで保持する電流ラッチ動作と、該電流ラッチ動作（電流分配動作）に同期して、上記電流ラッチ回路１４２を構成するラッチ部１４２ａ及び１４２ｂ、又は、１４２ｃ及び１４２ｄの他方側から、先の電流ラッチ動作で保持した階調信号Ｉｃに基づく階調電流Ｉpixを、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに一斉に出力する電流出力動作と、を有し、上記電流分配動作を表示パネル１１０Ａの全走査ライン群ＳＧｉごとに繰り返し実行しつつ、電流ラッチ回路１４２を構成するラッチ部１４２ａ、１４２ｂ側と、ラッチ部１４２ｃ、１４２ｄ側との間で、上記電流ラッチ動作と電流出力動作を交互に繰り返し実行するように制御される。
【００６７】
すなわち、表示データに基づいてデータドライバ１３０から各列に対応して供給される階調信号Ｉｃが、電流ラッチ回路１４２を構成する一方のラッチ部側に取り込み保持される期間に、同時並行的に、他方のラッチ部側から階調電流Ｉpixが読み出されて出力されることになり、実質的に、連続的に、表示データに基づく階調信号Ｉｃを取り込みつつ、階調電流Ｉpixを各列のデータライン群ＤＧｊに出力する動作が実行される。
【００６８】
以下、電流ラッチ・分配部の各回路構成を参照しながら、上記各動作について具体的に説明する。
（電流分配動作）
電流分配動作においては、上述した電流分配回路１４１において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２の電流取込信号ＷＴodd、ＷＴevnを、選択的にハイレベルに設定することにより、いずれか一方のスイッチＴｒ４１ａ又はＴｒ４１ｂが順次オン動作し、該オン動作のタイミングに同期して、データドライバ１３０から連続的に各行の表示画素ＥＭに対応した階調信号Ｉｃを出力することにより、階調信号Ｉｃが各行ごとに分配されて、各出力接点Ｎ４１ａ又はＮ４１ｂを介して、後述する電流ラッチ回路１４２を構成する個別のラッチ部１４２ａ、１４２ｃ又は１４２ｂ、１４２ｄに出力される。
【００６９】
（電流ラッチ動作／電流出力動作）
上述した電流ラッチ回路１４２（ラッチ部１４２ａ〜１４２ｄ）において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２のラッチ信号ＬＣup、ＬＣlwを、選択的にハイレベルに設定することにより、出力接点Ｎ４１ａに並列的に接続されたラッチ部１４２ａ、１４２ｃ、又は、出力接点Ｎ４１ｂに並列的に接続されたラッチ部１４２ｂ、１４２ｄのうち、いずれか一方側のラッチ部（ラッチ部１４２ａ、１４２ｂ、又は、ラッチ部１４２ｃ、１４２ｄ）が電流ラッチ動作状態に設定され、他方側のラッチ部（ラッチ部１４２ｃ、１４２ｄ、又は、ラッチ部１４２ａ、１４２ｂ）が後述する電流出力動作状態に設定される。
【００７０】
電流ラッチ動作においては、図５（ａ）に示すように（便宜的に、ラッチ部１４２ａ、１４２ｃのみを示す）、第１のラッチ信号ＬＣupがハイレベルに設定されるとともに、第２のラッチ信号ＬＣlwがローレベルに設定されることにより、出力接点Ｎ４１ａに接続されたラッチ部１４２ａにおいて、薄膜トランジスタＴｒ４２ａ、Ｔｒ４３ａ、Ｔｒ４４ａがオン動作し、薄膜トランジスタＴｒ４５ａがオフ動作する。このとき、Ｔｒ４４ａはＴｒ４３ａによりゲート・ドレイン間が電気的に短絡されているため、飽和領域で動作する。これにより、データドライバ１３０から供給され、電流分配回路１４１のスイッチＴｒ４１ａを介して出力接点Ｎ４１ａに出力された階調信号Ｉｃは、ラッチ部１４２ａの薄膜トランジスタＴｒ４２ａ、Ｔｒ４４ａを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４４ａのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃａに電荷として蓄積される。
【００７１】
電流出力動作においては、図５（ｂ）に示すように、第１のラッチ信号ＬＣupがローレベルに設定されるとともに、第２のラッチ信号ＬＣlwがハイレベルに設定されることにより、上述したラッチ部１４２ａにおいて、薄膜トランジスタＴｒ４２ａ、Ｔｒ４３ａがオフ動作し、薄膜トランジスタＴｒ４５ａがオン動作する。このとき、上記電流ラッチ動作により蓄積容量Ｃａに蓄積された電荷（階調信号Ｉｃ）に基づく電位（高電圧）が接点Ｎ４３ａに保持されるため、薄膜トランジスタＴｒ４４ａはオン動作を継続する。これにより、表示パネル１１０（図示を省略）に配設されたデータラインＤＬjaが、ラッチ部１４２ａの薄膜トランジスタＴｒ４５ａ、Ｔｒ４４ａを介して低電位電圧（−Ｖcc）に接続され、データラインＤＬja側（すなわち、表示画素ＥＭ側）からラッチ部１４２ａ（電流ラッチ回路１４２）方向に階調電流Ｉpixが引き込まれるように流れる。
【００７２】
また、第１のラッチ信号ＬＣupがローレベルに設定されるとともに、第２のラッチ信号ＬＣlwがハイレベルに設定された状態（すなわち、上述したラッチ部１４２ａの電流出力動作状態）においては、出力接点Ｎ４１ａに並列的に接続されたラッチ部１４２ｃにおいて、薄膜トランジスタＴｒ４２ｃ、Ｔｒ４３ｃがオン動作し、Ｔｒ４４ｃがＴｒ４３ａによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作し、薄膜トランジスタＴｒ４５ｃがオフ動作するため、出力接点Ｎ４１ａに出力された階調信号Ｉｃが、ラッチ部１４２ｃの薄膜トランジスタＴｒ４２ｃ、Ｔｒ４４ｃを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４４ｃのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｃに電荷として蓄積される電流ラッチ動作が実行される。
【００７３】
すなわち、ラッチ部１４２ａ、１４２ｃのいずれか一方側が電流ラッチ動作状態に設定された期間に、同時並行的に、他方側が電流出力動作状態に設定される。このような動作状態は、図示を省略したラッチ部１４２ｂ、１４２ｄの組み合わせにおいても同様に実行される。
【００７４】
なお、本実施形態に係る電流ラッチ・分配部１４０Ａにおいては、後述する表示画素ＥＭに設けられる画素駆動回路の回路構成に対応させるために、データドライバ１３０から供給される正極性の階調信号Ｉｃに対応する、負の階調電流Ｉpixを生成（電流方向を変換）する機能（電流極性反転部）を有し、該階調電流Ｉpixをデータライン（表示画素）側から引き込む場合について説明したが、本発明はこれに限定されるものではなく、表示画素ＥＭの回路構成に応じて、正極性の階調電流Ｉpixを生成して、該階調電流Ｉpixをデータライン（表示画素）に流し込む構成を有するものであってもよい。なお、一般に市場に流通し、入手することができる周知のデータドライバの大半は、正極性の信号電流（階調信号Ｉｃ）を出力する構成を有しているので、上述したような構成を有する電流ラッチ・分配部を適用することにより、周知のデータドライバを用いて、簡易に電流方向を変換した階調電流を生成することができる。
【００７５】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置における駆動制御動作（駆動制御方法）について、具体的に説明する。
図６は、本実施形態に係る表示装置における駆動制御動作（駆動制御方法）を説明するタイミングチャートである。ここでは、上述した表示装置の各構成を適宜参照しながら説明する。
【００７６】
上述したような構成を有する表示装置において、まず、表示信号生成部１６０により、映像信号から表示パネル１１０Ａを構成する各表示画素（発光素子）ＥＭを所定の輝度階調で発光動作させるためのデジタルデータからなる表示データを抽出し、表示パネル１１０Ａの各行ごとにシリアルデータとしてデータドライバ１３０に順次供給される。
【００７７】
データドライバ１３０に供給された表示データ（デジタルデータ）は、システムコントローラ１５０から供給されるデータ制御信号に基づくタイミングで、上記表示データに応じた階調信号Ｉｃに変換され、表示パネル１１０Ａに配設された各列のデータライン群ＤＧｊに対応して設けられた電流ラッチ・分配部１４０Ａに出力される。ここで、データドライバ１３０から出力される階調信号Ｉｃは、表示パネル１１０Ａの各列に対応するデータライン群ＤＧｊ単位であって、例えば、該データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに接続された各表示画素ＥＭの各行に対応するように、時系列的に出力される。
【００７８】
電流ラッチ・分配部１４０Ａにおいては、図６に示すように、各列ごとの複数行（２行）に配置された表示画素ＥＭに対応する上記階調信号Ｉｃを順次取り込んで、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１及び第２の電流取込信号ＷＴodd、ＷＴevn）に基づくタイミングで、電流分配回路１４１のスイッチＴｒ４１ａ、Ｔｒ４１ｂが選択的にオン動作して、電流ラッチ回路１４２のラッチ部１４２ａ（又は、１４２ｃ）及びラッチ部１４２ｂ（又は、１４２ｄ）に階調信号Ｉｃが順次供給される電流分配動作が実行される。
【００７９】
そして、このタイミングに同期して、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１のラッチ信号ＬＣup、及び、ローレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ａ及び１４２ｂが電流ラッチ動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、上記階調信号Ｉｃが供給されている期間のみ、各蓄積容量Ｃａ、Ｃｂに各行（例えば、１行目と２行目）の表示画素ＥＭに対応する階調信号Ｉｃに基づく電荷が蓄積される電流ラッチ動作が順次実行される。
【００８０】
このような電流分配動作及び電流ラッチ動作を、図６に示すように、第１及び第２の電流取込信号ＷＴodd、ＷＴevn、及び、第１及び第２のラッチ信号ＬＣup、ＬＣlwの信号レベルを適宜設定して、ラッチ部１４２ａ、１４２ｂ側とラッチ部１４２ｃ、１４２ｄ側で、交互に繰り返すことにより、表示データに基づく２行の表示画素ＥＭに対応した階調信号Ｉｃが各電流ラッチ回路１４２に順次保持される。
【００８１】
次いで、上記電流ラッチ動作の後に、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１のラッチ信号ＬＣup、及び、ハイレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ａ及び１４２ｂが電流出力動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、上記各蓄積容量Ｃａ、Ｃｂに蓄積された電荷に基づく階調電流Ｉpixが、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbを介して、各行（１行目と２行目）の表示画素ＥＭに一斉に供給される電流出力動作が実行される。
【００８２】
したがって、電流ラッチ・分配部１４０Ａから各列のデータライン群ＤＧｊを介して階調電流Ｉpixを出力し、システムコントローラ１５０から供給される走査制御信号に基づくタイミングで、走査ドライバ１２０Ａからハイレベルの走査信号Ｖselを特定の走査ライン群ＳＧｉに印加することにより、当該走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬibに接続された全ての選択トランジスタＴｒselがオン動作して、複数行（１行目と２行目の２行分）の表示画素ＥＭに、上記各データライン群ＤＧｊのデータラインＤＬja、ＤＬjbを介して一斉に供給された階調電流Ｉpixが各表示画素ＥＭに書き込まれ、該階調電流Ｉpixに基づく所定の輝度階調で発光動作が実行される。
【００８３】
また、各ラッチ部１４２ａ、１４２ｂにおいて、電流出力動作が実行されている期間においては、図６に示すように、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１のラッチ信号ＬＣup、及び、ハイレベルの第２のラッチ信号ＬＣlw）に基づいて、電流ラッチ回路１４２のラッチ部１４２ｃ及び１４２ｄが電流ラッチ動作状態に設定されることにより、データドライバ１３０から連続的に供給される各行の階調信号Ｉｃが、各ラッチ部１４２ｃ、１４２ｄに取り込まれて、各蓄積容量Ｃｃ、Ｃｄに各行（例えば、３行目と４行目）の表示画素ＥＭに対応する該階調信号Ｉｃに基づく電荷が蓄積される電流ラッチ動作が順次実行される。
【００８４】
次いで、上記ラッチ部１４２ａ、１４２ｂにおける電流出力動作の後に、システムコントローラ１５０により、再び、第１のラッチ信号ＬＣupがハイレベルに、また、第２のラッチ信号ＬＣlwがローレベルに設定されることにより、ラッチ部１４２ａ及び１４２ｂは再び電流ラッチ動作状態に設定されることにより、各ラッチ部１４２ａ、１４２ｂにおいて、各行（例えば、５行目と６行目）の表示画素ＥＭに対応する該階調信号Ｉｃに基づく電荷が各蓄積容量Ｃａ、Ｃｂに蓄積される電流ラッチ動作が順次実行される。
【００８５】
また、このとき、電流ラッチ回路１４２のラッチ部１４２ｃ及び１４２ｄが電流出力動作状態に設定されることにより、先のタイミングで上記各蓄積容量Ｃｃ、Ｃｄに蓄積された電荷に基づく階調電流Ｉpixが、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbを介して、各行（３行目と４行目）の表示画素ＥＭに一斉に供給される電流出力動作が実行される。
【００８６】
これにより、電流ラッチ・分配部１４０Ａにおいて、各列に対応して設けられた各電流ラッチ回路１４２を構成する２段のラッチ部１４２ａ、１４２ｂ側とラッチ部１４２ｃ、１４２ｄ側で、電流ラッチ動作と電流出力動作を同時並行的に実行する制御を、所定の動作周期ごとに交互に繰り返すことにより、データドライバ１３０から出力される、各行の表示データに対応した階調信号Ｉｃが連続的に電流ラッチ回路に取り込み保持されて、階調電流Ｉpixとして複数行の表示画素に一斉に供給される動作が実行される。
【００８７】
したがって、本実施形態においては、複数の表示画素が２次元配列された表示パネルに対して、走査ドライバから単一の走査信号を印加することにより、複数行分（２行分）の表示画素を一括して選択状態に設定するように構成され、かつ、データドライバにより当該複数行の表示画素に対応する表示データを順次取り込んで保持し、所定のタイミング（例えば、１走査期間）で、当該複数行分の階調電流を一斉に各表示画素に供給するように構成されているので、１行の走査ラインに１走査信号を印加する周知の駆動制御方法に比較して、単一の走査タイミングで駆動される走査ライン数（選択される表示画素の行数）を複数倍にすることができ、階調電流の表示画素への書込時間を実質的に複数倍（２倍）に長く設定することができる。
【００８８】
また、各列に配設されるデータラインを、複数本（２本）を一組とするデータライン群により構成することにより、各データラインに寄生する容量成分（特に、後述する表示画素に設けられる保持容量や寄生容量）を、１列に１本のデータラインを配設した周知の表示装置の構成に比較して、数分の１（１／２）に低減することができるので、各データラインに供給される階調電流の表示画素への書込時間を短縮、又は、その遅延を抑制することができる。
【００８９】
これにより、各表示画素への表示データの書込時間を充分に長く確保することができるので、表示パネルを大型化した場合や高精細化した場合、あるいは、低階調表示時であっても、データラインの配線容量を所定の電圧まで充分に充電して、表示データの書込不足を解消することができ、各表示画素を表示データに応じた適切な輝度階調で発光動作させて、表示パネル内で発生する輝度傾斜（表示ムラ）を大幅に低減して表示画質の向上を図ることができる。
【００９０】
また、各行に配設される走査ラインを、複数本（２本）を一組とする走査ライン群により構成し、かつ、単一の走査信号により、複数行分（２行分）の表示画素を一括して選択状態に設定するように構成されているので、走査ドライバから表示パネルに出力する走査信号の数を、複数分の１（１／２）に削減することができ、表示パネルと走査ドライバとの接続端子数を複数分の１（１／２）に削減することができる。
【００９１】
これにより、表示パネルを高精細化した場合であっても、ドライバチップの出力端子数の増加を抑制することができるとともに、端子間ピッチ（間隔）の狭小化を抑制することができるので、ドライバチップの接続工程における位置精度の簡略化や工数の削減を図ることができる。さらに、電流ラッチ・分配部を、表示パネル（画素アレイ）と一体的に、同一基板上に形成することができるので、部品点数の増加を抑制して、表示装置の製品コストを抑制することができる。
【００９２】
なお、本実施形態においては、説明の都合上、２行分の表示画素に対応するように走査ライン群を配設するとともに、該２行分の表示画素に対応するデータライン群を配設し、単一の走査信号により２行分の表示画素を同時に選択状態に設定する場合について説明したが、本発明はこれに限定されるものではない。
【００９３】
図７は、本実施形態に係る表示装置の他の構成例を示す要部概略構成図であり、図８は、本実施形態に係る表示装置のさらに他の構成例を示す要部概略構成図である。すなわち、例えば、図７に示すように、表示パネル１１０Ａの構成として、２以上の複数行（４行）分の画素行（表示画素ＥＭ）に対応するように配設された走査ライン群ＳＧｉと、該複数行に対応する本数（４本）のデータラインＤＬja〜ＤＬjdからなり、各列の画素列に対応するように配設されたデータライン群ＤＧｊと、を有し、単一の走査信号Ｖselにより複数行（４行）分の表示画素ＥＭを同時に選択状態に設定するものであってもよい。
【００９４】
また、図８に示すように、複数行分の画素行（表示画素ＥＭ）に対応するように配設される走査ライン群の構成（走査ラインのレイアウト形状）として、例えば、１本の走査ラインＳＬｉを分岐することなく、表示パネル１１０Ａ内で引き回して（折り返して）、複数行（２行）の表示画素ＥＭに共通に接続するものであってもよい。
【００９５】
＜第２の実施形態＞
次に、本発明に係る表示装置の第２の実施形態について、図面を参照して詳しく説明する。
＜表示装置＞
図９は、本発明に係る表示装置の第２の実施形態を示す要部概略構成図であり、図１０は、本実施形態に適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。ここで、上述した第１の実施形態と同等の構成については、同等又は同一の符号を付してその説明を簡略化又は省略する。
【００９６】
上述した第１の実施形態においては、複数行（２行）分の画素行に対応する走査ライン群ＳＧｉと、該複数行に対応する複数本のデータラインからなるデータライン群ＤＧｊが配設された表示パネル、及び、該表示パネルに対応する周辺回路（走査ドライバ、データドライバ及び電流ラッチ・分配部）を備えた構成を示したが、本実施形態においては、各画素行に対応する個別の走査ラインと、複数行（２行）に対応する複数本のデータラインからなるデータライン群が配設された表示パネル、及び、該表示パネルに対応する周辺回路（走査ドライバ、データドライバ及び電流ラッチ・分配部）を備えた構成を有している。
【００９７】
本実施形態に係る表示装置は、図９に示すように、大別して、各行（１行）の画素行に対応して配設された走査ラインＳＬｑ（ｑは、１≦ｑ≦ｎの範囲の正の整数）、及び、各列（１列）の画素列に対応して配設され、複数本（図９では２本）のデータラインＤＬja、ＤＬjbを一組とするデータライン群ＤＧｊの各交点に、選択トランジスタＴｒselを介して接続された表示画素ＥＭが複数２次元配列された表示パネル１１０Ｂと、該表示パネル１１０Ｂの走査ラインＳＬｑに接続され、各走査ラインＳＬｑに所定のタイミングで順次走査信号Ｖselを印加することにより、該走査ラインＳＬｑに接続された各行（１行）の表示画素ＥＭを順次に選択状態に設定する走査ドライバ（走査駆動手段）１２０Ｂと、各データライン群ＤＬｊに接続され、上述したデータドライバ１３０から順次供給される各行の階調信号（信号電流）Ｉｃを、所定のタイミングで各行ごとに取り込むと同時に、各列の各行に対応したデータラインＤＬja、ＤＬjbに階調電流Ｉpixを順次出力する電流ラッチ・分配部（電流書込手段）１４０Ｂと、を備えた構成を有している。
なお、本実施形態に係る表示装置おいて、データドライバ１３０、システムコントローラ１５０及び表示信号生成部１６０については、上述した第１の実施形態（図１参照）と同等であるので、その説明を省略する。
【００９８】
そして、本実施形態に係る表示装置においては、特に、図９に示すように、表示パネル１１０Ｂを構成する複数の表示画素ＥＭ（すなわち、画素アレイ）が形成される絶縁性の基板ＢＡＳＥ上に、該画素アレイとともに、少なくとも電流ラッチ・分配部１４０Ｂが一体的に形成された構成を有している。
【００９９】
ここで、走査ドライバ１２０Ｂは、システムコントローラ１５０から供給される走査制御信号に基づいて、上記各走査ラインＳＬｑに選択レベル（例えば、ハイレベル）の走査信号Ｖselを印加する動作を順次実行することにより、各走査ラインＳＬｑに接続された各行の表示画素ＥＭを一斉に選択状態に設定するとともに、少なくとも隣り合う行同士の表示画素ＥＭを所定の期間、同時並行して上記選択状態に設定し、上述したデータドライバ１３０により各データライン群ＤＧｊを介して供給される表示データに基づく階調電流Ｉpixを、各行の表示画素ＥＭに一部同時並行的に書き込むように制御する。
【０１００】
走査ドライバ１２０は、例えば、図９に示すように、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・ＳＢｉ、・・・ＳＢｎを、各走査ラインＳＬｑに対応して複数段（図９ではｎ段）備え、システムコントローラ１５０から供給される走査制御信号（走査スタート信号ＳＳＴ、走査クロック信号ＳＣＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ｂの上方から下方にシフト信号を順次シフトしつつ、少なくとも隣り合う走査ラインＳＬｑに対して、該シフト信号が所定の期間、同時に（一定期間オーバーラップして）出力され、バッファを介して走査信号Ｖselとして各走査ラインＳＬｑに印加される。
【０１０１】
また、電流ラッチ・分配部１４０Ｂは、例えば、図９に示すように、少なくとも、各データライン群ＤＧｊに個別に接続された電流ラッチ・分配回路１４３を複数備え、各電流ラッチ・分配回路１４３は、具体的には、図１０に示すように、各データライン群ＤＧｊを構成するデータラインＤＬjaに接続されたラッチ部（信号保持・出力部）１４３ａと、データラインＤＬjbに接続されたラッチ部（信号保持・出力部）１４３ｂと、を有して構成されている。
【０１０２】
ラッチ部１４３ａは、例えば、図１０に示すように、上述したデータドライバ１３０から出力される階調信号Ｉｃが電流路（ソース−ドレイン）の一端側に供給され、他端側が接点Ｎ４６ａに接続され、制御端子（ゲート）に第１の電流取込信号ＷＴoddが印加される薄膜トランジスタＴｒ４６ａと、接点Ｎ４６ａと接点Ｎ４７ａとの間に電流路が接続され、制御端子に第１の電流取込信号ＷＴoddが印加される薄膜トランジスタＴｒ４７ａと、電流路の一端側が接点Ｎ４６ａに接続され、他端側が低電位電圧（−Ｖcc）に接続され、制御端子が接点Ｎ４７ａに接続された薄膜トランジスタＴｒ４８ａと、電流路の一端側が低電位電圧（−Ｖcc）に接続され、他端側がデータラインＤＬjaに接続され、制御端子が接点Ｎ４７ａに接続された薄膜トランジスタＴｒ４９ａと、接点Ｎ４７ａと低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｅと、を備えた構成を有している。
【０１０３】
また、ラッチ部１４３ｂも、上記ラッチ部１４３ａと同様に、例えば、図１０に示すように、データドライバ１３０から出力される階調信号Ｉｃが電流路（ソース−ドレイン）の一端側に供給され、他端側が接点Ｎ４６ｂに接続され、制御端子（ゲート）に第２の電流取込信号ＷＴevnが印加される薄膜トランジスタＴｒ４６ｂと、接点Ｎ４６ｂと接点Ｎ４７ｂとの間に電流路が接続され、制御端子に第２の電流取込信号ＷＴevnが印加される薄膜トランジスタＴｒ４７ｂと、電流路の一端側が接点Ｎ４６ｂに接続され、他端側が低電位電圧（−Ｖcc）に接続され、制御端子が接点Ｎ４７ｂに接続された薄膜トランジスタＴｒ４８ｂと、電流路の一端側が低電位電圧（−Ｖcc）に接続され、他端側がデータラインＤＬjbに接続され、制御端子が接点Ｎ４７ｂに接続された薄膜トランジスタＴｒ４９ｂと、接点Ｎ４７ｂと低電位電圧（−Ｖcc）との間に接続された蓄積容量Ｃｆと、を備えた構成を有している。
【０１０４】
ここで、本実施形態に係る電流ラッチ・分配部１４０Ｂにおいては、各薄膜トランジスタＴｒ４６ａ〜Ｔｒ４９ａ及びＴｒ４６ｂ〜Ｔｒ４９ｂとして、上述した第１の実施形態と同様に、例えば、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタが適用される。
なお、上述した電流ラッチ・分配回路１４３において、蓄積容量Ｃｅ、Ｃｆは本発明に係る信号保持部及び電荷蓄積手段を構成し、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａ及びＴｒ４６ｂ、Ｔｒ４７ｂは本発明に係る信号分配部を構成し、薄膜トランジスタＴｒ４８ａ、Ｔｒ４９ａ及びＴｒ４８ｂ、Ｔｒ４９ｂは本発明に係る階調電流出力部を構成する。
【０１０５】
次いで、上述したような構成を有する電流ラッチ・分配部における動作について説明する。
図１１は、本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
本実施形態に係る電流ラッチ・分配部１４０Ｂ（電流ラッチ・分配回路１４３）における動作は、データドライバ１３０から時系列的に供給される２行分の表示画素に対応する表示データに基づく階調信号Ｉｃを、並列的に接続された電流ラッチ・分配回路１４３の各ラッチ部１４３ａ、１４３ｂにより順次取り込むと同時に、該階調信号（信号電流）Ｉｃに基づく階調電流Ｉpixを生成して、データライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjbに、所定のタイミングで個別に出力する電流ラッチ・出力動作と、該電流ラッチ・出力動作における上記階調電流Ｉpixの出力を、所定期間継続する電流出力保持動作と、を有し、ラッチ部１４３ａ側と１４３ｂ側との間で、上記電流ラッチ・出力動作と電流出力保持動作を交互に繰り返すように制御される。これにより、電流ラッチ・出力動作における各ラッチ部１４３ａ、１４３ｂからの階調電流Ｉpixの出力期間が、相互に一部重なる（オーバーラップする）ように設定される。
【０１０６】
以下、電流ラッチ・分配部の各回路構成を参照しながら、上記動作について具体的に説明する。
上述した電流ラッチ・分配回路１４３（ラッチ部１４３ａ、１４３ｂ）において、システムコントローラ１５０からデータ制御信号として供給する第１及び第２の電流取込信号ＷＴodd、ＷＴevnを、選択的にハイレベルに設定することにより、並列的に接続されたラッチ部１４３ａ及び１４３ｂのうち、いずれか一方側のラッチ部（ラッチ部１４３ａ又は１４３ｂ）が、階調信号Ｉｃを取り込むと同時に、該階調信号Ｉｃに対応する階調電流Ｉpixを出力する電流ラッチ・出力動作状態に設定され、他方側のラッチ部（ラッチ部１４３ｂ又は１４３ａ）が先のタイミングにおける電流ラッチ・出力動作状態の、階調電流Ｉpixの出力状態を継続する電流出力保持動作状態に設定される。
【０１０７】
具体的には、電流ラッチ・出力動作においては、図１１（ａ）に示すように、第１の電流取込信号ＷＴoddがハイレベルに設定されるとともに、第２の電流取込信号ＷＴevnがローレベルに設定されることにより、ラッチ部１４３ａにおいて、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａがオン動作し、Ｔｒ４８ａがＴｒ４７ａによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作する。これにより、データドライバ１３０から供給された階調信号（信号電流）Ｉｃは、ラッチ部１４３ａの薄膜トランジスタＴｒ４６ａ、Ｔｒ４８ａを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４８ａのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｅに電荷として蓄積される。
【０１０８】
このとき、蓄積容量Ｃｅへの電荷の蓄積に伴って、接点Ｎ４７ａの電位が上昇することにより、カレントミラー回路を構成する薄膜トランジスタＴｒ４８ａ及びＴｒ４９ａがオン動作して、階調信号Ｉｃに対して、該カレントミラー回路に設定された所定の電流比率を有する階調電流Ｉpixが、データラインＤＬja側から薄膜トランジスタＴｒ４９ａを介して低電位電圧（−Ｖcc）方向（すなわち、表示画素ＥＭ側からラッチ部１４３ａ方向）に引き込まれるように流れる。
【０１０９】
電流出力保持動作においては、図１１（ｂ）に示すように、第１の電流取込信号ＷＴoddがローレベルに設定されるとともに、第２の電流取込信号ＷＴevnがハイレベルに設定されることにより、上述したラッチ部１４３ａにおいて、薄膜トランジスタＴｒ４６ａ、Ｔｒ４７ａがオフ動作する。このとき、上記電流ラッチ・出力動作により蓄積容量Ｃａに蓄積された電荷（信号電流Ｉｃ）に基づく電位（高電圧）が接点Ｎ４７ａに保持されるため、薄膜トランジスタＴｒ４９ａがオン状態を継続する。これにより、データラインＤＬja側からラッチ部１４３ａ（電流ラッチ・分配回路１４３）方向に階調電流Ｉpixを引き込む動作状態が保持される。
【０１１０】
また、第１の電流取込信号ＷＴoddがローレベルに設定されるとともに、第２の電流取込信号ＷＴevnがハイレベルに設定された状態（すなわち、上述したラッチ部１４３ａの電流出力保持動作状態）においては、ラッチ部１４３ａに並列的に接続されたラッチ部１４３ｂにおいて、薄膜トランジスタＴｒ４６ｂ、Ｔｒ４７ｂがオン動作し、Ｔｒ４８ｂがＴｒ４７ｂによりゲート・ドレイン間が電気的に短絡されて、飽和領域でオン動作するため、階調信号Ｉｃが、ラッチ部１４３ｂの薄膜トランジスタＴｒ４６ｂ、Ｔｒ４８ｂを介して低電位電圧（−Ｖcc）側に流れ、階調信号Ｉｃの電流レベルが薄膜トランジスタＴｒ４８ｂのゲート−ソース間の電圧レベルに変換されて、蓄積容量Ｃｆに電荷として蓄積されるとともに、接点Ｎ４７ｂの電位の上昇に伴って、カレントミラー回路を構成する薄膜トランジスタＴｒ４８ｂ及びＴｒ４９ｂがオン動作して、階調信号Ｉｃに対して、所定の電流比率を有する階調電流Ｉpixが、データラインＤＬjb側から薄膜トランジスタＴｒ４９ｂを介して低電位電圧（−Ｖcc）方向（すなわち、表示画素ＥＭ側からラッチ部１４３ｂ方向）に引き込まれるように流れる電流ラッチ・出力動作が実行される。
【０１１１】
すなわち、ラッチ部１４３ａ、１４３ｂのいずれか一方側が電流ラッチ・出力動作状態に設定された期間に、同時並行的に、他方側が電流出力保持動作状態に設定される。
なお、本実施形態に係る電流ラッチ・分配部１４０Ｂにおいても、後述する表示画素ＥＭに設けられる画素駆動回路の回路構成に対応させるために、データドライバ１３０から供給される正極性の階調信号Ｉｃに対応する、負の階調電流Ｉpixを生成して、該階調電流Ｉpixをデータライン（表示画素）側から引き込む場合について説明したが、表示画素ＥＭの回路構成に応じて、正極性の階調電流Ｉpixを生成して、データライン（表示画素）に流し込む構成を有するものであってもよい。
【０１１２】
＜表示装置の駆動制御方法＞
次いで、上述したような構成を有する表示装置における駆動制御動作について説明する。
図１２は、本実施形態に係る表示装置の駆動制御方法を示すタイミングチャートである。
【０１１３】
上述したような構成を有する表示装置において、まず、表示信号生成部１６０により抽出された表示データは、データドライバ１３０により、システムコントローラ１５０から供給されるデータ制御信号に基づくタイミングで、表示パネル１１０Ｂの各行ごとに順次取り込まれ、該表示データに応じた階調信号（信号電流）Ｉｃに変換されて、各列のデータライン群ＤＧｊに対応して設けられた電流ラッチ・分配部１４０Ｂに出力される。
【０１１４】
電流ラッチ・分配部１４０Ｂにおいては、図１２に示すように、システムコントローラ１５０から供給されるデータ制御信号（ハイレベルの第１の電流取込信号ＷＴodd、及び、ローレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ａが電流ラッチ・出力動作状態に設定されることにより、各列ごとの１行分（例えば、１行目）の表示画素ＥＭに対応する上記階調信号Ｉｃを取り込み、蓄積容量Ｃｅに当該階調信号Ｉｃに基づく電荷を蓄積すると同時に、蓄積容量Ｃｅに蓄積された電荷、及び、カレントミラー回路（薄膜トランジスタＴｒ４８ａ、Ｔｒ４９ａ）により設定された電流比率に基づいて、所定の電流値を有する階調電流Ｉpixを生成して、各データラインＤＬjaを介して、当該行（１行目）の各表示画素ＥＭに供給する電流ラッチ・出力動作が実行される。
【０１１５】
次いで、上記電流ラッチ・出力動作の後に、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１の電流取込信号ＷＴodd、及び、ハイレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ａが電流出力保持動作状態に設定されることにより、ラッチ部１４３ａにおいて、上記蓄積容量Ｃｅに蓄積された電荷（すなわち、信号電流Ｉｃ）に基づく階調電流Ｉpixが、各データラインＤＬjaを介して、当該行（１行目）の各表示画素ＥＭに継続して供給される電流出力保持動作が実行される。
【０１１６】
また、ラッチ部１４３ａにおいて、電流出力保持動作が実行されている期間においては、図１２に示すように、システムコントローラ１５０から供給されるデータ制御信号（ローレベルの第１の電流取込信号ＷＴodd、及び、ハイレベルの第２の電流取込信号ＷＴevn）に基づいて、電流ラッチ・分配回路１４３のラッチ部１４３ｂが電流ラッチ・出力動作状態に設定されることにより、データドライバ１３０から連続的に供給される次の行（例えば、２行目）の階調信号Ｉｃが、ラッチ部１４３ｂに取り込まれて、蓄積容量Ｃｆに電荷が蓄積されると同時に、該蓄積容量Ｃｆに蓄積された電荷、及び、カレントミラー回路（薄膜トランジスタＴｒ４８ｂ、Ｔｒ４９ｂ）により設定された電流比率に基づいて、所定の電流値を有する階調電流Ｉpixを生成して、各データラインＤＬjbを介して、当該行（２行目）の各表示画素ＥＭに供給する電流ラッチ・出力動作が実行される。
【０１１７】
次いで、上記ラッチ部１４３ａにおける電流出力保持動作の後に、システムコントローラ１５０により、再び、第１の電流取込信号ＷＴoddがハイレベルに、また、第２の電流取込信号ＷＴevnがローレベルに設定されることにより、ラッチ部１４３ａは再び電流ラッチ・出力動作状態に設定されることにより、次の行（例えば、３行目）の階調信号Ｉｃに基づく電荷が蓄積容量Ｃｅに蓄積されると同時に、該蓄積容量Ｃｅに蓄積された電荷、及び、カレントミラー回路により設定された電流比率に基づく階調電流Ｉpixが、各データラインＤＬjaを介して、当該行（３行目）の各表示画素ＥＭに供給される電流ラッチ・出力動作が実行される。
【０１１８】
また、このとき、電流ラッチ・分配回路１４３のラッチ部１４２ｂが電流出力保持動作状態に設定されることにより、先のタイミングで上記蓄積容量Ｃｆに蓄積された電荷に基づく階調電流Ｉpixが、各データラインＤＬjbを介して、上記電流ラッチ・出力動作の対象となった行（２行目）の各表示画素ＥＭに供給される電流出力保持動作が実行される。
【０１１９】
これにより、電流ラッチ・分配部１４０Ｂにおいて、各列に対応して設けられた各電流ラッチ・分配回路１４３を構成する２段のラッチ部１４３ａと１４３ｂとの間で、電流ラッチ・出力動作と電流出力保持動作を同時並行的に実行する制御を、所定の動作周期ごとに交互に繰り返すことにより、データドライバ１３０から順次供給される各行の表示データに対応した階調信号Ｉｃが連続的に電流ラッチ回路に取り込み保持されると同時に、階調電流Ｉpixとして各行の表示画素に一斉に供給される動作が実行される。
【０１２０】
したがって、電流ラッチ・分配部１４０Ｂから各列のデータライン群ＤＬｊを介して階調電流Ｉpixを出力し、システムコントローラ１５０から供給される走査制御信号に基づくタイミングで、走査ドライバ１２０からハイレベルの走査信号Ｖselを、少なくとも隣り合う走査ラインＳＬｑに対して、所定の期間、オーバーラップするように印加することにより、各走査ラインＳＬｉに対応する複数行（例えば、１行目と２行目の２行分）の表示画素ＥＭに、上記各データライン群ＤＬｊのデータラインＤＬja、ＤＬjbを介して順次供給される階調電流Ｉpixが書き込まれ、該階調電流Ｉpixに基づく所定の輝度階調で発光動作が実行される。
【０１２１】
このように、本実施形態においては、複数の表示画素が２次元配列された表示パネルに対して、走査ドライバから、少なくとも隣り合う走査ラインに対して、所定の期間、オーバーラップするように走査信号を印加することにより、各行の表示画素を順次選択状態に設定し、かつ、データドライバにより各行の表示画素に対応する表示データを個別のラッチ部に順次取り込んで保持すると同時に、各行の階調電流を順次各表示画素に供給するように構成されているので、各列のデータライン群を構成するデータライン数分のラッチ部を備えた簡易な構成で、同時並行して複数行の表示画素に対して、表示データに基づく階調電流を書き込むようにすることができ、当該階調電流の書込時間を実質的に長く設定することができる。
【０１２２】
具体的には、上述したように、各列に配設されるデータライン群が２本のデータラインからなり、当該データラインに対応して電流ラッチ・分配部に２個のラッチ部が設けられた構成においては、走査信号による特定の行の表示画素の選択期間の１／２の期間が、次の行の表示画素の選択期間とオーバーラップするように設定することができる。すなわち、データライン群を構成するデータラインの本数に応じた期間だけ、隣り合う行間で選択期間をオーバーラップするように設定することができる。
【０１２３】
また、上述した第１の実施形態と同様に、各列のデータライン群を構成する各データラインに接続される表示画素の数を、１列に１本のデータラインを配設した周知の表示装置に比較して、数分の１（１／２）に低減することができるので、各データラインに供給される階調電流の表示画素への書込時間を短縮、又は、その遅延を抑制することができる。
【０１２４】
なお、本実施形態においては、上述したように、データドライバにより各行の表示画素に対応する表示データをラッチ部に取り込んで保持すると同時に、各行の階調電流を生成して、順次各表示画素に供給するように構成されているため、電流ラッチ・分配回路（ラッチ部）におけるラッチ動作を迅速に実行する必要があり、信号遅延等によりラッチ動作のタイミングにずれが生じた場合には、表示動作に支障を来す可能性がある。
【０１２５】
そこで、本実施形態においては、電流ラッチ・分配回路（ラッチ部）における表示データ（階調信号）のラッチ動作を小電流で迅速に行うようにするとともに、各データラインへの出力段に、カレントミラー回路構成を適用することにより、階調電流の電流値（絶対値）を簡易に制御して大電流化するようにして、ラッチ動作の遅延を抑制することができる。
【０１２６】
＜表示画素の具体回路例＞
次に、本発明に係る表示装置に適用可能な表示画素の具体回路例について、図面を参照して説明する。
図１３は、本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の具体回路例を示す回路構成図であり、図１４は、本実施例に係る画素駆動回路の駆動制御動作を示す概念図である。また、図１５は、本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図である。
【０１２７】
図１３に示すように、本実施例に係る表示画素ＥＭ′（上述した各実施形態に示した表示画素ＥＭ及び選択トランジスタＴｒselからなる構成）は、概略、上述した走査ドライバ１２０Ａ（又は、１２０Ｂ）から印加される走査信号Ｖselに基づいて表示画素ＥＭ′を選択状態に設定し、該選択状態において電流ラッチ・分配部１４０Ａ（又は、１４０Ｂ）から供給される階調電流Ｉpixを取り込み、該階調電流Ｉpixに応じた発光駆動電流を発光素子に流す画素駆動回路（上述した選択トランジスタＴｒselを含む；発光駆動回路）ＤＣと、該画素駆動回路ＤＣから供給される発光駆動電流に基づいて、所定の輝度階調で発光動作する有機ＥＬ素子ＯＥＬ等の電流制御型の発光素子と、を有して構成されている。
【０１２８】
画素駆動回路ＤＣは、例えば、図１３に示すように、制御端子（ゲート端子）が走査ラインＳＬｉ（上述した各実施形態に示した走査ライン群ＳＧｉを構成する各走査ラインＳＬia、ＳＬib、又は、ＳＬｑ）に、電流路（ソース−ドレイン）が電源ラインＶＬ及び接点Ｎ１１に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１１と、制御端子が走査ラインＳＬｉに、電流路がデータラインＤＬｊ（上述した各実施形態に示したデータライン群ＤＧｊを構成する各データラインＤＬja、ＤＬjb）及び接点Ｎ１２に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１２と、制御端子が接点Ｎ１１に、電流路が電源ラインＶＬ及び接点Ｎ１２に各々接続されたｎチャネル型の薄膜トランジスタＴｒ１３と、接点Ｎ１１及び接点Ｎ１２間に接続されたコンデンサ（保持容量）Ｃｓと、を備えた構成を有し、有機ＥＬ素子ＯＥＬのアノード端子が接点Ｎ１２に、カソード端子が接地電位に各々接続されている。ここで、コンデンサＣｓは、薄膜トランジスタＴｒ１３のゲート−ソース間に形成される寄生容量であってもよい。また、薄膜トランジスタＴｒ１２は、上述した各実施形態に示した選択トランジスタＴｒselに相当する。
【０１２９】
このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＥＬ）の発光駆動制御は、例えば、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、複数行の表示画素ＥＭ′を同時に、又は、所定の期間、オーバーラップするように選択状態に設定して、表示データに対応する階調電流Ｉpixを書き込み、電圧成分として保持する選択期間（書込動作期間）Ｔseと、該選択期間Ｔseに書き込み保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる非選択期間（発光動作期間）Ｔnseと、を設定することにより実行される（Ｔsc＝Ｔse＋Ｔnse）。
【０１３０】
（選択期間）
すなわち、表示画素ＥＭ′の選択期間Ｔseにおいては、まず、走査ドライバから特定の走査ラインＳＬｉに対して、ハイレベルの走査信号Ｖselが印加されて複数行の表示画素ＥＭ′が同時に（又は、所定の期間、オーバーラップするように）選択状態に設定されるとともに、当該複数行の表示画素の電源ラインＶＬに対して、ローレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、電流ラッチ・分配部から当該複数行の表示画素ＥＭ′に表示データに応じた負極性の階調電流Ｉpixが各データラインＤＬｊに供給される。
【０１３１】
これにより、図１４（ａ）に示すように、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端）に印加されるとともに、データラインＤＬを介して電流ラッチ・分配部方向に階調電流Ｉpixを引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端）に印加される。
【０１３２】
このように、接点Ｎ１１及びＮ１２間（薄膜トランジスタＴｒ１３のゲート−ソース間）に電位差が生じることにより、薄膜トランジスタＴｒ１３がオン動作して、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２、薄膜トランジスタＴｒ１２、データラインＤＬを介して、電流ラッチ・分配部方向に、階調電流Ｉpixに対応した書込電流Ｉａが流れる。
【０１３３】
このとき、コンデンサＣｓには、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、接地電位以下の電圧レベルを有する電源電圧Ｖscが印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されていることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。
【０１３４】
（非選択期間）
次いで、選択期間Ｔse終了後の非選択期間Ｔnseにおいては、走査ドライバから特定の走査ラインＳＬｉに対して、ローレベルの走査信号Ｖselが印加されて複数行の表示画素が非選択状態に設定されるとともに、当該複数行の表示画素の電源ラインＶＬに対して、ハイレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、電流ラッチ・分配部による階調電流Ｉpixの引き込み動作が停止される。
【０１３５】
これにより、図１４（ｂ）に示すように、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端）への電流ラッチ・分配部による階調電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣｓは、上述した選択期間において蓄積された電荷を保持する。
【０１３６】
このように、コンデンサＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）の電位差が保持されることになり、薄膜トランジスタＴｒ１３はオン状態を維持する。また、電源ラインＶＬには、接地電位よりも高い電圧レベルを有する電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【０１３７】
したがって、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、コンデンサＣｓにより保持される電位差（充電電圧）は、薄膜トランジスタＴｒ１３において階調電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流下する発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。
【０１３８】
これにより、選択期間Ｔse後の非選択期間Ｔnseにおいては、選択期間Ｔseに書き込まれた表示データ（階調電流Ｉpix）に対応する電圧成分に基づいて、薄膜トランジスタＴｒ１３を介して、発光駆動電流が継続的に供給されることになり、有機ＥＬ素子ＯＥＬは表示データに応じた輝度階調で発光する動作を継続する。
そして、上述した一連の動作を、上述した表示装置の駆動制御動作に基づいて、表示パネル１１０Ａ（又は、１１０Ｂ）を構成する全ての走査ラインＳＬｉについて順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。
【０１３９】
ここで、本実施例に係る画素駆動回路ＤＣにおいては、薄膜トランジスタＴｒ１１〜Ｔｒ１３を全て同一のチャネル極性（ｎチャネル型）を有する薄膜トランジスタを用いて構成することができるため、上述した電流ラッチ・分配部（電流分配回路、電流ラッチ回路、電流ラッチ・分配回路）１４０Ａ、１４０Ｂの回路構成と同様に、アモルファスシリコン半導体層、あるいは、ポリシリコン半導体層をチャネル層とする、ｎチャネル型の電界効果型トランジスタを適用することができる。
【０１４０】
これによれば、表示画素が２次元配列された表示パネル（画素アレイ）とともに、上述した電流ラッチ・分配部を単一の絶縁性基板上に一体的に形成することができる。特に、表示パネル及び電流ラッチ・分配部を、アモルファスシリコン半導体層を用いたｎチャネル型の電界効果型トランジスタを適用して構成した場合にあっては、すでに確立されたアモルファスシリコンの製造技術を適用して、動作特性の安定した電界効果型トランジスタを比較的安価に製造することができるので、表示パネルを高精細化や大型化した場合であっても、表示画質に優れた表示装置を簡易かつ良好に実現することができる。
【０１４１】
また、上述したような回路構成を有する画素駆動回路ＤＣによれば、表示データの輝度階調に応じた比較的大きな電流値を有する階調電流Ｉpixをデータドライバ１３０により引き込むように流して、有機ＥＬ素子ＯＥＬを発光動作させるための発光制御トランジスタ（薄膜トランジスタＴｒ１３）のゲート−ソース間に付設されたコンデンサＣｓに階調電流Ｉpixに対応した電圧を良好に充電する（書き込む）ことができるので、上述した表示装置の駆動制御方法により、階調電流の表示画素への書込時間を長く設定できることに加え、その書込速度を向上させて表示応答特性や表示画質の一層の改善を図ることができる。
【０１４２】
ここで、本実施例に係る画素駆動回路ＤＣにおいて電源ラインＶＬに所定の電源電圧Ｖcsを印加する構成としては、例えば、図１５に示すように、各行の走査ラインＳＬｉに並行して電源ラインＶＬｉが配設された表示パネル１１０Ｃの周辺領域に、該電源ラインＶＬｉが接続した電源ドライバ１７０を備え、システムコントローラ１５０から供給される電源制御信号に基づいて、走査ドライバ１２０Ａから走査信号Ｖselを出力するタイミングに同期して、電源ドライバ１７０から上記所定の電圧値を有する電源電圧Ｖcsを各電源ラインＶＬｉに印加するようにした構成を良好に適用することができる。
【０１４３】
なお、上述した表示画素ＥＭ′においては、画素駆動回路ＤＣとして３個の薄膜トランジスタを備え、データラインＤＬｊを介して電流ラッチ・分配部方向（すなわち、データドライバ方向）に階調電流Ｉpixを引き込む形態の電流印加方式に対応した回路構成を示したが、本発明はこの実施形態に限定されるものではなく、少なくとも、電流印加方式を適用した画素駆動回路を備えた表示装置であって、発光素子への発光駆動電流の供給を制御する発光制御トランジスタ、及び、階調電流の書込動作を制御する書込制御トランジスタを有し、表示データに応じた階調電流（書込電流）を保持した後、該階調電流に基づいて、上記発光制御トランジスタをオン動作させて発光駆動電流を供給して、発光素子を所定の輝度階調で発光させるものであれば、他の回路構成を有するものであればよく、例えば、４個の薄膜トランジスタを備えた回路構成を有するものであってもよく、さらには、電流ラッチ・分配部（すなわち、データドライバ側）からデータラインを介して表示画素（画素駆動回路）方向に階調電流を流し込む形態の回路構成を有するものであってもよい。
【０１４４】
また、上述した実施例においては、表示画素を構成する発光素子として、有機ＥＬ素子を適用した構成を示したが、本発明に係る表示装置はこれに限るものではなく、供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子であれば、上述した有機ＥＬ素子の他に、例えば、発光ダイオードやその他の発光素子を良好に適用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明に係る表示装置の全体構成を示す概略ブロック図である。
【図２】本発明に係る表示装置の第１の実施形態を示す要部概略構成図である。
【図３】本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。
【図４】本実施形態に係る表示装置のデータドライバに適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。
【図５】本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
【図６】本実施形態に係る表示装置における駆動制御動作（駆動制御方法）を説明するタイミングチャートである。
【図７】本実施形態に係る表示装置の他の構成例を示す要部概略構成図である。
【図８】本実施形態に係る表示装置のさらに他の構成例を示す要部概略構成図である。
【図９】本発明に係る表示装置の第２の実施形態を示す要部概略構成図である。
【図１０】本実施形態に適用可能な電流ラッチ・分配部の一構成例を示す回路構成図である。
【図１１】本実施形態に適用可能な電流ラッチ・分配部の概略動作を示す概念図である。
【図１２】本実施形態に係る表示装置の駆動制御方法を示すタイミングチャートである。
【図１３】本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の具体回路例を示す回路構成図である。
【図１４】本実施例に係る画素駆動回路の駆動制御動作を示す概念図である。
【図１５】本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図である。
【図１６】従来技術における発光素子型ディスプレイの要部構成例を示す概略図である。
【図１７】従来技術における発光素子型ディスプレイに適用される表示画素の構成例を示す等価回路図である。
【符号の説明】
【０１４６】
１００ 表示装置
１１０Ａ〜１１０Ｃ 表示パネル
１２０Ａ、１２０Ｂ 走査ドライバ
１３０ データドライバ
１４０Ａ、１４０Ｂ 電流ラッチ・分配部
１４１ 電流分配回路
１４２ 電流ラッチ回路
１４２ａ、１４２ｂ ラッチ部
１４３ 電流ラッチ・分配回路
１４３ａ、１４３ｂ ラッチ部
１５０ システムコントローラ
１６０ 表示信号生成部
ＥＭ、ＥＭ′ 表示画素
ＳＧｉ 走査ライン群
ＤＧｊ データライン群
ＤＣ 画素駆動回路
【特許請求の範囲】
【請求項１】
表示パネルを構成する２次元配列された表示画素に対して、表示データに基づく階調電流を供給することにより、各表示画素を前記表示データに基づく所定の輝度階調で発光動作させて、前記表示パネルに所望の画像情報を表示する表示装置において、
少なくとも、
前記表示パネルに配列された特定の複数行の前記表示画素を、少なくとも所定の期間、同時に選択状態に設定する走査駆動手段と、
前記表示データに基づいて各行ごとの前記表示画素の輝度階調を制御する階調信号を生成する信号駆動手段と、
前記信号駆動手段から出力される前記階調信号を取り込んで、前記階調信号に基づく電流値を有する前記階調電流を生成し、前記走査駆動手段により選択状態に設定された前記複数行の前記表示画素の各々に対して、個別のデータラインを介して、前記階調電流を書き込む電流書込手段と、
を備え、
前記信号駆動手段は、前記階調信号を、前記所定の期間において同時に選択状態に設定される前記特定の複数行の同一列の前記各表示画素ごとに、時系列データとして前記電流書込手段に順次出力し、
前記電流書込手段は、前記時系列データとして供給される前記階調信号を各列の各行ごとに個別に保持する信号保持部と、前記信号保持部に保持された前記階調信号に対応する電流を、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流として出力する階調電流出力部と、を、備え、
前記階調信号は、前記表示データに対応する電流値を有する信号電流であって、前記信号保持部は、前記信号電流に基づく電荷を蓄積して、電圧成分として保持する電荷蓄積手段を備え、少なくとも、前記表示パネルと前記電流書込手段が、単一の絶縁性基板上に設けられていることを特徴とする表示装置。
【請求項２】
前記表示パネルは、前記複数行の表示画素に共通に接続された走査ラインを複数備え、
前記走査駆動手段は、前記走査ラインの各々に、単一の走査信号を印加することにより、前記複数行の表示画素を同時に選択状態に設定することを特徴とする請求項１記載の表示装置。
【請求項３】
前記表示パネルは、各行ごとの前記表示画素に接続された走査ラインを複数備え、
前記走査駆動手段は、前記走査ラインの各々に、所定の期間のみ時間的に重なる個別の走査信号を印加することにより、該所定の期間において、前記複数行の表示画素を同時並行的に選択状態に設定することを特徴とする請求項１記載の表示装置。
【請求項４】
前記電流書込手段は、各列ごとに、各々、並列に配置された複数組の前記信号保持部及び前記階調電流出力部からなる信号保持・出力部と、
前記時系列データとして供給される前記階調信号を、前記複数組の信号保持・出力部に分配して供給する信号分配部と、を備え、
前記複数組の信号保持・出力部は、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流を出力することを特徴とする請求項１記載の表示装置。
【請求項５】
前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を複数段備え、一の段の前記信号保持・出力部により前記階調信号を取り込み保持する動作と、他のいずれかの段の前記信号保持・出力部から前記階調電流を出力する動作を、同時に並行して実行することを特徴とする請求項４記載の表示装置。
【請求項６】
前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を一段備え、一の組の前記信号保持・出力部により前記階調信号を取り込み保持すると同時に、前記階調信号に基づく前記階調電流を出力する動作と、他のいずれかの組の前記信号保持・出力部により前記階調信号に基づく前記階調電流を出力する動作を、所定の期間において、同時に並行して実行することを特徴とする請求項４記載の表示装置。
【請求項７】
前記電流書込手段は、前記信号駆動手段から供給される前記階調信号に対して、電流極性を反転した前記階調電流を生成して、前記複数行の前記表示画素に出力する電流極性反転部を有していることを特徴とする請求項１記載の表示装置。
【請求項８】
前記階調電流出力部は、カレントミラー回路構成を有し、前記信号駆動手段から供給される前記階調信号に対して、所定の電流比率の電流値を有する前記階調電流を生成して、前記複数行の前記表示画素に出力することを特徴とする請求項１記載の表示装置。
【請求項９】
前記表示パネルに配列された前記表示画素は、
前記電流書込手段から出力される前記階調電流に基づく所定の発光駆動電流を生成する発光駆動回路と、
前記発光駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、
を備えることを特徴とする請求項１乃至８のいずれかに記載の表示装置。
【請求項１０】
少なくとも、前記電流書込手段及び前記発光駆動回路は、アモルファスシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする請求項９記載の表示装置。
【請求項１１】
少なくとも、前記電流書込手段及び前記発光駆動回路は、ポリシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする請求項９記載の表示装置。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項９乃至１１のいずれかに記載の表示装置。
【請求項１】
表示パネルを構成する２次元配列された表示画素に対して、表示データに基づく階調電流を供給することにより、各表示画素を前記表示データに基づく所定の輝度階調で発光動作させて、前記表示パネルに所望の画像情報を表示する表示装置において、
少なくとも、
前記表示パネルに配列された特定の複数行の前記表示画素を、少なくとも所定の期間、同時に選択状態に設定する走査駆動手段と、
前記表示データに基づいて各行ごとの前記表示画素の輝度階調を制御する階調信号を生成する信号駆動手段と、
前記信号駆動手段から出力される前記階調信号を取り込んで、前記階調信号に基づく電流値を有する前記階調電流を生成し、前記走査駆動手段により選択状態に設定された前記複数行の前記表示画素の各々に対して、個別のデータラインを介して、前記階調電流を書き込む電流書込手段と、
を備え、
前記信号駆動手段は、前記階調信号を、前記所定の期間において同時に選択状態に設定される前記特定の複数行の同一列の前記各表示画素ごとに、時系列データとして前記電流書込手段に順次出力し、
前記電流書込手段は、前記時系列データとして供給される前記階調信号を各列の各行ごとに個別に保持する信号保持部と、前記信号保持部に保持された前記階調信号に対応する電流を、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流として出力する階調電流出力部と、を、備え、
前記階調信号は、前記表示データに対応する電流値を有する信号電流であって、前記信号保持部は、前記信号電流に基づく電荷を蓄積して、電圧成分として保持する電荷蓄積手段を備え、少なくとも、前記表示パネルと前記電流書込手段が、単一の絶縁性基板上に設けられていることを特徴とする表示装置。
【請求項２】
前記表示パネルは、前記複数行の表示画素に共通に接続された走査ラインを複数備え、
前記走査駆動手段は、前記走査ラインの各々に、単一の走査信号を印加することにより、前記複数行の表示画素を同時に選択状態に設定することを特徴とする請求項１記載の表示装置。
【請求項３】
前記表示パネルは、各行ごとの前記表示画素に接続された走査ラインを複数備え、
前記走査駆動手段は、前記走査ラインの各々に、所定の期間のみ時間的に重なる個別の走査信号を印加することにより、該所定の期間において、前記複数行の表示画素を同時並行的に選択状態に設定することを特徴とする請求項１記載の表示装置。
【請求項４】
前記電流書込手段は、各列ごとに、各々、並列に配置された複数組の前記信号保持部及び前記階調電流出力部からなる信号保持・出力部と、
前記時系列データとして供給される前記階調信号を、前記複数組の信号保持・出力部に分配して供給する信号分配部と、を備え、
前記複数組の信号保持・出力部は、前記個別のデータラインを介して、前記複数行の前記表示画素の各々に対して、前記階調電流を出力することを特徴とする請求項１記載の表示装置。
【請求項５】
前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を複数段備え、一の段の前記信号保持・出力部により前記階調信号を取り込み保持する動作と、他のいずれかの段の前記信号保持・出力部から前記階調電流を出力する動作を、同時に並行して実行することを特徴とする請求項４記載の表示装置。
【請求項６】
前記電流書込手段は、各列ごとに、前記複数組の信号保持・出力部を一段備え、一の組の前記信号保持・出力部により前記階調信号を取り込み保持すると同時に、前記階調信号に基づく前記階調電流を出力する動作と、他のいずれかの組の前記信号保持・出力部により前記階調信号に基づく前記階調電流を出力する動作を、所定の期間において、同時に並行して実行することを特徴とする請求項４記載の表示装置。
【請求項７】
前記電流書込手段は、前記信号駆動手段から供給される前記階調信号に対して、電流極性を反転した前記階調電流を生成して、前記複数行の前記表示画素に出力する電流極性反転部を有していることを特徴とする請求項１記載の表示装置。
【請求項８】
前記階調電流出力部は、カレントミラー回路構成を有し、前記信号駆動手段から供給される前記階調信号に対して、所定の電流比率の電流値を有する前記階調電流を生成して、前記複数行の前記表示画素に出力することを特徴とする請求項１記載の表示装置。
【請求項９】
前記表示パネルに配列された前記表示画素は、
前記電流書込手段から出力される前記階調電流に基づく所定の発光駆動電流を生成する発光駆動回路と、
前記発光駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、
を備えることを特徴とする請求項１乃至８のいずれかに記載の表示装置。
【請求項１０】
少なくとも、前記電流書込手段及び前記発光駆動回路は、アモルファスシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする請求項９記載の表示装置。
【請求項１１】
少なくとも、前記電流書込手段及び前記発光駆動回路は、ポリシリコン半導体層をチャネル層とする、単一のチャネル極性を有する電界効果型トランジスタを用いて構成されていることを特徴とする請求項９記載の表示装置。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項９乃至１１のいずれかに記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００８−２２５４９２（Ｐ２００８−２２５４９２Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００８−１０４７７０（Ｐ２００８−１０４７７０）
【出願日】平成２０年４月１４日（２００８．４．１４）
【分割の表示】特願２００４−１６０１４０（Ｐ２００４−１６０１４０）の分割
【原出願日】平成１６年５月２８日（２００４．５．２８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成２０年４月１４日（２００８．４．１４）
【分割の表示】特願２００４−１６０１４０（Ｐ２００４−１６０１４０）の分割
【原出願日】平成１６年５月２８日（２００４．５．２８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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