表示装置
【課題】ＭＯＳＦＥＴを用い、ＤＡＨＣの発生を抑制した走査線駆動回路を有する表示装置を提供する。
【解決手段】走査線の各々に画素を駆動するための画素駆動信号を供給する走査線駆動回路を有する表示装置であって、走査線駆動回路は、それぞれ対応する走査線に画素駆動信号を出力する複数の駆動信号出力部１０２と、画素駆動信号の出力のための電圧信号Ｇ１を、各駆動信号出力部に入力する電圧信号入力部１０４とを有し、駆動信号出力部１０２は、トランジスタＴｒ１を有し、電圧信号入力部１０４は、トランジスタＴｒ１へのゲート電圧の供給期間の開始より後、かつ供給期間が終了するより前に、電圧信号を入力し、駆動信号出力部１０２は、トランジスタＴｒ１から画素駆動信号を対応する走査線に出力し、閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させる閾値電圧差増大手段１１０をさらに有する、ことを特徴とする表示装置。
【解決手段】走査線の各々に画素を駆動するための画素駆動信号を供給する走査線駆動回路を有する表示装置であって、走査線駆動回路は、それぞれ対応する走査線に画素駆動信号を出力する複数の駆動信号出力部１０２と、画素駆動信号の出力のための電圧信号Ｇ１を、各駆動信号出力部に入力する電圧信号入力部１０４とを有し、駆動信号出力部１０２は、トランジスタＴｒ１を有し、電圧信号入力部１０４は、トランジスタＴｒ１へのゲート電圧の供給期間の開始より後、かつ供給期間が終了するより前に、電圧信号を入力し、駆動信号出力部１０２は、トランジスタＴｒ１から画素駆動信号を対応する走査線に出力し、閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させる閾値電圧差増大手段１１０をさらに有する、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線駆動回路を有する表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置等の表示装置には、その表示領域に走査線が敷設され、当該走査線の各々に画素を駆動するための信号を供給する走査線駆動回路は、一般的に、表示領域の周辺回路として構成される（例えば、特許文献１参照）。
【０００３】
また、このような走査線駆動回路は、回路規模の増大を抑えるためにＭＯＳＦＥＴトランジスタを有するＣＭＯＳ素子を含んで実装されることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８６６０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述したような走査線駆動回路においては、ＭＯＳＦＥＴトランジスタによるスイッチング素子にＤＡＨＣ（Drain Avalanche Hot Carrier）による劣化が生じる場合がある。ＤＡＨＣとは、ドレイン近傍に高電界領域が形成される等により雪崩的に発生したキャリアの一部が、ゲート絶縁膜中にトラップされてＭＯＳＦＥＴトランジスタの劣化を生じさせる現象をいう。このようなＤＡＨＣは、具体的には、ゲート端子に閾値電圧付近の電圧が印加されると共に、Ｖｄｓ（ソース・ドレイン間の電圧）が大きくなることで生じやすくなる。ＤＡＨＣが発生すると、トランジスタのＯｎ電流の減少や閾値電圧のシフト等が引き起こされる。
【０００６】
また、走査線駆動回路がＣＭＯＳ素子を含んで実装される場合には、ＤＡＨＣの発生が問題となりやすい。図８Ａは、従来の有機ＥＬ表示装置における走査線駆動回路の一例を示す図である。図８Ａの走査線駆動回路におけるＤフリップフロップ回路ＤＦＦ等の論理回路は、図８Ｂ〜図８Ｄで示されるように、ＣＭＯＳ素子を含んで構成される。図８Ａで示される走査線駆動回路は、走査線に接続された各画素回路を駆動する信号を、画素駆動信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４の順に生成する。また、図８Ｂ〜図８Ｄの各図において、ＶＤＤは電源、ＶＳＳはグランドを示している。
【０００７】
ここで、画素駆動信号ＯＵＴ１等としては、走査線に接続された各画素回路を駆動するため、所定電圧（例えば、１２Ｖ）が必要とされることから、走査線駆動回路における電源にもこの所定電圧に応じた電圧（１２Ｖ）が必要となる。このため、所定電圧に応じた電圧が電源から供給されるＣＭＯＳ素子のＭＯＳＦＥＴでは、常にＶｄｓが大きくなり、かつ、スイッチングが繰り返されるごとにゲート端子に閾値電圧付近の電圧が印加されて、ＤＡＨＣによる劣化が生じやすくなる。
【０００８】
本発明は、上記課題に鑑みて、ＣＭＯＳ素子を用いる場合であっても、ＤＡＨＣによるＭＯＳＦＥＴの劣化を生じにくくした走査線駆動回路を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る表示装置は、画像を表示する表示領域に敷設された複数の走査線と、前記走査線の各々に、画素を駆動するための画素駆動信号を供給する走査線駆動回路と、を有する表示装置であって、前記走査線駆動回路は、それぞれ対応する前記走査線に前記画素駆動信号を出力する複数の駆動信号出力部と、前記画素駆動信号を出力させるための電圧信号を、前記駆動信号出力部の各々に入力する電圧信号入力部と、を有し、前記駆動信号出力部は、少なくとも１つのトランジスタを有し、前記電圧信号入力部は、前記トランジスタのゲート端子にゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記トランジスタのソース及びドレインの一方の端子に前記電圧信号を入力し、前記駆動信号出力部は、前記トランジスタの前記ソース及びドレインの他方の端子から、前記画素駆動信号を前記対応する走査線に出力し、前記トランジスタにおける閾値電圧と前記ゲート電圧との差を増大させるように、前記ゲート電圧を変化させる閾値電圧差増大手段を有する、ことを特徴とする。
【００１０】
また、本発明に係る表示装置の一態様では、前記閾値電圧差増大手段は、前記ゲート端子と、前記他方の端子との間に接続される容量素子と、前記ゲート端子に接続される整流素子と、を含み、前記容量素子は、前記整流素子と前記他方の端子との間に接続される、ことを特徴としてもよい。
【００１１】
また、本発明に係る表示装置の一態様では、前記走査線駆動回路は、前記走査線の各々のうちの一部を選択して、該一部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を供給する一部選択手段を有し、前記一部選択手段は、ＣＭＯＳ素子を含んで構成されて、前記一部選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、ことを特徴としてもよい。
【００１２】
また、本発明に係る表示装置の一態様では、前記走査線駆動回路は、前記走査線の全部を選択して、該全部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を一括して供給する一括選択手段、をさらに有し、前記一括選択手段は、ＣＭＯＳ素子を含んで構成されて、前記一括選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、ことを特徴としてもよい。
【００１３】
また、本発明に係る表示装置の一態様では、前記トランジスタは、ＮＭＯＳトランジスタであって、前記電圧信号入力部は、前記トランジスタの閾値電圧よりも正の方向に大きい電位となるゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記ゲート電圧よりも正の方向に大きい電位となる前記電圧信号を前記ドレイン端子に入力する、ことを特徴としてもよい。
【発明の効果】
【００１４】
本発明によれば、ＤＡＨＣによる劣化を生じにくくした走査線駆動回路を有する表示装置を提供することが出来る。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る有機ＥＬ表示装置におけるＴＦＴ基板の概略構成を示す図である。
【図２】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路を説明するブロック図である。
【図３】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路を概略的に示す回路図である。
【図４】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における信号の入出力のタイミングを示す図である。
【図５】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路の機能的構成を示すブロック図である。
【図６】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における回路を概略的に示す図である。
【図７】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における信号の入出力のタイミングを示す図である。
【図８Ａ】従来の有機ＥＬ表示装置に含まれる走査線駆動回路の一例を示す図である。
【図８Ｂ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【図８Ｃ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【図８Ｄ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る各実施形態について、図面を用いて説明する。ただし、以下の説明において、各実施形態で同一の構成要素には同一符号を付し、同一構成要素の繰り返しの説明については省略する。本発明は、技術的思想を逸脱しない範囲内において適宜変更が可能であることはいうまでもない。
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置におけるＴＦＴ基板の概略構成を示す図である。同図に示されるＴＦＴ基板では、複数の走査線が互いに等間隔を置いて図中水平方向に敷設され、複数の映像信号線が互いに等間隔を置いて図中垂直方向に敷設される。各走査線には走査線駆動回路２００から信号が出力され、各映像信号線には映像信号線駆動回路２１０から信号が出力される。また、画像を表示する表示領域２２０は、走査線および映像信号線によってマトリクス状に区画されており、これらの走査線および映像信号線に沿ってマトリクス状に複数の画素が配列される。
【００１８】
これら走査線と映像信号線とによって区画される各画素の領域には、スイッチングに用いられるＭＩＳ（Metal-Insulator-Semiconductor）構造の薄膜トランジスタ等が配置されて画素回路が構成される。また、走査線駆動回路２００および映像信号線駆動回路２１０は、表示領域２２０の周辺に実装される。
【００１９】
図２は、本実施形態に係る有機ＥＬ表示装置の走査線駆動回路２００を説明するブロック図である。同図で示すように、走査線駆動回路２００は、複数の駆動信号出力部１０２と、電圧信号入力手段１０４と、走査線選択信号供給手段１０６とを含んで構成される。走査線選択信号供給手段１０６は、走査線駆動回路２００が信号を供給する走査線を選択するための回路であり、選択される走査線に対応する駆動信号出力部１０２に選択信号を供給する。また、電圧信号入力手段１０４は、各駆動信号出力部１０２に電圧信号を入力する回路である。そして、駆動信号出力部１０２は、選択信号と電圧信号の入力に応じて、走査線に接続された画素を駆動するための画素駆動信号を出力する回路であり、各走査線に対応するように複数配置される。
【００２０】
本実施形態においては、走査線選択信号供給手段１０６は、走査線駆動回路２００が駆動する対象となる走査線のうちの一部を選択する一部選択手段１０６Ａを有しており、当該一部の走査線に対応する駆動信号出力部１０２に選択信号を供給する。一方、電圧信号入力手段１０４は、各駆動信号出力部１０２に同一のタイミングで電圧信号を入力する。選択信号が供給された駆動信号出力部１０２は、電圧信号入力手段１０４から電圧信号が入力されるタイミングに合わせて、接続された走査線に画素駆動信号を出力する。
【００２１】
ここで、各駆動信号出力部１０２は、少なくとも１つのＭＯＳＦＥＴを含んでいる。当該ＭＯＳＦＥＴのソース電極及びドレイン電極の一方の端子には、電圧信号入力手段１０４からの電圧信号が入力される。そして、当該ＭＯＳＦＥＴのゲート電極に、走査線選択信号供給手段１０６からの選択信号が入力されることにより、ソース電極及びドレイン電極の他方の端子から画素駆動信号が出力される。特に、本実施形態では、各駆動信号出力部１０２は、選択信号によって生じるゲート電圧とゲート閾値電圧との差を増大させる閾値電圧差増大手段１１０を有している。これについては詳しくは後述する。
【００２２】
以下では、走査線駆動回路２００の具体的な構成について説明する。図３は、本実施形態における走査線駆動回路２００を概略的に示す回路図である。同図で示された鎖線枠の回路部分は、それぞれ駆動信号出力部１０２、電圧信号入力手段１０４、走査線選択信号供給手段（一部選択手段１０６Ａ）に対応する。また図３においては、各駆動信号出力部１０２に、１０２−１、１０２−２、１０２−３、１０２−４の符号を付して表記しており、これらは同様の構成を有している。駆動信号出力部１０２−１〜４は、それぞれ画素駆動信号ＯＵＴ１〜４を対応する走査線に出力する。以下、それぞれの回路部分につき説明する。なお、図３においては、駆動信号出力部１０２−５以降の駆動信号出力部や、そこから出力される画素駆動信号ＯＵＴ５等の記載は省略されている。
【００２３】
まず、本実施形態における一部選択手段１０６Ａは、図３で示されるようなシフトレジスタであって、各Ｄフリップフロップ回路ＤＦＦによって、図中上側から図中下側の駆動信号出力部１０２に順番に選択信号を出力するように構成されている。また、一部選択手段１０６Ａは、図８Ｂ及び図８Ｃに示すような、ＣＭＯＳ素子を含む回路を含んで構成される。
【００２４】
つぎに、各駆動信号出力部１０２のいずれかに、一部選択手段１０６Ａからの選択信号が入力される。当該選択信号は、整流素子ＲＤを経由して、トランジスタＴｒ１（ＭＯＳＦＥＴ）のゲート電極に供給される。この選択信号の入力によって、当該ゲート電極にゲート電圧が印加される。本実施形態におけるトランジスタＴｒ１は、ＮＭＯＳトランジスタであって、選択信号によって印加されるゲート電圧は、トランジスタＴｒ１の閾値電圧よりも正の方向に大きな電位となる。
【００２５】
そして、電圧信号入力手段１０４は、選択信号によるゲート電圧がトランジスタＴｒ１のゲート電極に印加される期間が開始するより後、かつ、当該期間が終了するより前に、各駆動信号出力部１０２におけるトランジスタＴｒ１のドレイン電極に電圧信号Ｇ１を入力する。すなわち、駆動信号出力部１０２は、一部選択手段１０６Ａから選択信号が入力されている期間において、電圧信号入力手段１０４から電圧信号Ｇ１が入力されるタイミングで、トランジスタＴｒ１のソース電極から画素駆動信号を出力する。このようにして、電圧信号入力手段１０４は、画素駆動信号を出力するタイミングを規定している。
【００２６】
ここで、画素駆動信号としては、走査線に接続された各画素を駆動するために比較的高い電圧（本実施形態では１２Ｖの電圧である）が必要とされる。したがって、駆動信号出力部１０２に入力される電圧信号Ｇ１にも、比較的高い電圧が必要とされ、この電圧信号Ｇ１の電圧は、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。本実施形態では、Ｖｄｓが大きくなる期間（トランジスタＴｒ１のドレイン電極に比較的高い電圧の電圧信号が入力される期間）が、ゲート電極に閾値電圧付近の電圧が印加されるタイミング（選択信号の入力が開始するタイミングと終了するタイミング）を避けるようにしているため、トランジスタＴｒ１におけるＤＡＨＣの発生を抑えることができる。
【００２７】
また、本実施形態では、一部選択手段１０６Ａにおける電源の電位を、電圧信号Ｇ１の電位よりも低く設定している。これにより、図８Ｂ及び図８Ｃで示される各ＣＭＯＳ素子のトランジスタでは、当該トランジスタに閾値電圧付近の電圧が印加されるタイミングであってもＶｄｓが低くなる。このようにして、一部選択手段１０６Ａを構成するＣＭＯＳ素子のトランジスタにおいてもＤＡＨＣの発生が抑制される。
【００２８】
一方、上述のようにして、一部選択手段１０６Ａにおける電源の電位が電圧信号Ｇ１の電位よりも低いと、駆動信号出力部１０２に供給される選択信号の電位も低くなり、トランジスタＴｒ１のゲート電極に選択信号によって供給されるゲート電圧も低くなる。ゲート電圧が低いと、トランジスタＴｒ１のＯＮ抵抗が大きくなるので、その電圧降下によって十分な電圧の画素駆動信号が出力できなくなってしまう。そこで本実施形態では、トランジスタＴｒ１のソース電極から出力される画素駆動信号によって、ゲート電極に印加されるゲート電圧と閾値電圧との差を増大させる閾値電圧差増大手段１１０を有するようにしている。この閾値電圧差増大手段１１０により、画素駆動信号を出力する際のトランジスタＴｒ１におけるゲート電圧を向上させることができるので、一部選択手段１０６Ａにおける電源の電位を低くしつつ、トランジスタＴｒ１は、電圧信号Ｇ１の電圧降下を少なくして画素駆動信号を走査線に出力できる。以下において、閾値電圧差増大手段１１０の具体的な構成について説明する。
【００２９】
本実施形態における閾値電圧差増大手段１１０は、図３に示されるような容量素子Ｃ１と整流素子ＲＤを含んで構成されるブートストラップ回路である。図３で示すように、容量素子Ｃ１は、トランジスタＴｒ１のゲート電極とソース電極との間に接続されて、ゲート電極は、容量素子Ｃ１と整流素子ＲＤの間において接続されるようにしている。一旦、ソース電極から画素駆動信号の出力が開始されてトランジスタＴｒ１のソース電極の電位が向上すると、容量素子Ｃ１のゲート電極側の電位もこれに伴って上昇し、ゲート電極に印加されるゲート電圧が上昇する。このようにして、トランジスタＴｒ１のゲート電極に一部選択手段１０６Ａからの選択信号が入力され始めたときよりも、トランジスタＴｒ１におけるゲート電極の閾値電圧とゲート電圧との差がさらに増大する。これにより、トランジスタＴｒ１によるＯＮ抵抗が減少するので、駆動信号出力部１０２は、比較的高い電位を維持して画素駆動信号を走査線に出力できる。
【００３０】
また、本実施形態における各駆動信号出力部１０２は、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すためのリセット手段を含んでいる。本実施形態におけるリセット手段は、トランジスタＴｒ１のゲート電極をグランド接続させる配線と、当該配線上に配置されたトランジスタＴｒ２を含んで構成される。トランジスタＴｒ１のゲート電極は、トランジスタＴｒ２を介してグランド接続されており、トランジスタＴｒ２がＯＮとなることにより接地されて、トランジスタＴｒ１のゲート電極に印加される電位が基準電位に戻される。トランジスタＴｒ１のゲート電極が接地されることで、トランジスタＴｒ１がＯＦＦとなり、駆動信号出力部１０２は、電圧信号Ｇ１が入力されても画素駆動信号を出力しないようになる。また、このトランジスタＴｒ２はトランジスタＴｒ１と同様にＮＭＯＳである。トランジスタＴｒ２は、そのゲート電極に、一部選択手段１０６Ａからの選択信号が入力されることでＯＮとなり、トランジスタＴｒ１のゲート電極が接地される。また、トランジスタＴｒ１のゲート電極が接地されることにより、容量素子Ｃ１に蓄積された電荷は、放電される。
【００３１】
ここで、駆動信号出力部１０２におけるトランジスタＴｒ２のゲート電極は、当該駆動信号出力部１０２に隣接する他の駆動信号出力部１０２へ選択信号を入力する配線と接続されて、この選択信号によってスイッチングが制御される。すなわち、駆動信号出力部１０２のリセット手段は、一部選択手段１０６Ａからの選択信号が入力された後、当該駆動信号出力部１０２とは異なる駆動信号出力部１０２に入力される選択信号によって、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻す。
【００３２】
本実施形態では、具体的には、一部選択手段１０６Ａからの選択信号が、駆動信号出力部１０２−２、１０２−３、１０２−４・・・と順番に供給されると、駆動信号出力部１０２−１、１０２−２、１０２−３・・・における各リセット手段はトランジスタＴｒ１におけるゲート電極の電位を基準電位に戻すように、順番に動作する。選択信号が入力された駆動信号出力部１０２のリセット手段は、一部選択手段１０６Ａから次に出力される選択信号により、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻す。本実施形態では、具体的には、駆動信号出力部１０２−１に選択信号が供給されると、その次に、駆動信号出力部１０２−２に選択信号が供給されることとなる。駆動信号出力部１０２−１のリセット手段は、駆動信号出力部１０２−２に供給される選択信号によって、駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極を接地する。
【００３３】
図４は、本実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００における信号の入出力のタイミングを示す図である。同図で示すように、まず、走査線駆動回路２００に走査開始信号ＳＴ１が入力されることにより、表示領域２２０に１画面を表示させる１フレーム期間が開始する。また本実施形態における走査開始信号ＳＴ１が出力される期間は、１水平期間である。この１水平期間は、１本の走査線に画素駆動信号を供給して、接続される各画素を描画するための期間である。
【００３４】
また、各Ｄフリップフロップ回路ＤＦＦには、クロックパルスＣＬＫ１とＣＬＫ１Ｂ、又は、ＣＬＫ２とＣＬＫ２Ｂのいずれかが供給されるようになっている。図３で示すように、奇数番目に配列されたＤフリップフロップ回路にはクロックパルスＣＬＫ１とＣＬＫ１Ｂが、偶数番目に配列されたＤフリップフロップ回路にはクロックパルスＣＬＫ２とＣＬＫ２Ｂが供給されるようになっている。また、クロックパルスＣＬＫ１とＣＬＫ１Ｂ、ＣＬＫ２とＣＬＫ２Ｂは、各一対が交互となるタイミングで供給されるようになっており、各クロックパルスの周期は２水平期間である。
【００３５】
また、電圧信号入力手段１０４は、電圧信号Ｇ１を、１水平期間の周期で各駆動信号出力部１０２のそれぞれに入力する。図４で示すように、電圧信号Ｇ１と、各クロックパルスとは、異なるタイミングで出力されるようになっている。また、本実施形態では、一部選択手段１０６Ａにおける各Ｄフリップフロップ回路ＤＦＦは、図中上側から順番に、各駆動信号出力部１０２に選択信号を供給する。この選択信号が供給される順番に従って、各駆動信号出力部１０２−１〜１０２−４は、図４で示すように、画素駆動信号ＯＵＴ１〜ＯＵＴ４を出力する。
【００３６】
ここで特に、図４におけるＮｏｄｅ１は、画素駆動信号ＯＵＴ１を出力する駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極に印加される電位を示している（図３参照）。図４で示すように、まず、駆動信号出力部１０２に選択信号が入力されることにより、Ｎｏｄｅ１がゲート閾値電圧よりも正の方向に高い所定電位となる。そして、トランジスタＴｒ１のゲート電極が当該所定の電位となる期間中に、電圧信号Ｇ１が入力されるタイミングにおいて、閾値電圧差増大手段１１０の作用により、Ｎｏｄｅ１の電位がさらに向上してゲート閾値電圧との差が増大する。
【００３７】
以上説明したように、本実施形態における走査線駆動回路２００では、電圧信号Ｇ１のＨレベルは、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。そして、駆動信号出力部１０２は閾値電圧差増大手段１１０を有しており、トランジスタＴｒ１における閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させることができる。そのため、一部選択手段１０６Ａに入力される走査開始信号ＳＴ１のＨレベル、クロックパルスＣＬＫ１とＣＬＫ１ＢのＨレベル、クロックパルスＣＬＫ２とＣＬＫ２ＢのＨレベル、および、Ｄフリップフロップ回路ＤＦＦにおける電源は、電圧信号Ｇ１のＨレベルよりも低い電圧に設定することができる。本実施形態では、一部選択手段１０６ＡがＣＭＯＳ素子を含んで構成されているが、一部選択手段１０６Ａに入力される各信号のＨレベルや電源を低い電圧に設定することで、回路規模の増大を抑えつつ、ＤＡＨＣの発生を抑制し、さらに消費電力を低減することができる。
【００３８】
［第２の実施形態］
以下においては、第２の実施形態に係る有機ＥＬ表示装置を説明する。第２の実施形態に係る有機ＥＬ表示装置は、表示する輝度の階調値に基づく電荷を各画素に書きこむ書き込み期間と、各画素に書き込まれた電荷に従って当該書き込み期間の後に一画面の画像を表示させる発光期間とを有する。
【００３９】
図５は、第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００を説明するブロック図である。同図で示されるように、第２の実施形態では、走査線選択信号供給手段１０６は一括選択手段１０６Ｂをさらに含んでおり、かかる点で、第１の実施形態と異なっている。また、図６は、本発明の第２の実施形態に係る有機ＥＬ表示装置の走査線駆動回路２００を概略的に示す回路図である。図６で示された鎖線枠の回路部分は、それぞれ駆動信号出力部１０２、電圧信号入力手段１０４、走査線選択信号供給手段１０６、一部選択手段１０６Ａ、一括選択手段１０６Ｂに対応する。以下において、一括選択手段１０６Ｂを中心にして第２の実施形態を説明するが、第１の実施形態とほぼ同様となる部分については、説明を省略する。
【００４０】
一括選択手段１０６Ｂは、走査線駆動回路２００が駆動させる対象となる走査線の全部を一括して選択する。また、一括選択手段１０６Ｂは、発光期間が開始するタイミングで入力される発光期間信号Ｇ２により、各駆動信号出力部１０２に一括して選択信号を供給する。一括選択手段１０６Ｂは、図６で示すように、複数のＯＲ回路Ｒ１を含んで構成される。各ＯＲ回路Ｒ１は、発光期間信号Ｇ２が入力される端子と、一部選択手段１０６Ａからの信号が入力される端子を有している。一括選択手段１０６Ｂにおける各ＯＲ回路Ｒ１は、一部選択手段１０６Ａからの信号、又は、発光期間信号Ｇ２が入力されることにより、走査線駆動回路２００が駆動させる対象となる走査線の一部を選択する選択信号、又は、当該走査線の全部を選択する選択信号を出力する。各駆動信号出力部１０２のトランジスタＴｒ１のゲート電極は、一部選択手段１０６Ａによる選択信号が入力される場合と同様に、一括選択手段１０６Ｂによる選択信号が入力されるとともに、電圧信号Ｇ１が入力されることで、走査線に接続された画素を駆動するための画素駆動信号を出力する。
【００４１】
各駆動信号出力部１０２におけるトランジスタＴｒ１は、第１の実施形態と同様にＮＭＯＳトランジスタである。そして一括選択手段１０６ＢのＯＲ回路Ｒ１を経てトランジスタＴｒ１のゲート電極に供給される選択信号は、トランジスタＴｒ１の閾値電圧よりも大きい電位を有している。
【００４２】
電圧信号入力手段１０４は、一括選択手段１０６Ｂによる選択信号がトランジスタＴｒ１のゲート電極に入力される期間が開始するより後、かつ、当該期間が終了するより前となる期間に、トランジスタＴｒ１のドレイン電極に電圧信号Ｇ１を入力する。各駆動信号出力部１０２は、一括選択手段１０６Ｂによる選択信号と、電圧信号入力手段１０４による電圧信号とによって、画素駆動信号を同時に出力する。また、この電圧信号Ｇ１は、走査線に接続された各画素を駆動するために比較的高い電圧（本実施形態では１２Ｖの電圧）となるが、一括選択手段１０６Ｂによる選択信号の入力が開始するタイミングと終了するタイミングを避けて、トランジスタＴｒ１のドレイン電極に入力される。したがって、第１の実施形態における一部選択手段１０６Ａの場合と同様に、トランジスタＴｒ１におけるＤＡＨＣの発生を抑えることができる。
【００４３】
図８Ｄは、走査線駆動回路２００に含まれるＯＲ回路Ｒ１の一例を示す回路図である。本実施形態では、上記のＯＲ回路Ｒ１における電源の電位を、電圧信号Ｇ１の電位よりも低くする。これにより、ＯＲ回路Ｒ１におけるトランジスタでも、Ｖｄｓが低くなるため、第１の実施形態の場合と同様に、ＯＲ回路Ｒ１におけるＤＡＨＣの発生が抑制される。
【００４４】
一方、上述のようにして、ＯＲ回路Ｒ１における電源の電位を低く設定すると、駆動信号出力部１０２に供給される選択信号の電位も低くなる。これに対して、第１の実施形態と同様に、各駆動信号出力部１０２は、閾値電圧差増大手段１１０を有することにより、トランジスタＴｒ１における電圧信号Ｇ１の電圧降下を少なくして画素駆動信号を出力するようにしている。
【００４５】
また、第２の実施形態における各駆動信号出力部１０２は、各駆動信号出力部１０２に含まれるトランジスタＴｒ１のゲート電極に印加される電位を一括して基準電位に戻す一括リセット手段を含んでいる。第２の実施形態における各駆動信号出力部１０２は、一括リセット手段をそれぞれ有しており、一括リセット手段の各々は、トランジスタＴｒ１のゲート電極をグランド接続する配線と、当該配線上に配置されるトランジスタＴｒ３とを含んで構成される。このトランジスタＴｒ３はトランジスタＴｒ１と同様にＮＭＯＳである。トランジスタＴｒ３は、そのゲート電極に信号が供給されることにより、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すように動作する。
【００４６】
トランジスタＴｒ３は、図６で示すように、走査開始信号ＳＴ１が入力される配線にゲート電極が接続されて、走査開始信号ＳＴ１によりスイッチング制御される。具体的には、一括リセット手段の各々は、次の画面を表示するフレーム期間が開始するタイミングに合わせて、対応する駆動信号出力部１０２のトランジスタＴｒ１のゲート電極に印加する電位を基準電位に戻す。一括リセット手段が、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すことにより、容量素子Ｃ１に蓄積された電荷が放電される。
【００４７】
図７は、第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００における信号の入出力のタイミングを示す図である。同図で示すように、第２の実施形態では１フレーム期間において、書き込み期間と発光期間とが設けられる。また、発光期間では、クロックパルスＣＬＫ１とＣＬＫ２の供給が停止され、一部選択手段１０６Ａが動作しないようになっている。また、図７におけるＮｏｄｅ１は、駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極に印加される電位を示している。このＮｏｄｅ１が示ように、駆動信号出力部１０２に一括選択手段１０６Ｂによる選択信号が入力されている期間中（発光期間中）に、電圧信号Ｇ１が入力されることで、トランジスタＴｒ１のゲート電極に印加される電位がさらに向上する。これにより、ゲート閾値電圧との差が増大してトランジスタＴｒ１におけるＯＮ抵抗が減少し、各駆動信号出力部１０２は、電圧信号Ｇ１の比較的高い電圧を維持して画素駆動信号を出力する。
【００４８】
以上説明したように、第２の実施形態における走査線駆動回路２００では、電圧信号Ｇ１のＨレベルは、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。そして、駆動信号出力部１０２は閾値電圧差増大手段１１０を有しており、トランジスタＴｒ１における閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させることができる。そのため、走査線選択信号供給手段１０６に入力される走査開始信号ＳＴ１のＨレベル、クロックパルスＣＬＫ１とＣＬＫ１ＢのＨレベル、クロックパルスＣＬＫ２とＣＬＫ２ＢのＨレベル、および、Ｄフリップフロップ回路ＤＦＦとＯＲ回路Ｒ１における電源は、電圧信号Ｇ１のＨレベルよりも低い電圧に設定することができる。本実施系値亜出は、走査線選択信号供給手段１０６がＣＭＯＳ素子を含んで構成されているが、走査線選択信号供給手段１０６に入力される各信号のＨレベルや電源を低い電圧に設定することで、回路規模の増大を抑えつつ、ＤＡＨＣの発生を抑制し、さらに消費電力を低減することができる。
【００４９】
なお、上記の各実施形態では、有機ＥＬ表示装置を表示装置の一例として説明したが、走査線駆動回路を有すればよいことから、本発明の実施形態に係る表示装置は、液晶表示装置等の他の表示装置であってもよい。
【符号の説明】
【００５０】
１０２ 駆動信号出力部、１０４ 電圧信号入力手段、１０６ 走査線選択信号供給手段、１０６Ａ 一部選択手段、１０６Ｂ 一括選択手段、１１０ 閾値電圧差増大手段、２００ 走査線駆動回路、２１０ 映像信号線駆動回路、２２０ 表示領域、Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ、Ｃ１ 容量素子、ＲＤ 整流素子、Ｇ１ 電圧信号、Ｇ２ 発光期間信号、ＤＦＦ Ｄフリップフロップ回路。
【技術分野】
【０００１】
本発明は、走査線駆動回路を有する表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置等の表示装置には、その表示領域に走査線が敷設され、当該走査線の各々に画素を駆動するための信号を供給する走査線駆動回路は、一般的に、表示領域の周辺回路として構成される（例えば、特許文献１参照）。
【０００３】
また、このような走査線駆動回路は、回路規模の増大を抑えるためにＭＯＳＦＥＴトランジスタを有するＣＭＯＳ素子を含んで実装されることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８６６０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述したような走査線駆動回路においては、ＭＯＳＦＥＴトランジスタによるスイッチング素子にＤＡＨＣ（Drain Avalanche Hot Carrier）による劣化が生じる場合がある。ＤＡＨＣとは、ドレイン近傍に高電界領域が形成される等により雪崩的に発生したキャリアの一部が、ゲート絶縁膜中にトラップされてＭＯＳＦＥＴトランジスタの劣化を生じさせる現象をいう。このようなＤＡＨＣは、具体的には、ゲート端子に閾値電圧付近の電圧が印加されると共に、Ｖｄｓ（ソース・ドレイン間の電圧）が大きくなることで生じやすくなる。ＤＡＨＣが発生すると、トランジスタのＯｎ電流の減少や閾値電圧のシフト等が引き起こされる。
【０００６】
また、走査線駆動回路がＣＭＯＳ素子を含んで実装される場合には、ＤＡＨＣの発生が問題となりやすい。図８Ａは、従来の有機ＥＬ表示装置における走査線駆動回路の一例を示す図である。図８Ａの走査線駆動回路におけるＤフリップフロップ回路ＤＦＦ等の論理回路は、図８Ｂ〜図８Ｄで示されるように、ＣＭＯＳ素子を含んで構成される。図８Ａで示される走査線駆動回路は、走査線に接続された各画素回路を駆動する信号を、画素駆動信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４の順に生成する。また、図８Ｂ〜図８Ｄの各図において、ＶＤＤは電源、ＶＳＳはグランドを示している。
【０００７】
ここで、画素駆動信号ＯＵＴ１等としては、走査線に接続された各画素回路を駆動するため、所定電圧（例えば、１２Ｖ）が必要とされることから、走査線駆動回路における電源にもこの所定電圧に応じた電圧（１２Ｖ）が必要となる。このため、所定電圧に応じた電圧が電源から供給されるＣＭＯＳ素子のＭＯＳＦＥＴでは、常にＶｄｓが大きくなり、かつ、スイッチングが繰り返されるごとにゲート端子に閾値電圧付近の電圧が印加されて、ＤＡＨＣによる劣化が生じやすくなる。
【０００８】
本発明は、上記課題に鑑みて、ＣＭＯＳ素子を用いる場合であっても、ＤＡＨＣによるＭＯＳＦＥＴの劣化を生じにくくした走査線駆動回路を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る表示装置は、画像を表示する表示領域に敷設された複数の走査線と、前記走査線の各々に、画素を駆動するための画素駆動信号を供給する走査線駆動回路と、を有する表示装置であって、前記走査線駆動回路は、それぞれ対応する前記走査線に前記画素駆動信号を出力する複数の駆動信号出力部と、前記画素駆動信号を出力させるための電圧信号を、前記駆動信号出力部の各々に入力する電圧信号入力部と、を有し、前記駆動信号出力部は、少なくとも１つのトランジスタを有し、前記電圧信号入力部は、前記トランジスタのゲート端子にゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記トランジスタのソース及びドレインの一方の端子に前記電圧信号を入力し、前記駆動信号出力部は、前記トランジスタの前記ソース及びドレインの他方の端子から、前記画素駆動信号を前記対応する走査線に出力し、前記トランジスタにおける閾値電圧と前記ゲート電圧との差を増大させるように、前記ゲート電圧を変化させる閾値電圧差増大手段を有する、ことを特徴とする。
【００１０】
また、本発明に係る表示装置の一態様では、前記閾値電圧差増大手段は、前記ゲート端子と、前記他方の端子との間に接続される容量素子と、前記ゲート端子に接続される整流素子と、を含み、前記容量素子は、前記整流素子と前記他方の端子との間に接続される、ことを特徴としてもよい。
【００１１】
また、本発明に係る表示装置の一態様では、前記走査線駆動回路は、前記走査線の各々のうちの一部を選択して、該一部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を供給する一部選択手段を有し、前記一部選択手段は、ＣＭＯＳ素子を含んで構成されて、前記一部選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、ことを特徴としてもよい。
【００１２】
また、本発明に係る表示装置の一態様では、前記走査線駆動回路は、前記走査線の全部を選択して、該全部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を一括して供給する一括選択手段、をさらに有し、前記一括選択手段は、ＣＭＯＳ素子を含んで構成されて、前記一括選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、ことを特徴としてもよい。
【００１３】
また、本発明に係る表示装置の一態様では、前記トランジスタは、ＮＭＯＳトランジスタであって、前記電圧信号入力部は、前記トランジスタの閾値電圧よりも正の方向に大きい電位となるゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記ゲート電圧よりも正の方向に大きい電位となる前記電圧信号を前記ドレイン端子に入力する、ことを特徴としてもよい。
【発明の効果】
【００１４】
本発明によれば、ＤＡＨＣによる劣化を生じにくくした走査線駆動回路を有する表示装置を提供することが出来る。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る有機ＥＬ表示装置におけるＴＦＴ基板の概略構成を示す図である。
【図２】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路を説明するブロック図である。
【図３】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路を概略的に示す回路図である。
【図４】第１の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における信号の入出力のタイミングを示す図である。
【図５】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路の機能的構成を示すブロック図である。
【図６】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における回路を概略的に示す図である。
【図７】第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路における信号の入出力のタイミングを示す図である。
【図８Ａ】従来の有機ＥＬ表示装置に含まれる走査線駆動回路の一例を示す図である。
【図８Ｂ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【図８Ｃ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【図８Ｄ】走査線駆動回路に含まれる論理回路の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る各実施形態について、図面を用いて説明する。ただし、以下の説明において、各実施形態で同一の構成要素には同一符号を付し、同一構成要素の繰り返しの説明については省略する。本発明は、技術的思想を逸脱しない範囲内において適宜変更が可能であることはいうまでもない。
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置におけるＴＦＴ基板の概略構成を示す図である。同図に示されるＴＦＴ基板では、複数の走査線が互いに等間隔を置いて図中水平方向に敷設され、複数の映像信号線が互いに等間隔を置いて図中垂直方向に敷設される。各走査線には走査線駆動回路２００から信号が出力され、各映像信号線には映像信号線駆動回路２１０から信号が出力される。また、画像を表示する表示領域２２０は、走査線および映像信号線によってマトリクス状に区画されており、これらの走査線および映像信号線に沿ってマトリクス状に複数の画素が配列される。
【００１８】
これら走査線と映像信号線とによって区画される各画素の領域には、スイッチングに用いられるＭＩＳ（Metal-Insulator-Semiconductor）構造の薄膜トランジスタ等が配置されて画素回路が構成される。また、走査線駆動回路２００および映像信号線駆動回路２１０は、表示領域２２０の周辺に実装される。
【００１９】
図２は、本実施形態に係る有機ＥＬ表示装置の走査線駆動回路２００を説明するブロック図である。同図で示すように、走査線駆動回路２００は、複数の駆動信号出力部１０２と、電圧信号入力手段１０４と、走査線選択信号供給手段１０６とを含んで構成される。走査線選択信号供給手段１０６は、走査線駆動回路２００が信号を供給する走査線を選択するための回路であり、選択される走査線に対応する駆動信号出力部１０２に選択信号を供給する。また、電圧信号入力手段１０４は、各駆動信号出力部１０２に電圧信号を入力する回路である。そして、駆動信号出力部１０２は、選択信号と電圧信号の入力に応じて、走査線に接続された画素を駆動するための画素駆動信号を出力する回路であり、各走査線に対応するように複数配置される。
【００２０】
本実施形態においては、走査線選択信号供給手段１０６は、走査線駆動回路２００が駆動する対象となる走査線のうちの一部を選択する一部選択手段１０６Ａを有しており、当該一部の走査線に対応する駆動信号出力部１０２に選択信号を供給する。一方、電圧信号入力手段１０４は、各駆動信号出力部１０２に同一のタイミングで電圧信号を入力する。選択信号が供給された駆動信号出力部１０２は、電圧信号入力手段１０４から電圧信号が入力されるタイミングに合わせて、接続された走査線に画素駆動信号を出力する。
【００２１】
ここで、各駆動信号出力部１０２は、少なくとも１つのＭＯＳＦＥＴを含んでいる。当該ＭＯＳＦＥＴのソース電極及びドレイン電極の一方の端子には、電圧信号入力手段１０４からの電圧信号が入力される。そして、当該ＭＯＳＦＥＴのゲート電極に、走査線選択信号供給手段１０６からの選択信号が入力されることにより、ソース電極及びドレイン電極の他方の端子から画素駆動信号が出力される。特に、本実施形態では、各駆動信号出力部１０２は、選択信号によって生じるゲート電圧とゲート閾値電圧との差を増大させる閾値電圧差増大手段１１０を有している。これについては詳しくは後述する。
【００２２】
以下では、走査線駆動回路２００の具体的な構成について説明する。図３は、本実施形態における走査線駆動回路２００を概略的に示す回路図である。同図で示された鎖線枠の回路部分は、それぞれ駆動信号出力部１０２、電圧信号入力手段１０４、走査線選択信号供給手段（一部選択手段１０６Ａ）に対応する。また図３においては、各駆動信号出力部１０２に、１０２−１、１０２−２、１０２−３、１０２−４の符号を付して表記しており、これらは同様の構成を有している。駆動信号出力部１０２−１〜４は、それぞれ画素駆動信号ＯＵＴ１〜４を対応する走査線に出力する。以下、それぞれの回路部分につき説明する。なお、図３においては、駆動信号出力部１０２−５以降の駆動信号出力部や、そこから出力される画素駆動信号ＯＵＴ５等の記載は省略されている。
【００２３】
まず、本実施形態における一部選択手段１０６Ａは、図３で示されるようなシフトレジスタであって、各Ｄフリップフロップ回路ＤＦＦによって、図中上側から図中下側の駆動信号出力部１０２に順番に選択信号を出力するように構成されている。また、一部選択手段１０６Ａは、図８Ｂ及び図８Ｃに示すような、ＣＭＯＳ素子を含む回路を含んで構成される。
【００２４】
つぎに、各駆動信号出力部１０２のいずれかに、一部選択手段１０６Ａからの選択信号が入力される。当該選択信号は、整流素子ＲＤを経由して、トランジスタＴｒ１（ＭＯＳＦＥＴ）のゲート電極に供給される。この選択信号の入力によって、当該ゲート電極にゲート電圧が印加される。本実施形態におけるトランジスタＴｒ１は、ＮＭＯＳトランジスタであって、選択信号によって印加されるゲート電圧は、トランジスタＴｒ１の閾値電圧よりも正の方向に大きな電位となる。
【００２５】
そして、電圧信号入力手段１０４は、選択信号によるゲート電圧がトランジスタＴｒ１のゲート電極に印加される期間が開始するより後、かつ、当該期間が終了するより前に、各駆動信号出力部１０２におけるトランジスタＴｒ１のドレイン電極に電圧信号Ｇ１を入力する。すなわち、駆動信号出力部１０２は、一部選択手段１０６Ａから選択信号が入力されている期間において、電圧信号入力手段１０４から電圧信号Ｇ１が入力されるタイミングで、トランジスタＴｒ１のソース電極から画素駆動信号を出力する。このようにして、電圧信号入力手段１０４は、画素駆動信号を出力するタイミングを規定している。
【００２６】
ここで、画素駆動信号としては、走査線に接続された各画素を駆動するために比較的高い電圧（本実施形態では１２Ｖの電圧である）が必要とされる。したがって、駆動信号出力部１０２に入力される電圧信号Ｇ１にも、比較的高い電圧が必要とされ、この電圧信号Ｇ１の電圧は、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。本実施形態では、Ｖｄｓが大きくなる期間（トランジスタＴｒ１のドレイン電極に比較的高い電圧の電圧信号が入力される期間）が、ゲート電極に閾値電圧付近の電圧が印加されるタイミング（選択信号の入力が開始するタイミングと終了するタイミング）を避けるようにしているため、トランジスタＴｒ１におけるＤＡＨＣの発生を抑えることができる。
【００２７】
また、本実施形態では、一部選択手段１０６Ａにおける電源の電位を、電圧信号Ｇ１の電位よりも低く設定している。これにより、図８Ｂ及び図８Ｃで示される各ＣＭＯＳ素子のトランジスタでは、当該トランジスタに閾値電圧付近の電圧が印加されるタイミングであってもＶｄｓが低くなる。このようにして、一部選択手段１０６Ａを構成するＣＭＯＳ素子のトランジスタにおいてもＤＡＨＣの発生が抑制される。
【００２８】
一方、上述のようにして、一部選択手段１０６Ａにおける電源の電位が電圧信号Ｇ１の電位よりも低いと、駆動信号出力部１０２に供給される選択信号の電位も低くなり、トランジスタＴｒ１のゲート電極に選択信号によって供給されるゲート電圧も低くなる。ゲート電圧が低いと、トランジスタＴｒ１のＯＮ抵抗が大きくなるので、その電圧降下によって十分な電圧の画素駆動信号が出力できなくなってしまう。そこで本実施形態では、トランジスタＴｒ１のソース電極から出力される画素駆動信号によって、ゲート電極に印加されるゲート電圧と閾値電圧との差を増大させる閾値電圧差増大手段１１０を有するようにしている。この閾値電圧差増大手段１１０により、画素駆動信号を出力する際のトランジスタＴｒ１におけるゲート電圧を向上させることができるので、一部選択手段１０６Ａにおける電源の電位を低くしつつ、トランジスタＴｒ１は、電圧信号Ｇ１の電圧降下を少なくして画素駆動信号を走査線に出力できる。以下において、閾値電圧差増大手段１１０の具体的な構成について説明する。
【００２９】
本実施形態における閾値電圧差増大手段１１０は、図３に示されるような容量素子Ｃ１と整流素子ＲＤを含んで構成されるブートストラップ回路である。図３で示すように、容量素子Ｃ１は、トランジスタＴｒ１のゲート電極とソース電極との間に接続されて、ゲート電極は、容量素子Ｃ１と整流素子ＲＤの間において接続されるようにしている。一旦、ソース電極から画素駆動信号の出力が開始されてトランジスタＴｒ１のソース電極の電位が向上すると、容量素子Ｃ１のゲート電極側の電位もこれに伴って上昇し、ゲート電極に印加されるゲート電圧が上昇する。このようにして、トランジスタＴｒ１のゲート電極に一部選択手段１０６Ａからの選択信号が入力され始めたときよりも、トランジスタＴｒ１におけるゲート電極の閾値電圧とゲート電圧との差がさらに増大する。これにより、トランジスタＴｒ１によるＯＮ抵抗が減少するので、駆動信号出力部１０２は、比較的高い電位を維持して画素駆動信号を走査線に出力できる。
【００３０】
また、本実施形態における各駆動信号出力部１０２は、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すためのリセット手段を含んでいる。本実施形態におけるリセット手段は、トランジスタＴｒ１のゲート電極をグランド接続させる配線と、当該配線上に配置されたトランジスタＴｒ２を含んで構成される。トランジスタＴｒ１のゲート電極は、トランジスタＴｒ２を介してグランド接続されており、トランジスタＴｒ２がＯＮとなることにより接地されて、トランジスタＴｒ１のゲート電極に印加される電位が基準電位に戻される。トランジスタＴｒ１のゲート電極が接地されることで、トランジスタＴｒ１がＯＦＦとなり、駆動信号出力部１０２は、電圧信号Ｇ１が入力されても画素駆動信号を出力しないようになる。また、このトランジスタＴｒ２はトランジスタＴｒ１と同様にＮＭＯＳである。トランジスタＴｒ２は、そのゲート電極に、一部選択手段１０６Ａからの選択信号が入力されることでＯＮとなり、トランジスタＴｒ１のゲート電極が接地される。また、トランジスタＴｒ１のゲート電極が接地されることにより、容量素子Ｃ１に蓄積された電荷は、放電される。
【００３１】
ここで、駆動信号出力部１０２におけるトランジスタＴｒ２のゲート電極は、当該駆動信号出力部１０２に隣接する他の駆動信号出力部１０２へ選択信号を入力する配線と接続されて、この選択信号によってスイッチングが制御される。すなわち、駆動信号出力部１０２のリセット手段は、一部選択手段１０６Ａからの選択信号が入力された後、当該駆動信号出力部１０２とは異なる駆動信号出力部１０２に入力される選択信号によって、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻す。
【００３２】
本実施形態では、具体的には、一部選択手段１０６Ａからの選択信号が、駆動信号出力部１０２−２、１０２−３、１０２−４・・・と順番に供給されると、駆動信号出力部１０２−１、１０２−２、１０２−３・・・における各リセット手段はトランジスタＴｒ１におけるゲート電極の電位を基準電位に戻すように、順番に動作する。選択信号が入力された駆動信号出力部１０２のリセット手段は、一部選択手段１０６Ａから次に出力される選択信号により、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻す。本実施形態では、具体的には、駆動信号出力部１０２−１に選択信号が供給されると、その次に、駆動信号出力部１０２−２に選択信号が供給されることとなる。駆動信号出力部１０２−１のリセット手段は、駆動信号出力部１０２−２に供給される選択信号によって、駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極を接地する。
【００３３】
図４は、本実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００における信号の入出力のタイミングを示す図である。同図で示すように、まず、走査線駆動回路２００に走査開始信号ＳＴ１が入力されることにより、表示領域２２０に１画面を表示させる１フレーム期間が開始する。また本実施形態における走査開始信号ＳＴ１が出力される期間は、１水平期間である。この１水平期間は、１本の走査線に画素駆動信号を供給して、接続される各画素を描画するための期間である。
【００３４】
また、各Ｄフリップフロップ回路ＤＦＦには、クロックパルスＣＬＫ１とＣＬＫ１Ｂ、又は、ＣＬＫ２とＣＬＫ２Ｂのいずれかが供給されるようになっている。図３で示すように、奇数番目に配列されたＤフリップフロップ回路にはクロックパルスＣＬＫ１とＣＬＫ１Ｂが、偶数番目に配列されたＤフリップフロップ回路にはクロックパルスＣＬＫ２とＣＬＫ２Ｂが供給されるようになっている。また、クロックパルスＣＬＫ１とＣＬＫ１Ｂ、ＣＬＫ２とＣＬＫ２Ｂは、各一対が交互となるタイミングで供給されるようになっており、各クロックパルスの周期は２水平期間である。
【００３５】
また、電圧信号入力手段１０４は、電圧信号Ｇ１を、１水平期間の周期で各駆動信号出力部１０２のそれぞれに入力する。図４で示すように、電圧信号Ｇ１と、各クロックパルスとは、異なるタイミングで出力されるようになっている。また、本実施形態では、一部選択手段１０６Ａにおける各Ｄフリップフロップ回路ＤＦＦは、図中上側から順番に、各駆動信号出力部１０２に選択信号を供給する。この選択信号が供給される順番に従って、各駆動信号出力部１０２−１〜１０２−４は、図４で示すように、画素駆動信号ＯＵＴ１〜ＯＵＴ４を出力する。
【００３６】
ここで特に、図４におけるＮｏｄｅ１は、画素駆動信号ＯＵＴ１を出力する駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極に印加される電位を示している（図３参照）。図４で示すように、まず、駆動信号出力部１０２に選択信号が入力されることにより、Ｎｏｄｅ１がゲート閾値電圧よりも正の方向に高い所定電位となる。そして、トランジスタＴｒ１のゲート電極が当該所定の電位となる期間中に、電圧信号Ｇ１が入力されるタイミングにおいて、閾値電圧差増大手段１１０の作用により、Ｎｏｄｅ１の電位がさらに向上してゲート閾値電圧との差が増大する。
【００３７】
以上説明したように、本実施形態における走査線駆動回路２００では、電圧信号Ｇ１のＨレベルは、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。そして、駆動信号出力部１０２は閾値電圧差増大手段１１０を有しており、トランジスタＴｒ１における閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させることができる。そのため、一部選択手段１０６Ａに入力される走査開始信号ＳＴ１のＨレベル、クロックパルスＣＬＫ１とＣＬＫ１ＢのＨレベル、クロックパルスＣＬＫ２とＣＬＫ２ＢのＨレベル、および、Ｄフリップフロップ回路ＤＦＦにおける電源は、電圧信号Ｇ１のＨレベルよりも低い電圧に設定することができる。本実施形態では、一部選択手段１０６ＡがＣＭＯＳ素子を含んで構成されているが、一部選択手段１０６Ａに入力される各信号のＨレベルや電源を低い電圧に設定することで、回路規模の増大を抑えつつ、ＤＡＨＣの発生を抑制し、さらに消費電力を低減することができる。
【００３８】
［第２の実施形態］
以下においては、第２の実施形態に係る有機ＥＬ表示装置を説明する。第２の実施形態に係る有機ＥＬ表示装置は、表示する輝度の階調値に基づく電荷を各画素に書きこむ書き込み期間と、各画素に書き込まれた電荷に従って当該書き込み期間の後に一画面の画像を表示させる発光期間とを有する。
【００３９】
図５は、第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００を説明するブロック図である。同図で示されるように、第２の実施形態では、走査線選択信号供給手段１０６は一括選択手段１０６Ｂをさらに含んでおり、かかる点で、第１の実施形態と異なっている。また、図６は、本発明の第２の実施形態に係る有機ＥＬ表示装置の走査線駆動回路２００を概略的に示す回路図である。図６で示された鎖線枠の回路部分は、それぞれ駆動信号出力部１０２、電圧信号入力手段１０４、走査線選択信号供給手段１０６、一部選択手段１０６Ａ、一括選択手段１０６Ｂに対応する。以下において、一括選択手段１０６Ｂを中心にして第２の実施形態を説明するが、第１の実施形態とほぼ同様となる部分については、説明を省略する。
【００４０】
一括選択手段１０６Ｂは、走査線駆動回路２００が駆動させる対象となる走査線の全部を一括して選択する。また、一括選択手段１０６Ｂは、発光期間が開始するタイミングで入力される発光期間信号Ｇ２により、各駆動信号出力部１０２に一括して選択信号を供給する。一括選択手段１０６Ｂは、図６で示すように、複数のＯＲ回路Ｒ１を含んで構成される。各ＯＲ回路Ｒ１は、発光期間信号Ｇ２が入力される端子と、一部選択手段１０６Ａからの信号が入力される端子を有している。一括選択手段１０６Ｂにおける各ＯＲ回路Ｒ１は、一部選択手段１０６Ａからの信号、又は、発光期間信号Ｇ２が入力されることにより、走査線駆動回路２００が駆動させる対象となる走査線の一部を選択する選択信号、又は、当該走査線の全部を選択する選択信号を出力する。各駆動信号出力部１０２のトランジスタＴｒ１のゲート電極は、一部選択手段１０６Ａによる選択信号が入力される場合と同様に、一括選択手段１０６Ｂによる選択信号が入力されるとともに、電圧信号Ｇ１が入力されることで、走査線に接続された画素を駆動するための画素駆動信号を出力する。
【００４１】
各駆動信号出力部１０２におけるトランジスタＴｒ１は、第１の実施形態と同様にＮＭＯＳトランジスタである。そして一括選択手段１０６ＢのＯＲ回路Ｒ１を経てトランジスタＴｒ１のゲート電極に供給される選択信号は、トランジスタＴｒ１の閾値電圧よりも大きい電位を有している。
【００４２】
電圧信号入力手段１０４は、一括選択手段１０６Ｂによる選択信号がトランジスタＴｒ１のゲート電極に入力される期間が開始するより後、かつ、当該期間が終了するより前となる期間に、トランジスタＴｒ１のドレイン電極に電圧信号Ｇ１を入力する。各駆動信号出力部１０２は、一括選択手段１０６Ｂによる選択信号と、電圧信号入力手段１０４による電圧信号とによって、画素駆動信号を同時に出力する。また、この電圧信号Ｇ１は、走査線に接続された各画素を駆動するために比較的高い電圧（本実施形態では１２Ｖの電圧）となるが、一括選択手段１０６Ｂによる選択信号の入力が開始するタイミングと終了するタイミングを避けて、トランジスタＴｒ１のドレイン電極に入力される。したがって、第１の実施形態における一部選択手段１０６Ａの場合と同様に、トランジスタＴｒ１におけるＤＡＨＣの発生を抑えることができる。
【００４３】
図８Ｄは、走査線駆動回路２００に含まれるＯＲ回路Ｒ１の一例を示す回路図である。本実施形態では、上記のＯＲ回路Ｒ１における電源の電位を、電圧信号Ｇ１の電位よりも低くする。これにより、ＯＲ回路Ｒ１におけるトランジスタでも、Ｖｄｓが低くなるため、第１の実施形態の場合と同様に、ＯＲ回路Ｒ１におけるＤＡＨＣの発生が抑制される。
【００４４】
一方、上述のようにして、ＯＲ回路Ｒ１における電源の電位を低く設定すると、駆動信号出力部１０２に供給される選択信号の電位も低くなる。これに対して、第１の実施形態と同様に、各駆動信号出力部１０２は、閾値電圧差増大手段１１０を有することにより、トランジスタＴｒ１における電圧信号Ｇ１の電圧降下を少なくして画素駆動信号を出力するようにしている。
【００４５】
また、第２の実施形態における各駆動信号出力部１０２は、各駆動信号出力部１０２に含まれるトランジスタＴｒ１のゲート電極に印加される電位を一括して基準電位に戻す一括リセット手段を含んでいる。第２の実施形態における各駆動信号出力部１０２は、一括リセット手段をそれぞれ有しており、一括リセット手段の各々は、トランジスタＴｒ１のゲート電極をグランド接続する配線と、当該配線上に配置されるトランジスタＴｒ３とを含んで構成される。このトランジスタＴｒ３はトランジスタＴｒ１と同様にＮＭＯＳである。トランジスタＴｒ３は、そのゲート電極に信号が供給されることにより、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すように動作する。
【００４６】
トランジスタＴｒ３は、図６で示すように、走査開始信号ＳＴ１が入力される配線にゲート電極が接続されて、走査開始信号ＳＴ１によりスイッチング制御される。具体的には、一括リセット手段の各々は、次の画面を表示するフレーム期間が開始するタイミングに合わせて、対応する駆動信号出力部１０２のトランジスタＴｒ１のゲート電極に印加する電位を基準電位に戻す。一括リセット手段が、トランジスタＴｒ１のゲート電極に印加される電位を基準電位に戻すことにより、容量素子Ｃ１に蓄積された電荷が放電される。
【００４７】
図７は、第２の実施形態に係る有機ＥＬ表示装置に含まれる走査線駆動回路２００における信号の入出力のタイミングを示す図である。同図で示すように、第２の実施形態では１フレーム期間において、書き込み期間と発光期間とが設けられる。また、発光期間では、クロックパルスＣＬＫ１とＣＬＫ２の供給が停止され、一部選択手段１０６Ａが動作しないようになっている。また、図７におけるＮｏｄｅ１は、駆動信号出力部１０２−１におけるトランジスタＴｒ１のゲート電極に印加される電位を示している。このＮｏｄｅ１が示ように、駆動信号出力部１０２に一括選択手段１０６Ｂによる選択信号が入力されている期間中（発光期間中）に、電圧信号Ｇ１が入力されることで、トランジスタＴｒ１のゲート電極に印加される電位がさらに向上する。これにより、ゲート閾値電圧との差が増大してトランジスタＴｒ１におけるＯＮ抵抗が減少し、各駆動信号出力部１０２は、電圧信号Ｇ１の比較的高い電圧を維持して画素駆動信号を出力する。
【００４８】
以上説明したように、第２の実施形態における走査線駆動回路２００では、電圧信号Ｇ１のＨレベルは、トランジスタＴｒ１の閾値電圧よりも十分に高い電圧に設定する。そして、駆動信号出力部１０２は閾値電圧差増大手段１１０を有しており、トランジスタＴｒ１における閾値電圧とゲート電圧との差を増大させるようにゲート電圧を変化させることができる。そのため、走査線選択信号供給手段１０６に入力される走査開始信号ＳＴ１のＨレベル、クロックパルスＣＬＫ１とＣＬＫ１ＢのＨレベル、クロックパルスＣＬＫ２とＣＬＫ２ＢのＨレベル、および、Ｄフリップフロップ回路ＤＦＦとＯＲ回路Ｒ１における電源は、電圧信号Ｇ１のＨレベルよりも低い電圧に設定することができる。本実施系値亜出は、走査線選択信号供給手段１０６がＣＭＯＳ素子を含んで構成されているが、走査線選択信号供給手段１０６に入力される各信号のＨレベルや電源を低い電圧に設定することで、回路規模の増大を抑えつつ、ＤＡＨＣの発生を抑制し、さらに消費電力を低減することができる。
【００４９】
なお、上記の各実施形態では、有機ＥＬ表示装置を表示装置の一例として説明したが、走査線駆動回路を有すればよいことから、本発明の実施形態に係る表示装置は、液晶表示装置等の他の表示装置であってもよい。
【符号の説明】
【００５０】
１０２ 駆動信号出力部、１０４ 電圧信号入力手段、１０６ 走査線選択信号供給手段、１０６Ａ 一部選択手段、１０６Ｂ 一括選択手段、１１０ 閾値電圧差増大手段、２００ 走査線駆動回路、２１０ 映像信号線駆動回路、２２０ 表示領域、Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ、Ｃ１ 容量素子、ＲＤ 整流素子、Ｇ１ 電圧信号、Ｇ２ 発光期間信号、ＤＦＦ Ｄフリップフロップ回路。
【特許請求の範囲】
【請求項１】
画像を表示する表示領域に敷設された複数の走査線と、
前記走査線の各々に、画素を駆動するための画素駆動信号を供給する走査線駆動回路と、を有する表示装置であって、
前記走査線駆動回路は、
それぞれ対応する前記走査線に前記画素駆動信号を出力する複数の駆動信号出力部と、
前記画素駆動信号を出力させるための電圧信号を、前記駆動信号出力部の各々に入力する電圧信号入力部と、を有し、
前記駆動信号出力部は、少なくとも１つのトランジスタを有し、
前記電圧信号入力部は、前記トランジスタのゲート端子にゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記トランジスタのソース及びドレインの一方の端子に前記電圧信号を入力し、
前記駆動信号出力部は、
前記トランジスタの前記ソース及びドレインの他方の端子から、前記画素駆動信号を前記対応する走査線に出力し、
前記トランジスタにおける閾値電圧と前記ゲート電圧との差を増大させるように、前記ゲート電圧を変化させる閾値電圧差増大手段をさらに有する、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記閾値電圧差増大手段は、
前記ゲート端子と、前記他方の端子との間に接続される容量素子と、
前記ゲート端子に接続される整流素子と、を含み、
前記容量素子は、前記整流素子と前記他方の端子との間に接続される、
ことを特徴とする表示装置。
【請求項３】
請求項１に記載された表示装置であって、
前記走査線駆動回路は、
前記走査線の各々のうちの一部を選択して、該一部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を供給する一部選択手段を有し、
前記一部選択手段は、ＣＭＯＳ素子を含んで構成されて、
前記一部選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、
ことを特徴とする表示装置。
【請求項４】
請求項３に記載された表示装置であって、
前記走査線駆動回路は、
前記走査線の全部を選択して、該全部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を一括して供給する一括選択手段、をさらに有し、
前記一括選択手段は、ＣＭＯＳ素子を含んで構成されて、
前記一括選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、
ことを特徴とする表示装置。
【請求項５】
請求項２に記載された表示装置であって、
前記トランジスタは、ＮＭＯＳトランジスタであって、
前記電圧信号入力部は、前記トランジスタの閾値電圧よりも正の方向に大きい電位となるゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記ゲート電圧よりも正の方向に大きい電位となる前記電圧信号を前記ドレイン端子に入力する、
ことを特徴とする表示装置。
【請求項１】
画像を表示する表示領域に敷設された複数の走査線と、
前記走査線の各々に、画素を駆動するための画素駆動信号を供給する走査線駆動回路と、を有する表示装置であって、
前記走査線駆動回路は、
それぞれ対応する前記走査線に前記画素駆動信号を出力する複数の駆動信号出力部と、
前記画素駆動信号を出力させるための電圧信号を、前記駆動信号出力部の各々に入力する電圧信号入力部と、を有し、
前記駆動信号出力部は、少なくとも１つのトランジスタを有し、
前記電圧信号入力部は、前記トランジスタのゲート端子にゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記トランジスタのソース及びドレインの一方の端子に前記電圧信号を入力し、
前記駆動信号出力部は、
前記トランジスタの前記ソース及びドレインの他方の端子から、前記画素駆動信号を前記対応する走査線に出力し、
前記トランジスタにおける閾値電圧と前記ゲート電圧との差を増大させるように、前記ゲート電圧を変化させる閾値電圧差増大手段をさらに有する、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記閾値電圧差増大手段は、
前記ゲート端子と、前記他方の端子との間に接続される容量素子と、
前記ゲート端子に接続される整流素子と、を含み、
前記容量素子は、前記整流素子と前記他方の端子との間に接続される、
ことを特徴とする表示装置。
【請求項３】
請求項１に記載された表示装置であって、
前記走査線駆動回路は、
前記走査線の各々のうちの一部を選択して、該一部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を供給する一部選択手段を有し、
前記一部選択手段は、ＣＭＯＳ素子を含んで構成されて、
前記一部選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、
ことを特徴とする表示装置。
【請求項４】
請求項３に記載された表示装置であって、
前記走査線駆動回路は、
前記走査線の全部を選択して、該全部の走査線に対応する前記駆動信号出力部に前記ゲート電圧を一括して供給する一括選択手段、をさらに有し、
前記一括選択手段は、ＣＭＯＳ素子を含んで構成されて、
前記一括選択手段に入力される電源の電圧は、前記電圧信号の電圧よりも低い、
ことを特徴とする表示装置。
【請求項５】
請求項２に記載された表示装置であって、
前記トランジスタは、ＮＭＯＳトランジスタであって、
前記電圧信号入力部は、前記トランジスタの閾値電圧よりも正の方向に大きい電位となるゲート電圧が供給される期間の開始より後で、かつ該期間が終了するより前に、前記ゲート電圧よりも正の方向に大きい電位となる前記電圧信号を前記ドレイン端子に入力する、
ことを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【公開番号】特開２０１１−１５８５５５（Ｐ２０１１−１５８５５５Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１８２２３（Ｐ２０１０−１８２２３）
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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