表示装置
【課題】表示装置において、任意領域の表示・非表示を制御するときに、低消費電力化が可能となる技術を提供する。
【解決手段】駆動回路は、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、ｊ×ｎ個の信号線走査回路とを有し、各第１ないし第ｊトランジスタは、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の走査電圧として出力し、各信号線走査回路は、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の所定の電圧を出力する。
【解決手段】駆動回路は、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、ｊ×ｎ個の信号線走査回路とを有し、各第１ないし第ｊトランジスタは、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の走査電圧として出力し、各信号線走査回路は、シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の所定の電圧を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示モジュール等の表示装置に係り、特に、表示装置の走査線駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
この携帯電話機では、待機時の表示画面として、例えば、図１７に示すように、画面の一部（図１７では、Ａに示す上側）に時計等を表示し、それ以外の領域（図１７ではＢに示す領域）は単色黒画面等を表示する場合が想定される。
この場合は待機時であるため、低消費電力で画面を表示することが要望される。また、画面一部が黒画面であり、黒部分への画素の書き込みサイクルを下げること等によって省電力化駆動（所謂、パーシャル表示駆動）が可能である。
以下、図１８を用いて、パーシャル表示駆動と液晶の交流化について説明する。
液晶は長時間、直流電界をかけ続けることができないため、ある周期で直流電界の方向を変える、所謂、交流化が必要となる。
交流化には、コモン対称法（例えば、ドット反転など）と、コモン反転法とがある。このうちコモン反転方法は、ライン反転とフレーム反転に大別される。
フレーム反転は、表示の１垂直期間（フレーム）で交流化するが、ライン反転は１水平期間で交流化する。ここでは、フレーム反転について説明する。
【０００３】
図１８（ａ）は、パーシャル開始のフレームを示し、画面の「＋」と「−」は、液晶に、電界の向きが互いに反対方向の直流電界が印加されていることを表している。つまり、「＋」から「−」、あるいは、「−」から「＋」へ変化することは、交流化がされていることを表している。
図１８（ａ）では、表示部及び黒部ともに「＋」の方向で画素へ信号を書き込む。
図１８（ｂ）では、表示部のみ映像信号を書き込み交流化を行うが（「−」書き込み）、黒部分は、画素への書き込みを新たに行わず、図１８（ａ）の１フレームで書き込んだ画素信号を保持している。新たな書き込みを行わないため、黒部分の交流化は行われず「＋」のままとなる。そして、新たに書き込みを行わないことにより、液晶パネルとしては低消費電力となる。
図１８（ｃ）の３フレーム目でも、図１８（ｂ）の２フレームと同様に黒表示部は新たな画素書き込みを行わず、表示部のみを交流化する。
図１８（ｄ）の４フレームに表示部と合わせて黒部を新たに「−」で書き込む。
これにより、表示部は、図１８（ａ）〜（ｄ）に示す通り、各フレームで交流化を行い、交流化周期は２フレームとなる。一方、黒部は、３フレームに１回交流化を行い、交流化周期は６フレームとなる。
以下、本明細書では、図１８に示す交流化方法を基本的なパーシャル表示駆動として説明する。
【０００４】
図１９は、従来のＩＰＳ方式の液晶表示パネルと、走査線駆動回路の概略構成を示すブロック図である。
図１９に示す液晶表示パネルは、サブピクセルを複数有する。図２０に、図１９に示す液晶表示パネルの１サブピクセルの等価回路を示す。
図２０において、ＣＯＭｎは対向電極線（または、コモン線ともいう）、Ｇｎは走査線（また、ゲート線ともいう）、Ｓｎは映像線（または、ソース線、ドレイン線ともいう）、ＴＦＴはアクティブ素子としての薄膜トランジスタ、ＰＩＸは画素電極、ＩＴＯ２は対向電極である。
図１９に示す液晶表示パネルでは、画素電極（ＰＩＸ）と対向電極（ＩＴＯ２）とは同一基板上に形成され、画素電極（ＰＩＸ）と対向電極（ＩＴＯ２）との間に電圧を印加して、表示部に画像を表示する、所謂、ＩＰＳ方式の液晶表示パネルである。
図１９に示す液晶表示パネルでは、１水平走査時間毎に、各走査線（Ｇｎ）に選択走査電圧を供給する。これにより、各走査線（Ｇｎ）に接続された薄膜トランジスタ（ＴＦＴ）が１水平走査時間の間導通し、各画素電極（ＰＩＸ）に、映像線駆動回路（ソースドライバ；ＳＤＩＶ）から映像線（Ｓｎ）を介して表示データに対応した電圧が印加される。
また、これに対応して、対向電極（ＩＴＯ２）に、Ｈｉｇｈレベル（以下、Ｈレベルという）のコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌｏｗレベル（以下、Ｌレベルという）のコモン電圧（ＶＣＯＭＬ）が印加される。これにより、液晶表示パネルに画像が表示される。
【０００５】
図１９において、Ｔ−０〜Ｔ−ｎは（ｎ＋１）段のシフトレジスタ回路、Ｍ１〜Ｍ３はトランジスタ、Ｃ−１〜Ｃ−ｎ＋１は（ｎ＋１）段の対向電極走査回路である。
図２１は、図１９に示す走査線駆動回路のタイミングチャートを示す図である。以下、図２１を用いて、図１９に示す走査線駆動回路の動作について簡単に説明する。
図２１に示すように、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）には、スタートパルス（Ｖｉｎ）と、Ｖ１、Ｖ２の転送クロックとが入力され、偶数段のシフトレジスタ回路からは、転送クロック（Ｖ１）に同期したシフトパルスが、また、奇数段のシフトレジスタ回路からは、転送クロック（Ｖ２）に同期したシフトパルスが出力される。
転送クロック（Ｖ１）と転送クロック（Ｖ２）とは、周期（ここでは、２水平期間）が同じで、位相が１８０°異なっているので、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）からは、１水平期間毎に、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスが順次出力される。
（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスは、それぞれ各シフト段のトランジスタ（Ｍ１）のゲートに印加され、トランジスタ（Ｍ１）は、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスが印加されているときにオンとなる。
また、偶数段のトランジスタ（Ｍ１）のドレインには、転送クロック（Ｖ１）が印加され、奇数段のトランジスタ（Ｍ１）のドレインには、転送クロック（Ｖ２）が印加される。
これにより、走査線（Ｇ１〜Ｇｎ）に、薄膜トランジスタ（ＴＦＴ）を１水平期間オンとする選択走査電圧が、１水平走査期間毎に順次出力される。
【０００６】
（Ｃ−１〜Ｃ−ｎ＋１）の対向電極走査回路は、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）を出力する切り替えスイッチ回路としての機能を有している。
例えば、（Ｃ−１）の対向電極走査回路は、前段の走査線（ここでは、走査線Ｇ０）の選択走査電圧によりオンとなるトランジスタ（Ｍ１，Ｍ２）を介して入力される交流化信号（Ｍ）と反転交流化信号（ＭＢ）に基づき、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれかを出力するのかを確定し、当段の走査線（ここでは、走査線Ｇ１）の選択走査電圧をイネーブル信号（Ｅ）として入力することにより、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれか出力する。
即ち、図２１（ａ）のように、交流化信号（Ｍ）および反転交流信号（ＭＢ）を、１水平期間毎に切り替えれば、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の周期も１水平期間で切り替わり、ライン反転駆動となる。
また、図２１（ｂ）のように、交流化信号（Ｍ）および反転交流信号（ＭＢ）を、１フレーム毎に切り替えれば、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の周期も１フレームで切り替わり、フレーム反転となる。
消費電力の観点から言えば、交流化信号（Ｍ）および反転交流化信号（ＭＢ）の周波数が高いライン反転は消費電力が高く、周波数の遅いフレーム反転は消費電力が低い。
しかしながら、一般には、フレーム反転駆動はクロストーク等の発生等、画質に問題を与えることがあり、通常表示ではライン反転を使うことが多い。
なお、前述の図１８で説明したパーシャル駆動を実現するための走査線駆動回路は、例えば、下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５１４１４号公報
【特許文献２】特開２００５−１７３２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１に記載された走査線駆動回路は、レベルシフタ回路の出力ノードの電位に基づいて走査ラインを順次走査駆動する走査ライン駆動回路を有し、当該走査ライン駆動回路は、所与の複数の走査ラインごとに分割されたブロックを単位として設定された非表示エリアのブロックの走査ラインの走査タイミングに応じて入力される出力イネーブル信号ＸＯＥＶによりマスク制御することで、パーシャル駆動を実現している。
しかしながら、この特許文献１に記載されている走査線駆動回路では、例えば、ＩＰＳ方式の液晶表示パネル等のように、対向電極線に出力するコモン電圧を１表示ライン毎に独立に制御することができないという問題点があった。
また、前述の図１９に示す走査駆動回路では、パーシャル表示駆動時の制御が困難であるという問題点があった。
基本的なパーシャル表示駆動のためには、図１８で説明したように、黒部は３フレームの間画素の信号を保持することが必要である。
画素信号を保持するためには、図１８（ｂ）、図１８（ｃ）のフレームの黒部では、走査線に非選択走査電圧を出力することが必要となる。しかし、図１９に示す走査駆動回路では、走査線に非選択走査電圧を出力することができない。
これは、（Ｖ１，Ｖ２）の転送クロックを、シフトレジスタの転送信号、選択走査信号、対向電極走査回路の動作信号として兼用しているためである。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、任意領域の表示・非表示を制御するときに、低消費電力化が可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタと、ｎ個の信号線走査回路とを有し、前記各第１トランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、走査線駆動用クロックをサンプリングして、１番目ないしｎ番目の走査線用の前記走査電圧として出力し、前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｎ番目の信号線用の前記所定の電圧を出力する。
（２）（１）において、ｋ（１≦ｋ≦ｎ）番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき、ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
【００１０】
（３）（１）または（２）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第２トランジスタと、前記各信号線走査回路毎に設けられるｎ個の第３トランジスタおよび第４トランジスタを有し、ｋ番目の第２トランジスタは、ｋ番目のシフトレジスタ回路から出力されるシフトパルスに基づき、前記転送クロックをサンプリングして、ｋ番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第３トランジスタは、（ｋ−１）番目の第２トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、ｋ番目の信号線走査回路に入力し、ｋ番目の第４トランジスタは、（ｋ−１）番目の第２トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、ｋ番目の信号線走査回路に入力する。
（４）（３）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、互いに隣接する２つの第２トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第２トランジスタの他方は、前記第２転送クロックをサンプリングする。
（５）（１）ないし（４）の何れかにおいて、前記走査線駆動用クロックは、周期が同じで、位相が異なる第１走査線駆動用クロックと第２走査線駆動用クロックであり、互いに隣接する２つの第１トランジスタの一方は、前記第１走査線駆動用クロックをサンプリングし、前記互いに隣接する２つの第１トランジスタの他方は、前記第２の走査線駆動用クロックをサンプリングする。
【００１１】
（６）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、ｊ×ｎ個の信号線走査回路とを有し、前記各第１ないし第ｊトランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の前記走査電圧として出力し、前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の前記所定の電圧を出力する。
（７）（１）ないし（６）の何れかにおいて、前記走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
【００１２】
（８）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
（９）（８）において、前記（２ｋ−１）番目と前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき前記（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
【００１３】
（１０）（８）または（９）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタと、前記各信号線走査回路毎に設けられる２ｎ個の第４トランジスタおよび第５トランジスタとを有し、ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記転送クロックをサンプリングするとともに、前記（２ｋ−１）番目と２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
（１１）（１０）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、互いに隣接する２つの第３トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第３トランジスタの他方は、前記第２転送クロックをサンプリングする。
【００１４】
（１２）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、第１信号線駆動用クロックと、周期が同じで位相が前記第１走信号線駆動用クロックと異なる第２信号線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
（１３）（１２）において、前記（２ｋ−１）の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第２信号線駆動用クロックとに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第１信号線駆動用クロックとに基づき、当該選択した電圧を出力し、前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第１信号線駆動用クロックとに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第２信号線駆動用クロックとに基づき、当該選択した電圧を出力する。
【００１５】
（１４）（１２）または（１３）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタおよび第４トランジスタと、前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第５トランジスタおよび第６トランジスタとを有し、ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第１信号線駆動用クロックをサンプリングして、（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第４トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第２信号線駆動用クロックをサンプリングして、２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第６トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第５トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第６トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
（１５）（８）ないし（１４）の何れかにおいて、前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
【００１６】
（１６）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、それぞれゲートに、選択信号が印加されるｎ個の第３トランジスタおよび第４トランジスタと、それぞれゲートに、反転選択信号が印加されるｎ個の第５トランジスタおよび第６トランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、ｋ番目の第３トランジスタは、前記選択信号に基づき、ｋ番目の第１トランジスタでサンプリングした前記第１走査線駆動用クロックを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第４トランジスタは、前記選択信号に基づき、ｋ番目の第２トランジスタでサンプリングした前記第２走査線駆動用クロックを２ｋ番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第５トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第６トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、第１交流化信号と、反転第１交流化信号と、第２交流化信号と、反転第２交流化信号と、前記第１および第２走査線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
【００１７】
（１７）（１６）において、前記（２ｋ−１）番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第１交流化信号と、前記反転第１交流化信号とに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記第１走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスとに基づき、当該選択した電圧を出力し、前記２ｋ番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第２交流化信号と、前記反転第２交流化信号とに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記第２走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、当該選択した電圧を出力する。
ことを特徴とする請求項１６に記載の表示装置。
（１８）（１６）または（１７）において、前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第７トランジスタおよび第８トランジスタとを有し、（２ｋ−１）番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
【００１８】
（１９）（１８）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックである。
（２０）（１６）ないし（１９）の何れかにおいて、前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
（２１）（２０）において、前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記選択信号が第３の電圧レベル、前記反転選択信号が第４の電圧レベルであり、前記第１および第２走査線駆動用クロックが前記オフ期間以外の期間に、前記選択信号が前記第４の電圧レベル、前記反転選択信号が前記第３の電圧レベルである。
（２２）（２０）または（２１）において、前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号である。
（２３）（１６）ないし（２２）の何れかにおいて、通常の表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、逆位相の信号であり、パーシャル表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号である。
（２４）（７）、（１５）、（２０）ないし（２３）の何れかにおいて、前記オフ期間における前記転送クロックの振幅レベルが、前記オフ期間以外の期間における前記転送クロックの振幅レベルよりも小さい。
（２５）（１）ないし（２４）の何れかにおいて、前記信号線は、対向電極であり、前記所定の電圧は、第１の電圧レベルの対向電圧と、第２の電圧レベルの対向電圧である。
（２６）（１）ないし（２４）の何れかにおいて、前記信号線は、各画素に補償電圧を印加する補償信号線である。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、任意領域の表示・非表示を制御するときに、低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１の走査線駆動回路の概略構成を示すブロック図である。
【図２】図１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図３】図１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図４】図１に示す走査線駆動回路の変形例における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図５】本発明の実施例２の走査線駆動回路の概略構成を示すブロック図である。
【図６】図５に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図７】図５に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図８】本発明の実施例３の走査線駆動回路の概略構成を示すブロック図である。
【図９】図８に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図１０】図８に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図１１】本発明の実施例４の走査線駆動回路の概略構成を示すブロック図である。
【図１２】図１１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図１３】図１１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図１４】独立容量結合（Charge-Coupling）駆動液晶表示パネルの１サブピクセルの等価回路を示す回路図である。
【図１５】従来の独立容量結合（Charge-Coupling）駆動液晶表示パネルを駆動する走査線駆動回路の概略構成を示すブロック図である。
【図１６】図１５に示す走査線駆動回路のタイミングチャートを示す図である。
【図１７】携帯電話機では待ち受け画面を示す図である。
【図１８】液晶表示装置における、パーシャル表示駆動と液晶の交流化について説明する図である。
【図１９】従来のＩＰＳ方式の液晶表示パネルと、走査線駆動回路の概略構成を示すブロック図である。
【図２０】図１９に示す液晶表示パネルの１サブピクセルの等価回路を示す図である。
【図２１】図１９に示す走査線駆動回路のタイミングチャートを示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例１]
図１は、本発明の実施例１の走査線駆動回路の概略構成を示すブロック図である。なお、本実施例は、図１９と同様、ＩＰＳ方式の液晶表示パネルの走査線（Ｇｎ）と、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）とを駆動する回路である。
本実施例では、図１９に示す走査線駆動回路に対して、新たに、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックと、トランジスタ（Ｍ１’）を付加した回路となっている。
図１９に示す走査線駆動回路では、トランジスタ（Ｍ１）のゲートに、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスを印加し、トランジスタ（Ｍ１）のドレインに、（Ｖ１，Ｖ２）の転送クロックを印加することにより、各段の走査線（Ｇ０〜Ｇｎ）を駆動している。
これに対して、本実施例では、新規のトランジスタ（Ｍ１’）を設け、トランジスタ（Ｍ１）のゲートに、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスを印加し、また、トランジスタ（Ｍ１）のドレインに、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックを印加することにより、各段の走査線（Ｇ０〜Ｇｎ）を駆動している。
また、（Ｃ−１〜Ｃ−ｎ＋１）の対向電極走査回路（本発明の信号線走査回路）は、図１９に示す走査線駆動回路と同様に、（Ｖ１，Ｖ２）の転送クロックを、対向電極走査回路の動作信号として使用する。
例えば、（Ｃ−１）の対向電極走査回路は、転送クロック（Ｖ１）と、交流化信号（Ｍ）と、反転交流化信号（ＭＢ）に基づき、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれかを出力するのかを確定し、転送クロック（Ｖ２）をイネーブル信号（Ｅ）として入力することにより、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれか出力する。
【００２２】
このように、本実施例では、走査線（Ｇ０〜Ｇｎ）用の選択走査電圧として、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックを、ゲートにシフトパルス（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）が印加されるトランジスタ（Ｍ１）を介して出力し、また、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）には、（Ｖ１，Ｖ２）の転送クロックを、ゲートにシフトパルス（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）が印加されるトランジスタ（Ｍ１’）を介して出力する。
即ち、本実施例では、クロックを分離し、（Ｖ１，Ｖ２）の転送クロックは、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）と、対向電極走査回路（Ｃ−１〜Ｃ−ｎ＋１）の制御用に使用され、また、（Ｖ１−Ｇ、Ｖ２−Ｇ）の走査線駆動用クロックは、走査線（Ｇ０〜Ｇｎ）用に走査電圧を出力するために使用される。
よって、図１９に示す走査線駆動回路では不可能であった、図１８（ｂ）、図１８（ｃ）のフレームの黒部において、ゲート走査を行わない（即ち、走査線に非選択走査電圧を出力する）ことが可能となる。
なお、図１において、（Ｔ−０）のシフトレジスタ回路は、（Ｃ−１）の対向電極走査回路に、交流化信号（Ｍ）と反転交流化信号（ＭＢ）とを入力するために設けられる。
したがって、スタートパルス（Ｖｉｎ）が入力された後に、シフトパルス（Ｔｏｕｔ−０）が出力されるタイミングで、（Ｃ−１）の対向電極走査回路に、交流化信号（Ｍ）と反転交流化信号（ＭＢ）とを入力できるのであれば、（Ｔ−０）のシフトレジスタ回路と、シフトパルス（Ｔｏｕｔ−０）がゲートに印加されるトランジスタ（Ｍ１’）は必要ない。
【００２３】
図２は、図１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図２に示すように、ゲート走査が行われない期間（図２のＧｏｆｆ）は、（Ｖ１−Ｇ、Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となり、この期間の走査線（図２では、Ｇ３，Ｇ４）には、非選択走査電圧が出力される。また、交流化信号（Ｍ）および反転交流化信号（ＭＢ）は、フレーム反転駆動波形となっている。
図３は、図１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図３において、Ａは通常表示期間であり、この通常表示期間（Ａ）は、図３のＧの波形に示すようにライン反転期間である。
Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックをＬレベル固定とし、ゲート走査を行わない期間（図３のＧｏｆｆ期間）がある。
さらに、パーシャル表示期間（Ｂ〜Ｆ）では、交流化信号（Ｍ）、反転交流化（ＭＢ）を制御し、フレーム反転駆動とされる。このＧｏｆｆ期間及びフレーム反転効果により省電力化が達成出来る。
【００２４】
図４は、図１に示す走査線駆動回路の変形例における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図４に示す例は、Ｇｏｆｆ期間の（Ｖ１、Ｖ２）の転送クロックの電圧を、ΔＶだけ下げたものである。
（Ｖ１、Ｖ２）の転送クロックの電圧を下げることにより、図１のトランジスタ（Ｍ１，Ｍ１’）のゲート電圧が低くなり、結果としてトランジスタのオン抵抗が上がる。しかしながら、Ｇｏｆｆ期間では、トランジスタ（Ｍ１）のドレイン側（Ｖ１のクロックが供給される側）はＬレベルの電位であるため、ゲート電圧が低いことは問題とならない。
さらに、トランジスタ（Ｍ１’）のゲート電圧が下がっても、対向電極走査回路（Ｃ−１〜Ｃ−ｎ＋１）の入力負荷は、走査線と比較して著しく低いため（通常１００：１以上）ゲート電圧低下によるトランジスタのオン抵抗の増加は問題とならない。
Ｇｏｆｆ期間に、転送クロックの電圧を下げることは、後述する実施例の全てに適用で可能であり、この低電圧効果により、さらにいっそうの省電力化を図ることが可能となる。
【００２５】
[実施例２]
図５は、本発明の実施例２の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）のブロック数を減らし、トランジスタ（Ｍ４）を追加した回路となっている。
図５に示すように、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）の出力であるシフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）は、走査線駆動用のトランジスタ（Ｍ１）のゲート、及び新たに追加したトランジスタ（Ｍ４）のゲートに印加される。
（Ｖ１−Ｇ）の走査線駆動用クロックがドレインに印加されるトランジスタ（Ｍ１）は、走査線（例えば、Ｇ１の走査線）を駆動（即ち、走査線（Ｇ１）に対して選択走査電圧を出力）、（Ｖ２−Ｇ）の走査線駆動用クロックがドレインに印加されるトランジスタ（Ｍ４）は、走査線（例えば、Ｇ２の走査線）を駆動する。
即ち、本実施例では、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）は、各ブロック１段につき走査線を２本駆動する。このため、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）の転送周期は、ゲート駆動周期の半分となる。
これは、（Ｖ１，Ｖ２）の転送クロックの周波数が、（Ｖ１−Ｇ，Ｖ２−Ｇ）のゲート駆動用の走査線駆動用クロックの周波数の１／２となることを意味し、これにより、（Ｖ１，Ｖ２）の転送クロックを低周波数化でき、低消費電力化を実現することができる。
【００２６】
また、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ１’）は、ドレインに印加される（Ｖ１，Ｖ２）の転送クロックを、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力する。
この信号は、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定、及びイネーブル信号として使用される。
隣接する各２段の対向電極走査回路には、それぞれ同一のトランジスタ（Ｍ１’）を介して、（Ｖ１，Ｖ２）の転送クロックが入力されるため、隣接する各２段の対向電極走査回路は、同一極性のコモン電圧を選択し、同時に出力を行う。
したがって、対向電極（ＩＴＯ２）に印加する電圧の極性を１ラインずつ反転することができず、通常表示期間は、交流化信号（Ｍ）と、反転交流化信号（ＭＢ）を２水平期間毎に切り替えて、２ライン反転駆動を行い、パーシャル表示期間は、１垂直期間毎に切り替えてフレーム反転駆動を行う。
【００２７】
図６は、図５に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
前述の実施例と同様に、ゲート走査が行われない期間（Ｇｏｆｆ期間）は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となる。また、交流化信号（Ｍ）および反転交流化信号（ＭＢ）は、フレーム反転駆動となる波形となっている。
図７は、図５に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。この図７は、（Ｖ１，Ｖ２）の転送クロック、交流化信号（Ｍ）および反転交流化信号（ＭＢ）が、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックの半分の周波数で動作する以外は、前述の図３と同じである。
即ち、図７において、Ａは通常表示期間であり、この期間は、図７のＧの波形に示すようにライン反転期間（２ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定とされ、ゲート走査が行われない期間（即ち、走査線に非選択走査電圧が出力される期間；図７のＧｏｆｆ期間）がある。
なお、本実施例では、１段のシフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）に対して、走査線を２本駆動する例を示したが、（Ｖ１，Ｖ２）の転送用クロックの周波数を更に低周期化することによって、走査線駆動本数を任意の複数本に増加することが可能である。これによって更なる低消費電力化を図ることが可能となる。
【００２８】
[実施例３]
図８は、本発明の実施例３の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、新たに、（Ｖ１−Ｃ，Ｖ２−Ｃ）のコモン電極駆動用クロック（本発明の信号線駆動用クロック）と、トランジスタ（Ｍ４’）を追加した回路構成となっている。ゲート駆動方法は、前述の実施例と同じである。
一方、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ１’）は、ドレインに印加される（Ｖ１−Ｃ）のコモン制御クロックを、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）のコモン電圧の極性確保、および、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）のイネーブル信号として使用する。
また、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ４’）は、ドレインに印加される（Ｖ２−Ｃ）のコモン制御クロックを、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）のコモン電圧の極性確保、および、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）のイネーブル信号として使用する。
これにより、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力される信号は、対向電極走査回路の各ブロックで独立となり、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定、および出力は１段ずつ独立に行われる。
したがって、交流化方式は、前述の実施例の２ライン反転駆動とは異なり、通常表示期間は、１ライン反転駆動、パーシャル表示期間はフレーム反転駆動とすることができ、前述の実施例１と同じになる。これにより、２ライン反転駆動で懸念される画質劣化を回避することができる。
【００２９】
図９は、図８に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図６に示すタイミングチャートとの違いは、対向電極線（ＣＯＭｎ）への印加されるコモン電圧が、１段ずつ順次出力されることである。
（Ｖ１−Ｃ，Ｖ２−Ｃ）のコモン制御クロックは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックと、同じ周波数で駆動する信号であり、ゲート走査を行わない期間（Ｇｏｆｆ期間）も出力を持続する。
図１０は、図８に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図１０において、Ａは通常表示期間であり、この期間はライン反転期間（１ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定とされ、ゲート走査が行われない期間（即ち、図１０のＧｏｆｆ期間）がある。
図１０では、通常表示期間（Ａ）に、交流化信号（Ｍ）および反転交流化信号（ＭＢ）を、１水平期間毎に切り替えてライン反転を行い、パーシャル表示期間（Ｂ〜Ｆ）は、交流化信号（Ｍ）および反転交流化信号（ＭＢ）を、１垂直期間（フレーム）毎に切り替えてフレーム反転駆動を行う。これにより、時分割駆動による低電力化を実現しつつ、画質劣化を回避することが可能となる。
【００３０】
[実施例４]
図１１は、本発明の実施例４の走査線駆動回路の概略構成を示すブロック図である。
前述の実施例２に対して、新たに、（ＳＥＬ，ＳＥＬＢ）の選択信号と、（ＭＳ，ＭＳＢ）の第２交流化信号と、トランジスタ（Ｍ５，Ｍ５’、Ｍ６、Ｍ６’）を追加した回路となっている。
ゲート駆動方法は、前述の実施例２と同じであるが、表示時と非表示時において、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に、異なるイネーブル信号を入力する点が、前述の実施例２と異なっている。
表示時と非表示時の入力切替は、新たに追加した選択信号（ＳＥＬ，ＳＥＬＢ）によって行う。
ゲート走査が行われる期間、例えば、通常表示時、及びパーシャル表示時の表示部では、ＳＥＬの選択信号をＨレベル固定、ＳＥＬＢの選択信号をＬレベル固定とする。これによって、トランジスタ（Ｍ５，Ｍ５’）がオン、トランジスタ（Ｍ６，Ｍ６’）がオフとなる。
トランジスタ（Ｍ５）がオンのときには、トランジスタ（Ｍ１）を介して、（Ｖ１−Ｇ）の走査線駆動用クロックが、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）に入力され、（Ｅ−１，Ｅ−３，Ｅ−５，…）のイネーブル信号となる。
同様に、トランジスタ（Ｍ５’）がオンのときには、トランジスタ（Ｍ４）を介して、（Ｖ２−Ｇ）の走査線駆動用クロックが、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）に入力され、（Ｅ−２，Ｅ−４，Ｅ−６，…）のイネーブル信号となる。そして、ゲート走査は、１段ずつ順次行われるので、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）から対向電極（ＩＴＯ２）に出力されるコモン電圧の出力動作も１段ずつ順次行われる。
【００３１】
一方、パーシャル表示期間で、ゲート走査が行われない期間（後述する図１１のＧｏｆｆ期間）は、ＳＥＬの選択信号をＬレベル固定、ＳＥＬＢの選択信号をＨレベル固定とし、トランジスタ（Ｍ５，Ｍ５’）をオフ、トランジスタ（Ｍ６，Ｍ６’）をオンとする。
トランジスタ（Ｍ６，Ｍ６’）のドレインには、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）により出力されるシフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）が印加される。したがって、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）が、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）の、（Ｅ−１〜Ｅ−２ｎ）のイネーブル信号となる。
この場合に、隣接する各２段の対向電極走査回路には、同一のシフトパルスが、イネーブル信号として入力されるため、隣接する各２段の対向電極走査回路からの出力動作は同時に行われる。したがって、２ライン同時の出力となるが、パーシャル表示期間は、サブピクセルへの書き込みを行わない期間であり、２ライン同時出力による画質低下は表示上問題とならない。
このように、本実施例では、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力するイネーブル信号として、ゲート走査が行われる期間は、走査線駆動用クロック（Ｖ１−Ｇ，Ｖ２−Ｇ）を用い、ゲート走査が行われない期間は、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）を用いることで、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）を用いることなく、表示部の画質を劣化させることなく、対向電極走査回路を駆動することが可能である。
【００３２】
なお、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定には、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）を使用し、２ライン同時に確定を行う。
このため、交流化信号（Ｍ）および反転交流化信号（ＭＢ）のみでは、１ライン毎のコモン極性反転を実現できず、新たに、交流化信号（ＭＳ）および反転交流化信号（ＭＳＢ）を追加する必要がある。
第１交流化信号（Ｍ）および第１反転交流化信号（ＭＢ）は、対向電極走査回路（Ｃ−１，Ｃ−３，．．．）の極性確定、第２交流化信号（ＭＳ）および第２反転交流化信号（ＭＳＢ）は、対向電極走査回路（Ｃ−２，Ｃ−４，．．．）の極性確定とする。
第１交流化信号（Ｍ）と第１反転交流化信号（ＭＢ）、並びに、第２交流化信号（ＭＳ）と第２反転交流化信号（ＭＳＢ）は、それぞれ逆位相の信号である。
さらに、第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）を同位相にすれば、隣接する各２段の対向電極走査回路（例えば、Ｃ−１、Ｃ−２）は同極性となる。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）を逆位相にすれば、隣接する各２段の対向電極走査回路（例えば、Ｃ−１、Ｃ−２）は反対の極性となる。
したがって、第１交流化信号（Ｍ）、第１反転交流化信号（ＭＢ）、第２交流化信号（ＭＳ）、および第２反転交流化信号（ＭＳＢ）を制御することによって、フレーム反転、ライン反転を任意に制御することができる。
【００３３】
図１２は、図１１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図１２に示すように、ゲート走査が行われる期間は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックが出力され、選択信号（ＳＥＬ）がＨレベル固定、選択信号（ＳＥＬＢ）がＬレベル固定とされる。
ゲート走査が行われない期間（図１１のＧｏｆｆ期間）は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となる。この期間は、選択信号（ＳＥＬ）がＬレベル固定、選択信号（ＳＥＬＢ）がＨレベル固定となる。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）、並びに、第１反転交流化信号（ＭＢ）と第２反転交流化信号（ＭＳＢ）は、互いに同極性で１垂直期間（フレーム）固定され、フレーム反転駆動の波形となっている。
図１３は、図１１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図１３において、Ａは通常表示期間であり、この期間はライン反転期間（１ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、ゲート走査が行われない期間（図１３のＧｏｆｆ期間）がある。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）、並びに、第１反転交流化信号（ＭＢ）と第２反転交流化信号（ＭＳＢ）は、通常表示期間（Ａ）は、ライン反転を実現するため互いに逆位相であり、パーシャル表示期間（Ｂ〜Ｆ）は、フレーム反転を実現するため、互いに同位相となっている。
このように、本実施例でも、表示部の画質に影響を与えることなく、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）を用いることなく、パーシャル表示が可能であり、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）による消費電力増加分を削減して低消費電力化できる。
【００３４】
[実施例５]
液晶表示装置の駆動方法として、独立容量結合（Charge-Coupling）駆動方法が知られている。（例えば、特許文献２参照。）
図１４は、この独立容量結合（Charge-Coupling）駆動液晶表示パネルの１サブピクセルの等価回路を示す回路図である。
図１４において、Ｇｎは走査線、Ｓｎは映像線、ＧＥｎは補償ライン、ＣLCは液晶容量、Ｃstは蓄積容量、ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素電極、ＩＴＯ２は対向電極である。なお、図１４において、画素電極（ＩＴＯ１）と、対向電極とは、液晶を挟んで対向して設けられ、従って、液晶には、基板と直交する方向に電界が印加される。
独立容量結合（Charge-Coupling）駆動方法では、走査線（Ｇｎ）に走査電圧を印加して、薄膜トランジスタをオンとし、１表示期間、画素電極（ＩＴＯ１）に映像線（Ｓｎ）から映像電圧を印加する。その後、薄膜トランジスタ（ＴＦＴ）をオフとして、補償ライン（ＧＥｎ）に補償電圧を印加する。
このように、独立容量結合（Charge-Coupling）駆動方法では、各サブピクセルに書き込む電圧は、映像線（Ｓｎ）から印加される映像電圧と、補償ライン（ＧＥｎ）から印加される補償電圧とで決定される。
【００３５】
図１５は、従来の独立容量結合（Charge-Coupling）駆動液晶表示パネルを駆動する走査線駆動回路の概略構成を示すブロック図である。図１６は、図１５に示す走査線駆動回路のタイミングチャートを示す図である。
図１５において、例えば、（Ｃ−２）の対向電極走査回路は、転送クロック（Ｖ２）によりオンとなるトランジスタ（Ｍ２，Ｍ３）を介して入力される交流化信号（Ｍ）と反転交流化信号（ＭＢ）に基づき、Ｈレベルの補償電圧（ＶＣＨ）、あるいは、Ｌレベルの補償電圧（ＶＣＬ）のいずれかを出力するのかを確定し、転送クロック（Ｖ１）をイネーブル信号（Ｅ）として入力することにより、前段の補償ライン（ＧＥ１）に対して、Ｈレベル、あるいは、Ｌレベルの補償電圧を出力する。
本発明は、この独立容量結合（Charge-Coupling）駆動液晶表示パネルに適用することも可能である。その場合は、前述した各実施例において、（Ｃ−１〜Ｃ−ｎ＋１）の各対向電極走査回路から前段の補償ラインに、Ｈレベル、あるいは、Ｌレベルの補償電圧を出力するようにすればよい。
なお、図１５において、（Ｔ−０）のシフトレジスト回路と、（Ｃ−１）の対向電極走査回路とは表示パネルの動作には無関係であるので、（Ｔ−０）のシフトレジスト回路と、（Ｃ−１）の対向電極走査回路と、それらの出力を入力とするトランジスタ（Ｍ１，Ｍ２，Ｍ３）は省略することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００３６】
ＣＯＭ 対向電極線（コモン線）
Ｇ 走査線（ゲート線）
ＧＥ 補償ライン
Ｓ 映像線（ソース線、ドレイン線）
ＴＦＴ 薄膜トランジスタ
ＰＩＸ 画素電極
ＩＴＯ２ 対向電極
ＣLC 液晶容量
Ｃst 蓄積容量
ＳＤＩＶ 映像線駆動回路（ソースドライバ）
Ｔ−０〜Ｔ−ｎ シフトレジスタ回路
Ｍ１〜Ｍ６，Ｍ１’，Ｍ４’〜Ｍ６’ トランジスタ
Ｃ−１〜Ｃ−ｎ＋１，Ｃ−２ｎ 対向電極走査回路
【技術分野】
【０００１】
本発明は、液晶表示モジュール等の表示装置に係り、特に、表示装置の走査線駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
この携帯電話機では、待機時の表示画面として、例えば、図１７に示すように、画面の一部（図１７では、Ａに示す上側）に時計等を表示し、それ以外の領域（図１７ではＢに示す領域）は単色黒画面等を表示する場合が想定される。
この場合は待機時であるため、低消費電力で画面を表示することが要望される。また、画面一部が黒画面であり、黒部分への画素の書き込みサイクルを下げること等によって省電力化駆動（所謂、パーシャル表示駆動）が可能である。
以下、図１８を用いて、パーシャル表示駆動と液晶の交流化について説明する。
液晶は長時間、直流電界をかけ続けることができないため、ある周期で直流電界の方向を変える、所謂、交流化が必要となる。
交流化には、コモン対称法（例えば、ドット反転など）と、コモン反転法とがある。このうちコモン反転方法は、ライン反転とフレーム反転に大別される。
フレーム反転は、表示の１垂直期間（フレーム）で交流化するが、ライン反転は１水平期間で交流化する。ここでは、フレーム反転について説明する。
【０００３】
図１８（ａ）は、パーシャル開始のフレームを示し、画面の「＋」と「−」は、液晶に、電界の向きが互いに反対方向の直流電界が印加されていることを表している。つまり、「＋」から「−」、あるいは、「−」から「＋」へ変化することは、交流化がされていることを表している。
図１８（ａ）では、表示部及び黒部ともに「＋」の方向で画素へ信号を書き込む。
図１８（ｂ）では、表示部のみ映像信号を書き込み交流化を行うが（「−」書き込み）、黒部分は、画素への書き込みを新たに行わず、図１８（ａ）の１フレームで書き込んだ画素信号を保持している。新たな書き込みを行わないため、黒部分の交流化は行われず「＋」のままとなる。そして、新たに書き込みを行わないことにより、液晶パネルとしては低消費電力となる。
図１８（ｃ）の３フレーム目でも、図１８（ｂ）の２フレームと同様に黒表示部は新たな画素書き込みを行わず、表示部のみを交流化する。
図１８（ｄ）の４フレームに表示部と合わせて黒部を新たに「−」で書き込む。
これにより、表示部は、図１８（ａ）〜（ｄ）に示す通り、各フレームで交流化を行い、交流化周期は２フレームとなる。一方、黒部は、３フレームに１回交流化を行い、交流化周期は６フレームとなる。
以下、本明細書では、図１８に示す交流化方法を基本的なパーシャル表示駆動として説明する。
【０００４】
図１９は、従来のＩＰＳ方式の液晶表示パネルと、走査線駆動回路の概略構成を示すブロック図である。
図１９に示す液晶表示パネルは、サブピクセルを複数有する。図２０に、図１９に示す液晶表示パネルの１サブピクセルの等価回路を示す。
図２０において、ＣＯＭｎは対向電極線（または、コモン線ともいう）、Ｇｎは走査線（また、ゲート線ともいう）、Ｓｎは映像線（または、ソース線、ドレイン線ともいう）、ＴＦＴはアクティブ素子としての薄膜トランジスタ、ＰＩＸは画素電極、ＩＴＯ２は対向電極である。
図１９に示す液晶表示パネルでは、画素電極（ＰＩＸ）と対向電極（ＩＴＯ２）とは同一基板上に形成され、画素電極（ＰＩＸ）と対向電極（ＩＴＯ２）との間に電圧を印加して、表示部に画像を表示する、所謂、ＩＰＳ方式の液晶表示パネルである。
図１９に示す液晶表示パネルでは、１水平走査時間毎に、各走査線（Ｇｎ）に選択走査電圧を供給する。これにより、各走査線（Ｇｎ）に接続された薄膜トランジスタ（ＴＦＴ）が１水平走査時間の間導通し、各画素電極（ＰＩＸ）に、映像線駆動回路（ソースドライバ；ＳＤＩＶ）から映像線（Ｓｎ）を介して表示データに対応した電圧が印加される。
また、これに対応して、対向電極（ＩＴＯ２）に、Ｈｉｇｈレベル（以下、Ｈレベルという）のコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌｏｗレベル（以下、Ｌレベルという）のコモン電圧（ＶＣＯＭＬ）が印加される。これにより、液晶表示パネルに画像が表示される。
【０００５】
図１９において、Ｔ−０〜Ｔ−ｎは（ｎ＋１）段のシフトレジスタ回路、Ｍ１〜Ｍ３はトランジスタ、Ｃ−１〜Ｃ−ｎ＋１は（ｎ＋１）段の対向電極走査回路である。
図２１は、図１９に示す走査線駆動回路のタイミングチャートを示す図である。以下、図２１を用いて、図１９に示す走査線駆動回路の動作について簡単に説明する。
図２１に示すように、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）には、スタートパルス（Ｖｉｎ）と、Ｖ１、Ｖ２の転送クロックとが入力され、偶数段のシフトレジスタ回路からは、転送クロック（Ｖ１）に同期したシフトパルスが、また、奇数段のシフトレジスタ回路からは、転送クロック（Ｖ２）に同期したシフトパルスが出力される。
転送クロック（Ｖ１）と転送クロック（Ｖ２）とは、周期（ここでは、２水平期間）が同じで、位相が１８０°異なっているので、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）からは、１水平期間毎に、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスが順次出力される。
（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスは、それぞれ各シフト段のトランジスタ（Ｍ１）のゲートに印加され、トランジスタ（Ｍ１）は、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスが印加されているときにオンとなる。
また、偶数段のトランジスタ（Ｍ１）のドレインには、転送クロック（Ｖ１）が印加され、奇数段のトランジスタ（Ｍ１）のドレインには、転送クロック（Ｖ２）が印加される。
これにより、走査線（Ｇ１〜Ｇｎ）に、薄膜トランジスタ（ＴＦＴ）を１水平期間オンとする選択走査電圧が、１水平走査期間毎に順次出力される。
【０００６】
（Ｃ−１〜Ｃ−ｎ＋１）の対向電極走査回路は、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）を出力する切り替えスイッチ回路としての機能を有している。
例えば、（Ｃ−１）の対向電極走査回路は、前段の走査線（ここでは、走査線Ｇ０）の選択走査電圧によりオンとなるトランジスタ（Ｍ１，Ｍ２）を介して入力される交流化信号（Ｍ）と反転交流化信号（ＭＢ）に基づき、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれかを出力するのかを確定し、当段の走査線（ここでは、走査線Ｇ１）の選択走査電圧をイネーブル信号（Ｅ）として入力することにより、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれか出力する。
即ち、図２１（ａ）のように、交流化信号（Ｍ）および反転交流信号（ＭＢ）を、１水平期間毎に切り替えれば、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の周期も１水平期間で切り替わり、ライン反転駆動となる。
また、図２１（ｂ）のように、交流化信号（Ｍ）および反転交流信号（ＭＢ）を、１フレーム毎に切り替えれば、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の周期も１フレームで切り替わり、フレーム反転となる。
消費電力の観点から言えば、交流化信号（Ｍ）および反転交流化信号（ＭＢ）の周波数が高いライン反転は消費電力が高く、周波数の遅いフレーム反転は消費電力が低い。
しかしながら、一般には、フレーム反転駆動はクロストーク等の発生等、画質に問題を与えることがあり、通常表示ではライン反転を使うことが多い。
なお、前述の図１８で説明したパーシャル駆動を実現するための走査線駆動回路は、例えば、下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５１４１４号公報
【特許文献２】特開２００５−１７３２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１に記載された走査線駆動回路は、レベルシフタ回路の出力ノードの電位に基づいて走査ラインを順次走査駆動する走査ライン駆動回路を有し、当該走査ライン駆動回路は、所与の複数の走査ラインごとに分割されたブロックを単位として設定された非表示エリアのブロックの走査ラインの走査タイミングに応じて入力される出力イネーブル信号ＸＯＥＶによりマスク制御することで、パーシャル駆動を実現している。
しかしながら、この特許文献１に記載されている走査線駆動回路では、例えば、ＩＰＳ方式の液晶表示パネル等のように、対向電極線に出力するコモン電圧を１表示ライン毎に独立に制御することができないという問題点があった。
また、前述の図１９に示す走査駆動回路では、パーシャル表示駆動時の制御が困難であるという問題点があった。
基本的なパーシャル表示駆動のためには、図１８で説明したように、黒部は３フレームの間画素の信号を保持することが必要である。
画素信号を保持するためには、図１８（ｂ）、図１８（ｃ）のフレームの黒部では、走査線に非選択走査電圧を出力することが必要となる。しかし、図１９に示す走査駆動回路では、走査線に非選択走査電圧を出力することができない。
これは、（Ｖ１，Ｖ２）の転送クロックを、シフトレジスタの転送信号、選択走査信号、対向電極走査回路の動作信号として兼用しているためである。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、任意領域の表示・非表示を制御するときに、低消費電力化が可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタと、ｎ個の信号線走査回路とを有し、前記各第１トランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、走査線駆動用クロックをサンプリングして、１番目ないしｎ番目の走査線用の前記走査電圧として出力し、前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｎ番目の信号線用の前記所定の電圧を出力する。
（２）（１）において、ｋ（１≦ｋ≦ｎ）番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき、ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
【００１０】
（３）（１）または（２）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第２トランジスタと、前記各信号線走査回路毎に設けられるｎ個の第３トランジスタおよび第４トランジスタを有し、ｋ番目の第２トランジスタは、ｋ番目のシフトレジスタ回路から出力されるシフトパルスに基づき、前記転送クロックをサンプリングして、ｋ番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第３トランジスタは、（ｋ−１）番目の第２トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、ｋ番目の信号線走査回路に入力し、ｋ番目の第４トランジスタは、（ｋ−１）番目の第２トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、ｋ番目の信号線走査回路に入力する。
（４）（３）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、互いに隣接する２つの第２トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第２トランジスタの他方は、前記第２転送クロックをサンプリングする。
（５）（１）ないし（４）の何れかにおいて、前記走査線駆動用クロックは、周期が同じで、位相が異なる第１走査線駆動用クロックと第２走査線駆動用クロックであり、互いに隣接する２つの第１トランジスタの一方は、前記第１走査線駆動用クロックをサンプリングし、前記互いに隣接する２つの第１トランジスタの他方は、前記第２の走査線駆動用クロックをサンプリングする。
【００１１】
（６）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、ｊ×ｎ個の信号線走査回路とを有し、前記各第１ないし第ｊトランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の前記走査電圧として出力し、前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の前記所定の電圧を出力する。
（７）（１）ないし（６）の何れかにおいて、前記走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
【００１２】
（８）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
（９）（８）において、前記（２ｋ−１）番目と前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき前記（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
【００１３】
（１０）（８）または（９）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタと、前記各信号線走査回路毎に設けられる２ｎ個の第４トランジスタおよび第５トランジスタとを有し、ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記転送クロックをサンプリングするとともに、前記（２ｋ−１）番目と２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
（１１）（１０）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、互いに隣接する２つの第３トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第３トランジスタの他方は、前記第２転送クロックをサンプリングする。
【００１４】
（１２）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、第１信号線駆動用クロックと、周期が同じで位相が前記第１走信号線駆動用クロックと異なる第２信号線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
（１３）（１２）において、前記（２ｋ−１）の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第２信号線駆動用クロックとに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第１信号線駆動用クロックとに基づき、当該選択した電圧を出力し、前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第１信号線駆動用クロックとに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第２信号線駆動用クロックとに基づき、当該選択した電圧を出力する。
【００１５】
（１４）（１２）または（１３）において、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタおよび第４トランジスタと、前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第５トランジスタおよび第６トランジスタとを有し、ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第１信号線駆動用クロックをサンプリングして、（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第４トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第２信号線駆動用クロックをサンプリングして、２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第６トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第５トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第６トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
（１５）（８）ないし（１４）の何れかにおいて、前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
【００１６】
（１６）複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、それぞれゲートに、選択信号が印加されるｎ個の第３トランジスタおよび第４トランジスタと、それぞれゲートに、反転選択信号が印加されるｎ個の第５トランジスタおよび第６トランジスタと、２ｎ個の信号線走査回路とを有し、ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、ｋ番目の第３トランジスタは、前記選択信号に基づき、ｋ番目の第１トランジスタでサンプリングした前記第１走査線駆動用クロックを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第４トランジスタは、前記選択信号に基づき、ｋ番目の第２トランジスタでサンプリングした前記第２走査線駆動用クロックを２ｋ番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第５トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、ｋ番目の第６トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを２ｋ番目の信号線走査回路にイネーブル信号として入力し、（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、第１交流化信号と、反転第１交流化信号と、第２交流化信号と、反転第２交流化信号と、前記第１および第２走査線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力する。
【００１７】
（１７）（１６）において、前記（２ｋ−１）番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第１交流化信号と、前記反転第１交流化信号とに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記第１走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスとに基づき、当該選択した電圧を出力し、前記２ｋ番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第２交流化信号と、前記反転第２交流化信号とに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記第２走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、当該選択した電圧を出力する。
ことを特徴とする請求項１６に記載の表示装置。
（１８）（１６）または（１７）において、前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第７トランジスタおよび第８トランジスタとを有し、（２ｋ−１）番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、（２ｋ−１）番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、２ｋ番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、２ｋ番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力する。
【００１８】
（１９）（１８）において、前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックである。
（２０）（１６）ないし（１９）の何れかにおいて、前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有する。
（２１）（２０）において、前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記選択信号が第３の電圧レベル、前記反転選択信号が第４の電圧レベルであり、前記第１および第２走査線駆動用クロックが前記オフ期間以外の期間に、前記選択信号が前記第４の電圧レベル、前記反転選択信号が前記第３の電圧レベルである。
（２２）（２０）または（２１）において、前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号である。
（２３）（１６）ないし（２２）の何れかにおいて、通常の表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、逆位相の信号であり、パーシャル表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号である。
（２４）（７）、（１５）、（２０）ないし（２３）の何れかにおいて、前記オフ期間における前記転送クロックの振幅レベルが、前記オフ期間以外の期間における前記転送クロックの振幅レベルよりも小さい。
（２５）（１）ないし（２４）の何れかにおいて、前記信号線は、対向電極であり、前記所定の電圧は、第１の電圧レベルの対向電圧と、第２の電圧レベルの対向電圧である。
（２６）（１）ないし（２４）の何れかにおいて、前記信号線は、各画素に補償電圧を印加する補償信号線である。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、任意領域の表示・非表示を制御するときに、低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１の走査線駆動回路の概略構成を示すブロック図である。
【図２】図１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図３】図１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図４】図１に示す走査線駆動回路の変形例における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図５】本発明の実施例２の走査線駆動回路の概略構成を示すブロック図である。
【図６】図５に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図７】図５に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図８】本発明の実施例３の走査線駆動回路の概略構成を示すブロック図である。
【図９】図８に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図１０】図８に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図１１】本発明の実施例４の走査線駆動回路の概略構成を示すブロック図である。
【図１２】図１１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
【図１３】図１１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
【図１４】独立容量結合（Charge-Coupling）駆動液晶表示パネルの１サブピクセルの等価回路を示す回路図である。
【図１５】従来の独立容量結合（Charge-Coupling）駆動液晶表示パネルを駆動する走査線駆動回路の概略構成を示すブロック図である。
【図１６】図１５に示す走査線駆動回路のタイミングチャートを示す図である。
【図１７】携帯電話機では待ち受け画面を示す図である。
【図１８】液晶表示装置における、パーシャル表示駆動と液晶の交流化について説明する図である。
【図１９】従来のＩＰＳ方式の液晶表示パネルと、走査線駆動回路の概略構成を示すブロック図である。
【図２０】図１９に示す液晶表示パネルの１サブピクセルの等価回路を示す図である。
【図２１】図１９に示す走査線駆動回路のタイミングチャートを示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例１]
図１は、本発明の実施例１の走査線駆動回路の概略構成を示すブロック図である。なお、本実施例は、図１９と同様、ＩＰＳ方式の液晶表示パネルの走査線（Ｇｎ）と、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）とを駆動する回路である。
本実施例では、図１９に示す走査線駆動回路に対して、新たに、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックと、トランジスタ（Ｍ１’）を付加した回路となっている。
図１９に示す走査線駆動回路では、トランジスタ（Ｍ１）のゲートに、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスを印加し、トランジスタ（Ｍ１）のドレインに、（Ｖ１，Ｖ２）の転送クロックを印加することにより、各段の走査線（Ｇ０〜Ｇｎ）を駆動している。
これに対して、本実施例では、新規のトランジスタ（Ｍ１’）を設け、トランジスタ（Ｍ１）のゲートに、（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）のシフトパルスを印加し、また、トランジスタ（Ｍ１）のドレインに、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックを印加することにより、各段の走査線（Ｇ０〜Ｇｎ）を駆動している。
また、（Ｃ−１〜Ｃ−ｎ＋１）の対向電極走査回路（本発明の信号線走査回路）は、図１９に示す走査線駆動回路と同様に、（Ｖ１，Ｖ２）の転送クロックを、対向電極走査回路の動作信号として使用する。
例えば、（Ｃ−１）の対向電極走査回路は、転送クロック（Ｖ１）と、交流化信号（Ｍ）と、反転交流化信号（ＭＢ）に基づき、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれかを出力するのかを確定し、転送クロック（Ｖ２）をイネーブル信号（Ｅ）として入力することにより、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）に対して、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）のいずれか出力する。
【００２２】
このように、本実施例では、走査線（Ｇ０〜Ｇｎ）用の選択走査電圧として、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックを、ゲートにシフトパルス（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）が印加されるトランジスタ（Ｍ１）を介して出力し、また、対向電極線（ＣＯＭ１〜ＣＯＭｎ＋１）には、（Ｖ１，Ｖ２）の転送クロックを、ゲートにシフトパルス（Ｔｏｕｔ−０〜Ｔｏｕｔ−ｎ）が印加されるトランジスタ（Ｍ１’）を介して出力する。
即ち、本実施例では、クロックを分離し、（Ｖ１，Ｖ２）の転送クロックは、シフトレジスタ回路（Ｔ−０〜Ｔ−ｎ）と、対向電極走査回路（Ｃ−１〜Ｃ−ｎ＋１）の制御用に使用され、また、（Ｖ１−Ｇ、Ｖ２−Ｇ）の走査線駆動用クロックは、走査線（Ｇ０〜Ｇｎ）用に走査電圧を出力するために使用される。
よって、図１９に示す走査線駆動回路では不可能であった、図１８（ｂ）、図１８（ｃ）のフレームの黒部において、ゲート走査を行わない（即ち、走査線に非選択走査電圧を出力する）ことが可能となる。
なお、図１において、（Ｔ−０）のシフトレジスタ回路は、（Ｃ−１）の対向電極走査回路に、交流化信号（Ｍ）と反転交流化信号（ＭＢ）とを入力するために設けられる。
したがって、スタートパルス（Ｖｉｎ）が入力された後に、シフトパルス（Ｔｏｕｔ−０）が出力されるタイミングで、（Ｃ−１）の対向電極走査回路に、交流化信号（Ｍ）と反転交流化信号（ＭＢ）とを入力できるのであれば、（Ｔ−０）のシフトレジスタ回路と、シフトパルス（Ｔｏｕｔ−０）がゲートに印加されるトランジスタ（Ｍ１’）は必要ない。
【００２３】
図２は、図１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図２に示すように、ゲート走査が行われない期間（図２のＧｏｆｆ）は、（Ｖ１−Ｇ、Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となり、この期間の走査線（図２では、Ｇ３，Ｇ４）には、非選択走査電圧が出力される。また、交流化信号（Ｍ）および反転交流化信号（ＭＢ）は、フレーム反転駆動波形となっている。
図３は、図１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図３において、Ａは通常表示期間であり、この通常表示期間（Ａ）は、図３のＧの波形に示すようにライン反転期間である。
Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックをＬレベル固定とし、ゲート走査を行わない期間（図３のＧｏｆｆ期間）がある。
さらに、パーシャル表示期間（Ｂ〜Ｆ）では、交流化信号（Ｍ）、反転交流化（ＭＢ）を制御し、フレーム反転駆動とされる。このＧｏｆｆ期間及びフレーム反転効果により省電力化が達成出来る。
【００２４】
図４は、図１に示す走査線駆動回路の変形例における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図４に示す例は、Ｇｏｆｆ期間の（Ｖ１、Ｖ２）の転送クロックの電圧を、ΔＶだけ下げたものである。
（Ｖ１、Ｖ２）の転送クロックの電圧を下げることにより、図１のトランジスタ（Ｍ１，Ｍ１’）のゲート電圧が低くなり、結果としてトランジスタのオン抵抗が上がる。しかしながら、Ｇｏｆｆ期間では、トランジスタ（Ｍ１）のドレイン側（Ｖ１のクロックが供給される側）はＬレベルの電位であるため、ゲート電圧が低いことは問題とならない。
さらに、トランジスタ（Ｍ１’）のゲート電圧が下がっても、対向電極走査回路（Ｃ−１〜Ｃ−ｎ＋１）の入力負荷は、走査線と比較して著しく低いため（通常１００：１以上）ゲート電圧低下によるトランジスタのオン抵抗の増加は問題とならない。
Ｇｏｆｆ期間に、転送クロックの電圧を下げることは、後述する実施例の全てに適用で可能であり、この低電圧効果により、さらにいっそうの省電力化を図ることが可能となる。
【００２５】
[実施例２]
図５は、本発明の実施例２の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）のブロック数を減らし、トランジスタ（Ｍ４）を追加した回路となっている。
図５に示すように、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）の出力であるシフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）は、走査線駆動用のトランジスタ（Ｍ１）のゲート、及び新たに追加したトランジスタ（Ｍ４）のゲートに印加される。
（Ｖ１−Ｇ）の走査線駆動用クロックがドレインに印加されるトランジスタ（Ｍ１）は、走査線（例えば、Ｇ１の走査線）を駆動（即ち、走査線（Ｇ１）に対して選択走査電圧を出力）、（Ｖ２−Ｇ）の走査線駆動用クロックがドレインに印加されるトランジスタ（Ｍ４）は、走査線（例えば、Ｇ２の走査線）を駆動する。
即ち、本実施例では、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）は、各ブロック１段につき走査線を２本駆動する。このため、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）の転送周期は、ゲート駆動周期の半分となる。
これは、（Ｖ１，Ｖ２）の転送クロックの周波数が、（Ｖ１−Ｇ，Ｖ２−Ｇ）のゲート駆動用の走査線駆動用クロックの周波数の１／２となることを意味し、これにより、（Ｖ１，Ｖ２）の転送クロックを低周波数化でき、低消費電力化を実現することができる。
【００２６】
また、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ１’）は、ドレインに印加される（Ｖ１，Ｖ２）の転送クロックを、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力する。
この信号は、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定、及びイネーブル信号として使用される。
隣接する各２段の対向電極走査回路には、それぞれ同一のトランジスタ（Ｍ１’）を介して、（Ｖ１，Ｖ２）の転送クロックが入力されるため、隣接する各２段の対向電極走査回路は、同一極性のコモン電圧を選択し、同時に出力を行う。
したがって、対向電極（ＩＴＯ２）に印加する電圧の極性を１ラインずつ反転することができず、通常表示期間は、交流化信号（Ｍ）と、反転交流化信号（ＭＢ）を２水平期間毎に切り替えて、２ライン反転駆動を行い、パーシャル表示期間は、１垂直期間毎に切り替えてフレーム反転駆動を行う。
【００２７】
図６は、図５に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
前述の実施例と同様に、ゲート走査が行われない期間（Ｇｏｆｆ期間）は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となる。また、交流化信号（Ｍ）および反転交流化信号（ＭＢ）は、フレーム反転駆動となる波形となっている。
図７は、図５に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。この図７は、（Ｖ１，Ｖ２）の転送クロック、交流化信号（Ｍ）および反転交流化信号（ＭＢ）が、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックの半分の周波数で動作する以外は、前述の図３と同じである。
即ち、図７において、Ａは通常表示期間であり、この期間は、図７のＧの波形に示すようにライン反転期間（２ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定とされ、ゲート走査が行われない期間（即ち、走査線に非選択走査電圧が出力される期間；図７のＧｏｆｆ期間）がある。
なお、本実施例では、１段のシフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）に対して、走査線を２本駆動する例を示したが、（Ｖ１，Ｖ２）の転送用クロックの周波数を更に低周期化することによって、走査線駆動本数を任意の複数本に増加することが可能である。これによって更なる低消費電力化を図ることが可能となる。
【００２８】
[実施例３]
図８は、本発明の実施例３の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、新たに、（Ｖ１−Ｃ，Ｖ２−Ｃ）のコモン電極駆動用クロック（本発明の信号線駆動用クロック）と、トランジスタ（Ｍ４’）を追加した回路構成となっている。ゲート駆動方法は、前述の実施例と同じである。
一方、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ１’）は、ドレインに印加される（Ｖ１−Ｃ）のコモン制御クロックを、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）のコモン電圧の極性確保、および、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）のイネーブル信号として使用する。
また、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）がゲートに印加されるトランジスタ（Ｍ４’）は、ドレインに印加される（Ｖ２−Ｃ）のコモン制御クロックを、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）のコモン電圧の極性確保、および、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）のイネーブル信号として使用する。
これにより、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力される信号は、対向電極走査回路の各ブロックで独立となり、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定、および出力は１段ずつ独立に行われる。
したがって、交流化方式は、前述の実施例の２ライン反転駆動とは異なり、通常表示期間は、１ライン反転駆動、パーシャル表示期間はフレーム反転駆動とすることができ、前述の実施例１と同じになる。これにより、２ライン反転駆動で懸念される画質劣化を回避することができる。
【００２９】
図９は、図８に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図６に示すタイミングチャートとの違いは、対向電極線（ＣＯＭｎ）への印加されるコモン電圧が、１段ずつ順次出力されることである。
（Ｖ１−Ｃ，Ｖ２−Ｃ）のコモン制御クロックは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックと、同じ周波数で駆動する信号であり、ゲート走査を行わない期間（Ｇｏｆｆ期間）も出力を持続する。
図１０は、図８に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図１０において、Ａは通常表示期間であり、この期間はライン反転期間（１ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定とされ、ゲート走査が行われない期間（即ち、図１０のＧｏｆｆ期間）がある。
図１０では、通常表示期間（Ａ）に、交流化信号（Ｍ）および反転交流化信号（ＭＢ）を、１水平期間毎に切り替えてライン反転を行い、パーシャル表示期間（Ｂ〜Ｆ）は、交流化信号（Ｍ）および反転交流化信号（ＭＢ）を、１垂直期間（フレーム）毎に切り替えてフレーム反転駆動を行う。これにより、時分割駆動による低電力化を実現しつつ、画質劣化を回避することが可能となる。
【００３０】
[実施例４]
図１１は、本発明の実施例４の走査線駆動回路の概略構成を示すブロック図である。
前述の実施例２に対して、新たに、（ＳＥＬ，ＳＥＬＢ）の選択信号と、（ＭＳ，ＭＳＢ）の第２交流化信号と、トランジスタ（Ｍ５，Ｍ５’、Ｍ６、Ｍ６’）を追加した回路となっている。
ゲート駆動方法は、前述の実施例２と同じであるが、表示時と非表示時において、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に、異なるイネーブル信号を入力する点が、前述の実施例２と異なっている。
表示時と非表示時の入力切替は、新たに追加した選択信号（ＳＥＬ，ＳＥＬＢ）によって行う。
ゲート走査が行われる期間、例えば、通常表示時、及びパーシャル表示時の表示部では、ＳＥＬの選択信号をＨレベル固定、ＳＥＬＢの選択信号をＬレベル固定とする。これによって、トランジスタ（Ｍ５，Ｍ５’）がオン、トランジスタ（Ｍ６，Ｍ６’）がオフとなる。
トランジスタ（Ｍ５）がオンのときには、トランジスタ（Ｍ１）を介して、（Ｖ１−Ｇ）の走査線駆動用クロックが、一つおきの対向電極走査回路（Ｃ−１，Ｃ−３，Ｃ−５，…）に入力され、（Ｅ−１，Ｅ−３，Ｅ−５，…）のイネーブル信号となる。
同様に、トランジスタ（Ｍ５’）がオンのときには、トランジスタ（Ｍ４）を介して、（Ｖ２−Ｇ）の走査線駆動用クロックが、一つおきの対向電極走査回路（Ｃ−２，Ｃ−４，Ｃ−６，…）に入力され、（Ｅ−２，Ｅ−４，Ｅ−６，…）のイネーブル信号となる。そして、ゲート走査は、１段ずつ順次行われるので、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）から対向電極（ＩＴＯ２）に出力されるコモン電圧の出力動作も１段ずつ順次行われる。
【００３１】
一方、パーシャル表示期間で、ゲート走査が行われない期間（後述する図１１のＧｏｆｆ期間）は、ＳＥＬの選択信号をＬレベル固定、ＳＥＬＢの選択信号をＨレベル固定とし、トランジスタ（Ｍ５，Ｍ５’）をオフ、トランジスタ（Ｍ６，Ｍ６’）をオンとする。
トランジスタ（Ｍ６，Ｍ６’）のドレインには、シフトレジスタ回路（Ｔ−１〜Ｔ−ｎ）により出力されるシフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）が印加される。したがって、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）が、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）の、（Ｅ−１〜Ｅ−２ｎ）のイネーブル信号となる。
この場合に、隣接する各２段の対向電極走査回路には、同一のシフトパルスが、イネーブル信号として入力されるため、隣接する各２段の対向電極走査回路からの出力動作は同時に行われる。したがって、２ライン同時の出力となるが、パーシャル表示期間は、サブピクセルへの書き込みを行わない期間であり、２ライン同時出力による画質低下は表示上問題とならない。
このように、本実施例では、対向電極走査回路（Ｃ−１〜Ｃ−２ｎ）に入力するイネーブル信号として、ゲート走査が行われる期間は、走査線駆動用クロック（Ｖ１−Ｇ，Ｖ２−Ｇ）を用い、ゲート走査が行われない期間は、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）を用いることで、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）を用いることなく、表示部の画質を劣化させることなく、対向電極走査回路を駆動することが可能である。
【００３２】
なお、Ｈレベルのコモン電圧（ＶＣＯＭＨ）、あるいは、Ｌレベルのコモン電圧（ＶＣＯＭＬ）の確定には、シフトパルス（Ｔｏｕｔ−１〜Ｔｏｕｔ−ｎ）を使用し、２ライン同時に確定を行う。
このため、交流化信号（Ｍ）および反転交流化信号（ＭＢ）のみでは、１ライン毎のコモン極性反転を実現できず、新たに、交流化信号（ＭＳ）および反転交流化信号（ＭＳＢ）を追加する必要がある。
第１交流化信号（Ｍ）および第１反転交流化信号（ＭＢ）は、対向電極走査回路（Ｃ−１，Ｃ−３，．．．）の極性確定、第２交流化信号（ＭＳ）および第２反転交流化信号（ＭＳＢ）は、対向電極走査回路（Ｃ−２，Ｃ−４，．．．）の極性確定とする。
第１交流化信号（Ｍ）と第１反転交流化信号（ＭＢ）、並びに、第２交流化信号（ＭＳ）と第２反転交流化信号（ＭＳＢ）は、それぞれ逆位相の信号である。
さらに、第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）を同位相にすれば、隣接する各２段の対向電極走査回路（例えば、Ｃ−１、Ｃ−２）は同極性となる。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）を逆位相にすれば、隣接する各２段の対向電極走査回路（例えば、Ｃ−１、Ｃ−２）は反対の極性となる。
したがって、第１交流化信号（Ｍ）、第１反転交流化信号（ＭＢ）、第２交流化信号（ＭＳ）、および第２反転交流化信号（ＭＳＢ）を制御することによって、フレーム反転、ライン反転を任意に制御することができる。
【００３３】
図１２は、図１１に示す走査線駆動回路における、パーシャル表示駆動時の１フレーム内のタイミングチャートを示す図である。
図１２に示すように、ゲート走査が行われる期間は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックが出力され、選択信号（ＳＥＬ）がＨレベル固定、選択信号（ＳＥＬＢ）がＬレベル固定とされる。
ゲート走査が行われない期間（図１１のＧｏｆｆ期間）は、（Ｖ１−Ｇ，Ｖ２−Ｇ）の走査線駆動用クロックがＬレベル固定となる。この期間は、選択信号（ＳＥＬ）がＬレベル固定、選択信号（ＳＥＬＢ）がＨレベル固定となる。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）、並びに、第１反転交流化信号（ＭＢ）と第２反転交流化信号（ＭＳＢ）は、互いに同極性で１垂直期間（フレーム）固定され、フレーム反転駆動の波形となっている。
図１３は、図１１に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動５フレーム分のタイミングチャートを示す図である。
図１３において、Ａは通常表示期間であり、この期間はライン反転期間（１ライン反転）である。Ｂ〜Ｆは、パーシャル表示期間であり、（Ｃ、Ｄ）のパーシャル２、３フレームでは、ゲート走査が行われない期間（図１３のＧｏｆｆ期間）がある。
第１交流化信号（Ｍ）と第２交流化信号（ＭＳ）、並びに、第１反転交流化信号（ＭＢ）と第２反転交流化信号（ＭＳＢ）は、通常表示期間（Ａ）は、ライン反転を実現するため互いに逆位相であり、パーシャル表示期間（Ｂ〜Ｆ）は、フレーム反転を実現するため、互いに同位相となっている。
このように、本実施例でも、表示部の画質に影響を与えることなく、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）を用いることなく、パーシャル表示が可能であり、コモン制御クロック（Ｖ１−Ｃ，Ｖ２−Ｃ）による消費電力増加分を削減して低消費電力化できる。
【００３４】
[実施例５]
液晶表示装置の駆動方法として、独立容量結合（Charge-Coupling）駆動方法が知られている。（例えば、特許文献２参照。）
図１４は、この独立容量結合（Charge-Coupling）駆動液晶表示パネルの１サブピクセルの等価回路を示す回路図である。
図１４において、Ｇｎは走査線、Ｓｎは映像線、ＧＥｎは補償ライン、ＣLCは液晶容量、Ｃstは蓄積容量、ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素電極、ＩＴＯ２は対向電極である。なお、図１４において、画素電極（ＩＴＯ１）と、対向電極とは、液晶を挟んで対向して設けられ、従って、液晶には、基板と直交する方向に電界が印加される。
独立容量結合（Charge-Coupling）駆動方法では、走査線（Ｇｎ）に走査電圧を印加して、薄膜トランジスタをオンとし、１表示期間、画素電極（ＩＴＯ１）に映像線（Ｓｎ）から映像電圧を印加する。その後、薄膜トランジスタ（ＴＦＴ）をオフとして、補償ライン（ＧＥｎ）に補償電圧を印加する。
このように、独立容量結合（Charge-Coupling）駆動方法では、各サブピクセルに書き込む電圧は、映像線（Ｓｎ）から印加される映像電圧と、補償ライン（ＧＥｎ）から印加される補償電圧とで決定される。
【００３５】
図１５は、従来の独立容量結合（Charge-Coupling）駆動液晶表示パネルを駆動する走査線駆動回路の概略構成を示すブロック図である。図１６は、図１５に示す走査線駆動回路のタイミングチャートを示す図である。
図１５において、例えば、（Ｃ−２）の対向電極走査回路は、転送クロック（Ｖ２）によりオンとなるトランジスタ（Ｍ２，Ｍ３）を介して入力される交流化信号（Ｍ）と反転交流化信号（ＭＢ）に基づき、Ｈレベルの補償電圧（ＶＣＨ）、あるいは、Ｌレベルの補償電圧（ＶＣＬ）のいずれかを出力するのかを確定し、転送クロック（Ｖ１）をイネーブル信号（Ｅ）として入力することにより、前段の補償ライン（ＧＥ１）に対して、Ｈレベル、あるいは、Ｌレベルの補償電圧を出力する。
本発明は、この独立容量結合（Charge-Coupling）駆動液晶表示パネルに適用することも可能である。その場合は、前述した各実施例において、（Ｃ−１〜Ｃ−ｎ＋１）の各対向電極走査回路から前段の補償ラインに、Ｈレベル、あるいは、Ｌレベルの補償電圧を出力するようにすればよい。
なお、図１５において、（Ｔ−０）のシフトレジスト回路と、（Ｃ−１）の対向電極走査回路とは表示パネルの動作には無関係であるので、（Ｔ−０）のシフトレジスト回路と、（Ｃ−１）の対向電極走査回路と、それらの出力を入力とするトランジスタ（Ｍ１，Ｍ２，Ｍ３）は省略することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００３６】
ＣＯＭ 対向電極線（コモン線）
Ｇ 走査線（ゲート線）
ＧＥ 補償ライン
Ｓ 映像線（ソース線、ドレイン線）
ＴＦＴ 薄膜トランジスタ
ＰＩＸ 画素電極
ＩＴＯ２ 対向電極
ＣLC 液晶容量
Ｃst 蓄積容量
ＳＤＩＶ 映像線駆動回路（ソースドライバ）
Ｔ−０〜Ｔ−ｎ シフトレジスタ回路
Ｍ１〜Ｍ６，Ｍ１’，Ｍ４’〜Ｍ６’ トランジスタ
Ｃ−１〜Ｃ−ｎ＋１，Ｃ−２ｎ 対向電極走査回路
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、
ｊ×ｎ個の信号線走査回路とを有し、
前記各第１ないし第ｊトランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の前記走査電圧として出力し、
前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項２】
前記走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項４】
前記（２ｋ−１）番目と前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき前記（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力することを特徴とする請求項３に記載の表示装置。
【請求項５】
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタと、
前記各信号線走査回路毎に設けられる２ｎ個の第４トランジスタおよび第５トランジスタとを有し、
ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記転送クロックをサンプリングするとともに、前記（２ｋ−１）番目と２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項３または請求項４に記載の表示装置。
【請求項６】
前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、
互いに隣接する２つの第３トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第３トランジスタの他方は、前記第２転送クロックをサンプリングすることを特徴とする請求項５に記載の表示装置。
【請求項７】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、第１信号線駆動用クロックと、周期が同じで位相が前記第１走信号線駆動用クロックと異なる第２信号線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項８】
前記（２ｋ−１）の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第２信号線駆動用クロックとに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第１信号線駆動用クロックとに基づき、当該選択した電圧を出力し、
前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第１信号線駆動用クロックとに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第２信号線駆動用クロックとに基づき、当該選択した電圧を出力することを特徴とする請求項７に記載の表示装置。
【請求項９】
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタおよび第４トランジスタと、
前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第５トランジスタおよび第６トランジスタとを有し、
ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第１信号線駆動用クロックをサンプリングして、（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第４トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第２信号線駆動用クロックをサンプリングして、２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第６トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第５トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第６トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項７または請求項８に記載の表示装置。
【請求項１０】
前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項３ないし請求項９のいずれか１項に記載の表示装置。
【請求項１１】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
それぞれゲートに、選択信号が印加されるｎ個の第３トランジスタおよび第４トランジスタと、
それぞれゲートに、反転選択信号が印加されるｎ個の第５トランジスタおよび第６トランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
ｋ番目の第３トランジスタは、前記選択信号に基づき、ｋ番目の第１トランジスタでサンプリングした前記第１走査線駆動用クロックを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第４トランジスタは、前記選択信号に基づき、ｋ番目の第２トランジスタでサンプリングした前記第２走査線駆動用クロックを２ｋ番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第５トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第６トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、第１交流化信号と、反転第１交流化信号と、第２交流化信号と、反転第２交流化信号と、前記第１および第２走査線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項１２】
前記（２ｋ−１）番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第１交流化信号と、前記反転第１交流化信号とに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記第１走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスとに基づき、 当該選択した電圧を出力し、
前記２ｋ番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第２交流化信号と、前記反転第２交流化信号とに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記第２走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、当該選択した電圧を出力することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第７トランジスタおよび第８トランジスタとを有し、
（２ｋ−１）番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項１１または請求項１２に記載の表示装置。
【請求項１４】
前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項１１ないし請求項１４のいずれか１項に記載の表示装置。
【請求項１６】
前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記選択信号が第３の電圧レベル、前記反転選択信号が第４の電圧レベルであり、
前記第１および第２走査線駆動用クロックが前記オフ期間以外の期間に、前記選択信号が前記第４の電圧レベル、前記反転選択信号が前記第３の電圧レベルであることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号であることを特徴とする請求項１５または請求項１６に記載の表示装置。
【請求項１８】
通常の表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、逆位相の信号であり、
パーシャル表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号であることを特徴とする請求項１１ないし請求項１７のいずれか１項に記載の表示装置。
【請求項１】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１ないし第ｊ（ｊ≧２）トランジスタと、
ｊ×ｎ個の信号線走査回路とを有し、
前記各第１ないし第ｊトランジスタは、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスに基づき、それぞれ第１から第ｊ走査線駆動用クロックをサンプリングして、１番目ないしｊ×ｎ番目の走査線用の前記走査電圧として出力し、
前記各信号線走査回路は、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、１番目ないしｊ×ｎ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項２】
前記走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項４】
前記（２ｋ−１）番目と前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき前記（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力することを特徴とする請求項３に記載の表示装置。
【請求項５】
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタと、
前記各信号線走査回路毎に設けられる２ｎ個の第４トランジスタおよび第５トランジスタとを有し、
ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記転送クロックをサンプリングするとともに、前記（２ｋ−１）番目と２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第４トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第５トランジスタは、前記（ｋ−１）番目の第３トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項３または請求項４に記載の表示装置。
【請求項６】
前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであり、
互いに隣接する２つの第３トランジスタの一方は、前記第１転送クロックをサンプリングし、前記互いに隣接する２つの第３トランジスタの他方は、前記第２転送クロックをサンプリングすることを特徴とする請求項５に記載の表示装置。
【請求項７】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、交流化信号と、反転交流化信号と、第１信号線駆動用クロックと、周期が同じで位相が前記第１走信号線駆動用クロックと異なる第２信号線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項８】
前記（２ｋ−１）の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第２信号線駆動用クロックとに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第１信号線駆動用クロックとに基づき、当該選択した電圧を出力し、
前記２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第１信号線駆動用クロックとに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスと前記第２信号線駆動用クロックとに基づき、当該選択した電圧を出力することを特徴とする請求項７に記載の表示装置。
【請求項９】
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第３トランジスタおよび第４トランジスタと、
前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第５トランジスタおよび第６トランジスタとを有し、
ｋ番目の第３トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第１信号線駆動用クロックをサンプリングして、（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第４トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、前記第２信号線駆動用クロックをサンプリングして、２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目の第５トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第６トランジスタは、前記（ｋ−１）番目の第４トランジスタでサンプリングされた前記第２信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第５トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第６トランジスタは、前記ｋ番目の第３トランジスタでサンプリングされた前記第１信号線駆動用クロックに基づき、前記反転交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項７または請求項８に記載の表示装置。
【請求項１０】
前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項３ないし請求項９のいずれか１項に記載の表示装置。
【請求項１１】
複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、１番目ないしｎ（ｎ≧２）番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される１番目ないしｎ番目のシフトパルスが印加されるｎ個の第１トランジスタおよび第２のトランジスタと、
それぞれゲートに、選択信号が印加されるｎ個の第３トランジスタおよび第４トランジスタと、
それぞれゲートに、反転選択信号が印加されるｎ個の第５トランジスタおよび第６トランジスタと、
２ｎ個の信号線走査回路とを有し、
ｋ（１≦ｋ≦ｎ）番目の第１トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、第１走査線駆動用クロックをサンプリングして、（２ｋ−１）番目の走査線用の前記走査電圧として出力し、
ｋ番目の第２トランジスタは、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、周期が同じで位相が前記第１走査線駆動用クロックと異なる第２走査線駆動用クロックをサンプリングして、２ｋ番目の走査線用の前記走査電圧として出力し、
ｋ番目の第３トランジスタは、前記選択信号に基づき、ｋ番目の第１トランジスタでサンプリングした前記第１走査線駆動用クロックを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第４トランジスタは、前記選択信号に基づき、ｋ番目の第２トランジスタでサンプリングした前記第２走査線駆動用クロックを２ｋ番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第５トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを（２ｋ−１）番目の信号線走査回路にイネーブル信号として入力し、
ｋ番目の第６トランジスタは、前記反転選択信号に基づき、前記シフトレジスタ回路から出力されるｋ番目のシフトパルスを２ｋ番目の信号線走査回路にイネーブル信号として入力し、
（２ｋ−１）番目と２ｋ番目の信号線走査回路は、前記シフトレジスタ回路から出力される（ｋ−１）番目およびｋ番目のシフトパルスと、第１交流化信号と、反転第１交流化信号と、第２交流化信号と、反転第２交流化信号と、前記第１および第２走査線駆動用クロックとに基づき、（２ｋ−１）番目と２ｋ番目の信号線用の前記所定の電圧を出力することを特徴とする表示装置。
【請求項１２】
前記（２ｋ−１）番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第１交流化信号と、前記反転第１交流化信号とに基づき、前記（２ｋ−１）番目の信号線用の前記所定の電圧を選択し、前記第１走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスとに基づき、 当該選択した電圧を出力し、
前記２ｋ番目の信号線走査回路は、（ｋ−１）番目のシフトレジスタ回路から出力されるシフトパルスと、前記第２交流化信号と、前記反転第２交流化信号とに基づき、前記２ｋ番目の信号線用の前記所定の電圧を選択し、前記第２走査線駆動用クロックあるいは前記シフトレジスタ回路から出力されるｋ番目のシフトパルスに基づき、当該選択した電圧を出力することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記２ｎ個の信号線走査回路毎に設けられる２ｎ個の第７トランジスタおよび第８トランジスタとを有し、
（２ｋ−１）番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
（２ｋ−１）番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第１交流化信号をサンプリングして、前記（２ｋ−１）番目の信号線走査回路に入力し、
２ｋ番目の第７トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力し、
２ｋ番目の第８トランジスタは、前記シフトレジスタ回路から出力される（ｋ−１）番目のシフトパルスに基づき、前記反転第２交流化信号をサンプリングして、前記２ｋ番目の信号線走査回路に入力することを特徴とする請求項１１または請求項１２に記載の表示装置。
【請求項１４】
前記転送クロックは、周期が同じで、位相が異なる第１転送クロックと第２転送クロックであることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記第１および第２走査線駆動用クロックは、１フレーム期間内に、第１の電圧レベルあるいは第２の電圧レベルに固定されるオフ期間を有することを特徴とする請求項１１ないし請求項１４のいずれか１項に記載の表示装置。
【請求項１６】
前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記選択信号が第３の電圧レベル、前記反転選択信号が第４の電圧レベルであり、
前記第１および第２走査線駆動用クロックが前記オフ期間以外の期間に、前記選択信号が前記第４の電圧レベル、前記反転選択信号が前記第３の電圧レベルであることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１および第２走査線駆動用クロックが前記オフ期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号であることを特徴とする請求項１５または請求項１６に記載の表示装置。
【請求項１８】
通常の表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、逆位相の信号であり、
パーシャル表示期間のときに、前記第１交流化信号と前記第２交流化信号とは、同位相の信号であることを特徴とする請求項１１ないし請求項１７のいずれか１項に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−２４２８０４（Ｐ２０１１−２４２８０４Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１１−１８００８０（Ｐ２０１１−１８００８０）
【出願日】平成２３年８月２２日（２０１１．８．２２）
【分割の表示】特願２００５−３５９７９９（Ｐ２００５−３５９７９９）の分割
【原出願日】平成１７年１２月１４日（２００５．１２．１４）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２３年８月２２日（２０１１．８．２２）
【分割の表示】特願２００５−３５９７９９（Ｐ２００５−３５９７９９）の分割
【原出願日】平成１７年１２月１４日（２００５．１２．１４）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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