表示装置
【課題】 画素回路にデータ電圧を書き込んだ後、トランジスタのオフリーク電流により書き込まれた電圧が変化してしまう。
【解決手段】 画素回路が、信号入力端の電圧に応じた電流を生成する電流生成回路と、ゲートが走査線に接続され、第１電流端子がデータ線に接続されたトランジスタと、トランジスタの第２電流端子と前記信号入力端の間に接続された第１の容量と、トランジスタの第２電流端子と固定電位の間に接続された第２の容量とを含み、第１と第２の容量のトランジスタの第２電流端子に接続された端子に、データ電圧と基準電圧をこの順に書き込んで信号入力端にデータ電圧を伝達し、次のデータ電圧を書き込むまでの間に、前記端子に再度基準電圧を書き込んで信号入力端のデータ電圧をリフレッシュする表示装置。
【解決手段】 画素回路が、信号入力端の電圧に応じた電流を生成する電流生成回路と、ゲートが走査線に接続され、第１電流端子がデータ線に接続されたトランジスタと、トランジスタの第２電流端子と前記信号入力端の間に接続された第１の容量と、トランジスタの第２電流端子と固定電位の間に接続された第２の容量とを含み、第１と第２の容量のトランジスタの第２電流端子に接続された端子に、データ電圧と基準電圧をこの順に書き込んで信号入力端にデータ電圧を伝達し、次のデータ電圧を書き込むまでの間に、前記端子に再度基準電圧を書き込んで信号入力端のデータ電圧をリフレッシュする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、詳しくは発光素子を備えた表示装置に関する。
【背景技術】
【０００２】
有機エレクトロルミネセンス（有機ＥＬ）表示装置に代表される発光型の表示装置は、発光素子からなる画素を基板上に複数個、マトリクス状に配置して構成される。各画素の発光素子を画像データに応じた輝度で発光させるためには、各発光素子に流す電流量を精確に制御しなければならない。一般に、発光型の表示装置は、各発光素子に流す電流量を制御するために、画素毎に薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス構成を有している。
【０００３】
多結晶シリコン（ポリシリコン 以下Ｐ−Ｓｉ）で形成されたＴＦＴは、非晶質シリコン（アモルファスシリコン 以下Ａ−Ｓｉ）で形成されたＴＦＴよりもキャリアの移動度が高く、ＯＮ電流が大きいため、高精細な表示装置に用いるトランジスタとしてより適している。しかし、多結晶シリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。特許文献１には、ＴＦＴの閾値電圧のばらつきを補正する回路が提案されている。
【０００４】
図１４は、（Ａ）特許文献１に例示されている画素回路と、（Ｂ）その動作を示すタイミングチャートである。この画素回路は、まず、（Ｉ）の期間にトランジスタ１０５をオンにしてデータ線１０１の一定電圧（基準電圧）を保持容量１０９の一方の端子（トランジスタ１０６のゲートに接続されている端子とは反対側）に伝える。（ＩＩ）の期間でトランジスタ１０７と１０８をともにオンさせてトランジスタ１０６をオン状態にした後、（ＩＩＩ）の期間にトランジスタ１０８をオフにする。トランジスタ１０６のドレイン電流はトランジスタ１０７を通して保持容量１０９の他方の端子（トランジスタ１０６のゲートに接続されている方）に流れる。この電流によりトランジスタ１０６のゲート電位が上昇し、やがてトランジスタ１０６のゲート−ソース間電圧が閾値電圧に達するとそこで電流が停止する。この結果、保持容量１０９にはトランジスタ１０６の閾値電圧が保持される。（ＩＶ）の期間でトランジスタ１０７をオフにするが、保持容量１０９の両端電圧は変化しない。
【０００５】
その後、（Ｖ）の期間にデータ線１０１の電圧をそれまでの基準電圧より低いデータ電圧に切り替えると、トランジスタ１０６のゲート電位も同じ電圧分下降する。（ＶＩ）の期間でトランジスタ１０５をオフしても、保持容量１０９のデータ線側の端子電圧は第１のトランジスタのゲート−ソース間や配線などに寄生する寄生容量１１３によって保持されるので、トランジスタ１０６のゲート電圧は変化しない。この結果、トランジスタ１０６のゲート−ソース間電圧は、閾値電圧にデータ電圧が足し合わされた値になり、（ＶＩＩＩ）でトランジスタ１０８をオンさせると、トランジスタ１０６からデータ電圧に応じたドレイン電流がＥＬ素子１１０に流れる。この電流はトランジスタ１０６の閾値電圧に依存しないから、図１４の画素回路は閾値電圧のばらつきを補償する回路になっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２４４０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＴＦＴをスイッチング素子として使用する場合、オフ時には電流が全く流れないことが望ましいが、実際には１０−１２〜１０−１４Ａ程度のオフ電流（以下、Ｉｏｆｆ）が流れてしまう。
【０００８】
図１４の画素回路は、（ＶＩ）のタイミングでトランジスタ１０５がオフになった後は、保持容量１０９のデータ線側端子は寄生容量１１３によってデータ電圧を保持するはずである。しかし、画素回路がＴＦＴで構成されている場合、トランジスタ１０５のオフ電流が寄生容量１１３に流れ込むためこの端子電圧が変化する。データ線は、大部分の期間データ電圧より高い基準電圧にあるため、オフ電流はデータ線から寄生容量１１３に向かう方向に流れ、保持容量１０９のデータ線側端子の電圧が上昇する。それにつれてトランジスタ１０６のゲート電圧も上昇し、ＥＬ素子１１０の輝度が低下してしまう。
【０００９】
オフ電流が画素ごとにばらつくと、輝度の低下に加えて画像にざらついたような輝度むらが生じ、画質が低下する。寄生容量１１３を第２の保持容量として大きな値にすれば、オフ電流が流れても電圧がほとんど変化しないようになる。しかし、第２の保持容量を大きくするためには画素回路の面積を大きくしなければならず、画素の微細化が困難になる。
【課題を解決するための手段】
【００１０】
本発明は、小面積の画素回路を用いながら、オフ電流による保持容量の電圧変化を抑える表示装置の駆動方法を提供することを目的とする。
【００１１】
本発明は、行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、
前記画素回路は、
信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、
ゲートが前記走査線に接続され、第１電流端子が前記データ線に接続された第１のトランジスタと、
前記第１のトランジスタの第２電流端子と前記電流生成回路の前記信号入力端の間に接続された第１の容量と、
前記第１のトランジスタの前記第２電流端子と固定電位の間に接続された第２の容量と、
を含んでおり、
前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記データ電圧を保持させ、
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記基準電圧を保持させることを特徴とする。
【発明の効果】
【００１２】
データ電圧と基準電圧の２種類の電圧を画素に書き込む表示装置の駆動方法において、基準電圧を複数回書き込む事により、トランジスタのリークによる書き込まれた基準電圧の変動があっても、基準電圧のリフレッシュが可能となる。その結果、画素内の基準電圧を保持するための容量を小さくすることができる。又は、トランジスタのリーク電流が多い低コストプロセスの使用が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の表示装置の画素回路である。
【図２】図１の画素回路の動作を示すタイミングチャートである。
【図３】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図４】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図５】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図６】第１の実施例の表示装置の画素回路を示す図である。
【図７】第１の実施例の表示装置の全体図である。
【図８】第１の実施例の画素回路の動作を示すタイミングチャートである。
【図９】一般的なトランジスタのＶｇ−Ｉｄ特性を示すグラフである。
【図１０】本発明の第１の実施例である表示装置の画素回路の他の例を示す図である。
【図１１】第２の実施例の表示装置の画素回路を示す図である。
【図１２】第２の実施例の画素回路の動作を示すタイミングチャートである。
【図１３】本発明のデジタルスチルカメラシステムの全体構成を示すブロック図である。
【図１４】従来の画素回路とその動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
図１は本発明の表示装置に用いられる画素回路である。図１の画素回路は、具体的には図１４や以下の実施例に挙げる画素回路である。
【００１５】
図１の画素回路１１は、信号入力端ＩＮを持つ電流生成回路１０と、ゲートＧが走査線ＳＥＬに接続されドレインＤがデータ線ＤＡＴＡに接続された第１のトランジスタＴｒ１と、第１のトランジスタＴｒ１のソースＳと電流生成回路１０の信号入力端ＩＮの間に接続された第１の容量Ｃ１と、第１のトランジスタＴｒ１のソースＳと電源線ＶＣＣの間に接続された第２の容量Ｃ２とを含んでいる。
【００１６】
ここで、第１のトランジスタＴｒ１のソースとドレインのうち、データ線ＤＡＴＡに接続されたほうをドレインと呼び、第１と第２の容量Ｃ１，Ｃ２に接続されたほうをソースとよんでいる。トランジスタは、ゲートーソース間の電圧が閾値を超えたときに導通状態となり、Ｎチャネル型ではソースからドレインに向かって電流が流れ、Ｐチャネル型ではソースからドレインに向かって電流が流れる。電流の流れる向きによってソースとドレインの位置が決まり、それによって決められたソースとゲートの間の電圧が電流の大きさを決めているといってもよい。
【００１７】
図１の第１のトランジスタのように、電流が両方向に流れるように動作するトランジスタは、電流の向きによってソースとドレインの位置が逆転する。しかしそれでは煩わしいので、両方向に電流が流れるようなトランジスタについては、通例は、ソースとドレインの位置をどちらかに便宜的に固定して呼ぶことが多い。以下の説明では、データ線に接続されたほうをドレイン、第１と第２の容量に接続されたほうをソースとした。ソースとドレインの呼称に互換性があるとき、それらの変わりに第１電流端子、第２電流端子と呼ぶこともある。
【００１８】
第１のトランジスタＴｒ１はＮチャネル型のトランジスタであって、データ線８を第１の容量Ｃ１の一端と、第２の容量Ｃ１の一端に、接続する第１のスイッチとして機能する。
【００１９】
第１のトランジスタＴｒ１は、Ｐ１制御信号がＨ（ＨＩＧＨ）レベルになると導通し、データ線８の電位（これはデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆとで切り替わる）を画素回路に取り込む。便宜的に、データ線８に接続された端子をソース、第１の容量Ｃ１の一端と、第２の容量Ｃ２の一端に接続された端子をドレインと呼ぶ。
【００２０】
電流生成回路１０は、信号入力端ＩＮの電圧に応じた電流を生成し、これを出力端ＯＵＴから発光素子ＥＬに供給する。信号入力端ＩＮの電圧は、走査線ＳＥＬに選択信号が入ったときに第１のトランジスタＴｒ１と第１の容量Ｃ１を介してデータ線ＤＡＴＡから与えられる。この電圧は、第１のトランジスタＴｒ１がオフになった後も第１の容量Ｃ１と第２の容量Ｃ２によって保持される。第２の容量Ｃ２のもう一方の端子は、固定電位に設定されていればよいので、図１では電源線に接続されているが、接地されていてもよい。
【００２１】
リセット線ＲＥＳにリセット信号が入ると、信号入力端ＩＮの電圧は、データ線ＤＡＴＡの電圧に依らない電圧にリセットされる。リセット動作とその結果信号入力端ＩＮに生じるリセット電圧Ｖｒｅｓは、電流生成回路１０の具体的な構成によって異なるので、後の実施例で詳しく説明する。
【００２２】
図２は、図１の画素回路１１が接続されている走査線ＳＥＬ、リセット線ＲＥＳ、データ線ＤＡＴＡのそれぞれに入力される電圧信号と、第１のトランジスタＴｒ１のソースＳの電圧、電流生成回路の電圧入力端ＩＮの電圧の時間変化を示すタイミングチャートである。
【００２３】
時刻Ｔ０からＴ１の間、リセット線ＲＥＳにリセット信号（Ｈｉｇｈレベル，以下Ｈレベル）を与え、これによって信号入力端ＩＮの電圧をリセット電圧Ｖｒｅｓにする。時刻Ｔ０からＴ１の期間をリセット期間ＴＲと呼ぶ。リセット期間ＴＲに、走査線ＳＥＬには選択信号（Ｈレベル）が印加され、データ線ＤＡＴＡからデータ電圧Ｖｄａｔａが第１の容量Ｃ１と第２の容量Ｃ２のソースに接続された端子に取り込まれる。第１の容量Ｃ１にはデータ電圧Ｖｄａｔａとリセット電圧Ｖｒｅｓの差が保持され、第２の容量Ｃ２にはデータ電圧Ｖｄａｔａと電源電圧Ｖｃｃの差が保持される。
【００２４】
リセット期間ＴＲでデータ電圧を書き込んだ後、時刻Ｔ１でリセット信号は終了し、リセット線ＲＥＳの電圧はＬ（Ｌｏｗ）レベルに戻る。この結果、信号入力端ＩＮはハイインピーダンス状態、つまり、回路の動作の上でどこにも電流が流れ出ずどこからも電流が流れ込まない状態になる。
【００２５】
走査線ＳＥＬはそのまま選択信号（Ｈレベル）を維持し、データ線ＤＡＴＡの電圧をデータ電圧Ｖｄａｔａから基準電圧Ｖｒｅｆに切り替えると、第１の容量Ｃ１と第２の容量Ｃ２の第１のトランジスタのソースに接続されたほうの端子Ｓは基準電圧Ｖｒｅｆになり、第１の容量Ｃ１を介して電流生成回路１０の信号入力端ＩＮも同じだけ電圧変化を受ける。信号入力端ＩＮはリセット電圧Ｖｒｅｓに基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔａの差が上乗せされた電圧（Ｖｒｅｓ＋Ｖｒｅｆ−Ｖｄａｔａ）になる。
【００２６】
このように、時刻Ｔ１−Ｔ２の期間ＴＳでは電流生成回路１０の信号入力端ＩＮにデータ電圧が伝達される。この電圧に応じて電流生成回路が電流を生成し発光素子ＥＬに供給する。このようにして発光素子ＥＬはデータ電圧Ｖｄａｔａに応じた輝度で発光する。
【００２７】
時刻Ｔ２で走査線ＳＥＬの選択信号が終了し第１のトランジスタＴｒ１がオフになっても、第２の容量Ｃ２に基準電圧Ｖｒｅｆが保持されるため、電流生成回路１０の信号入力端電圧ＩＮは変化しない。この結果発光が維持される。
【００２８】
しかし、第１のトランジスタＴｒ１がオフであってもソース−ドレイン間に漏れ電流があると、第１のトランジスタＴｒ１のソースＳの電圧が徐々に変化する。時刻Ｔ２で画素回路の選択期間が終了しても、それ以降の時間にデータ線には他の画素回路のデータ電圧が印加されるため、データ線の電位は一定ではない。図２のようにデータ線ＤＡＴＡの電圧が平均的に基準電圧Ｖｒｅｆよりも高いと、第１のトランジスタＴｒ１のドレインＤからソースＳに向かって漏れ電流が流れ、ソースＳの電圧が上昇する。それにつれて電流生成回路１０の信号入力端電圧ＩＮの電圧も上昇する。逆の場合は電圧が下降する。いずれの場合も発光素子の輝度が変化してしまう。
【００２９】
そこで、第１の容量Ｃ１と第２の容量Ｃ２の第１のトランジスタＴｒ１のソースＳに接続された端子に基準電圧Ｖｒｅｆを書き込んだ後の画素回路１１に対して、データ線ＤＡＴＡを基準電圧Ｖｒｅｆにするタイミング（Ｔ４−Ｔ５）を設け、それに同期して走査線ＳＥＬに選択電圧（Ｈレベル）を印加し、再度第１のトランジスタＴｒ１を導通させる。これにより保持容量のデータ線側端子の電圧Ｓが基準電圧Ｖｒｅｆに戻るので、電流生成回路の信号入力端電圧Ｖｉｎも元に戻り、その結果発光素子の輝度が回復する。同様の動作をＴ６−Ｔ７の期間にも設けるなどして、必要に応じてこの動作を繰り返せば、漏れ電流による信号入力端電圧の変化を任意の程度に小さく押さえることができる。
【００３０】
走査線ＳＥＬは、画素回路１１にデータ電圧Ｖｄａｔａを書き込むために、リセット線のリセット信号（Ｈレベル）に同期して時刻Ｔ０−Ｔ１の期間にも選択レベルになる。以下、このリセット信号（Ｈレベル）に同期した走査線の選択信号を主選択信号１２と呼び、時刻Ｔ１−Ｔ２，Ｔ４−Ｔ５，Ｔ６−Ｔ７などの、データ線の基準電圧Ｖｒｅｆに同期した走査線の選択信号を副選択信号１３と呼ぶ。図２のタイミングチャートでは、Ｔ０−Ｔ１の主選択信号１２とＴ１−Ｔ２の副選択信号１３は１つの連続したパルスになっている。主選択信号１２の印加期間はデータ線にデータ電圧Ｖｄａｔａが印加される期間でもある。また、副選択信号１３の印加期間はデータ線に基準電圧Ｖｒｅｆが印加される期間でもある。
【００３１】
複数回の副選択信号１３のうち、データ電圧Ｖｄａｔａの書き込み直後のＴＳ期間（Ｔ１−Ｔ２）に印加される１回めの副選択信号１３−１は、電流生成回路の信号入力端にデータ電圧を伝えるために設けられている。これによって発光素子が発光を開始する。期間ＴＴ（Ｔ４−Ｔ５，Ｔ６−Ｔ７）に印加される２回め以降の副選択信号１３−２，１３−３は、漏れ電流による信号入力端の電圧変化を元に戻すために印加される。期間ＴＴはリフレッシュ期間、２回め以降の副選択信号はリフレッシュ信号ともいう。リフレッシュを一定の発光時間をあけて行うために、２回目以降の副選択信号は、１フレーム内で発光期間を等分割するように等時間間隔で印加されることが好ましい。
【００３２】
マトリクスディスプレイにおいてはデータ線が１つの列の複数の画素回路にデータ電圧を供給するので、時刻Ｔ０−Ｔ２の動作は、時刻Ｔ２以降、他の画素回路で繰り返される。したがって、データ線ＤＡＴＡにはデータ電圧と基準電圧が交互に印加される。図２において、時刻Ｔ３以降、データ線ＤＡＴＡにいろいろなデータ電圧Ｖｄａｔａが現れるのは、他の画素回路にデータ電圧を書き込むからである。リフレッシュ動作は、このような他の画素回路の書き込み動作に伴う基準電圧Ｖｒｅｆ印加のタイミングを利用して行えばよい。
【００３３】
図３−図５は、マトリクスディスプレイの場合のタイミングチャートを描いたものである。各行の走査線ＳＥＬとリセット線ＲＥＳ（カッコ内の１−１６は行番号を表す）、及び代表的なデータ線の電圧変化を示す。走査線ＳＥＬの主選択信号１２は白いパルス、副選択信号１３は斜線を施したパルスで表してある。
【００３４】
ｔ０−ｔ１６が１フレーム周期で、次のフレームはｔ１６をｔ０として繰り返される。１フレーム期間は１つの画像を表示するために割り当てられる期間であって、この期間に、各行のリセット線と走査線にそれぞれリセット信号と主選択信号が順に印加されてデータ線からデータ電圧が書き込まれる。ここでは全１６行のマトリクスディスプレイを例に取っているが、さらに多い行数であっても同じである。
【００３５】
図３は、図２と同じく、各走査線の主選択信号１２の直後に副選択信号１３−１を連続して印加する場合のタイミングチャートである。ｔ０−ｔ１の期間の前半ＴＲに、まず１行目のリセット線ＲＥＳ（１）がＨレベルになると同時に、走査線ＳＥＬ（１）に主選択信号（Ｈレベル）が与えられ、データ線ＤＡＴＡにはデータ電圧Ｖｄａｔａが印加される。次いで後半のＴＳ期間でリセット線ＲＥＳ（１）はＬレベルに戻り、走査線ＳＥＬ（１）は引き続く副選択信号によりＨレベルのままである。このときデータ線ＤＡＴＡは基準電圧Ｖｒｅｆになる。この結果１行目の発光素子が発光を開始する。ｔ１−ｔ２の期間は２行目の走査線ＳＥＬ（２）とリセット線ＲＥＳ（２）におなじＨレベルの信号が印加され、データが書き込まれるとともに２行目の発光素子が発光を開始する。以下、各行に順次書き込みと発光開始の走査が行われる。
【００３６】
９行目が選択される時刻ｔ８−ｔ９のＴＳ期間に、９行目の走査線ＳＥＬ（９）に副選択信号が印加されるのに同期して、１行目の走査線に２回目の副選択信号が印加される。これによって１行目の画素回路の状態がリフレッシュされる。このリフレシュ動作は、次のｔ９−ｔ１０の期間に２行目、ｔ１０−ｔ１１の期間に３行目というように、順次行われる。副選択信号は１フレーム期間内に２回、各走査線に印加される。
【００３７】
図４は、走査線の主選択信号と１回めの副選択信号の間を離した場合のタイミングチャートである。各行の１回めの副選択信号は、次の行の走査線に主選択信号が印加された直後に印加される。主選択信号と１回めの副選択信号の間隔を広げると発光期間が短くなり、全体として輝度が低下する。これを利用してディスプレイの輝度調整ができる。
【００３８】
図５は、主選択信号印加後のすべてのＴＳ期間に副選択信号を印加した場合を示す。このように短い時間間隔でリフレシュを行うと、漏れ電流による電圧変化はほとんど生じない。
【００３９】
従来は１フレーム期間にわたって、第２の容量Ｃ２の電圧を保持する必要があり、Ｃ２を小さくすることができなかった。データ線の電圧変動は、Ｃ１／（Ｃ１＋Ｃ２）の減衰を伴って電流生成回路の信号入力端に伝わるから、Ｃ２を大きくすることは信号の精度を低くする。このため、Ｃ２はＣ１とほぼ同じ程度の大きさに設定されていることが多い。
【００４０】
本発明の表示装置は、１フレーム期間内にリフレッシュ動作を入れることで必要な電圧保持時間を短くすることができるので、それに伴ってＣ２をＣ１よりもずっと小さくすることができる。１フレーム期間に９回のリフレッシュ動作を行うと、必要な電圧保持時間は１フレームの１／１０になり、Ｃ２の大きさもＣ１より約１ケタ小さくなる。リフレッシュ回数を増やせばさらに小さくすることも可能である。
【００４１】
画素回路１１は、上で説明したとおり、信号入力端を持つ電流生成回路と、ゲートが副走査線に接続されドレインがデータ線に接続されたトランジスタと、このトランジスタのソースと電流生成回路の信号入力端の間に接続された第１の容量と、同じトランジスタのソースと電源の間に接続された第２の容量とを含んでおり、電流生成回路の信号入力端をリセットできるものであればよい。また、以下では発光素子が有機ＥＬ素子であるとして説明するが、本発明の表示装置はこれに限定されるものではなく、無機ＥＬ素子、ＬＥＤなどの他の発光素子を用いた表示装置にも適用することができる。
【００４２】
本発明の表示装置は、携帯電話、携帯コンピュータ、スチルカメラ若しくはビデオカメラなどの情報機器、またはそれらの各機能の複数を併せ持つ複合情報機器に取り付けられる。これらの情報機器は、表示装置以外に情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部はネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部を含んで構成される。
【実施例１】
【００４３】
１．画素回路の構成
図６は図１の回路の具体例であって、本実施例の表示装置に用いられる画素回路とその周囲の信号線を示す図である。図１と同じ部分には同じ符号を付した。電流生成回路１０は、図６には、発光素子ＥＬ、電流生成回路１０を含む画素回路１１、それに信号を送る第１の制御信号線（走査線）Ｐ１、第２の制御信号線（リセット線）Ｐ２、データ線８、および電源電圧を与える電源線９の結線が示されている。
【００４４】
第１のトランジスタＴｒ１と、第１と第２の容量Ｃ１，Ｃ２は図１と同じ配置である。第２の容量Ｃ２の他端は、電源線９とは異なる電源線を配線しそこに接続されていてもよい。
【００４５】
破線で囲んだ部分が図１の電流生成回路１０に相当し、第２のトランジスタＴｒ２と、スイッチとして機能する第３および第４のトランジスタＴｒ３，Ｔｒ４から構成されている。第２のトランジスタＴｒ２のゲートが電流生成回路１０の信号入力端である。
【００４６】
第２のトランジスタＴｒ２は、電源に対して発光素子Ｅｌと直列に配置され、信号入力端の電圧によって決まるドレイン電流を生成し、発光素子に供給する。発光素子に駆動電流を供給するので、第２のトランジスタを以下では駆動トランジスタと呼ぶ。
【００４７】
駆動トランジスタＴｒ２は、ソースが電源線９に接続され、ドレインが第３のトランジスタＴｒ３のドレインに接続され、同時に第４のトランジスタＴｒ４のドレインに接続されている。ゲートは、第１の容量Ｃ１の他方の一端と、第３のトランジスタＴｒ３のソースに接続されている。ここでは駆動トランジスタＴｒ２はＰチャネル型のＭＯＳ−ＦＥＴである。
【００４８】
第３のトランジスタＴｒ３もＮチャネル型のトランジスタであって、駆動トランジスタＴｒ２のゲートとドレインの間に配置され、Ｐ２制御信号がＨレベルになると導通する。第３のトランジスタＴｒ３は後述するオートゼロ動作にために設けられたスイッチ（第１スイッチ）である。
【００４９】
第４のトランジスタＴｒ４もＮチャネル型のトランジスタであって、ソースは発光素子ＥＬのアノードに接続され、ゲートがＩＬＭ線に接続される。ＩＬＭ線のＰ３制御信号がＨレベルになると導通する。第４のトランジスタＴｒ４は発光素子に流れる電流を遮断するスイッチ（第２スイッチ）として働く。
【００５０】
発光素子ＥＬは、アノードとカソードの２つの電極と、それらに挟まれた有機ＥＬ発光層を備えている。アノードとカソードのいずれか一方が画素回路１１と接続される電極端子となる。図６ではアノードが画素回路１１のＴｒ４のソース端子に接続されており、カソードは接地電位ＧＮＤに接続されている。
電圧はすべて画素回路と対向する側の発光素子電極の接地電位ＧＮＤを基準とする。
【００５１】
画素回路１１には電源線９が接続され、電源線９には一定の電圧ＶＣＣが供給される。電源電圧ＶＣＣは、行方向または列方向に延びる電源線９によって各画素回路１１に配られている。
【００５２】
２．表示装置の構成
図７は、本発明の第１の実施例である表示装置の、画素とそれに接続される配線群を示す図である。
【００５３】
画素１はｍ行×ｎ列の２次元マトリクスをなして配列し、アクティブマトリクス表示装置を構成している。画素１は、図６に示された画素回路１１と発光素子ＥＬとを含んでいる。
【００５４】
画素１は、行方向に延びる３本の制御信号線５，６，７によって結線され、列方向に１本のデータ線８によって結線されている。制御信号線５，６，７は、それぞれ図６の３本の制御信号線ＳＥＬ、ＲＥＳ，ＩＬＭに対応する。データ線８は図６のデータ線ＤＡＴＡに対応する。
【００５５】
画素１は、実際には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色をそれぞれ発光する３つの発光素子ＥＬと、それらに電流を供給する３つの画素回路１１とから構成されている。データ線８は画素列ごとに１本として描かれているが、実施には１つの画素列にＲ、Ｇ、Ｂのデータ線が１本ずつ、計３本配されている。
【００５６】
画素配列の周辺には、行駆動回路３と列駆動回路４とが配置されている。行駆動回路３からは、各行の制御信号線５にＰ１（１）〜Ｐ１（ｍ）、制御信号線６にＰ２（１）〜Ｐ２（ｍ）、制御信号線７にＰ３（１）〜Ｐ３（ｍ）の制御信号が出力される。
図７には描かれていないが、電源線９も画素回路の行または列に沿って配置されている。
【００５７】
列駆動回路４の全３ｎ個の出力端子からデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆが交互に出力される。データ電圧Ｖｄａｔａは階調レベルに応じた電圧であり、基準電圧Ｖｒｅｆはデータ電圧に関係なく一定の電圧である。これらの信号はデータ線８を介して各列の画素回路に入力される。
【００５８】
３．回路の動作
図８は、図６の画素回路１１の動作を示すタイミングチャートである。画素回路はｉ行目にあるとし、上から順に、（ａ）データ線８の電圧、（ｂ）ｉ行の制御信号線５の制御信号Ｐ１（ｉ）、（ｃ）ｉ行の制御信号線６の制御信号Ｐ２（ｉ）、（ｄ）ｉ行の制御信号線７の制御信号Ｐ３（ｉ）、（ｅ）ｉ行目の画素回路の第２のトランジスタＴｒ２のゲート電圧Ｖｇ（ｉ）、（ｆ）ｊ行の制御信号線５の制御信号Ｐ１（ｊ）、（ｇ）ｊ行の制御信号線６の制御信号Ｐ２（ｊ）、（ｈ）ｊ行の制御信号線７の制御信号Ｐ３（ｊ）、（ｉ）ｊ行目の画素回路の第２のトランジスタＴｒ２のゲート電圧Ｖｇ（ｊ）、が描かれている。
【００５９】
画素に画像データを書き込んでから次の画像データを書き込むまでの期間が１フレーム期間である。１フレーム期間は、プログラム期間と発光期間に分けられる。プログラム期間は、画素回路にデータ電圧を書き込むための期間であり、（Ａ）プリチャージ期間、（Ｂ）リセット期間、（Ｃ）基準電圧セット期間の３つの期間に分けられる。発光期間は、ＥＬ素子に電流を流して発光させる期間であり、（Ｄ）発光保持期間と（Ｅ）リフレッシュ期間の２つの期間に分けられる。
【００６０】
以下、（Ａ）−（Ｅ）のそれぞれの期間の動作について説明する。
（Ａ）プリチャージ期間
まず、ｉ行のプリチャージ期間（Ａ）で制御信号Ｐ２（ｉ）とＰ３（ｉ）がＨレベルにセットされ、第３のトランジスタＴｒ３（第１スイッチ）と第４のトランジスタＴｒ４（第２スイッチ）がオンになる。駆動トランジスタＴｒ２のソース電圧（Ｖｓ）はＶＣＣになっている。駆動トランジスタＴｒ２のゲートとドレインは短絡され、ダイオード接続になる。駆動トランジスタＴｒ２からＥＬ素子に電流が流れ、駆動トランジスタＴｒ２のゲート電圧がＥＬ素子のアノード電圧に等しくなる。このように、プリチャージ期間はそれまでの発光状態の記憶が消されて画素回路が初期化される期間である。
【００６１】
図８ではＰ１（ｉ）もＨレベルになって第１のトランジスタＴｒ１もオンになるが、これは必ずしも必要な動作ではない。プリチャージ期間中、Ｐ１（ｉ）がＬｏｗレベル（以下Ｌレベル）で第１のトランジスタＴｒ１がオフであってもよい。またこの期間中のデータ線の電圧はどのようなものであってもよい。
【００６２】
（Ｂ）オートゼロ＆サンプリング期間
次のオートゼロ＆サンプリング期間（Ｂ）で、Ｐ２（ｉ）はＨレベルのまま、Ｐ１（ｉ）がＨレベル、Ｐ３（ｉ）がＬレベルにセットされる。第１のトランジスタＴｒ１と第３のトランジスタＴｒ３（第１スイッチ）はオン、第４のトランジスタＴｒ４（第２スイッチ）がオフになる。データ線には、列駆動回路４から、当該画素（ｉ行目にある）に対するデータ電圧Ｖｄａｔａ＝Ｖ（ｉ）が印加される。駆動トランジスタＴｒ２のドレイン電流は、第３のトランジスタＴｒ２を通じて容量Ｃ１を充電する。この結果、駆動トランジスタＴｒ２のゲート電圧が上昇し、その結果ドレイン電流が減少する。一定時間の後、駆動トランジスタＴｒ２のゲート−ソース間電圧が閾値電圧Ｖｔｈに収束し、ドレイン電流はほぼゼロになる。駆動トランジスタＴｒ２に流れる電流によってゲート−ソース間電圧が閾値電圧Ｖｔｈに収束する過程はオートゼロ動作と呼ばれる。
【００６３】
ドレイン電流がほぼゼロになった時点で、容量Ｃ１には、データ線８のデータ電圧Ｖ（ｉ）と駆動トランジスタＴｒ２のゲート電圧ＶＣＣ−Ｖｔｈとの差、すなわち（ＶＣＣ−Ｖｔｈ）−Ｖ（ｉ）の電圧が保持される。このようにリセット期間には、駆動トランジスタＴｒ２のＶｇｓが閾値電圧にリセットされると同時に、容量Ｃ１の一端（駆動トランジスタＴｒ２に接続された方の端子）に閾値電圧が、他端（第１のトランジスタＴｒ１に接続された方の端子）にデータ電圧が書き込まれる。
【００６４】
（Ｃ）基準電圧セット期間
次の基準電圧セット期間（Ｃ）で、Ｐ２（ｉ）がＬレベルにセットされ駆動トランジスタＴｒ２のゲートを絶縁する。データ線のデータ電圧ＶｄａｔａはＶ（ｉ）からＶｒｅｆに切り替えられる。
【００６５】
データ線の電圧変化に伴って、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位が変化し、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓは、ＶｔｈよりＶ（ｉ）−Ｖｒｅｆだけ大きな電圧になる。こうして、駆動トランジスタＴｒ２は、閾値電圧のばらつきやその経時変化に関係しない、データ電圧Ｖ（ｉ）により決められる電流を生成するように設定される。
【００６６】
このように、基準電圧セット期間（Ｃ）は、容量Ｃ１の両端電圧が一定のまま一端の電位がデータ電圧Ｖ（ｉ）から基準電圧Ｖｒｅｆに切り替わることにより、データ電圧Ｖ（ｉ）を駆動トランジスタＴｒ２のゲートに伝達する期間である。容量Ｃ２の両端にかかる電圧はＶＣＣ−Ｖｒｅｆとなり、容量Ｃ２はこれ以降、この電圧を保持する。
【００６７】
（Ｄ）発光保持期間
以上の（Ａ）−（Ｃ）でデータ電圧がプログラミングされた後、発光保持期間（Ｄ１）でＰ１（ｉ）はＬレベルにセットされ、第１のトランジスタＴｒ１がオフになる。これにより、画素とデータ線が切断され、その後データ線が変動しても駆動トランジスタＴｒ２のゲート電圧は変動しない。Ｐ３（ｉ）はＨレベルにセットされトランジスタＴｒ４（第２スイッチ）がオンになり、発光が開始される。
この時、第１のトランジスタＴｒ１はオフ状態であるが、実際には微少なリーク電流（Ｉｏｆｆ）が流れている。
【００６８】
図９は一般的なトランジスタ特性のＶｇ−Ｉｄ特性を示したグラフであるが、Ｖｇｓ＝０やＶｇｓ＜０の領域でもＩｄがゼロにはならない。このＩｏｆｆにより、Ｃ１の両端の電位は、時間の経過とともに徐々に変化していく。本実施例ではＶｄａｔａ＞Ｖｒｅｆであり、Ｖｄａｔａ≠Ｖｒｅｆの時に、Ｔｒ１に電流が流れ、図８に示すように容量Ｃ１のデータ線側の電位が上昇していく。同時に、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位（Ｖｇ）も上昇してしまう。そのため、駆動トランジスタＴｒ２のドレイン電流が減少し、発光素子に流れる電流も減少するため、輝度が低下していく。ここで、容量Ｃ２は、容量値が大きいほど容量Ｃ１の電位変化を抑えるように働く。
【００６９】
（Ｅ）基準電圧再セット期間
基準電圧再セット期間（Ｅ）は、発光期間の途中でデータ線の電位を基準電圧にし、第１のトランジスタＴｒ１を導通させてデータ線の基準電圧を容量Ｃ２の一端に伝達する期間である。１回だけ基準電圧の再セットを行うときは、１フレーム期間のほぼ真ん中にそのための期間を設け、それによって分けられる２つの発光保持期間（Ｄ１とＤ２）の長さが概ね同じになるように設定する。
【００７０】
基準電圧再セット期間は（Ａ）−（Ｃ）の期間と別に設ける必要はない。ｉ行目の基準電圧再セット期間（Ｅ）のタイミングを他の行（ｊ行目）の１回めの副選択期間（Ｃ）と合わせることで、効率的に基準電圧の再セットを行う事ができる。
【００７１】
基準電圧再セット期間（Ｅ）では、Ｐ１（ｉ）はＨレベルにセットされ、第１のトランジスタＴｒ１がオンになる。これにより、画素とデータ線が再度接続される。再セット期間（Ｅ）は他の行（ｊ行目）の再セット期間（Ｃ）でもあるので、データ線は基準電圧Ｖｒｅｆになっている。このため、容量Ｃ１の第１のトランジスタＴｒ１側の端子は、発光保持期間（Ｄ１）中に漏れ電流により変化していた電圧から、基準電圧Ｖｒｅｆに設定しなおされる。その結果、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位（Ｖｇ）も再度、（Ｃ）基準電圧セット期間に設定した電圧に戻る。減少していた駆動トランジスタＴｒ２のドレイン電流も元に戻るので、低下していた発光素子の輝度を元に戻すことができる。
【００７２】
本実施例では、オートゼロ＆サンプリング期間（Ｂ）が電流生成回路１０をリセットするリセット期間（図２のＴＲ）である。この期間のＰ１（ｉ）が主選択信号、Ｐ２（ｉ）がリセット信号に相当する。
【００７３】
また、１回目の副選択信号印加期間（図２のＴＳ）に相当するのは、Ｐ２（ｉ）がＬレベルで、かつＰ１（ｉ）がＨレベル、データ線に基準電圧Ｖｒｅｆが印加される基準電圧セット期間（Ｃ）である。その次に再びＰ１（ｉ）がＨレベルになる基準電圧再セット期間（Ｅ）がリフレッシュ期間（図２のＴＴ）である。
【００７４】
データ線にデータ電圧Ｖ（ｉ）ではなく基準電圧Ｖｒｅｆを与えることによってリフレッシュを行うので、いったん書き込んだデータ電圧Ｖ（ｉ）をリフレッシュのために再度データ線に供給する必要はない。また、複数行の走査線に同時に副選択信号を与えて一斉にリフレッシュを行うこともできる。
【００７５】
第３のトランジスタＴｒ３の漏れ電流などにより容量Ｃ１の電荷が変化していた場合は、データ線から基準電圧Ｖｒｅｆを与えても、駆動トランジスタＴｒ２のゲート電位は回復しない。駆動トランジスタＴｒ２のゲート電位は、容量Ｃ１が小さいほど容易に変動する。容量Ｃ１の容量値は第３のトランジスタＴｒ３の漏れ電流による１フレーム期間内の電圧変化が無視できる程度に大きくすることが好ましい。逆に、容量Ｃ２は小さくてもよく、第１のトランジスタＴｒ１の寄生容量をＣ２として用いてもよい。
【００７６】
本実施例では、基準電圧再セット期間（Ｅ）は１フレーム内に１回の設定の例を説明したが、複数回設定することも可能である。そのタイミングはデータ線電圧がＶｒｅｆになっているときであればいつでも可能である。また、基準電圧再セット期間（Ｅ）を複数回設ける場合、発光保持期間を等分に分割するタイミングで設けることで、本発明の効果が最もよく得ることができる。
【００７７】
本実施例によれば、トランジスタのオフリークにより容量Ｃ１のデータ線側電位が変化しても、基準電圧再セット期間に基準電圧Ｖｒｅｆに戻すことで、輝度の変化を抑えることが可能となる。その結果、容量Ｃ２の値を小さく設計することが可能となり、画素回路の微細化、高精細化や、回路パターンレイアウト自由度を向上させることが可能となる。
【００７８】
図１０は、図６の駆動トランジスタＴｒ２をＮチャネル型トランジスタにしたものである。駆動トランジスタＴｒ２のゲート―ドレイン間に配置されていた第３のトランジスタＴｒ３の接続位置も変え、第４のトランジスタＴｒ４が駆動トランジスタＴｒ２と電源線の間に配置された構成となっている。また、容量Ｃ２の第２電極はＶＣＣではなくＧＮＤに接続されている。他の構成は全く同じである。図７のような画素回路にも本発明を適用することができる。
【実施例２】
【００７９】
図１１は本発明の第２の実施例の画素回路、図１２はそれに与える各信号のタイミングチャートである。
【００８０】
本実施例の画素回路は、図６に示した実施例１の画素回路１１に対して、発光期間制御スイッチとなる第４のトランジスタＴｒ４をＰチャネル型にし、第１の制御信号線ＳＥＬから第１のトランジスタＴｒ１と第４のトランジスタＴｒ４に共通のゲート信号を与えるようにしたものである。発光期間制御のための第３の制御信号線（ＩＬＭ）は不要となる。
【００８１】
図１２のタイミングチャートは、プリチャージ期間（Ａ）でＰ１（ｉ）をＬレベルにし、Ｐ２（ｉ）のみをＨレベルにした点が図８と異なる。第３のトランジスタＴｒ３と第４のトランジスタＴｒ４がオンとなることで、駆動トランジスタＴｒ２がダイオード接続されプリチャージが行われる。
【００８２】
オートゼロ＆サンプリング期間（Ｂ）でＰ１（ｉ）とＰ２（ｉ）の両方をＨレベルにすると、第１のトランジスタＴｒ１と第３のトランジスタＴｒ３がオン、第４のトランジスタＴｒ４がオフになる。この結果、第１のトランジスタＴｒ１のソースにデータ線８の電圧Ｖｄａｔａ＝Ｖ（ｉ）がセットされ、駆動トランジスタＴｒ２のゲートがＶｃｃ−Ｖｔｈにリセットされる。
【００８３】
基準電圧セット期間（Ｃ）で、Ｐ１（ｉ）はＨレベルのままＰ２（ｉ）をＬレベルにすることにより、第１のトランジスタＴｒ１はオン，第３のトランジスタＴｒ３と第４のトランジスタＴｒ４はオフになる。データ線８は基準電圧Ｖｒｅｆになり、この電圧が容量Ｃ１，Ｃ２に取り込まれ、それによって駆動トランジスタＴｒ２のゲートにデータ電圧Ｖ（ｉ）が設定される。
【００８４】
発光保持期間（Ｄ１、Ｄ２）ではＰ１（ｉ）をＬレベルに戻して第１のトランジスタＴｒ１をオフ、第４のトランジスタＴｒ４をオンにする。これにより駆動トランジスタＴｒ２で生成された電流が発光素子ＥＬに流れる。
【００８５】
基準電圧再セット期間（Ｅ）では、Ｐ１（ｉ）のみをＨレベルにし、Ｐ２（ｉ）はＬレベルのままにする。第１のトランジスタＴｒ１がオン、第４のトランジスタＴｒ４がオフになる。容量Ｃ２の電圧が基準電圧Ｖｒｅｆに回復し、駆動トランジスタＴｒ２のゲート電圧も元に戻る。基準電圧再セット期間中、発光素子への電流供給は停止するが、終了後の発光保持期間（Ｄ２）にはもとの電流が流れるので輝度に変化はない。
【００８６】
本実施例においても、Ｐ１とＰ２がともにＨレベルになって第１のトランジスタＴｒ１と第３のトランジスタＴｒ３がオンとなるオートゼロ＆サンプリング期間（Ｂ）が電流生成回路１０をリセットするリセット期間（図２のＴＲ）である。この期間のＰ１が主選択信号、Ｐ２がリセット信号に相当する。
Ｐ１信号線がオンのままＰ２信号線がオフになり、データ線に基準電圧が印加される基準電圧セット期間（Ｃ）が、１回目の副選択信号印加期間（図２のＴＳ）、基準電圧再セット期間（Ｅ）がリフレッシュ期間ＴＴである。
【実施例３】
【００８７】
図１３は、本発明の表示装置を組み込んだデジタルスチルカメラシステム５０のブロック図である。撮影部５１で撮影した映像又はメモリ５４に記録された映像を、映像信号処理回路５２で信号処理し、表示パネル５３で見ることができる。ＣＰＵ５５では、操作部５６からの入力によって、撮影部５１、メモリ５４、映像信号処理回路５２などを制御して、状況に適した撮影、記録、再生、表示を行う。
【符号の説明】
【００８８】
１ 画素
３ 行駆動回路
４ 列駆動回路
８ データ線
９ 電源線
１０ 電流生成回路
１１ 画素回路
ＥＬ 発光素子
ＳＥＬ 走査線
ＲＥＳ リセット線
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｔｒ１ （第１の）トランジスタ
【技術分野】
【０００１】
本発明は、表示装置、詳しくは発光素子を備えた表示装置に関する。
【背景技術】
【０００２】
有機エレクトロルミネセンス（有機ＥＬ）表示装置に代表される発光型の表示装置は、発光素子からなる画素を基板上に複数個、マトリクス状に配置して構成される。各画素の発光素子を画像データに応じた輝度で発光させるためには、各発光素子に流す電流量を精確に制御しなければならない。一般に、発光型の表示装置は、各発光素子に流す電流量を制御するために、画素毎に薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス構成を有している。
【０００３】
多結晶シリコン（ポリシリコン 以下Ｐ−Ｓｉ）で形成されたＴＦＴは、非晶質シリコン（アモルファスシリコン 以下Ａ−Ｓｉ）で形成されたＴＦＴよりもキャリアの移動度が高く、ＯＮ電流が大きいため、高精細な表示装置に用いるトランジスタとしてより適している。しかし、多結晶シリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。特許文献１には、ＴＦＴの閾値電圧のばらつきを補正する回路が提案されている。
【０００４】
図１４は、（Ａ）特許文献１に例示されている画素回路と、（Ｂ）その動作を示すタイミングチャートである。この画素回路は、まず、（Ｉ）の期間にトランジスタ１０５をオンにしてデータ線１０１の一定電圧（基準電圧）を保持容量１０９の一方の端子（トランジスタ１０６のゲートに接続されている端子とは反対側）に伝える。（ＩＩ）の期間でトランジスタ１０７と１０８をともにオンさせてトランジスタ１０６をオン状態にした後、（ＩＩＩ）の期間にトランジスタ１０８をオフにする。トランジスタ１０６のドレイン電流はトランジスタ１０７を通して保持容量１０９の他方の端子（トランジスタ１０６のゲートに接続されている方）に流れる。この電流によりトランジスタ１０６のゲート電位が上昇し、やがてトランジスタ１０６のゲート−ソース間電圧が閾値電圧に達するとそこで電流が停止する。この結果、保持容量１０９にはトランジスタ１０６の閾値電圧が保持される。（ＩＶ）の期間でトランジスタ１０７をオフにするが、保持容量１０９の両端電圧は変化しない。
【０００５】
その後、（Ｖ）の期間にデータ線１０１の電圧をそれまでの基準電圧より低いデータ電圧に切り替えると、トランジスタ１０６のゲート電位も同じ電圧分下降する。（ＶＩ）の期間でトランジスタ１０５をオフしても、保持容量１０９のデータ線側の端子電圧は第１のトランジスタのゲート−ソース間や配線などに寄生する寄生容量１１３によって保持されるので、トランジスタ１０６のゲート電圧は変化しない。この結果、トランジスタ１０６のゲート−ソース間電圧は、閾値電圧にデータ電圧が足し合わされた値になり、（ＶＩＩＩ）でトランジスタ１０８をオンさせると、トランジスタ１０６からデータ電圧に応じたドレイン電流がＥＬ素子１１０に流れる。この電流はトランジスタ１０６の閾値電圧に依存しないから、図１４の画素回路は閾値電圧のばらつきを補償する回路になっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２４４０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＴＦＴをスイッチング素子として使用する場合、オフ時には電流が全く流れないことが望ましいが、実際には１０−１２〜１０−１４Ａ程度のオフ電流（以下、Ｉｏｆｆ）が流れてしまう。
【０００８】
図１４の画素回路は、（ＶＩ）のタイミングでトランジスタ１０５がオフになった後は、保持容量１０９のデータ線側端子は寄生容量１１３によってデータ電圧を保持するはずである。しかし、画素回路がＴＦＴで構成されている場合、トランジスタ１０５のオフ電流が寄生容量１１３に流れ込むためこの端子電圧が変化する。データ線は、大部分の期間データ電圧より高い基準電圧にあるため、オフ電流はデータ線から寄生容量１１３に向かう方向に流れ、保持容量１０９のデータ線側端子の電圧が上昇する。それにつれてトランジスタ１０６のゲート電圧も上昇し、ＥＬ素子１１０の輝度が低下してしまう。
【０００９】
オフ電流が画素ごとにばらつくと、輝度の低下に加えて画像にざらついたような輝度むらが生じ、画質が低下する。寄生容量１１３を第２の保持容量として大きな値にすれば、オフ電流が流れても電圧がほとんど変化しないようになる。しかし、第２の保持容量を大きくするためには画素回路の面積を大きくしなければならず、画素の微細化が困難になる。
【課題を解決するための手段】
【００１０】
本発明は、小面積の画素回路を用いながら、オフ電流による保持容量の電圧変化を抑える表示装置の駆動方法を提供することを目的とする。
【００１１】
本発明は、行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、
前記画素回路は、
信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、
ゲートが前記走査線に接続され、第１電流端子が前記データ線に接続された第１のトランジスタと、
前記第１のトランジスタの第２電流端子と前記電流生成回路の前記信号入力端の間に接続された第１の容量と、
前記第１のトランジスタの前記第２電流端子と固定電位の間に接続された第２の容量と、
を含んでおり、
前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記データ電圧を保持させ、
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記基準電圧を保持させることを特徴とする。
【発明の効果】
【００１２】
データ電圧と基準電圧の２種類の電圧を画素に書き込む表示装置の駆動方法において、基準電圧を複数回書き込む事により、トランジスタのリークによる書き込まれた基準電圧の変動があっても、基準電圧のリフレッシュが可能となる。その結果、画素内の基準電圧を保持するための容量を小さくすることができる。又は、トランジスタのリーク電流が多い低コストプロセスの使用が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の表示装置の画素回路である。
【図２】図１の画素回路の動作を示すタイミングチャートである。
【図３】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図４】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図５】マトリクスディスプレイにおける動作を示すタイミングチャートである。
【図６】第１の実施例の表示装置の画素回路を示す図である。
【図７】第１の実施例の表示装置の全体図である。
【図８】第１の実施例の画素回路の動作を示すタイミングチャートである。
【図９】一般的なトランジスタのＶｇ−Ｉｄ特性を示すグラフである。
【図１０】本発明の第１の実施例である表示装置の画素回路の他の例を示す図である。
【図１１】第２の実施例の表示装置の画素回路を示す図である。
【図１２】第２の実施例の画素回路の動作を示すタイミングチャートである。
【図１３】本発明のデジタルスチルカメラシステムの全体構成を示すブロック図である。
【図１４】従来の画素回路とその動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
図１は本発明の表示装置に用いられる画素回路である。図１の画素回路は、具体的には図１４や以下の実施例に挙げる画素回路である。
【００１５】
図１の画素回路１１は、信号入力端ＩＮを持つ電流生成回路１０と、ゲートＧが走査線ＳＥＬに接続されドレインＤがデータ線ＤＡＴＡに接続された第１のトランジスタＴｒ１と、第１のトランジスタＴｒ１のソースＳと電流生成回路１０の信号入力端ＩＮの間に接続された第１の容量Ｃ１と、第１のトランジスタＴｒ１のソースＳと電源線ＶＣＣの間に接続された第２の容量Ｃ２とを含んでいる。
【００１６】
ここで、第１のトランジスタＴｒ１のソースとドレインのうち、データ線ＤＡＴＡに接続されたほうをドレインと呼び、第１と第２の容量Ｃ１，Ｃ２に接続されたほうをソースとよんでいる。トランジスタは、ゲートーソース間の電圧が閾値を超えたときに導通状態となり、Ｎチャネル型ではソースからドレインに向かって電流が流れ、Ｐチャネル型ではソースからドレインに向かって電流が流れる。電流の流れる向きによってソースとドレインの位置が決まり、それによって決められたソースとゲートの間の電圧が電流の大きさを決めているといってもよい。
【００１７】
図１の第１のトランジスタのように、電流が両方向に流れるように動作するトランジスタは、電流の向きによってソースとドレインの位置が逆転する。しかしそれでは煩わしいので、両方向に電流が流れるようなトランジスタについては、通例は、ソースとドレインの位置をどちらかに便宜的に固定して呼ぶことが多い。以下の説明では、データ線に接続されたほうをドレイン、第１と第２の容量に接続されたほうをソースとした。ソースとドレインの呼称に互換性があるとき、それらの変わりに第１電流端子、第２電流端子と呼ぶこともある。
【００１８】
第１のトランジスタＴｒ１はＮチャネル型のトランジスタであって、データ線８を第１の容量Ｃ１の一端と、第２の容量Ｃ１の一端に、接続する第１のスイッチとして機能する。
【００１９】
第１のトランジスタＴｒ１は、Ｐ１制御信号がＨ（ＨＩＧＨ）レベルになると導通し、データ線８の電位（これはデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆとで切り替わる）を画素回路に取り込む。便宜的に、データ線８に接続された端子をソース、第１の容量Ｃ１の一端と、第２の容量Ｃ２の一端に接続された端子をドレインと呼ぶ。
【００２０】
電流生成回路１０は、信号入力端ＩＮの電圧に応じた電流を生成し、これを出力端ＯＵＴから発光素子ＥＬに供給する。信号入力端ＩＮの電圧は、走査線ＳＥＬに選択信号が入ったときに第１のトランジスタＴｒ１と第１の容量Ｃ１を介してデータ線ＤＡＴＡから与えられる。この電圧は、第１のトランジスタＴｒ１がオフになった後も第１の容量Ｃ１と第２の容量Ｃ２によって保持される。第２の容量Ｃ２のもう一方の端子は、固定電位に設定されていればよいので、図１では電源線に接続されているが、接地されていてもよい。
【００２１】
リセット線ＲＥＳにリセット信号が入ると、信号入力端ＩＮの電圧は、データ線ＤＡＴＡの電圧に依らない電圧にリセットされる。リセット動作とその結果信号入力端ＩＮに生じるリセット電圧Ｖｒｅｓは、電流生成回路１０の具体的な構成によって異なるので、後の実施例で詳しく説明する。
【００２２】
図２は、図１の画素回路１１が接続されている走査線ＳＥＬ、リセット線ＲＥＳ、データ線ＤＡＴＡのそれぞれに入力される電圧信号と、第１のトランジスタＴｒ１のソースＳの電圧、電流生成回路の電圧入力端ＩＮの電圧の時間変化を示すタイミングチャートである。
【００２３】
時刻Ｔ０からＴ１の間、リセット線ＲＥＳにリセット信号（Ｈｉｇｈレベル，以下Ｈレベル）を与え、これによって信号入力端ＩＮの電圧をリセット電圧Ｖｒｅｓにする。時刻Ｔ０からＴ１の期間をリセット期間ＴＲと呼ぶ。リセット期間ＴＲに、走査線ＳＥＬには選択信号（Ｈレベル）が印加され、データ線ＤＡＴＡからデータ電圧Ｖｄａｔａが第１の容量Ｃ１と第２の容量Ｃ２のソースに接続された端子に取り込まれる。第１の容量Ｃ１にはデータ電圧Ｖｄａｔａとリセット電圧Ｖｒｅｓの差が保持され、第２の容量Ｃ２にはデータ電圧Ｖｄａｔａと電源電圧Ｖｃｃの差が保持される。
【００２４】
リセット期間ＴＲでデータ電圧を書き込んだ後、時刻Ｔ１でリセット信号は終了し、リセット線ＲＥＳの電圧はＬ（Ｌｏｗ）レベルに戻る。この結果、信号入力端ＩＮはハイインピーダンス状態、つまり、回路の動作の上でどこにも電流が流れ出ずどこからも電流が流れ込まない状態になる。
【００２５】
走査線ＳＥＬはそのまま選択信号（Ｈレベル）を維持し、データ線ＤＡＴＡの電圧をデータ電圧Ｖｄａｔａから基準電圧Ｖｒｅｆに切り替えると、第１の容量Ｃ１と第２の容量Ｃ２の第１のトランジスタのソースに接続されたほうの端子Ｓは基準電圧Ｖｒｅｆになり、第１の容量Ｃ１を介して電流生成回路１０の信号入力端ＩＮも同じだけ電圧変化を受ける。信号入力端ＩＮはリセット電圧Ｖｒｅｓに基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔａの差が上乗せされた電圧（Ｖｒｅｓ＋Ｖｒｅｆ−Ｖｄａｔａ）になる。
【００２６】
このように、時刻Ｔ１−Ｔ２の期間ＴＳでは電流生成回路１０の信号入力端ＩＮにデータ電圧が伝達される。この電圧に応じて電流生成回路が電流を生成し発光素子ＥＬに供給する。このようにして発光素子ＥＬはデータ電圧Ｖｄａｔａに応じた輝度で発光する。
【００２７】
時刻Ｔ２で走査線ＳＥＬの選択信号が終了し第１のトランジスタＴｒ１がオフになっても、第２の容量Ｃ２に基準電圧Ｖｒｅｆが保持されるため、電流生成回路１０の信号入力端電圧ＩＮは変化しない。この結果発光が維持される。
【００２８】
しかし、第１のトランジスタＴｒ１がオフであってもソース−ドレイン間に漏れ電流があると、第１のトランジスタＴｒ１のソースＳの電圧が徐々に変化する。時刻Ｔ２で画素回路の選択期間が終了しても、それ以降の時間にデータ線には他の画素回路のデータ電圧が印加されるため、データ線の電位は一定ではない。図２のようにデータ線ＤＡＴＡの電圧が平均的に基準電圧Ｖｒｅｆよりも高いと、第１のトランジスタＴｒ１のドレインＤからソースＳに向かって漏れ電流が流れ、ソースＳの電圧が上昇する。それにつれて電流生成回路１０の信号入力端電圧ＩＮの電圧も上昇する。逆の場合は電圧が下降する。いずれの場合も発光素子の輝度が変化してしまう。
【００２９】
そこで、第１の容量Ｃ１と第２の容量Ｃ２の第１のトランジスタＴｒ１のソースＳに接続された端子に基準電圧Ｖｒｅｆを書き込んだ後の画素回路１１に対して、データ線ＤＡＴＡを基準電圧Ｖｒｅｆにするタイミング（Ｔ４−Ｔ５）を設け、それに同期して走査線ＳＥＬに選択電圧（Ｈレベル）を印加し、再度第１のトランジスタＴｒ１を導通させる。これにより保持容量のデータ線側端子の電圧Ｓが基準電圧Ｖｒｅｆに戻るので、電流生成回路の信号入力端電圧Ｖｉｎも元に戻り、その結果発光素子の輝度が回復する。同様の動作をＴ６−Ｔ７の期間にも設けるなどして、必要に応じてこの動作を繰り返せば、漏れ電流による信号入力端電圧の変化を任意の程度に小さく押さえることができる。
【００３０】
走査線ＳＥＬは、画素回路１１にデータ電圧Ｖｄａｔａを書き込むために、リセット線のリセット信号（Ｈレベル）に同期して時刻Ｔ０−Ｔ１の期間にも選択レベルになる。以下、このリセット信号（Ｈレベル）に同期した走査線の選択信号を主選択信号１２と呼び、時刻Ｔ１−Ｔ２，Ｔ４−Ｔ５，Ｔ６−Ｔ７などの、データ線の基準電圧Ｖｒｅｆに同期した走査線の選択信号を副選択信号１３と呼ぶ。図２のタイミングチャートでは、Ｔ０−Ｔ１の主選択信号１２とＴ１−Ｔ２の副選択信号１３は１つの連続したパルスになっている。主選択信号１２の印加期間はデータ線にデータ電圧Ｖｄａｔａが印加される期間でもある。また、副選択信号１３の印加期間はデータ線に基準電圧Ｖｒｅｆが印加される期間でもある。
【００３１】
複数回の副選択信号１３のうち、データ電圧Ｖｄａｔａの書き込み直後のＴＳ期間（Ｔ１−Ｔ２）に印加される１回めの副選択信号１３−１は、電流生成回路の信号入力端にデータ電圧を伝えるために設けられている。これによって発光素子が発光を開始する。期間ＴＴ（Ｔ４−Ｔ５，Ｔ６−Ｔ７）に印加される２回め以降の副選択信号１３−２，１３−３は、漏れ電流による信号入力端の電圧変化を元に戻すために印加される。期間ＴＴはリフレッシュ期間、２回め以降の副選択信号はリフレッシュ信号ともいう。リフレッシュを一定の発光時間をあけて行うために、２回目以降の副選択信号は、１フレーム内で発光期間を等分割するように等時間間隔で印加されることが好ましい。
【００３２】
マトリクスディスプレイにおいてはデータ線が１つの列の複数の画素回路にデータ電圧を供給するので、時刻Ｔ０−Ｔ２の動作は、時刻Ｔ２以降、他の画素回路で繰り返される。したがって、データ線ＤＡＴＡにはデータ電圧と基準電圧が交互に印加される。図２において、時刻Ｔ３以降、データ線ＤＡＴＡにいろいろなデータ電圧Ｖｄａｔａが現れるのは、他の画素回路にデータ電圧を書き込むからである。リフレッシュ動作は、このような他の画素回路の書き込み動作に伴う基準電圧Ｖｒｅｆ印加のタイミングを利用して行えばよい。
【００３３】
図３−図５は、マトリクスディスプレイの場合のタイミングチャートを描いたものである。各行の走査線ＳＥＬとリセット線ＲＥＳ（カッコ内の１−１６は行番号を表す）、及び代表的なデータ線の電圧変化を示す。走査線ＳＥＬの主選択信号１２は白いパルス、副選択信号１３は斜線を施したパルスで表してある。
【００３４】
ｔ０−ｔ１６が１フレーム周期で、次のフレームはｔ１６をｔ０として繰り返される。１フレーム期間は１つの画像を表示するために割り当てられる期間であって、この期間に、各行のリセット線と走査線にそれぞれリセット信号と主選択信号が順に印加されてデータ線からデータ電圧が書き込まれる。ここでは全１６行のマトリクスディスプレイを例に取っているが、さらに多い行数であっても同じである。
【００３５】
図３は、図２と同じく、各走査線の主選択信号１２の直後に副選択信号１３−１を連続して印加する場合のタイミングチャートである。ｔ０−ｔ１の期間の前半ＴＲに、まず１行目のリセット線ＲＥＳ（１）がＨレベルになると同時に、走査線ＳＥＬ（１）に主選択信号（Ｈレベル）が与えられ、データ線ＤＡＴＡにはデータ電圧Ｖｄａｔａが印加される。次いで後半のＴＳ期間でリセット線ＲＥＳ（１）はＬレベルに戻り、走査線ＳＥＬ（１）は引き続く副選択信号によりＨレベルのままである。このときデータ線ＤＡＴＡは基準電圧Ｖｒｅｆになる。この結果１行目の発光素子が発光を開始する。ｔ１−ｔ２の期間は２行目の走査線ＳＥＬ（２）とリセット線ＲＥＳ（２）におなじＨレベルの信号が印加され、データが書き込まれるとともに２行目の発光素子が発光を開始する。以下、各行に順次書き込みと発光開始の走査が行われる。
【００３６】
９行目が選択される時刻ｔ８−ｔ９のＴＳ期間に、９行目の走査線ＳＥＬ（９）に副選択信号が印加されるのに同期して、１行目の走査線に２回目の副選択信号が印加される。これによって１行目の画素回路の状態がリフレッシュされる。このリフレシュ動作は、次のｔ９−ｔ１０の期間に２行目、ｔ１０−ｔ１１の期間に３行目というように、順次行われる。副選択信号は１フレーム期間内に２回、各走査線に印加される。
【００３７】
図４は、走査線の主選択信号と１回めの副選択信号の間を離した場合のタイミングチャートである。各行の１回めの副選択信号は、次の行の走査線に主選択信号が印加された直後に印加される。主選択信号と１回めの副選択信号の間隔を広げると発光期間が短くなり、全体として輝度が低下する。これを利用してディスプレイの輝度調整ができる。
【００３８】
図５は、主選択信号印加後のすべてのＴＳ期間に副選択信号を印加した場合を示す。このように短い時間間隔でリフレシュを行うと、漏れ電流による電圧変化はほとんど生じない。
【００３９】
従来は１フレーム期間にわたって、第２の容量Ｃ２の電圧を保持する必要があり、Ｃ２を小さくすることができなかった。データ線の電圧変動は、Ｃ１／（Ｃ１＋Ｃ２）の減衰を伴って電流生成回路の信号入力端に伝わるから、Ｃ２を大きくすることは信号の精度を低くする。このため、Ｃ２はＣ１とほぼ同じ程度の大きさに設定されていることが多い。
【００４０】
本発明の表示装置は、１フレーム期間内にリフレッシュ動作を入れることで必要な電圧保持時間を短くすることができるので、それに伴ってＣ２をＣ１よりもずっと小さくすることができる。１フレーム期間に９回のリフレッシュ動作を行うと、必要な電圧保持時間は１フレームの１／１０になり、Ｃ２の大きさもＣ１より約１ケタ小さくなる。リフレッシュ回数を増やせばさらに小さくすることも可能である。
【００４１】
画素回路１１は、上で説明したとおり、信号入力端を持つ電流生成回路と、ゲートが副走査線に接続されドレインがデータ線に接続されたトランジスタと、このトランジスタのソースと電流生成回路の信号入力端の間に接続された第１の容量と、同じトランジスタのソースと電源の間に接続された第２の容量とを含んでおり、電流生成回路の信号入力端をリセットできるものであればよい。また、以下では発光素子が有機ＥＬ素子であるとして説明するが、本発明の表示装置はこれに限定されるものではなく、無機ＥＬ素子、ＬＥＤなどの他の発光素子を用いた表示装置にも適用することができる。
【００４２】
本発明の表示装置は、携帯電話、携帯コンピュータ、スチルカメラ若しくはビデオカメラなどの情報機器、またはそれらの各機能の複数を併せ持つ複合情報機器に取り付けられる。これらの情報機器は、表示装置以外に情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部はネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部を含んで構成される。
【実施例１】
【００４３】
１．画素回路の構成
図６は図１の回路の具体例であって、本実施例の表示装置に用いられる画素回路とその周囲の信号線を示す図である。図１と同じ部分には同じ符号を付した。電流生成回路１０は、図６には、発光素子ＥＬ、電流生成回路１０を含む画素回路１１、それに信号を送る第１の制御信号線（走査線）Ｐ１、第２の制御信号線（リセット線）Ｐ２、データ線８、および電源電圧を与える電源線９の結線が示されている。
【００４４】
第１のトランジスタＴｒ１と、第１と第２の容量Ｃ１，Ｃ２は図１と同じ配置である。第２の容量Ｃ２の他端は、電源線９とは異なる電源線を配線しそこに接続されていてもよい。
【００４５】
破線で囲んだ部分が図１の電流生成回路１０に相当し、第２のトランジスタＴｒ２と、スイッチとして機能する第３および第４のトランジスタＴｒ３，Ｔｒ４から構成されている。第２のトランジスタＴｒ２のゲートが電流生成回路１０の信号入力端である。
【００４６】
第２のトランジスタＴｒ２は、電源に対して発光素子Ｅｌと直列に配置され、信号入力端の電圧によって決まるドレイン電流を生成し、発光素子に供給する。発光素子に駆動電流を供給するので、第２のトランジスタを以下では駆動トランジスタと呼ぶ。
【００４７】
駆動トランジスタＴｒ２は、ソースが電源線９に接続され、ドレインが第３のトランジスタＴｒ３のドレインに接続され、同時に第４のトランジスタＴｒ４のドレインに接続されている。ゲートは、第１の容量Ｃ１の他方の一端と、第３のトランジスタＴｒ３のソースに接続されている。ここでは駆動トランジスタＴｒ２はＰチャネル型のＭＯＳ−ＦＥＴである。
【００４８】
第３のトランジスタＴｒ３もＮチャネル型のトランジスタであって、駆動トランジスタＴｒ２のゲートとドレインの間に配置され、Ｐ２制御信号がＨレベルになると導通する。第３のトランジスタＴｒ３は後述するオートゼロ動作にために設けられたスイッチ（第１スイッチ）である。
【００４９】
第４のトランジスタＴｒ４もＮチャネル型のトランジスタであって、ソースは発光素子ＥＬのアノードに接続され、ゲートがＩＬＭ線に接続される。ＩＬＭ線のＰ３制御信号がＨレベルになると導通する。第４のトランジスタＴｒ４は発光素子に流れる電流を遮断するスイッチ（第２スイッチ）として働く。
【００５０】
発光素子ＥＬは、アノードとカソードの２つの電極と、それらに挟まれた有機ＥＬ発光層を備えている。アノードとカソードのいずれか一方が画素回路１１と接続される電極端子となる。図６ではアノードが画素回路１１のＴｒ４のソース端子に接続されており、カソードは接地電位ＧＮＤに接続されている。
電圧はすべて画素回路と対向する側の発光素子電極の接地電位ＧＮＤを基準とする。
【００５１】
画素回路１１には電源線９が接続され、電源線９には一定の電圧ＶＣＣが供給される。電源電圧ＶＣＣは、行方向または列方向に延びる電源線９によって各画素回路１１に配られている。
【００５２】
２．表示装置の構成
図７は、本発明の第１の実施例である表示装置の、画素とそれに接続される配線群を示す図である。
【００５３】
画素１はｍ行×ｎ列の２次元マトリクスをなして配列し、アクティブマトリクス表示装置を構成している。画素１は、図６に示された画素回路１１と発光素子ＥＬとを含んでいる。
【００５４】
画素１は、行方向に延びる３本の制御信号線５，６，７によって結線され、列方向に１本のデータ線８によって結線されている。制御信号線５，６，７は、それぞれ図６の３本の制御信号線ＳＥＬ、ＲＥＳ，ＩＬＭに対応する。データ線８は図６のデータ線ＤＡＴＡに対応する。
【００５５】
画素１は、実際には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色をそれぞれ発光する３つの発光素子ＥＬと、それらに電流を供給する３つの画素回路１１とから構成されている。データ線８は画素列ごとに１本として描かれているが、実施には１つの画素列にＲ、Ｇ、Ｂのデータ線が１本ずつ、計３本配されている。
【００５６】
画素配列の周辺には、行駆動回路３と列駆動回路４とが配置されている。行駆動回路３からは、各行の制御信号線５にＰ１（１）〜Ｐ１（ｍ）、制御信号線６にＰ２（１）〜Ｐ２（ｍ）、制御信号線７にＰ３（１）〜Ｐ３（ｍ）の制御信号が出力される。
図７には描かれていないが、電源線９も画素回路の行または列に沿って配置されている。
【００５７】
列駆動回路４の全３ｎ個の出力端子からデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆが交互に出力される。データ電圧Ｖｄａｔａは階調レベルに応じた電圧であり、基準電圧Ｖｒｅｆはデータ電圧に関係なく一定の電圧である。これらの信号はデータ線８を介して各列の画素回路に入力される。
【００５８】
３．回路の動作
図８は、図６の画素回路１１の動作を示すタイミングチャートである。画素回路はｉ行目にあるとし、上から順に、（ａ）データ線８の電圧、（ｂ）ｉ行の制御信号線５の制御信号Ｐ１（ｉ）、（ｃ）ｉ行の制御信号線６の制御信号Ｐ２（ｉ）、（ｄ）ｉ行の制御信号線７の制御信号Ｐ３（ｉ）、（ｅ）ｉ行目の画素回路の第２のトランジスタＴｒ２のゲート電圧Ｖｇ（ｉ）、（ｆ）ｊ行の制御信号線５の制御信号Ｐ１（ｊ）、（ｇ）ｊ行の制御信号線６の制御信号Ｐ２（ｊ）、（ｈ）ｊ行の制御信号線７の制御信号Ｐ３（ｊ）、（ｉ）ｊ行目の画素回路の第２のトランジスタＴｒ２のゲート電圧Ｖｇ（ｊ）、が描かれている。
【００５９】
画素に画像データを書き込んでから次の画像データを書き込むまでの期間が１フレーム期間である。１フレーム期間は、プログラム期間と発光期間に分けられる。プログラム期間は、画素回路にデータ電圧を書き込むための期間であり、（Ａ）プリチャージ期間、（Ｂ）リセット期間、（Ｃ）基準電圧セット期間の３つの期間に分けられる。発光期間は、ＥＬ素子に電流を流して発光させる期間であり、（Ｄ）発光保持期間と（Ｅ）リフレッシュ期間の２つの期間に分けられる。
【００６０】
以下、（Ａ）−（Ｅ）のそれぞれの期間の動作について説明する。
（Ａ）プリチャージ期間
まず、ｉ行のプリチャージ期間（Ａ）で制御信号Ｐ２（ｉ）とＰ３（ｉ）がＨレベルにセットされ、第３のトランジスタＴｒ３（第１スイッチ）と第４のトランジスタＴｒ４（第２スイッチ）がオンになる。駆動トランジスタＴｒ２のソース電圧（Ｖｓ）はＶＣＣになっている。駆動トランジスタＴｒ２のゲートとドレインは短絡され、ダイオード接続になる。駆動トランジスタＴｒ２からＥＬ素子に電流が流れ、駆動トランジスタＴｒ２のゲート電圧がＥＬ素子のアノード電圧に等しくなる。このように、プリチャージ期間はそれまでの発光状態の記憶が消されて画素回路が初期化される期間である。
【００６１】
図８ではＰ１（ｉ）もＨレベルになって第１のトランジスタＴｒ１もオンになるが、これは必ずしも必要な動作ではない。プリチャージ期間中、Ｐ１（ｉ）がＬｏｗレベル（以下Ｌレベル）で第１のトランジスタＴｒ１がオフであってもよい。またこの期間中のデータ線の電圧はどのようなものであってもよい。
【００６２】
（Ｂ）オートゼロ＆サンプリング期間
次のオートゼロ＆サンプリング期間（Ｂ）で、Ｐ２（ｉ）はＨレベルのまま、Ｐ１（ｉ）がＨレベル、Ｐ３（ｉ）がＬレベルにセットされる。第１のトランジスタＴｒ１と第３のトランジスタＴｒ３（第１スイッチ）はオン、第４のトランジスタＴｒ４（第２スイッチ）がオフになる。データ線には、列駆動回路４から、当該画素（ｉ行目にある）に対するデータ電圧Ｖｄａｔａ＝Ｖ（ｉ）が印加される。駆動トランジスタＴｒ２のドレイン電流は、第３のトランジスタＴｒ２を通じて容量Ｃ１を充電する。この結果、駆動トランジスタＴｒ２のゲート電圧が上昇し、その結果ドレイン電流が減少する。一定時間の後、駆動トランジスタＴｒ２のゲート−ソース間電圧が閾値電圧Ｖｔｈに収束し、ドレイン電流はほぼゼロになる。駆動トランジスタＴｒ２に流れる電流によってゲート−ソース間電圧が閾値電圧Ｖｔｈに収束する過程はオートゼロ動作と呼ばれる。
【００６３】
ドレイン電流がほぼゼロになった時点で、容量Ｃ１には、データ線８のデータ電圧Ｖ（ｉ）と駆動トランジスタＴｒ２のゲート電圧ＶＣＣ−Ｖｔｈとの差、すなわち（ＶＣＣ−Ｖｔｈ）−Ｖ（ｉ）の電圧が保持される。このようにリセット期間には、駆動トランジスタＴｒ２のＶｇｓが閾値電圧にリセットされると同時に、容量Ｃ１の一端（駆動トランジスタＴｒ２に接続された方の端子）に閾値電圧が、他端（第１のトランジスタＴｒ１に接続された方の端子）にデータ電圧が書き込まれる。
【００６４】
（Ｃ）基準電圧セット期間
次の基準電圧セット期間（Ｃ）で、Ｐ２（ｉ）がＬレベルにセットされ駆動トランジスタＴｒ２のゲートを絶縁する。データ線のデータ電圧ＶｄａｔａはＶ（ｉ）からＶｒｅｆに切り替えられる。
【００６５】
データ線の電圧変化に伴って、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位が変化し、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓは、ＶｔｈよりＶ（ｉ）−Ｖｒｅｆだけ大きな電圧になる。こうして、駆動トランジスタＴｒ２は、閾値電圧のばらつきやその経時変化に関係しない、データ電圧Ｖ（ｉ）により決められる電流を生成するように設定される。
【００６６】
このように、基準電圧セット期間（Ｃ）は、容量Ｃ１の両端電圧が一定のまま一端の電位がデータ電圧Ｖ（ｉ）から基準電圧Ｖｒｅｆに切り替わることにより、データ電圧Ｖ（ｉ）を駆動トランジスタＴｒ２のゲートに伝達する期間である。容量Ｃ２の両端にかかる電圧はＶＣＣ−Ｖｒｅｆとなり、容量Ｃ２はこれ以降、この電圧を保持する。
【００６７】
（Ｄ）発光保持期間
以上の（Ａ）−（Ｃ）でデータ電圧がプログラミングされた後、発光保持期間（Ｄ１）でＰ１（ｉ）はＬレベルにセットされ、第１のトランジスタＴｒ１がオフになる。これにより、画素とデータ線が切断され、その後データ線が変動しても駆動トランジスタＴｒ２のゲート電圧は変動しない。Ｐ３（ｉ）はＨレベルにセットされトランジスタＴｒ４（第２スイッチ）がオンになり、発光が開始される。
この時、第１のトランジスタＴｒ１はオフ状態であるが、実際には微少なリーク電流（Ｉｏｆｆ）が流れている。
【００６８】
図９は一般的なトランジスタ特性のＶｇ−Ｉｄ特性を示したグラフであるが、Ｖｇｓ＝０やＶｇｓ＜０の領域でもＩｄがゼロにはならない。このＩｏｆｆにより、Ｃ１の両端の電位は、時間の経過とともに徐々に変化していく。本実施例ではＶｄａｔａ＞Ｖｒｅｆであり、Ｖｄａｔａ≠Ｖｒｅｆの時に、Ｔｒ１に電流が流れ、図８に示すように容量Ｃ１のデータ線側の電位が上昇していく。同時に、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位（Ｖｇ）も上昇してしまう。そのため、駆動トランジスタＴｒ２のドレイン電流が減少し、発光素子に流れる電流も減少するため、輝度が低下していく。ここで、容量Ｃ２は、容量値が大きいほど容量Ｃ１の電位変化を抑えるように働く。
【００６９】
（Ｅ）基準電圧再セット期間
基準電圧再セット期間（Ｅ）は、発光期間の途中でデータ線の電位を基準電圧にし、第１のトランジスタＴｒ１を導通させてデータ線の基準電圧を容量Ｃ２の一端に伝達する期間である。１回だけ基準電圧の再セットを行うときは、１フレーム期間のほぼ真ん中にそのための期間を設け、それによって分けられる２つの発光保持期間（Ｄ１とＤ２）の長さが概ね同じになるように設定する。
【００７０】
基準電圧再セット期間は（Ａ）−（Ｃ）の期間と別に設ける必要はない。ｉ行目の基準電圧再セット期間（Ｅ）のタイミングを他の行（ｊ行目）の１回めの副選択期間（Ｃ）と合わせることで、効率的に基準電圧の再セットを行う事ができる。
【００７１】
基準電圧再セット期間（Ｅ）では、Ｐ１（ｉ）はＨレベルにセットされ、第１のトランジスタＴｒ１がオンになる。これにより、画素とデータ線が再度接続される。再セット期間（Ｅ）は他の行（ｊ行目）の再セット期間（Ｃ）でもあるので、データ線は基準電圧Ｖｒｅｆになっている。このため、容量Ｃ１の第１のトランジスタＴｒ１側の端子は、発光保持期間（Ｄ１）中に漏れ電流により変化していた電圧から、基準電圧Ｖｒｅｆに設定しなおされる。その結果、容量Ｃ１を通して駆動トランジスタＴｒ２のゲート電位（Ｖｇ）も再度、（Ｃ）基準電圧セット期間に設定した電圧に戻る。減少していた駆動トランジスタＴｒ２のドレイン電流も元に戻るので、低下していた発光素子の輝度を元に戻すことができる。
【００７２】
本実施例では、オートゼロ＆サンプリング期間（Ｂ）が電流生成回路１０をリセットするリセット期間（図２のＴＲ）である。この期間のＰ１（ｉ）が主選択信号、Ｐ２（ｉ）がリセット信号に相当する。
【００７３】
また、１回目の副選択信号印加期間（図２のＴＳ）に相当するのは、Ｐ２（ｉ）がＬレベルで、かつＰ１（ｉ）がＨレベル、データ線に基準電圧Ｖｒｅｆが印加される基準電圧セット期間（Ｃ）である。その次に再びＰ１（ｉ）がＨレベルになる基準電圧再セット期間（Ｅ）がリフレッシュ期間（図２のＴＴ）である。
【００７４】
データ線にデータ電圧Ｖ（ｉ）ではなく基準電圧Ｖｒｅｆを与えることによってリフレッシュを行うので、いったん書き込んだデータ電圧Ｖ（ｉ）をリフレッシュのために再度データ線に供給する必要はない。また、複数行の走査線に同時に副選択信号を与えて一斉にリフレッシュを行うこともできる。
【００７５】
第３のトランジスタＴｒ３の漏れ電流などにより容量Ｃ１の電荷が変化していた場合は、データ線から基準電圧Ｖｒｅｆを与えても、駆動トランジスタＴｒ２のゲート電位は回復しない。駆動トランジスタＴｒ２のゲート電位は、容量Ｃ１が小さいほど容易に変動する。容量Ｃ１の容量値は第３のトランジスタＴｒ３の漏れ電流による１フレーム期間内の電圧変化が無視できる程度に大きくすることが好ましい。逆に、容量Ｃ２は小さくてもよく、第１のトランジスタＴｒ１の寄生容量をＣ２として用いてもよい。
【００７６】
本実施例では、基準電圧再セット期間（Ｅ）は１フレーム内に１回の設定の例を説明したが、複数回設定することも可能である。そのタイミングはデータ線電圧がＶｒｅｆになっているときであればいつでも可能である。また、基準電圧再セット期間（Ｅ）を複数回設ける場合、発光保持期間を等分に分割するタイミングで設けることで、本発明の効果が最もよく得ることができる。
【００７７】
本実施例によれば、トランジスタのオフリークにより容量Ｃ１のデータ線側電位が変化しても、基準電圧再セット期間に基準電圧Ｖｒｅｆに戻すことで、輝度の変化を抑えることが可能となる。その結果、容量Ｃ２の値を小さく設計することが可能となり、画素回路の微細化、高精細化や、回路パターンレイアウト自由度を向上させることが可能となる。
【００７８】
図１０は、図６の駆動トランジスタＴｒ２をＮチャネル型トランジスタにしたものである。駆動トランジスタＴｒ２のゲート―ドレイン間に配置されていた第３のトランジスタＴｒ３の接続位置も変え、第４のトランジスタＴｒ４が駆動トランジスタＴｒ２と電源線の間に配置された構成となっている。また、容量Ｃ２の第２電極はＶＣＣではなくＧＮＤに接続されている。他の構成は全く同じである。図７のような画素回路にも本発明を適用することができる。
【実施例２】
【００７９】
図１１は本発明の第２の実施例の画素回路、図１２はそれに与える各信号のタイミングチャートである。
【００８０】
本実施例の画素回路は、図６に示した実施例１の画素回路１１に対して、発光期間制御スイッチとなる第４のトランジスタＴｒ４をＰチャネル型にし、第１の制御信号線ＳＥＬから第１のトランジスタＴｒ１と第４のトランジスタＴｒ４に共通のゲート信号を与えるようにしたものである。発光期間制御のための第３の制御信号線（ＩＬＭ）は不要となる。
【００８１】
図１２のタイミングチャートは、プリチャージ期間（Ａ）でＰ１（ｉ）をＬレベルにし、Ｐ２（ｉ）のみをＨレベルにした点が図８と異なる。第３のトランジスタＴｒ３と第４のトランジスタＴｒ４がオンとなることで、駆動トランジスタＴｒ２がダイオード接続されプリチャージが行われる。
【００８２】
オートゼロ＆サンプリング期間（Ｂ）でＰ１（ｉ）とＰ２（ｉ）の両方をＨレベルにすると、第１のトランジスタＴｒ１と第３のトランジスタＴｒ３がオン、第４のトランジスタＴｒ４がオフになる。この結果、第１のトランジスタＴｒ１のソースにデータ線８の電圧Ｖｄａｔａ＝Ｖ（ｉ）がセットされ、駆動トランジスタＴｒ２のゲートがＶｃｃ−Ｖｔｈにリセットされる。
【００８３】
基準電圧セット期間（Ｃ）で、Ｐ１（ｉ）はＨレベルのままＰ２（ｉ）をＬレベルにすることにより、第１のトランジスタＴｒ１はオン，第３のトランジスタＴｒ３と第４のトランジスタＴｒ４はオフになる。データ線８は基準電圧Ｖｒｅｆになり、この電圧が容量Ｃ１，Ｃ２に取り込まれ、それによって駆動トランジスタＴｒ２のゲートにデータ電圧Ｖ（ｉ）が設定される。
【００８４】
発光保持期間（Ｄ１、Ｄ２）ではＰ１（ｉ）をＬレベルに戻して第１のトランジスタＴｒ１をオフ、第４のトランジスタＴｒ４をオンにする。これにより駆動トランジスタＴｒ２で生成された電流が発光素子ＥＬに流れる。
【００８５】
基準電圧再セット期間（Ｅ）では、Ｐ１（ｉ）のみをＨレベルにし、Ｐ２（ｉ）はＬレベルのままにする。第１のトランジスタＴｒ１がオン、第４のトランジスタＴｒ４がオフになる。容量Ｃ２の電圧が基準電圧Ｖｒｅｆに回復し、駆動トランジスタＴｒ２のゲート電圧も元に戻る。基準電圧再セット期間中、発光素子への電流供給は停止するが、終了後の発光保持期間（Ｄ２）にはもとの電流が流れるので輝度に変化はない。
【００８６】
本実施例においても、Ｐ１とＰ２がともにＨレベルになって第１のトランジスタＴｒ１と第３のトランジスタＴｒ３がオンとなるオートゼロ＆サンプリング期間（Ｂ）が電流生成回路１０をリセットするリセット期間（図２のＴＲ）である。この期間のＰ１が主選択信号、Ｐ２がリセット信号に相当する。
Ｐ１信号線がオンのままＰ２信号線がオフになり、データ線に基準電圧が印加される基準電圧セット期間（Ｃ）が、１回目の副選択信号印加期間（図２のＴＳ）、基準電圧再セット期間（Ｅ）がリフレッシュ期間ＴＴである。
【実施例３】
【００８７】
図１３は、本発明の表示装置を組み込んだデジタルスチルカメラシステム５０のブロック図である。撮影部５１で撮影した映像又はメモリ５４に記録された映像を、映像信号処理回路５２で信号処理し、表示パネル５３で見ることができる。ＣＰＵ５５では、操作部５６からの入力によって、撮影部５１、メモリ５４、映像信号処理回路５２などを制御して、状況に適した撮影、記録、再生、表示を行う。
【符号の説明】
【００８８】
１ 画素
３ 行駆動回路
４ 列駆動回路
８ データ線
９ 電源線
１０ 電流生成回路
１１ 画素回路
ＥＬ 発光素子
ＳＥＬ 走査線
ＲＥＳ リセット線
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｔｒ１ （第１の）トランジスタ
【特許請求の範囲】
【請求項１】
行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、
前記画素回路は、
信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、
ゲートが前記走査線に接続され、第１電流端子が前記データ線に接続された第１のトランジスタと、
前記第１のトランジスタの第２電流端子と前記電流生成回路の前記信号入力端の間に接続された第１の容量と、
前記第１のトランジスタの前記第２電流端子と固定電位の間に接続された第２の容量と、
を含んでおり、
前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記データ電圧を保持させ、
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記トランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記基準電圧を保持させることを特徴とする表示装置。
【請求項２】
前記リセット線へのリセット信号の印加が終了した直後に、前記列駆動回路が前記データ線に前記基準電圧を印加し、前記行駆動回路が前記走査線に１回目の前記副選択信号を印加することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、前記走査線に前記副選択信号が等時間間隔で印加されることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記列駆動回路が前記データ線に前記基準電圧を印加しているすべての期間に、前記行駆動回路が前記走査線に前記副選択信号を印加することを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記列駆動回路は、前記データ線に、前記画素回路ごとの前記データ電圧と前記基準電圧を交互に印加することを特徴とする請求項１ないし４のいずれか１項に記載の表示装置。
【請求項６】
前記電流生成回路が、前記電源に対して前記発光素子と直列に接続される第２のトランジスタと、前記第２のトランジスタのゲートとドレインを接続する第１スイッチと、前記第２のトランジスタと前記発光素子とを接続する第２スイッチとを有し、前記第２のトランジスタのゲートが前記信号入力端であることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
前記リセット信号が前記第１スイッチをオン、前記第２スイッチをオフにする信号であることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第２の容量は前記第１の容量よりも小さいことを特徴とする請求項１ないし７のいずれか１項に記載の表示装置。
【請求項１】
行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、
前記画素回路は、
信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、
ゲートが前記走査線に接続され、第１電流端子が前記データ線に接続された第１のトランジスタと、
前記第１のトランジスタの第２電流端子と前記電流生成回路の前記信号入力端の間に接続された第１の容量と、
前記第１のトランジスタの前記第２電流端子と固定電位の間に接続された第２の容量と、
を含んでおり、
前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第１のトランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記データ電圧を保持させ、
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記トランジスタを導通させて、前記第１と第２の容量の前記第１のトランジスタの前記第２電流端子に接続された端子に前記基準電圧を保持させることを特徴とする表示装置。
【請求項２】
前記リセット線へのリセット信号の印加が終了した直後に、前記列駆動回路が前記データ線に前記基準電圧を印加し、前記行駆動回路が前記走査線に１回目の前記副選択信号を印加することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記走査線の１つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、前記走査線に前記副選択信号が等時間間隔で印加されることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記列駆動回路が前記データ線に前記基準電圧を印加しているすべての期間に、前記行駆動回路が前記走査線に前記副選択信号を印加することを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記列駆動回路は、前記データ線に、前記画素回路ごとの前記データ電圧と前記基準電圧を交互に印加することを特徴とする請求項１ないし４のいずれか１項に記載の表示装置。
【請求項６】
前記電流生成回路が、前記電源に対して前記発光素子と直列に接続される第２のトランジスタと、前記第２のトランジスタのゲートとドレインを接続する第１スイッチと、前記第２のトランジスタと前記発光素子とを接続する第２スイッチとを有し、前記第２のトランジスタのゲートが前記信号入力端であることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
前記リセット信号が前記第１スイッチをオン、前記第２スイッチをオフにする信号であることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第２の容量は前記第１の容量よりも小さいことを特徴とする請求項１ないし７のいずれか１項に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−９２６８１（Ｐ２０１３−９２６８１Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５１３５（Ｐ２０１１−２３５１３５）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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