通信試験回路及び電子機器、受信回路、送信回路、半導体集積回路、ウェハ
【課題】低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能な通信試験回路を提供する。
【解決手段】本発明の通信試験回路１００は、変調クロック信号１２を生成する周波数拡散クロック生成回路６と、疑似ランダムパタン生成回路７と、変調クロック信号１２で疑似ランダムパタンを変調し、送信信号１１を生成する信号生成部４と、を備える送信部１と、送信信号１１から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路８と、再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号１５を出力する検出回路１０と、を備える受信部２と、受信部２から入力されるエラー情報を示す信号１５からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部３と、を備える。
【解決手段】本発明の通信試験回路１００は、変調クロック信号１２を生成する周波数拡散クロック生成回路６と、疑似ランダムパタン生成回路７と、変調クロック信号１２で疑似ランダムパタンを変調し、送信信号１１を生成する信号生成部４と、を備える送信部１と、送信信号１１から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路８と、再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号１５を出力する検出回路１０と、を備える受信部２と、受信部２から入力されるエラー情報を示す信号１５からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部３と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信試験回路及び電子機器、受信回路、送信回路、半導体集積回路、ウェハに関する。
【背景技術】
【０００２】
コンシューマエレクトロニクス、特にフルハイビジョンのような大容量動画像データを扱うディジタルＡＶ機器においては、同一基板内のＬＳＩ（Large Scale Integration）間、異なる基板間のＬＳＩ間及び機器間等において、低速パラレル通信方式から高速シリアル通信方式への移行が加速している。
【０００３】
大量生産を行う本領域では、高品質と低コストの両立が重要であり、高速シリアル通信分野に関しても市場に不良を流出させない仕組みを低コストで実現することが求められている。
【０００４】
関連する技術として、以下の方法が一般的に行われている。
方法１：送信側試験方法としては、オシロスコープを用いた波形測定によりタイミングマージンの定量評価を行っている。
方法２：受信側試験方法としては、ジッタ生成機能付きデータジェネレータによるジッタ耐力測定によりタイミングマージンの定量評価を行っている（特許文献１を参照）。
方法３：送信側回路に疑似ランダムパタン生成回路を搭載し、受信側回路に搭載した疑似ランダムパタン検出回路にてデータ通信エラーの有無を確認することでシリアル通信部分の試験を実施している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２３３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
方法１及び方法２は、タイミングマージンの定量評価は可能であるが、測定に時間がかかるため、製品全数を対象とした出荷試験への適用は困難である。
【０００７】
方法３は、製品全数を対象とした出荷試験への適用は可能である。しかし、方法３は、通信エラーの有り／無しを判断するため、タイミングマージンの有無を定量的に判断することはできない。そのため、方法３は、設計時に設定したタイミングマージンが確保できていない製品を良品として出荷してしまう可能性がある。
【課題を解決するための手段】
【０００８】
本発明の一形態に係る通信試験回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備える。
【０００９】
つまり、当該通信試験回路は、通常送信側デバイスにＥＭＩを低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。そのため、送信部及び受信部は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１０】
本発明の一形態に係る電子機器は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１１】
本発明の一形態に係る半導体集積回路は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１２】
本発明の一形態に係る受信回路は、疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備え、前記エラー情報を示す信号の出力端子を有する。これにより、例えば受信回路の電源及びグランドと、当該受信回路に電気的に接続される送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００１３】
本発明の一形態に係る半導体集積回路は、上述の受信回路を備える。これにより、当該半導体集積回路に搭載された受信回路を、他の半導体集積回路や試験ボード、テスタに搭載された送信回路に電気的に接続することができる。
【００１４】
本発明の一形態に係る送信回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備え、前記エラー情報を示す信号の入力端子を有する。これにより、例えば送信回路に電気的に接続される受信回路の電源及びグランドと、当該送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００１５】
本発明の一形態に係る半導体集積回路は、上述の送信回路を備える。これにより、当該半導体集積回路に搭載された送信回路を、他の半導体集積回路や試験ボード、テスタに搭載された受信回路に電気的に接続することができる。
【００１６】
本発明の一形態に係るウェハは、上述の受信回路と送信回路とが隣接するチップに形成される。これにより、隣接するチップ間で簡単に試験を実施することができる。
【発明の効果】
【００１７】
本発明によれば、低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係る通信試験回路を備える電子機器の構成を示すブロック図である。
【図２】クロックアンドデータリカバリー回路の構成を示すブロック図である。
【図３】制御部の構成を示すブロック図である。
【図４】蓄積部の構成を示すブロック図である。
【図５】クロックアンドデータリカバリー回路の振る舞いを説明する図である。
【図６】クロックアンドデータリカバリー回路における周波数変調と位相差との関係を示す図である。
【図７】通信試験回路における位相差の振る舞いと、無効信号の動作を説明する図である。
【図８】周波数変調設定切り替え時における無効信号の動作を説明する図である。
【図９】本発明の実施形態３に係る通信試験回路を備える電子機器の構成を示すブロック図である。
【図１０】本発明の実施形態４に係る受信回路及び送信回路の構成を示すブロック図である。
【図１１】本発明の実施形態４に係る受信回路と送信回路とを隣接するチップに搭載したウェハを概略的に示す図である。
【発明を実施するための形態】
【００１９】
本発明に係る通信試験回路及び電子機器の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２０】
この通信試験回路及び電子機器は、通常送信側デバイスにＥＭＩ（Electro Magnetic Interference）を低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのＣＤＲ（クロックアンドデータリカバリー）回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。これにより、通信試験回路及び電子機器は、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することを可能にする。
【００２１】
＜実施形態１＞
図１に、本実施形態の通信試験回路の構成を示す。
本実施形態の通信試験回路１００は、図１に示すように、例えば高速シリアル通信インターフェースを搭載する電子機器１０００に備えられる。当該通信試験回路１００は、送信部１、受信部２、制御部３を備える。
【００２２】
送信部１は、周波数拡散クロック生成回路（ＳＳＣＧ：Spread Spectrum Clock Generator）６、疑似ランダムパタン生成回路（ＰＲＢＳ Ｇｅｎ）７、シリアライザー（信号生成部）４、出力回路５を備える。
【００２３】
周波数拡散クロック生成回路６には、例えば電子機器１０００に搭載されたクロック源等から基準クロック信号３６が入力される。周波数拡散クロック生成回路６には、変調度設定信号１３及び変調周波数設定信号１４が制御部３から入力される。周波数拡散クロック生成回路６は、変調度設定信号１３及び変調周波数設定信号１４に基づいて、基準クロック信号３６を変調する。周波数拡散クロック生成回路６は、変調されたクロック信号（変調クロック信号）１２をシリアライザー４に出力する。つまり、周波数拡散クロック生成回路６は、制御部３から入力される変調度設定信号１３及び変調周波数設定信号１４に基づいて、基準クロック信号３６の変調度及び変調周波数を可変に設定することができる構成とされている。
疑似ランダムパタン生成回路７は、疑似ランダムパタンを生成し、シリアライザー４に出力する。
【００２４】
シリアライザー４には、変調されたクロック信号１２が周波数拡散クロック生成回路６から入力される。さらにシリアライザー４には、疑似ランダムパタンが疑似ランダムパタン生成回路７から入力される。シリアライザー４は、疑似ランダムパタンをシリアルデータに変換し、当該シリアルデータをクロック信号１２により変調したデータ（送信信号）１１として出力回路５に出力する。
出力回路５には、変調されたデータ１１がシリアライザー４から入力される。出力回路５は、変調されたデータ１１を受信部２に送信する。
【００２５】
受信部２は、入力回路９、クロックアンドデータリカバリー回路（ＣＤＲ）８、疑似ランダムパタン検出回路（ＰＲＢＳ Ｄｅｔ）１０を備える。
入力回路９には、送信部１の出力回路５から変調されたデータ１１を受信する。入力回路９は、変調されたデータ１１をクロックアンドデータリカバリー回路８に出力する。
【００２６】
クロックアンドデータリカバリー回路８には、変調されたデータ１１が入力回路９から入力される。クロックアンドデータリカバリー回路８は、変調されたデータ１１からクロック信号を抽出し、疑似ランダムパタンを再生する。すなわち、クロックアンドデータリカバリー回路８は、図２に示すように、ＰＬＬ（Phase Locked Loop）回路２１、データリタイミングＦＦ（Flip-Flop）２０を備える。
【００２７】
ＰＬＬ回路２１は、変調されたデータ１１からクロック信号２２を抽出し、抽出したクロック信号２２をデータリタイミングＦＦ２０に出力する。データリタイミングＦＦ２０には、抽出されたクロック信号２２がＰＬＬ回路２１から入力される。データリタイミングＦＦ２０は、抽出されたクロック信号２２に基づいて、シリアルデータになった疑似ランダムパタン（変調されたデータ１１）を再生し、再生した疑似ランダムパタンを疑似ランダムパタン検出回路１０に出力する。
【００２８】
疑似ランダムパタン検出回路１０には、再生された疑似ランダムパタンがクロックアンドデータリカバリー回路８から入力される。一方、疑似ランダムパタン検出回路１０は、シードの情報に基づいて、予め設定された疑似ランダムパタンを生成する。疑似ランダムパタン検出回路１０は、入力された疑似ランダムパタンと、自身が生成した疑似ランダムパタンと、を比較（照合）し、エラーが生じているか否かを判定する。疑似ランダムパタン検出回路１０は、判定結果であるエラー情報を示す信号１５を制御部３に出力する。例えば、当該信号１５がＨｉｇｈであればエラーであって、Ｌｏｗであればエラーなしを示す。
【００２９】
制御部３は、図３に示すように、クロック源３３、蓄積部３２、判定部３１、変調設定部３０を備える。クロック源３３は、基準クロック信号３６を生成する。クロック源３３は、生成した基準クロック信号３６を判定部３１及び蓄積部３２に出力する。
【００３０】
蓄積部３２には、基準クロック信号３６がクロック源３３から入力される。さらに蓄積部３２には、エラー情報を示す信号１５が送信部２の疑似ランダムパタン検出回路１０から入力される。また、蓄積部３２には、変調設定部３０が生成した変調度設定信号１３及び変調周波数設定信号１４が入力される。蓄積部３２は、基準クロック信号３６及び変調周波数設定信号１４に基づいて、設定された期間、エラー情報を示す信号１５からエラーの数をカウントする。蓄積部３２は、設定された期間中にカウントしたエラーの数を示す信号３５を判定部３１に出力する。
【００３１】
すなわち、蓄積部３２は、図４に示すように、エラーカウンター４０、タイマー４１、保持部４２を備える。エラーカウンター４０には、エラー情報を示す信号１５が送信部２の疑似ランダムパタン検出回路１０から入力される。さらにエラーカウンター４０には、カウント期間信号４４、無効信号４５、クリア信号４６がタイマー４１から入力される。また、エラーカウンター４０には、基準クロック信号３６がクロック源３３から入力される。
【００３２】
エラーカウンター４０は、基準クロック信号３６に基づいて、エラー情報を示す信号１５からエラーの数を、クリア信号４６の解除後、カウント期間信号４４が示す期間（但し、詳細は後述するが、無効信号４５が発出されている期間は除外する。）中、カウントする。そして、エラーカウンター４０は、この所定の期間中のエラーのカウント数を示すエラーカウント信号４３を保持部４２に出力する。
【００３３】
タイマー４１には、基準クロック信号３６がクロック源３３から入力される。さらにタイマー４１には、エラー情報を示す信号１５が疑似ランダムパタン検出回路１０から入力される。また、タイマー４１には、変調度設定信号１３及び変調周波数設定信号１４が変調設定部３０から入力される。ちなみに、タイマー４１では、エラー情報を示す信号１５にエラーが検出された場合には、図７中の（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）に示す変調されたデータの変調の傾きが変化した点を、このエラーが検出された時間に合わせるため、カウント数を補正する機能を有する。なお、このカウント数の補正動作は、Ｎ回連続して等しいカウント値に検出された場合に実施する保護機能を有するものとする。ここで、Ｎは１以上の自然数である。これは、変調度設定信号１３及び変調周波数設定信号１４だけからでは、変調の傾きが変化する点を特定することが困難なためである。
【００３４】
タイマー４１は、変調度設定信号１３、変調周波数設定信号１４及び基準クロック信号３６のカウント数に基づいて、カウント期間信号４４、無効信号４５、クリア信号４６を生成する。タイマー４１は、生成したカウント期間信号４４をエラーカウンター４０及び保持部４２に出力する。タイマー４１は、無効信号４５及びクリア信号４６をエラーカウンター４０に出力する。ここで、無効信号４５は、詳細は後述するが、カウント期間中において、エラーのカウント数を無効とする指令信号である。クリア信号４６は、エラーのカウント数をリセットする指令信号である。
【００３５】
保持部４２には、エラーカウント信号４３がエラーカウンター４０から入力される。さらに保持部４２には、カウント期間信号４４がタイマー４１から入力される。保持部４２は、エラーカウント信号４３が示すエラーのカウント数を保持する。そして、保持部４２は、当該エラーのカウント数を示す信号３５を判定部３１に出力する。保持部４２は、カウント期間信号４４に基づいて、カウント期間が経過後する毎に、エラーカウント信号４３が示すエラーのカウント数を更新する。
【００３６】
判定部３１には、エラーのカウント数を示す信号３５が保持部４２から入力される。さらに判定部３１には、変調度設定信号１３及び変調周波数設定信号１４が変調設定部３０から入力される。また、判定部３１には、基準クロック信号３６がクロック源３３から入力される。判定部３１は、当該変調度設定信号１３及び当該変調周波数設定信号１４に基づく基準クロック信号３６の変調設定でのエラーのカウント数と、予め設定されている当該基準クロック信号３６の変調設定でのエラー許容数と、を比較する。すなわち、判定部３１は、基準クロック信号３６及び変調周波数設定信号１４に基づいて判定同期を認識し、判定同期毎に、上述のように比較を行い、エラーのカウント数が、予め設定されているエラー許容数を超えている場合にはＦａｉｌを、超えていない場合はＰａｓｓを判定情報を示す信号１６として、例えば電子機器１０００に搭載される制御装置に出力する。それと共に、判定部３１は、基準クロック信号３６の今回の変調設定を司る変調度設定信号１３及び変調周波数設定信号１４を、次の変調設定の変調度設定信号１３及び変調周波数設定信号１４に変更する設定変更信号３４を変調設定部３０に出力する。
【００３７】
変調設定部３０には、設定変更信号３４が判定部３１から入力される。変調設定部３０は、設定変更信号３４に基づいて、次回の基準クロック信号３６の変調設定を司る変調度設定信号１３及び変調周波数設定信号１４を生成する。そして、変調設定部３０は、生成した変調度設定信号１３及び変調周波数設定信号１４を受信部２の周波数拡散クロック生成回路６及び制御部３の判定部３１、蓄積部３２に出力する。
【００３８】
このような構成の通信試験回路は、例えば図５に示すように、変調されたデータ１１の送受信の動作を実行する。
送信部１から出力されるシリアルデータ１１は、周波数拡散クロック生成回路６により、クロック信号の中心周波数foに対し、±Δf だけ周波数が拡散される。図５は、クロック信号の変調プロファイルが三角波の場合を示している。
【００３９】
ここで、クロック信号の変調の周期を tss とすると、クロック信号の変調周波数及び変調度は以下のように定義できる。
変調周波数 ＝ １／tss ＝ fss と定義
変調度 ＝ Δf／fo ＝ Dss と定義
【００４０】
周波数拡散クロック生成回路６は、制御部３からの変調周波数設定信号１４に基づいてクロック信号の変調周波数を変更することができ、さらに変調度設定信号１３に基づいてクロック信号の変調度を変更することができる。
【００４１】
受信部２のクロックアンドデータリカバリー回路８では、上述のように変調されたデータ１１を受信した場合には、ＰＬＬ回路２１での追従の遅れ（トラッキングスキュー）が発生し、変調されたデータ１１と抽出されたクロック信号２２との間の位相差に変動が起こる。
【００４２】
この様子について、位相差をφとし図５に示す。
φ＝０ は、クロック信号の周波数変調が無い場合の平均位相である。変調されたデータ１１の周波数の増加及び減少に伴い、−Δφ 又は＋Δφ の位相差が発生する。
ここで、位相差Δφ と、変調周波数fss 及び 変調度Dss の関係を以下に示す。
|Δφ| ∝ fss × Dss
【００４３】
つまり、位相差Δφの絶対値は、変調周波数fss と 変調度Dss の積に比例する。そのため、変調周波数fss と 変調度Dss との積を大きくすることで、受信部２のクロックアンドデータリカバリー回路８での位相差Δφ を、任意に増加させることが可能となる。このときの疑似ランダムパタン検出回路１０からのエラー情報を示す信号１５を観測することで、送受信でのタイミングマージンの定量化が可能となる。つまり、基準クロック信号の周波数を増加又は減少させた際に生じるエラーのカウント数が、エラー許容数より少ない周波数領域がタイミングマージンであると、判断することができる。
【００４４】
図６に、通常時に対し、出荷試験時の周波数拡散クロック生成回路６の変調設定が、変調周波数を２倍、変調度を２倍にした場合の通信試験回路１００の動作を示す。位相差Δφは、出荷試験時には通常時の４倍発生させることが可能となる。
【００４５】
仮に、この設定にて受信部２でのエラーが発生しはじめるとすると、図６中の矢印で示した位相差が通常時に確保できているタイミングマージンということになる。
【００４６】
ところが、実際のＰＬＬ回路２１では、図７中の（ａ）〜（ｅ）点のように、変調の傾きが変化した後に、発生するトラッキングスキューが一時的に増大し、不要なエラーが発生してしまう場合がある。
これにより、タイミングマージンを定量的に判断することが困難になる。
【００４７】
本現象に対処するため、蓄積部３２のタイマー４１は、エラー情報を示す信号１５と、変調周波数設定信号１４とより、基準クロック信号の周波数変調の傾きが変化する点、即ち変調度のピークとボトムで発生する不要なエラーをエラーカウンター４０での累積処理の対象外とするための無効信号４５を生成する。この様子を図７に示す。
【００４８】
タイマー４１から無効信号４５が出力されている期間、エラーカウンター４０は、エラー情報が示す信号１５からカウントしたエラー数を、カウント数から対象外にする処理を行う。また、この無効信号４５は、変調度設定信号１３及び変調周波数設定信号１４が変更された後においても一定期間出力される。これは、基準クロック信号の変調設定が変更されると、送信部１の周波数拡散クロック生成回路６の引き込み動作に時間が必要なためと、受信部２のクロックアンドデータリカバリー回路８での引き込み動作に時間が必要なためである。この様子を図８に示す。
【００４９】
このような通信試験回路及び電子機器は、通常送信側デバイスにＥＭＩを低減する目的で標準的に搭載されている周波数拡散クロック生成回路６の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路８がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。つまり、送信部１及び受信部２は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００５０】
特に、当該通信試験回路を備える電子機器は、電子機器の電源投入時に、制御部３に自己故障開始信号を入力する構成とすることが好ましい。これにより、電子機器の電源投入時に、当該通信試験回路１００を用いて簡単に自己故障診断試験を実施することができる。
【００５１】
＜実施形態２＞
実施形態１の通信試験回路１００は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、無効信号４５を生成し、対応しているが、この限りでない。すなわち、エラーカウンター４０は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、クロック信号の変調度と変調周波数との積に比例した値に基づいて推測されるエラーの回数を、カウント数から減算処理する構成でも良い。
【００５２】
＜実施形態３＞
また、図９に示す通信試験回路１０１のように、実使用条件に近づけるために、出力回路５から出力される変調されたデータ１１を一旦通信試験回路１０１から外部に出力し、当該変調されたデータ１１を外部から通信試験回路１０１に入力する構成とすることもできる。
【００５３】
すなわち、本実施形態の通信試験回路１０１は、実施形態１の通信試験回路１００と略同様の構成とされているが、出力端子５１、入力端子５２、セレクタ５３を備える。出力端子５１からは、送信部１の出力回路５から出力される変調されたデータ１１が外部に出力される。入力端子５２からは、外部に出力された当該変調されたデータ１１が入力される。この出力端子５１と入力端子５２とは、同軸ケーブルや配線基板等の伝送線路により電気的に接続される。
【００５４】
セレクタ５３は、送信部１と受信部２との間に設けられている。セレクタ５３は、外部からのモード切替信号又は制御部３からのモード切替信号等に基づいて、送信部１の出力回路５から出力される変調されたデータ１１、又は外部に一旦出力され、入力端子５２から入力される変調されたデータ１１を選択し、選択したデータを受信部２の入力回路９に出力する。
【００５５】
このように送信部１の出力回路５から出力される変調されたデータ１１を、一旦通信試験回路１０１から外部に出力し、伝送線路を介して、当該変調されたデータ１１を外部から通信試験回路１０１に入力することで、試験条件を実使用条件に近づけることができる。そのため、通信試験回路１０１は、試験精度を向上させることができる。
【００５６】
一方、通信試験回路１０１内で試験を完結させたい場合は、送信部１の出力回路５から出力される変調されたデータ１１をセレクタ５３によって選択すると良い。このように、通信試験回路１０１は、試験実施者が適宜に試験条件を選択することができる。
【００５７】
＜実施形態４＞
また、上記の実施形態では、送信部１、受信部２、制御部３で通信試験回路を構成し、例えば同一のチップに搭載されるが、図１０に示すように、受信回路６０と、送信回路７０とに分けた構成でも良い。
【００５８】
受信回路６０は、上述の受信部２を備える。そして、受信回路６０は、送信回路７０の出力回路５から出力される変調されたデータ１１の入力端子６１、疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５の出力端子６２を備える。つまり、受信回路６０には、入力端子６１を介して送信回路７０の出力回路５から出力される変調されたデータ１１が入力される。また、受信回路６０は、出力端子６２を介してエラー情報を示す信号１５を送信回路７０に出力する。
【００５９】
送信回路７０は、上述の送信部１、制御部３を備える。そして、送信回路７０は、受信回路６０の疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５の入力端子７１、出力回路５から出力される変調されたデータ１１の出力端子７２を備える。つまり、送信回路７０には、入力端子７１を介して受信回路６０の疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５が入力される。また、送信回路７０は、出力端子７２を介して変調されたデータ１１を受信回路６０に出力する。
【００６０】
このように受信回路６０と送信回路７０とを分けることで、受信回路６０の電源及びグランドと、送信回路７０の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００６１】
ここで、受信回路６０が半導体集積回路に搭載される場合、送信回路７０は他の半導体集積回路や試験ボード、テスタに搭載される。一方、受信回路６０が試験ボード、テスタに搭載される場合、送信回路７０は半導体集積回路に搭載される。
【００６２】
このとき、図１１に示すように、同一のウェハにおいて隣接するチップに受信回路６０と送信回路７０とをそれぞれ搭載することができる。これにより、隣接するチップ間で簡単に試験を実施することができる。
【００６３】
なお、本実施形態では、送信回路７０が制御部３を備えているが、受信回路６０が制御部３を備えた構成でも略同様に実施できる。
【００６４】
なお、本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６５】
１ 送信部
２ 受信部
３ 制御部
４ シリアライザー
５ 出力回路
６ 周波数拡散クロック生成回路
７ 疑似ランダムパタン生成回路
８ クロックアンドデータリカバリー回路
９ 入力回路
１０ 疑似ランダムパタン検出回路
１１ 変調されたデータを示す信号
１２ 変調されたクロック信号
１３ 変調度設定信号
１４ 変調周波数設定信号
１５ エラー情報を示す信号
１６ 判定情報を示す信号
２０ データリタイミングＦＦ
２１ ＰＬＬ回路
２２ 変調されたクロック信号
３０ 変調設定部、３１ 判定部、３２ 蓄積部、３３ クロック源
３４ 設定変更信号
３５ エラー数を示す信号
３６ 基準クロック信号
４０ エラーカウンター
４１ タイマー
４２ 保持部
４３ エラーカウント信号
４４ カウント期間信号
４５ 無効信号
４６ クリア信号
５１ 出力端子
５２ 入力端子
５３ セレクタ
６０ 受信回路
６１ 入力端子
６２ 出力端子
７０ 送信回路
７１ 入力端子
７２ 出力端子
１００、１０１ 通信試験回路
１０００ 電子機器
【技術分野】
【０００１】
本発明は、通信試験回路及び電子機器、受信回路、送信回路、半導体集積回路、ウェハに関する。
【背景技術】
【０００２】
コンシューマエレクトロニクス、特にフルハイビジョンのような大容量動画像データを扱うディジタルＡＶ機器においては、同一基板内のＬＳＩ（Large Scale Integration）間、異なる基板間のＬＳＩ間及び機器間等において、低速パラレル通信方式から高速シリアル通信方式への移行が加速している。
【０００３】
大量生産を行う本領域では、高品質と低コストの両立が重要であり、高速シリアル通信分野に関しても市場に不良を流出させない仕組みを低コストで実現することが求められている。
【０００４】
関連する技術として、以下の方法が一般的に行われている。
方法１：送信側試験方法としては、オシロスコープを用いた波形測定によりタイミングマージンの定量評価を行っている。
方法２：受信側試験方法としては、ジッタ生成機能付きデータジェネレータによるジッタ耐力測定によりタイミングマージンの定量評価を行っている（特許文献１を参照）。
方法３：送信側回路に疑似ランダムパタン生成回路を搭載し、受信側回路に搭載した疑似ランダムパタン検出回路にてデータ通信エラーの有無を確認することでシリアル通信部分の試験を実施している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２３３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
方法１及び方法２は、タイミングマージンの定量評価は可能であるが、測定に時間がかかるため、製品全数を対象とした出荷試験への適用は困難である。
【０００７】
方法３は、製品全数を対象とした出荷試験への適用は可能である。しかし、方法３は、通信エラーの有り／無しを判断するため、タイミングマージンの有無を定量的に判断することはできない。そのため、方法３は、設計時に設定したタイミングマージンが確保できていない製品を良品として出荷してしまう可能性がある。
【課題を解決するための手段】
【０００８】
本発明の一形態に係る通信試験回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備える。
【０００９】
つまり、当該通信試験回路は、通常送信側デバイスにＥＭＩを低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。そのため、送信部及び受信部は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１０】
本発明の一形態に係る電子機器は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１１】
本発明の一形態に係る半導体集積回路は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００１２】
本発明の一形態に係る受信回路は、疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備え、前記エラー情報を示す信号の出力端子を有する。これにより、例えば受信回路の電源及びグランドと、当該受信回路に電気的に接続される送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００１３】
本発明の一形態に係る半導体集積回路は、上述の受信回路を備える。これにより、当該半導体集積回路に搭載された受信回路を、他の半導体集積回路や試験ボード、テスタに搭載された送信回路に電気的に接続することができる。
【００１４】
本発明の一形態に係る送信回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備え、前記エラー情報を示す信号の入力端子を有する。これにより、例えば送信回路に電気的に接続される受信回路の電源及びグランドと、当該送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００１５】
本発明の一形態に係る半導体集積回路は、上述の送信回路を備える。これにより、当該半導体集積回路に搭載された送信回路を、他の半導体集積回路や試験ボード、テスタに搭載された受信回路に電気的に接続することができる。
【００１６】
本発明の一形態に係るウェハは、上述の受信回路と送信回路とが隣接するチップに形成される。これにより、隣接するチップ間で簡単に試験を実施することができる。
【発明の効果】
【００１７】
本発明によれば、低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係る通信試験回路を備える電子機器の構成を示すブロック図である。
【図２】クロックアンドデータリカバリー回路の構成を示すブロック図である。
【図３】制御部の構成を示すブロック図である。
【図４】蓄積部の構成を示すブロック図である。
【図５】クロックアンドデータリカバリー回路の振る舞いを説明する図である。
【図６】クロックアンドデータリカバリー回路における周波数変調と位相差との関係を示す図である。
【図７】通信試験回路における位相差の振る舞いと、無効信号の動作を説明する図である。
【図８】周波数変調設定切り替え時における無効信号の動作を説明する図である。
【図９】本発明の実施形態３に係る通信試験回路を備える電子機器の構成を示すブロック図である。
【図１０】本発明の実施形態４に係る受信回路及び送信回路の構成を示すブロック図である。
【図１１】本発明の実施形態４に係る受信回路と送信回路とを隣接するチップに搭載したウェハを概略的に示す図である。
【発明を実施するための形態】
【００１９】
本発明に係る通信試験回路及び電子機器の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２０】
この通信試験回路及び電子機器は、通常送信側デバイスにＥＭＩ（Electro Magnetic Interference）を低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのＣＤＲ（クロックアンドデータリカバリー）回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。これにより、通信試験回路及び電子機器は、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することを可能にする。
【００２１】
＜実施形態１＞
図１に、本実施形態の通信試験回路の構成を示す。
本実施形態の通信試験回路１００は、図１に示すように、例えば高速シリアル通信インターフェースを搭載する電子機器１０００に備えられる。当該通信試験回路１００は、送信部１、受信部２、制御部３を備える。
【００２２】
送信部１は、周波数拡散クロック生成回路（ＳＳＣＧ：Spread Spectrum Clock Generator）６、疑似ランダムパタン生成回路（ＰＲＢＳ Ｇｅｎ）７、シリアライザー（信号生成部）４、出力回路５を備える。
【００２３】
周波数拡散クロック生成回路６には、例えば電子機器１０００に搭載されたクロック源等から基準クロック信号３６が入力される。周波数拡散クロック生成回路６には、変調度設定信号１３及び変調周波数設定信号１４が制御部３から入力される。周波数拡散クロック生成回路６は、変調度設定信号１３及び変調周波数設定信号１４に基づいて、基準クロック信号３６を変調する。周波数拡散クロック生成回路６は、変調されたクロック信号（変調クロック信号）１２をシリアライザー４に出力する。つまり、周波数拡散クロック生成回路６は、制御部３から入力される変調度設定信号１３及び変調周波数設定信号１４に基づいて、基準クロック信号３６の変調度及び変調周波数を可変に設定することができる構成とされている。
疑似ランダムパタン生成回路７は、疑似ランダムパタンを生成し、シリアライザー４に出力する。
【００２４】
シリアライザー４には、変調されたクロック信号１２が周波数拡散クロック生成回路６から入力される。さらにシリアライザー４には、疑似ランダムパタンが疑似ランダムパタン生成回路７から入力される。シリアライザー４は、疑似ランダムパタンをシリアルデータに変換し、当該シリアルデータをクロック信号１２により変調したデータ（送信信号）１１として出力回路５に出力する。
出力回路５には、変調されたデータ１１がシリアライザー４から入力される。出力回路５は、変調されたデータ１１を受信部２に送信する。
【００２５】
受信部２は、入力回路９、クロックアンドデータリカバリー回路（ＣＤＲ）８、疑似ランダムパタン検出回路（ＰＲＢＳ Ｄｅｔ）１０を備える。
入力回路９には、送信部１の出力回路５から変調されたデータ１１を受信する。入力回路９は、変調されたデータ１１をクロックアンドデータリカバリー回路８に出力する。
【００２６】
クロックアンドデータリカバリー回路８には、変調されたデータ１１が入力回路９から入力される。クロックアンドデータリカバリー回路８は、変調されたデータ１１からクロック信号を抽出し、疑似ランダムパタンを再生する。すなわち、クロックアンドデータリカバリー回路８は、図２に示すように、ＰＬＬ（Phase Locked Loop）回路２１、データリタイミングＦＦ（Flip-Flop）２０を備える。
【００２７】
ＰＬＬ回路２１は、変調されたデータ１１からクロック信号２２を抽出し、抽出したクロック信号２２をデータリタイミングＦＦ２０に出力する。データリタイミングＦＦ２０には、抽出されたクロック信号２２がＰＬＬ回路２１から入力される。データリタイミングＦＦ２０は、抽出されたクロック信号２２に基づいて、シリアルデータになった疑似ランダムパタン（変調されたデータ１１）を再生し、再生した疑似ランダムパタンを疑似ランダムパタン検出回路１０に出力する。
【００２８】
疑似ランダムパタン検出回路１０には、再生された疑似ランダムパタンがクロックアンドデータリカバリー回路８から入力される。一方、疑似ランダムパタン検出回路１０は、シードの情報に基づいて、予め設定された疑似ランダムパタンを生成する。疑似ランダムパタン検出回路１０は、入力された疑似ランダムパタンと、自身が生成した疑似ランダムパタンと、を比較（照合）し、エラーが生じているか否かを判定する。疑似ランダムパタン検出回路１０は、判定結果であるエラー情報を示す信号１５を制御部３に出力する。例えば、当該信号１５がＨｉｇｈであればエラーであって、Ｌｏｗであればエラーなしを示す。
【００２９】
制御部３は、図３に示すように、クロック源３３、蓄積部３２、判定部３１、変調設定部３０を備える。クロック源３３は、基準クロック信号３６を生成する。クロック源３３は、生成した基準クロック信号３６を判定部３１及び蓄積部３２に出力する。
【００３０】
蓄積部３２には、基準クロック信号３６がクロック源３３から入力される。さらに蓄積部３２には、エラー情報を示す信号１５が送信部２の疑似ランダムパタン検出回路１０から入力される。また、蓄積部３２には、変調設定部３０が生成した変調度設定信号１３及び変調周波数設定信号１４が入力される。蓄積部３２は、基準クロック信号３６及び変調周波数設定信号１４に基づいて、設定された期間、エラー情報を示す信号１５からエラーの数をカウントする。蓄積部３２は、設定された期間中にカウントしたエラーの数を示す信号３５を判定部３１に出力する。
【００３１】
すなわち、蓄積部３２は、図４に示すように、エラーカウンター４０、タイマー４１、保持部４２を備える。エラーカウンター４０には、エラー情報を示す信号１５が送信部２の疑似ランダムパタン検出回路１０から入力される。さらにエラーカウンター４０には、カウント期間信号４４、無効信号４５、クリア信号４６がタイマー４１から入力される。また、エラーカウンター４０には、基準クロック信号３６がクロック源３３から入力される。
【００３２】
エラーカウンター４０は、基準クロック信号３６に基づいて、エラー情報を示す信号１５からエラーの数を、クリア信号４６の解除後、カウント期間信号４４が示す期間（但し、詳細は後述するが、無効信号４５が発出されている期間は除外する。）中、カウントする。そして、エラーカウンター４０は、この所定の期間中のエラーのカウント数を示すエラーカウント信号４３を保持部４２に出力する。
【００３３】
タイマー４１には、基準クロック信号３６がクロック源３３から入力される。さらにタイマー４１には、エラー情報を示す信号１５が疑似ランダムパタン検出回路１０から入力される。また、タイマー４１には、変調度設定信号１３及び変調周波数設定信号１４が変調設定部３０から入力される。ちなみに、タイマー４１では、エラー情報を示す信号１５にエラーが検出された場合には、図７中の（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）に示す変調されたデータの変調の傾きが変化した点を、このエラーが検出された時間に合わせるため、カウント数を補正する機能を有する。なお、このカウント数の補正動作は、Ｎ回連続して等しいカウント値に検出された場合に実施する保護機能を有するものとする。ここで、Ｎは１以上の自然数である。これは、変調度設定信号１３及び変調周波数設定信号１４だけからでは、変調の傾きが変化する点を特定することが困難なためである。
【００３４】
タイマー４１は、変調度設定信号１３、変調周波数設定信号１４及び基準クロック信号３６のカウント数に基づいて、カウント期間信号４４、無効信号４５、クリア信号４６を生成する。タイマー４１は、生成したカウント期間信号４４をエラーカウンター４０及び保持部４２に出力する。タイマー４１は、無効信号４５及びクリア信号４６をエラーカウンター４０に出力する。ここで、無効信号４５は、詳細は後述するが、カウント期間中において、エラーのカウント数を無効とする指令信号である。クリア信号４６は、エラーのカウント数をリセットする指令信号である。
【００３５】
保持部４２には、エラーカウント信号４３がエラーカウンター４０から入力される。さらに保持部４２には、カウント期間信号４４がタイマー４１から入力される。保持部４２は、エラーカウント信号４３が示すエラーのカウント数を保持する。そして、保持部４２は、当該エラーのカウント数を示す信号３５を判定部３１に出力する。保持部４２は、カウント期間信号４４に基づいて、カウント期間が経過後する毎に、エラーカウント信号４３が示すエラーのカウント数を更新する。
【００３６】
判定部３１には、エラーのカウント数を示す信号３５が保持部４２から入力される。さらに判定部３１には、変調度設定信号１３及び変調周波数設定信号１４が変調設定部３０から入力される。また、判定部３１には、基準クロック信号３６がクロック源３３から入力される。判定部３１は、当該変調度設定信号１３及び当該変調周波数設定信号１４に基づく基準クロック信号３６の変調設定でのエラーのカウント数と、予め設定されている当該基準クロック信号３６の変調設定でのエラー許容数と、を比較する。すなわち、判定部３１は、基準クロック信号３６及び変調周波数設定信号１４に基づいて判定同期を認識し、判定同期毎に、上述のように比較を行い、エラーのカウント数が、予め設定されているエラー許容数を超えている場合にはＦａｉｌを、超えていない場合はＰａｓｓを判定情報を示す信号１６として、例えば電子機器１０００に搭載される制御装置に出力する。それと共に、判定部３１は、基準クロック信号３６の今回の変調設定を司る変調度設定信号１３及び変調周波数設定信号１４を、次の変調設定の変調度設定信号１３及び変調周波数設定信号１４に変更する設定変更信号３４を変調設定部３０に出力する。
【００３７】
変調設定部３０には、設定変更信号３４が判定部３１から入力される。変調設定部３０は、設定変更信号３４に基づいて、次回の基準クロック信号３６の変調設定を司る変調度設定信号１３及び変調周波数設定信号１４を生成する。そして、変調設定部３０は、生成した変調度設定信号１３及び変調周波数設定信号１４を受信部２の周波数拡散クロック生成回路６及び制御部３の判定部３１、蓄積部３２に出力する。
【００３８】
このような構成の通信試験回路は、例えば図５に示すように、変調されたデータ１１の送受信の動作を実行する。
送信部１から出力されるシリアルデータ１１は、周波数拡散クロック生成回路６により、クロック信号の中心周波数foに対し、±Δf だけ周波数が拡散される。図５は、クロック信号の変調プロファイルが三角波の場合を示している。
【００３９】
ここで、クロック信号の変調の周期を tss とすると、クロック信号の変調周波数及び変調度は以下のように定義できる。
変調周波数 ＝ １／tss ＝ fss と定義
変調度 ＝ Δf／fo ＝ Dss と定義
【００４０】
周波数拡散クロック生成回路６は、制御部３からの変調周波数設定信号１４に基づいてクロック信号の変調周波数を変更することができ、さらに変調度設定信号１３に基づいてクロック信号の変調度を変更することができる。
【００４１】
受信部２のクロックアンドデータリカバリー回路８では、上述のように変調されたデータ１１を受信した場合には、ＰＬＬ回路２１での追従の遅れ（トラッキングスキュー）が発生し、変調されたデータ１１と抽出されたクロック信号２２との間の位相差に変動が起こる。
【００４２】
この様子について、位相差をφとし図５に示す。
φ＝０ は、クロック信号の周波数変調が無い場合の平均位相である。変調されたデータ１１の周波数の増加及び減少に伴い、−Δφ 又は＋Δφ の位相差が発生する。
ここで、位相差Δφ と、変調周波数fss 及び 変調度Dss の関係を以下に示す。
|Δφ| ∝ fss × Dss
【００４３】
つまり、位相差Δφの絶対値は、変調周波数fss と 変調度Dss の積に比例する。そのため、変調周波数fss と 変調度Dss との積を大きくすることで、受信部２のクロックアンドデータリカバリー回路８での位相差Δφ を、任意に増加させることが可能となる。このときの疑似ランダムパタン検出回路１０からのエラー情報を示す信号１５を観測することで、送受信でのタイミングマージンの定量化が可能となる。つまり、基準クロック信号の周波数を増加又は減少させた際に生じるエラーのカウント数が、エラー許容数より少ない周波数領域がタイミングマージンであると、判断することができる。
【００４４】
図６に、通常時に対し、出荷試験時の周波数拡散クロック生成回路６の変調設定が、変調周波数を２倍、変調度を２倍にした場合の通信試験回路１００の動作を示す。位相差Δφは、出荷試験時には通常時の４倍発生させることが可能となる。
【００４５】
仮に、この設定にて受信部２でのエラーが発生しはじめるとすると、図６中の矢印で示した位相差が通常時に確保できているタイミングマージンということになる。
【００４６】
ところが、実際のＰＬＬ回路２１では、図７中の（ａ）〜（ｅ）点のように、変調の傾きが変化した後に、発生するトラッキングスキューが一時的に増大し、不要なエラーが発生してしまう場合がある。
これにより、タイミングマージンを定量的に判断することが困難になる。
【００４７】
本現象に対処するため、蓄積部３２のタイマー４１は、エラー情報を示す信号１５と、変調周波数設定信号１４とより、基準クロック信号の周波数変調の傾きが変化する点、即ち変調度のピークとボトムで発生する不要なエラーをエラーカウンター４０での累積処理の対象外とするための無効信号４５を生成する。この様子を図７に示す。
【００４８】
タイマー４１から無効信号４５が出力されている期間、エラーカウンター４０は、エラー情報が示す信号１５からカウントしたエラー数を、カウント数から対象外にする処理を行う。また、この無効信号４５は、変調度設定信号１３及び変調周波数設定信号１４が変更された後においても一定期間出力される。これは、基準クロック信号の変調設定が変更されると、送信部１の周波数拡散クロック生成回路６の引き込み動作に時間が必要なためと、受信部２のクロックアンドデータリカバリー回路８での引き込み動作に時間が必要なためである。この様子を図８に示す。
【００４９】
このような通信試験回路及び電子機器は、通常送信側デバイスにＥＭＩを低減する目的で標準的に搭載されている周波数拡散クロック生成回路６の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路８がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。つまり、送信部１及び受信部２は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。
【００５０】
特に、当該通信試験回路を備える電子機器は、電子機器の電源投入時に、制御部３に自己故障開始信号を入力する構成とすることが好ましい。これにより、電子機器の電源投入時に、当該通信試験回路１００を用いて簡単に自己故障診断試験を実施することができる。
【００５１】
＜実施形態２＞
実施形態１の通信試験回路１００は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、無効信号４５を生成し、対応しているが、この限りでない。すなわち、エラーカウンター４０は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、クロック信号の変調度と変調周波数との積に比例した値に基づいて推測されるエラーの回数を、カウント数から減算処理する構成でも良い。
【００５２】
＜実施形態３＞
また、図９に示す通信試験回路１０１のように、実使用条件に近づけるために、出力回路５から出力される変調されたデータ１１を一旦通信試験回路１０１から外部に出力し、当該変調されたデータ１１を外部から通信試験回路１０１に入力する構成とすることもできる。
【００５３】
すなわち、本実施形態の通信試験回路１０１は、実施形態１の通信試験回路１００と略同様の構成とされているが、出力端子５１、入力端子５２、セレクタ５３を備える。出力端子５１からは、送信部１の出力回路５から出力される変調されたデータ１１が外部に出力される。入力端子５２からは、外部に出力された当該変調されたデータ１１が入力される。この出力端子５１と入力端子５２とは、同軸ケーブルや配線基板等の伝送線路により電気的に接続される。
【００５４】
セレクタ５３は、送信部１と受信部２との間に設けられている。セレクタ５３は、外部からのモード切替信号又は制御部３からのモード切替信号等に基づいて、送信部１の出力回路５から出力される変調されたデータ１１、又は外部に一旦出力され、入力端子５２から入力される変調されたデータ１１を選択し、選択したデータを受信部２の入力回路９に出力する。
【００５５】
このように送信部１の出力回路５から出力される変調されたデータ１１を、一旦通信試験回路１０１から外部に出力し、伝送線路を介して、当該変調されたデータ１１を外部から通信試験回路１０１に入力することで、試験条件を実使用条件に近づけることができる。そのため、通信試験回路１０１は、試験精度を向上させることができる。
【００５６】
一方、通信試験回路１０１内で試験を完結させたい場合は、送信部１の出力回路５から出力される変調されたデータ１１をセレクタ５３によって選択すると良い。このように、通信試験回路１０１は、試験実施者が適宜に試験条件を選択することができる。
【００５７】
＜実施形態４＞
また、上記の実施形態では、送信部１、受信部２、制御部３で通信試験回路を構成し、例えば同一のチップに搭載されるが、図１０に示すように、受信回路６０と、送信回路７０とに分けた構成でも良い。
【００５８】
受信回路６０は、上述の受信部２を備える。そして、受信回路６０は、送信回路７０の出力回路５から出力される変調されたデータ１１の入力端子６１、疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５の出力端子６２を備える。つまり、受信回路６０には、入力端子６１を介して送信回路７０の出力回路５から出力される変調されたデータ１１が入力される。また、受信回路６０は、出力端子６２を介してエラー情報を示す信号１５を送信回路７０に出力する。
【００５９】
送信回路７０は、上述の送信部１、制御部３を備える。そして、送信回路７０は、受信回路６０の疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５の入力端子７１、出力回路５から出力される変調されたデータ１１の出力端子７２を備える。つまり、送信回路７０には、入力端子７１を介して受信回路６０の疑似ランダムパタン検出回路１０から出力されるエラー情報を示す信号１５が入力される。また、送信回路７０は、出力端子７２を介して変調されたデータ１１を受信回路６０に出力する。
【００６０】
このように受信回路６０と送信回路７０とを分けることで、受信回路６０の電源及びグランドと、送信回路７０の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。
【００６１】
ここで、受信回路６０が半導体集積回路に搭載される場合、送信回路７０は他の半導体集積回路や試験ボード、テスタに搭載される。一方、受信回路６０が試験ボード、テスタに搭載される場合、送信回路７０は半導体集積回路に搭載される。
【００６２】
このとき、図１１に示すように、同一のウェハにおいて隣接するチップに受信回路６０と送信回路７０とをそれぞれ搭載することができる。これにより、隣接するチップ間で簡単に試験を実施することができる。
【００６３】
なお、本実施形態では、送信回路７０が制御部３を備えているが、受信回路６０が制御部３を備えた構成でも略同様に実施できる。
【００６４】
なお、本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６５】
１ 送信部
２ 受信部
３ 制御部
４ シリアライザー
５ 出力回路
６ 周波数拡散クロック生成回路
７ 疑似ランダムパタン生成回路
８ クロックアンドデータリカバリー回路
９ 入力回路
１０ 疑似ランダムパタン検出回路
１１ 変調されたデータを示す信号
１２ 変調されたクロック信号
１３ 変調度設定信号
１４ 変調周波数設定信号
１５ エラー情報を示す信号
１６ 判定情報を示す信号
２０ データリタイミングＦＦ
２１ ＰＬＬ回路
２２ 変調されたクロック信号
３０ 変調設定部、３１ 判定部、３２ 蓄積部、３３ クロック源
３４ 設定変更信号
３５ エラー数を示す信号
３６ 基準クロック信号
４０ エラーカウンター
４１ タイマー
４２ 保持部
４３ エラーカウント信号
４４ カウント期間信号
４５ 無効信号
４６ クリア信号
５１ 出力端子
５２ 入力端子
５３ セレクタ
６０ 受信回路
６１ 入力端子
６２ 出力端子
７０ 送信回路
７１ 入力端子
７２ 出力端子
１００、１０１ 通信試験回路
１０００ 電子機器
【特許請求の範囲】
【請求項１】
基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、
疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、
前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、
前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、
前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、
前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、
を備える通信試験回路。
【請求項２】
前記制御部は、前記基準クロック信号の変調度を制御する変調度設定信号及び前記基準クロック信号の変調周波数を制御する変調周波数設定信号を生成し、前記変調度設定信号及び前記変調周波数設定信号を前記周波数拡散クロック生成回路に出力することを特徴とする請求項１に記載の通信試験回路。
【請求項３】
前記制御部は、
前記基準クロック信号を生成するクロック源と、
前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号に基づいて、前記エラー情報を示す信号からエラーの数を所定の期間、カウントする蓄積部と、
前記エラーの数のカウント数を示す信号、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記カウント数と、予め設定されている前記変動度設定信号及び前記変調周波数設定信号でのエラー許容数と、を比較し、比較結果に基づいてタイミングマージンを判定し、且つ前記変調度設定信号及び前記変調周波数設定信号を変更させる設定変更信号を生成する判定部と、
前記設定変更信号が入力され、前記変調度設定信号及び前記変調周波数設定信号と異なる変調度設定信号及び変調周波数設定信号を生成する変調設定部と、
を備えることを特徴とする請求項２に記載の通信試験回路。
【請求項４】
前記蓄積部は、
前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記エラー情報を示す信号からエラーの数をカウントするカウント期間を設定するカウント期間設定信号、及び前記カウント期間が経過後に蓄積されたカウント数をリセットするクリア信号を生成するタイマーと、
前記エラー情報を示す信号、前記カウント期間設定信号及び前記クリア信号が入力され、前記カウント期間設定信号が示すカウント期間内において、前記エラー情報を示す信号からエラーの数をカウントして蓄積し、前記カウント期間経過後に前記エラーの数のカウント数を示すエラーカウント信号を出力すると共に、前記クリア信号が入力されると、前記カウント数をリセットするエラーカウンターと、
前記エラーカウント信号及び前記カウント期間設定信号が入力され、前記カウント期間経過後の前記カウント数を保持し、前記判定部に前記カウント数を示す信号を出力する保持部と、
を備えることを特徴とする請求項３に記載の通信試験回路。
【請求項５】
前記タイマーは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記エラーをカウントしないように無効信号を生成し、前記エラーカウンターに出力することを特徴とする請求項４に記載の通信試験回路。
【請求項６】
前記エラーカウンターは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記基準クロック信号の変調度と変調周波数との積に比例した値に基づいて推測される前記エラーの回数を、前記カウント数から減算処理することを特徴とする請求項４に記載の通信試験回路。
【請求項７】
前記送信部と前記受信部との間に設けられるセレクタと、
前記送信信号を外部に出力する出力端子と、
外部から受信信号が入力される入力端子と、をさらに備え、
前記送信部から出力される前記送信信号を外部に出力可能であって、且つ前記セレクタによって前記受信信号又は前記送信信号を選択し、選択した信号を前記受信部に出力することを特徴とする請求項１乃至６のいずれか１項に記載の通信試験回路。
【請求項８】
前記送信部は、通常使用状態でも用いられることを特徴とする請求項１乃至７のいずれか１項に記載の通信試験回路。
【請求項９】
前記受信部は、通常使用状態でも用いられることを特徴とする請求項１乃至８のいずれか１項に記載の通信試験回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の通信試験回路を備える半導体集積回路。
【請求項１１】
請求項１乃至９のいずれか１項に記載の通信試験回路を備える電子機器。
【請求項１２】
前記電子機器の電源投入時に、前記制御部に自己故障診断開始信号が入力され、前記自己故障診断信号に基づいて、前記通信試験回路は試験を実施することを特徴とする請求項１１に記載の電子機器。
【請求項１３】
疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、
前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、
を備え、
前記エラー情報を示す信号の出力端子を有する受信回路。
【請求項１４】
請求項１３の受信回路を備える半導体集積回路。
【請求項１５】
基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、
疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、
前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、
前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、
を備え、
前記エラー情報を示す信号の入力端子を有する送信回路。
【請求項１６】
請求項１５の送信回路を備える半導体集積回路。
【請求項１７】
請求項１３に記載の受信回路と請求項１５に記載の送信回路とが隣接するチップに形成されるウェハ。
【請求項１８】
個片化により、前記受信回路と前記送信回路とを電気的に接続する配線が切断されることを特徴とする請求項１７に記載のウェハ。
【請求項１】
基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、
疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、
前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、
前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、
前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、
前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、
を備える通信試験回路。
【請求項２】
前記制御部は、前記基準クロック信号の変調度を制御する変調度設定信号及び前記基準クロック信号の変調周波数を制御する変調周波数設定信号を生成し、前記変調度設定信号及び前記変調周波数設定信号を前記周波数拡散クロック生成回路に出力することを特徴とする請求項１に記載の通信試験回路。
【請求項３】
前記制御部は、
前記基準クロック信号を生成するクロック源と、
前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号に基づいて、前記エラー情報を示す信号からエラーの数を所定の期間、カウントする蓄積部と、
前記エラーの数のカウント数を示す信号、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記カウント数と、予め設定されている前記変動度設定信号及び前記変調周波数設定信号でのエラー許容数と、を比較し、比較結果に基づいてタイミングマージンを判定し、且つ前記変調度設定信号及び前記変調周波数設定信号を変更させる設定変更信号を生成する判定部と、
前記設定変更信号が入力され、前記変調度設定信号及び前記変調周波数設定信号と異なる変調度設定信号及び変調周波数設定信号を生成する変調設定部と、
を備えることを特徴とする請求項２に記載の通信試験回路。
【請求項４】
前記蓄積部は、
前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記エラー情報を示す信号からエラーの数をカウントするカウント期間を設定するカウント期間設定信号、及び前記カウント期間が経過後に蓄積されたカウント数をリセットするクリア信号を生成するタイマーと、
前記エラー情報を示す信号、前記カウント期間設定信号及び前記クリア信号が入力され、前記カウント期間設定信号が示すカウント期間内において、前記エラー情報を示す信号からエラーの数をカウントして蓄積し、前記カウント期間経過後に前記エラーの数のカウント数を示すエラーカウント信号を出力すると共に、前記クリア信号が入力されると、前記カウント数をリセットするエラーカウンターと、
前記エラーカウント信号及び前記カウント期間設定信号が入力され、前記カウント期間経過後の前記カウント数を保持し、前記判定部に前記カウント数を示す信号を出力する保持部と、
を備えることを特徴とする請求項３に記載の通信試験回路。
【請求項５】
前記タイマーは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記エラーをカウントしないように無効信号を生成し、前記エラーカウンターに出力することを特徴とする請求項４に記載の通信試験回路。
【請求項６】
前記エラーカウンターは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記基準クロック信号の変調度と変調周波数との積に比例した値に基づいて推測される前記エラーの回数を、前記カウント数から減算処理することを特徴とする請求項４に記載の通信試験回路。
【請求項７】
前記送信部と前記受信部との間に設けられるセレクタと、
前記送信信号を外部に出力する出力端子と、
外部から受信信号が入力される入力端子と、をさらに備え、
前記送信部から出力される前記送信信号を外部に出力可能であって、且つ前記セレクタによって前記受信信号又は前記送信信号を選択し、選択した信号を前記受信部に出力することを特徴とする請求項１乃至６のいずれか１項に記載の通信試験回路。
【請求項８】
前記送信部は、通常使用状態でも用いられることを特徴とする請求項１乃至７のいずれか１項に記載の通信試験回路。
【請求項９】
前記受信部は、通常使用状態でも用いられることを特徴とする請求項１乃至８のいずれか１項に記載の通信試験回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の通信試験回路を備える半導体集積回路。
【請求項１１】
請求項１乃至９のいずれか１項に記載の通信試験回路を備える電子機器。
【請求項１２】
前記電子機器の電源投入時に、前記制御部に自己故障診断開始信号が入力され、前記自己故障診断信号に基づいて、前記通信試験回路は試験を実施することを特徴とする請求項１１に記載の電子機器。
【請求項１３】
疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、
前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、
を備え、
前記エラー情報を示す信号の出力端子を有する受信回路。
【請求項１４】
請求項１３の受信回路を備える半導体集積回路。
【請求項１５】
基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、
疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、
前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、
前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、
を備え、
前記エラー情報を示す信号の入力端子を有する送信回路。
【請求項１６】
請求項１５の送信回路を備える半導体集積回路。
【請求項１７】
請求項１３に記載の受信回路と請求項１５に記載の送信回路とが隣接するチップに形成されるウェハ。
【請求項１８】
個片化により、前記受信回路と前記送信回路とを電気的に接続する配線が切断されることを特徴とする請求項１７に記載のウェハ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１３６７８（Ｐ２０１２−１３６７８Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１１−５０１６４（Ｐ２０１１−５０１６４）
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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