遅延素子及び集積遅延素子
【課題】発振周波数に依らずに出力信号の電圧振幅を確保することができる遅延素子を提供すること。
【解決手段】本発明は、遅延回路１ａと電流源回路２ａとを備える。遅延回路２ａは、ＮｃｈトランジスタＭＮ１〜８からなる。ＮｃｈトランジスタＭＮ１にはＮｃｈトランジスタＭＮ３及びＭＮ５が、ＮｃｈトランジスタＭＮ２にはＮｃｈトランジスタＭＮ４及びＭＮ７が接続される。ＮｃｈトランジスタＭＮ５とＭＮ７とには、それぞれＮｃｈトランジスタＭＮ６とＭＮ８とが接続される。ＮｃｈトランジスタＭＮ３及び４は制御電圧ＶＣにより制御される。ＮｃｈトランジスタＭＮ５のゲートは、出力ノードＯＵＴＢと接続される。ＮｃｈトランジスタＮＭ７のゲートは、出力ノードＯＵＴと接続される。
【解決手段】本発明は、遅延回路１ａと電流源回路２ａとを備える。遅延回路２ａは、ＮｃｈトランジスタＭＮ１〜８からなる。ＮｃｈトランジスタＭＮ１にはＮｃｈトランジスタＭＮ３及びＭＮ５が、ＮｃｈトランジスタＭＮ２にはＮｃｈトランジスタＭＮ４及びＭＮ７が接続される。ＮｃｈトランジスタＭＮ５とＭＮ７とには、それぞれＮｃｈトランジスタＭＮ６とＭＮ８とが接続される。ＮｃｈトランジスタＭＮ３及び４は制御電圧ＶＣにより制御される。ＮｃｈトランジスタＭＮ５のゲートは、出力ノードＯＵＴＢと接続される。ＮｃｈトランジスタＮＭ７のゲートは、出力ノードＯＵＴと接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延素子及び集積遅延素子に関し、特に広範な周波数帯に対応可能な遅延素子及び集積遅延素子に関する。
【背景技術】
【０００２】
半導体集積回路に組み込まれているリングオシレータには、一般に、差動増幅回路構成を有する遅延素子が用いられている。そのような遅延素子として、特許文献１及び２に開示されている素子が挙げられる。
【０００３】
図４は、上述のリングオシレータの構成の一例を模式的に示すブロック図である。このリングオシレータは、図４に示すように、３段の遅延素子４ａ〜４ｃを有する。遅延素子４ａ〜４ｃには、差動入力信号ＩＮ＋と、その反転信号である差動入力信号ＩＮ−が入力される。そして、次段の遅延素子に差動出力信号ＯＵＴ＋及びＯＵＴ−を出力する。最終段である遅延素子４ｃの出力は、遅延素子４ａに帰還して、反転論理にて入力される。
【０００４】
このようなリングオシレータでは、例えば、特許文献１に開示されている遅延素子が用いられる。図５は、特許文献１に開示されている遅延素子の構成を示す回路図である。特許文献１にかかる遅延素子は、Ｐｃｈトランジスタ１１ａ、１１ｂ、１２ａ及び１２ｂのソースが電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ１１ａのゲートには差動入力信号ＩＮ＋が、Ｐｃｈトランジスタ１１ｂのゲートには差動入力信号ＩＮ＋の反転信号である差動入力信号ＩＮ−が入力される。Ｐｃｈトランジスタ１１ａ及び１２ａのドレインは、出力ノードＯＵＴ−を介して、Ｐｃｈトランジスタ１２ｂのゲート及びＮｃｈトランジスタ１３ａのドレインと接続されている。Ｐｃｈトランジスタ１１ｂ及び１２ｂのドレインは、出力ノードＯＵＴ＋を介して、Ｐｃｈトランジスタ１２ａのゲート及びＮｃｈトランジスタ１３ｂのドレインと接続されている。Ｎｃｈトランジスタ１３ａ及び１３ｂのソースはそれぞれグランド電位と接続されている。Ｎｃｈトランジスタ１３ａ及び１３ｂは、ゲートに入力されるバイアス電圧Ｖｂｉａｓにより制御される電流源として動作する。
【０００５】
この遅延素子では、出力ノードＯＵＴ−にはＮｃｈトランジスタ１３ａが、出力ノードＯＵＴ＋にはＮｃｈトランジスタ１３ｂが直接接続されている。そのため、出力ノードＯＵＴ＋及びＯＵＴ−は、電流源となるトランジスタの接合容量の影響を直接受けることとなり、高周波数での発振に適さない。高周波数での発振を目的として、Ｎｃｈトランジスタ１３ａ及び１３ｂの接合容量を低減するためにチャネル幅Ｗを小さくすると、それに伴いチャネル長Ｌも小さくなる。すると、電流源のインピーダンスが低下し、ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が悪化する。よって、電流ばらつきが大きくなり、差動出力信号のスキューが悪化する。
【０００６】
この問題に対処するべく、特許文献２に開示されているような遅延素子が提案されている。図６は、特許文献２に開示されている遅延素子の構成を示す回路図である。特許文献２にかかる遅延素子は、Ｐｃｈトランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ及び２３ｂのソースが電源電圧Ｖｐｓに接続されている。Ｐｃｈトランジスタ２１ａのゲートには差動入力信号ＩＮ＋が、Ｐｃｈトランジスタ２１ｂのゲートには差動入力信号ＩＮ＋の反転信号である差動入力信号ＩＮ−が入力される。
【０００７】
Ｐｃｈトランジスタ２１ａ、２２ａ及び２３ａのドレインは、出力ノードＯＵＴ−を介して、Ｐｃｈトランジスタ２２ａ及び２３ｂのゲートと、Ｎｃｈトランジスタ２４ａのドレインとに接続されている。Ｐｃｈトランジスタ２１ｂ、２２ｂ及び２３ｂのドレインは、出力ノードＯＵＴ＋を介して、Ｐｃｈトランジスタ２２ｂ及び２３ａのゲートと、Ｎｃｈトランジスタ２４ｂのドレインとに接続されている。
【０００８】
Ｎｃｈトランジスタ２４ａのソースはＮｃｈトランジスタ２５ａのドレインと接続され、Ｎｃｈトランジスタ２５ａのソースはグランド電圧と接続されている。Ｎｃｈトランジスタ２４ｂのソースはＮｃｈトランジスタ２５ｂのドレインと接続され、Ｎｃｈトランジスタ２５ｂのソースはグランド電圧と接続されている。また、Ｎｃｈトランジスタ２４ａ及び２４ｂのゲートにはバイアス電圧Ｖｂｉａｓが入力され、Ｎｃｈトランジスタ２５ａ及び２５ｂのゲートには制御電圧ＶＣ２が入力されている。
【０００９】
制御電圧ＶＣ２は、遅延素子を発振させる周波数に応じて生成されるフィルタ電圧、またはそのフィルタ電圧に応じて生成される電流に応じて変化する。すなわち、高周波数側では制御電圧ＶＣ２は大きくなり、低周波数側では制御電圧ＶＣ２は小さくなる。
【００１０】
この遅延素子では、Ｎｃｈトランジスタ２４ａ及び２４ｂをオン抵抗として用いる。そのため、電流源であるＮｃｈトランジスタ２５ａ及び２５ｂのドレイン電圧を小さくして、実質的にＮｃｈトランジスタ２５ａ及び２５ｂの接合容量の影響を軽減し、高周波数側での動作を改善している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１６００９３号公報
【特許文献２】米国特許第６０４３７１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、この遅延素子を低周波数側で発振させる場合、すなわち制御電圧ＶＣ２が小さい場合には、Ｎｃｈトランジスタ２５ａ及び２５ｂに流れる電流は小さくなる。そのため、差動出力信号の電圧振幅を確保することができないので、この遅延素子を低周波数側にて発振させることは困難である。
【課題を解決するための手段】
【００１３】
本発明の一態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第２の回路は、前記第１の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第１の電流源と、前記第２の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第２の電流源と、前記第１の電流源に対して並列に接続され、前記第２の差動出力信号に応じて電流が決定される第３の電流源と、前記第２の電流源に対して並列に接続され、前記第１の差動出力信号に応じて電流が決定される第４の電流源と、前記第１の出力ノードと前記第１の電流源との間に接続された第１の可変抵抗器と、前記第２の出力ノードと前記第２の電流源との間に接続された第２の可変抵抗器とを少なくとも備えるものである。
【００１４】
本発明の別の態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第１の回路は、前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、前記第１０のトランジスタは前記第２の差動出力信号により制御され、前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、前記第１２のトランジスタは前記第１の差動出力信号により制御され、前記第２の回路は、第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、前記第３のトランジスタと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、前記第４のトランジスタと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備えるものである。
【００１５】
さらに、本発明の別の態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第１の回路は、前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、前記第１０のトランジスタは前記第２の差動出力信号により制御され、前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、前記第１２のトランジスタは前記第１の差動出力信号により制御され、前記第２の回路は、第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、前記第１の出力ノードと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、前記第２の出力ノードと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備えるものである。
【００１６】
本発明にかかる遅延素子によれば、発振周波数の変動にかかわらず、遅延素子に流れる電流を確保することができる。よって、遅延素子に流れる電流により、出力信号の電圧振幅を確保することができる。すなわち、発振周波数に依らずに、出力信号の電圧振幅を確保することができる遅延素子を実現することができる。
【発明の効果】
【００１７】
本発明によれば、発振周波数に依らずに出力信号の電圧振幅を確保することができる遅延素子を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる遅延素子の構成を示す回路図である。
【図２】実施の形態２にかかる遅延素子の構成を示す回路図である。
【図３】実施の形態３にかかる集積遅延素子の構成を示す回路図である。
【図４】通常のリングオシレータの構成を模式的に示すブロック図である。
【図５】特許文献１に開示されている遅延素子の構成を示す回路図である。
【図６】特許文献２に開示されている遅延素子の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
まず、実施の形態１にかかる遅延素子の構成について説明する。図１は、本実施の形態にかかる遅延素子の構成を示す回路図である。この遅延素子は、図１に示すように、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に接続される遅延回路１ａ及び電流源回路２ａにより構成される。遅延回路１ａと電流源回路２ａとは、出力ノードＯＵＴ及びＯＵＴＢを介して接続されている。
【００２０】
遅延回路１ａでは、ＰｃｈトランジスタＭＰ１〜４のソースが電源電圧ＶＤＤと接続されている。ＰｃｈトランジスタＭＰ１及びＭＰ２のドレインは、出力ノードＯＵＴＢを介して、ＰｃｈトランジスタＭＰ４のゲートと接続されている。ＰｃｈトランジスタＭＰ３及びＭＰ４のドレインは、出力ノードＯＵＴを介して、ＰｃｈトランジスタＭＰ２のゲートと接続されている。つまり、ＰｃｈトランジスタＭＰ２とＭＰ４とは、ラッチ回路を構成している。また、ＰｃｈトランジスタＭＰ１のゲートには差動入力信号ＩＮが、ＰｃｈトランジスタＭＰ３のゲートには差動入力信号ＩＮＢが入力される。尚、差動入力信号ＩＮＢは、差動入力信号ＩＮの反転信号である。
【００２１】
電流源回路２ａでは、ＮｃｈトランジスタＭＮ１のドレインは、出力ノードＯＵＴＢを介して遅延回路１ａと接続されている。ＮｃｈトランジスタＭＮ２のドレインは、出力ノードＯＵＴを介して遅延回路１ａと接続されている。ＮｃｈトランジスタＭＮ１及びＭＮ２のゲートには、バイアス電圧ＢＩＡＳ１が入力される。
【００２２】
ＮｃｈトランジスタＭＮ１のソースは、ＮｃｈトランジスタＭＮ３及びＭＮ５のドレインと接続されている。ＮｃｈトランジスタＭＮ２のソースは、ＮｃｈトランジスタＭＮ４及びＭＮ７のドレインと接続されている。ＮｃｈトランジスタＭＮ３及びＭＮ４のゲートには制御電圧ＶＣが入力される。ＮｃｈトランジスタＭＮ５のゲートは出力ノードＯＵＴと接続され、ＮｃｈトランジスタＭＮ７のゲートは出力ノードＯＵＴＢと接続されている。
【００２３】
ＮｃｈトランジスタＭＮ５のソースは、ＮｃｈトランジスタＭＮ６のドレインと接続されている。また、ＮｃｈトランジスタＭＮ７のソースは、ＮｃｈトランジスタＭＮ８のドレインと接続されている。ＮｃｈトランジスタＭＮ６及びＭＮ８のゲートには、バイアス電圧ＢＩＡＳ２が入力される。
【００２４】
そして、ＮｃｈトランジスタＭＮ３、ＭＮ４、ＭＮ６及びＭＮ８のソースは、グランド電圧ＧＮＤと接続されている。
【００２５】
つまり、本遅延素子は、差動入力信号ＩＮと差動入力信号ＩＮＢとの差電圧を増幅する、全差動型増幅回路を構成している。
【００２６】
次に、本実施の形態に係る遅延素子の動作について説明する。本遅延素子は、差動入力信号ＩＮと差動入力信号ＩＮＢとの差電圧を増幅する全差動型増幅回路として動作する。遅延回路１ａは、差動入力信号ＩＮ及びＩＮＢが遅延された差動出力信号ＶＯＵＴ及びＶＯＵＴＢを、出力ノードＯＵＴ及びＯＵＴＢより出力する。
【００２７】
ＮｃｈトランジスタＭＮ３及びＭＮ４は、制御電圧ＶＣに応じて動作する可変電流源として動作する。制御電圧ＶＣは、遅延素子の発振周波数に応じて生成されるフィルタ電圧、またはそのフィルタ電圧に応じて生成される電流に応じて変化する。すなわち、高周波数側では制御電圧ＶＣは大きくなり、低周波数側では制御電圧ＶＣは小さくなる。
【００２８】
ここで、差動出力信号ＶＯＵＴ及びＶＯＵＴＢの発振振幅は、（電源電圧ＶＤＤ−可変電流源のドレイン電圧ＶＤＳ）により決定される。つまり、差動出力信号ＶＯＵＴ及びＶＯＵＴＢの発振振幅を大きくとるためには、ＮｃｈトランジスタＭＮ３及びＭＮ４のドレイン電圧ＶＤＳを小さくする必要がある。そのため、Ｌをトランジスタのチャネル長、Ｗをトランジスタのチャネル幅とすると、ＮｃｈトランジスタＭＮ３及びＭＮ４における（Ｗ／Ｌ）をあまり小さくすることはできない。さらに、電流精度を保ちつつ、差動出力信号の発振振幅を確保するためには、チャネル長Ｌの大きなトランジスタを用いなければならない。従って、（Ｗ／Ｌ）の値を維持するため、チャネル幅Ｗも大きくなる。
【００２９】
その結果、チャネル幅Ｗが大きいことにより、ＮｃｈトランジスタＭＮ３及びＭＮ４の接合容量による影響が大きくなる。これは、遅延素子における発振可能な周波数が低下することに繋がる。
【００３０】
そこで、本遅延素子では、発振可能な周波数の低下を防止するため、ＮｃｈトランジスタＭＮ１及びＭＮ２をカスケードに配置している。このＮｃｈトランジスタＭＮ１及びＭＮ２は、ゲート電圧に応じてその抵抗値が変化する可変抵抗器として動作する。ここで、例えば、バイアス電圧ＢＩＡＳ１として電源電圧ＶＤＤを入力し、ゲート−ソース間電圧ＶＧＳを大きくすることで、ＮｃｈトランジスタＭＮ１及びＭＮ２のチャネル幅Ｗを、ＮｃｈトランジスタＭＮ３及びＭＮ４のチャネル幅Ｗに比べて小さくできる。そのため、ＮｃｈトランジスタＭＮ１及びＭＮ２の接合容量を小さく抑えることができる。
【００３１】
ここで、出力ノードＯＵＴに影響する容量について考察する。出力ノードＯＵＴに影響する容量は、ＰｃｈトランジスタＭＰ２のゲート容量、ＰｃｈトランジスタＭＰ３の接合容量、ＰｃｈトランジスタＭＰ４の接合容量、ＮｃｈトランジスタＭＮ２の接合容量、ＮｃｈトランジスタＭＮ４の接合容量、ＮｃｈトランジスタＭＮ５のゲート容量、ＮｃｈトランジスタＭＮ７及びＭＮ８の接合容量である。
【００３２】
ここで、ＮｃｈトランジスタＭＮ２の接合容量は上述のように小さいため、その影響も小さい。また、ＮｃｈトランジスタＭＮ２のオン抵抗により、ＮｃｈトランジスタＭＮ４及びＭＮ７のドレイン電圧の変動は、差動出力信号ＶＯＵＴの電圧振幅よりも小さい値である、Ｖｔａｉｌとなる。
【００３３】
そのため、最も大きいＮｃｈトランジスタＭＮ４の接合容量の影響は、Ｖｔａｉｌ／ＶＯＵＴに軽減される。なお、本遅延素子は、対称な構成であるため、出力ノードＯＵＴＢから見た場合の容量についても同様に、ＮｃｈトランジスタＭＮ３の接合容量の影響は、Ｖｔａｉｌ／ＶＯＵＴＢに軽減される。結果として、本遅延素子の発振動作の際の実効的な総付加容量値は小さくなったように取り扱うことができるので、より小さい電流で発振動作をすることが可能となる。
【００３４】
また、遅延素子においては、広い発振周波数レンジを確保できることが望ましい。そのためには、制御電流についても広いレンジの確保が必要となる。しかし、例えば、ＰｃｈトランジスタＭＰ１〜４及びＮｃｈトランジスタＭＮ１〜４において、高周波数側での発振振幅を確保するために好適な（Ｗ/Ｌ）とすると、低周波数側での発振振幅は低下する傾向となる。
【００３５】
そのため、本遅延素子では、ＮｃｈトランジスタＭＮ３と並列にＮｃｈトランジスタＭＮ５及びＭＮ６からなるトランジスタ対が接続されている。また、ＮｃｈトランジスタＭＮ４と並列にＮｃｈトランジスタＭＮ７及びＭＮ８からなるトランジスタ対が接続されている。ここで、ＮｃｈトランジスタＭＮ５及びＭＮ７の（Ｗ／Ｌ）を、ＮｃｈトランジスタＭＮ３及びＭＮ４よりも小さくすることで、その容量を低減することができる。これらのトランジスタ対は、低周波数側での動作の際に流れる電流を大きくし、出力信号の発振振幅を確保するための電流源として動作する。
【００３６】
なお、バイアス電圧ＢＩＡＳ１とＢＩＡＳ２とは、同一の電圧でもよいし、別個の電圧でもよい。
【００３７】
従って、本構成によれば、広い発振周波数帯を確保できる遅延素子を実現することができる。
【００３８】
実施の形態２
実施の形態２にかかる遅延素子は、低周波数側における出力信号の発振振幅を確保する効果を重視している。まず、この遅延素子の構成について説明する。図２は、本実施の形態にかかる遅延素子の構成を示す回路図である。この遅延素子の電流源回路２ｂでは、ＮｃｈトランジスタＭＮ１及びＭＮ５のドレインが、出力ノードＯＵＴＢを介して遅延回路１ａと接続されている。また、ＮｃｈトランジスタＭＮ２及びＭＮ７のドレインが、出力ノードＯＵＴを介して遅延回路１ａと接続されている。
【００３９】
ＮｃｈトランジスタＭＮ１のソースはＮｃｈトランジスタＭＮ３のドレインと、ＮｃｈトランジスタＭＮ２のソースはＮｃｈトランジスタＭＮ４のドレインと接続されている。ＮｃｈトランジスタＭＮ５のソースはＮｃｈトランジスタＭＮ６のドレインと、ＮｃｈトランジスタＭＮ７のソースはＮｃｈトランジスタＭＮ８のドレインと接続されている。
【００４０】
ここで、ＮｃｈトランジスタＭＮ５及びＭＮ７は、ＮｃｈトランジスタＭＮ３及びＭＮ４に比べて相対的にそのサイズが小さい。そのため、その接合容量も、ＮｃｈトランジスタＭＮ３及びＭＮ４に比べて十分に小さい。従って、ＮｃｈトランジスタＭＮ１を介さずに、ＮｃｈトランジスタＭＮ５を出力ノードＯＵＴＢに接続しても、その接合容量の影響は小さい。ＮｃｈトランジスタＭＮ２を介さずに、出力ノードＯＵＴと接続されたＮｃｈトランジスタＭＮ７についても同様である。その他の構成は図１と同様であるので、説明を省略する。
【００４１】
本遅延素子が、低周波数側で発振する際、すなわち、ＮｃｈトランジスタＭＮ３及びＭＮ４に流れる電流が小さい場合に、ＮｃｈトランジスタＭＮ６及びＭＮ８は、ＮｃｈトランジスタＭＮ３及びＭＮ４と比べて、相対的に大きな電流を流すことができる。従って、本実施の形態にかかる遅延素子によれば、低周波数側においても、出力信号の電圧振幅を確保することが可能である。
【００４２】
実施の形態３
実施の形態３は、２つの周波数帯に対応することができる集積遅延素子である。この集積遅延素子は、図１または図２に示す遅延素子と同様の構成を有する２個の遅延部が集積され、一方の遅延部は高周波数側において動作し、もう一方の遅延部は低周波数側で動作する。また、この２個の遅延部は、可変電流源となるトランジスタを共有している。ここでは、例として、図２に示す遅延素子と同様の構成の遅延部を有する集積遅延素子について説明する。図３は、本実施の形態にかかる集積遅延素子の構成を示す回路図である。この集積遅延素子は、図３に示すように、高周波数側で動作する第１の遅延部３ａと、低周波数側で動作する第２の遅延部３ｂからなる。
【００４３】
まず、第１の遅延部３ａの構成について説明する。第１の遅延部３ａは、遅延回路１ａ及び電流源回路２ｃにより構成される。遅延回路１ａと電流源回路２ｃとは、図２に示す遅延素子と同様に、出力ノードＯＵＴ及びＯＵＴＢを介して接続されている。
【００４４】
遅延回路１ａは、図２に示す遅延回路１ａと同様の構成であるので、説明を省略する。
【００４５】
電流源回路２ｃは、図２に示す電流源回路２ｂと比較すると、ＮｃｈトランジスタＭＮ１及びＭＮ３に代えて、ＮｃｈトランジスタＭＮ１１ａ及び１３ａと、Ｎｃｈトランジスタ１１ｂ及び１３ｂとが並列に接続されている。また、ＮｃｈトランジスタＭＮ２及びＭＮ４に代えて、ＮｃｈトランジスタＭＮ１２ａ及び１４ａと、Ｎｃｈトランジスタ１２ｂ及び１４ｂとが並列に接続されている。ここで、ＮｃｈトランジスタＭＮ１１ａ及び１１ｂは、図２に示すＮｃｈトランジスタＭＮ１が分割されたものである。同様に、ＮｃｈトランジスタＭＮ１２ａ及び１２ｂ、ＮｃｈトランジスタＭＮ１３ａ及び１３ｂ並びにＮｃｈトランジスタＭＮ１４ａ及び１４ｂは、ＮｃｈトランジスタＭＮ２〜４がそれぞれ分割されたものである。さらに、ＮｃｈトランジスタＭＮ１１ｂのソース及びＮｃｈトランジスタ１３ｂのドレインと、ＮｃｈトランジスタＭＮ１２ｂのソース及びＮｃｈトランジスタＭＮ１４ｂのドレインとは、第２の遅延部３ｂに接続されている。その他の構成は、図２に示す電流源回路２ｂと同様であるので、説明を省略する。
【００４６】
なお、遅延部３ａでは、ＰｃｈトランジスタＭＰ１〜４及びＮｃｈトランジスタＭＮ５〜８は、高周波動作側での動作に好適な（Ｗ／Ｌ）を有する。
【００４７】
次に、第２の遅延部３ｂの構成について説明する。第２の遅延部３ｂは、遅延回路１ｂ及び電流源回路２ｄにより構成される。遅延回路１ｂと電流源回路２ｄとは、出力ノードＯＵＴ２及びＯＵＴＢ２を介して接続されている。
【００４８】
遅延回路１ｂは、図２に示す遅延回路１ａと比較すると、ＰｃｈトランジスタＭＰ１〜４がＰｃｈトランジスタＭＰ２１〜２４に、差動入力信号ＩＮ及びＩＮＢがＩＮ２及びＩＮＢ２に置き換わっている。その他の構成は、図２に示す遅延回路１ａと同様の構成であるので、説明を省略する。
【００４９】
電流源回路２ｄは、図２に示す電流源回路２ｂと比較すると、ＮｃｈトランジスタＭＮ１、２及び５〜８が、ＮｃｈトランジスタＭＮ２１、２２及び２５〜２８に置き換わっている。また、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２がバイアス電圧ＢＩＡＳ３及びＢＩＡＳ４に置き換わっている。さらに、ＮｃｈトランジスタＭＮ３は除去され、ＮｃｈトランジスタＭＮ２１のソースは、第１の遅延部３ａのＮｃｈトランジスタＭＮ１１ｂのソース及びＮｃｈトランジスタ１３ｂのドレインと接続されている。また、ＮｃｈトランジスタＭＮ４は除去され、ＮｃｈトランジスタＭＮ２２のソースは、第１の遅延部３ａのＮｃｈトランジスタＭＮ１２ｂのソース及びＮｃｈトランジスタ１４ｂのドレインと接続されている。その他の構成は、図２に示す電流源回路２ｂと同様であるので、説明を省略する。
【００５０】
なお、遅延部３ｂでは、ＰｃｈトランジスタＭＰ２１〜２４及びＮｃｈトランジスタＭＮ２５〜２８は、低周波動作側での動作に好適な（Ｗ／Ｌ）を有する。
【００５１】
続いて、この集積遅延素子の動作について説明する。この集積遅延素子は、高周波数側で動作する場合には、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２をＨＩＧＨ電圧にする。すると、ＮｃｈトランジスタＭＮ６、８、１１ａ、１１ｂ、１２ａ及び１２ｂがオンになり、遅延部３ａに電流が流れ、遅延部３ａはオンとなる。また、バイアス電圧ＢＩＡＳ３及びＢＩＡＳ４をＬＯＷ電圧にする。すると、ＮｃｈトランジスタＭＮ２１、２２、２６、２８がオフになり、遅延部３ｂにおける電流は遮断され、遅延部３ｂはオフとなる。よって、高周波数側では、高周波数側での動作に好適な構成を有する遅延部３ａが動作する。
【００５２】
一方、低周波数側で動作する場合には、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２をＬＯＷ電圧にする。すると、ＮｃｈトランジスタＭＮ６、８、１１ａ、１１ｂ、１２ａ及び１２ｂがオフになり、遅延部３ａの電流は遮断され、遅延部３ａはオフとなる。また、バイアス電圧ＢＩＡＳ３及びＢＩＡＳ４をＨＩＧＨ電圧にする。すると、ＮｃｈトランジスタＭＮ２１、２２、２６、２８がオンになり、遅延部３ｂに電流が流れ、遅延部３ｂはオンとなる。よって、低周波数側では、低周波数側での動作に好適な構成を有する遅延部３ｂが動作する。
【００５３】
すなわち、高周波数側で動作する場合には、Ｎｃｈトランジスタ１３ａ及び１３ｂと、Ｎｃｈトランジスタ１４ａ及び１４ｂとが電流源として動作する。一方、低周波数側で動作する場合には、Ｎｃｈトランジスタ１３ｂとＮｃｈトランジスタ１４ｂとが、電流源として動作する。ここで、高周波数側における制御電圧ＶＣと低周波数側における制御電圧ＶＣのいずれにおいても、出力信号の電圧振幅を確保するのに好適な電流を流すことができるように、Ｎｃｈトランジスタ１１ａとＮｃｈトランジスタ１１ｂとの（Ｗ／Ｌ）の比、及びＮｃｈトランジスタ１３ａとＮｃｈトランジスタ１３ｂとの（Ｗ／Ｌ）の比を決定することが望ましい。また、Ｎｃｈトランジスタ１２ａ、１２ｂ、１４ａ及び１４ｂにつても同様である。
【００５４】
ここで、本構成にかかる集積遅延素子の有利な効果について説明する。通常、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路において、広範な周波数帯に対応するには、出力信号を分周する。例えば、ＰＬＬの発振器の発振周波数範囲が４００〜８００ＭＨｚである場合に、２００ＭＨｚの出力を得たい場合には、発振器で４００ＭＨｚの出力を生成し、これを２分周することで得られる。
【００５５】
しかし、この方法では、発振器自体は１００ＭＨｚでの動作に応じた電力を消費するため、電力の消費が大きい。このため、必要とされる出力周波数に応じて消費電力を最小化するには、複数の遅延素子を使い分けなければならない。例えば、図２に示す遅延素子を２個独立に使用する場合を考慮すると、電流源として動作する、寸法の大きなＮｃｈトランジスタＭＮ３及び４を２個ずつ回路に組み込む必要があり、実装コストが増加してしまう。
【００５６】
ところが、図３に示す集積遅延素子によれば、遅延部３ａと遅延部３ｂとは、Ｎｃｈトランジスタ１１ｂ及び１２ｂを共有している。よって、電流源として動作するトランジスタの実装コストの増加を抑制することができる。
【００５７】
なお、図３に示す集積遅延素子の構成はあくまで一例であり、例えば、２つの遅延部はそれぞれ図１に示す遅延素子と同様の構成としてしてもよい。また、２つの遅延部の一方を図１に示す遅延素子と同様の構成とし、もう一方の遅延部を図２に示す遅延素子と同様の構成としてもよい。
【００５８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、トランジスタのチャネル型を入れ替えてもよいし、電源電圧ＶＤＤとグランド電圧ＧＮＤを入れ替えても、同様の機能を有する遅延素子を得られることは言うまでもない。
【００５９】
また、各トランジスタ間には、必要に応じて他の抵抗器などの素子を接続することも可能である。
【符号の説明】
【００６０】
１ａ、１ｂ 遅延回路
２ａ、２ｂ、２ｃ、２ｄ 電流源回路
３ａ 第１の遅延部
３ｂ 第２の遅延部
４ａ〜ｃ 遅延素子
１１ａ、１１ｂ、１２ａ、１２ｂ Ｐｃｈトランジスタ
１３ａ、１３ｂ Ｎｃｈトランジスタ
２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ Ｐｃｈトランジスタ
２４ａ、２４ｂ、２５ａ、２５ｂ Ｎｃｈトランジスタ
ＢＩＡＳ１〜４ バイアス電圧
ＧＮＤ グランド電圧
ＩＮ＋、ＩＮ−、ＩＮ、ＩＮＢ、ＩＮ２、ＩＮＢ２ 差動入力信号
ＭＰ１〜４、ＭＰ２１〜２４ Ｐｃｈトランジスタ
ＭＮ１〜８ Ｎｃｈトランジスタ
ＭＮ１１ａ、ＭＮ１１ｂ、ＭＮ１２ａ、ＭＮ１２ｂ Ｎｃｈトランジスタ
ＭＮ１３ａ、ＭＮ１３ｂ、ＭＮ１４ａ、ＭＮ１４ｂ Ｎｃｈトランジスタ
ＭＮ２１、ＭＮ２２、ＭＮ２５〜２８ Ｎｃｈトランジスタ
ＯＵＴ＋、ＯＵＴ−、ＯＵＴ、ＯＵＴＢ、ＯＵＴ２、ＯＵＴＢ２ 出力ノード
ＶＣ、ＶＣ２ 制御電圧
ＶＯＵＴ、ＶＯＵＴＢ 差動出力信号
【技術分野】
【０００１】
本発明は遅延素子及び集積遅延素子に関し、特に広範な周波数帯に対応可能な遅延素子及び集積遅延素子に関する。
【背景技術】
【０００２】
半導体集積回路に組み込まれているリングオシレータには、一般に、差動増幅回路構成を有する遅延素子が用いられている。そのような遅延素子として、特許文献１及び２に開示されている素子が挙げられる。
【０００３】
図４は、上述のリングオシレータの構成の一例を模式的に示すブロック図である。このリングオシレータは、図４に示すように、３段の遅延素子４ａ〜４ｃを有する。遅延素子４ａ〜４ｃには、差動入力信号ＩＮ＋と、その反転信号である差動入力信号ＩＮ−が入力される。そして、次段の遅延素子に差動出力信号ＯＵＴ＋及びＯＵＴ−を出力する。最終段である遅延素子４ｃの出力は、遅延素子４ａに帰還して、反転論理にて入力される。
【０００４】
このようなリングオシレータでは、例えば、特許文献１に開示されている遅延素子が用いられる。図５は、特許文献１に開示されている遅延素子の構成を示す回路図である。特許文献１にかかる遅延素子は、Ｐｃｈトランジスタ１１ａ、１１ｂ、１２ａ及び１２ｂのソースが電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ１１ａのゲートには差動入力信号ＩＮ＋が、Ｐｃｈトランジスタ１１ｂのゲートには差動入力信号ＩＮ＋の反転信号である差動入力信号ＩＮ−が入力される。Ｐｃｈトランジスタ１１ａ及び１２ａのドレインは、出力ノードＯＵＴ−を介して、Ｐｃｈトランジスタ１２ｂのゲート及びＮｃｈトランジスタ１３ａのドレインと接続されている。Ｐｃｈトランジスタ１１ｂ及び１２ｂのドレインは、出力ノードＯＵＴ＋を介して、Ｐｃｈトランジスタ１２ａのゲート及びＮｃｈトランジスタ１３ｂのドレインと接続されている。Ｎｃｈトランジスタ１３ａ及び１３ｂのソースはそれぞれグランド電位と接続されている。Ｎｃｈトランジスタ１３ａ及び１３ｂは、ゲートに入力されるバイアス電圧Ｖｂｉａｓにより制御される電流源として動作する。
【０００５】
この遅延素子では、出力ノードＯＵＴ−にはＮｃｈトランジスタ１３ａが、出力ノードＯＵＴ＋にはＮｃｈトランジスタ１３ｂが直接接続されている。そのため、出力ノードＯＵＴ＋及びＯＵＴ−は、電流源となるトランジスタの接合容量の影響を直接受けることとなり、高周波数での発振に適さない。高周波数での発振を目的として、Ｎｃｈトランジスタ１３ａ及び１３ｂの接合容量を低減するためにチャネル幅Ｗを小さくすると、それに伴いチャネル長Ｌも小さくなる。すると、電流源のインピーダンスが低下し、ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が悪化する。よって、電流ばらつきが大きくなり、差動出力信号のスキューが悪化する。
【０００６】
この問題に対処するべく、特許文献２に開示されているような遅延素子が提案されている。図６は、特許文献２に開示されている遅延素子の構成を示す回路図である。特許文献２にかかる遅延素子は、Ｐｃｈトランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ及び２３ｂのソースが電源電圧Ｖｐｓに接続されている。Ｐｃｈトランジスタ２１ａのゲートには差動入力信号ＩＮ＋が、Ｐｃｈトランジスタ２１ｂのゲートには差動入力信号ＩＮ＋の反転信号である差動入力信号ＩＮ−が入力される。
【０００７】
Ｐｃｈトランジスタ２１ａ、２２ａ及び２３ａのドレインは、出力ノードＯＵＴ−を介して、Ｐｃｈトランジスタ２２ａ及び２３ｂのゲートと、Ｎｃｈトランジスタ２４ａのドレインとに接続されている。Ｐｃｈトランジスタ２１ｂ、２２ｂ及び２３ｂのドレインは、出力ノードＯＵＴ＋を介して、Ｐｃｈトランジスタ２２ｂ及び２３ａのゲートと、Ｎｃｈトランジスタ２４ｂのドレインとに接続されている。
【０００８】
Ｎｃｈトランジスタ２４ａのソースはＮｃｈトランジスタ２５ａのドレインと接続され、Ｎｃｈトランジスタ２５ａのソースはグランド電圧と接続されている。Ｎｃｈトランジスタ２４ｂのソースはＮｃｈトランジスタ２５ｂのドレインと接続され、Ｎｃｈトランジスタ２５ｂのソースはグランド電圧と接続されている。また、Ｎｃｈトランジスタ２４ａ及び２４ｂのゲートにはバイアス電圧Ｖｂｉａｓが入力され、Ｎｃｈトランジスタ２５ａ及び２５ｂのゲートには制御電圧ＶＣ２が入力されている。
【０００９】
制御電圧ＶＣ２は、遅延素子を発振させる周波数に応じて生成されるフィルタ電圧、またはそのフィルタ電圧に応じて生成される電流に応じて変化する。すなわち、高周波数側では制御電圧ＶＣ２は大きくなり、低周波数側では制御電圧ＶＣ２は小さくなる。
【００１０】
この遅延素子では、Ｎｃｈトランジスタ２４ａ及び２４ｂをオン抵抗として用いる。そのため、電流源であるＮｃｈトランジスタ２５ａ及び２５ｂのドレイン電圧を小さくして、実質的にＮｃｈトランジスタ２５ａ及び２５ｂの接合容量の影響を軽減し、高周波数側での動作を改善している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１６００９３号公報
【特許文献２】米国特許第６０４３７１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、この遅延素子を低周波数側で発振させる場合、すなわち制御電圧ＶＣ２が小さい場合には、Ｎｃｈトランジスタ２５ａ及び２５ｂに流れる電流は小さくなる。そのため、差動出力信号の電圧振幅を確保することができないので、この遅延素子を低周波数側にて発振させることは困難である。
【課題を解決するための手段】
【００１３】
本発明の一態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第２の回路は、前記第１の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第１の電流源と、前記第２の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第２の電流源と、前記第１の電流源に対して並列に接続され、前記第２の差動出力信号に応じて電流が決定される第３の電流源と、前記第２の電流源に対して並列に接続され、前記第１の差動出力信号に応じて電流が決定される第４の電流源と、前記第１の出力ノードと前記第１の電流源との間に接続された第１の可変抵抗器と、前記第２の出力ノードと前記第２の電流源との間に接続された第２の可変抵抗器とを少なくとも備えるものである。
【００１４】
本発明の別の態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第１の回路は、前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、前記第１０のトランジスタは前記第２の差動出力信号により制御され、前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、前記第１２のトランジスタは前記第１の差動出力信号により制御され、前記第２の回路は、第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、前記第３のトランジスタと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、前記第４のトランジスタと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備えるものである。
【００１５】
さらに、本発明の別の態様である遅延素子は、第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、前記第１の回路は、前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、前記第１０のトランジスタは前記第２の差動出力信号により制御され、前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、前記第１２のトランジスタは前記第１の差動出力信号により制御され、前記第２の回路は、第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、前記第１の出力ノードと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、前記第２の出力ノードと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備えるものである。
【００１６】
本発明にかかる遅延素子によれば、発振周波数の変動にかかわらず、遅延素子に流れる電流を確保することができる。よって、遅延素子に流れる電流により、出力信号の電圧振幅を確保することができる。すなわち、発振周波数に依らずに、出力信号の電圧振幅を確保することができる遅延素子を実現することができる。
【発明の効果】
【００１７】
本発明によれば、発振周波数に依らずに出力信号の電圧振幅を確保することができる遅延素子を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる遅延素子の構成を示す回路図である。
【図２】実施の形態２にかかる遅延素子の構成を示す回路図である。
【図３】実施の形態３にかかる集積遅延素子の構成を示す回路図である。
【図４】通常のリングオシレータの構成を模式的に示すブロック図である。
【図５】特許文献１に開示されている遅延素子の構成を示す回路図である。
【図６】特許文献２に開示されている遅延素子の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
まず、実施の形態１にかかる遅延素子の構成について説明する。図１は、本実施の形態にかかる遅延素子の構成を示す回路図である。この遅延素子は、図１に示すように、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に接続される遅延回路１ａ及び電流源回路２ａにより構成される。遅延回路１ａと電流源回路２ａとは、出力ノードＯＵＴ及びＯＵＴＢを介して接続されている。
【００２０】
遅延回路１ａでは、ＰｃｈトランジスタＭＰ１〜４のソースが電源電圧ＶＤＤと接続されている。ＰｃｈトランジスタＭＰ１及びＭＰ２のドレインは、出力ノードＯＵＴＢを介して、ＰｃｈトランジスタＭＰ４のゲートと接続されている。ＰｃｈトランジスタＭＰ３及びＭＰ４のドレインは、出力ノードＯＵＴを介して、ＰｃｈトランジスタＭＰ２のゲートと接続されている。つまり、ＰｃｈトランジスタＭＰ２とＭＰ４とは、ラッチ回路を構成している。また、ＰｃｈトランジスタＭＰ１のゲートには差動入力信号ＩＮが、ＰｃｈトランジスタＭＰ３のゲートには差動入力信号ＩＮＢが入力される。尚、差動入力信号ＩＮＢは、差動入力信号ＩＮの反転信号である。
【００２１】
電流源回路２ａでは、ＮｃｈトランジスタＭＮ１のドレインは、出力ノードＯＵＴＢを介して遅延回路１ａと接続されている。ＮｃｈトランジスタＭＮ２のドレインは、出力ノードＯＵＴを介して遅延回路１ａと接続されている。ＮｃｈトランジスタＭＮ１及びＭＮ２のゲートには、バイアス電圧ＢＩＡＳ１が入力される。
【００２２】
ＮｃｈトランジスタＭＮ１のソースは、ＮｃｈトランジスタＭＮ３及びＭＮ５のドレインと接続されている。ＮｃｈトランジスタＭＮ２のソースは、ＮｃｈトランジスタＭＮ４及びＭＮ７のドレインと接続されている。ＮｃｈトランジスタＭＮ３及びＭＮ４のゲートには制御電圧ＶＣが入力される。ＮｃｈトランジスタＭＮ５のゲートは出力ノードＯＵＴと接続され、ＮｃｈトランジスタＭＮ７のゲートは出力ノードＯＵＴＢと接続されている。
【００２３】
ＮｃｈトランジスタＭＮ５のソースは、ＮｃｈトランジスタＭＮ６のドレインと接続されている。また、ＮｃｈトランジスタＭＮ７のソースは、ＮｃｈトランジスタＭＮ８のドレインと接続されている。ＮｃｈトランジスタＭＮ６及びＭＮ８のゲートには、バイアス電圧ＢＩＡＳ２が入力される。
【００２４】
そして、ＮｃｈトランジスタＭＮ３、ＭＮ４、ＭＮ６及びＭＮ８のソースは、グランド電圧ＧＮＤと接続されている。
【００２５】
つまり、本遅延素子は、差動入力信号ＩＮと差動入力信号ＩＮＢとの差電圧を増幅する、全差動型増幅回路を構成している。
【００２６】
次に、本実施の形態に係る遅延素子の動作について説明する。本遅延素子は、差動入力信号ＩＮと差動入力信号ＩＮＢとの差電圧を増幅する全差動型増幅回路として動作する。遅延回路１ａは、差動入力信号ＩＮ及びＩＮＢが遅延された差動出力信号ＶＯＵＴ及びＶＯＵＴＢを、出力ノードＯＵＴ及びＯＵＴＢより出力する。
【００２７】
ＮｃｈトランジスタＭＮ３及びＭＮ４は、制御電圧ＶＣに応じて動作する可変電流源として動作する。制御電圧ＶＣは、遅延素子の発振周波数に応じて生成されるフィルタ電圧、またはそのフィルタ電圧に応じて生成される電流に応じて変化する。すなわち、高周波数側では制御電圧ＶＣは大きくなり、低周波数側では制御電圧ＶＣは小さくなる。
【００２８】
ここで、差動出力信号ＶＯＵＴ及びＶＯＵＴＢの発振振幅は、（電源電圧ＶＤＤ−可変電流源のドレイン電圧ＶＤＳ）により決定される。つまり、差動出力信号ＶＯＵＴ及びＶＯＵＴＢの発振振幅を大きくとるためには、ＮｃｈトランジスタＭＮ３及びＭＮ４のドレイン電圧ＶＤＳを小さくする必要がある。そのため、Ｌをトランジスタのチャネル長、Ｗをトランジスタのチャネル幅とすると、ＮｃｈトランジスタＭＮ３及びＭＮ４における（Ｗ／Ｌ）をあまり小さくすることはできない。さらに、電流精度を保ちつつ、差動出力信号の発振振幅を確保するためには、チャネル長Ｌの大きなトランジスタを用いなければならない。従って、（Ｗ／Ｌ）の値を維持するため、チャネル幅Ｗも大きくなる。
【００２９】
その結果、チャネル幅Ｗが大きいことにより、ＮｃｈトランジスタＭＮ３及びＭＮ４の接合容量による影響が大きくなる。これは、遅延素子における発振可能な周波数が低下することに繋がる。
【００３０】
そこで、本遅延素子では、発振可能な周波数の低下を防止するため、ＮｃｈトランジスタＭＮ１及びＭＮ２をカスケードに配置している。このＮｃｈトランジスタＭＮ１及びＭＮ２は、ゲート電圧に応じてその抵抗値が変化する可変抵抗器として動作する。ここで、例えば、バイアス電圧ＢＩＡＳ１として電源電圧ＶＤＤを入力し、ゲート−ソース間電圧ＶＧＳを大きくすることで、ＮｃｈトランジスタＭＮ１及びＭＮ２のチャネル幅Ｗを、ＮｃｈトランジスタＭＮ３及びＭＮ４のチャネル幅Ｗに比べて小さくできる。そのため、ＮｃｈトランジスタＭＮ１及びＭＮ２の接合容量を小さく抑えることができる。
【００３１】
ここで、出力ノードＯＵＴに影響する容量について考察する。出力ノードＯＵＴに影響する容量は、ＰｃｈトランジスタＭＰ２のゲート容量、ＰｃｈトランジスタＭＰ３の接合容量、ＰｃｈトランジスタＭＰ４の接合容量、ＮｃｈトランジスタＭＮ２の接合容量、ＮｃｈトランジスタＭＮ４の接合容量、ＮｃｈトランジスタＭＮ５のゲート容量、ＮｃｈトランジスタＭＮ７及びＭＮ８の接合容量である。
【００３２】
ここで、ＮｃｈトランジスタＭＮ２の接合容量は上述のように小さいため、その影響も小さい。また、ＮｃｈトランジスタＭＮ２のオン抵抗により、ＮｃｈトランジスタＭＮ４及びＭＮ７のドレイン電圧の変動は、差動出力信号ＶＯＵＴの電圧振幅よりも小さい値である、Ｖｔａｉｌとなる。
【００３３】
そのため、最も大きいＮｃｈトランジスタＭＮ４の接合容量の影響は、Ｖｔａｉｌ／ＶＯＵＴに軽減される。なお、本遅延素子は、対称な構成であるため、出力ノードＯＵＴＢから見た場合の容量についても同様に、ＮｃｈトランジスタＭＮ３の接合容量の影響は、Ｖｔａｉｌ／ＶＯＵＴＢに軽減される。結果として、本遅延素子の発振動作の際の実効的な総付加容量値は小さくなったように取り扱うことができるので、より小さい電流で発振動作をすることが可能となる。
【００３４】
また、遅延素子においては、広い発振周波数レンジを確保できることが望ましい。そのためには、制御電流についても広いレンジの確保が必要となる。しかし、例えば、ＰｃｈトランジスタＭＰ１〜４及びＮｃｈトランジスタＭＮ１〜４において、高周波数側での発振振幅を確保するために好適な（Ｗ/Ｌ）とすると、低周波数側での発振振幅は低下する傾向となる。
【００３５】
そのため、本遅延素子では、ＮｃｈトランジスタＭＮ３と並列にＮｃｈトランジスタＭＮ５及びＭＮ６からなるトランジスタ対が接続されている。また、ＮｃｈトランジスタＭＮ４と並列にＮｃｈトランジスタＭＮ７及びＭＮ８からなるトランジスタ対が接続されている。ここで、ＮｃｈトランジスタＭＮ５及びＭＮ７の（Ｗ／Ｌ）を、ＮｃｈトランジスタＭＮ３及びＭＮ４よりも小さくすることで、その容量を低減することができる。これらのトランジスタ対は、低周波数側での動作の際に流れる電流を大きくし、出力信号の発振振幅を確保するための電流源として動作する。
【００３６】
なお、バイアス電圧ＢＩＡＳ１とＢＩＡＳ２とは、同一の電圧でもよいし、別個の電圧でもよい。
【００３７】
従って、本構成によれば、広い発振周波数帯を確保できる遅延素子を実現することができる。
【００３８】
実施の形態２
実施の形態２にかかる遅延素子は、低周波数側における出力信号の発振振幅を確保する効果を重視している。まず、この遅延素子の構成について説明する。図２は、本実施の形態にかかる遅延素子の構成を示す回路図である。この遅延素子の電流源回路２ｂでは、ＮｃｈトランジスタＭＮ１及びＭＮ５のドレインが、出力ノードＯＵＴＢを介して遅延回路１ａと接続されている。また、ＮｃｈトランジスタＭＮ２及びＭＮ７のドレインが、出力ノードＯＵＴを介して遅延回路１ａと接続されている。
【００３９】
ＮｃｈトランジスタＭＮ１のソースはＮｃｈトランジスタＭＮ３のドレインと、ＮｃｈトランジスタＭＮ２のソースはＮｃｈトランジスタＭＮ４のドレインと接続されている。ＮｃｈトランジスタＭＮ５のソースはＮｃｈトランジスタＭＮ６のドレインと、ＮｃｈトランジスタＭＮ７のソースはＮｃｈトランジスタＭＮ８のドレインと接続されている。
【００４０】
ここで、ＮｃｈトランジスタＭＮ５及びＭＮ７は、ＮｃｈトランジスタＭＮ３及びＭＮ４に比べて相対的にそのサイズが小さい。そのため、その接合容量も、ＮｃｈトランジスタＭＮ３及びＭＮ４に比べて十分に小さい。従って、ＮｃｈトランジスタＭＮ１を介さずに、ＮｃｈトランジスタＭＮ５を出力ノードＯＵＴＢに接続しても、その接合容量の影響は小さい。ＮｃｈトランジスタＭＮ２を介さずに、出力ノードＯＵＴと接続されたＮｃｈトランジスタＭＮ７についても同様である。その他の構成は図１と同様であるので、説明を省略する。
【００４１】
本遅延素子が、低周波数側で発振する際、すなわち、ＮｃｈトランジスタＭＮ３及びＭＮ４に流れる電流が小さい場合に、ＮｃｈトランジスタＭＮ６及びＭＮ８は、ＮｃｈトランジスタＭＮ３及びＭＮ４と比べて、相対的に大きな電流を流すことができる。従って、本実施の形態にかかる遅延素子によれば、低周波数側においても、出力信号の電圧振幅を確保することが可能である。
【００４２】
実施の形態３
実施の形態３は、２つの周波数帯に対応することができる集積遅延素子である。この集積遅延素子は、図１または図２に示す遅延素子と同様の構成を有する２個の遅延部が集積され、一方の遅延部は高周波数側において動作し、もう一方の遅延部は低周波数側で動作する。また、この２個の遅延部は、可変電流源となるトランジスタを共有している。ここでは、例として、図２に示す遅延素子と同様の構成の遅延部を有する集積遅延素子について説明する。図３は、本実施の形態にかかる集積遅延素子の構成を示す回路図である。この集積遅延素子は、図３に示すように、高周波数側で動作する第１の遅延部３ａと、低周波数側で動作する第２の遅延部３ｂからなる。
【００４３】
まず、第１の遅延部３ａの構成について説明する。第１の遅延部３ａは、遅延回路１ａ及び電流源回路２ｃにより構成される。遅延回路１ａと電流源回路２ｃとは、図２に示す遅延素子と同様に、出力ノードＯＵＴ及びＯＵＴＢを介して接続されている。
【００４４】
遅延回路１ａは、図２に示す遅延回路１ａと同様の構成であるので、説明を省略する。
【００４５】
電流源回路２ｃは、図２に示す電流源回路２ｂと比較すると、ＮｃｈトランジスタＭＮ１及びＭＮ３に代えて、ＮｃｈトランジスタＭＮ１１ａ及び１３ａと、Ｎｃｈトランジスタ１１ｂ及び１３ｂとが並列に接続されている。また、ＮｃｈトランジスタＭＮ２及びＭＮ４に代えて、ＮｃｈトランジスタＭＮ１２ａ及び１４ａと、Ｎｃｈトランジスタ１２ｂ及び１４ｂとが並列に接続されている。ここで、ＮｃｈトランジスタＭＮ１１ａ及び１１ｂは、図２に示すＮｃｈトランジスタＭＮ１が分割されたものである。同様に、ＮｃｈトランジスタＭＮ１２ａ及び１２ｂ、ＮｃｈトランジスタＭＮ１３ａ及び１３ｂ並びにＮｃｈトランジスタＭＮ１４ａ及び１４ｂは、ＮｃｈトランジスタＭＮ２〜４がそれぞれ分割されたものである。さらに、ＮｃｈトランジスタＭＮ１１ｂのソース及びＮｃｈトランジスタ１３ｂのドレインと、ＮｃｈトランジスタＭＮ１２ｂのソース及びＮｃｈトランジスタＭＮ１４ｂのドレインとは、第２の遅延部３ｂに接続されている。その他の構成は、図２に示す電流源回路２ｂと同様であるので、説明を省略する。
【００４６】
なお、遅延部３ａでは、ＰｃｈトランジスタＭＰ１〜４及びＮｃｈトランジスタＭＮ５〜８は、高周波動作側での動作に好適な（Ｗ／Ｌ）を有する。
【００４７】
次に、第２の遅延部３ｂの構成について説明する。第２の遅延部３ｂは、遅延回路１ｂ及び電流源回路２ｄにより構成される。遅延回路１ｂと電流源回路２ｄとは、出力ノードＯＵＴ２及びＯＵＴＢ２を介して接続されている。
【００４８】
遅延回路１ｂは、図２に示す遅延回路１ａと比較すると、ＰｃｈトランジスタＭＰ１〜４がＰｃｈトランジスタＭＰ２１〜２４に、差動入力信号ＩＮ及びＩＮＢがＩＮ２及びＩＮＢ２に置き換わっている。その他の構成は、図２に示す遅延回路１ａと同様の構成であるので、説明を省略する。
【００４９】
電流源回路２ｄは、図２に示す電流源回路２ｂと比較すると、ＮｃｈトランジスタＭＮ１、２及び５〜８が、ＮｃｈトランジスタＭＮ２１、２２及び２５〜２８に置き換わっている。また、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２がバイアス電圧ＢＩＡＳ３及びＢＩＡＳ４に置き換わっている。さらに、ＮｃｈトランジスタＭＮ３は除去され、ＮｃｈトランジスタＭＮ２１のソースは、第１の遅延部３ａのＮｃｈトランジスタＭＮ１１ｂのソース及びＮｃｈトランジスタ１３ｂのドレインと接続されている。また、ＮｃｈトランジスタＭＮ４は除去され、ＮｃｈトランジスタＭＮ２２のソースは、第１の遅延部３ａのＮｃｈトランジスタＭＮ１２ｂのソース及びＮｃｈトランジスタ１４ｂのドレインと接続されている。その他の構成は、図２に示す電流源回路２ｂと同様であるので、説明を省略する。
【００５０】
なお、遅延部３ｂでは、ＰｃｈトランジスタＭＰ２１〜２４及びＮｃｈトランジスタＭＮ２５〜２８は、低周波動作側での動作に好適な（Ｗ／Ｌ）を有する。
【００５１】
続いて、この集積遅延素子の動作について説明する。この集積遅延素子は、高周波数側で動作する場合には、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２をＨＩＧＨ電圧にする。すると、ＮｃｈトランジスタＭＮ６、８、１１ａ、１１ｂ、１２ａ及び１２ｂがオンになり、遅延部３ａに電流が流れ、遅延部３ａはオンとなる。また、バイアス電圧ＢＩＡＳ３及びＢＩＡＳ４をＬＯＷ電圧にする。すると、ＮｃｈトランジスタＭＮ２１、２２、２６、２８がオフになり、遅延部３ｂにおける電流は遮断され、遅延部３ｂはオフとなる。よって、高周波数側では、高周波数側での動作に好適な構成を有する遅延部３ａが動作する。
【００５２】
一方、低周波数側で動作する場合には、バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２をＬＯＷ電圧にする。すると、ＮｃｈトランジスタＭＮ６、８、１１ａ、１１ｂ、１２ａ及び１２ｂがオフになり、遅延部３ａの電流は遮断され、遅延部３ａはオフとなる。また、バイアス電圧ＢＩＡＳ３及びＢＩＡＳ４をＨＩＧＨ電圧にする。すると、ＮｃｈトランジスタＭＮ２１、２２、２６、２８がオンになり、遅延部３ｂに電流が流れ、遅延部３ｂはオンとなる。よって、低周波数側では、低周波数側での動作に好適な構成を有する遅延部３ｂが動作する。
【００５３】
すなわち、高周波数側で動作する場合には、Ｎｃｈトランジスタ１３ａ及び１３ｂと、Ｎｃｈトランジスタ１４ａ及び１４ｂとが電流源として動作する。一方、低周波数側で動作する場合には、Ｎｃｈトランジスタ１３ｂとＮｃｈトランジスタ１４ｂとが、電流源として動作する。ここで、高周波数側における制御電圧ＶＣと低周波数側における制御電圧ＶＣのいずれにおいても、出力信号の電圧振幅を確保するのに好適な電流を流すことができるように、Ｎｃｈトランジスタ１１ａとＮｃｈトランジスタ１１ｂとの（Ｗ／Ｌ）の比、及びＮｃｈトランジスタ１３ａとＮｃｈトランジスタ１３ｂとの（Ｗ／Ｌ）の比を決定することが望ましい。また、Ｎｃｈトランジスタ１２ａ、１２ｂ、１４ａ及び１４ｂにつても同様である。
【００５４】
ここで、本構成にかかる集積遅延素子の有利な効果について説明する。通常、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路において、広範な周波数帯に対応するには、出力信号を分周する。例えば、ＰＬＬの発振器の発振周波数範囲が４００〜８００ＭＨｚである場合に、２００ＭＨｚの出力を得たい場合には、発振器で４００ＭＨｚの出力を生成し、これを２分周することで得られる。
【００５５】
しかし、この方法では、発振器自体は１００ＭＨｚでの動作に応じた電力を消費するため、電力の消費が大きい。このため、必要とされる出力周波数に応じて消費電力を最小化するには、複数の遅延素子を使い分けなければならない。例えば、図２に示す遅延素子を２個独立に使用する場合を考慮すると、電流源として動作する、寸法の大きなＮｃｈトランジスタＭＮ３及び４を２個ずつ回路に組み込む必要があり、実装コストが増加してしまう。
【００５６】
ところが、図３に示す集積遅延素子によれば、遅延部３ａと遅延部３ｂとは、Ｎｃｈトランジスタ１１ｂ及び１２ｂを共有している。よって、電流源として動作するトランジスタの実装コストの増加を抑制することができる。
【００５７】
なお、図３に示す集積遅延素子の構成はあくまで一例であり、例えば、２つの遅延部はそれぞれ図１に示す遅延素子と同様の構成としてしてもよい。また、２つの遅延部の一方を図１に示す遅延素子と同様の構成とし、もう一方の遅延部を図２に示す遅延素子と同様の構成としてもよい。
【００５８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、トランジスタのチャネル型を入れ替えてもよいし、電源電圧ＶＤＤとグランド電圧ＧＮＤを入れ替えても、同様の機能を有する遅延素子を得られることは言うまでもない。
【００５９】
また、各トランジスタ間には、必要に応じて他の抵抗器などの素子を接続することも可能である。
【符号の説明】
【００６０】
１ａ、１ｂ 遅延回路
２ａ、２ｂ、２ｃ、２ｄ 電流源回路
３ａ 第１の遅延部
３ｂ 第２の遅延部
４ａ〜ｃ 遅延素子
１１ａ、１１ｂ、１２ａ、１２ｂ Ｐｃｈトランジスタ
１３ａ、１３ｂ Ｎｃｈトランジスタ
２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ Ｐｃｈトランジスタ
２４ａ、２４ｂ、２５ａ、２５ｂ Ｎｃｈトランジスタ
ＢＩＡＳ１〜４ バイアス電圧
ＧＮＤ グランド電圧
ＩＮ＋、ＩＮ−、ＩＮ、ＩＮＢ、ＩＮ２、ＩＮＢ２ 差動入力信号
ＭＰ１〜４、ＭＰ２１〜２４ Ｐｃｈトランジスタ
ＭＮ１〜８ Ｎｃｈトランジスタ
ＭＮ１１ａ、ＭＮ１１ｂ、ＭＮ１２ａ、ＭＮ１２ｂ Ｎｃｈトランジスタ
ＭＮ１３ａ、ＭＮ１３ｂ、ＭＮ１４ａ、ＭＮ１４ｂ Ｎｃｈトランジスタ
ＭＮ２１、ＭＮ２２、ＭＮ２５〜２８ Ｎｃｈトランジスタ
ＯＵＴ＋、ＯＵＴ−、ＯＵＴ、ＯＵＴＢ、ＯＵＴ２、ＯＵＴＢ２ 出力ノード
ＶＣ、ＶＣ２ 制御電圧
ＶＯＵＴ、ＶＯＵＴＢ 差動出力信号
【特許請求の範囲】
【請求項１】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第２の回路は、
前記第１の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第１の電流源と、
前記第２の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第２の電流源と、
前記第１の電流源に対して並列に接続され、前記第２の差動出力信号に応じて電流が決定される第３の電流源と、
前記第２の電流源に対して並列に接続され、前記第１の差動出力信号に応じて電流が決定される第４の電流源と、
前記第１の出力ノードと前記第１の電流源との間に接続された第１の可変抵抗器と、
前記第２の出力ノードと前記第２の電流源との間に接続された第２の可変抵抗器とを少なくとも備える遅延素子。
【請求項２】
前記第１の電流源と前記第３の電流源とは、前記第１の可変抵抗器と前記第２の基準電圧との間に並列に接続され、
前記第２の電流源と前記第４の電流源とは、前記第２の可変抵抗器と前記第２の基準電圧との間に並列に接続されていることを特徴とする、
請求項１に記載の遅延素子。
【請求項３】
前記第１の可変抵抗器と前記第３の電流源とは、前記第１の出力ノードと前記第２の基準電圧との間に並列に接続され、
前記第２の可変抵抗器と前記第４の電流源とは、前記第２の出力ノードと前記第２の基準電圧との間に並列に接続されていることを特徴とする、
請求項１に記載の遅延素子。
【請求項４】
前記第１の可変抵抗器は第１チャネル型の第１のトランジスタであり、
前記第２の可変抵抗器は第１チャネル型の第２のトランジスタであり、
前記第１及び第２のトランジスタは第１のバイアス電圧により制御されることを特徴とする、
請求項１乃至３のいずれか一項に記載の遅延素子。
【請求項５】
前記第１の電流源は第１チャネル型の第３のトランジスタであり、
前記第２の電流源は第１チャネル型の第４のトランジスタであり、
前記第３及び第４のトランジスタは、発振周波数に応じてゲート電圧が変化することを特徴とする、
請求項１乃至４のいずれか一項に記載の遅延素子。
【請求項６】
前記第１のトランジスタは前記第３のトランジスタよりもチャネル幅が小さく、
前記第２のトランジスタは前記第４のトランジスタよりもチャネル幅が小さいことを特徴とする、
請求項５に記載の遅延素子。
【請求項７】
前記第３の電流源は、
前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第５のトランジスタと接続された第１チャネル型の第６のトランジスタとを備え、
前記第４の電流源は、
前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
前記第７のトランジスタと接続された第１チャネル型の第８のトランジスタとを備え、
前記第６及び第８のトランジスタは第２のバイアス電圧により制御され、
前記第５及び第６のトランジスタは、前記第３のトランジスタよりもチャネル幅が小さく、
前記第７及び第８のトランジスタは、前記第４のトランジスタよりもチャネル幅が小さいことを特徴とする、
請求項５又は６に記載の遅延素子。
【請求項８】
前記第１のバイアス電圧と前記第２のバイアス電圧とは等しい電圧であることを特徴とする、
請求項７に記載の遅延素子。
【請求項９】
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御されることを特徴とする、
請求項１乃至８のいずれか一項に記載の遅延素子。
【請求項１０】
前記第２の差動入力信号は、前記第１の差動入力信号の反転信号であることを特徴とする、
請求項１乃至９のいずれか一項に記載の遅延素子。
【請求項１１】
請求項１乃至９のいずれか一項に記載の前記遅延素子からなる第１の遅延部と、
請求項１乃至９のいずれか一項に記載の前記遅延素子からなる第２の遅延部とを少なくとも備え、
前記第１の遅延部と前記第２の遅延部は、前記第１及び第３の電流源を共有していることを特徴とする集積遅延素子。
【請求項１２】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御され、
前記第２の回路は、
第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、
発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、
前記第３のトランジスタと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第４のトランジスタと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備える遅延素子。
【請求項１３】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御され、
前記第２の回路は、
第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、
発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、
前記第１の出力ノードと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第２の出力ノードと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備える遅延素子。
【請求項１】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第２の回路は、
前記第１の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第１の電流源と、
前記第２の出力ノードと前記第２の基準電圧との間に接続され、発振周波数に応じて電流が決定される第２の電流源と、
前記第１の電流源に対して並列に接続され、前記第２の差動出力信号に応じて電流が決定される第３の電流源と、
前記第２の電流源に対して並列に接続され、前記第１の差動出力信号に応じて電流が決定される第４の電流源と、
前記第１の出力ノードと前記第１の電流源との間に接続された第１の可変抵抗器と、
前記第２の出力ノードと前記第２の電流源との間に接続された第２の可変抵抗器とを少なくとも備える遅延素子。
【請求項２】
前記第１の電流源と前記第３の電流源とは、前記第１の可変抵抗器と前記第２の基準電圧との間に並列に接続され、
前記第２の電流源と前記第４の電流源とは、前記第２の可変抵抗器と前記第２の基準電圧との間に並列に接続されていることを特徴とする、
請求項１に記載の遅延素子。
【請求項３】
前記第１の可変抵抗器と前記第３の電流源とは、前記第１の出力ノードと前記第２の基準電圧との間に並列に接続され、
前記第２の可変抵抗器と前記第４の電流源とは、前記第２の出力ノードと前記第２の基準電圧との間に並列に接続されていることを特徴とする、
請求項１に記載の遅延素子。
【請求項４】
前記第１の可変抵抗器は第１チャネル型の第１のトランジスタであり、
前記第２の可変抵抗器は第１チャネル型の第２のトランジスタであり、
前記第１及び第２のトランジスタは第１のバイアス電圧により制御されることを特徴とする、
請求項１乃至３のいずれか一項に記載の遅延素子。
【請求項５】
前記第１の電流源は第１チャネル型の第３のトランジスタであり、
前記第２の電流源は第１チャネル型の第４のトランジスタであり、
前記第３及び第４のトランジスタは、発振周波数に応じてゲート電圧が変化することを特徴とする、
請求項１乃至４のいずれか一項に記載の遅延素子。
【請求項６】
前記第１のトランジスタは前記第３のトランジスタよりもチャネル幅が小さく、
前記第２のトランジスタは前記第４のトランジスタよりもチャネル幅が小さいことを特徴とする、
請求項５に記載の遅延素子。
【請求項７】
前記第３の電流源は、
前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第５のトランジスタと接続された第１チャネル型の第６のトランジスタとを備え、
前記第４の電流源は、
前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
前記第７のトランジスタと接続された第１チャネル型の第８のトランジスタとを備え、
前記第６及び第８のトランジスタは第２のバイアス電圧により制御され、
前記第５及び第６のトランジスタは、前記第３のトランジスタよりもチャネル幅が小さく、
前記第７及び第８のトランジスタは、前記第４のトランジスタよりもチャネル幅が小さいことを特徴とする、
請求項５又は６に記載の遅延素子。
【請求項８】
前記第１のバイアス電圧と前記第２のバイアス電圧とは等しい電圧であることを特徴とする、
請求項７に記載の遅延素子。
【請求項９】
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御されることを特徴とする、
請求項１乃至８のいずれか一項に記載の遅延素子。
【請求項１０】
前記第２の差動入力信号は、前記第１の差動入力信号の反転信号であることを特徴とする、
請求項１乃至９のいずれか一項に記載の遅延素子。
【請求項１１】
請求項１乃至９のいずれか一項に記載の前記遅延素子からなる第１の遅延部と、
請求項１乃至９のいずれか一項に記載の前記遅延素子からなる第２の遅延部とを少なくとも備え、
前記第１の遅延部と前記第２の遅延部は、前記第１及び第３の電流源を共有していることを特徴とする集積遅延素子。
【請求項１２】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御され、
前記第２の回路は、
第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、
発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、
前記第３のトランジスタと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第４のトランジスタと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備える遅延素子。
【請求項１３】
第１の基準電圧に接続され、第１の差動入力信号を遅延させた第１の差動出力信号を第２の出力ノードに出力し、第２の差動入力信号を遅延させた第２の差動出力信号を第１の出力ノードに出力する第１の回路と、
第２の基準電圧に接続され、前記第１及び第２の差動出力信号の電圧振幅を決定する第２の回路とを備え、
前記第１の回路は、
前記第１の基準電圧と前記第１の出力ノードとの間に並列に接続された第２チャネル型の第９及び第１０のトランジスタと、
前記第１の基準電圧と前記第２の出力ノードとの間に並列に接続された第２チャネル型の第１１及び第１２のトランジスタとを備え、
前記第９のトランジスタのゲートには前記第１の差動入力信号が入力され、
前記第１０のトランジスタは前記第２の差動出力信号により制御され、
前記第１１のトランジスタのゲートには前記第２の差動入力信号が入力され、
前記第１２のトランジスタは前記第１の差動出力信号により制御され、
前記第２の回路は、
第１のバイアス電圧により制御される、前記第１の出力ノードと接続された第１チャネル型の第１のトランジスタ、及び、前記第２の出力ノードと接続された第１チャネル型の第２のトランジスタと、
発振周波数に応じてゲート電圧が変化する、前記第１のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第３のトランジスタ、及び、前記第２のトランジスタと前記第２の基準電位との間に接続された第１チャネル型の第４のトランジスタと、
前記第１の出力ノードと接続され、前記第２の差動出力信号により制御される第１チャネル型の第５のトランジスタと、
前記第２の出力ノードと接続され、前記第１の差動出力信号により制御される第１チャネル型の第７のトランジスタと、
第２のバイアス電圧により制御される、前記第５のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第６のトランジスタ、及び、前記第７のトランジスタと前記第２の基準電圧との間に接続された第１チャネル型の第８のトランジスタとを備える遅延素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２７３１１１（Ｐ２０１０−２７３１１１Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２３１８９（Ｐ２００９−１２３１８９）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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