【課題】安定した遊技制御をおこなうことができる遊技台を提供する。
【解決手段】遊技台のＣＰＵは、８ビットのフラグレジスタを少なくとも搭載する。また、このフラグレジスタにおける複数のビットは、ゼロフラグとして少なくとも機能するものである。

【特許請求の範囲】
【請求項１】
ＣＰＵを内蔵するマイクロプロセッサを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、８ビットのフラグレジスタを少なくとも搭載するものであり、
前記フラグレジスタにおける複数のビットは、ゼロフラグとして少なくとも機能するものである、
ことを特徴とする遊技台。
【請求項２】
請求項１に記載の遊技台であって、
前記フラグレジスタにおける一つのビットだけは、キャリーフラグとして少なくとも機能するものである、
ことを特徴とする遊技台。
【請求項３】
請求項１または２に記載の遊技台であって、
前記複数のビットのうちの第一のビットは、第一のゼロフラグとして機能するものであり、
前記複数のビットのうちの第二のビットは、第二のゼロフラグとして機能するものであり、
前記ＣＰＵは、第一の命令を受け付けた場合に、第一の演算を少なくとも実行可能なものであり、
前記ＣＰＵは、第二の命令を受け付けた場合に、第二の演算を少なくとも実行可能なものであり、
前記第一のゼロフラグは、前記第一の演算の結果がゼロの場合に、少なくともオン状態になるものであり、
前記第一のゼロフラグは、前記第一の演算の結果がゼロ以外の場合に、少なくともオフ状態になるものであり、
前記第一のゼロフラグは、前記第二の演算の結果がゼロの場合に、少なくともオン状態になるものであり、
前記第一のゼロフラグは、前記第二の演算の結果がゼロ以外の場合に、少なくともオフ状態になるものであり、
前記第二のゼロフラグは、前記第一の演算の結果がゼロの場合に、少なくともオン状態になるものであり、
前記第二のゼロフラグは、前記第一の演算の結果がゼロ以外の場合に、少なくともオフ状態になるものであり、
前記第二のゼロフラグは、前記第二の演算の前後で状態が変化されないものである、
ことを特徴とする遊技台。
【請求項４】
請求項１乃至３のいずれかに記載の遊技台であって、
前記第一および第二の命令は、オペコードを含んで構成されるものであり、
前記第一および第二の命令は、オペランドを含んで構成されるものであり、
前記第一の命令のオペコードは、８ビットインクリメント命令を示すものであり、
前記第一の命令のオペランドは、８ビットの値を格納可能な８ビットのレジスタを示すものであり、
前記第二の命令のオペコードは、１６ビットインクリメント命令を示すものであり、
前記第二の命令のオペランドは、１６ビットの値を格納可能な１６ビットのレジスタを示すものである、
ことを特徴とする遊技台。
【請求項５】
請求項４に記載の遊技台であって、
前記１６ビットのレジスタは、ペアレジスタである場合を少なくとも含むものであり、
前記ペアレジスタは、８ビットのレジスタ二つによって構成されるものである、
ことを特徴とする遊技台。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【公開番号】特開２０１３−２７７３９（Ｐ２０１３−２７７３９Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１２−２２２８９１（Ｐ２０１２−２２２８９１）
【出願日】平成２４年１０月５日（２０１２．１０．５）
【分割の表示】特願２０１１−１６３８３６（Ｐ２０１１−１６３８３６）の分割
【原出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（５９７０４４１３９）株式会社大都技研 (1,470)
【Ｆターム（参考）】