金属コア基材を備える回路アセンブリおよびこの回路アセンブリを作製するためのプロセス
電子デバイスパッケージのための基材は、電子デバイスを収容するための空洞を定めるように形作られる電導性コア、上記コアの第一面上に位置決めされる第一絶縁層、および前記空洞内部の表面に隣接するように位置決めされる第一コンタクトを備える。上記基材を製作する方法もまた提供される。別の局面において、本発明は、導電性コアを提供する工程、上記コアを変形させて電子デバイスを収容するための空洞を定める工程、上記コアの第一面へ第一絶縁層を付着する工程、および上記空洞内部の表面に隣接するように第一コンタクトを形成する工程を包含する、電子デバイスパッケージのための基材を作製する方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、電子回路アセンブリ、より詳細には半導体デバイスを備える回路アセンブリ、およびその作製に関する。
【背景技術】
【０００２】
（発明の背景）
超小型電子回路パッケージは様々なサイズで作製される。１つのパッケージ層（ｌｅｖｅｌ）は、複数の超小型回路および／または他の構成部品を含む半導体チップを備える。そのようなチップは、通常半導体（例えば、ケイ素など）から作製される。多層基材を備える中間パッケージ層（すなわち、「チップキャリア（ｃｈｉｐ ｃａｒｒｉｅｒ）」）は複数のチップを備え得る。同様に、これらの中間パッケージ層は、大規模回路カード、マザーボードなどに装着され得る。中間パッケージ層は、構造支持、大規模ボードへのより小規模の回路の移行的集積化（ｔｒａｎｓｉｔｉｏｎａｌ ｉｎｔｅｇｒａｔｉｏｎ）、および回路部品からの熱の散逸を含む、回路アセンブリ全体におけるいくつかの目的に役立つ。従来の中間パッケージ層に使用される基材は、様々な物質、例えば、セラミックス、ガラス繊維強化ポリエポキシド、およびポリイミドを含んできた。
【０００３】
上述の基材は、回路アセンブリに対する構造支持を提供するのに十分な剛性を提供する一方で、代表的には、基材に装着される超小型電子チップの熱膨張係数と大きく異なる熱膨張係数を有する。その結果として、アセンブリの層間の継手の破損に起因する、繰り返し使用後の回路アセンブリの破損が、リスクである。
【０００４】
同様に、基材上で使用される誘電材料は、コンフォーマリティ（ｃｏｎｆｏｒｍａｌｉｔｙ）、耐炎性および共存可能な熱膨張特性を含む数個の必要条件を満たさなければならない。従来の誘電材料としては、例えば、ポリイミド、ポリエポキシド、フェノール樹脂およびフルオロカーボンが挙げられる。これらのポリマー誘電体は、代表的には隣接する層の熱膨張係数よりもはるかに高い熱膨張係数を有する。
【０００５】
超小型電子製品を小さく作るためにこれまで尽くされてきた多くの努力により、パッケージ基材上のチップおよび他のデバイスにより占められる面積および厚さは、より小さくかつより薄くなってきた。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
先行技術の欠点を克服する改良された熱的特性および構造的特性を備える回路アセンブリを提供することが所望される。
【課題を解決するための手段】
【０００７】
（発明の要旨）
第一の局面において、本発明は、電子デバイスを収容するための空洞を定めるように形作られる導電性コア、上記コアの第一面上に位置決めされる第一絶縁層、および上記空洞内部の表面に隣接するように位置決めされる第一コンタクトを備える電子デバイスパッケージのための基材を提供する。
【０００８】
別の局面において、本発明は、導電性コアを提供する工程、上記コアを変形させて電子デバイスを収容するための空洞を定める工程、上記コアの第一面へ第一絶縁層を付着する工程、および上記空洞内部の表面に隣接するように第一コンタクトを形成する工程を包含する、電子デバイスパッケージのための基材を作製する方法を提供する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に従って組み立てられた回路アセンブリの平面図である。
【図２】図２は、線２−２に沿って切られた図１の回路アセンブリの断面図である。
【図３】図３は、線３−３に沿って切られた図１の回路アセンブリの断面図である。
【図４】図４は、本発明の実施形態に従って組み立てられた別の回路アセンブリの平面図である。
【図５】図５は、線５−５に沿って切られた図４の回路アセンブリの断面図である。
【図６】図６は、線６−６に沿って切られた図４の回路アセンブリの断面図である。
【図７】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図８】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図９】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図１０】図１０は、本発明の実施形態に従って組み立てられた基材の平面図である。
【図１１】図１１は、線１１−１１に沿って切られた図１０の基材の断面図である。
【図１２】図１２は、本発明の別の局面に従う回路アセンブリの断面図である。
【発明を実施するための形態】
【００１０】
（発明の詳細な説明）
一つの局面において、本発明は基材上に取り付けられた半導体デバイスを備える回路アセンブリを提供し、ここで、上記基材は導電性コア、および上記導電性コアの第一面上に絶縁材料の第一層を備える。上記基材は、空洞を形成するように形作られ、上記半導体デバイスの少なくとも一部分が空洞内に位置決めされる。第一導体および第二導体が上記空洞内に設けられる。第一導体は上記コアに上記半導体デバイスの第一コンタクトを電気的に接続し、第二導体は、上記半導体デバイスの第二コンタクトに電気的に接続され、第二コンタクトから上記空洞の縁部へ伸長する。上記アセンブリは機械的に丈夫であり、上記半導体デバイスからの熱の効率的除去を提供する。
【００１１】
図面を参照すると、図１は本発明の一実施形態に従って組み立てられた回路アセンブリ１０の平面図であり、図２および図３は本発明の一実施形態に従って組み立てられた回路アセンブリ１０の断面図である。上記回路アセンブリは、底１６および側面１８を有する空洞１４を形成するように形作られるコア２０を有する基材１２を備え、側面１８は底の外縁部から伸びる。絶縁材料の第一層２２および第二層２４は上記コアの反対の面（すなわち表面）上に位置決めされる。コア２０は、単層構造であっても多層構造であってもよい。上記空洞は、半導体デバイス２６（また、チップとしても言及される）を収容するように形作られる。一例では、上記半導体デバイスは、金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）である。導電性部材（すなわちコンタクト）２８は、上記半導体デバイスの最上面３０に隣接するように位置決めされ、かつ最上面３０と電気的に接触している。導電性部材２８の端３２および端３４は、上記基材上の導体３６および導体３８に電気的に接続される。導電性部材２８の端３２および端３４と導体３６および導体３８との間の電気的接続は、はんだ接合４０およびはんだ接合４２を用いて実行され得る。同様に、導電性部材２８は、はんだ接合４４を用いて上記半導体デバイスの最上部に電気的に接続され得る。
【００１２】
１つ以上の導電体またはコンタクト（接続パッドとしても言及される）は、上記空洞内の表面（例えば、底面または側壁面）に隣接するように位置決めされる。この例において、接続パッド４６は絶縁材料の第一層２２上に位置決めされ、上記半導体デバイス上のコンタクト４８に電気的に接続される。パッド４６はコンタクト４８から上記空洞の縁部へ伸び、縁部を越える可能性もある。パッド４６は、絶縁材料の第一層により上記コアから電気的に絶縁される。パッド４６とコンタクト４８との間の接続は、はんだ接合５０を用いてなされ得る。一例では、上記コンタクトはＭＯＳＦＥＴのゲートコンタクト（ｇａｔｅ ｃｏｎｔａｃｔ）であり得る。接続パッド４６は、上記半導体デバイスへ別のデバイスまたは回路ボードを接続するための手段を提供する。
【００１３】
１つ以上の開口部すなわちブラインドビア５４は、絶縁材料の第一層２２中に形成され得る。これらのビアは導電性材料５６で満たされ得、上記基材のコアに上記半導体デバイス上のコンタクト５８およびコンタクト６０を電気的に接続する導体を形成し得る。上記導電性材料５６は、はんだ接合６２を用いてコンタクト５８およびコンタクト６０に接続され得る。一例では、コンタクト５８およびコンタクト６０はＭＯＳＦＥＴのソースコンタクト（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）であり得る。開口部６６は、上記コアへ電気的接続をするために使用され得るブラインドビアを作成するために絶縁コーティング中に設けられる。
【００１４】
図１はＭＯＳＦＥＴの形態の半導体デバイスを備える回路アセンブリを例示するが、本発明は、任意の特定のタイプの電子デバイスまたは回路に限定されないことが理解されるべきである。例えば、図１のＭＯＳＦＥＴは別のタイプの電子デバイス、論理回路、電力増幅器などで代用され得る。
【００１５】
上記空洞内部に上記電子デバイスを取り付けることにより、電気的接続および／または熱的接続が、上記基材の最上面６４の面に強固に存在するコネクターを用いて上記半導体デバイスの最上部に対してなされ得る。加えて、熱的接続は、上記デバイスの最上面および底面の両方に対してなされ得、電気的接続は、上記デバイスの裏側に対してなされ得る。この構造はまた、埋め込み式相互接続性を提供する。信号伝播は、低損失の銅での接続により改良され得る。上記電子デバイスは、改良された減結合のための受動デバイスの近くに取り付けられ得る。上記アセンブリは、以前のアセンブリと比較して形態的要素が減少した：電気的トレース（ｔｒａｃｅ）／電線間の距離が短くされ得る。
【００１６】
さらに、コンパクトな構造は改良された熱的特性を提供し、上記半導体デバイスから熱を効率的に取り除く。上記デバイスを上記空洞内に位置決めすることにより、デバイスの裏側は上記パッケージの最上面上の接続パッドと同じ面であり得、それによって、単一のはんだ接合面を提供し、上記アセンブリの製造を容易にする。
【００１７】
基材のコア層は、様々な材料、例えば、金属（例えば、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または上述金属のいずれかの合金であり得る）、および導電性炭素コーティングされた材料またはメタライズ（ｍｅｔａｌｉｚｅｄ）非導電性材料（例えば、スパッタリングされたセラミック（ｓｐｕｔｔｅｒｅｄ ｃｅｒａｍｉｃ）またはコーティングされたプラスチック）のいずれかを含み得る。より詳細には、上記基材は、銅箔、ニッケル−鉄合金、およびこれらの組み合わせまたは複数の層から選択される金属コアを備え得る。上記基材はまた、上述の金属またはそれらの組み合わせのいずれかからなる多孔性基材であり得る。
【００１８】
いくつかの実施形態において、上記基材は、ニッケル−鉄合金、例えば、約６４重量％の鉄および３６重量％のニッケルを含むＩＮＶＡＲ（Ｉｍｐｈｙ Ｓ．Ａ．（１６８ Ｒｕｅ ｄｅ Ｒｉｖｏｌｉ，Ｐａｒｉｓ，Ｆｒａｎｃｅ）により所有されている商標）を含む。この合金は低い熱膨張係数を有し、チップを調製するために使用されるケイ素材料の熱膨張係数と類似する。この特性は、保管中または通常使用中の熱サイクルに起因するチップ規模パッケージの連続的なより大規模の層またはより小規模の層の間での接着接合部の破損を防ぐ目的で所望される。ニッケル−鉄合金が上記導電性コアとして使用される場合、導電性を高めるために金属銅の層が導電性コアの全表面に付着され得る。上記金属銅の層は、従来の手段（例えば、電気めっきまたは金属蒸着）により付着され得る。銅の層は、代表的には１ミクロン〜１０ミクロンの厚さを有し得る。
【００１９】
図１、図２および図３の例において、半導体デバイスは、基材の空洞内に取り付けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴは、１つのゲートコンタクト、１つのドレインコンタクト（ｄｒａｉｎ ｃｏｎｔａｃｔ）および２つのソースコンタクトを備える。ゲートコンタクト４８は、第一パッドすなわち導電体４６に、例えばはんだ接合により電気的に接続され得る。ソースコンタクト５８およびソースコンタクト６０は、ビア５４において導電性材料を通して上記コアへ、例えばはんだ接合により電気的に接続され得る。ＭＯＳＦＥＴの最上部上のドレインコンタクトは、導電性部材２８に、例えばはんだ接合により電気的に接合され得る。
【００２０】
図４は、底７４および側面７６（側面７６は底の外縁部から伸びる）を有する空洞７２を形成するように形作られたコア７８を備える基材７０の代替の実施形態の平面図であり、図５および図６はその断面図である。絶縁材料の第一層８０および第二層８２は、上記コアの反対側に位置決めされる。上記基材は、品目８４、８６、８８および９０として例示される複数の導電体またはコンタクトパッドを備え得る。上記コンタクトパッド（例えば８８および９０）は、絶縁材料の第一層の表面上に取り付けられ得るか、その第一層の中に埋め込まれ得るか、またはビアの中に存在し得、上記基材のコア層に電気的に接続されるコンタクトパッド（例えば８４および８６）を形成し得る。上記コンタクトパッドの配置は、上記空洞に少なくとも部分的に取り付けられる様々な半導体デバイスを収容するように選択され得る。図４の例において、パッド８８およびパッド９０は上記空洞の縁部へ伸び、空洞の縁部を越える可能性もある。パッド８８およびパッド９０は、空洞内に取り付けられたデバイスを別の回路に接続するための手段を提供する。絶縁体の最上層における開口部９２および開口部９４は、上記コアの一部を曝露し、上記コアに電気的に接続をするために使用される導電性材料を備え得るブラインドビアを形成する。１つ以上のビア９６は、上記基材中に設けられ得る。そのようなビアは、上記コアを通って伸長し得、上記コアから、例えば、誘電材料１００の層によって絶縁され得る。上記ビアが導電性材料で満たされ得るか、または１つ以上の導体が上記ビアを通り抜け得、上記コアの反対側に位置決めされた構成部品間または回路間に電気的接続を提供し得る。
【００２１】
図７、図８および図９は、本発明の実施形態に従って組み立てられた他の回路アセンブリの断面図である。図７は、複数の電子デバイス１０４および１０６が基材１１０の空洞１０８内に位置する実施形態を例示する。さらに、上記基材は、導電性コア１１２、ならびに上記コアの反対側に位置決めされた絶縁体の第一層１１４および第二層１１６を備える。１つ以上の導体（例えば、導体１１８および導体１２０）は、上記コアから絶縁されており、上記空洞内に位置決めされ得、空洞の縁部へおよび縁部を越えて伸び得、上記空洞の外側の回路に上記電子デバイスを電気的に接続するための手段を提供し得る。そのような回路は、絶縁体の層１１４上に形成される導体を備え得る。１つ以上のスルービア（ｔｈｒｏｕｇｈ ｖｉａ）１２２、および／または１つ以上のブラインドビア１２４は、上記空洞領域内の基材中に形成され得、電子デバイスと上記コアまたはコアの他の側面上の回路との間に電気的接続を提供し得る。導体１２６および導体１２８は、電子デバイス１０４および電子デバイス１０６の最上面へ電気的接続をするために設けられる。導体１２６および導体１２８は、電子デバイス１０４および電子デバイス１０６の最上面へ電気的接続をするために設けられる。
【００２２】
図８は、さらなるコア層１３０および絶縁材料のさらなる層１３２が基材１３４の底面上に形成される実施形態を例示する。回路１３６は絶縁層１３２上に形成され得、１つ以上のビア１３８およびビア１４０が、コア１３０とコア１４２を互いに接続するためか、上記コアのうちの１つ以上に電子デバイスを接続するためか、または上記コアの反対側にある回路を接続するために必要に応じて設けられ得る。図８の実施形態において、電子デバイス１４４は、スルービア１４０によって層１３２上の回路１３６に接続される。さらなる導体１４６は、層１４８上の回路に上記電子デバイスを接続するために設けられ得る。
【００２３】
図９は、さらなるコア層１５０およびさらなる絶縁層１５２が基材１５４の最上部上に形成される実施形態を例示する。回路１５６は絶縁層１５２上に形成され得、１つ以上のビア（例えば１５８および１６０）が様々な要素を互いに接続するために設けられ得る。例えば、コア１５４およびコア１６２が互いに接続され得るか、絶縁体の層上の回路が上記コアのうちの１つ以上に接続され得るか、上記電子デバイスが上記コアのうちの１つ以上に接続され得るか、またはコアの反対側の回路が互いに接続され得る。
【００２４】
別の局面において、本発明は電子回路アセンブリを作製する方法を包含する。上記方法は、以下：（ａ）導電性コアを設ける工程；（ｂ）上記コアを変形させ、半導体デバイスの少なくとも一部を収容するための空洞を形成する工程；（ｃ）上記導電性コアの第一表面に誘電コーティングを付着させる工程；および（ｄ）導電体を上記誘電コーティングの表面上、および上記誘電コーティングのビア中に形成する工程、を包含する。この例では、金属コアは最初に形成され、次いで、任意の必要な前処理、誘電コーティングの付着、スパッタリング、めっきによるパターン形成（ｐｌａｔｉｎｇ ｐａｔｔｅｒｎｉｎｇ）などが続いて適用される。上記コアへの経路は、メタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）およびパターン形成の前または後に作成され得る。上記誘電コーティングはコンフォーマルコーティングであり得る。
【００２５】
いくつかの実施形態において、誘電コーティングの付着前に、金属、例えば銅、の層が上記コアに付着し得、最適な導電性を確実にし得る。この金属の層、および後のメタライゼーション工程において付着する金属の層は、従来の手段（例えば、電気めっき、金属蒸着技術、または無電解めっき）によって付着し得る。上記金属の層は、代表的には１ミクロン〜２０ミクロン、好ましくは５ミクロン〜１０ミクロンの厚さを有し得る。
【００２６】
導体またはコンタクトは、化学的アブレーション、機械的アブレーションもしくはレーザーアブレーションにより、または選択された領域でのコーティングの付着を防ぐためのマスキング技術を利用することにより、さもなければ、導電性コアの部分を暴露するために所定のパターンで誘電コーティングの一部を取り除き、導体およびコンタクトを形成するために誘電コーティングの一部に金属の層を付着させることにより、形成され得る。上記誘電コーティング層のうちの少なくとも１つのメタライゼーションはまた、上記誘電コーティング層の表面に隣接するコンタクトおよび導体を形成するために使用され得る。
【００２７】
複数の空洞は、コア材料の単一の大シートに形成され得る。図１０は、空洞１７２および空洞１７４を含むコア材料のシート１７０の平面図である。図１１は、線１１−１１に沿って切られた図１０の基材の断面図である。複数のスロットまたは開口部、例えば１７６、１７８、１８０、１８２は、上記空洞を形成するシートの一部に隣接して形成される。上記空洞は、スタンピングにより、さもなければ上記基材の一部を機械的に変形させるか、または除去することにより形成され得る。上記空洞はまた、公知のケミカルミーリング技術を用いて形成され得る。あるいは、上記空洞は、所望される位置で上記コアを選択的にエッチングすることにより形成され得る。別の例では、これらの変形技術の任意の組み合わせが使用され得る。上記スロットは、形成プロセス／パンチングプロセスを助ける。上記スロットはまた、シート１８４の使い捨て部分を定める。上記コアの空洞は、タブ、例えば１８６、１８８、１９０および１９２のそばの上記使い捨て部分に接続される。これらのタブは、上記使い捨て部分から上記コアの空洞を取り除くために破壊されるか、切断され得る。
【００２８】
いくつかの実施形態において、上記導電性コアは約２０ミクロン〜４００ミクロン、より具体的には１５０ミクロン〜２５０ミクロンの厚さを有し得る。上記コアは複数の穴を備え得る。上記穴は一定のサイズおよび形状を有し得る。上記穴が円形である場合、穴の直径は、約８ミル（２０３．２ミクロン）であり得る。上記穴は必要に応じてより大きくてもより小さくてもよい、ただし、上記穴が、遮られるようになること無く、本発明のプロセスにおいて付着する全ての層を収容するほどに十分に大きいという条件付きである。
【００２９】
誘電コーティングは上記コアの曝露された表面に付着し得、その表面上にコンフォーマルコーティングを形成し得る。本明細書中で使用される場合、「コンフォーマル」膜または「コンフォーマル」コーティングは、実質的に均一な厚みを有する膜またはコーティングを指し、この膜またはコーティングは、上記コアの穴の内部（しかし、好ましくは、塞いでいない）の表面を含むコアのトポグラフィーと一致する。上記誘電コーティングの膜厚は、例えば、５ミクロンと５０ミクロンとの間であり得る。より薄い膜厚は種々の理由で所望される。例えば、薄い膜厚を有する誘電コーティングは、より小規模の回路を可能にする。
【００３０】
本発明のプロセスにおいて使用される誘電コーティングは、例えば、浸漬コーティング、蒸着、電着および自動泳動（ａｕｔｏｐｈｏｒｅｓｉｓ）を含む任意の適したコンフォーマルコーティング法により付着し得る。蒸着による付着する誘電コーティングの例としては、ポリ−（パラ−キシリレン）（置換および非置換ポリ−（パラ−キシリレン）の両方を含む）；シルセスキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）；およびポリ−ベンゾシクロブテンが挙げられる。電着により付着する誘電コーティングの例としては、アノードおよびカソードでのアクリル、エポキシ、ポリエステル、ポリウレタン、ポリイミドまたは含油樹脂性組成物が挙げられる。
【００３１】
誘電コーティングはまた、任意の電着可能な感光性組成物の電着により形成され得る。例えば、上記誘電コーティングは、水性媒体中に分散する樹脂相を含む電着可能コーティング組成物の電着により上記コアに付着し、ここで、上記樹脂相は、樹脂相中に存在する樹脂固形物の全重量を基として少なくとも１重量％の共有結合したハロゲン成分を有する。電着可能な誘電コーティング組成物およびこれに関連する方法の例は、米国特許第６，７１３，５８７号に記載されており、この米国特許は本明細書により参考として援用される。
【００３２】
上記電着可能コーティング組成物は、導電性基材（または、メタライゼーションによって導電性にされるように導電性にされた基材）に電気泳動で付着し得る。電着のための印加電圧は変えられてもよく、例えば、１ボルトのような低電圧から数千ボルトのような高電圧までであり得るが、代表的には５０ボルトと５００ボルトとの間であり得る。電流密度は、０．５アンペア／平方フィートと５アンペア／平方フィートとの間（０．５ミリアンペア／平方センチメートル〜５ミリアンペア／平方センチメートル）であり得、電着の間に減少する傾向があり、このことは上記基材の曝露されている全表面上でのコンフォーマル膜の形成を示している。
【００３３】
上記コーティングが電着により付着した後、コーティングは硬化され得、通常は、１分間〜４０分間、９０℃〜３００℃の範囲の高温にて熱で硬化され得、上記コアの暴露されている全表面上に絶縁コンフォーマル誘電コーティングを形成し得る。
【００３４】
絶縁層はまた、自動泳動（化学泳動（ｃｈｅｍｉｐｈｏｒｅｓｉｓ）としてもまた言及される）を用いて付着し得る。一般的に、自動泳動は、浸漬タンク中の酸性水性コーティング組成物から金属表面上に有機コーティングを堆積させるためのコーティングプロセスである。上記プロセスは、上記水性組成物の低ｐＨに起因する基材表面からの金属イオンの制御された放出を包含し、それによりコーティングされる基材のすぐ近傍の水中で分散しているポリマーを不安定化させる。このことが、ポリマー粒子の凝固、および凝固したポリマーの上記基材表面への堆積をもたらす。コーティングの厚さが増すにつれ、堆積は遅くなり、全体の均一なコーティング厚をもたらす。
【００３５】
上記誘電コーティングの付着後、誘電コーティングは、１つ以上の所定の位置で除去され得、上記基材表面の１つ以上の部分を曝露し得る。上記誘電コーティングは様々な方法、例えば、アブレーション技術により除去され得る。そのようなアブレーションは、代表的にはレーザーを用いてまたは他の従来技術、例えば、機械的穿孔および化学的エッチング技術もしくはプラズマエッチング技術により実施される。
【００３６】
絶縁層上の回路は、メタライゼーションプロセスを用いて形成され得る。メタライゼーションは、代表的には全表面へ金属層を付着させるように実行され、上記基材を通るメタライズビア（ｍｅｔａｌｌｉｚｅｄ ｖｉａ）（すなわち、スルービア）、および／または上記コアへの（しかし、上記コアを通るのではない）ビア（すなわち、ブラインドビア）の形成を可能にする。このメタライゼーション工程で付着させる金属は、任意の上述した金属または合金であり得るが、ただし、上述した金属または合金が十分な導電特性を有するという条件付きである。代表的には、上記メタライゼーション工程で付着させる金属は、銅である。上記金属は従来の電気めっき、シード（ｓｅｅｄ）電気めっき、金属蒸着、または上記のような均一な金属層を提供する任意の他の方法により付着し得る。上記金属層の厚さは、代表的には約５ミクロン〜５０ミクロンである。
【００３７】
メタライゼーション工程の前に誘電コーティングへの金属層の付着を高めるために、全表面はイオンビーム、電子ビーム、コロナ放電またはプラズマ衝撃（ｂｏｍｂａｒｄｍｅｎｔ）で処理され得、その後に全表面へ付着促進層を付着させ得る。上記付着促進層は、５０オングストローム〜５０００オングストロームの範囲の厚さを有し得、代表的には、クロム、チタン、ニッケル、コバルト、セシウム、鉄、アルミニウム、銅、金、タングステンおよび亜鉛、ならびにこれらの合金および酸化物から選択される金属または金属酸化物である。
【００３８】
また、誘電コーティングの付着前に、上記コア表面は前処理されてもよく、さもなければ、上記誘電材料の付着のために準備されてもよい。例えば、上記誘電体の付着前の洗浄、すすぎ、および／または付着促進体を用いる処理が適切であり得る。
【００３９】
メタライゼーション後、感光層（「フォトレジスト」組成物または「絶縁塗料」組成物から形成される）が金属層に付着し得る。必要に応じて、感光層の付着前に、メタライズ基材は洗浄され得、前処理され得る；例えば、酸化された金属を除去するために酸腐食液で処理される。上記感光層は、ポジ型（ｐｏｓｉｔｉｖｅ）感光性層またはネガ型（ｎｅｇａｔｉｖｅ）感光層であり得る。上記感光層は、代表的には約２ミクロン〜５０ミクロンの厚さを有し、フォトリソグラフィー処理技術における当業者に対して公知の任意の方法により付着し得る。アディティブ処理法またはサブトラクティブ処理法が、所望される回路パターンを作製するために使用され得る。
【００４０】
適したポジ型で作用する（ｐｏｓｉｔｉｖｅ−ａｃｔｉｎｇ）感光性樹脂としては、当業者に公知の任意のものが挙げられる。例としては、ジニトロ−ベンジル官能性ポリマーが挙げられる。そのような樹脂は、高い感光性を有する。一例では、樹脂製感光層は、ジニトロ−ベンジル官能性ポリマーを含む組成物であり得、代表的にはスプレーにより付着させる。ニトロベンジル官能性ポリマーもまた適する。
【００４１】
上記感光層はまた、ジニトロベンジル官能性ポリウレタンおよびエポキシ−アミンポリマーを含む電着可能組成物であり得る。
【００４２】
ネガ型で作用する（ｎｅｇａｔｉｖｅ−ａｃｔｉｎｇ）フォトレジストとしては、液体組成物または乾燥膜型組成物が挙げられる。液体組成物は、ロール塗り技術、カーテン塗り、または電着により付着する。好ましくは、液体フォトレジストは電着によって、より好ましくはカチオン電着によって付着する。電着可能組成物は、イオン性ポリマー材料を含み、このイオン性ポリマー材料は、カチオン性であってもアニオン性であってもよく、ポリエステル、ポリウレタン、アクリル、およびポリエポキシドから選択され得る。
【００４３】
上記感光層が付着した後、所望されるパターンを有するフォトマスクが上記感光性層上に配置され得、層状基材は、十分なレベルの適した化学線源に曝露され得る。本明細書中で使用される場合、用語「十分なレベルの適した化学線」は、ネガ型で作用する絶縁塗料の場合には放射線に曝露される領域でモノマーをポリマー化させるか、またはポジ型で作用する絶縁塗料の場合にはポリマーをモノマーに分解する、もしくはポリマーをより溶解性にするレベルの放射線を指す。このことは、放射線に暴露された領域と放射線が遮蔽された領域との間に溶解性の差をもたらす。
【００４４】
上記フォトマスクは放射線源への曝露後除去され得、層状基材は従来の現像液を用いて現像され、感光層のより溶解性の高い部分を除去し、下にある金属層の選択された領域をあらわにする。この工程の間にあらわにされた金属は、次いで、上記金属を水溶性の金属錯体へ変換する金属腐食剤を用いてエッチングされ得る。水溶性錯体は水の吹き付けにより除去され得る。
【００４５】
感光層はエッチング工程の間、その下にある任意の金属を保護する。上記腐食剤に対して不浸透性である残存した感光層は、次いで、化学的ストリッピングプロセスにより除去され得、上記のように形成されたメタライズビアにより接続された回路パターンを提供する。
【００４６】
本発明の任意のプロセスは本発明の範囲から逸脱することなく１つ以上のさらなる工程を含み得ることが理解されるべきである。同様に、工程が実施される順番は、本発明の範囲から逸脱することなく必要に応じて変えられ得る。
【００４７】
上記基材上の回路パターンの作製後、１つ以上の他の回路部品は１つ以上のその後の工程において付着し得、回路アセンブリを形成する。さらなる構成部分としては、上記の任意のプロセスにより作製される１つ以上の多層回路アセンブリ、より小規模の構成部分（例えば、半導体チップ）、挿入層（ｉｎｔｅｒｐｏｓｅｒ ｌａｙｅｒ）、大規模回路カードまたはマザーボード、および能動素子または受動素子が挙げられ得る。構成部分は、従来の接着剤、表面実装技術、ワイヤーボンディングまたはフリップチップ技術を用いて付着し得る。
【００４８】
図は、基材の単一の側面における１つ以上の空洞を示すが、空洞は基材の一面または両面上に形成され得ることが理解されるべきである。上記の処理は、所望される回路、ならびに上記チップおよび／または他の構成部分をパッケージへ、最終的にはチップパッケージを支持し得る回路ボードへ接続するための電気的接続を作成するために使用される。一例では、チップは上記基材の表面上で回路へワイヤーで結合され得る。
【００４９】
別の例では、チップは空洞内部で回路へフリップチップ接続され得る。この場合、導電体により、上記基材の表面から空洞の底面まで空洞の側壁に沿って経路が定められ得、そして／または、チップは、上記基材の反対側への電気的接続を提供するビアを用いて上記基材の底面上で回路へ接続され得る。
【００５０】
上記チップは、誘電材料を用いてカプセル化され得、次いで、回路の溝を作製して経路とし得、導体は、パッケージ上の回路をチップ上の回路へ接続するように溝の中に形成され得る。これらのチップは、次いでメタライズされ得、電気的接続が完成され得る。上記チップはまた、回路ボードへ直接フリップチップで付着し得る。また、上記接続技術の任意の組み合わせが使用され得る。
【００５１】
本説明中で使用される場合、別途指示されない場合、数値パラメータは、本発明により得られる所望される特性に応じて変わり得る近似値である。したがって、それぞれの数値パラメータは少なくとも、報告される有効桁数を考慮し、そして、通常の丸めの手法を使用すること、または代表的な製造許容差に注意することにより解釈されるべきである。
【００５２】
また、本明細書中で挙げられるいずれの数値範囲も、その中に組み込まれる全ての下位範囲を包含することを意図されていることが理解されるべきである。例えば、「１〜１０」という範囲は、挙げられた最小値１と挙げられた最大値１０の間（１と１０を含む）の全ての下位範囲、すなわち、１以上の最小値と１０以下の最大値を有する全ての下位範囲を含むことが意図されている。
【００５３】
本発明のアセンブリは、半導体デバイスに対する物理的保護および電気的保護の両方を提供し、上記デバイスを物理的損傷または電気的損傷から保護する。上記例は均一なコア厚を有する基材における空洞を示すが、コアの厚さが均一である必要はない。図１２は、底面２０６および側面２０８（側面２０８は底の外縁部から伸びる）を有する空洞２０４を形成するように形作られたコア２０２を備える基材２００の代替の実施形態の断面図である。絶縁材料の第一層２１０および第二層２１２は上記コアの反対の面上に位置決めされる。上記基材は、品目２１４、２１６、２１８および２２０として例示される複数の導電体またはコンタクトパッドを備え得る。上記コンタクトパッド（例えば２１４および２２０）は、絶縁材料の第一層の表面上に取り付けられ得るか、その第一層の中に埋め込まれ得るか、またはビアの中に存在し得、上記基材のコア層に電気的に接続されるコンタクトパッド（例えば２１６および２１８）を形成し得る。上記コンタクトパッドの配置は、上記空洞に少なくとも部分的に取り付けられる様々な半導体デバイスを収容するように選択され得る。図１２の例では、パッド２１４およびパッド２２０は上記空洞の縁部へ伸びており、上記空洞の縁部を越える可能性もある。パッド２１４およびパッド２２０は、上記空洞に取り付けられたデバイスを別の回路に接続するための手段を提供する。開口部は絶縁体の最上層に備えられ得、上記コアの一部を曝露するブラインドビアを形成し得、上記コアへ電気的接続をするために使用される導電性材料を備え得る（例えば、２１６および２１８）。１つ以上のビア２２２は、上記基材中に設けられ得る。そのようなビアは、上記コアを通って伸長し得、上記コアから、例えば、誘電材料２２４の層によって絶縁され得る。上記ビアが導電性材料で満たされ得るか、または１つ以上の導体が上記ビアを通り抜け得、上記コアの反対側に位置決めされた構成部品間または回路間に電気的接続を提供し得る。本発明の回路アセンブリは、ＭＯＳＦＥＴを支持するために使用される場合、形態的要素の小さいパッケージ中のケイ素の裏側（ドレイン）への低抵抗の電気経路を提供する。上記アセンブリは、ケイ素チップの能動面（ａｃｔｉｖｅ ｓｉｄｅ）（ソース）を上記空洞の底面へ接続し、容器の外延部の外へゲートを配線することを可能にする。本発明のアセンブリはまた、半導体デバイスの両面冷却を容易にする。熱的経路は、上記基材へはんだ接合されたケイ素の裏側を用いて改良される。
【００５４】
本発明は数個の例に関して記載されてきたが、添付の特許請求の範囲示される本発明の範囲から逸脱すること無く、様々な変更が記載された例になされ得ることは当業者には明らかである。
【符号の説明】
【００５５】
１０ 回路アセンブリ
１２、７０、１１０、１３４、１５４ 基材
１４、７２、１０８、１７２、１７４、２０４ 空洞
１６、７４、２０６ 底
１８、７６、２０８ 側面
２０、７８、１１２、１３０、１４２、１５４、１６２、２０２ コア
２２、８０、２１０ 絶縁材料の第一層
２４、８２、２１２ 絶縁材料の第二層
２６ 半導体デバイス、チップ
２８ 導電性部材
３２、３４ 端
３６、３８、１１８、１２０、１２６、１２８、１４６ 導体
４０、４２、４４、５０、６２ はんだ接合
４６、８４、８６、８８、９０、２１４、２１６、２１８、２２０ 導電体
４８、５８、６０ コンタクト
５４、１２４ ブラインドビア
５６ 導電性材料
５８、６０ ソースコンタクト
６４ 基材の最上面
６６、９２、９４、１７６、１７８、１８０、１８２ 開口部
１００、２２４ 誘電材料
１０４、１０６、１４４ 電子デバイス
１１４ 絶縁体の第一層
１１６ 絶縁体の第二層
１２２、１４０ スルービア
１３２、１５２ 絶縁層
１３６ 回路
１３８、１４０、１５８、１６０、２２２ ビア
１４８ 層
１５０ コア層
１７０、１８４ シート
１８６、１８８、１９０、１９２ タブ
【技術分野】
【０００１】
（発明の分野）
本発明は、電子回路アセンブリ、より詳細には半導体デバイスを備える回路アセンブリ、およびその作製に関する。
【背景技術】
【０００２】
（発明の背景）
超小型電子回路パッケージは様々なサイズで作製される。１つのパッケージ層（ｌｅｖｅｌ）は、複数の超小型回路および／または他の構成部品を含む半導体チップを備える。そのようなチップは、通常半導体（例えば、ケイ素など）から作製される。多層基材を備える中間パッケージ層（すなわち、「チップキャリア（ｃｈｉｐ ｃａｒｒｉｅｒ）」）は複数のチップを備え得る。同様に、これらの中間パッケージ層は、大規模回路カード、マザーボードなどに装着され得る。中間パッケージ層は、構造支持、大規模ボードへのより小規模の回路の移行的集積化（ｔｒａｎｓｉｔｉｏｎａｌ ｉｎｔｅｇｒａｔｉｏｎ）、および回路部品からの熱の散逸を含む、回路アセンブリ全体におけるいくつかの目的に役立つ。従来の中間パッケージ層に使用される基材は、様々な物質、例えば、セラミックス、ガラス繊維強化ポリエポキシド、およびポリイミドを含んできた。
【０００３】
上述の基材は、回路アセンブリに対する構造支持を提供するのに十分な剛性を提供する一方で、代表的には、基材に装着される超小型電子チップの熱膨張係数と大きく異なる熱膨張係数を有する。その結果として、アセンブリの層間の継手の破損に起因する、繰り返し使用後の回路アセンブリの破損が、リスクである。
【０００４】
同様に、基材上で使用される誘電材料は、コンフォーマリティ（ｃｏｎｆｏｒｍａｌｉｔｙ）、耐炎性および共存可能な熱膨張特性を含む数個の必要条件を満たさなければならない。従来の誘電材料としては、例えば、ポリイミド、ポリエポキシド、フェノール樹脂およびフルオロカーボンが挙げられる。これらのポリマー誘電体は、代表的には隣接する層の熱膨張係数よりもはるかに高い熱膨張係数を有する。
【０００５】
超小型電子製品を小さく作るためにこれまで尽くされてきた多くの努力により、パッケージ基材上のチップおよび他のデバイスにより占められる面積および厚さは、より小さくかつより薄くなってきた。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
先行技術の欠点を克服する改良された熱的特性および構造的特性を備える回路アセンブリを提供することが所望される。
【課題を解決するための手段】
【０００７】
（発明の要旨）
第一の局面において、本発明は、電子デバイスを収容するための空洞を定めるように形作られる導電性コア、上記コアの第一面上に位置決めされる第一絶縁層、および上記空洞内部の表面に隣接するように位置決めされる第一コンタクトを備える電子デバイスパッケージのための基材を提供する。
【０００８】
別の局面において、本発明は、導電性コアを提供する工程、上記コアを変形させて電子デバイスを収容するための空洞を定める工程、上記コアの第一面へ第一絶縁層を付着する工程、および上記空洞内部の表面に隣接するように第一コンタクトを形成する工程を包含する、電子デバイスパッケージのための基材を作製する方法を提供する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に従って組み立てられた回路アセンブリの平面図である。
【図２】図２は、線２−２に沿って切られた図１の回路アセンブリの断面図である。
【図３】図３は、線３−３に沿って切られた図１の回路アセンブリの断面図である。
【図４】図４は、本発明の実施形態に従って組み立てられた別の回路アセンブリの平面図である。
【図５】図５は、線５−５に沿って切られた図４の回路アセンブリの断面図である。
【図６】図６は、線６−６に沿って切られた図４の回路アセンブリの断面図である。
【図７】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図８】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図９】図７、８および９は、本発明のいくつかの実施形態に従って組み立てられた他の回路アセンブリの断面図である。
【図１０】図１０は、本発明の実施形態に従って組み立てられた基材の平面図である。
【図１１】図１１は、線１１−１１に沿って切られた図１０の基材の断面図である。
【図１２】図１２は、本発明の別の局面に従う回路アセンブリの断面図である。
【発明を実施するための形態】
【００１０】
（発明の詳細な説明）
一つの局面において、本発明は基材上に取り付けられた半導体デバイスを備える回路アセンブリを提供し、ここで、上記基材は導電性コア、および上記導電性コアの第一面上に絶縁材料の第一層を備える。上記基材は、空洞を形成するように形作られ、上記半導体デバイスの少なくとも一部分が空洞内に位置決めされる。第一導体および第二導体が上記空洞内に設けられる。第一導体は上記コアに上記半導体デバイスの第一コンタクトを電気的に接続し、第二導体は、上記半導体デバイスの第二コンタクトに電気的に接続され、第二コンタクトから上記空洞の縁部へ伸長する。上記アセンブリは機械的に丈夫であり、上記半導体デバイスからの熱の効率的除去を提供する。
【００１１】
図面を参照すると、図１は本発明の一実施形態に従って組み立てられた回路アセンブリ１０の平面図であり、図２および図３は本発明の一実施形態に従って組み立てられた回路アセンブリ１０の断面図である。上記回路アセンブリは、底１６および側面１８を有する空洞１４を形成するように形作られるコア２０を有する基材１２を備え、側面１８は底の外縁部から伸びる。絶縁材料の第一層２２および第二層２４は上記コアの反対の面（すなわち表面）上に位置決めされる。コア２０は、単層構造であっても多層構造であってもよい。上記空洞は、半導体デバイス２６（また、チップとしても言及される）を収容するように形作られる。一例では、上記半導体デバイスは、金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）である。導電性部材（すなわちコンタクト）２８は、上記半導体デバイスの最上面３０に隣接するように位置決めされ、かつ最上面３０と電気的に接触している。導電性部材２８の端３２および端３４は、上記基材上の導体３６および導体３８に電気的に接続される。導電性部材２８の端３２および端３４と導体３６および導体３８との間の電気的接続は、はんだ接合４０およびはんだ接合４２を用いて実行され得る。同様に、導電性部材２８は、はんだ接合４４を用いて上記半導体デバイスの最上部に電気的に接続され得る。
【００１２】
１つ以上の導電体またはコンタクト（接続パッドとしても言及される）は、上記空洞内の表面（例えば、底面または側壁面）に隣接するように位置決めされる。この例において、接続パッド４６は絶縁材料の第一層２２上に位置決めされ、上記半導体デバイス上のコンタクト４８に電気的に接続される。パッド４６はコンタクト４８から上記空洞の縁部へ伸び、縁部を越える可能性もある。パッド４６は、絶縁材料の第一層により上記コアから電気的に絶縁される。パッド４６とコンタクト４８との間の接続は、はんだ接合５０を用いてなされ得る。一例では、上記コンタクトはＭＯＳＦＥＴのゲートコンタクト（ｇａｔｅ ｃｏｎｔａｃｔ）であり得る。接続パッド４６は、上記半導体デバイスへ別のデバイスまたは回路ボードを接続するための手段を提供する。
【００１３】
１つ以上の開口部すなわちブラインドビア５４は、絶縁材料の第一層２２中に形成され得る。これらのビアは導電性材料５６で満たされ得、上記基材のコアに上記半導体デバイス上のコンタクト５８およびコンタクト６０を電気的に接続する導体を形成し得る。上記導電性材料５６は、はんだ接合６２を用いてコンタクト５８およびコンタクト６０に接続され得る。一例では、コンタクト５８およびコンタクト６０はＭＯＳＦＥＴのソースコンタクト（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）であり得る。開口部６６は、上記コアへ電気的接続をするために使用され得るブラインドビアを作成するために絶縁コーティング中に設けられる。
【００１４】
図１はＭＯＳＦＥＴの形態の半導体デバイスを備える回路アセンブリを例示するが、本発明は、任意の特定のタイプの電子デバイスまたは回路に限定されないことが理解されるべきである。例えば、図１のＭＯＳＦＥＴは別のタイプの電子デバイス、論理回路、電力増幅器などで代用され得る。
【００１５】
上記空洞内部に上記電子デバイスを取り付けることにより、電気的接続および／または熱的接続が、上記基材の最上面６４の面に強固に存在するコネクターを用いて上記半導体デバイスの最上部に対してなされ得る。加えて、熱的接続は、上記デバイスの最上面および底面の両方に対してなされ得、電気的接続は、上記デバイスの裏側に対してなされ得る。この構造はまた、埋め込み式相互接続性を提供する。信号伝播は、低損失の銅での接続により改良され得る。上記電子デバイスは、改良された減結合のための受動デバイスの近くに取り付けられ得る。上記アセンブリは、以前のアセンブリと比較して形態的要素が減少した：電気的トレース（ｔｒａｃｅ）／電線間の距離が短くされ得る。
【００１６】
さらに、コンパクトな構造は改良された熱的特性を提供し、上記半導体デバイスから熱を効率的に取り除く。上記デバイスを上記空洞内に位置決めすることにより、デバイスの裏側は上記パッケージの最上面上の接続パッドと同じ面であり得、それによって、単一のはんだ接合面を提供し、上記アセンブリの製造を容易にする。
【００１７】
基材のコア層は、様々な材料、例えば、金属（例えば、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または上述金属のいずれかの合金であり得る）、および導電性炭素コーティングされた材料またはメタライズ（ｍｅｔａｌｉｚｅｄ）非導電性材料（例えば、スパッタリングされたセラミック（ｓｐｕｔｔｅｒｅｄ ｃｅｒａｍｉｃ）またはコーティングされたプラスチック）のいずれかを含み得る。より詳細には、上記基材は、銅箔、ニッケル−鉄合金、およびこれらの組み合わせまたは複数の層から選択される金属コアを備え得る。上記基材はまた、上述の金属またはそれらの組み合わせのいずれかからなる多孔性基材であり得る。
【００１８】
いくつかの実施形態において、上記基材は、ニッケル−鉄合金、例えば、約６４重量％の鉄および３６重量％のニッケルを含むＩＮＶＡＲ（Ｉｍｐｈｙ Ｓ．Ａ．（１６８ Ｒｕｅ ｄｅ Ｒｉｖｏｌｉ，Ｐａｒｉｓ，Ｆｒａｎｃｅ）により所有されている商標）を含む。この合金は低い熱膨張係数を有し、チップを調製するために使用されるケイ素材料の熱膨張係数と類似する。この特性は、保管中または通常使用中の熱サイクルに起因するチップ規模パッケージの連続的なより大規模の層またはより小規模の層の間での接着接合部の破損を防ぐ目的で所望される。ニッケル−鉄合金が上記導電性コアとして使用される場合、導電性を高めるために金属銅の層が導電性コアの全表面に付着され得る。上記金属銅の層は、従来の手段（例えば、電気めっきまたは金属蒸着）により付着され得る。銅の層は、代表的には１ミクロン〜１０ミクロンの厚さを有し得る。
【００１９】
図１、図２および図３の例において、半導体デバイスは、基材の空洞内に取り付けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴは、１つのゲートコンタクト、１つのドレインコンタクト（ｄｒａｉｎ ｃｏｎｔａｃｔ）および２つのソースコンタクトを備える。ゲートコンタクト４８は、第一パッドすなわち導電体４６に、例えばはんだ接合により電気的に接続され得る。ソースコンタクト５８およびソースコンタクト６０は、ビア５４において導電性材料を通して上記コアへ、例えばはんだ接合により電気的に接続され得る。ＭＯＳＦＥＴの最上部上のドレインコンタクトは、導電性部材２８に、例えばはんだ接合により電気的に接合され得る。
【００２０】
図４は、底７４および側面７６（側面７６は底の外縁部から伸びる）を有する空洞７２を形成するように形作られたコア７８を備える基材７０の代替の実施形態の平面図であり、図５および図６はその断面図である。絶縁材料の第一層８０および第二層８２は、上記コアの反対側に位置決めされる。上記基材は、品目８４、８６、８８および９０として例示される複数の導電体またはコンタクトパッドを備え得る。上記コンタクトパッド（例えば８８および９０）は、絶縁材料の第一層の表面上に取り付けられ得るか、その第一層の中に埋め込まれ得るか、またはビアの中に存在し得、上記基材のコア層に電気的に接続されるコンタクトパッド（例えば８４および８６）を形成し得る。上記コンタクトパッドの配置は、上記空洞に少なくとも部分的に取り付けられる様々な半導体デバイスを収容するように選択され得る。図４の例において、パッド８８およびパッド９０は上記空洞の縁部へ伸び、空洞の縁部を越える可能性もある。パッド８８およびパッド９０は、空洞内に取り付けられたデバイスを別の回路に接続するための手段を提供する。絶縁体の最上層における開口部９２および開口部９４は、上記コアの一部を曝露し、上記コアに電気的に接続をするために使用される導電性材料を備え得るブラインドビアを形成する。１つ以上のビア９６は、上記基材中に設けられ得る。そのようなビアは、上記コアを通って伸長し得、上記コアから、例えば、誘電材料１００の層によって絶縁され得る。上記ビアが導電性材料で満たされ得るか、または１つ以上の導体が上記ビアを通り抜け得、上記コアの反対側に位置決めされた構成部品間または回路間に電気的接続を提供し得る。
【００２１】
図７、図８および図９は、本発明の実施形態に従って組み立てられた他の回路アセンブリの断面図である。図７は、複数の電子デバイス１０４および１０６が基材１１０の空洞１０８内に位置する実施形態を例示する。さらに、上記基材は、導電性コア１１２、ならびに上記コアの反対側に位置決めされた絶縁体の第一層１１４および第二層１１６を備える。１つ以上の導体（例えば、導体１１８および導体１２０）は、上記コアから絶縁されており、上記空洞内に位置決めされ得、空洞の縁部へおよび縁部を越えて伸び得、上記空洞の外側の回路に上記電子デバイスを電気的に接続するための手段を提供し得る。そのような回路は、絶縁体の層１１４上に形成される導体を備え得る。１つ以上のスルービア（ｔｈｒｏｕｇｈ ｖｉａ）１２２、および／または１つ以上のブラインドビア１２４は、上記空洞領域内の基材中に形成され得、電子デバイスと上記コアまたはコアの他の側面上の回路との間に電気的接続を提供し得る。導体１２６および導体１２８は、電子デバイス１０４および電子デバイス１０６の最上面へ電気的接続をするために設けられる。導体１２６および導体１２８は、電子デバイス１０４および電子デバイス１０６の最上面へ電気的接続をするために設けられる。
【００２２】
図８は、さらなるコア層１３０および絶縁材料のさらなる層１３２が基材１３４の底面上に形成される実施形態を例示する。回路１３６は絶縁層１３２上に形成され得、１つ以上のビア１３８およびビア１４０が、コア１３０とコア１４２を互いに接続するためか、上記コアのうちの１つ以上に電子デバイスを接続するためか、または上記コアの反対側にある回路を接続するために必要に応じて設けられ得る。図８の実施形態において、電子デバイス１４４は、スルービア１４０によって層１３２上の回路１３６に接続される。さらなる導体１４６は、層１４８上の回路に上記電子デバイスを接続するために設けられ得る。
【００２３】
図９は、さらなるコア層１５０およびさらなる絶縁層１５２が基材１５４の最上部上に形成される実施形態を例示する。回路１５６は絶縁層１５２上に形成され得、１つ以上のビア（例えば１５８および１６０）が様々な要素を互いに接続するために設けられ得る。例えば、コア１５４およびコア１６２が互いに接続され得るか、絶縁体の層上の回路が上記コアのうちの１つ以上に接続され得るか、上記電子デバイスが上記コアのうちの１つ以上に接続され得るか、またはコアの反対側の回路が互いに接続され得る。
【００２４】
別の局面において、本発明は電子回路アセンブリを作製する方法を包含する。上記方法は、以下：（ａ）導電性コアを設ける工程；（ｂ）上記コアを変形させ、半導体デバイスの少なくとも一部を収容するための空洞を形成する工程；（ｃ）上記導電性コアの第一表面に誘電コーティングを付着させる工程；および（ｄ）導電体を上記誘電コーティングの表面上、および上記誘電コーティングのビア中に形成する工程、を包含する。この例では、金属コアは最初に形成され、次いで、任意の必要な前処理、誘電コーティングの付着、スパッタリング、めっきによるパターン形成（ｐｌａｔｉｎｇ ｐａｔｔｅｒｎｉｎｇ）などが続いて適用される。上記コアへの経路は、メタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）およびパターン形成の前または後に作成され得る。上記誘電コーティングはコンフォーマルコーティングであり得る。
【００２５】
いくつかの実施形態において、誘電コーティングの付着前に、金属、例えば銅、の層が上記コアに付着し得、最適な導電性を確実にし得る。この金属の層、および後のメタライゼーション工程において付着する金属の層は、従来の手段（例えば、電気めっき、金属蒸着技術、または無電解めっき）によって付着し得る。上記金属の層は、代表的には１ミクロン〜２０ミクロン、好ましくは５ミクロン〜１０ミクロンの厚さを有し得る。
【００２６】
導体またはコンタクトは、化学的アブレーション、機械的アブレーションもしくはレーザーアブレーションにより、または選択された領域でのコーティングの付着を防ぐためのマスキング技術を利用することにより、さもなければ、導電性コアの部分を暴露するために所定のパターンで誘電コーティングの一部を取り除き、導体およびコンタクトを形成するために誘電コーティングの一部に金属の層を付着させることにより、形成され得る。上記誘電コーティング層のうちの少なくとも１つのメタライゼーションはまた、上記誘電コーティング層の表面に隣接するコンタクトおよび導体を形成するために使用され得る。
【００２７】
複数の空洞は、コア材料の単一の大シートに形成され得る。図１０は、空洞１７２および空洞１７４を含むコア材料のシート１７０の平面図である。図１１は、線１１−１１に沿って切られた図１０の基材の断面図である。複数のスロットまたは開口部、例えば１７６、１７８、１８０、１８２は、上記空洞を形成するシートの一部に隣接して形成される。上記空洞は、スタンピングにより、さもなければ上記基材の一部を機械的に変形させるか、または除去することにより形成され得る。上記空洞はまた、公知のケミカルミーリング技術を用いて形成され得る。あるいは、上記空洞は、所望される位置で上記コアを選択的にエッチングすることにより形成され得る。別の例では、これらの変形技術の任意の組み合わせが使用され得る。上記スロットは、形成プロセス／パンチングプロセスを助ける。上記スロットはまた、シート１８４の使い捨て部分を定める。上記コアの空洞は、タブ、例えば１８６、１８８、１９０および１９２のそばの上記使い捨て部分に接続される。これらのタブは、上記使い捨て部分から上記コアの空洞を取り除くために破壊されるか、切断され得る。
【００２８】
いくつかの実施形態において、上記導電性コアは約２０ミクロン〜４００ミクロン、より具体的には１５０ミクロン〜２５０ミクロンの厚さを有し得る。上記コアは複数の穴を備え得る。上記穴は一定のサイズおよび形状を有し得る。上記穴が円形である場合、穴の直径は、約８ミル（２０３．２ミクロン）であり得る。上記穴は必要に応じてより大きくてもより小さくてもよい、ただし、上記穴が、遮られるようになること無く、本発明のプロセスにおいて付着する全ての層を収容するほどに十分に大きいという条件付きである。
【００２９】
誘電コーティングは上記コアの曝露された表面に付着し得、その表面上にコンフォーマルコーティングを形成し得る。本明細書中で使用される場合、「コンフォーマル」膜または「コンフォーマル」コーティングは、実質的に均一な厚みを有する膜またはコーティングを指し、この膜またはコーティングは、上記コアの穴の内部（しかし、好ましくは、塞いでいない）の表面を含むコアのトポグラフィーと一致する。上記誘電コーティングの膜厚は、例えば、５ミクロンと５０ミクロンとの間であり得る。より薄い膜厚は種々の理由で所望される。例えば、薄い膜厚を有する誘電コーティングは、より小規模の回路を可能にする。
【００３０】
本発明のプロセスにおいて使用される誘電コーティングは、例えば、浸漬コーティング、蒸着、電着および自動泳動（ａｕｔｏｐｈｏｒｅｓｉｓ）を含む任意の適したコンフォーマルコーティング法により付着し得る。蒸着による付着する誘電コーティングの例としては、ポリ−（パラ−キシリレン）（置換および非置換ポリ−（パラ−キシリレン）の両方を含む）；シルセスキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）；およびポリ−ベンゾシクロブテンが挙げられる。電着により付着する誘電コーティングの例としては、アノードおよびカソードでのアクリル、エポキシ、ポリエステル、ポリウレタン、ポリイミドまたは含油樹脂性組成物が挙げられる。
【００３１】
誘電コーティングはまた、任意の電着可能な感光性組成物の電着により形成され得る。例えば、上記誘電コーティングは、水性媒体中に分散する樹脂相を含む電着可能コーティング組成物の電着により上記コアに付着し、ここで、上記樹脂相は、樹脂相中に存在する樹脂固形物の全重量を基として少なくとも１重量％の共有結合したハロゲン成分を有する。電着可能な誘電コーティング組成物およびこれに関連する方法の例は、米国特許第６，７１３，５８７号に記載されており、この米国特許は本明細書により参考として援用される。
【００３２】
上記電着可能コーティング組成物は、導電性基材（または、メタライゼーションによって導電性にされるように導電性にされた基材）に電気泳動で付着し得る。電着のための印加電圧は変えられてもよく、例えば、１ボルトのような低電圧から数千ボルトのような高電圧までであり得るが、代表的には５０ボルトと５００ボルトとの間であり得る。電流密度は、０．５アンペア／平方フィートと５アンペア／平方フィートとの間（０．５ミリアンペア／平方センチメートル〜５ミリアンペア／平方センチメートル）であり得、電着の間に減少する傾向があり、このことは上記基材の曝露されている全表面上でのコンフォーマル膜の形成を示している。
【００３３】
上記コーティングが電着により付着した後、コーティングは硬化され得、通常は、１分間〜４０分間、９０℃〜３００℃の範囲の高温にて熱で硬化され得、上記コアの暴露されている全表面上に絶縁コンフォーマル誘電コーティングを形成し得る。
【００３４】
絶縁層はまた、自動泳動（化学泳動（ｃｈｅｍｉｐｈｏｒｅｓｉｓ）としてもまた言及される）を用いて付着し得る。一般的に、自動泳動は、浸漬タンク中の酸性水性コーティング組成物から金属表面上に有機コーティングを堆積させるためのコーティングプロセスである。上記プロセスは、上記水性組成物の低ｐＨに起因する基材表面からの金属イオンの制御された放出を包含し、それによりコーティングされる基材のすぐ近傍の水中で分散しているポリマーを不安定化させる。このことが、ポリマー粒子の凝固、および凝固したポリマーの上記基材表面への堆積をもたらす。コーティングの厚さが増すにつれ、堆積は遅くなり、全体の均一なコーティング厚をもたらす。
【００３５】
上記誘電コーティングの付着後、誘電コーティングは、１つ以上の所定の位置で除去され得、上記基材表面の１つ以上の部分を曝露し得る。上記誘電コーティングは様々な方法、例えば、アブレーション技術により除去され得る。そのようなアブレーションは、代表的にはレーザーを用いてまたは他の従来技術、例えば、機械的穿孔および化学的エッチング技術もしくはプラズマエッチング技術により実施される。
【００３６】
絶縁層上の回路は、メタライゼーションプロセスを用いて形成され得る。メタライゼーションは、代表的には全表面へ金属層を付着させるように実行され、上記基材を通るメタライズビア（ｍｅｔａｌｌｉｚｅｄ ｖｉａ）（すなわち、スルービア）、および／または上記コアへの（しかし、上記コアを通るのではない）ビア（すなわち、ブラインドビア）の形成を可能にする。このメタライゼーション工程で付着させる金属は、任意の上述した金属または合金であり得るが、ただし、上述した金属または合金が十分な導電特性を有するという条件付きである。代表的には、上記メタライゼーション工程で付着させる金属は、銅である。上記金属は従来の電気めっき、シード（ｓｅｅｄ）電気めっき、金属蒸着、または上記のような均一な金属層を提供する任意の他の方法により付着し得る。上記金属層の厚さは、代表的には約５ミクロン〜５０ミクロンである。
【００３７】
メタライゼーション工程の前に誘電コーティングへの金属層の付着を高めるために、全表面はイオンビーム、電子ビーム、コロナ放電またはプラズマ衝撃（ｂｏｍｂａｒｄｍｅｎｔ）で処理され得、その後に全表面へ付着促進層を付着させ得る。上記付着促進層は、５０オングストローム〜５０００オングストロームの範囲の厚さを有し得、代表的には、クロム、チタン、ニッケル、コバルト、セシウム、鉄、アルミニウム、銅、金、タングステンおよび亜鉛、ならびにこれらの合金および酸化物から選択される金属または金属酸化物である。
【００３８】
また、誘電コーティングの付着前に、上記コア表面は前処理されてもよく、さもなければ、上記誘電材料の付着のために準備されてもよい。例えば、上記誘電体の付着前の洗浄、すすぎ、および／または付着促進体を用いる処理が適切であり得る。
【００３９】
メタライゼーション後、感光層（「フォトレジスト」組成物または「絶縁塗料」組成物から形成される）が金属層に付着し得る。必要に応じて、感光層の付着前に、メタライズ基材は洗浄され得、前処理され得る；例えば、酸化された金属を除去するために酸腐食液で処理される。上記感光層は、ポジ型（ｐｏｓｉｔｉｖｅ）感光性層またはネガ型（ｎｅｇａｔｉｖｅ）感光層であり得る。上記感光層は、代表的には約２ミクロン〜５０ミクロンの厚さを有し、フォトリソグラフィー処理技術における当業者に対して公知の任意の方法により付着し得る。アディティブ処理法またはサブトラクティブ処理法が、所望される回路パターンを作製するために使用され得る。
【００４０】
適したポジ型で作用する（ｐｏｓｉｔｉｖｅ−ａｃｔｉｎｇ）感光性樹脂としては、当業者に公知の任意のものが挙げられる。例としては、ジニトロ−ベンジル官能性ポリマーが挙げられる。そのような樹脂は、高い感光性を有する。一例では、樹脂製感光層は、ジニトロ−ベンジル官能性ポリマーを含む組成物であり得、代表的にはスプレーにより付着させる。ニトロベンジル官能性ポリマーもまた適する。
【００４１】
上記感光層はまた、ジニトロベンジル官能性ポリウレタンおよびエポキシ−アミンポリマーを含む電着可能組成物であり得る。
【００４２】
ネガ型で作用する（ｎｅｇａｔｉｖｅ−ａｃｔｉｎｇ）フォトレジストとしては、液体組成物または乾燥膜型組成物が挙げられる。液体組成物は、ロール塗り技術、カーテン塗り、または電着により付着する。好ましくは、液体フォトレジストは電着によって、より好ましくはカチオン電着によって付着する。電着可能組成物は、イオン性ポリマー材料を含み、このイオン性ポリマー材料は、カチオン性であってもアニオン性であってもよく、ポリエステル、ポリウレタン、アクリル、およびポリエポキシドから選択され得る。
【００４３】
上記感光層が付着した後、所望されるパターンを有するフォトマスクが上記感光性層上に配置され得、層状基材は、十分なレベルの適した化学線源に曝露され得る。本明細書中で使用される場合、用語「十分なレベルの適した化学線」は、ネガ型で作用する絶縁塗料の場合には放射線に曝露される領域でモノマーをポリマー化させるか、またはポジ型で作用する絶縁塗料の場合にはポリマーをモノマーに分解する、もしくはポリマーをより溶解性にするレベルの放射線を指す。このことは、放射線に暴露された領域と放射線が遮蔽された領域との間に溶解性の差をもたらす。
【００４４】
上記フォトマスクは放射線源への曝露後除去され得、層状基材は従来の現像液を用いて現像され、感光層のより溶解性の高い部分を除去し、下にある金属層の選択された領域をあらわにする。この工程の間にあらわにされた金属は、次いで、上記金属を水溶性の金属錯体へ変換する金属腐食剤を用いてエッチングされ得る。水溶性錯体は水の吹き付けにより除去され得る。
【００４５】
感光層はエッチング工程の間、その下にある任意の金属を保護する。上記腐食剤に対して不浸透性である残存した感光層は、次いで、化学的ストリッピングプロセスにより除去され得、上記のように形成されたメタライズビアにより接続された回路パターンを提供する。
【００４６】
本発明の任意のプロセスは本発明の範囲から逸脱することなく１つ以上のさらなる工程を含み得ることが理解されるべきである。同様に、工程が実施される順番は、本発明の範囲から逸脱することなく必要に応じて変えられ得る。
【００４７】
上記基材上の回路パターンの作製後、１つ以上の他の回路部品は１つ以上のその後の工程において付着し得、回路アセンブリを形成する。さらなる構成部分としては、上記の任意のプロセスにより作製される１つ以上の多層回路アセンブリ、より小規模の構成部分（例えば、半導体チップ）、挿入層（ｉｎｔｅｒｐｏｓｅｒ ｌａｙｅｒ）、大規模回路カードまたはマザーボード、および能動素子または受動素子が挙げられ得る。構成部分は、従来の接着剤、表面実装技術、ワイヤーボンディングまたはフリップチップ技術を用いて付着し得る。
【００４８】
図は、基材の単一の側面における１つ以上の空洞を示すが、空洞は基材の一面または両面上に形成され得ることが理解されるべきである。上記の処理は、所望される回路、ならびに上記チップおよび／または他の構成部分をパッケージへ、最終的にはチップパッケージを支持し得る回路ボードへ接続するための電気的接続を作成するために使用される。一例では、チップは上記基材の表面上で回路へワイヤーで結合され得る。
【００４９】
別の例では、チップは空洞内部で回路へフリップチップ接続され得る。この場合、導電体により、上記基材の表面から空洞の底面まで空洞の側壁に沿って経路が定められ得、そして／または、チップは、上記基材の反対側への電気的接続を提供するビアを用いて上記基材の底面上で回路へ接続され得る。
【００５０】
上記チップは、誘電材料を用いてカプセル化され得、次いで、回路の溝を作製して経路とし得、導体は、パッケージ上の回路をチップ上の回路へ接続するように溝の中に形成され得る。これらのチップは、次いでメタライズされ得、電気的接続が完成され得る。上記チップはまた、回路ボードへ直接フリップチップで付着し得る。また、上記接続技術の任意の組み合わせが使用され得る。
【００５１】
本説明中で使用される場合、別途指示されない場合、数値パラメータは、本発明により得られる所望される特性に応じて変わり得る近似値である。したがって、それぞれの数値パラメータは少なくとも、報告される有効桁数を考慮し、そして、通常の丸めの手法を使用すること、または代表的な製造許容差に注意することにより解釈されるべきである。
【００５２】
また、本明細書中で挙げられるいずれの数値範囲も、その中に組み込まれる全ての下位範囲を包含することを意図されていることが理解されるべきである。例えば、「１〜１０」という範囲は、挙げられた最小値１と挙げられた最大値１０の間（１と１０を含む）の全ての下位範囲、すなわち、１以上の最小値と１０以下の最大値を有する全ての下位範囲を含むことが意図されている。
【００５３】
本発明のアセンブリは、半導体デバイスに対する物理的保護および電気的保護の両方を提供し、上記デバイスを物理的損傷または電気的損傷から保護する。上記例は均一なコア厚を有する基材における空洞を示すが、コアの厚さが均一である必要はない。図１２は、底面２０６および側面２０８（側面２０８は底の外縁部から伸びる）を有する空洞２０４を形成するように形作られたコア２０２を備える基材２００の代替の実施形態の断面図である。絶縁材料の第一層２１０および第二層２１２は上記コアの反対の面上に位置決めされる。上記基材は、品目２１４、２１６、２１８および２２０として例示される複数の導電体またはコンタクトパッドを備え得る。上記コンタクトパッド（例えば２１４および２２０）は、絶縁材料の第一層の表面上に取り付けられ得るか、その第一層の中に埋め込まれ得るか、またはビアの中に存在し得、上記基材のコア層に電気的に接続されるコンタクトパッド（例えば２１６および２１８）を形成し得る。上記コンタクトパッドの配置は、上記空洞に少なくとも部分的に取り付けられる様々な半導体デバイスを収容するように選択され得る。図１２の例では、パッド２１４およびパッド２２０は上記空洞の縁部へ伸びており、上記空洞の縁部を越える可能性もある。パッド２１４およびパッド２２０は、上記空洞に取り付けられたデバイスを別の回路に接続するための手段を提供する。開口部は絶縁体の最上層に備えられ得、上記コアの一部を曝露するブラインドビアを形成し得、上記コアへ電気的接続をするために使用される導電性材料を備え得る（例えば、２１６および２１８）。１つ以上のビア２２２は、上記基材中に設けられ得る。そのようなビアは、上記コアを通って伸長し得、上記コアから、例えば、誘電材料２２４の層によって絶縁され得る。上記ビアが導電性材料で満たされ得るか、または１つ以上の導体が上記ビアを通り抜け得、上記コアの反対側に位置決めされた構成部品間または回路間に電気的接続を提供し得る。本発明の回路アセンブリは、ＭＯＳＦＥＴを支持するために使用される場合、形態的要素の小さいパッケージ中のケイ素の裏側（ドレイン）への低抵抗の電気経路を提供する。上記アセンブリは、ケイ素チップの能動面（ａｃｔｉｖｅ ｓｉｄｅ）（ソース）を上記空洞の底面へ接続し、容器の外延部の外へゲートを配線することを可能にする。本発明のアセンブリはまた、半導体デバイスの両面冷却を容易にする。熱的経路は、上記基材へはんだ接合されたケイ素の裏側を用いて改良される。
【００５４】
本発明は数個の例に関して記載されてきたが、添付の特許請求の範囲示される本発明の範囲から逸脱すること無く、様々な変更が記載された例になされ得ることは当業者には明らかである。
【符号の説明】
【００５５】
１０ 回路アセンブリ
１２、７０、１１０、１３４、１５４ 基材
１４、７２、１０８、１７２、１７４、２０４ 空洞
１６、７４、２０６ 底
１８、７６、２０８ 側面
２０、７８、１１２、１３０、１４２、１５４、１６２、２０２ コア
２２、８０、２１０ 絶縁材料の第一層
２４、８２、２１２ 絶縁材料の第二層
２６ 半導体デバイス、チップ
２８ 導電性部材
３２、３４ 端
３６、３８、１１８、１２０、１２６、１２８、１４６ 導体
４０、４２、４４、５０、６２ はんだ接合
４６、８４、８６、８８、９０、２１４、２１６、２１８、２２０ 導電体
４８、５８、６０ コンタクト
５４、１２４ ブラインドビア
５６ 導電性材料
５８、６０ ソースコンタクト
６４ 基材の最上面
６６、９２、９４、１７６、１７８、１８０、１８２ 開口部
１００、２２４ 誘電材料
１０４、１０６、１４４ 電子デバイス
１１４ 絶縁体の第一層
１１６ 絶縁体の第二層
１２２、１４０ スルービア
１３２、１５２ 絶縁層
１３６ 回路
１３８、１４０、１５８、１６０、２２２ ビア
１４８ 層
１５０ コア層
１７０、１８４ シート
１８６、１８８、１９０、１９２ タブ
【特許請求の範囲】
【請求項１】
電子デバイスパッケージのための基材であって、以下：
電子デバイスを収容するための空洞を定めるように形作られる導電性コア；
該コアの第一面上の第一絶縁層；および
該空洞中で表面に隣接するように位置決めされる第一コンタクト
を備える基材。
【請求項２】
前記第一コンタクトが前記空洞内部の第一絶縁層上に位置決めされる、請求項１に記載の基材。
【請求項３】
前記第一コンタクトが前記導電性コアに電気的に接続される、請求項１に記載の基材。
【請求項４】
前記導電性コアが、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または前述金属のいずれかの合金のうちの１つ以上を含む、請求項１に記載の基材。
【請求項５】
前記導電性コアがメタライズ非導電性材料を含む、請求項１に記載の基材。
【請求項６】
前記コアの第二面上に第二絶縁層をさらに備え、前記第一絶縁層および第二絶縁層が前記導電性コアをコンフォーマルコーティングする、請求項１に記載の基材。
【請求項７】
前記第一絶縁層および第二絶縁層が電着によって前記導電性コアに付着する、請求項６に記載の基材。
【請求項８】
前記第一層および第二層のうちの１つに隣接するように位置決めされる第二コアをさらに備える、請求項６に記載の基材。
【請求項９】
前記コア中に開口部をさらに備える、請求項１に記載の基材。
【請求項１０】
前記第一絶縁層上に位置決めされる回路層をさらに備える、請求項１に記載の基材。
【請求項１１】
前記第一コンタクトに電気的に接続され、かつ前記空洞の外側の地点に伸びている第一導体をさらに備える、請求項１に記載の基材。
【請求項１２】
前記第一コンタクトと前記コアとを電気的に接続するビアをさらに備える、請求項１に記載の基材。
【請求項１３】
電子デバイスパッケージのための基材を作製するための方法であって、以下：
導電性コアを提供する工程；
該コアを変形させ、電子デバイスを収容するための空洞を定める工程；
該コアの第一面に第一絶縁層を付着させる工程；および
該空洞内部の表面に隣接するように第一コンタクトを形成する工程
を包含する方法。
【請求項１４】
前記第一コンタクトが前記空洞内部の第一絶縁層上に位置決めされる、請求項１３に記載の方法。
【請求項１５】
前記第一コンタクトが前記導電性コアに電気的に接続される、請求項１３に記載の方法。
【請求項１６】
前記導電性コアが未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または前述金属のいずれかの合金のうちの１つ以上を含む、請求項１３に記載の方法。
【請求項１７】
前記導電性コアがメタライズ非電導性材料を含む、請求項１３に記載の方法。
【請求項１８】
前記コアの第二面に第二絶縁層を付着させる工程をさらに包含し、前記第一絶縁層および第二絶縁層が前記導電性コアをコンフォーマルコーティングする、請求項１３に記載の方法。
【請求項１９】
前記第一絶縁層および第二絶縁層が電着によって前記導電性コアに付着する、請求項１８に記載の方法。
【請求項２０】
前記コアがシートの一部であり、
前記方法が、以下：
該コアの外縁部に隣接するシートにスロットを形成する工程；および
該シートから該コアを隔離する工程
をさらに包含する、請求項１３に記載の方法。
【請求項２１】
前記コアが１つ以上のスタンピングプロセス、ミーリングプロセス、およびエッチングプロセスを用いて変形される、請求項１３に記載の方法。
【請求項１】
電子デバイスパッケージのための基材であって、以下：
電子デバイスを収容するための空洞を定めるように形作られる導電性コア；
該コアの第一面上の第一絶縁層；および
該空洞中で表面に隣接するように位置決めされる第一コンタクト
を備える基材。
【請求項２】
前記第一コンタクトが前記空洞内部の第一絶縁層上に位置決めされる、請求項１に記載の基材。
【請求項３】
前記第一コンタクトが前記導電性コアに電気的に接続される、請求項１に記載の基材。
【請求項４】
前記導電性コアが、未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または前述金属のいずれかの合金のうちの１つ以上を含む、請求項１に記載の基材。
【請求項５】
前記導電性コアがメタライズ非導電性材料を含む、請求項１に記載の基材。
【請求項６】
前記コアの第二面上に第二絶縁層をさらに備え、前記第一絶縁層および第二絶縁層が前記導電性コアをコンフォーマルコーティングする、請求項１に記載の基材。
【請求項７】
前記第一絶縁層および第二絶縁層が電着によって前記導電性コアに付着する、請求項６に記載の基材。
【請求項８】
前記第一層および第二層のうちの１つに隣接するように位置決めされる第二コアをさらに備える、請求項６に記載の基材。
【請求項９】
前記コア中に開口部をさらに備える、請求項１に記載の基材。
【請求項１０】
前記第一絶縁層上に位置決めされる回路層をさらに備える、請求項１に記載の基材。
【請求項１１】
前記第一コンタクトに電気的に接続され、かつ前記空洞の外側の地点に伸びている第一導体をさらに備える、請求項１に記載の基材。
【請求項１２】
前記第一コンタクトと前記コアとを電気的に接続するビアをさらに備える、請求項１に記載の基材。
【請求項１３】
電子デバイスパッケージのための基材を作製するための方法であって、以下：
導電性コアを提供する工程；
該コアを変形させ、電子デバイスを収容するための空洞を定める工程；
該コアの第一面に第一絶縁層を付着させる工程；および
該空洞内部の表面に隣接するように第一コンタクトを形成する工程
を包含する方法。
【請求項１４】
前記第一コンタクトが前記空洞内部の第一絶縁層上に位置決めされる、請求項１３に記載の方法。
【請求項１５】
前記第一コンタクトが前記導電性コアに電気的に接続される、請求項１３に記載の方法。
【請求項１６】
前記導電性コアが未処理鋼もしくは亜鉛めっき鋼、アルミニウム、金、ニッケル、銅、マグネシウム、または前述金属のいずれかの合金のうちの１つ以上を含む、請求項１３に記載の方法。
【請求項１７】
前記導電性コアがメタライズ非電導性材料を含む、請求項１３に記載の方法。
【請求項１８】
前記コアの第二面に第二絶縁層を付着させる工程をさらに包含し、前記第一絶縁層および第二絶縁層が前記導電性コアをコンフォーマルコーティングする、請求項１３に記載の方法。
【請求項１９】
前記第一絶縁層および第二絶縁層が電着によって前記導電性コアに付着する、請求項１８に記載の方法。
【請求項２０】
前記コアがシートの一部であり、
前記方法が、以下：
該コアの外縁部に隣接するシートにスロットを形成する工程；および
該シートから該コアを隔離する工程
をさらに包含する、請求項１３に記載の方法。
【請求項２１】
前記コアが１つ以上のスタンピングプロセス、ミーリングプロセス、およびエッチングプロセスを用いて変形される、請求項１３に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公表番号】特表２０１０−５２９６９４（Ｐ２０１０−５２９６９４Ａ）
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−５１２２３９（Ｐ２０１０−５１２２３９）
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４０８３
【国際公開番号】ＷＯ２００８／１５４１２４
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（５９９０８７０１７）ピーピージー インダストリーズ オハイオ， インコーポレイテッド (267)
【Ｆターム（参考）】
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４０８３
【国際公開番号】ＷＯ２００８／１５４１２４
【国際公開日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（５９９０８７０１７）ピーピージー インダストリーズ オハイオ， インコーポレイテッド (267)
【Ｆターム（参考）】
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