電力増幅器

【課題】素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得る。
【解決手段】入力端子ＩＮから入力した入力信号を増幅素子Ｔｒ１が増幅する。増幅素子Ｔｒ１の出力信号を増幅素子Ｔｒ２が増幅する。増幅素子Ｔｒ２の出力信号は出力端子ＯＵＴから出力される。増幅素子Ｔｒ２の出力と出力端子ＯＵＴとの間に整合回路Ｍ３ａ，Ｍ３ｂが接続されている。増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の入力との間にスイッチＳＷ１が接続されている。増幅素子Ｔｒ１の出力にスイッチＳＷ２の一端が接続されている。整合回路Ｍ３ａ，Ｍ３ｂは、増幅素子Ｔｒ２の出力と接地点との間に直列に接続されたインダクタＬ５及びキャパシタＣ１を有する。インダクタＬ５とキャパシタＣ１を接続する接続点Ｘに、スイッチＳＷ２の他端が接続されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話などに用いられる電力増幅器に関する。
【背景技術】
【０００２】
電力増幅器は携帯電話の消費電力のうち大きなウェートを占めるため、低消費電力化のために電力増幅器の高効率化が重要である。そこで、高出力モードと低出力モードをスイッチにより切り替える電力増幅器が用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３３６１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電力増幅器では、低出力用の出力整合回路の各点から出力側を見込むインピーダンスの軌跡が低インピーダンス領域を通過していた。従って、多くの電流が流れるため、インダクタ、キャパシタ、及びスイッチの寄生抵抗により損失が大きかった。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感であった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る電力増幅器は、入力信号を入力する入力端子と、前記入力信号を増幅する第１の増幅素子と、前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、前記第２の増幅素子の出力信号を出力する出力端子と、前記第２の増幅素子の出力と前記出力端子との間に接続された整合回路と、前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、前記第１の増幅素子の出力に一端が接続された第２のスイッチとを備え、前記整合回路は、前記第２の増幅素子の出力と接地点との間に直列に接続された第１のインダクタ及び第１のキャパシタを有し、前記第１のインダクタと前記第１のキャパシタを接続する第１の接続点に、前記第２のスイッチの他端が接続されていることを特徴とする。
【発明の効果】
【０００７】
本発明により、素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る電力増幅器を示す回路図である。
【図２】比較例に係る電力増幅器を示す回路図である。
【図３】本発明の実施の形態１の高出力用の整合回路の各点から出力側を見込むインピーダンスを示す図である。
【図４】比較例の低出力用の整合回路の各点から出力側を見込むインピーダンスを示す図である。
【図５】本発明の実施の形態１の低出力用の整合回路の各点から出力側を見込むインピーダンスを示す図である。
【図６】本発明の実施の形態２に係る電力増幅器を示す回路図である。
【図７】本発明の実施の形態２の高出力用の整合回路の各点から出力側を見込むインピーダンスを示す図である。
【図８】本発明の実施の形態２の低出力用の整合回路の各点から出力側を見込むインピーダンスを示す図である。
【図９】本発明の実施の形態３に係る電力増幅器を示す回路図である。
【図１０】本発明の実施の形態４に係る電力増幅器を示す回路図である。
【図１１】本発明の実施の形態５に係る電力増幅器を示す回路図である。
【図１２】本発明の実施の形態６に係る電力増幅器を示す回路図である。
【図１３】本発明の実施の形態７に係る電力増幅器を示す回路図である。
【図１４】本発明の実施の形態８に係る電力増幅器を示す回路図である。
【図１５】本発明の実施の形態９に係る電力増幅器を示す回路図である。
【図１６】本発明の実施の形態１０に係る電力増幅器を示す回路図である。
【図１７】本発明の実施の形態１１に係る電力増幅器を示す回路図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示す回路図である。入力端子ＩＮに整合回路Ｍ１を介して増幅素子Ｔｒ１の入力（ベース）が接続されている。増幅素子Ｔｒ１の出力（コレクタ）と増幅素子Ｔｒ２の入力との間に、スイッチＳＷ１と整合回路Ｍ２が接続されている。増幅素子Ｔｒ２の出力と出力端子ＯＵＴとの間に整合回路Ｍ３ａが接続されている。
【００１１】
増幅素子Ｔｒ１の出力にスイッチＳＷ２の一端が接続されている。増幅素子Ｔｒ１の出力は、スイッチＳＷ２と整合回路Ｍ３ｂを介して出力端子ＯＵＴに接続されている。増幅素子Ｔｒ１，Ｔｒ２には、それぞれインダクタＬ１，Ｌ２を介して電源Ｖｃｃからコレクタ電圧が供給される。
【００１２】
出力整合回路は、高出力用の整合回路Ｍ３ａと低出力用の整合回路Ｍ３ｂを有し、両者はスイッチＳＷ３により切り替えられる。整合回路Ｍ３ａはインダクタＬ３，Ｌ４，Ｌ５とキャパシタＣ１，Ｃ２，Ｃ３で構成される。整合回路Ｍ３ｂはインダクタＬ４，Ｌ５，Ｌ６とキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４で構成される。高出力用の整合回路Ｍ３ａは、損失を極力低減するために、損失となるスイッチＳＷ３を含まない。
【００１３】
整合回路Ｍ３ａ，Ｍ３ｂにおいて、増幅素子Ｔｒ２の出力と接地点との間にインダクタＬ５とキャパシタＣ１が直列に接続されている。このインダクタＬ５とキャパシタＣ１を接続する接続点ＸにスイッチＳＷ２の他端がインダクタＬ６とスイッチＳＷ３を介して接続されている。
【００１４】
なお、実際には、増幅素子Ｔｒ１，Ｔｒ２，Ｔｒ３のベースにベース電流を供給するベースバイアス回路や、スイッチＳＷ１〜ＳＷ５や増幅素子Ｔｒ１，Ｔｒ２，Ｔｒ３のＯＮ／ＯＦＦを制御する制御回路などがあるが、図中では省略している。
【００１５】
続いて動作について説明する。高利得・高出力モード（第１モード）では、制御回路によりスイッチＳＷ１をＯＮ、スイッチＳＷ２，ＳＷ３をＯＦＦ、トランジスタＴｒ１，Ｔｒ２をＯＮにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。次に、増幅素子Ｔｒ１の出力信号を第２の増幅素子Ｔｒ２が増幅する。その後、増幅素子Ｔｒ２の出力信号は、高出力用の整合回路Ｍ３ａを介して出力端子ＯＵＴから出力される。
【００１６】
一方、低利得・低出力モード（第２モード）では、制御回路によりスイッチＳＷ２，ＳＷ３をＯＮ、スイッチＳＷ１をＯＦＦ、トランジスタＴｒ１をＯＮ、トランジスタＴｒ２をＯＦＦにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。その後、増幅素子Ｔｒ１の出力信号は、低出力用の整合回路Ｍ３ｂを介して出力端子ＯＵＴから出力される。
【００１７】
続いて、本実施の形態の効果について比較例と比較して説明する。図２は、比較例に係る電力増幅器を示す回路図である。インダクタＬ５が無く、キャパシタＣ１がキャパシタＣ５になっている点が実施の形態１と異なる。ここで、実施の形態１のＬ５とＣ１の値は、比較例のＣ５と同じキャパシタンスに見えるように以下のように設定されている。
【数１】

【００１８】
図３は、本発明の実施の形態１の高出力用の整合回路Ｍ３ａの各点（Ａ〜Ｆ）から出力側を見込むインピーダンスを示す図である。具体的には、各点から出力側を見込む所望周波数におけるインピーダンスを特性インピーダンス５０Ωのスミスチャート上にプロットした図である。この高出力用の整合回路Ｍ３ａの各点のインピーダンスは、比較例でも同様である。
【００１９】
図４は、比較例の低出力用の整合回路Ｍ３ｂの各点（Ａ〜Ｄ，Ｇ，Ｈ）から出力側を見込むインピーダンスを示す図である。Ｅ点及びＧ点から出力側を見込むインピーダンスは低い。従って、多くの電流が流れるため、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗により損失が大きくなる。また、インピーダンスの軌跡が低インピーダンス領域を通過するため、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感になる。
【００２０】
一方、図５は、本発明の実施の形態１の低出力用の整合回路Ｍ３ｂの各点（Ａ〜Ｄ，Ｅ１，Ｅ２，Ｇ，Ｈ）から出力側を見込むインピーダンスを示す図である。インピーダンスの軌跡は低インピーダンス領域を通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。
【００２１】
実施の形態２．
図６は、本発明の実施の形態２に係る電力増幅器を示す回路図である。高出力用の整合回路Ｍ３ａはインダクタＬ３，Ｌ７とキャパシタＣ２，Ｃ３，Ｃ５，Ｃ６で構成される。低出力用の整合回路Ｍ３ｂはインダクタＬ６，Ｌ７とキャパシタＣ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６で構成される。ここで、実施の形態２のＬ７とＣ６の値は、比較例のＬ４と同じインダクタンスに見えるように以下のように設定されている。
【数２】

【００２２】
整合回路Ｍ３ａ，Ｍ３ｂにおいて、増幅素子Ｔｒ２の出力と出力端子ＯＵＴとの間にインダクタＬ７とキャパシタＣ６が直列に接続されている。このインダクタＬ７とキャパシタＣ６を接続する接続点ＹにスイッチＳＷ２の他端がインダクタＬ６とスイッチＳＷ３を介して接続されている。その他の構成は実施の形態１と同様である。
【００２３】
図７は、本発明の実施の形態２の高出力用の整合回路Ｍ３ａの各点（Ａ〜Ｆ，Ｄ１）から出力側を見込むインピーダンスを示す図である。この高出力用の整合回路Ｍ３ａの各点のインピーダンスは、実施の形態１や比較例と同様である。
【００２４】
図８は、本発明の実施の形態２の低出力用の整合回路Ｍ３ｂの各点（Ａ〜Ｃ，Ｄ１，Ｄ２，Ｇ，Ｈ）から出力側を見込むインピーダンスを示す図である。インピーダンスの軌跡は低インピーダンス領域を通過しないため、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。
【００２５】
実施の形態３．
図９は、本発明の実施の形態３に係る電力増幅器を示す回路図である。本実施の形態は、実施の形態１に低利得・低出力モード（第３モード）の構成を追加したものである。
【００２６】
高出力用の整合回路Ｍ３ａはインダクタＬ３，Ｌ４，Ｌ５とキャパシタＣ１，Ｃ２，Ｃ３で構成される。低出力用の整合回路Ｍ３ｂはインダクタＬ４，Ｌ５，Ｌ６，Ｌ８，Ｌ９とキャパシタＣ１，Ｃ２，Ｃ３，Ｃ７，Ｃ８で構成される。低出力用の整合回路Ｍ３ｃは、整合回路Ｍ３ｂの構成に加えてインダクタＬ９とキャパシタＣ８とスイッチＳＷ５で構成される。
【００２７】
スイッチＳＷ２の他端と接地点の間にインダクタＬ７とキャパシタＣ８が直列に接続されている。入力信号を第３の増幅素子Ｔｒ３が増幅する。スイッチＳＷ４の一端は増幅素子Ｔｒ３の出力に接続されている。スイッチＳＷ４の他端は、インダクタＬ９とスイッチＳＷ５を介して、インダクタＬ７とキャパシタＣ８の間に接続されている。その他の構成は実施の形態１と同様である。
【００２８】
第１、第２モードの動作は実施の形態１と同様である。第３モードでは、制御回路によりスイッチＳＷ１，ＳＷ２をＯＦＦ、スイッチＳＷ３，ＳＷ４，ＳＷ５をＯＮ、増幅素子Ｔｒ１，Ｔｒ２をＯＦＦ、増幅素子Ｔｒ３をＯＮにそれぞれ設定する。
【００２９】
整合回路Ｍ３ｃでは、第３のモードのパスの取り出し口Ｚは、インダクタＬ８を介するために第２のモードのパスの取り出し口Ｘよりも更に高インピーダンス側になる。従って、第３のモードに対して更に低損失となる。
【００３０】
実施の形態４．
図１０は、本発明の実施の形態４に係る電力増幅器を示す回路図である。スイッチＳＷ２の他端と接続点Ｘの間にインダクタＬ１０とキャパシタＣ９とスイッチＳＷ３が直列に接続されている。スイッチＳＷ４の他端は、インダクタＬ９とスイッチＳＷ５を介して、インダクタＬ１０とキャパシタＣ９の間に接続されている。その他の構成は実施の形態３と同様である。これにより、第２、第３のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。
【００３１】
実施の形態５．
図１１は、本発明の実施の形態５に係る電力増幅器を示す回路図である。スイッチＳＷ４の他端は、インダクタＬ９とスイッチＳＷ５を介して、接続点Ｘに接続されている。従って、第２、第３のモードに対する取り出し口に対する取り出し位置は同一であり、スイッチにより経路を切り替える。これにより、第３のモード時に通過するスイッチ数が少なくなるため、低損失となる。
【００３２】
実施の形態６．
図１２は、本発明の実施の形態６に係る電力増幅器を示す回路図である。インダクタＬ５とキャパシタＣ１の間にインダクタＬ１１が接続されている。スイッチＳＷ２の他端はインダクタＬ１１の一端に接続され、スイッチＳＷ４の他端はインダクタＬ１１の他端に接続されている。その他の構成は実施の形態５と同様である。これにより、第２、第３のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。
【００３３】
実施の形態７．
図１３は、本発明の実施の形態７に係る電力増幅器を示す回路図である。スイッチＳＷ４の一端は増幅素子Ｔｒ３の出力に接続されている。スイッチＳＷ４の他端は、インダクタＬ９とスイッチＳＷ５を介して、インダクタＬ７とキャパシタＣ６の間の接続点Ｙに接続されている。その他の構成は実施の形態２と同様である。
【００３４】
従って、第２、第３のモードに対する取り出し口に対する取り出し位置は同一であり、スイッチにより経路を切り替える。これにより、第３のモード時に通過するスイッチ数が少なくなるため、低損失となる。
【００３５】
実施の形態８．
図１４は、本発明の実施の形態８に係る電力増幅器を示す回路図である。インダクタＬ４とキャパシタＣ６の間にインダクタＬ１２が接続されている。スイッチＳＷ２の他端はインダクタＬ１２の一端に接続され、スイッチＳＷ４の他端はインダクタＬ１２の他端に接続されている。その他の構成は実施の形態７と同様である。これにより、第２、第３のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。
【００３６】
実施の形態９．
図１５は、本発明の実施の形態９に係る電力増幅器を示す回路図である。スイッチＳＷ４の他端は、インダクタＬ７とキャパシタＣ６の間に接続されている。即ち、第２のモードは実施の形態１と同じ構成、第３のモードは実施の形態２と同じ構成である。これにより、第３のモード時に通過するスイッチの数が減るために低損失となる。また、第２、第３のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。
【００３７】
実施の形態１０．
図１６は、本発明の実施の形態１０に係る電力増幅器を示す回路図である。接続点ＸにインダクタＬ６が接続されている。スイッチＳＷ２とインダクタＬ６の間にスイッチＳＷ３が接続されている。スイッチＳＷ２の他端と接地点との間にキャパシタＣ４が接続されている。その他の構成は実施の形態１と同様である。即ち、実施の形態１に比べて、スイッチＳＷ３とインダクタＬ６の位置が逆である。低出力モードのスイッチＳＷ３がインダクタＬ６の前に配置されているため、より高インピーダンス点にスイッチＳＷ３が配置されていることになる。従って、より低損失な回路を実現できる。
【００３８】
実施の形態１１．
図１７は、本発明の実施の形態１１に係る電力増幅器を示す回路図である。スイッチＳＷ２とスイッチＳＷ３の間にインダクタＬ１３が接続されている。スイッチＳＷ２の他端と接地点との間にキャパシタＣ１０が接続されている。キャパシタＣ４はインダクタＬ１３の一端に接続され、キャパシタＣ１０はインダクタＬ１３の他端に接続されている。その他の構成は実施の形態１０と同様である。低出力モード時の整合回路Ｍ３ｂがＣＬＣＬの４段構成となっているため、実施の形態１よりも広い帯域で整合を取ることができる。
【００３９】
上記の実施の形態では２段増幅器について説明したが、これに限らず２段以上の多段増幅器であれば同様の効果を得ることができる。また、増幅素子Ｔｒ１，Ｔｒ２，Ｔｒ３は例えばＨＢＴ（Heterojunction Bipolar Transistor）であるが、他のバイポーラトランジスタや、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのＦＥＴでもよい。
【００４０】
また、整合回路３ａ，３ｂ，３ｃはＬ，Ｃ，Ｌ，Ｃ，Ｃで構成されているが、これに限らず一部に容量やインダクタを用いていればよい。インダクタをトランスミッションラインで構成してもよい。また、低出力モードの整合回路としてＬＣ回路を用いているが、増幅素子Ｔｒ１の出力から見込むインピーダンスを実現できる回路ならば、その他の構成でもよい。また、モード切替時にＳＷ２とＳＷ３の２つを用いているが、どちらか一方を用いなくてもよい。
【符号の説明】
【００４１】
Ｃ１〜Ｃ１０キャパシタ
ＩＮ入力端子
Ｌ１〜Ｌ１３インダクタ
Ｍ３ａ，Ｍ３ｂ，Ｍ３ｃ整合回路
ＯＵＴ出力端子
ＳＷ１〜ＳＷ４スイッチ
Ｔｒ１〜Ｔｒ３増幅素子

【特許請求の範囲】
【請求項１】
入力信号を入力する入力端子と、
前記入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記第２の増幅素子の出力信号を出力する出力端子と、
前記第２の増幅素子の出力と前記出力端子との間に接続された整合回路と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
前記第１の増幅素子の出力に一端が接続された第２のスイッチとを備え、
前記整合回路は、前記第２の増幅素子の出力と接地点との間に直列に接続された第１のインダクタ及び第１のキャパシタを有し、
前記第１のインダクタと前記第１のキャパシタを接続する接続点に、前記第２のスイッチの他端が接続されていることを特徴とする電力増幅器。
【請求項２】
入力信号を入力する入力端子と、
前記入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記第２の増幅素子の出力信号を出力する出力端子と、
前記第２の増幅素子の出力と前記出力端子との間に接続された整合回路と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
前記第１の増幅素子の出力に一端が接続された第２のスイッチとを備え、
前記整合回路は、前記第２の増幅素子の出力と前記出力端子との間に直列に接続された第１のインダクタ及び第１のキャパシタを有し、
前記第１のインダクタと前記第１のキャパシタを接続する接続点に、前記第２のスイッチの他端が接続されていることを特徴とする電力増幅器。
【請求項３】
前記入力信号を増幅する第３の増幅素子と、
前記第３の増幅素子の出力に一端が接続され、前記接続点に他端が接続された第３のスイッチとを更に備えることを特徴とする請求項１又は２に記載の電力増幅器。
【請求項４】
前記整合回路は、前記第２のスイッチの他端と接地点の間に直列に接続された第２のインダクタと第２のキャパシタを更に有し、
前記第３のスイッチの他端は、前記第２のインダクタと前記第２のキャパシタの間に接続されていることを特徴とする請求項３に記載の電力増幅器。
【請求項５】
前記整合回路は、前記第２のスイッチの他端と前記接続点の間に直列に接続された第２のインダクタと第２のキャパシタを更に有し、
前記第３のスイッチの他端は、前記第２のインダクタと前記第２のキャパシタの間に接続されていることを特徴とする請求項３に記載の電力増幅器。
【請求項６】
前記整合回路は、前記第１のインダクタと前記第１のキャパシタの間に接続された第２のインダクタを更に有し、
前記第２のスイッチの他端は前記第２のインダクタの一端に接続され、
前記第３のスイッチの他端は前記第２のインダクタの他端に接続されていることを特徴とする請求項３に記載の電力増幅器。
【請求項７】
前記入力端子から入力された信号を増幅する第３の増幅素子と、
前記第３の増幅素子の出力に一端が接続された第３のスイッチとを更に備え、
前記整合回路は、前記第２の増幅素子の出力と前記出力端子との間に直列に接続された第２のインダクタ及び第２のキャパシタを更に有し、
前記第３のスイッチの他端は、前記第２のインダクタと前記第２のキャパシタの間に接続されていることを特徴とする請求項１に記載の電力増幅器。
【請求項８】
前記接続点に接続された第２のインダクタと、
前記第２のスイッチと前記第２のインダクタの間に接続された第３のスイッチと、
前記第２のスイッチの他端と接地点との間に接続された第２のキャパシタとを更に備えることを特徴とする請求項１に記載の電力増幅器。
【請求項９】
前記第２のスイッチと前記第３のスイッチの間に接続された第３のインダクタと、
前記第２のスイッチの他端と接地点との間に接続された第３のキャパシタとを更に備え、
前記第２のキャパシタは前記第３のインダクタの一端に接続され、前記第３のキャパシタは前記第３のインダクタの他端に接続されていることを特徴とする請求項８に記載の電力増幅器。

【図１】