電圧駆動型半導体スイッチング素子の制御装置
【課題】 インバータ運転時でも、ゲート駆動回路や電源回路のコンデンサを過電圧で破壊してしまう虞がなく、分圧抵抗が小耐電力容量ですむ電圧駆動型半導体スイッチング素子の制御装置を提供する。
【解決手段】 直列接続されて主回路を構成する複数のＩＧＢＴ３１と、該ＩＧＢＴ３１のゲートにゲート信号を供給するゲート駆動回路３２と、ＩＧＢＴ３１の端子間に並列接続され主回路からゲート駆動回路３２に電力を供給する電源回路３３と、該電源回路３３に設けられ第１の分圧抵抗３４を介して主回路から供給された電力を蓄積するコンデンサ３７を備えた制御装置で、電源回路３３には、第１の分圧抵抗３４とコンデンサ３７の間に直列に第２の分圧抵抗３５と逆流阻止用ダイオード３６が設けられ、かつ第２の分圧抵抗３５に並列にスイッチ３９が設けられていると共に、コンデンサ３７の端子間に並列に過電圧検出器３８が設けられている。
【解決手段】 直列接続されて主回路を構成する複数のＩＧＢＴ３１と、該ＩＧＢＴ３１のゲートにゲート信号を供給するゲート駆動回路３２と、ＩＧＢＴ３１の端子間に並列接続され主回路からゲート駆動回路３２に電力を供給する電源回路３３と、該電源回路３３に設けられ第１の分圧抵抗３４を介して主回路から供給された電力を蓄積するコンデンサ３７を備えた制御装置で、電源回路３３には、第１の分圧抵抗３４とコンデンサ３７の間に直列に第２の分圧抵抗３５と逆流阻止用ダイオード３６が設けられ、かつ第２の分圧抵抗３５に並列にスイッチ３９が設けられていると共に、コンデンサ３７の端子間に並列に過電圧検出器３８が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続された電圧駆動型半導体スイッチング素子の制御装置に関する。
【背景技術】
【０００２】
周知の通り、電圧駆動型半導体スイッチング素子、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、電鉄車両用や産業用のインバータ、無停電電源装置におけるインバータ等の電力変換装置に用いられており、３相交流を直流変換する電力変換装置では、３相のブリッジを構成している６つのアームそれぞれに、通常は主回路を構成するよう複数個が直列に接続されている。そして、各ＩＧＢＴの制御は、ホトカプラ等を介して入力された制御入力に基づき動作するゲート駆動回路を備えた制御装置によって行われる。
【０００３】
こうした電力変換装置におけるＩＧＢＴの制御装置には、分圧抵抗を用いてゲート駆動回路の電源を主回路から給電し、回路の小型化を図ったものがある（例えば、非特許文献１参照）。そして、この非特許文献１に示された第１の従来技術のものは、ブリッジの各アームが、図５に示す構成となっている。
【０００４】
すなわち、図５において、１は主回路を構成するＩＧＢＴであり、２はＩＧＢＴ１のゲートドライブ回路であり、３，４はＩＧＢＴ１に並列に設けられたゲートドライブ回路２の電源を構成する直列接続された分圧抵抗とコンデンサである。またゲートドライブ回路２は、信号増幅器５と、コンデンサ４の両極間に接続され電圧を安定化して信号増幅器５に電力を供給する自動電圧調整器（ＡＶＲ）６とで構成され、信号増幅器５には、図示しない制御信号源からオン、オフの光信号Ｓが入力端７に入力され、信号増幅器５からは、ＩＧＢＴ１のゲートにゲート信号が出力され、ＩＧＢＴ１のオン、オフの動作が制御される。
【０００５】
なお、ＩＧＢＴ１のコレクタとエミッタには、コレクタにカソード、エミッタにアノードを接続するようにしてダイオード８が逆並列に接続されており、さらに、スナバコンデンサ９とスナバ抵抗１０を直列接続してなるスナバ回路１１が接続されている。また、ＶｇｅはＩＧＢＴ１のゲート、エミッタ間電圧、Ｖｑはエミッタ、コレクタ間電圧（素子電圧）であり、ｉｃはコンデンサ４を流れる電流、Ｖｃはコンデンサ４の端子電圧である。
【０００６】
そして、ゲートドライブ回路２の電源では、直列接続されたＩＧＢＴ１の漏れ電流のばらつきによる素子電圧分担不平衡を抑制するために、ＩＧＢＴ１と並列に分圧抵抗３を設け、ＩＧＢＴ１がオフしている期間に流れる電流をコンデンサ４に蓄えて平滑を行い、さらに、ＡＶＲ６でコンデンサ４に蓄えられたエネルギをゲート駆動に必要な電流、電圧に変換し、ゲートドライブ回路２に供給するようになっている。ゲートドライブ回路２によるＩＧＢＴ１のゲート駆動には、数Ｗ程度の電力を必要とするにすぎないために、分圧抵抗３を通常流れる数１０ｍＡ程度の電流であっても、ＩＧＢＴ１のゲートを駆動することができる。
【０００７】
しかしながら、上記の回路では、次のような問題がある。１つは、インバータでは、パルスオフ時に、個々のＩＧＢＴ１に中間電圧であるＥｄｃ／[（ＩＧＢＴの直列数）×２]の電圧が印加されるが、このような状態においてもゲートドライブ回路２がＩＧＢＴ１のゲート駆動に必要な電力を供給可能なように、分圧抵抗３の抵抗値を選定しなければならない。このため、インバータ運転時（ＩＧＢＴ１がスイッチングしている時）には、ゲート駆動に必要な電力以上の電力が分圧抵抗３を介してコンデンサ４に供給されるため、コンデンサ４の端子電圧Ｖｃが上昇し、コンデンサ４やゲートドライブ回路２が過電圧破壊する虞が生じる。
【０００８】
こうしたゲートドライブ回路２の電源を構成するコンデンサ４や、ゲートドライブ回路２が過電圧破壊してしまう虞をなくすために、電源のコンデンサ４の端子電圧Ｖｃが破壊電圧に至らないように監視する過電圧検出器を、コンデンサの端子間に設けるようにしたものがある。（例えば、特許文献１参照）。そして、この特許文献１に示された第２の従来技術のものは、同様に、ブリッジの各アームが、図６に示す構成となっている。なお、第１の従来技術と同一部位には同符号を付して示す。
【０００９】
すなわち、図６において、１２はＩＧＢＴ１のゲート駆動回路であり、１３はＩＧＢＴ１に並列に設けられたゲート駆動回路１２の電源回路で、電源回路１３は直列接続された分圧抵抗１４、ダイオード１５、コンデンサ１６と、コンデンサ１６の端子間に接続され端子電圧Ｖｃ１を監視する過電圧検出器１７と、直列接続されているダイオード１５とコンデンサ１６に対し並列に接続された直列接続状態の放電抵抗１８、スイッチ１９とにより構成され、スイッチ１９は過電圧検出器１７によって開閉動作が制御され、常時は開状態になっている。
【００１０】
さらに、ゲート駆動回路１２は、電源回路１３のコンデンサ１６の端子電圧Ｖｃ１を他の直流電圧に変換するＤＣ／ＤＣコンバータ２０から電力の供給を受け、また入力端７には、図示しない制御信号源からオン、オフの光信号Ｓが入力される。そして、ゲート駆動回路１２からは、ＩＧＢＴ１のゲートにゲート信号が出力され、ＩＧＢＴ１のオン、オフの動作が制御される。なお、ＩＧＢＴ１のコレクタ、エミッタ間には、ダイオード８が接続されている。なおまた、ＶＲ２は放電抵抗１８の端子電圧である。
【００１１】
このように構成されたものでは、ＩＧＢＴ１がオフ動作している期間に、分圧抵抗１４とダイオード１５を介してコンデンサ１６が充電される。そして、コンデンサ１６に充電された電荷は、ＤＣ／ＤＣコンバータ２０において、ゲート駆動回路１２が行うＩＧＢＴ１のゲート駆動動作に必要な電流、電圧に変換され、これによってＩＧＢＴ１のゲート駆動が実行される。また、分圧抵抗１４については、直列接続されている各ＩＧＢＴ１のそれぞれの電圧分担を均等にするために必要な電流を流すと共に、インバータがパルスオフしている時にＩＧＢＴ１に印加される電圧である中間電圧のＥｄｃ／[（ＩＧＢＴの直列数）×２]において、ゲート駆動回路１２のゲート駆動動作に必要な電力が供給可能であるような抵抗値に設定される。
【００１２】
よって、インバータのパルスオフ時に、分圧抵抗１４を介してコンデンサ１６に供給される電流Ｉｏｆｆは、
Ｉｏｆｆ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）×２−Ｖｃ１] }／Ｒ１ ‥‥（１）式
但し、Ｖｃ１：コンデンサ１６の端子電圧
Ｒ１ ：分圧抵抗１４の抵抗値
になる。
【００１３】
また、インバータ運転時に、分圧抵抗１４を介してコンデンサ１６に供給される電流Ｉｏｎは、
Ｉｏｎ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）−Ｖｃ１] }／Ｒ１×Ｄ ‥‥（２）式
但し、Ｄ：ＩＧＢＴのオン、オフのデューティ比、Ｄ＝０．５
になる。
【００１４】
すなわち、上記（１）式と（２）式とから、インバータ運転時には、パルスオフ時に比べて、約２倍の電流が分圧抵抗１４を介してコンデンサ１６に供給されることになり、その結果、コンデンサ１６の端子電圧Ｖｃ１が上昇して過電圧となる。そのため、過電圧検出器１７によってコンデンサ１６の端子電圧Ｖｃ１を監視し、その値が予め設定した設定電圧値Ｖａ以上になったら、スイッチ１９を閉動作させ、放電抵抗１８を回路に投入する。このとき、放電抵抗１８の電圧ＶＲ２が設定電圧値Ｖａ以下となるように放電抵抗１８の抵抗値を選んでおくことによって、コンデンサ１６への充電は停止する。
【００１５】
つまり、放電抵抗１８の回路への投入によって充電は停止されると共に、ダイオード１５によりコンデンサ１６に蓄えられた電荷は放電抵抗１８を介して放電することがなく、不必要な充放電が行われない。その後、コンデンサ１６の端子電圧Ｖｃ１が低下したらスイッチ１９を開動作させ、放電抵抗１８を開放して再びコンデンサ１６の充電を開始する。
【００１６】
しかし、上記のような構成では、次のような問題が考えられる。すなわち、コンデンサ１６が過電圧になった時にスイッチ１９を閉動作させるので、過電圧の抑制の目的は果たすものの、分圧抵抗１４にはパルスオフ時の２倍の電流が流れることになり、このため分圧抵抗１４の抵抗容量は大きなものでなくてはならず、ＩＧＢＴ１の分圧抵抗としては必要以上の耐電力量を有するものでなければならない回路構成になってしまう。
【００１７】
また、図５に示す第１の従来技術においては、直列接続するＩＧＢＴ１間の電圧を均一化するために、スナバコンデンサ９とスナバ抵抗１０とによるスナバ回路１１を使用している。こうしたものでは、ＩＧＢＴ１間の電圧を均一化するためスナバ抵抗１０の抵抗値を小さくすることや、スナバコンデンサ９の静電容量を大きくすることが行われるが、これらは均一化の役割を果たすものの、一方では回路の大型化、損失の増加という問題が生じる。こうしたスナバ回路１１を小型化する問題に対しては、さらに別の提案がある。（例えば、特許文献２参照）。そして、この特許文献２に示された第３の従来技術のものは、直列接続された複数個の電圧駆動型半導体スイッチング素子と、電圧駆動型半導体スイッチング素子の主端子間にそれぞれ並列接続された分圧抵抗回路と、電圧駆動型半導体素子をオンオフするために電圧駆動型半導体スイッチング素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、分圧抵抗回路それぞれの合成抵抗値をゲート信号に基づいて変化させ、簡単な回路で素子間の電圧を均一化するもので、同様に分圧抵抗を有する第２の従来技術の回路にも適用可能である。
【００１８】
しかし、第３の従来技術のものでは、分圧抵抗回路の合成抵抗値をゲート信号に基づいて変化させるので、直列接続の電圧駆動型半導体スイッチング素子間にゲート信号によらない電圧アンバランスが生じた場合、電圧駆動型半導体スイッチング素子やこれに並列接続されたダイオードのオフ時の漏れ電流による電圧アンバランスが改善されることはない。
【００１９】
以下、第３の従来技術の電圧駆動型半導体スイッチング素子が２つ直列接続されている２レベルインバータの１相分の回路要部を示す図７を用い、ゲート信号によらない電圧アンバランスについて説明する。すなわち、図７において、２１ａ，２１ｂはブリッジの上アームと下アームであり、上アーム２１ａは、直列接続した２つの電圧駆動型半導体スイッチング素子１ａ１，１ａ２によって主回路が構成され、下アーム２１ｂは、同じく直列接続した２つの電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２によって主回路が構成されている。
【００２０】
また、２２ａ１，２２ａ２，２２ｂ１，２２ｂ２は各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のゲート駆動回路であり、２３ａ１，２３ａ２，２３ｂ１，２３ｂ２は各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のエミッタ、コレクタ間に並列に接続された分圧抵抗回路を構成する分圧抵抗である。なお、分圧抵抗回路を構成する他の素子は省略してある。さらに、２４ａ１，２４ａ２，２４ｂ１，２４ｂ２は同じく各エミッタ、コレクタ間に、エミッタにアノード、コレクタにカソードを接続するようにして逆並列に接続されたダイオードであり、Ｅｄは電源電圧である。
【００２１】
そして、このように構成された回路における各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２に対するオンオフ指令Ｓａ，Ｓｂ、電圧駆動型半導体スイッチング素子１ａ１，１ａ２及びダイオード２４ｂ１，２４ｂ２を流れる負荷電流Ｌ、エミッタ、コレクタ間の素子電圧Ｖｑａ，Ｖｑｂの概略は、図８に示す通りとなっている。また図８において、上アーム２１ａの電圧駆動型半導体スイッチング素子１ａ１，１ａ２が、Ｔ１のタイミングでターンオフ動作をする際に、一方の電圧駆動型半導体スイッチング素子１ａ１が他方の電圧駆動型半導体スイッチング素子１ａ２よりも早いタイミングでオフした時の各部の波形は、図９に示す通りとなる。
【００２２】
すなわち、図９において、モードＴａ１はスイッチング過渡状態の期間を示し、モードＴａ２はスイッチング過渡状態から定常状態に移行する期間を示していて、各期間の各部の波形を見ると、モードＴａ１の期間では、一方の電圧駆動型半導体スイッチング素子１ａ１が先にターンオフ動作を開始しても、この開始時点よりΔｔの期間の間は、他方の電圧駆動型半導体スイッチング素子１ａ２は未だオン状態にあることから、一方の電圧駆動型半導体スイッチング素子１ａ１の素子電圧Ｖｑａ１のみが上昇し、２つの電圧駆動型半導体素子１ａ１，１ａ２間で電圧のアンバランスが生じる。なお、図中のＶｇｅａ１，Ｖｇｅａ２は、電圧駆動型半導体スイッチング素子１ａ１，１ａ２のゲート電圧を示す。
【００２３】
また、スイッチング過渡状態を過ぎ定常状態に移行するモードＴａ２の期間における電圧駆動型半導体スイッチング素子１ａ１，１ａ２の素子電流Ｉｃａ１，Ｉｃａ２であるテイル電流に差があり、その差が大きく、電流のアンバランスが大きい状態であると、テイル電流が少ない方の一方の電圧駆動型半導体スイッチング素子１ａ１の素子電圧Ｖｑａ１をより上昇させてしまう。
【００２４】
さらに、図１０は下アーム２１ｂの電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２が、オン状態からオフ状態に移行する際の各部の波形を示すもので、電流は下アーム２１ｂ側のダイオード２４ｂ１，２４ｂ２を流れているので、電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２に対するオンオフ指令Ｓａ，Ｓｂのオフ指令Ｓｂでは電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２の素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇せず、上アーム２１ａ側の電圧駆動型半導体スイッチング素子１ａ１，１ａ２がオン状態になることによって素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇を始める。
【００２５】
また、上記と同様に、スイッチング過渡状態の期間をモードＴｂ１とし、スイッチング過渡状態から定常状態に移行する期間をモードＴｂ２としたとき、モードＴｂ２ではダイオード２４ｂ１，２４ｂ２のダイオード電流Ｉｄｂ１，Ｉｄｂ２であるリカバリテイル電流のアンバランスが大きいと、リカバリテイル電流の少ないダイオード２４ｂ１の素子電圧Ｖｑｂ１をより上昇させてしまう。
【００２６】
よって、第３の従来の技術の方式では、分圧抵抗回路の合成抵抗値の変化期間を設定するにあたり、図９では電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２の上下アーム２１ａ，２１ｂのデッドタイム期間ｔｄ１程度とするのに対し、図９では電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２の上下アーム２１ａ，２１ｂのデッドタイム期間ｔｄ２に、電流値により変化するリカバリテイル期間（図１０のモードＴｂ１）とダイオードの素子特性によるアンバランス制定時間（図１０のモードＴｂ２）を考慮した時間をゲート信号に基づいて変化させなければならないので、時間設定が難しく、ゲート信号に基づき変化させた場合は、電圧アンバランスが改善される前に合成抵抗値の変化を停止してしまう可能性がある。
【００２７】
さらに、合成抵抗値が電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のターンオフ期間の途中で高くなることは、電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２や、ダイオード２４ａ１，２４ａ２，２４ｂ１，２４ｂ２の漏れ電流のばらつきによる電圧アンバランスが生じた場合、この時には電圧アンバランスを改善することができない。
【非特許文献１】平成１１年電気学会全国大会 発表論文１００９ 「ＩＧＢＴ変換器用ゲート電源の主回路給電方式」 上田茂太、森和久、伊予谷隆二著
【特許文献１】特開２００２−２８１７３７号公報
【特許文献２】特開２００３−１８９５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは、直列接続された主回路の電圧駆動型半導体スイッチング素子に並列接続された分圧抵抗、コンデンサを用いて主回路から非絶縁で電力を供給する自己給電式のゲート駆動回路を有する電圧駆動型半導体スイッチング素子の制御装置で、電力変換装置等におけるインバータ運転時においても、ゲート駆動回路やその電源回路のコンデンサが過電圧で破壊されてしまう虞がなく、さらに分圧抵抗の耐電力容量が小さくてよい制御装置を提供することにあり、
また、直列接続された主回路の電圧駆動型半導体スイッチング素子に並列な分圧抵抗値を可変としたゲート駆動回路を有する電圧駆動型半導体スイッチング素子の制御装置で、時間制約を受けることなく、より確実に半導体スイッチング素子間における素子電圧のアンバランスを抑制することができ、さらに抵抗ロスを低減することができる制御装置を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の電圧駆動型半導体スイッチング素子の制御装置は、
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に並列接続され前記主回路から前記ゲート駆動回路に電力を供給する電源回路と、該電源回路に設けられ第１の分圧抵抗を介して前記主回路から供給された電力を蓄積するコンデンサを備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記電源回路には、前記第１の分圧抵抗と前記コンデンサの間に直列に第２の分圧抵抗と逆流阻止用ダイオードが設けられ、かつ前記第２の分圧抵抗に並列にスイッチが設けられていると共に、前記コンデンサの端子間に並列に過電圧検出器が設けられていることを特徴とするものであり、
さらに、前記過電圧検出器が、前記コンデンサの端子電圧が予め設定した所定電圧以上となった時に、前記第２の分圧抵抗を前記電源回路に投入するよう前記スイッチを制御することを特徴とするものであり、
また、直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に逆並列に接続されたダイオードと、前記電圧駆動型半導体スイッチング素子の端子間に並列接続された分圧抵抗回路を備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記分圧抵抗回路には、前記電圧駆動型半導体スイッチング素子の端子間に、分圧抵抗、直列接続された抵抗及びスイッチ、前記スイッチを制御する過電圧検出器がそれぞれ並列に接続されていることを特徴とするものであり、
さらに、前記過電圧検出器が、前記電圧駆動型半導体スイッチング素子の端子間の電圧が予め設定した所定電圧以上となった時に、前記抵抗を前記分圧抵抗回路に投入するよう前記スイッチを制御することを特徴とするものである。
【発明の効果】
【００３０】
以上の説明から明らかなように、本発明によれば、
主回路を直列接続された複数の電圧駆動型半導体スイッチング素子で構成した電力変換装置等でのインバータ運転時においても、半導体スイッチング素子のゲート駆動回路及びその自己給電式に電力供給を受ける電源回路のコンデンサが過電圧で破壊されてしまう虞がなく、さらに電源回路の分圧抵抗の耐電力容量を小さくできる等の効果を奏し、
また、電圧駆動型半導体スイッチング素子の制御装置で、時間制約を受けることなく、より確実に半導体スイッチング素子間の素子電圧のアンバランスを抑制することができ、さらに抵抗ロスを低減することができる等の効果を奏する。
【発明を実施するための最良の形態】
【００３１】
以下本発明の実施の形態を、図面を参照して説明する。
【実施例１】
【００３２】
先ず第１の実施形態を、図１に示す要部の回路構成図により説明する。なお、図１は３相交流を直流変換する電力変換装置の主回路を構成する３相ブリッジの同様に構成された６つの上下アームの１つにおける回路構成図である。
【００３３】
図１において、３１は電圧駆動型半導体スイッチング素子の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、ブリッジのアームを直列に複数個を接続することによって主回路を構成している。３２はＩＧＢＴ３１の制御装置を構成するゲート駆動回路であり、３３は、ＩＧＢＴ３１のコレクタ、エミッタ間に並列に設けられたゲート駆動回路３２の自己給電式に構成した電源回路で、電源回路３３は、順に直列接続された第１の分圧抵抗３４、第２の分圧抵抗３５、第１のダイオード３６、コンデンサ３７と、コンデンサ３７の端子間に接続され端子電圧Ｖｃ０を監視する過電圧検出器３８と、第２の分圧抵抗３５に対して並列に接続されたスイッチ３９とにより構成されている。そして、スイッチ３９は過電圧検出器３８によって開閉動作（オンオフ動作）が制御されるようになっており、常時は閉状態（オン状態）となっている。
【００３４】
さらに、ゲート駆動回路３２は、電源回路３３のコンデンサ３７の端子電圧Ｖｃ０を他の直流電圧に変換するＤＣ／ＤＣコンバータ４０から電力の供給を受け、また入力端４１には、図示しない制御信号源からホトカプラを介してオン、オフの光信号Ｓが入力されるようになっている。そして、ゲート駆動回路３２からは、オン、オフの光信号Ｓに基づくゲート信号がＩＧＢＴ３１のゲートに出力され、ＩＧＢＴ３１のオン、オフの動作が制御される。なお、ＩＧＢＴ３１のコレクタ、エミッタ間には、コレクタにカソード、エミッタにアノードを接続するようにして逆並列に第２のダイオード４２が接続されている。なおまた、Ｖｑ０はＩＧＢＴ３１のコレクタ、エミッタ間の素子電圧である。
【００３５】
そして、このように構成されたものでは、常時はスイッチ３９が閉状態となっているので、第１の分圧抵抗３４と第１のダイオード３６を介してコンデンサ３７が充電される。そして、コンデンサ３７に充電された電荷は、ＤＣ／ＤＣコンバータ４０において、ゲート駆動回路３２が行うＩＧＢＴ３１のゲート駆動動作に必要な電流、電圧に変換され、この電流電圧が供給されることによってゲート駆動回路３２が作動し、ＩＧＢＴ３１のゲート駆動が実行されるようになっている。なお、第１の分圧抵抗３４は、アームを構成する直列接続されている各ＩＧＢＴ３１のそれぞれの電圧分担を均等にするために必要な電流を流すと共に、インバータがパルスオフしている時にＩＧＢＴ３１に印加される中間電圧で、ゲート駆動回路３２のゲート駆動動作に必要な電力が供給可能であるような抵抗値に設定されている。
【００３６】
また、過電圧検出器３８は、コンデンサ３７の端子電圧Ｖｃ０を監視し、端子電圧Ｖｃ０の値が予め設定した所定のオフ電圧値Ｖｃｘ以上となったことを検知すると、スイッチ３９を開状態（オフ状態）となるように制御する。スイッチ３９が開状態になることにより、第２の分圧抵抗３５が電源回路３３に投入され、電源回路３３の分圧抵抗回路は、（第１の分圧抵抗３４＋第２の分圧抵抗３５）を備えることになる。そして、第２の分圧抵抗３５の抵抗値を、回路へ投入することによりコンデンサ３７の端子電圧Ｖｃ０が、前記した所定のオフ電圧値Ｖｃｘより低くなるよう選定しておくことによって、コンデンサ３７への充電が抑制される。また第１のダイオード３６が設けられていることにより、コンデンサ３７に充電された電荷の逆流は阻止される。
【００３７】
その後、コンデンサ３７の端子電圧Ｖｃ０が低下し、予め設定した所定のオン電圧値Ｖｃｙ以下になると、これを過電圧検出器３８が検知してスイッチ３９を制御し、スイッチ３９を閉状態（オン状態）とする。これにより第２の分圧抵抗３５は短絡され、電源回路３３から切り離された状態となり、再び、第１の分圧抵抗３４と第１のダイオード３６を介してコンデンサ３７への充電が開始される。
【００３８】
よって、インバータのパルスオフ時に第１の分圧抵抗３４を介してコンデンサ３７に供給される電流Ｉｏｆｆは、
Ｉｏｆｆ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）×２−Ｖｃ０] }／Ｒ０１
‥‥（３）式
但し、Ｒ０１ ：第１の分圧抵抗３４の抵抗値
になり、前記した第２の従来技術で示した（１）式と同形の式となる。
【００３９】
一方、インバータ運転時に、（第１の分圧抵抗３４＋第２の分圧抵抗３５）を介してコンデンサ３７に供給される電流Ｉｏｎは、
Ｉｏｎ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）−Ｖｃ０] }／（Ｒ０１＋Ｒ０２）×Ｄ
‥‥（４）式
但し、Ｄ：ＩＧＢＴのオン、オフのデューティ比、Ｄ＝０．５
Ｒ０２：第２の分圧抵抗３５の抵抗値
になる。
【００４０】
ここで、計算し易いように、仮に、［Ｅｄｃ／（ＩＧＢＴの直列数）］>>Ｖｃ０とした場合、Ｒ０１＝Ｒ０２とすれば、インバータ運転時に（第１の分圧抵抗３４＋第２の分圧抵抗３５）を介してコンデンサ３７に供給される電流Ｉｏｎは、パルスオフ時に第１の分圧抵抗３４を介してコンデンサ３７に供給される電流Ｉｏｆｆと同じになり、コンデンサ３７の端子電圧Ｖｃ０は、インバータ運転時とパルスオフ時とで同じ電圧となる。
【００４１】
また、第１の分圧抵抗３４を流れる電流も、パルスオフ時もインバータ運転時も同じであることより、前記した第２の従来技術ではパルスオフ時の約２倍の電流がインバータ運転時に流れていたことからすると、第１の分圧抵抗３４の耐電力容量は、従来の１／４でよいことになり、第２の分圧抵抗３５の耐電力容量も第１の分圧抵抗３４と同じでよいことになる。なお、第２の分圧抵抗３５で消費する電流と前記した第２の従来技術における放電抵抗で消費する電流は同じになるので、両者の大きさに変化はなく、結果的には、第１の分圧抵抗３４の大きさは、耐電力容量が少なくてすむ分の大きさだけ低減することができる。
【実施例２】
【００４２】
次に第２の実施形態を、図２乃至図４により説明する。図２は電圧駆動型半導体スイッチング素子が２つ直列接続されている２レベルインバータの１相分の回路要部を示す回路構成図であり、図３は電圧駆動型半導体スイッチング素子に対するオンオフ指令、負荷電流Ｌ、素子電圧の概略を示す図であり、図４は電圧駆動型半導体スイッチング素子が、オン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【００４３】
図２乃至図４において、５１ａ，５１ｂはブリッジの上アームと下アームであり、上アーム５１ａは、直列接続した２つの電圧駆動型半導体スイッチング素子のＩＧＢＴ３１ａ１，３１ａ２によって主回路が構成され、下アーム５１ｂは、同じく直列接続した２つの電圧駆動型半導体スイッチング素子のＩＧＢＴ３１ｂ１，３１ｂ２によって主回路が構成されている。また、５２ａ１，５２ａ２，５２ｂ１，５２ｂ２は各ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のゲート駆動回路であり、５３ａ１，５３ａ２，５３ｂ１，５３ｂ２は各ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のエミッタ、コレクタ間に並列に接続された分圧抵抗回路である。
【００４４】
各分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２はＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間に並列接続された分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２を備え、また直列接続された例えばトランジスタ等の半導体素子によりなるスイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２と抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２を備え、さらにＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２を検出、監視する過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２を備えて構成されている。そして、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２は過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２によって開閉動作（オンオフ動作）が制御されるようになっており、常時は開状態（オフ状態）となっている。
【００４５】
また、５８ａ１，５８ａ２，５８ｂ１，５８ｂ２は、ゲート駆動回路５２ａ１，５２ａ２，５２ｂ１，５２ｂ２の入力端で、ここに図示しない制御信号源からホトカプラを介してオン、オフの光信号Ｓが入力されるようになっており、ゲート駆動回路５２ａ１，５２ａ２，５２ｂ１，５２ｂ２からは、オン、オフの光信号Ｓに基づくゲート信号がＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のゲートに出力され、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のオン、オフの動作が制御される。なお、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間には、コレクタにカソード、エミッタにアノードを接続するようにして、逆並列にダイオード５９ａ１，５９ａ２，５９ｂ１，５９ｂ２が接続されている。また、Ｅｄは電源電圧である。
【００４６】
そして、常時はスイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２が開状態となっているので、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間に接続された分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２では、分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２のみが有効に働くことになる。
【００４７】
また、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２を監視している過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２では、端子電圧５７ａ１，５７ａ２，５７ｂ１，５７ｂ２の値が予め設定した所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２を閉状態（オン状態）となるように制御する。
【００４８】
これにより、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２が、開状態から閉状態になることによって、抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２が分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２に並列に接続され、分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２の回路抵抗は、分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２と抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２を並列に合成したものとなる。なお、過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２は、端子電圧５７ａ１，５７ａ２，５７ｂ１，５７ｂ２の値が予め設定した所定のオフ電圧値Ｖｑｘ以下となったことを検知すると、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２を開状態（オフ状態）となるように制御するようになっている。
【００４９】
また、このように構成されたものでは、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２に対するオンオフ指令Ｓａ，Ｓｂ、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２及びダイオード５９ａ１，５９ａ２，５９ｂ１，５９ｂ２を流れる負荷電流Ｌａ，Ｌｂ、コレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２の概略は、図３に示す通りとなっている。
【００５０】
そして、このように構成されたものの動作状態を、図４を用いて説明すると、図４は下アーム５１ｂ側のＩＧＢＴ３１ｂ１，３１ｂ２がオン状態からオフ状態に移行する状態を示している。すなわち、オン状態からオフ状態への移行時、電流は下アーム５１ｂ側のダイオード５９ｂ１，５９ｂ２を流れているので、ＩＧＢＴ３１ｂ１，３１ｂ２に対するオンオフ指令Ｓａ，Ｓｂのオフ指令ＳｂではＩＧＢＴ３１ｂ１，３１ｂ２の素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇せず、上アーム５１ａ側のＩＧＢＴ３１ａ１，３１ａ２がオン状態になることによって素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇を始める。なお、図中のＶｇｅａ１，Ｖｇｅａ２は、ＩＧＢＴ３１ａ１，３１ａ２のゲート電圧を示す。
【００５１】
またこの時、スイッチング過渡状態の期間をモードＴｂ１とし、スイッチング過渡状態から定常状態に移行する期間をモードＴｂ２とし、モードＴｂ２で図４に示すようにダイオード５９ｂ１，５９ｂ２のダイオード電流Ｉｄｂ１，Ｉｄｂ２であるリカバリテイル電流間のアンバランスが大きいと、リカバリテイル電流の少ないダイオード５９ｂ１の素子電圧Ｖｑｂ１がより上昇する、すなわち、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１がより上昇することになる。
【００５２】
そして、この上昇を監視している過電圧検出器５７ｂ１で予め設定した所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ｂ１を閉状態（オン状態）となるように制御する。スイッチ５５ｂ１が閉状態になることにより、抵抗５６ｂ１が分圧抵抗５４ｂ１に並列に接続され、分圧抵抗回路５３ｂ１の回路抵抗は、分圧抵抗５４ｂ１と抵抗５６ｂ１を並列に合成したものとなる。これにより、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１の上昇が、図４に２点鎖線で示すように上昇せず、実線で示すように抑制され、漸次下降する。
【００５３】
一方、ＩＧＢＴ３１ｂ２の素子電圧Ｖｑｂ２は、スイッチ５５ｂ１が閉状態になることにより、同じく図４に２点鎖線で示すように下降せず、実線で示すように上昇する。そして、素子電圧Ｖｑｂ１が所定のオフ電圧値Ｖｑｘ以下となると、再び過電圧検出器５７ｂ１がこれを検知し、スイッチ５５ｂ１が開状態になり、抵抗５６ｂ１が切り離されて分圧抵抗回路５３ｂ１の回路抵抗は分圧抵抗５４ｂ１のみとなり、分圧抵抗回路５３ｂ１では分圧抵抗５４ｂ１が有効に働く。その結果、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１とＩＧＢＴ３１ｂ２の素子電圧Ｖｑｂ２の間の差が減少し、電圧のアンバランスが解消する。
【００５４】
なお、図示しないが、例えば上アーム５１ａ側のＩＧＢＴ３１ａ１，３１ａ２がオン状態からオフ状態に移行する際、上アーム５１ａのＩＧＢＴ３１ａ１，３１ａ２の一方であるＩＧＢＴ３１ａ１が、他方のＩＧＢＴ３１ａ２よりも早いタイミングでオフした時にも、このスイッチング過渡状態では、早いタイミングでオフしたＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１のみが上昇し、２つのＩＧＢＴ３１ａ１，３１ａ２間で電圧のアンバランスが生じる。また、例えばスイッチング過渡状態を過ぎ定常状態に移行する期間においても、ＩＧＢＴ３１ａ１，３１ａ２の素子電流であるテイル電流に差があり、その差が大きく、電流のアンバランスが大きい状態であると、テイル電流が少ない方のＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１がより上昇する。
【００５５】
この上昇を監視している過電圧検出器５７ａ１が、素子電圧Ｖｑａ１が所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ａ１を閉状態（オン状態）に制御する。これにより、分圧抵抗回路５３ａ１の回路抵抗が、分圧抵抗５４ａ１と抵抗５６ａ１を並列に合成したものとなり、ＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１の上昇が抑制され、漸次下降する。
【００５６】
一方、ＩＧＢＴ３１ａ２の素子電圧Ｖｑａ２は、スイッチ５５ａ１が閉状態になることにより上昇する。そして、素子電圧Ｖｑａ１が所定のオフ電圧値Ｖｑｘ以下となると、過電圧検出器５７ａ１によってスイッチ５５ａ１が開状態になり、分圧抵抗回路５３ａ１の回路抵抗は分圧抵抗５４ａ１のみとなり、分圧抵抗５４ａ１が有効に働く。その結果、ＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１とＩＧＢＴ３１ａ２の素子電圧Ｖｑａ２の間の差が減少し、電圧のアンバランスが解消する。
【００５７】
以上の通り、分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２をＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ電圧により動作させることで、時間制約によらない確実な電圧アンバランスの抑制を行うことができる。また過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２により過電圧の発生を検出することで、対応する分圧抵抗回路の合成抵抗値を変え、直列接続されたＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のうちの過電圧を生じたもののみを動作させることで、抵抗によるロスを少なくすることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態を示す要部の回路構成図である。
【図２】本発明の第２の実施形態を示す要部の回路構成図である。
【図３】本発明の第２の実施形態に係るオンオフ指令、負荷電流、素子電圧の概略を示す図である。
【図４】本発明の第２の実施形態に係る下アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【図５】第１の従来技術を示す要部の回路構成図である。
【図６】第２の従来技術を示す要部の回路構成図である。
【図７】第３の従来技術を示す要部の回路構成図である。
【図８】第３の従来技術に係るオンオフ指令、負荷電流、素子電圧の概略を示す図である。
【図９】第３の従来技術に係る上アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【図１０】第３の従来技術に係る下アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【符号の説明】
【００５９】
３１…ＩＧＢＴ（電圧駆動型半導体スイッチング素子）
３２…ゲート駆動回路
３３…電源回路
３４…第１の分圧抵抗
３５…第２の分圧抵抗
３６…ダイオード
３７…コンデンサ
３８…過電圧検出器
３９…スイッチ
【技術分野】
【０００１】
本発明は、直列接続された電圧駆動型半導体スイッチング素子の制御装置に関する。
【背景技術】
【０００２】
周知の通り、電圧駆動型半導体スイッチング素子、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、電鉄車両用や産業用のインバータ、無停電電源装置におけるインバータ等の電力変換装置に用いられており、３相交流を直流変換する電力変換装置では、３相のブリッジを構成している６つのアームそれぞれに、通常は主回路を構成するよう複数個が直列に接続されている。そして、各ＩＧＢＴの制御は、ホトカプラ等を介して入力された制御入力に基づき動作するゲート駆動回路を備えた制御装置によって行われる。
【０００３】
こうした電力変換装置におけるＩＧＢＴの制御装置には、分圧抵抗を用いてゲート駆動回路の電源を主回路から給電し、回路の小型化を図ったものがある（例えば、非特許文献１参照）。そして、この非特許文献１に示された第１の従来技術のものは、ブリッジの各アームが、図５に示す構成となっている。
【０００４】
すなわち、図５において、１は主回路を構成するＩＧＢＴであり、２はＩＧＢＴ１のゲートドライブ回路であり、３，４はＩＧＢＴ１に並列に設けられたゲートドライブ回路２の電源を構成する直列接続された分圧抵抗とコンデンサである。またゲートドライブ回路２は、信号増幅器５と、コンデンサ４の両極間に接続され電圧を安定化して信号増幅器５に電力を供給する自動電圧調整器（ＡＶＲ）６とで構成され、信号増幅器５には、図示しない制御信号源からオン、オフの光信号Ｓが入力端７に入力され、信号増幅器５からは、ＩＧＢＴ１のゲートにゲート信号が出力され、ＩＧＢＴ１のオン、オフの動作が制御される。
【０００５】
なお、ＩＧＢＴ１のコレクタとエミッタには、コレクタにカソード、エミッタにアノードを接続するようにしてダイオード８が逆並列に接続されており、さらに、スナバコンデンサ９とスナバ抵抗１０を直列接続してなるスナバ回路１１が接続されている。また、ＶｇｅはＩＧＢＴ１のゲート、エミッタ間電圧、Ｖｑはエミッタ、コレクタ間電圧（素子電圧）であり、ｉｃはコンデンサ４を流れる電流、Ｖｃはコンデンサ４の端子電圧である。
【０００６】
そして、ゲートドライブ回路２の電源では、直列接続されたＩＧＢＴ１の漏れ電流のばらつきによる素子電圧分担不平衡を抑制するために、ＩＧＢＴ１と並列に分圧抵抗３を設け、ＩＧＢＴ１がオフしている期間に流れる電流をコンデンサ４に蓄えて平滑を行い、さらに、ＡＶＲ６でコンデンサ４に蓄えられたエネルギをゲート駆動に必要な電流、電圧に変換し、ゲートドライブ回路２に供給するようになっている。ゲートドライブ回路２によるＩＧＢＴ１のゲート駆動には、数Ｗ程度の電力を必要とするにすぎないために、分圧抵抗３を通常流れる数１０ｍＡ程度の電流であっても、ＩＧＢＴ１のゲートを駆動することができる。
【０００７】
しかしながら、上記の回路では、次のような問題がある。１つは、インバータでは、パルスオフ時に、個々のＩＧＢＴ１に中間電圧であるＥｄｃ／[（ＩＧＢＴの直列数）×２]の電圧が印加されるが、このような状態においてもゲートドライブ回路２がＩＧＢＴ１のゲート駆動に必要な電力を供給可能なように、分圧抵抗３の抵抗値を選定しなければならない。このため、インバータ運転時（ＩＧＢＴ１がスイッチングしている時）には、ゲート駆動に必要な電力以上の電力が分圧抵抗３を介してコンデンサ４に供給されるため、コンデンサ４の端子電圧Ｖｃが上昇し、コンデンサ４やゲートドライブ回路２が過電圧破壊する虞が生じる。
【０００８】
こうしたゲートドライブ回路２の電源を構成するコンデンサ４や、ゲートドライブ回路２が過電圧破壊してしまう虞をなくすために、電源のコンデンサ４の端子電圧Ｖｃが破壊電圧に至らないように監視する過電圧検出器を、コンデンサの端子間に設けるようにしたものがある。（例えば、特許文献１参照）。そして、この特許文献１に示された第２の従来技術のものは、同様に、ブリッジの各アームが、図６に示す構成となっている。なお、第１の従来技術と同一部位には同符号を付して示す。
【０００９】
すなわち、図６において、１２はＩＧＢＴ１のゲート駆動回路であり、１３はＩＧＢＴ１に並列に設けられたゲート駆動回路１２の電源回路で、電源回路１３は直列接続された分圧抵抗１４、ダイオード１５、コンデンサ１６と、コンデンサ１６の端子間に接続され端子電圧Ｖｃ１を監視する過電圧検出器１７と、直列接続されているダイオード１５とコンデンサ１６に対し並列に接続された直列接続状態の放電抵抗１８、スイッチ１９とにより構成され、スイッチ１９は過電圧検出器１７によって開閉動作が制御され、常時は開状態になっている。
【００１０】
さらに、ゲート駆動回路１２は、電源回路１３のコンデンサ１６の端子電圧Ｖｃ１を他の直流電圧に変換するＤＣ／ＤＣコンバータ２０から電力の供給を受け、また入力端７には、図示しない制御信号源からオン、オフの光信号Ｓが入力される。そして、ゲート駆動回路１２からは、ＩＧＢＴ１のゲートにゲート信号が出力され、ＩＧＢＴ１のオン、オフの動作が制御される。なお、ＩＧＢＴ１のコレクタ、エミッタ間には、ダイオード８が接続されている。なおまた、ＶＲ２は放電抵抗１８の端子電圧である。
【００１１】
このように構成されたものでは、ＩＧＢＴ１がオフ動作している期間に、分圧抵抗１４とダイオード１５を介してコンデンサ１６が充電される。そして、コンデンサ１６に充電された電荷は、ＤＣ／ＤＣコンバータ２０において、ゲート駆動回路１２が行うＩＧＢＴ１のゲート駆動動作に必要な電流、電圧に変換され、これによってＩＧＢＴ１のゲート駆動が実行される。また、分圧抵抗１４については、直列接続されている各ＩＧＢＴ１のそれぞれの電圧分担を均等にするために必要な電流を流すと共に、インバータがパルスオフしている時にＩＧＢＴ１に印加される電圧である中間電圧のＥｄｃ／[（ＩＧＢＴの直列数）×２]において、ゲート駆動回路１２のゲート駆動動作に必要な電力が供給可能であるような抵抗値に設定される。
【００１２】
よって、インバータのパルスオフ時に、分圧抵抗１４を介してコンデンサ１６に供給される電流Ｉｏｆｆは、
Ｉｏｆｆ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）×２−Ｖｃ１] }／Ｒ１ ‥‥（１）式
但し、Ｖｃ１：コンデンサ１６の端子電圧
Ｒ１ ：分圧抵抗１４の抵抗値
になる。
【００１３】
また、インバータ運転時に、分圧抵抗１４を介してコンデンサ１６に供給される電流Ｉｏｎは、
Ｉｏｎ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）−Ｖｃ１] }／Ｒ１×Ｄ ‥‥（２）式
但し、Ｄ：ＩＧＢＴのオン、オフのデューティ比、Ｄ＝０．５
になる。
【００１４】
すなわち、上記（１）式と（２）式とから、インバータ運転時には、パルスオフ時に比べて、約２倍の電流が分圧抵抗１４を介してコンデンサ１６に供給されることになり、その結果、コンデンサ１６の端子電圧Ｖｃ１が上昇して過電圧となる。そのため、過電圧検出器１７によってコンデンサ１６の端子電圧Ｖｃ１を監視し、その値が予め設定した設定電圧値Ｖａ以上になったら、スイッチ１９を閉動作させ、放電抵抗１８を回路に投入する。このとき、放電抵抗１８の電圧ＶＲ２が設定電圧値Ｖａ以下となるように放電抵抗１８の抵抗値を選んでおくことによって、コンデンサ１６への充電は停止する。
【００１５】
つまり、放電抵抗１８の回路への投入によって充電は停止されると共に、ダイオード１５によりコンデンサ１６に蓄えられた電荷は放電抵抗１８を介して放電することがなく、不必要な充放電が行われない。その後、コンデンサ１６の端子電圧Ｖｃ１が低下したらスイッチ１９を開動作させ、放電抵抗１８を開放して再びコンデンサ１６の充電を開始する。
【００１６】
しかし、上記のような構成では、次のような問題が考えられる。すなわち、コンデンサ１６が過電圧になった時にスイッチ１９を閉動作させるので、過電圧の抑制の目的は果たすものの、分圧抵抗１４にはパルスオフ時の２倍の電流が流れることになり、このため分圧抵抗１４の抵抗容量は大きなものでなくてはならず、ＩＧＢＴ１の分圧抵抗としては必要以上の耐電力量を有するものでなければならない回路構成になってしまう。
【００１７】
また、図５に示す第１の従来技術においては、直列接続するＩＧＢＴ１間の電圧を均一化するために、スナバコンデンサ９とスナバ抵抗１０とによるスナバ回路１１を使用している。こうしたものでは、ＩＧＢＴ１間の電圧を均一化するためスナバ抵抗１０の抵抗値を小さくすることや、スナバコンデンサ９の静電容量を大きくすることが行われるが、これらは均一化の役割を果たすものの、一方では回路の大型化、損失の増加という問題が生じる。こうしたスナバ回路１１を小型化する問題に対しては、さらに別の提案がある。（例えば、特許文献２参照）。そして、この特許文献２に示された第３の従来技術のものは、直列接続された複数個の電圧駆動型半導体スイッチング素子と、電圧駆動型半導体スイッチング素子の主端子間にそれぞれ並列接続された分圧抵抗回路と、電圧駆動型半導体素子をオンオフするために電圧駆動型半導体スイッチング素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、分圧抵抗回路それぞれの合成抵抗値をゲート信号に基づいて変化させ、簡単な回路で素子間の電圧を均一化するもので、同様に分圧抵抗を有する第２の従来技術の回路にも適用可能である。
【００１８】
しかし、第３の従来技術のものでは、分圧抵抗回路の合成抵抗値をゲート信号に基づいて変化させるので、直列接続の電圧駆動型半導体スイッチング素子間にゲート信号によらない電圧アンバランスが生じた場合、電圧駆動型半導体スイッチング素子やこれに並列接続されたダイオードのオフ時の漏れ電流による電圧アンバランスが改善されることはない。
【００１９】
以下、第３の従来技術の電圧駆動型半導体スイッチング素子が２つ直列接続されている２レベルインバータの１相分の回路要部を示す図７を用い、ゲート信号によらない電圧アンバランスについて説明する。すなわち、図７において、２１ａ，２１ｂはブリッジの上アームと下アームであり、上アーム２１ａは、直列接続した２つの電圧駆動型半導体スイッチング素子１ａ１，１ａ２によって主回路が構成され、下アーム２１ｂは、同じく直列接続した２つの電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２によって主回路が構成されている。
【００２０】
また、２２ａ１，２２ａ２，２２ｂ１，２２ｂ２は各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のゲート駆動回路であり、２３ａ１，２３ａ２，２３ｂ１，２３ｂ２は各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のエミッタ、コレクタ間に並列に接続された分圧抵抗回路を構成する分圧抵抗である。なお、分圧抵抗回路を構成する他の素子は省略してある。さらに、２４ａ１，２４ａ２，２４ｂ１，２４ｂ２は同じく各エミッタ、コレクタ間に、エミッタにアノード、コレクタにカソードを接続するようにして逆並列に接続されたダイオードであり、Ｅｄは電源電圧である。
【００２１】
そして、このように構成された回路における各電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２に対するオンオフ指令Ｓａ，Ｓｂ、電圧駆動型半導体スイッチング素子１ａ１，１ａ２及びダイオード２４ｂ１，２４ｂ２を流れる負荷電流Ｌ、エミッタ、コレクタ間の素子電圧Ｖｑａ，Ｖｑｂの概略は、図８に示す通りとなっている。また図８において、上アーム２１ａの電圧駆動型半導体スイッチング素子１ａ１，１ａ２が、Ｔ１のタイミングでターンオフ動作をする際に、一方の電圧駆動型半導体スイッチング素子１ａ１が他方の電圧駆動型半導体スイッチング素子１ａ２よりも早いタイミングでオフした時の各部の波形は、図９に示す通りとなる。
【００２２】
すなわち、図９において、モードＴａ１はスイッチング過渡状態の期間を示し、モードＴａ２はスイッチング過渡状態から定常状態に移行する期間を示していて、各期間の各部の波形を見ると、モードＴａ１の期間では、一方の電圧駆動型半導体スイッチング素子１ａ１が先にターンオフ動作を開始しても、この開始時点よりΔｔの期間の間は、他方の電圧駆動型半導体スイッチング素子１ａ２は未だオン状態にあることから、一方の電圧駆動型半導体スイッチング素子１ａ１の素子電圧Ｖｑａ１のみが上昇し、２つの電圧駆動型半導体素子１ａ１，１ａ２間で電圧のアンバランスが生じる。なお、図中のＶｇｅａ１，Ｖｇｅａ２は、電圧駆動型半導体スイッチング素子１ａ１，１ａ２のゲート電圧を示す。
【００２３】
また、スイッチング過渡状態を過ぎ定常状態に移行するモードＴａ２の期間における電圧駆動型半導体スイッチング素子１ａ１，１ａ２の素子電流Ｉｃａ１，Ｉｃａ２であるテイル電流に差があり、その差が大きく、電流のアンバランスが大きい状態であると、テイル電流が少ない方の一方の電圧駆動型半導体スイッチング素子１ａ１の素子電圧Ｖｑａ１をより上昇させてしまう。
【００２４】
さらに、図１０は下アーム２１ｂの電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２が、オン状態からオフ状態に移行する際の各部の波形を示すもので、電流は下アーム２１ｂ側のダイオード２４ｂ１，２４ｂ２を流れているので、電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２に対するオンオフ指令Ｓａ，Ｓｂのオフ指令Ｓｂでは電圧駆動型半導体スイッチング素子１ｂ１，１ｂ２の素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇せず、上アーム２１ａ側の電圧駆動型半導体スイッチング素子１ａ１，１ａ２がオン状態になることによって素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇を始める。
【００２５】
また、上記と同様に、スイッチング過渡状態の期間をモードＴｂ１とし、スイッチング過渡状態から定常状態に移行する期間をモードＴｂ２としたとき、モードＴｂ２ではダイオード２４ｂ１，２４ｂ２のダイオード電流Ｉｄｂ１，Ｉｄｂ２であるリカバリテイル電流のアンバランスが大きいと、リカバリテイル電流の少ないダイオード２４ｂ１の素子電圧Ｖｑｂ１をより上昇させてしまう。
【００２６】
よって、第３の従来の技術の方式では、分圧抵抗回路の合成抵抗値の変化期間を設定するにあたり、図９では電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２の上下アーム２１ａ，２１ｂのデッドタイム期間ｔｄ１程度とするのに対し、図９では電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２の上下アーム２１ａ，２１ｂのデッドタイム期間ｔｄ２に、電流値により変化するリカバリテイル期間（図１０のモードＴｂ１）とダイオードの素子特性によるアンバランス制定時間（図１０のモードＴｂ２）を考慮した時間をゲート信号に基づいて変化させなければならないので、時間設定が難しく、ゲート信号に基づき変化させた場合は、電圧アンバランスが改善される前に合成抵抗値の変化を停止してしまう可能性がある。
【００２７】
さらに、合成抵抗値が電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２のターンオフ期間の途中で高くなることは、電圧駆動型半導体スイッチング素子１ａ１，１ａ２，１ｂ１，１ｂ２や、ダイオード２４ａ１，２４ａ２，２４ｂ１，２４ｂ２の漏れ電流のばらつきによる電圧アンバランスが生じた場合、この時には電圧アンバランスを改善することができない。
【非特許文献１】平成１１年電気学会全国大会 発表論文１００９ 「ＩＧＢＴ変換器用ゲート電源の主回路給電方式」 上田茂太、森和久、伊予谷隆二著
【特許文献１】特開２００２−２８１７３７号公報
【特許文献２】特開２００３−１８９５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは、直列接続された主回路の電圧駆動型半導体スイッチング素子に並列接続された分圧抵抗、コンデンサを用いて主回路から非絶縁で電力を供給する自己給電式のゲート駆動回路を有する電圧駆動型半導体スイッチング素子の制御装置で、電力変換装置等におけるインバータ運転時においても、ゲート駆動回路やその電源回路のコンデンサが過電圧で破壊されてしまう虞がなく、さらに分圧抵抗の耐電力容量が小さくてよい制御装置を提供することにあり、
また、直列接続された主回路の電圧駆動型半導体スイッチング素子に並列な分圧抵抗値を可変としたゲート駆動回路を有する電圧駆動型半導体スイッチング素子の制御装置で、時間制約を受けることなく、より確実に半導体スイッチング素子間における素子電圧のアンバランスを抑制することができ、さらに抵抗ロスを低減することができる制御装置を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の電圧駆動型半導体スイッチング素子の制御装置は、
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に並列接続され前記主回路から前記ゲート駆動回路に電力を供給する電源回路と、該電源回路に設けられ第１の分圧抵抗を介して前記主回路から供給された電力を蓄積するコンデンサを備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記電源回路には、前記第１の分圧抵抗と前記コンデンサの間に直列に第２の分圧抵抗と逆流阻止用ダイオードが設けられ、かつ前記第２の分圧抵抗に並列にスイッチが設けられていると共に、前記コンデンサの端子間に並列に過電圧検出器が設けられていることを特徴とするものであり、
さらに、前記過電圧検出器が、前記コンデンサの端子電圧が予め設定した所定電圧以上となった時に、前記第２の分圧抵抗を前記電源回路に投入するよう前記スイッチを制御することを特徴とするものであり、
また、直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に逆並列に接続されたダイオードと、前記電圧駆動型半導体スイッチング素子の端子間に並列接続された分圧抵抗回路を備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記分圧抵抗回路には、前記電圧駆動型半導体スイッチング素子の端子間に、分圧抵抗、直列接続された抵抗及びスイッチ、前記スイッチを制御する過電圧検出器がそれぞれ並列に接続されていることを特徴とするものであり、
さらに、前記過電圧検出器が、前記電圧駆動型半導体スイッチング素子の端子間の電圧が予め設定した所定電圧以上となった時に、前記抵抗を前記分圧抵抗回路に投入するよう前記スイッチを制御することを特徴とするものである。
【発明の効果】
【００３０】
以上の説明から明らかなように、本発明によれば、
主回路を直列接続された複数の電圧駆動型半導体スイッチング素子で構成した電力変換装置等でのインバータ運転時においても、半導体スイッチング素子のゲート駆動回路及びその自己給電式に電力供給を受ける電源回路のコンデンサが過電圧で破壊されてしまう虞がなく、さらに電源回路の分圧抵抗の耐電力容量を小さくできる等の効果を奏し、
また、電圧駆動型半導体スイッチング素子の制御装置で、時間制約を受けることなく、より確実に半導体スイッチング素子間の素子電圧のアンバランスを抑制することができ、さらに抵抗ロスを低減することができる等の効果を奏する。
【発明を実施するための最良の形態】
【００３１】
以下本発明の実施の形態を、図面を参照して説明する。
【実施例１】
【００３２】
先ず第１の実施形態を、図１に示す要部の回路構成図により説明する。なお、図１は３相交流を直流変換する電力変換装置の主回路を構成する３相ブリッジの同様に構成された６つの上下アームの１つにおける回路構成図である。
【００３３】
図１において、３１は電圧駆動型半導体スイッチング素子の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、ブリッジのアームを直列に複数個を接続することによって主回路を構成している。３２はＩＧＢＴ３１の制御装置を構成するゲート駆動回路であり、３３は、ＩＧＢＴ３１のコレクタ、エミッタ間に並列に設けられたゲート駆動回路３２の自己給電式に構成した電源回路で、電源回路３３は、順に直列接続された第１の分圧抵抗３４、第２の分圧抵抗３５、第１のダイオード３６、コンデンサ３７と、コンデンサ３７の端子間に接続され端子電圧Ｖｃ０を監視する過電圧検出器３８と、第２の分圧抵抗３５に対して並列に接続されたスイッチ３９とにより構成されている。そして、スイッチ３９は過電圧検出器３８によって開閉動作（オンオフ動作）が制御されるようになっており、常時は閉状態（オン状態）となっている。
【００３４】
さらに、ゲート駆動回路３２は、電源回路３３のコンデンサ３７の端子電圧Ｖｃ０を他の直流電圧に変換するＤＣ／ＤＣコンバータ４０から電力の供給を受け、また入力端４１には、図示しない制御信号源からホトカプラを介してオン、オフの光信号Ｓが入力されるようになっている。そして、ゲート駆動回路３２からは、オン、オフの光信号Ｓに基づくゲート信号がＩＧＢＴ３１のゲートに出力され、ＩＧＢＴ３１のオン、オフの動作が制御される。なお、ＩＧＢＴ３１のコレクタ、エミッタ間には、コレクタにカソード、エミッタにアノードを接続するようにして逆並列に第２のダイオード４２が接続されている。なおまた、Ｖｑ０はＩＧＢＴ３１のコレクタ、エミッタ間の素子電圧である。
【００３５】
そして、このように構成されたものでは、常時はスイッチ３９が閉状態となっているので、第１の分圧抵抗３４と第１のダイオード３６を介してコンデンサ３７が充電される。そして、コンデンサ３７に充電された電荷は、ＤＣ／ＤＣコンバータ４０において、ゲート駆動回路３２が行うＩＧＢＴ３１のゲート駆動動作に必要な電流、電圧に変換され、この電流電圧が供給されることによってゲート駆動回路３２が作動し、ＩＧＢＴ３１のゲート駆動が実行されるようになっている。なお、第１の分圧抵抗３４は、アームを構成する直列接続されている各ＩＧＢＴ３１のそれぞれの電圧分担を均等にするために必要な電流を流すと共に、インバータがパルスオフしている時にＩＧＢＴ３１に印加される中間電圧で、ゲート駆動回路３２のゲート駆動動作に必要な電力が供給可能であるような抵抗値に設定されている。
【００３６】
また、過電圧検出器３８は、コンデンサ３７の端子電圧Ｖｃ０を監視し、端子電圧Ｖｃ０の値が予め設定した所定のオフ電圧値Ｖｃｘ以上となったことを検知すると、スイッチ３９を開状態（オフ状態）となるように制御する。スイッチ３９が開状態になることにより、第２の分圧抵抗３５が電源回路３３に投入され、電源回路３３の分圧抵抗回路は、（第１の分圧抵抗３４＋第２の分圧抵抗３５）を備えることになる。そして、第２の分圧抵抗３５の抵抗値を、回路へ投入することによりコンデンサ３７の端子電圧Ｖｃ０が、前記した所定のオフ電圧値Ｖｃｘより低くなるよう選定しておくことによって、コンデンサ３７への充電が抑制される。また第１のダイオード３６が設けられていることにより、コンデンサ３７に充電された電荷の逆流は阻止される。
【００３７】
その後、コンデンサ３７の端子電圧Ｖｃ０が低下し、予め設定した所定のオン電圧値Ｖｃｙ以下になると、これを過電圧検出器３８が検知してスイッチ３９を制御し、スイッチ３９を閉状態（オン状態）とする。これにより第２の分圧抵抗３５は短絡され、電源回路３３から切り離された状態となり、再び、第１の分圧抵抗３４と第１のダイオード３６を介してコンデンサ３７への充電が開始される。
【００３８】
よって、インバータのパルスオフ時に第１の分圧抵抗３４を介してコンデンサ３７に供給される電流Ｉｏｆｆは、
Ｉｏｆｆ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）×２−Ｖｃ０] }／Ｒ０１
‥‥（３）式
但し、Ｒ０１ ：第１の分圧抵抗３４の抵抗値
になり、前記した第２の従来技術で示した（１）式と同形の式となる。
【００３９】
一方、インバータ運転時に、（第１の分圧抵抗３４＋第２の分圧抵抗３５）を介してコンデンサ３７に供給される電流Ｉｏｎは、
Ｉｏｎ＝{ Ｅｄｃ／[（ＩＧＢＴの直列数）−Ｖｃ０] }／（Ｒ０１＋Ｒ０２）×Ｄ
‥‥（４）式
但し、Ｄ：ＩＧＢＴのオン、オフのデューティ比、Ｄ＝０．５
Ｒ０２：第２の分圧抵抗３５の抵抗値
になる。
【００４０】
ここで、計算し易いように、仮に、［Ｅｄｃ／（ＩＧＢＴの直列数）］>>Ｖｃ０とした場合、Ｒ０１＝Ｒ０２とすれば、インバータ運転時に（第１の分圧抵抗３４＋第２の分圧抵抗３５）を介してコンデンサ３７に供給される電流Ｉｏｎは、パルスオフ時に第１の分圧抵抗３４を介してコンデンサ３７に供給される電流Ｉｏｆｆと同じになり、コンデンサ３７の端子電圧Ｖｃ０は、インバータ運転時とパルスオフ時とで同じ電圧となる。
【００４１】
また、第１の分圧抵抗３４を流れる電流も、パルスオフ時もインバータ運転時も同じであることより、前記した第２の従来技術ではパルスオフ時の約２倍の電流がインバータ運転時に流れていたことからすると、第１の分圧抵抗３４の耐電力容量は、従来の１／４でよいことになり、第２の分圧抵抗３５の耐電力容量も第１の分圧抵抗３４と同じでよいことになる。なお、第２の分圧抵抗３５で消費する電流と前記した第２の従来技術における放電抵抗で消費する電流は同じになるので、両者の大きさに変化はなく、結果的には、第１の分圧抵抗３４の大きさは、耐電力容量が少なくてすむ分の大きさだけ低減することができる。
【実施例２】
【００４２】
次に第２の実施形態を、図２乃至図４により説明する。図２は電圧駆動型半導体スイッチング素子が２つ直列接続されている２レベルインバータの１相分の回路要部を示す回路構成図であり、図３は電圧駆動型半導体スイッチング素子に対するオンオフ指令、負荷電流Ｌ、素子電圧の概略を示す図であり、図４は電圧駆動型半導体スイッチング素子が、オン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【００４３】
図２乃至図４において、５１ａ，５１ｂはブリッジの上アームと下アームであり、上アーム５１ａは、直列接続した２つの電圧駆動型半導体スイッチング素子のＩＧＢＴ３１ａ１，３１ａ２によって主回路が構成され、下アーム５１ｂは、同じく直列接続した２つの電圧駆動型半導体スイッチング素子のＩＧＢＴ３１ｂ１，３１ｂ２によって主回路が構成されている。また、５２ａ１，５２ａ２，５２ｂ１，５２ｂ２は各ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のゲート駆動回路であり、５３ａ１，５３ａ２，５３ｂ１，５３ｂ２は各ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のエミッタ、コレクタ間に並列に接続された分圧抵抗回路である。
【００４４】
各分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２はＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間に並列接続された分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２を備え、また直列接続された例えばトランジスタ等の半導体素子によりなるスイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２と抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２を備え、さらにＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２を検出、監視する過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２を備えて構成されている。そして、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２は過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２によって開閉動作（オンオフ動作）が制御されるようになっており、常時は開状態（オフ状態）となっている。
【００４５】
また、５８ａ１，５８ａ２，５８ｂ１，５８ｂ２は、ゲート駆動回路５２ａ１，５２ａ２，５２ｂ１，５２ｂ２の入力端で、ここに図示しない制御信号源からホトカプラを介してオン、オフの光信号Ｓが入力されるようになっており、ゲート駆動回路５２ａ１，５２ａ２，５２ｂ１，５２ｂ２からは、オン、オフの光信号Ｓに基づくゲート信号がＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のゲートに出力され、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のオン、オフの動作が制御される。なお、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間には、コレクタにカソード、エミッタにアノードを接続するようにして、逆並列にダイオード５９ａ１，５９ａ２，５９ｂ１，５９ｂ２が接続されている。また、Ｅｄは電源電圧である。
【００４６】
そして、常時はスイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２が開状態となっているので、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間に接続された分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２では、分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２のみが有効に働くことになる。
【００４７】
また、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２を監視している過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２では、端子電圧５７ａ１，５７ａ２，５７ｂ１，５７ｂ２の値が予め設定した所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２を閉状態（オン状態）となるように制御する。
【００４８】
これにより、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２が、開状態から閉状態になることによって、抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２が分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２に並列に接続され、分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２の回路抵抗は、分圧抵抗５４ａ１，５４ａ２，５４ｂ１，５４ｂ２と抵抗５６ａ１，５６ａ２，５６ｂ１，５６ｂ２を並列に合成したものとなる。なお、過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２は、端子電圧５７ａ１，５７ａ２，５７ｂ１，５７ｂ２の値が予め設定した所定のオフ電圧値Ｖｑｘ以下となったことを検知すると、スイッチ５５ａ１，５５ａ２，５５ｂ１，５５ｂ２を開状態（オフ状態）となるように制御するようになっている。
【００４９】
また、このように構成されたものでは、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２に対するオンオフ指令Ｓａ，Ｓｂ、ＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２及びダイオード５９ａ１，５９ａ２，５９ｂ１，５９ｂ２を流れる負荷電流Ｌａ，Ｌｂ、コレクタ、エミッタ間の素子電圧Ｖｑａ１，Ｖｑａ２，Ｖｑｂ１，Ｖｑｂ２の概略は、図３に示す通りとなっている。
【００５０】
そして、このように構成されたものの動作状態を、図４を用いて説明すると、図４は下アーム５１ｂ側のＩＧＢＴ３１ｂ１，３１ｂ２がオン状態からオフ状態に移行する状態を示している。すなわち、オン状態からオフ状態への移行時、電流は下アーム５１ｂ側のダイオード５９ｂ１，５９ｂ２を流れているので、ＩＧＢＴ３１ｂ１，３１ｂ２に対するオンオフ指令Ｓａ，Ｓｂのオフ指令ＳｂではＩＧＢＴ３１ｂ１，３１ｂ２の素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇せず、上アーム５１ａ側のＩＧＢＴ３１ａ１，３１ａ２がオン状態になることによって素子電圧Ｖｑｂ１，Ｖｑｂ２は上昇を始める。なお、図中のＶｇｅａ１，Ｖｇｅａ２は、ＩＧＢＴ３１ａ１，３１ａ２のゲート電圧を示す。
【００５１】
またこの時、スイッチング過渡状態の期間をモードＴｂ１とし、スイッチング過渡状態から定常状態に移行する期間をモードＴｂ２とし、モードＴｂ２で図４に示すようにダイオード５９ｂ１，５９ｂ２のダイオード電流Ｉｄｂ１，Ｉｄｂ２であるリカバリテイル電流間のアンバランスが大きいと、リカバリテイル電流の少ないダイオード５９ｂ１の素子電圧Ｖｑｂ１がより上昇する、すなわち、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１がより上昇することになる。
【００５２】
そして、この上昇を監視している過電圧検出器５７ｂ１で予め設定した所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ｂ１を閉状態（オン状態）となるように制御する。スイッチ５５ｂ１が閉状態になることにより、抵抗５６ｂ１が分圧抵抗５４ｂ１に並列に接続され、分圧抵抗回路５３ｂ１の回路抵抗は、分圧抵抗５４ｂ１と抵抗５６ｂ１を並列に合成したものとなる。これにより、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１の上昇が、図４に２点鎖線で示すように上昇せず、実線で示すように抑制され、漸次下降する。
【００５３】
一方、ＩＧＢＴ３１ｂ２の素子電圧Ｖｑｂ２は、スイッチ５５ｂ１が閉状態になることにより、同じく図４に２点鎖線で示すように下降せず、実線で示すように上昇する。そして、素子電圧Ｖｑｂ１が所定のオフ電圧値Ｖｑｘ以下となると、再び過電圧検出器５７ｂ１がこれを検知し、スイッチ５５ｂ１が開状態になり、抵抗５６ｂ１が切り離されて分圧抵抗回路５３ｂ１の回路抵抗は分圧抵抗５４ｂ１のみとなり、分圧抵抗回路５３ｂ１では分圧抵抗５４ｂ１が有効に働く。その結果、ＩＧＢＴ３１ｂ１の素子電圧Ｖｑｂ１とＩＧＢＴ３１ｂ２の素子電圧Ｖｑｂ２の間の差が減少し、電圧のアンバランスが解消する。
【００５４】
なお、図示しないが、例えば上アーム５１ａ側のＩＧＢＴ３１ａ１，３１ａ２がオン状態からオフ状態に移行する際、上アーム５１ａのＩＧＢＴ３１ａ１，３１ａ２の一方であるＩＧＢＴ３１ａ１が、他方のＩＧＢＴ３１ａ２よりも早いタイミングでオフした時にも、このスイッチング過渡状態では、早いタイミングでオフしたＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１のみが上昇し、２つのＩＧＢＴ３１ａ１，３１ａ２間で電圧のアンバランスが生じる。また、例えばスイッチング過渡状態を過ぎ定常状態に移行する期間においても、ＩＧＢＴ３１ａ１，３１ａ２の素子電流であるテイル電流に差があり、その差が大きく、電流のアンバランスが大きい状態であると、テイル電流が少ない方のＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１がより上昇する。
【００５５】
この上昇を監視している過電圧検出器５７ａ１が、素子電圧Ｖｑａ１が所定のオン電圧値Ｖｑｙ以上となったことを検知すると、スイッチ５５ａ１を閉状態（オン状態）に制御する。これにより、分圧抵抗回路５３ａ１の回路抵抗が、分圧抵抗５４ａ１と抵抗５６ａ１を並列に合成したものとなり、ＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１の上昇が抑制され、漸次下降する。
【００５６】
一方、ＩＧＢＴ３１ａ２の素子電圧Ｖｑａ２は、スイッチ５５ａ１が閉状態になることにより上昇する。そして、素子電圧Ｖｑａ１が所定のオフ電圧値Ｖｑｘ以下となると、過電圧検出器５７ａ１によってスイッチ５５ａ１が開状態になり、分圧抵抗回路５３ａ１の回路抵抗は分圧抵抗５４ａ１のみとなり、分圧抵抗５４ａ１が有効に働く。その結果、ＩＧＢＴ３１ａ１の素子電圧Ｖｑａ１とＩＧＢＴ３１ａ２の素子電圧Ｖｑａ２の間の差が減少し、電圧のアンバランスが解消する。
【００５７】
以上の通り、分圧抵抗回路５３ａ１，５３ａ２，５３ｂ１，５３ｂ２をＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のコレクタ電圧により動作させることで、時間制約によらない確実な電圧アンバランスの抑制を行うことができる。また過電圧検出器５７ａ１，５７ａ２，５７ｂ１，５７ｂ２により過電圧の発生を検出することで、対応する分圧抵抗回路の合成抵抗値を変え、直列接続されたＩＧＢＴ３１ａ１，３１ａ２，３１ｂ１，３１ｂ２のうちの過電圧を生じたもののみを動作させることで、抵抗によるロスを少なくすることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態を示す要部の回路構成図である。
【図２】本発明の第２の実施形態を示す要部の回路構成図である。
【図３】本発明の第２の実施形態に係るオンオフ指令、負荷電流、素子電圧の概略を示す図である。
【図４】本発明の第２の実施形態に係る下アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【図５】第１の従来技術を示す要部の回路構成図である。
【図６】第２の従来技術を示す要部の回路構成図である。
【図７】第３の従来技術を示す要部の回路構成図である。
【図８】第３の従来技術に係るオンオフ指令、負荷電流、素子電圧の概略を示す図である。
【図９】第３の従来技術に係る上アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【図１０】第３の従来技術に係る下アーム側の電圧駆動型半導体スイッチング素子がオン状態からオフ状態に移行する際の各部の波形を示す波形図である。
【符号の説明】
【００５９】
３１…ＩＧＢＴ（電圧駆動型半導体スイッチング素子）
３２…ゲート駆動回路
３３…電源回路
３４…第１の分圧抵抗
３５…第２の分圧抵抗
３６…ダイオード
３７…コンデンサ
３８…過電圧検出器
３９…スイッチ
【特許請求の範囲】
【請求項１】
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に並列接続され前記主回路から前記ゲート駆動回路に電力を供給する電源回路と、該電源回路に設けられ第１の分圧抵抗を介して前記主回路から供給された電力を蓄積するコンデンサを備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記電源回路には、前記第１の分圧抵抗と前記コンデンサの間に直列に第２の分圧抵抗と逆流阻止用ダイオードが設けられ、かつ前記第２の分圧抵抗に並列にスイッチが設けられていると共に、前記コンデンサの端子間に並列に過電圧検出器が設けられていることを特徴とする電圧駆動型半導体スイッチング素子の制御装置。
【請求項２】
前記過電圧検出器が、前記コンデンサの端子電圧が予め設定した所定電圧以上となった時に、前記第２の分圧抵抗を前記電源回路に投入するよう前記スイッチを制御することを特徴とする請求項１記載の電圧駆動型半導体スイッチング素子の制御装置。
【請求項３】
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に逆並列に接続されたダイオードと、前記電圧駆動型半導体スイッチング素子の端子間に並列接続された分圧抵抗回路を備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記分圧抵抗回路には、前記電圧駆動型半導体スイッチング素子の端子間に、分圧抵抗、直列接続された抵抗及びスイッチ、前記スイッチを制御する過電圧検出器がそれぞれ並列に接続されていることを特徴とする電圧駆動型半導体スイッチング素子の制御装置。
【請求項４】
前記過電圧検出器が、前記電圧駆動型半導体スイッチング素子の端子間の電圧が予め設定した所定電圧以上となった時に、前記抵抗を前記分圧抵抗回路に投入するよう前記スイッチを制御することを特徴とする請求項３記載の電圧駆動型半導体スイッチング素子の制御装置。
【請求項１】
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に並列接続され前記主回路から前記ゲート駆動回路に電力を供給する電源回路と、該電源回路に設けられ第１の分圧抵抗を介して前記主回路から供給された電力を蓄積するコンデンサを備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記電源回路には、前記第１の分圧抵抗と前記コンデンサの間に直列に第２の分圧抵抗と逆流阻止用ダイオードが設けられ、かつ前記第２の分圧抵抗に並列にスイッチが設けられていると共に、前記コンデンサの端子間に並列に過電圧検出器が設けられていることを特徴とする電圧駆動型半導体スイッチング素子の制御装置。
【請求項２】
前記過電圧検出器が、前記コンデンサの端子電圧が予め設定した所定電圧以上となった時に、前記第２の分圧抵抗を前記電源回路に投入するよう前記スイッチを制御することを特徴とする請求項１記載の電圧駆動型半導体スイッチング素子の制御装置。
【請求項３】
直列接続されて主回路を構成する複数の電圧駆動型半導体スイッチング素子と、該電圧駆動型半導体スイッチング素子のゲートにゲート信号を供給するゲート駆動回路と、前記電圧駆動型半導体スイッチング素子の端子間に逆並列に接続されたダイオードと、前記電圧駆動型半導体スイッチング素子の端子間に並列接続された分圧抵抗回路を備えた電圧駆動型半導体スイッチング素子の制御装置において、
前記分圧抵抗回路には、前記電圧駆動型半導体スイッチング素子の端子間に、分圧抵抗、直列接続された抵抗及びスイッチ、前記スイッチを制御する過電圧検出器がそれぞれ並列に接続されていることを特徴とする電圧駆動型半導体スイッチング素子の制御装置。
【請求項４】
前記過電圧検出器が、前記電圧駆動型半導体スイッチング素子の端子間の電圧が予め設定した所定電圧以上となった時に、前記抵抗を前記分圧抵抗回路に投入するよう前記スイッチを制御することを特徴とする請求項３記載の電圧駆動型半導体スイッチング素子の制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−１９７７６３（Ｐ２００６−１９７７６３Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００５−８７１０（Ｐ２００５−８７１０）
【出願日】平成１７年１月１７日（２００５．１．１７）
【出願人】（５０１１３７６３６）東芝三菱電機産業システム株式会社 (904)
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１７年１月１７日（２００５．１．１７）
【出願人】（５０１１３７６３６）東芝三菱電機産業システム株式会社 (904)
【Ｆターム（参考）】
[ Back to top ]