電子回路
【課題】広帯域および小型化を可能とすること。
【解決手段】第１端子が接地された第１トランジスタＴ１と、制御端子Ｇ２に第１トランジスタの第２端子Ｄ１が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタＴ２と、第２端子Ｄ１と制御端子Ｇ２との間の第１ノードＮ１に一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路Ｌ１と、一端が第２端子Ｄ１に接続され、他端が第１ノードに接続された第２分布定数線路Ｌ２と、一端が制御端子Ｇ２に接続され、他端が第１ノードに接続された第３分布定数線路Ｌ３と、第１分布定数線路と第２キャパシタとの間の第２ノードＮ２と、第２トランジスタの第１端子と第１キャパシタとの間の第３ノードＮ３と、の間に接続された抵抗Ｒ１と、第３ノードと第２端子Ｄ１との間を第１分布定数線路と抵抗とを介して直流的に接続する経路と、を具備する電子回路。
【解決手段】第１端子が接地された第１トランジスタＴ１と、制御端子Ｇ２に第１トランジスタの第２端子Ｄ１が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタＴ２と、第２端子Ｄ１と制御端子Ｇ２との間の第１ノードＮ１に一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路Ｌ１と、一端が第２端子Ｄ１に接続され、他端が第１ノードに接続された第２分布定数線路Ｌ２と、一端が制御端子Ｇ２に接続され、他端が第１ノードに接続された第３分布定数線路Ｌ３と、第１分布定数線路と第２キャパシタとの間の第２ノードＮ２と、第２トランジスタの第１端子と第１キャパシタとの間の第３ノードＮ３と、の間に接続された抵抗Ｒ１と、第３ノードと第２端子Ｄ１との間を第１分布定数線路と抵抗とを介して直流的に接続する経路と、を具備する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース増幅回路に関する。
【背景技術】
【０００２】
複数段の増幅回路において、後段のＤＣ（直流）電流を前段のＤＣ電流にも用いるカレントリユース増幅回路が知られている（例えば、非特許文献１）。ミリ波帯等での広帯域化のため、スタブとキャパシタとを設けたカレントリユース増幅回路が知られている（例えば、非特許文献２）
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】2000 IEEE MTT-S Dig., Vol. 1, pp17-20
【非特許文献１】IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS VOL. １５, NO. 5, (2005)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献２の増幅回路は、非特許文献１の増幅回路に比べ、広帯域化が可能となる。しかしながら、スタブとキャパシタとを設けるため、大型化するという課題がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、広帯域化および小型化が可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、制御端子に前記第１トランジスタの第２端子が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタと、前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路と、一端が前記第１トランジスタの第２端子に接続され、他端が前記第１ノードに接続された第２分布定数線路と、一端が前記第２トランジスタの制御端子に接続され、他端が前記第１ノードに接続された第３分布定数線路と、前記第１分布定数線路と前記第２キャパシタとの間の第２ノードと、前記第２トランジスタの第１端子と前記第１キャパシタとの間の第３ノードと、の間に接続された抵抗と、前記第３ノードと前記第１トランジスタの第２端子との間を前記第１分布定数線路と前記抵抗とを介して直流的に接続する経路と、を具備することを特徴とする電子回路である。本発明によれば、広帯域化および小型化が可能な増幅回路を提供することができる。
【０００７】
上記構成において、前記第２トランジスタの制御端子から前記第２トランジスタをみたインピーダンスを第１インピーダンス、前記前記第２トランジスタの制御端子から前記第３分布定数線路をみたインピーダンスを第２インピーダンスとした場合、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタは、第１周波数で前記第１インピーダンスと前記第２インピーダンスとが最も整合し、前記第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、調整されている構成とすることができる。この構成によれば、広帯域化が可能となる。
【０００８】
上記構成において、前記整合のずれは、前記第１周波数から周波数が低くなるにつれ高くなる前記第１トランジスタおよび前記第２トランジスタのゲインを補償するように、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタが調整されている構成とすることができる。この構成によれば、広帯域化が一層可能となる。
【０００９】
上記構成において、前記電子回路の帯域の下限の第２周波数において前記第２キャパシタのインピーダンスは前記抵抗のインピーダンス以上である構成とすることができる。この構成によれば、第２周波数近傍における発振を抑制することができる。
【００１０】
上記構成において、一端が前記第２キャパシタに他端が前記第２ノードに接続された第４分布定数線路を具備し、前記電子回路の帯域の下限の第２周波数において前記第２キャパシタと前記第４分布定数線路とのインピーダンスは前記抵抗のインピーダンス以上である構成とすることができる。この構成によれば、第２周波数近傍における発振を抑制することができる。
【００１１】
上記構成において、前記第２キャパシタと前記第４分布定数線路との前記電子回路の帯域におけるインピーダンスは前記第２周波数におけるインピーダンスより小さい構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、広帯域化および小型化が可能な電子回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、比較例１に係る増幅回路の回路図である。
【図２】図２は、比較例１に係る増幅回路をＲＦ信号としてみた等価回路を示した図である。
【図３】図３は、インピーダンスＺ１およびＺ２をシミュレーションしたスミスチャートである。
【図４】図４は、比較例１に係る増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図５】図５は、比較例２に係る増幅回路の回路図である。
【図６】図６は、実施例１に係る増幅回路の回路図である。
【図７】図７は、実施例１に係る増幅回路をＲＦ信号としてみた等価回路を示した図である。
【図８】図８は、実施例１におけるインピーダンスＺ１およびＺ２のシミュレーション結果を示した図である。
【図９】図９は、図８の例における増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図１０】図１０は、実施例１におけるインピーダンスＺ１およびＺ２のシミュレーション結果の別の例を示した図である。
【図１１】図１１は、図１０の例における増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図１２】図１２（ａ）および図１２（ｂ）は、実施例１において低周波域でインピーダンスＺ１とＺ２とが整合した場合の周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【図１３】図１３（ａ）および図１３（ｂ）は、実施例２における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【図１４】図１４は、実施例３に係る増幅回路の回路図である。
【図１５】図１５（ａ）および図１５（ｂ）は、実施例３における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【発明を実施するための形態】
【００１４】
まず、比較例を用いカレントリユース増幅回路について説明する。図１は、比較例１に係る増幅回路の回路図である。図１を参照し、増幅回路１０１は第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）の場合を例に説明する。
【００１５】
増幅回路１０１の入力端子Ｔｉｎと第１トランジスタＴ１のゲートＧ１（制御端子）との間には、キャパシタＣ７、分布定数線路Ｌ１０およびＬ９が直列に接続されている。分布定数線路Ｌ１０とＬ９との間のノードは、分布定数線路Ｌ８、キャパシタＣ６を介し接地されている。キャパシタＣ６には並列に抵抗Ｒ３が接続されている。第１トランジスタＴ１のソースＳ１（第１端子）はキャパシタＣ５と抵抗Ｒ２とを介し接地されている。キャパシタＣ５と抵抗Ｒ２とは並列に接続されている。第１トランジスタＴ１のドレインＤ１（第２端子）は第２および第３分布定数線路Ｌ２およびＬ３を直列に介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。
【００１６】
第２トランジスタＴ２のソースＳ２（第１端子）は第１キャパシタＣ１を介し接地されている。第２分布定数線路Ｌ２と第３分布定数線路Ｌ３との間の第１ノードＮ１は、抵抗Ｒ１および分布定数線路Ｌ１１を直列に介し、第２トランジスタＴ２のソースＳ２と第１キャパシタＣ１との間の第３ノードＮ３に接続されている。第２トランジスタＴ２のドレインＤ２（第２端子）と出力端子Ｔｏｕｔとの間には、分布定数線路Ｌ７、Ｌ６およびキャパシタＣ４が直列に接続されている。分布定数線路Ｌ７とＬ６との間のノードは、分布定数線路Ｌ５、キャパシタＣ３を介し接地されている。キャパシタＣ５には並列に電源Ｖｄが接続されている。これにより、ドレインＤ２にＤＣ電源が接続され、ＤＣ電圧が印加される。
【００１７】
第１キャパシタＣ１により、第２トランジスタＴ２のソースＳ２はＤＣ的には接地されていない。このため、電源Ｖｄからの直流電流は、図１の破線矢印のように、分布定数線路Ｌ５、Ｌ７、第２トランジスタＴ２、第３ノードＮ３、分布定数線路Ｌ１１、抵抗Ｒ１、第１ノードＮ１、第２分布定数線路Ｌ２、第１トランジスタＴ１および抵抗Ｒ２を介し流れる。これにより、電源Ｖｄの電圧は第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、電源Ｖｄから供給される電流は第１トランジスタＴ１と第２トランジスタＴ２を流れる。これにより、各段のトランジスタに独立に電流を流す増幅回路に比べ、消費電流を削減することができる。なお、抵抗Ｒ１は、第２トランジスタＴ２のソースＳ２とゲートＧ２とに電位差を設ける機能を有している。
【００１８】
図２は、比較例１に係る増幅回路をＲＦ（Radio Frequency）経路としてみた等価回路を示す図である。図１の第１ノードＮ１から第２トランジスタＴ２のソースＳ２に至るＲＦ成分は、第１キャパシタＣ１により接地される。このため、図２のように、ＲＦ的には、第１ノードＮ１は、抵抗Ｒ１、分布定数線路Ｌ１１および第１キャパシタＣ１を直列に介し接地されている（図２の破線楕円参照）。ここで、分布定数線路Ｌ１１および第１キャパシタＣ１を、使用帯域でハイインピーダンスとなるように設定する。例えば、ショートスタブである分布定数線路Ｌ１１の長さをλ／４（λが使用帯域での波長）とする。これにより、第１トタンジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に至るＲＦ信号（第２分布定数線路Ｌ２から第３分布定数線路Ｌ３に向かう矢印）は、第１ノードＮ１に接続された抵抗Ｒ１等（図２の破線楕円）がみえない。このように、比較例１の増幅回路１０１においては、抵抗Ｒ１と分布定数線路Ｌ１１との経路を介しＤＣ電流をリユースし、かつ、この経路はＲＦ的には影響しないように設定されている。
【００１９】
比較例１に係る増幅回路１０１についてシミュレーションを行った。表１は、シミュレーションに用いた各値を示す表である。表１において、分布定数線路Ｌ１１、Ｌ２，Ｌ３、Ｌ５〜Ｌ１０は、幅が１０μｍ、実効誘電率が１．５、特性インピーダンスが５０Ωとし、長さ（単位μｍ）で示している。キャパシタＣ１、Ｃ２〜Ｃ７の単位はｐＦ、抵抗Ｒ１、Ｒ２、Ｒ３の単位はΩ、電源電圧の単位はＶで示している。第１トランジスタＴ１および第２トランジスタＴ２としては、ＧａＡｓ／ＡｌＧａＡｓ系のＨＥＭＴ（High Electron Mobility Transistor）を用いてシミュレーションを行った。以下の実施例におけるシミュレーションも同様である。
【表１】
【００２０】
図３は、図１における第１インピーダンスＺ１および第２インピーダンスＺ２をシミュレーションしたスミスチャートである。第１インピーダンスＺ１は、第２トランジスタＴ２のゲートＧ２から第２トランジスタＴ２をみたインピーダンスである。また、第２インピーダンスＺ２は、第２トランジスタＴ２のゲートＧ２から第３分布定数線路Ｌ３をみたインピーダンスである。シミュレーションした周波数は４５ＧＨｚから８０ＧＨｚである。逆三角印ｍ５およびｍ８は、それぞれ６３ＧＨｚにおける第２インピーダンスＺ２および第１インピーダンスＺ１を示している。約６０ＧＨｚで第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ複素共役になっている。すなわち、６０ＧＨｚ付近でインピーダンス整合しており、その他の周波数では整合していない。
【００２１】
図４は、比較例１に係る増幅回路１０１の周波数特性に対するゲインをシミュレーションした結果を示す図である。図４のように、周波数が６０ＧＨｚ付近で最も大きくなっており、周波数が６０ＧＨｚから外れるとゲインは急激に小さくなる。このように、比較例１では有効なゲインの帯域幅が小さい。
【００２２】
図５は、比較例２に係る増幅回路１０２の回路図である。図５を参照し、第１ノードＮ１がショートスタブである分布定数線路Ｌ１２とキャパスタＣ８を直列に介し接地されている。その他の構成は比較例１の図１と同じであり説明を省略する。比較例２によれば、第１ノードＮ１が分布定数線路Ｌ１２とキャパスタＣ８を直列に介し接地されるため、増幅回路の広帯域化が可能となる。しかし、分布定数線路Ｌ１２が追加されるため、増幅回路が大型化する。以下に、広帯域化が可能でかつ小型化が可能な実施例について説明する。
【実施例１】
【００２３】
図６は、実施例１に係る増幅回路１００の回路図である。図６にように、ショートスタブである第１分布定数線路Ｌ１の一端は第１ノードＮ１に接続され、第１分布定数線路Ｌ１の他端は第２キャパシタＣ２を介し接地されている。第１分布定数線路Ｌ１と第２キャパシタＣ２との間の第２ノードＮ２と、前記第２トランジスタのソースＳ２と第１キャパシタＣ１との間の第３ノードＮ３と、の間に抵抗Ｒ１が接続されている。これにより、第３ノードＮ３と第１トランジスタＴ１のドレインＤ１との間を第１分布定数線路Ｌ１と抵抗Ｒ１を介して直流的に接続している。その他の構成は、比較例１の図１と同じであり説明を省略する。
【００２４】
図７は、実施例１に係る増幅回路をＲＦ的にみた等価回路である。図７において、第１分布定数線路Ｌ１の長さはλ／４ではなく、分布定数線路Ｌ１、Ｌ３、Ｌ２およびキャパシタＣ２（図６の破線円参照）で第２インピーダンスＺ２の調整を行う。
【００２５】
実施例２に係る増幅回路１００についてシミュレーションを行った。表２は、シミュレーションに用いた各値を示す表である。各値の単位は表１と同じである。
【表２】
【００２６】
図８は、実施例１における第１インピーダンスＺ１および第２インピーダンスＺ２のシミュレーション結果の例を示す図である。図８においては、分布定数線路Ｌ１、Ｌ２、Ｌ３およびキャパシタＣ２を用い、第２インピーダンスＺ２を調整している。シミュレーションした周波数は４５ＧＨｚから８０ＧＨｚである。逆三角印ｍ１およびｍ２は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第１インピーダンスＺ１を示している。逆三角印ｍ３およびｍ４は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第２インピーダンスＺ２を示している。第２インピーダンスＺ２を小さく回転させることにより、広範囲にわたり、第１インピーダンスＺ１と第２インピーダンスＺ２とをほぼ複素共役としている。これにより、広帯域において、第１インピーダンスＺ１と第２インピーダンスＺ２が整合している。
【００２７】
図９は、図８の例における増幅回路１００の周波数特性に対するゲインをシミュレーションした結果を示す図である。第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ整合しているため、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失は広帯域で小さい。しかし、トランジスタのゲインは、高周波ほど小さくなる。このため、図８のように、周波数が５５ＧＨｚのときゲインのピークとなり、周波数が高くなるとゲインは徐々に小さくなる。
【００２８】
図１０は、実施例１における第１インピーダンスＺ１および第２インピーダンスＺ２のシミュレーション結果の別の例を示した図である。逆三角印ｍ１およびｍ２は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第１インピーダンスＺ１を示している。逆三角印ｍ３およびｍ４は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第２インピーダンスＺ２を示している。周波数が７７ＧＨｚ付近で第１インピーダンスＺ１と第２インピーダンスＺ２とをほぼ複素共役となるように調整している。周波数が７７ＧＨｚから低くなると第１インピーダンスＺ１と第２インピーダンスＺ２とが複素共役から徐々にずれるように、調整されている。これは、実施例１の回路が、広帯域化するように図７の第２キャパシタＣ２、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２および第３分布定数線路Ｌ３を調整することで図１０のようなＳパラメータになるのである。
【００２９】
図１１は、図１０の例における増幅回路１００の周波数特性に対するゲインをシミュレーションした結果を示した図である。７７ＧＨｚ付近で第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ整合しているため、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失は、７７ＧＨｚ付近が最も小さい。周波数が低くなると、第１インピーダンスＺ１と第２インピーダンスＺ２とは徐々に整合からずれてくる。これにより、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失が徐々に大きくなる。この損失の増大で、トランジスタのゲインの増大を補償するように、調整する。これにより、図１１のように、広帯域にわたりゲインが一定な広帯域増幅回路が実現できる。
【００３０】
図１０および図１１によれば、第１周波数（例えば７７ＧＨｚ）で第１インピーダンスＺ１と第２インピーダンスＺ２とが最も整合し、第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２、第３分布定数線路Ｌ３および第２キャパシタＣ２のインピーダンスを調整する。これにより、広帯域にわたりゲインを平坦にすることができる。さらに、上記整合のずれを、第１周波数から周波数が低くなるにつれ高くなる第１トランジスタＴ１および第２トランジスタＴ２のゲインを補償するように、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２、第３分布定数線路Ｌ３および第２キャパシタＣ３のインピーダンスを調整する。これにより、広帯域にわたりゲインを一層平坦にすることができる。
【００３１】
さらに、実施例１によれば、比較例２の図５に比べ、ショートスタブ等の分布定数線路の数を削減できるため、増幅回路の小型化が実現できる。
【実施例２】
【００３２】
実施例２は、低周波数域での発振を抑制する増幅回路の例である。実施例２に係る増幅回路の回路図は実施例１の図６と同じであり説明を省略する。実施例１の図１０のように、第２インピーダンスＺ２を調整した場合、第２インピーダンスＺ２は大きく円状となる。このため、増幅回路１００の帯域の下限付近の周波数では、再び第１インピーダンスＺ１と第２インピーダンスとが整合する場合がある。図１０の第２インピーダンスＺ２は、５０ＧＨｚ以下で第１インピーダンスＺ１に近づいている。この場合、３５ＧＨｚ付近でインピーダンス整合し、ゲインが高くなるはずが、第１トランジスタＴ１の入力インピーダンスと第２トランジスタＴ２の出力インピーダンスが外部の５０Ωと整合していないため、第１トランジスタＴ１と第２トランジスタＴ２との間で信号がゲインをもって反射を繰り返し、発振してしまう。図１２（ａ）および図１２（ｂ）は、実施例１において低周波域で第１インピーダンスＺ１と第２インピーダンスＺ２とが整合した場合の周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。図１２（ａ）の破線円のように、３５ＧＨｚ付近でゲインが急激に大きくなっている。図１２（ｂ）の破線円のように、この周波数でＫ値が負となっている。このように、増幅回路１００が帯域の下限付近で不安定となり増幅回路１００が発振してしまう。
【００３３】
そこで、帯域の下限付近における第２キャパシタＣ２のインピーダンスを抵抗Ｒ１のインピーダンスに対し同程度か大きくする。これにより、この周波数の信号は第２キャパシタＣ２を介し接地されるだけでなく、抵抗Ｒ１を通過する。よって、抵抗Ｒ１により信号が減衰するため、発振を抑制することができる。
【００３４】
表３のように、第２キャパシタＣ２の容量値を１．５ｐＦから０．２８ｐＦに変更しシミュレーションを行った。その他の値は表２と同じである。
【表３】
【００３５】
図１３（ａ）および図１３（ｂ）は、実施例２における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示す図である。図１３（ａ）のように帯域の下限付近でもゲインは安定している。図１３（ｂ）のように、Ｋ値は大きくなっている。
【００３６】
実施例２によれば、増幅回路１００の帯域の下限の周波数（第２周波数）において第２キャパシタＣ２のインピーダンスが抵抗Ｒ１のインピーダンス以上となるように第２キャパシタＣ２の容量を調整する。これにより、図１２（ａ）および図１２（ｂ）のような発振を抑制することができる。また、第２キャパシタＣ２を小型化できる。さらに、ＤＣ電流の経路に設け、第２トランジスタＴ２のソースＳ２とゲートＧ２との間に電圧差を設けるための抵抗Ｒ１を発振抑制にも用いることができる。よって、増幅回路の小型化が可能となる。
【実施例３】
【００３７】
図１４は、実施例３に係る増幅回路の回路図である。実施例１の図６に比べ、第４分布定数線路Ｌ４の一端が第２キャパシタＣ２に、他端が第２ノードＮ２に接続されている。増幅回路１００ａの帯域の下限の周波数で、第４分布定数線路Ｌ４と第２キャパシタＣ２とのトータルのインピーダンスが急激に大きくなるようにすることができる。これにより、発振を抑制したい帯域の下限の周波数（例えば４０〜５０ＧＨｚ）では抵抗Ｒ１による信号の減衰を大きくする。一方、通過帯域（例えば５０〜８０ＧＨｚ）では、第４分布定数線路Ｌ４と第２キャパシタＣ２とのトータルのインピーダンスを小さくする。これにより、通過帯域では抵抗Ｒ１の影響を考慮しなくてもよくなる。
【００３８】
表４のように、第４分布定数線路Ｌ４の長さを１０５μｍ、第２キャパシタＣ２の容量値を０．１７ｐＦに変更しシミュレーションを行った。その他の値は表２と同じである。
【表４】
【００３９】
図１５（ａ）および図１５（ｂ）は、実施例３における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。図１５（ａ）のように帯域の下限付近でゲインが図１３（ａ）に比べ急激に低下している。このように、帯域の下限でゲインを急激に変化させることができる。また、図１５（ｂ）のように、Ｋ値は大きくなっている。
【００４０】
実施例３によれば、増幅回路１００の帯域の下限の周波数（第２周波数）において第２キャパシタＣ２と第４分布定数線路Ｌ４とのインピーダンスを抵抗Ｒ１のインピーダンス以上とする。これにより、実施例２同様に、図１２（ａ）および図１２（ｂ）のような発振を抑制することができる。さらに、第２キャパシタＣ２と第４分布定数線路Ｌ４との増幅回路の帯域におけるインピーダンスを帯域の下限の周波数におけるインピーダンスより小さくする。これにより、信号は、第２キャパシタＣ２と第４分布定数線路Ｌ４を介して接地される。よって、この帯域では抵抗Ｒ１の影響を考慮せず、増幅回路を設計することができる。
【００４１】
実施例１から実施例３において、第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴの例を説明したが、第１トランジスタＴ１および第２トランジスタＴ２はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。
【００４２】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｌ１ 第１分布定数線路
Ｌ２ 第２分布定数線路
Ｌ３ 第３分布定数線路
Ｌ４ 第４分布定数線路
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｒ１ 抵抗
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース増幅回路に関する。
【背景技術】
【０００２】
複数段の増幅回路において、後段のＤＣ（直流）電流を前段のＤＣ電流にも用いるカレントリユース増幅回路が知られている（例えば、非特許文献１）。ミリ波帯等での広帯域化のため、スタブとキャパシタとを設けたカレントリユース増幅回路が知られている（例えば、非特許文献２）
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】2000 IEEE MTT-S Dig., Vol. 1, pp17-20
【非特許文献１】IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS VOL. １５, NO. 5, (2005)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献２の増幅回路は、非特許文献１の増幅回路に比べ、広帯域化が可能となる。しかしながら、スタブとキャパシタとを設けるため、大型化するという課題がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、広帯域化および小型化が可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、制御端子に前記第１トランジスタの第２端子が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタと、前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路と、一端が前記第１トランジスタの第２端子に接続され、他端が前記第１ノードに接続された第２分布定数線路と、一端が前記第２トランジスタの制御端子に接続され、他端が前記第１ノードに接続された第３分布定数線路と、前記第１分布定数線路と前記第２キャパシタとの間の第２ノードと、前記第２トランジスタの第１端子と前記第１キャパシタとの間の第３ノードと、の間に接続された抵抗と、前記第３ノードと前記第１トランジスタの第２端子との間を前記第１分布定数線路と前記抵抗とを介して直流的に接続する経路と、を具備することを特徴とする電子回路である。本発明によれば、広帯域化および小型化が可能な増幅回路を提供することができる。
【０００７】
上記構成において、前記第２トランジスタの制御端子から前記第２トランジスタをみたインピーダンスを第１インピーダンス、前記前記第２トランジスタの制御端子から前記第３分布定数線路をみたインピーダンスを第２インピーダンスとした場合、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタは、第１周波数で前記第１インピーダンスと前記第２インピーダンスとが最も整合し、前記第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、調整されている構成とすることができる。この構成によれば、広帯域化が可能となる。
【０００８】
上記構成において、前記整合のずれは、前記第１周波数から周波数が低くなるにつれ高くなる前記第１トランジスタおよび前記第２トランジスタのゲインを補償するように、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタが調整されている構成とすることができる。この構成によれば、広帯域化が一層可能となる。
【０００９】
上記構成において、前記電子回路の帯域の下限の第２周波数において前記第２キャパシタのインピーダンスは前記抵抗のインピーダンス以上である構成とすることができる。この構成によれば、第２周波数近傍における発振を抑制することができる。
【００１０】
上記構成において、一端が前記第２キャパシタに他端が前記第２ノードに接続された第４分布定数線路を具備し、前記電子回路の帯域の下限の第２周波数において前記第２キャパシタと前記第４分布定数線路とのインピーダンスは前記抵抗のインピーダンス以上である構成とすることができる。この構成によれば、第２周波数近傍における発振を抑制することができる。
【００１１】
上記構成において、前記第２キャパシタと前記第４分布定数線路との前記電子回路の帯域におけるインピーダンスは前記第２周波数におけるインピーダンスより小さい構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、広帯域化および小型化が可能な電子回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、比較例１に係る増幅回路の回路図である。
【図２】図２は、比較例１に係る増幅回路をＲＦ信号としてみた等価回路を示した図である。
【図３】図３は、インピーダンスＺ１およびＺ２をシミュレーションしたスミスチャートである。
【図４】図４は、比較例１に係る増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図５】図５は、比較例２に係る増幅回路の回路図である。
【図６】図６は、実施例１に係る増幅回路の回路図である。
【図７】図７は、実施例１に係る増幅回路をＲＦ信号としてみた等価回路を示した図である。
【図８】図８は、実施例１におけるインピーダンスＺ１およびＺ２のシミュレーション結果を示した図である。
【図９】図９は、図８の例における増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図１０】図１０は、実施例１におけるインピーダンスＺ１およびＺ２のシミュレーション結果の別の例を示した図である。
【図１１】図１１は、図１０の例における増幅回路の周波数特性に対するゲインをシミュレーションした結果を示した図である。
【図１２】図１２（ａ）および図１２（ｂ）は、実施例１において低周波域でインピーダンスＺ１とＺ２とが整合した場合の周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【図１３】図１３（ａ）および図１３（ｂ）は、実施例２における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【図１４】図１４は、実施例３に係る増幅回路の回路図である。
【図１５】図１５（ａ）および図１５（ｂ）は、実施例３における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。
【発明を実施するための形態】
【００１４】
まず、比較例を用いカレントリユース増幅回路について説明する。図１は、比較例１に係る増幅回路の回路図である。図１を参照し、増幅回路１０１は第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）の場合を例に説明する。
【００１５】
増幅回路１０１の入力端子Ｔｉｎと第１トランジスタＴ１のゲートＧ１（制御端子）との間には、キャパシタＣ７、分布定数線路Ｌ１０およびＬ９が直列に接続されている。分布定数線路Ｌ１０とＬ９との間のノードは、分布定数線路Ｌ８、キャパシタＣ６を介し接地されている。キャパシタＣ６には並列に抵抗Ｒ３が接続されている。第１トランジスタＴ１のソースＳ１（第１端子）はキャパシタＣ５と抵抗Ｒ２とを介し接地されている。キャパシタＣ５と抵抗Ｒ２とは並列に接続されている。第１トランジスタＴ１のドレインＤ１（第２端子）は第２および第３分布定数線路Ｌ２およびＬ３を直列に介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。
【００１６】
第２トランジスタＴ２のソースＳ２（第１端子）は第１キャパシタＣ１を介し接地されている。第２分布定数線路Ｌ２と第３分布定数線路Ｌ３との間の第１ノードＮ１は、抵抗Ｒ１および分布定数線路Ｌ１１を直列に介し、第２トランジスタＴ２のソースＳ２と第１キャパシタＣ１との間の第３ノードＮ３に接続されている。第２トランジスタＴ２のドレインＤ２（第２端子）と出力端子Ｔｏｕｔとの間には、分布定数線路Ｌ７、Ｌ６およびキャパシタＣ４が直列に接続されている。分布定数線路Ｌ７とＬ６との間のノードは、分布定数線路Ｌ５、キャパシタＣ３を介し接地されている。キャパシタＣ５には並列に電源Ｖｄが接続されている。これにより、ドレインＤ２にＤＣ電源が接続され、ＤＣ電圧が印加される。
【００１７】
第１キャパシタＣ１により、第２トランジスタＴ２のソースＳ２はＤＣ的には接地されていない。このため、電源Ｖｄからの直流電流は、図１の破線矢印のように、分布定数線路Ｌ５、Ｌ７、第２トランジスタＴ２、第３ノードＮ３、分布定数線路Ｌ１１、抵抗Ｒ１、第１ノードＮ１、第２分布定数線路Ｌ２、第１トランジスタＴ１および抵抗Ｒ２を介し流れる。これにより、電源Ｖｄの電圧は第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、電源Ｖｄから供給される電流は第１トランジスタＴ１と第２トランジスタＴ２を流れる。これにより、各段のトランジスタに独立に電流を流す増幅回路に比べ、消費電流を削減することができる。なお、抵抗Ｒ１は、第２トランジスタＴ２のソースＳ２とゲートＧ２とに電位差を設ける機能を有している。
【００１８】
図２は、比較例１に係る増幅回路をＲＦ（Radio Frequency）経路としてみた等価回路を示す図である。図１の第１ノードＮ１から第２トランジスタＴ２のソースＳ２に至るＲＦ成分は、第１キャパシタＣ１により接地される。このため、図２のように、ＲＦ的には、第１ノードＮ１は、抵抗Ｒ１、分布定数線路Ｌ１１および第１キャパシタＣ１を直列に介し接地されている（図２の破線楕円参照）。ここで、分布定数線路Ｌ１１および第１キャパシタＣ１を、使用帯域でハイインピーダンスとなるように設定する。例えば、ショートスタブである分布定数線路Ｌ１１の長さをλ／４（λが使用帯域での波長）とする。これにより、第１トタンジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に至るＲＦ信号（第２分布定数線路Ｌ２から第３分布定数線路Ｌ３に向かう矢印）は、第１ノードＮ１に接続された抵抗Ｒ１等（図２の破線楕円）がみえない。このように、比較例１の増幅回路１０１においては、抵抗Ｒ１と分布定数線路Ｌ１１との経路を介しＤＣ電流をリユースし、かつ、この経路はＲＦ的には影響しないように設定されている。
【００１９】
比較例１に係る増幅回路１０１についてシミュレーションを行った。表１は、シミュレーションに用いた各値を示す表である。表１において、分布定数線路Ｌ１１、Ｌ２，Ｌ３、Ｌ５〜Ｌ１０は、幅が１０μｍ、実効誘電率が１．５、特性インピーダンスが５０Ωとし、長さ（単位μｍ）で示している。キャパシタＣ１、Ｃ２〜Ｃ７の単位はｐＦ、抵抗Ｒ１、Ｒ２、Ｒ３の単位はΩ、電源電圧の単位はＶで示している。第１トランジスタＴ１および第２トランジスタＴ２としては、ＧａＡｓ／ＡｌＧａＡｓ系のＨＥＭＴ（High Electron Mobility Transistor）を用いてシミュレーションを行った。以下の実施例におけるシミュレーションも同様である。
【表１】
【００２０】
図３は、図１における第１インピーダンスＺ１および第２インピーダンスＺ２をシミュレーションしたスミスチャートである。第１インピーダンスＺ１は、第２トランジスタＴ２のゲートＧ２から第２トランジスタＴ２をみたインピーダンスである。また、第２インピーダンスＺ２は、第２トランジスタＴ２のゲートＧ２から第３分布定数線路Ｌ３をみたインピーダンスである。シミュレーションした周波数は４５ＧＨｚから８０ＧＨｚである。逆三角印ｍ５およびｍ８は、それぞれ６３ＧＨｚにおける第２インピーダンスＺ２および第１インピーダンスＺ１を示している。約６０ＧＨｚで第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ複素共役になっている。すなわち、６０ＧＨｚ付近でインピーダンス整合しており、その他の周波数では整合していない。
【００２１】
図４は、比較例１に係る増幅回路１０１の周波数特性に対するゲインをシミュレーションした結果を示す図である。図４のように、周波数が６０ＧＨｚ付近で最も大きくなっており、周波数が６０ＧＨｚから外れるとゲインは急激に小さくなる。このように、比較例１では有効なゲインの帯域幅が小さい。
【００２２】
図５は、比較例２に係る増幅回路１０２の回路図である。図５を参照し、第１ノードＮ１がショートスタブである分布定数線路Ｌ１２とキャパスタＣ８を直列に介し接地されている。その他の構成は比較例１の図１と同じであり説明を省略する。比較例２によれば、第１ノードＮ１が分布定数線路Ｌ１２とキャパスタＣ８を直列に介し接地されるため、増幅回路の広帯域化が可能となる。しかし、分布定数線路Ｌ１２が追加されるため、増幅回路が大型化する。以下に、広帯域化が可能でかつ小型化が可能な実施例について説明する。
【実施例１】
【００２３】
図６は、実施例１に係る増幅回路１００の回路図である。図６にように、ショートスタブである第１分布定数線路Ｌ１の一端は第１ノードＮ１に接続され、第１分布定数線路Ｌ１の他端は第２キャパシタＣ２を介し接地されている。第１分布定数線路Ｌ１と第２キャパシタＣ２との間の第２ノードＮ２と、前記第２トランジスタのソースＳ２と第１キャパシタＣ１との間の第３ノードＮ３と、の間に抵抗Ｒ１が接続されている。これにより、第３ノードＮ３と第１トランジスタＴ１のドレインＤ１との間を第１分布定数線路Ｌ１と抵抗Ｒ１を介して直流的に接続している。その他の構成は、比較例１の図１と同じであり説明を省略する。
【００２４】
図７は、実施例１に係る増幅回路をＲＦ的にみた等価回路である。図７において、第１分布定数線路Ｌ１の長さはλ／４ではなく、分布定数線路Ｌ１、Ｌ３、Ｌ２およびキャパシタＣ２（図６の破線円参照）で第２インピーダンスＺ２の調整を行う。
【００２５】
実施例２に係る増幅回路１００についてシミュレーションを行った。表２は、シミュレーションに用いた各値を示す表である。各値の単位は表１と同じである。
【表２】
【００２６】
図８は、実施例１における第１インピーダンスＺ１および第２インピーダンスＺ２のシミュレーション結果の例を示す図である。図８においては、分布定数線路Ｌ１、Ｌ２、Ｌ３およびキャパシタＣ２を用い、第２インピーダンスＺ２を調整している。シミュレーションした周波数は４５ＧＨｚから８０ＧＨｚである。逆三角印ｍ１およびｍ２は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第１インピーダンスＺ１を示している。逆三角印ｍ３およびｍ４は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第２インピーダンスＺ２を示している。第２インピーダンスＺ２を小さく回転させることにより、広範囲にわたり、第１インピーダンスＺ１と第２インピーダンスＺ２とをほぼ複素共役としている。これにより、広帯域において、第１インピーダンスＺ１と第２インピーダンスＺ２が整合している。
【００２７】
図９は、図８の例における増幅回路１００の周波数特性に対するゲインをシミュレーションした結果を示す図である。第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ整合しているため、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失は広帯域で小さい。しかし、トランジスタのゲインは、高周波ほど小さくなる。このため、図８のように、周波数が５５ＧＨｚのときゲインのピークとなり、周波数が高くなるとゲインは徐々に小さくなる。
【００２８】
図１０は、実施例１における第１インピーダンスＺ１および第２インピーダンスＺ２のシミュレーション結果の別の例を示した図である。逆三角印ｍ１およびｍ２は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第１インピーダンスＺ１を示している。逆三角印ｍ３およびｍ４は、それぞれ７７ＧＨｚおよび５０ＧＨｚにおける第２インピーダンスＺ２を示している。周波数が７７ＧＨｚ付近で第１インピーダンスＺ１と第２インピーダンスＺ２とをほぼ複素共役となるように調整している。周波数が７７ＧＨｚから低くなると第１インピーダンスＺ１と第２インピーダンスＺ２とが複素共役から徐々にずれるように、調整されている。これは、実施例１の回路が、広帯域化するように図７の第２キャパシタＣ２、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２および第３分布定数線路Ｌ３を調整することで図１０のようなＳパラメータになるのである。
【００２９】
図１１は、図１０の例における増幅回路１００の周波数特性に対するゲインをシミュレーションした結果を示した図である。７７ＧＨｚ付近で第１インピーダンスＺ１と第２インピーダンスＺ２とはほぼ整合しているため、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失は、７７ＧＨｚ付近が最も小さい。周波数が低くなると、第１インピーダンスＺ１と第２インピーダンスＺ２とは徐々に整合からずれてくる。これにより、第１トランジスタＴ１から第２トランジスタＴ２に至るＲＦ信号の反射の損失が徐々に大きくなる。この損失の増大で、トランジスタのゲインの増大を補償するように、調整する。これにより、図１１のように、広帯域にわたりゲインが一定な広帯域増幅回路が実現できる。
【００３０】
図１０および図１１によれば、第１周波数（例えば７７ＧＨｚ）で第１インピーダンスＺ１と第２インピーダンスＺ２とが最も整合し、第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２、第３分布定数線路Ｌ３および第２キャパシタＣ２のインピーダンスを調整する。これにより、広帯域にわたりゲインを平坦にすることができる。さらに、上記整合のずれを、第１周波数から周波数が低くなるにつれ高くなる第１トランジスタＴ１および第２トランジスタＴ２のゲインを補償するように、第１分布定数線路Ｌ１、第２分布定数線路Ｌ２、第３分布定数線路Ｌ３および第２キャパシタＣ３のインピーダンスを調整する。これにより、広帯域にわたりゲインを一層平坦にすることができる。
【００３１】
さらに、実施例１によれば、比較例２の図５に比べ、ショートスタブ等の分布定数線路の数を削減できるため、増幅回路の小型化が実現できる。
【実施例２】
【００３２】
実施例２は、低周波数域での発振を抑制する増幅回路の例である。実施例２に係る増幅回路の回路図は実施例１の図６と同じであり説明を省略する。実施例１の図１０のように、第２インピーダンスＺ２を調整した場合、第２インピーダンスＺ２は大きく円状となる。このため、増幅回路１００の帯域の下限付近の周波数では、再び第１インピーダンスＺ１と第２インピーダンスとが整合する場合がある。図１０の第２インピーダンスＺ２は、５０ＧＨｚ以下で第１インピーダンスＺ１に近づいている。この場合、３５ＧＨｚ付近でインピーダンス整合し、ゲインが高くなるはずが、第１トランジスタＴ１の入力インピーダンスと第２トランジスタＴ２の出力インピーダンスが外部の５０Ωと整合していないため、第１トランジスタＴ１と第２トランジスタＴ２との間で信号がゲインをもって反射を繰り返し、発振してしまう。図１２（ａ）および図１２（ｂ）は、実施例１において低周波域で第１インピーダンスＺ１と第２インピーダンスＺ２とが整合した場合の周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。図１２（ａ）の破線円のように、３５ＧＨｚ付近でゲインが急激に大きくなっている。図１２（ｂ）の破線円のように、この周波数でＫ値が負となっている。このように、増幅回路１００が帯域の下限付近で不安定となり増幅回路１００が発振してしまう。
【００３３】
そこで、帯域の下限付近における第２キャパシタＣ２のインピーダンスを抵抗Ｒ１のインピーダンスに対し同程度か大きくする。これにより、この周波数の信号は第２キャパシタＣ２を介し接地されるだけでなく、抵抗Ｒ１を通過する。よって、抵抗Ｒ１により信号が減衰するため、発振を抑制することができる。
【００３４】
表３のように、第２キャパシタＣ２の容量値を１．５ｐＦから０．２８ｐＦに変更しシミュレーションを行った。その他の値は表２と同じである。
【表３】
【００３５】
図１３（ａ）および図１３（ｂ）は、実施例２における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示す図である。図１３（ａ）のように帯域の下限付近でもゲインは安定している。図１３（ｂ）のように、Ｋ値は大きくなっている。
【００３６】
実施例２によれば、増幅回路１００の帯域の下限の周波数（第２周波数）において第２キャパシタＣ２のインピーダンスが抵抗Ｒ１のインピーダンス以上となるように第２キャパシタＣ２の容量を調整する。これにより、図１２（ａ）および図１２（ｂ）のような発振を抑制することができる。また、第２キャパシタＣ２を小型化できる。さらに、ＤＣ電流の経路に設け、第２トランジスタＴ２のソースＳ２とゲートＧ２との間に電圧差を設けるための抵抗Ｒ１を発振抑制にも用いることができる。よって、増幅回路の小型化が可能となる。
【実施例３】
【００３７】
図１４は、実施例３に係る増幅回路の回路図である。実施例１の図６に比べ、第４分布定数線路Ｌ４の一端が第２キャパシタＣ２に、他端が第２ノードＮ２に接続されている。増幅回路１００ａの帯域の下限の周波数で、第４分布定数線路Ｌ４と第２キャパシタＣ２とのトータルのインピーダンスが急激に大きくなるようにすることができる。これにより、発振を抑制したい帯域の下限の周波数（例えば４０〜５０ＧＨｚ）では抵抗Ｒ１による信号の減衰を大きくする。一方、通過帯域（例えば５０〜８０ＧＨｚ）では、第４分布定数線路Ｌ４と第２キャパシタＣ２とのトータルのインピーダンスを小さくする。これにより、通過帯域では抵抗Ｒ１の影響を考慮しなくてもよくなる。
【００３８】
表４のように、第４分布定数線路Ｌ４の長さを１０５μｍ、第２キャパシタＣ２の容量値を０．１７ｐＦに変更しシミュレーションを行った。その他の値は表２と同じである。
【表４】
【００３９】
図１５（ａ）および図１５（ｂ）は、実施例３における周波数に対するゲインおよび安定係数Ｋ値のシミュレーション結果を示した図である。図１５（ａ）のように帯域の下限付近でゲインが図１３（ａ）に比べ急激に低下している。このように、帯域の下限でゲインを急激に変化させることができる。また、図１５（ｂ）のように、Ｋ値は大きくなっている。
【００４０】
実施例３によれば、増幅回路１００の帯域の下限の周波数（第２周波数）において第２キャパシタＣ２と第４分布定数線路Ｌ４とのインピーダンスを抵抗Ｒ１のインピーダンス以上とする。これにより、実施例２同様に、図１２（ａ）および図１２（ｂ）のような発振を抑制することができる。さらに、第２キャパシタＣ２と第４分布定数線路Ｌ４との増幅回路の帯域におけるインピーダンスを帯域の下限の周波数におけるインピーダンスより小さくする。これにより、信号は、第２キャパシタＣ２と第４分布定数線路Ｌ４を介して接地される。よって、この帯域では抵抗Ｒ１の影響を考慮せず、増幅回路を設計することができる。
【００４１】
実施例１から実施例３において、第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴの例を説明したが、第１トランジスタＴ１および第２トランジスタＴ２はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。
【００４２】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｌ１ 第１分布定数線路
Ｌ２ 第２分布定数線路
Ｌ３ 第３分布定数線路
Ｌ４ 第４分布定数線路
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｒ１ 抵抗
【特許請求の範囲】
【請求項１】
第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、
制御端子に前記第１トランジスタの第２端子が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタと、
前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路と、
一端が前記第１トランジスタの第２端子に接続され、他端が前記第１ノードに接続された第２分布定数線路と、
一端が前記第２トランジスタの制御端子に接続され、他端が前記第１ノードに接続された第３分布定数線路と、
前記第１分布定数線路と前記第２キャパシタとの間の第２ノードと、前記第２トランジスタの第１端子と前記第１キャパシタとの間の第３ノードと、の間に接続された抵抗と、
前記第３ノードと前記第１トランジスタの第２端子との間を前記第１分布定数線路と前記抵抗とを介して直流的に接続する経路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第２トランジスタの制御端子から前記第２トランジスタをみたインピーダンスを第１インピーダンス、前記前記第２トランジスタの制御端子から前記第３分布定数線路をみたインピーダンスを第２インピーダンスとした場合、
前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタは、第１周波数で前記第１インピーダンスと前記第２インピーダンスとが最も整合し、前記第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、調整されていることを特徴とする請求項１記載の電子回路。
【請求項３】
前記整合のずれは、前記第１周波数から周波数が低くなるにつれ高くなる前記第１トランジスタおよび前記第２トランジスタのゲインを補償するように、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタが調整されていることを特徴とする請求項２記載の電子回路。
【請求項４】
前記電子回路の帯域の下限の第２周波数において前記第２キャパシタのインピーダンスは前記抵抗のインピーダンス以上であることを特徴とする請求項３記載の電子回路。
【請求項５】
一端が前記第２キャパシタに他端が前記第２ノードに接続された第４分布定数線路を具備し、
前記電子回路の帯域の下限の第２周波数において前記第２キャパシタと前記第４分布定数線路とのインピーダンスは前記抵抗のインピーダンス以上であることを特徴とする請求項１記載の電子回路。
【請求項６】
前記第２キャパシタと前記第４分布定数線路との前記電子回路の帯域におけるインピーダンスは前記第２周波数におけるインピーダンスより小さいことを特徴とする請求項５記載の電子回路。
【請求項１】
第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、
制御端子に前記第１トランジスタの第２端子が入力し、第１端子が第１キャパシタを介し接地され、第２端子に直流電源が接続される第２トランジスタと、
前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに一端が接続され、他端が第２キャパシタを介し接地された第１分布定数線路と、
一端が前記第１トランジスタの第２端子に接続され、他端が前記第１ノードに接続された第２分布定数線路と、
一端が前記第２トランジスタの制御端子に接続され、他端が前記第１ノードに接続された第３分布定数線路と、
前記第１分布定数線路と前記第２キャパシタとの間の第２ノードと、前記第２トランジスタの第１端子と前記第１キャパシタとの間の第３ノードと、の間に接続された抵抗と、
前記第３ノードと前記第１トランジスタの第２端子との間を前記第１分布定数線路と前記抵抗とを介して直流的に接続する経路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第２トランジスタの制御端子から前記第２トランジスタをみたインピーダンスを第１インピーダンス、前記前記第２トランジスタの制御端子から前記第３分布定数線路をみたインピーダンスを第２インピーダンスとした場合、
前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタは、第１周波数で前記第１インピーダンスと前記第２インピーダンスとが最も整合し、前記第１周波数から周波数が低くなるにつれ整合が徐々にずれるように、調整されていることを特徴とする請求項１記載の電子回路。
【請求項３】
前記整合のずれは、前記第１周波数から周波数が低くなるにつれ高くなる前記第１トランジスタおよび前記第２トランジスタのゲインを補償するように、前記第１分布定数線路、前記第２分布定数線路、前記第３分布定数線路および前記第２キャパシタが調整されていることを特徴とする請求項２記載の電子回路。
【請求項４】
前記電子回路の帯域の下限の第２周波数において前記第２キャパシタのインピーダンスは前記抵抗のインピーダンス以上であることを特徴とする請求項３記載の電子回路。
【請求項５】
一端が前記第２キャパシタに他端が前記第２ノードに接続された第４分布定数線路を具備し、
前記電子回路の帯域の下限の第２周波数において前記第２キャパシタと前記第４分布定数線路とのインピーダンスは前記抵抗のインピーダンス以上であることを特徴とする請求項１記載の電子回路。
【請求項６】
前記第２キャパシタと前記第４分布定数線路との前記電子回路の帯域におけるインピーダンスは前記第２周波数におけるインピーダンスより小さいことを特徴とする請求項５記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
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【図５】
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【図１０】
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【図１４】
【図１５】
【公開番号】特開２０１１−１５１６９４（Ｐ２０１１−１５１６９４Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１２７５６（Ｐ２０１０−１２７５６）
【出願日】平成２２年１月２５日（２０１０．１．２５）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２５日（２０１０．１．２５）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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