電子回路
【課題】より確実に過電流保護機能を実現する。
【解決手段】本発明に係る電子回路は、第１端が電源電圧Ｖｃｃの印加端に接続され、第２端からパルス状のスイッチ電圧Ｖｓｗが引き出されるスイッチ素子３１と；電子回路の異常保護動作を行う異常保護回路６と；を有し、異常保護回路６は、第１端がスイッチ電圧Ｖｓｗの印加端に接続され、スイッチ素子３１と同期してスイッチング制御されるスイッチ６１と；第１入力端がスイッチ６１の第２端に接続され、第２入力端が閾値電圧Ｖｔｈ１の印加端に接続され、各入力端に印加される電圧を比較することにより、スイッチ素子３１に流れる電流が過電流状態であるか否かを示す比較信号Ｓａを生成するコンパレータ６３と；比較信号Ｓａを監視し、前記過電流状態が所定の期間に亘って継続されたときにスイッチ素子３１をオフラッチするタイマラッチ回路６７と；を含む。
【解決手段】本発明に係る電子回路は、第１端が電源電圧Ｖｃｃの印加端に接続され、第２端からパルス状のスイッチ電圧Ｖｓｗが引き出されるスイッチ素子３１と；電子回路の異常保護動作を行う異常保護回路６と；を有し、異常保護回路６は、第１端がスイッチ電圧Ｖｓｗの印加端に接続され、スイッチ素子３１と同期してスイッチング制御されるスイッチ６１と；第１入力端がスイッチ６１の第２端に接続され、第２入力端が閾値電圧Ｖｔｈ１の印加端に接続され、各入力端に印加される電圧を比較することにより、スイッチ素子３１に流れる電流が過電流状態であるか否かを示す比較信号Ｓａを生成するコンパレータ６３と；比較信号Ｓａを監視し、前記過電流状態が所定の期間に亘って継続されたときにスイッチ素子３１をオフラッチするタイマラッチ回路６７と；を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子を駆動する電子回路に関する。
【背景技術】
【０００２】
従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの多くは、その出力段として、異なる２電位間に直列接続された一対のスイッチ素子を有して成る。
【０００３】
このようなスイッチ素子を駆動する上では、貫通電流によって素子の破壊や効率の低下が生じないように、両スイッチ素子の同時オンを防止することが重要である。
【０００４】
図６は、スイッチ駆動回路の一従来例を示す回路ブロック図である。
【０００５】
図６に示すように、本従来例のスイッチ駆動回路は、スイッチ素子Ｎ１、Ｎ２のゲート信号ａ１、ａ２をモニタするコンパレータＣＭＰ１、ＣＭＰ２と、そのモニタ信号ｂ１、ｂ２と駆動信号ＣＬＫとの論理積演算を行う論理積演算器ＡＮＤ１、ＡＮＤ２と、を有して成り、一方のゲート信号のモニタ結果に基づいて他方のゲート信号制御を行うことで、両スイッチ素子の同時オフ期間ｄ（図７を参照）を生成する構成とされていた。
【０００６】
より具体的に述べると、ゲート信号ａ１は、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号ｂ２がハイレベル（Ｈ）であるときに、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。すなわち、スイッチ素子Ｎ１は、スイッチ素子Ｎ２がオフされてからオンされる。一方、ゲート信号ａ２は、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号ｂ１がハイレベル（Ｈ）であるときに、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。すなわち、スイッチ素子Ｎ２は、スイッチ素子Ｎ１がオフされてからオンされる。
【０００７】
なお、上記に関連する従来技術の一例として、特許文献１には、第１及び第２のトランジスタと、前記第１及び第２のトランジスタを交互に導通させる駆動手段と、前記第１及び第２のトランジスタの導通電流の各経路の一部を一次巻線とするトランスと、を有するスイッチング電源であって、前記駆動手段は、矩形波信号を発生する手段と、前記第１及び第２のトランジスタの一方の導通電流が前記一次巻線に流れていることを検出してその間検出信号を発生する検出手段と、前記矩形波信号と前記検出信号とを組合わせて、前記矩形波信号の半周期に対しトランジスタの蓄積時間だけ夫々短い第１及び第２の駆動信号を交互に発生する手段とから成り、前記第１及び第２の駆動信号を夫々前記第１及び第２のトランジスタのベース駆動信号として成るスイッチング電源が開示・提案されている。
【０００８】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの電子回路には、回路の異常を検出したときに所定の保護動作を行う異常保護手段として、タイマラッチ方式の保護回路が搭載されていることが多い。
【０００９】
なお、上記に関連する従来技術の一例として、特許文献２、３には、出力電圧をモニタするタイマラッチ方式の保護回路を用いて、負荷の短絡保護機能を実現したスイッチング電源回路が開示・提案されている。
【００１０】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの電子回路には、過電流の発生を検出したときに所定の保護動作を行う過電流保護機能が搭載されていることが多い。
【００１１】
なお、上記に関連する従来技術の一例として、特許文献４には、ブロッキング発振を利用した自励発振方式のＤＣ−ＤＣコンバータにおいて、過負荷や短絡時等の異常時に出力電圧の低下を検出し、出力電圧値が所定値以下となった場合にスイッチング素子の発振を停止させる出力電圧低下検出回路と、入力電源の投入時における起動時のみ上記出力電圧低下検出回路の動作を停止させる起動時検出動作停止回路と、を備えたことを特徴とするＤＣ−ＤＣコンバータの過電流保護回路が開示・提案されている。
【００１２】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなど、様々な電子回路において、三角波信号やパルス信号を生成する発振回路が用いられている。
【００１３】
特に、発振回路を備えた電子回路の多くは、ユーザ設定の自由度を高めるべく、外付け素子（抵抗やキャパシタ）で発振周波数を任意に調整することが可能な構成とされている（例えば、特許文献５を参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭５９−１１３７７４号公報
【特許文献２】特開昭６３−２７４３６３号公報
【特許文献３】特開平１０−１３６６４４号公報
【特許文献４】特開平６−３８５２０号公報
【特許文献５】特開平４−３３４１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
確かに、図６に示したスイッチ駆動回路であれば、理論上、両スイッチ素子Ｎ１、Ｎ２の同時オンを防止することが可能である。
【００１６】
しかしながら、上記従来のスイッチ駆動回路では、回路に生じる不可避的な信号遅延についての考慮が為されておらず、駆動信号ＣＬＫの駆動条件によっては、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００１７】
図７は、従来のスイッチング駆動を説明するためのタイミングチャートである。
【００１８】
本図（ｂ）に示すように、駆動信号ＣＬＫのデューティが中間的な値である場合、スイッチ駆動回路の同時オン防止機能は、回路の信号遅延に依らず、正常に機能する。
【００１９】
一方、本図（ａ）に示すように、駆動信号ＣＬＫのデューティが小さくなり、そのハイレベル期間が短くなると、ゲート信号ａ１がハイレベル（Ｈ）に立ち上がった直後に駆動信号ＣＬＫがローレベル（Ｌ）に立ち下がり、ゲート信号ａ１が再びローレベル（Ｌ）に立ち下がる形となる。このとき、ゲート信号ａ１の立上がりからモニタ信号ｂ１の立下がりまで、並びに、駆動信号ＣＬＫの立下がりからゲート信号ａ１の立下りまでには、それぞれ所定の遅延が生じる。その結果、ゲート信号ａ１のハイレベル期間中（スイッチ素子Ｎ１のオン期間中）に、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号ｂ１がハイレベル（Ｈ）である期間が生じ、ゲート信号ａ２が意図せずハイレベル（Ｈ）となって、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００２０】
同様に、本図（ｃ）に示すように、駆動信号ＣＬＫのデューティが大きくなり、そのローレベル期間が短くなると、ゲート信号ａ２がハイレベル（Ｈ）に立ち上がった直後に駆動信号ＣＬＫがハイレベル（Ｈ）に立ち上がり、ゲート信号ａ２が再びローレベル（Ｌ）に立ち下がる形となる。このとき、ゲート信号ａ２の立上がりからモニタ信号ｂ２の立下がりまで、及び、駆動信号ＣＬＫの立上がりからゲート信号ａ２の立下りまでには、それぞれ所定の遅延が生じる。その結果、ゲート信号ａ２のハイレベル期間中（スイッチ素子Ｎ２のオン期間中）に、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号ｂ２がハイレベル（Ｈ）である期間が生じ、ゲート信号ａ１が意図せずハイレベル（Ｈ）となって、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００２１】
特に、近年では、外付け部品の小型化などを実現すべく、スイッチ素子Ｎ１、Ｎ２のスイッチング周波数を高める傾向にあり、駆動信号ＣＬＫのパルス幅は、今後ますます狭くなっていくと考えられるため、上記の問題点を解決することが非常に重要となる。
【００２２】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、スイッチ素子のスイッチング周波数を高めても、確実に同時オンを防止することが可能な電子回路を提供することを目的とする。
【００２３】
また、特許文献２、３に記載のスイッチング電源回路であれば、タイマラッチ方式の保護回路を用いて、負荷の短絡保護機能を実現することが可能である。
【００２４】
しかしながら、従来のタイマラッチ方式では、特許文献２、３にも記載されているように、出力電圧をモニタするタイプが一般的であるため、負荷の短絡等によって過電流が流れていても、出力電圧が変化しなければ、オフラッチ動作が機能しなかった。そのため、タイマラッチ方式の保護回路を搭載しているにも拘わらず、回路の動作条件によっては、過電流が流れ続けてＩＣや周辺部品の破壊を招くおそれがあった。
【００２５】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、より確実に過電流保護機能を実現することが可能な電子回路を提供することを目的とする。
【００２６】
また、過電流保護機能を備えた従来の電子回路であれば、過電流に伴うＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。
【００２７】
ところで、過電流保護機能を備えた電子回路の多くは、ユーザ設定の自由度を高めるべく、外付け素子で過電流保護値を任意に調整することが可能な構成とされている。
【００２８】
しかしながら、上記構成から成る従来の電子回路では、容易に過電流保護値を調整し得る反面、外付け素子のショートや脱落、埃等の付着が生じた場合、或いは、不適切な外付け素子が取り付けられた場合に、過電流保護値が意図しない値となって、過電流保護機能が正常に作動せず、回路の動作条件によっては、過電流が流れ続けてＩＣや周辺部品の破壊を招くおそれがあった。
【００２９】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、過電流保護値に異常が生じた場合でも、ＩＣや周辺部品の破壊を防止することが可能な電子回路を提供することを目的とする。
【００３０】
また、外付け素子によって発振周波数が設定される従来の発振回路であれば、ユーザが外付け素子を任意に付け替えることで、容易にその発振周波数を調整することができるので、ユーザ設定の自由度を高めることが可能となる。
【００３１】
しかしながら、上記従来の電子回路では、外付け素子のショートや脱落、埃等の付着が生じた場合、或いは、不適切な外付け素子が取り付けられた場合に、発振周波数が意図しない値となって、発振回路の出力信号を用いる後段回路が正常に作動せず、回路の動作条件によっては、ＩＣや周辺部品の破壊を招くおそれがあった。
【００３２】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、発振周波数に異常が生じた場合でも、ＩＣや周辺部品の破壊を防止することが可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明に係る電子回路は、第１端が電源電圧の印加端に接続され、第２端から自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出される第１スイッチ素子と；電子回路の異常を検出したときに所定の保護動作を行う異常保護回路と；を有するものであって、前記異常保護回路は、第１端が前記スイッチ電圧の印加端に接続され、前記第１スイッチ素子と同期してスイッチング制御されるスイッチと；第１入力端が前記スイッチの第２端に接続され、第２入力端が第１閾値電圧の印加端に接続され、各入力端に印加される電圧を比較することにより、前記第１スイッチ素子に流れる電流が過電流状態であるか否かを示す第１比較信号を生成する第１コンパレータと；前記第１比較信号を監視し、前記過電流状態が所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチするタイマラッチ回路と；を含む構成（第１の構成）とされている。
【００３４】
なお、第１の構成から成る電子回路において、前記異常保護回路は、前記コンパレータの第１入力端を前記電源電圧の印加端にプルアップする抵抗を含む構成（第２の構成）にするとよい。
【００３５】
また、第１または第２の構成から成る電子回路において、前記異常保護回路は、正極端が前記電源電圧の印加端に接続され、負極端から前記第１閾値電圧が引き出される直流電圧源を含む構成（第３の構成）にするとよい。
【００３６】
また、第１〜第３いずれかの構成から成る電子回路において、前記異常保護回路は、前記第１比較信号が前記過電流状態を示した時点で、前記第１スイッチ素子を次周期のオンタイミングまでオフとする構成（第４の構成）にするとよい。
【００３７】
また、第１〜第４いずれかの構成から成る電子回路において、前記異常保護回路は、前記スイッチ電圧を平滑して得られる出力電圧ないしその分圧電圧と所定の第２閾値電圧とを比較することにより、前記出力電圧が減電圧状態であるか否かを示す第２比較信号を生成する第２コンパレータを含み、前記タイマラッチ回路は、前記第２比較信号を監視し、前記減電圧状態が前記所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチする構成（第５の構成）にするとよい。
【００３８】
また、第５の構成から成る電子回路において、前記タイマラッチ回路は、前記所定の期間をカウントするタイマと、前記過電流状態及び前記減電圧状態のいずれか一方が検出されたときに前記タイマのカウント動作を開始させるタイマ制御回路と、を含む構成（第６の構成）にするとよい。
【００３９】
また、第６の構成から成る電子回路において、前記タイマは、定電流を生成する定電流源と、前記定電流によって充電されるキャパシタと、前記タイマ制御回路からの指示に基づいて前記キャパシタの放電経路を導通／遮断する放電スイッチと、前記キャパシタの充電電圧と所定の閾値電圧とを比較することにより、前記第１スイッチ素子をオフラッチするためのオフラッチ信号を生成するコンパレータと、を含む構成（第７の構成）にするとよい。
【００４０】
また、第７の構成から成る電子回路において、前記定電流の電流値、前記キャパシタの容量値、及び、前記閾値電圧の電圧値のうち、少なくとも一つは調整可能である構成（第８の構成）にするとよい。
【００４１】
また、第７または第８の構成から成る電子回路は、前記出力電圧が所望の目標設定値と一致するように駆動信号を生成する制御回路と、前記駆動信号に基づいて前記第１スイッチ素子のスイッチング制御を行うスイッチ駆動回路と、を有し、前記制御回路は、前記第１比較信号ないし前記オフラッチ信号が異常検出時の論理レベルとなったときには、前記出力電圧の帰還制御によることなく、前記第１スイッチ素子を強制的にオフないしオフラッチするように、前記駆動信号を生成する構成（第９の構成）にするとよい。
【００４２】
また、第１〜第９いずれかの構成から成る電子回路は、前記スイッチ電圧の印加端と接地端との間に接続され、前記第１スイッチ素子と相補的にスイッチング駆動される第２スイッチ素子をさらに有する構成（第１０の構成）にするとよい。
【発明の効果】
【００４３】
本明細書中に開示されている電子回路であれば、スイッチ素子のスイッチング周波数を高めても、確実に同時オンを防止することができるので、貫通電流による素子の破壊や効率の低下を回避し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【００４４】
また、本明細書中に開示されている電子回路であれば、出力電圧をモニタする従来のタイマラッチ方式と異なり、出力電圧の挙動に依ることなく、過電流状態を遅滞なく検出して、迅速に保護動作を実施することができるので、より確実に過電流保護機能を実現し、延いては、ＩＣや周辺部品の破壊を防止して、搭載されるセットの信頼性を向上することが可能となる。
【００４５】
また、本明細書中に開示されている電子回路であれば、過電流の検出手段としてセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【００４６】
また、本明細書中に開示されている電子回路であれば、過電流保護値に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【００４７】
また、本明細書中に開示されている電子回路であれば、発振周波数に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【図面の簡単な説明】
【００４８】
【図１】は本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。
【図２】は過電流保護動作（タイマラッチ動作）の一例を説明するためのタイミングチャートである。
【図３】はタイマラッチ回路６７の一構成例を示す回路ブロック図である。
【図４】はスイッチ駆動回路２の一構成例を示す回路ブロック図である。
【図５】はスイッチ駆動回路２によるスイッチング駆動を説明するためのタイミングチャートである。
【図６】はスイッチ駆動回路の一従来例を示す回路ブロック図である。
【図７】は従来のスイッチング駆動を説明するためのタイミングチャートである。
【図８】は端子異常保護回路６８の一構成例を示す回路図である。
【図９】は端子異常保護回路６８の一構成例を示す回路図である。
【図１０】は端子異常保護回路６８の一構成例を示す回路図である。
【図１１】は発振回路１４と発振異常保護回路６９の一構成例を示す回路図である。
【図１２Ａ】は、異常電流検知部６８ａの一構成例を示す回路図である。
【図１２Ｂ】は、異常電流検知部６８ａの別の一構成例を示す回路図である。
【図１３Ａ】は、異常電圧検知部６８ｂの一構成例を示す回路図である。
【図１３Ｂ】は、異常電圧検知部６８ｂの別の一構成例を示す回路図である。
【発明を実施するための形態】
【００４９】
以下では、降圧型のスイッチングレギュレータに本発明を適用した構成を例に挙げて、詳細な説明を行う。
【００５０】
図１は、本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。
【００５１】
本図に示すように、本実施形態のスイッチングレギュレータは、回路ブロックとして、制御回路１と、スイッチ駆動回路２と、出力回路３と、平滑回路４と、分圧回路５と、異常保護回路６と、を有して成る。
【００５２】
制御回路１は、電源電圧Ｖｃｃから所望の出力電圧Ｖｏが得られるように、スイッチ駆動回路２への駆動信号ＣＬＫを生成する手段であり、誤差増幅器１１と、直流電圧源１２と、ＰＷＭ［Pulse Width Modulation］コンパレータ１３と、発振回路１４と、Ｄフリップフロップ１５と、論理積演算器１６（以下ではＡＮＤ１６と呼ぶ）と、を有して成る。
【００５３】
誤差増幅器１１の非反転入力端（＋）は、直流電圧源１２の正極端に接続されており、所定の参照電圧Ｖｒｅｆ（出力電圧Ｖｏの目標設定値に相当）が印加されている。直流電圧源１２の負極端は、接地端に接続されている。誤差増幅器１１の反転入力端（−）は、分圧回路５の帰還電圧出力端（後述する抵抗５１と抵抗５２との接続ノード）に接続されており、帰還電圧Ｖｆｂ（出力電圧Ｖｏの実際値に相当）が印加されている。
【００５４】
ＰＷＭコンパレータ１３の非反転入力端（＋）は、誤差増幅器１１の出力端に接続されており、誤差信号ＥＲＲが印加されている。ＰＷＭコンパレータ１３の反転出力端（−）は、発振回路１４の第１出力端に接続されており、所定の周波数を有する三角波信号ＣＴが印加されている。
【００５５】
Ｄフリップフロップ１５のデータ入力端（Ｄ）は、電源電圧Ｖｃｃの印加端に接続されている。Ｄフリップフロップ１５のクロック入力端は、発振回路１４の第２出力端に接続されており、上記した三角波信号ＣＴと同一の周波数を有するパルス状のクロック信号ＣＫが印加されている。
【００５６】
ＡＮＤ１６の第１入力端は、ＰＷＭコンパレータ１３の出力端に接続されており、パルス幅変調信号ＰＷＭが印加されている。ＡＮＤ１６の第２入力端は、Ｄフリップフロップ１５の出力端（Ｑ）に接続されており、過電流保護信号ＯＣＰが印加されている。ＡＮＤ１６の第３入力端は、異常保護回路６のオフラッチ信号出力端に接続されており、オフラッチ信号ＯＦＦが反転印加されている。ＡＮＤ１６の出力端は、駆動信号ＣＬＫの出力端に相当し、スイッチ駆動回路２の駆動信号入力端に接続されている。
【００５７】
スイッチ駆動回路２は、制御回路１からの駆動信号ＣＬＫに基づいて、出力回路３の駆動制御（第１、第２制御信号の生成制御）を行う手段である。なお、スイッチ駆動回路２の構成及び動作については、後ほど詳細に説明する。
【００５８】
出力回路３は、電源電圧Ｖｃｃの印加端と接地端との間に直列接続された一対のスイッチ素子として、Ｎチャネル型電界効果トランジスタ（出力トランジスタ）３１と、Ｎチャネル型電界効果トランジスタ（同期整流トランジスタ）３２と、を有して成り、これらを相補的にスイッチング駆動することで、電源電圧Ｖｃｃからパルス状のスイッチ電圧Ｖｓｗを生成する手段である。なお、トランジスタ３１のドレインは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ３２のドレインは、接地端に接続されている。トランジスタ３１、３２のソースは、互いに接続されており、その接続ノードは、スイッチ電圧Ｖｓｗの出力端に相当する。トランジスタ３１、３２のゲートは、それぞれ、スイッチ駆動回路２の第１、第２制御信号出力端に接続されている。
【００５９】
なお、本明細書中で用いている「相補的」という文言は、トランジスタ３１、３２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ３１、３２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００６０】
平滑回路４は、スイッチ電圧Ｖｓｗを平滑して所望の出力電圧Ｖｏを生成する手段であり、ショットキーダイオード４１と、インダクタ４２と、キャパシタ４３と、を有して成る。ショットキーダイオード４１のカソードは、出力回路３のスイッチ電圧出力端に接続されている。ショットキーダイオード４１のアノードは、接地端に接続されている。インダクタ４２の一端は、出力回路３のスイッチ電圧出力端に接続されている。インダクタ４２の他端は、キャパシタ４３の一端に接続されている。キャパシタ４３の他端は、接地端に接続されている。なお、キャパシタ４３の一端は、出力電圧Ｖｏの出力端に相当する。
【００６１】
分圧回路５は、出力電圧Ｖｏを分圧して帰還電圧Ｖｆｂを生成する手段であり、抵抗５１と、抵抗５２とを有して成る。抵抗５１と抵抗５２は、出力電圧Ｖｏの出力端と接地端との間に直列接続されており、その接続ノードは、帰還電圧Ｖｆｂの出力端に相当する。
【００６２】
異常保護回路６は、スイッチングレギュレータの異常を検出したときに所定の保護動作を行う手段であり、スイッチ６１と、抵抗６２と、コンパレータ６３と、直流電圧源６４と、コンパレータ６５と、直流電圧源６６と、タイマラッチ回路６７と、を有して成る。
【００６３】
スイッチ６１の一端は、出力回路３のスイッチ電圧出力端に接続されている。スイッチ６１の開閉制御端は、スイッチ駆動回路２の第１制御信号出力端に接続されている。すなわち、スイッチ６１は、トランジスタ３１と同期してスイッチング制御される。より具体的に述べると、スイッチ６１は、トランジスタ３１がオンされているときにオンとされ、オフされているときにオフとされる。
【００６４】
コンパレータ６３の反転入力端（−）は、スイッチ６１の他端に接続される一方、抵抗６２を介して電源電圧Ｖｃｃの印加端にも接続されており、スイッチ電圧Ｖｓｗ’が印加されている。コンパレータ６３の非反転入力端（＋）は、直流電圧源６４の負極端に接続されており、閾値電圧Ｖｔｈ１が印加されている。直流電圧源６４の正極端は、電源電圧Ｖｃｃの印加端に接続されている。コンパレータ６３の出力端は、タイマラッチ回路６７の第１比較信号入力端に接続される一方、制御回路１を構成するＤフリップフロップ１５のリセット入力端にも接続されている。
【００６５】
コンパレータ６５の反転入力端（−）は、分圧回路５の帰還電圧出力端に接続されており、帰還電圧Ｖｆｂが印加されている。コンパレータ６５の非反転入力端（＋）は、直流電圧源６６の正極端に接続されており、閾値電圧Ｖｔｈ２が印加されている。直流電圧源６６の負極端は、接地端に接続されている。コンパレータ６５の出力端は、タイマラッチ回路６７の第２比較信号入力端に接続されている。
【００６６】
まず、上記構成から成るスイッチングレギュレータの基本動作（出力電圧Ｖｏの安定化制御）について説明する。
【００６７】
制御回路１において、誤差増幅器１１は、帰還電圧Ｖｆｂと参照電圧Ｖｒｅｆとの差分を増幅して誤差信号ＥＲＲを生成する。ＰＷＭコンパレータ１３は、誤差信号ＥＲＲと三角波信号ＣＴとを比較して、パルス幅変調信号ＰＷＭを生成する。このとき、パルス幅変調信号ＰＷＭの論理は、誤差信号ＥＲＲが三角波信号ＣＴよりも高電位であれば、ハイレベルとなり、その逆であれば、ローレベルとなる。すなわち、誤差信号ＥＲＲが高電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間（延いては、トランジスタ３１のオンデューティ）が長くなり、逆に、誤差信号ＥＲＲが低電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間が短くなる。
【００６８】
スイッチ駆動回路２は、ＡＮＤ１６を介して入力されるパルス幅変調信号ＰＷＭに基づいて、トランジスタ３１及びトランジスタ３２の各ゲート信号（第１、第２制御信号）を生成する。
【００６９】
このような出力電圧Ｖｏのフィードバック制御により、トランジスタ３１、３２は、帰還電圧Ｖｆｂが所定の参照電圧Ｖｒｅｆと一致するように、言い換えれば、出力電圧Ｖｏが所望の目標設定値と一致するように、スイッチング制御されることになる。
【００７０】
次に、上記構成から成るスイッチングレギュレータの過電流保護動作について、先出の図１とともに、図２を参照しながら詳細に説明する。
【００７１】
図２は、過電流保護動作（タイマラッチ動作）の一例を説明するためのタイミングチャートである。なお、本図中には、スイッチ電圧Ｖｓｗ、スイッチ電圧Ｖｓｗ’、第１比較信号Ｓａ、及び、オフラッチ信号ＯＦＦの挙動がそれぞれ描写されている。
【００７２】
先にも述べたように、出力回路３におけるスイッチ電圧Ｖｓｗの出力端とコンパレータ６３の反転入力端（−）との間には、スイッチ６１が挿入されており、当該スイッチ６１は、トランジスタ３１がオンされているときにオンとされ、オフされているときにオフとされる。一方、コンパレータ６３の反転入力端（−）は、抵抗６２を介して電源電圧Ｖｃｃの印加端にプルアップされている。従って、コンパレータ６３の反転入力端（−）に印加されるスイッチ電圧Ｖｓｗ’は、図２に示したように、トランジスタ３１のオン時にはスイッチ電圧Ｖｓｗと一致し、トランジスタ３１のオフ時には、電源電圧Ｖｃｃとなる。
【００７３】
ここで、トランジスタ３１のオン時に得られるスイッチ電圧Ｖｓｗは、電源電圧Ｖｃｃから、トランジスタ３１のオン抵抗Ｒｏｎとこれに流れる電流Ｉとの積算値を差し引いた電圧値（Ｖｃｃ−Ｒｏｎ×Ｉ）となるので、トランジスタ３１のオン抵抗Ｒｏｎを一定値とみなせば、その電圧値は電流Ｉが大きいほど低下することになる。
【００７４】
従って、コンパレータ６３でスイッチ電圧Ｖｓｗ’と所定の閾値電圧Ｖｔｈ１とを比較することにより、過電流（短絡電流）の検出を行うことが可能となる。なお、本実施形態の場合、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈ１よりも高ければ、第１比較信号Ｓａはローレベル（正常状態を示す論理）となり、逆に、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈ１よりも低ければ、第１比較信号Ｓａはハイレベル（過電流状態を示す論理）となる。
【００７５】
一方、制御回路１を構成するＤフリップフロップ１５は、第１比較信号Ｓａの立上がりエッジでリセットされ、その出力である過電流保護信号ＯＣＰをローレベルに遷移する。その結果、ＡＮＤ１６は、パルス幅変調信号ＰＷＭの伝達経路を遮断する形となる。このような信号遮断は、次のクロック信号ＣＫの立上がりエッジでＤフリップフロップ１５がデータ入力端（Ｄ）の入力である電源電圧Ｖｃｃを読み込み、過電流保護信号ＯＣＰがハイレベルに遷移されるまで継続される。
【００７６】
すなわち、上記の過電流保護動作（以下、第１の過電流保護動作と呼ぶ）は、スイッチ電圧Ｖｓｗをモニタし、第１比較信号Ｓａが過電流状態を示した時点で、当該周期の出力動作をオフさせる一方、次の周期の出力動作については、クロック信号ＣＫに基づいて、自己復帰を行う構成であると言える。このような構成であれば、過電流の検出手段として出力電圧Ｖｏの供給経路上にセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【００７７】
また、本実施形態のスイッチングレギュレータにおいて、異常保護回路６は、上記第１の過電流保護動作のほか、第２の過電流保護動作を実施する手段として、タイマラッチ回路６７を備えて成る。
【００７８】
タイマラッチ回路６７は、第１比較信号Ｓａに基づいてトランジスタ３１に流れる電流が過電流状態であるか否かを判定し、過電流状態が所定の期間に亘って継続されたときには、トランジスタ３１をオフラッチすべく、オフラッチ信号ＯＦＦの論理変遷を行う。
【００７９】
より具体的に述べると、本実施形態のタイマラッチ回路６７は、図２に示すように、第１比較信号Ｓａの立上がりエッジでタイマのカウント動作をスタートし、所定時間が経過したときに、オフラッチ信号ＯＦＦをローレベル（正常状態を示す論理）からハイレベル（過電流状態を示す論理）に遷移させて、その論理状態を保持する。
【００８０】
一方、制御回路１を構成するＡＮＤ１６は、反転入力されるオフラッチ信号ＯＦＦに応じて、パルス幅変調信号ＰＷＭの伝達経路を遮断する形となる。
【００８１】
このように、上記第２の過電流保護動作であれば、出力電圧Ｖｏをモニタしていた従来のタイマラッチ方式と異なり、出力電圧Ｖｏの挙動に依ることなく、過電流状態を遅滞なく検出して、迅速に保護動作を実施することができるので、ＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。
【００８２】
また、本実施形態のスイッチングレギュレータであれば、第２の過電流保護動作が機能するまでのタイマ期間中に、第１の過電流保護動作が機能するため、当該タイマ期間中における過電流を適切に抑制する一方、その後も過電流状態が継続する場合には、第２の過電流保護動作によって、出力動作を完全にオフラッチすることができるので、ＩＣや周辺部品の破壊をより確実に防止することが可能となる。
【００８３】
また、本実施形態のスイッチングレギュレータにおいて、異常保護回路６は、帰還電圧Ｖｆｂと所定の閾値電圧Ｖｔｈ２とを比較する第２のコンパレータ６５を有して成り、タイマラッチ回路６７は、第１比較信号Ｓａだけでなく、コンパレータ６５から出力される第２の比較信号Ｓｂに基づいて、出力電圧Ｖｏが減電圧状態であるか否かを判定し、前記減電圧状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成とされている。
【００８４】
このような減電圧保護動作によれば、出力端のショートや過負荷時の減電圧状態を遅滞なく検出して、迅速に保護動作を実施することができるので、ＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。また、過電流が生じているときに、何らかの理由で上記第２の過電流保護動作が正常に機能しなかった場合でも、上記第１の過電流保護動作さえ正常に機能していれば、出力電圧Ｖｏが徐々に低下していくため、最終的には、当該減電圧保護動作によってトランジスタ３１をオフラッチすることが可能となる。
【００８５】
なお、一旦オフラッチされた出力動作の復帰に関しては、外部からのイネーブル信号等に応じて復帰するようにしてもよいし、別途内蔵のタイマなどを用いて自己復帰するようにしてもよい。
【００８６】
次に、タイマラッチ回路６７の一構成例について、図３を参照しながら説明する。
【００８７】
図３は、タイマラッチ回路６７の一構成例を示す回路ブロック図である。
【００８８】
本図に示すように、本構成例のタイマラッチ回路６７は、否定論理和演算器６７ａ（以下では、ＮＯＲ６７ａと呼ぶ）と、タイマ制御回路６７ｂと、定電流源６７ｃと、スイッチ６７ｄと、キャパシタ６７ｅと、コンパレータ６７ｆと、直流電圧源６７ｇと、を有して成る。
【００８９】
ＮＯＲ６７ａの一入力端は、第１比較信号Ｓａの入力端に相当し、コンパレータ６３の出力端に接続されている。ＮＯＲ６７ａの他入力端は、第２比較信号Ｓｂの入力端に相当し、コンパレータ６５の出力端に接続されている。定電流源６７ｃの一端は、電源電圧Ｖｃｃの印加端に接続されている。定電流源６７ｃの他端は、スイッチ６７ｄの一端と、キャパシタ６７ｅの一端と、コンパレータ６７ｆの非反転入力端（＋）と、にそれぞれ接続されている。スイッチ６７ｄの他端とキャパシタ６７ｅの他端は、いずれも接地端に接続されている。コンパレータ６７ｆの反転入力端（−）は、直流電圧源６７ｇの正極端に接続されている。直流電圧源６７ｇの負極端は、接地端に接続されている。コンパレータ６７ｆの出力端は、オフラッチ信号ＯＦＦの出力端に相当する。
【００９０】
タイマ制御回路６７ｂは、ＮＯＲ６７ａの出力論理がハイレベルからローレベルに遷移されたとき、すなわち、過電流状態及び減電圧状態のいずれか一方が検出されたときに、スイッチ６７ｄをオンからオフに遷移させる。なお、過電流状態が検出されている間、第１比較信号Ｓａは、所定の周期を有するパルス信号となるため、ＮＯＲ６７ａの出力論理も、上記と同一の周期を有するパルス信号となるが、タイマ制御回路６７ｂは、当該パルス信号が前記周期で連続的に入力されている間は、スイッチ６７ｄをオフに維持し、前記パルス信号の入力が停止した場合には、スイッチ６７ｄをオンとする構成にすればよい。
【００９１】
スイッチ６７ｄがオンからオフに遷移されると、定電流源６７ｃで生成された定電流がキャパシタ６７ｅを介して接地端に流れ込み、キャパシタ６７ｅの充電が開始される。そして、キャパシタ６７ｅの一端で得られる端子電圧（充電電圧）が直流電圧源６７ｇで生成される所定の閾値電圧に達するまで上昇したとき、コンパレータ６７ｆの出力論理（すなわち、オフラッチ信号ＯＦＦの出力論理）がローレベルからハイレベルに遷移される。
【００９２】
上記構成から成るタイマラッチ回路６７であれば、極めて簡易な構成で、タイマラッチ動作を実現することが可能となる。なお、タイマスタートからオフラッチまでの期間については、定電流源６７ｃの定電流値やキャパシタ６７ｅの容量値、並びに、直流電圧源６７ｇの閾値電圧を調整することにより、適宜設定することが可能である。
【００９３】
ただし、タイマラッチ回路６７の構成については、上記に限定されるものではなく、ディジタルカウンタなどを用いても構わない。
【００９４】
続いて、スイッチ駆動回路２の構成について、図４を参照しながら詳細に説明する。
【００９５】
図４は、スイッチ駆動回路２の一構成例を示す回路ブロック図である。
【００９６】
図４に示すように、本構成例のスイッチ駆動回路２は、上側制御部２１と、上側ドライバ部２２と、上側モニタ部２３と、インバータ２４と、下側制御部２５と、下側ドライバ部２６と、下側モニタ部２７と、を有して成る。
【００９７】
上側制御部２１は、制御回路１からの駆動信号ＣＬＫとモニタ信号Ｂ２に基づいてゲート信号Ａ１を生成する手段であり、インバータ２１ａ（以下、ＩＮＶ２１ａと呼ぶ）と、論理積演算器２１ｂ（以下、ＡＮＤ２１ｂと呼ぶ）と、否定論理積演算器２１ｃ、２１ｄ（以下、ＮＡＮＤ２１ｃ、２１ｄ）と呼ぶと、論理積演算器２１ｅ（以下、ＡＮＤ２１ｅと呼ぶ）と、を有して成る。なお、本構成例の上側制御部２１では、ＮＡＮＤ２１ｃとＮＡＮＤ２１ｄによって、ＲＳフリップフロップが構成されている。
【００９８】
ＩＮＶ２１ａの入力端は、モニタ信号Ｂ２の印加端に接続されている。ＩＮＶ２１ａの出力端は、ＮＡＮＤ２１ｄの一入力端（ＲＳフリップフロップのセット入力端（Ｓ）に相当）に接続されている。ＮＡＮＤ２１ｄの他入力端は、ＮＡＮＤ２１ｃの出力端に接続されている。ＮＡＮＤ２１ｄの出力端（ＲＳフリップフロップの出力端（Ｑ）に相当）は、ＮＡＮＤ２１ｃの一入力端に接続される一方、ＡＮＤ２１ｅの一入力端にも接続されている。ＮＡＮＤ２１ｃの他入力端（ＲＳフリップフロップのリセット入力端（Ｒ）に相当）は、駆動信号ＣＬＫの印加端に接続されている。ＡＮＤ２１ｂの一入力端は、モニタ信号Ｂ２の印加端に接続されている。ＡＮＤ２１ｂの他入力端は、駆動信号ＣＬＫの印加端に接続されている。ＡＮＤ２１ｂの出力端は、ＡＮＤ２１ｅの他入力端に接続されている。ＡＮＤ２１ｅの出力端は、上側ドライバ部２２を介して、トランジスタ３１のゲートに接続されている。
【００９９】
上側ドライバ部２２は、上側制御部２１で生成されたゲート信号Ａ１にレベルシフト処理などを施して、トランジスタ３１のゲートに供給する手段である。
【０１００】
上側モニタ部２３は、ゲート信号Ａ１をモニタしてトランジスタ３１のオン／オフ状態を示すモニタ信号Ｂ１を生成する手段であり、コンパレータ２３ａと、直流電圧源２３ｂと、を有して成る。コンパレータ２３ａの反転入力端（−）は、トランジスタ３１のゲートに接続されている。コンパレータ２３ａの非反転入力端（＋）は、直流電圧源２３ｂの正極端に接続されている。直流電圧源２３ｂの負極端は、接地端に接続されている。コンパレータ２３ａの出力端は、モニタ信号Ｂ１の出力端に相当する。
【０１０１】
下側制御部２５は、制御回路１からインバータ２４を介して反転入力される駆動信号ＣＬＫとモニタ信号Ｂ１に基づいてゲート信号Ａ２を生成する手段であり、インバータ２５ａ（以下、ＩＮＶ２５ａと呼ぶ）と、否定論理積演算器２５ｂ、２５ｃ、２５ｄ（以下、ＮＡＮＤ２５ｂ、２５ｃ、２５ｄと呼ぶ）と、否定論理和演算器２５ｅ（以下、ＮＯＲ２５ｅと呼ぶ）と、を有して成る。なお、本構成例の下側制御部２５では、ＮＡＮＤ２５ｂとＮＡＮＤ２５ｃによって、ＲＳフリップフロップが構成されている。
【０１０２】
ＩＮＶ２５ａの入力端は、モニタ信号Ｂ１の印加端に接続されている。ＩＮＶ２５ａの出力端は、ＮＡＮＤ２５ｃの一入力端（ＲＳフリップフロップのリセット入力端（Ｒ）に相当）に接続されている。ＮＡＮＤ２５ｃの他入力端は、ＮＡＮＤ２５ｂの出力端に接続されている。ＮＡＮＤ２５ｃの出力端は、ＮＡＮＤ２５ｂの一入力端に接続されている。ＮＡＮＤ２５ｂの他入力端（ＲＳフリップフロップのセット入力端（Ｓ）に相当）は、インバータ２４の出力端に接続されている。ＮＡＮＤ２５ｂの出力端（ＲＳフリップフロップの出力端（Ｑ）に相当）は、ＮＯＲ２５ｅの一入力端に接続されている。ＮＯＲ２５ｅの他入力端は、ＮＡＮＤ２５ｄの出力端に接続されている。ＮＡＮＤ２５ｄの一入力端はインバータ２４の出力端に接続されている。ＮＡＮＤ２５ｄの他入力端は、モニタ信号Ｂ１の印加端に接続されている。ＮＯＲ２５ｅの出力端は、下側ドライバ部２６を介して、トランジスタ３２のゲートに接続されている。
【０１０３】
下側ドライバ部２６は、下側制御部２５で生成されたゲート信号Ａ２にレベルシフト処理などを施して、トランジスタ３２のゲートに供給する手段である。
【０１０４】
下側モニタ部２７は、ゲート信号Ａ２をモニタしてトランジスタ３２のオン／オフ状態を示すモニタ信号Ｂ２を生成する手段であり、コンパレータ２７ａと、直流電圧源２７ｂと、を有して成る。コンパレータ２７ａの反転入力端（−）は、トランジスタ３２のゲートに接続されている。コンパレータ２７ａの非反転入力端（＋）は、直流電圧源２７ｂの正極端に接続されている。直流電圧源２７ｂの負極端は、接地端に接続されている。コンパレータ２７ａの出力端は、モニタ信号Ｂ２の出力端に相当する。
【０１０５】
次に、上記構成から成るスイッチ駆動回路２によるスイッチング駆動（特に、トランジスタ３１、３２の同時オン防止動作）について、図５を参照しながら詳細に説明する。
【０１０６】
図５は、スイッチ駆動回路２によるスイッチング駆動を説明するためのタイミングチャートである。
【０１０７】
駆動信号ＣＬＫの論理がローレベル（Ｌ）からハイレベル（Ｈ）に遷移されたとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、また、ＲＳフリップフロップの出力論理は、セット信号（インバータ２４を介して反転入力される駆動信号ＣＬＫ）の立下がりエッジをトリガとして、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ２の論理）は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、トランジスタ３２がターンオフされる。
【０１０８】
ゲート信号Ａ２の論理がローレベル（Ｌ）に遷移されると、モニタ信号Ｂ２の論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。このとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、また、ＲＳフリップフロップの出力論理は、セット信号（ＩＮＶ２１ａを介して反転入力されるモニタ信号Ｂ２）の立下がりエッジをトリガとして、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。従って、ＡＮＤ２１ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、トランジスタ３１がターンオンされる。
【０１０９】
このとき、ゲート信号Ａ２の論理がローレベル（Ｌ）に遷移されてから、ゲート信号Ａ１の論理がハイレベル（Ｈ）に遷移されるまでの期間ｄは、トランジスタ３１、３２の同時オフ期間となる。なお、同時オフ期間ｄを定めるに際しては、下側モニタ部２７の比較出力に要する遅延時間のみを利用してもよいし、下側モニタ部２７の出力段に別途遅延回路を挿入してもよい。
【０１１０】
ゲート信号Ａ１の論理がハイレベル（Ｈ）に遷移されると、モニタ信号Ｂ１の論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。このとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、駆動信号ＣＬＫの論理に依ることなく、それまでのハイレベル（Ｈ）に維持される。また、ＲＳフリップフロップの出力論理についても、それまでのハイレベル（Ｈ）に維持される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ２の論理）は、それまでのローレベル（Ｌ）に維持され、トランジスタ３２は引き続いてオフ状態に維持される。
【０１１１】
一方、駆動信号ＣＬＫの論理がハイレベル（Ｈ）からローレベル（Ｌ）に遷移されたとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、また、ＲＳフリップフロップの出力論理は、リセット信号（駆動信号ＣＬＫ）の立下がりエッジをトリガとしてハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。従って、ＡＮＤ２１ｅの出力論理（ゲート信号Ａ１の論理）は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、トランジスタ３１がターンオフされる。
【０１１２】
ゲート信号Ａ１の論理がローレベル（Ｌ）に遷移されると、モニタ信号Ｂ１の論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。このとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、また、ＲＳフリップフロップの出力論理は、リセット信号（ＩＮＶ２５ａを介して反転入力されるモニタ信号Ｂ１）の立下がりエッジをトリガとして、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、トランジスタ３２がターンオンされる。
【０１１３】
このとき、ゲート信号Ａ１の論理がローレベル（Ｌ）に遷移されてから、ゲート信号Ａ２の論理がハイレベル（Ｈ）に遷移されるまでの期間ｄは、トランジスタ３１、３２の同時オフ期間となる。なお、同時オフ期間ｄを定めるに際しては、上側モニタ部２３の比較出力に要する遅延時間のみを利用してもよいし、上側モニタ部２３の出力段に別途遅延回路を挿入してもよい。
【０１１４】
ゲート信号Ａ２の論理がハイレベル（Ｈ）に遷移されると、モニタ信号Ｂ２の論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。このとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、駆動信号ＣＬＫの論理に依ることなく、それまでのローレベル（Ｌ）に維持される。また、ＲＳフリップフロップの出力論理についても、それまでのローレベル（Ｌ）に維持される。従って、ＡＮＤ２１ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、それまでのローレベル（Ｌ）に維持され、トランジスタ３１は、引き続いてオフ状態に維持される。
【０１１５】
上記ロジックによれば、本図（ａ）に示すように、駆動信号ＣＬＫのデューティが小さくなり、回路に生じる不可避的な信号遅延に起因して、ゲート信号Ａ１のハイレベル期間中（トランジスタ３１のオン期間中）に、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号Ｂ１がハイレベル（Ｈ）である期間が生じた場合であっても、図６で示した従来構成と異なり、ゲート信号Ａ２が意図せずハイレベル（Ｈ）となることはない。
【０１１６】
同様に、上記ロジックによれば、本図（ｃ）に示すように、駆動信号ＣＬＫのデューティが大きくなり、回路に生じる不可避的な信号遅延に起因して、ゲート信号Ａ２のハイレベル期間中（トランジスタ３２のオン期間中）に、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号Ｂ２がハイレベル（Ｈ）である期間が生じた場合であっても、ゲート信号Ａ１が意図せずハイレベル（Ｈ）となることはない。
【０１１７】
上記したように、本実施形態のスイッチングレギュレータは、異なる２電位間に直列接続されたトランジスタ３１、３２を駆動するスイッチ駆動回路２を備えたスイッチングレギュレータであって、スイッチ駆動回路２は、トランジスタ３１のゲート信号Ａ１をモニタしてトランジスタ３１のオン／オフ状態を示すモニタ信号Ｂ１を生成する上側モニタ部２３と、トランジスタ３２のゲート信号Ａ２をモニタしてトランジスタ３２のオン／オフ状態を示すモニタ信号Ｂ２を生成する下側モニタ部２７と、所定の駆動信号ＣＬＫとモニタ信号Ｂ２に基づいてゲート信号Ａ１を生成する上側制御部２１と、駆動信号ＣＬＫとモニタ信号Ｂ１に基づいてゲート信号Ａ２を生成する下側制御部２５と、を有して成り、上側制御部２１は、駆動信号ＣＬＫに基づいてトランジスタ３１のターンオフが指示されたことをトリガとして、トランジスタ３１をオフラッチする一方、モニタ信号Ｂ２に基づいてトランジスタ３２のターンオフが確認されたことをトリガとして、トランジスタ３１のオフラッチを解除するように、ゲート信号Ａ１の論理変遷を行うものであり、下側制御部２５は、駆動信号ＣＬＫに基づいてトランジスタ３２のターンオフが指示されたことをトリガとして、トランジスタ３２をオフラッチする一方、モニタ信号Ｂ１に基づいてトランジスタ３１のターンオフが確認されたことをトリガとして、トランジスタ３２のオフラッチを解除するように、ゲート信号Ａ２の論理変遷を行うものである構成とされている。
【０１１８】
このような構成とすることにより、トランジスタ３１、３２のスイッチング周波数を高めた場合など、あらゆる条件下でも確実に同時オンを防止することができるので、貫通電流による素子の破壊や効率の低下を回避し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１１９】
続いて、閾値電圧Ｖｔｈ１（過電流保護値）の異常を検出したときに所定の端子異常保護動作を行う端子異常保護回路について、図８を参照しながら詳細に説明する。
【０１２０】
図８は、端子異常保護回路６８の一構成例を示す回路図である。
【０１２１】
図８に示すように、先述の直流電圧源６４は、一端が電源電圧Ｖｃｃの印加端に接続され、他端が外部端子６４ｃに接続された外付けの抵抗６４ａ（抵抗値Ｒ）に、定電流源６４ｂで生成される定電流（電流値Ｉ）を流すことにより、外部端子６４ｃにて得られる端子電圧（電圧値Ｖ＝Ｖｃｃ−Ｉ・Ｒ）を閾値電圧Ｖｔｈ１として引き出す構成とされている。このような構成とすることにより、ユーザは抵抗６４ａを任意に付け替えることで、容易に過電流保護値である閾値電圧Ｖｔｈ１を調整することができるので、ユーザ設定の自由度を高めることが可能となる。
【０１２２】
一方、端子異常保護回路６８は、閾値電圧Ｖｔｈ１が所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させる手段であり、ｐｎｐ型バイポーラトランジスタ６８ａと、抵抗６８ｂと、を有して成る。
【０１２３】
トランジスタ６８ａのエミッタは、スイッチ電圧Ｖｓｗ’の印加端、すなわち、コンパレータ６３の反転入力端（−）に接続されている。トランジスタ６８ａのベースは、閾値電圧Ｖｔｈ１の印加端、すなわち、コンパレータ６３の非反転入力端（＋）に接続されている。トランジスタ６８ａのコレクタは、抵抗６８ｂを介して接地端に接続されており、当該コレクタから、端子異常保護信号Ｓｃが引き出されている。
【０１２４】
上記構成から成る端子異常保護回路６８において、トランジスタ６８ａは、ベースに印加される閾値電圧Ｖｔｈ１がエミッタに印加されるスイッチ電圧Ｖｓｗ’よりも１Ｖｆ分だけ低下したときにオンとなる。例えば、抵抗６４ａが脱落して外部端子６４ｃがオープン状態となった場合や、外部端子６４ｃが地絡状態となった場合には、閾値電圧Ｖｔｈ１が接地電圧（或いは、接地電圧の近傍）まで低下するため、トランジスタ６８ａがオンとなる。このとき、端子異常保護信号Ｓｃは、ローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）となる。
【０１２５】
従って、端子異常保護信号Ｓｃがハイレベルとなったときに閾値電圧Ｖｔｈ１が所定の制限範囲を外れていると判定して、所定の端子異常保護動作（出力停止制御など）を行う構成としておけば、正常に作動し得ない過電流保護機能に頼った結果、過電流が流れ続けてＩＣや周辺部品が破壊に至る、という最悪の事態を未然に回避することが可能となる。
【０１２６】
なお、端子異常保護動作の一例としては、先述のタイマラッチ回路６７に端子異常保護信号Ｓｃを入力し、閾値電圧Ｖｔｈ１の異常状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成にするとよい。
【０１２７】
一方、抵抗６４ａがショートして外部端子６４ｃが天絡した場合にも、過電流保護機能は正常に作動し得ないが、この場合には、コンパレータ６３の第１比較信号Ｓａがハイレベル（過電流状態を示す論理）に張り付き、出力動作が停止される結果となるので、ＩＣや周辺部品が破壊に至ることはない。
【０１２８】
上記したように、本実施形態のスイッチングレギュレータは、外付けの抵抗６４ａによって設定される閾値電圧Ｖｔｈ１（過電流保護値）に応じた過電流保護動作を行う過電流保護回路（６１〜６４）と、閾値電圧Ｖｔｈ１の異常を検出したときに所定の端子異常保護動作を行う端子異常保護回路６８と、を有して成る構成とされている。このような構成とすることにより、過電流の発生時はもとより、外部端子６４ｃの天絡や地絡、抵抗６４ａのショートや脱落、埃等の付着、或いは、誤装着に起因して、閾値電圧Ｖｔｈ１に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１２９】
また、本実施形態のスイッチングレギュレータにおいて、端子異常保護回路６８は、ベースが閾値電圧Ｖｔｈ１の印加端に接続され、エミッタがスイッチ電圧Ｖｓｗ’の印加端に接続され、コレクタから端子異常保護信号Ｓｃが引き出されるｐｎｐ型バイポーラトランジスタ６８ａを有して成る構成とされている。このような構成とすることにより、極めて簡易に端子異常保護回路６８を実現することができるので、素子数や回路規模の増大、並びに、これに伴うコストアップを最小限に抑えることが可能となる。
【０１３０】
なお、本実施形態のスイッチングレギュレータにおいて、例えば、電源電圧Ｖｃｃが１［Ｖ］であり、閾値電圧Ｖｔｈ１が０．１［Ｖ］に設定されている場合、通常動作時におけるスイッチ電圧Ｖｓｗ’と閾値電圧Ｖｔｈ１との電圧差は、最大０．９［Ｖ］となる。従って、端子異常保護回路６８が正常な過電流保護機能に支障を来さないようにするためには、トランジスタ６８ａのベース・エミッタ間に、０．９［Ｖ］よりも大きな電圧差が生じたときにのみ、トランジスタ６８ａがオンとなるように、トランジスタ６８ａのオンスレッショルド電圧Ｖｆを０．９［Ｖ］よりも大きく設計するか、或いは、図９に示すように、アノードがトランジスタ６８ａのベースに接続され、カソードが閾値電圧Ｖｔｈ１の印加端に接続されたダイオード（図９ではダイオード接続されたｎｐｎ型バイポーラトランジスタ６８ｃ）を挿入し、トランジスタ６８ａとトランジスタ６８ｃの各オンスレッショルド電圧Ｖｆを合わせて０．９［Ｖ］よりも大きくなるように設計すればよい。
【０１３１】
また、本実施形態のスイッチングレギュレータにおいて、端子異常保護回路６８の構成は、上記に限定されるものではなく、図１０に示すように、閾値電圧Ｖｔｈ１と所定の閾値（電源電圧Ｖｃｃ及び直流電圧源６８ｆの正極電圧）とを比較し、その比較結果を端子異常保護信号Ｓｃ１、Ｓｃ２として出力するコンパレータ６８ｄ、６８ｅを有して成る構成としてもよい。このような構成とすることにより、外部端子６４ｃの天絡や地絡、抵抗６４ａのショートや脱落、埃等の付着、或いは、誤装着に起因した閾値電圧Ｖｔｈ１の異常を適切に検出し、ＩＣや周辺部品の破壊を防止することが可能となる。
【０１３２】
続いて、発振回路１４、並びに、その発振周波数の異常を検出したときに所定の発振異常保護動作を行う発振異常保護回路について、図１１を参照しながら詳細に説明する。
【０１３３】
図１１は、発振回路１４と発振異常保護回路６９の一構成例を示す回路図である。
【０１３４】
まず、発振回路１４の構成及び動作について説明する。
【０１３５】
図１１に示すように、本構成例の発振回路１４は、ｐｎｐ型バイポーラトランジスタ１４ａ、１４ｂ、１４ｃと、ｎｐｎ型バイポーラトランジスタ１４ｄと、外部端子１４ｅ、１４ｆと、外付けの抵抗１４ｇと、外付けのキャパシタ１４ｈと、ｐｎｐ型バイポーラトランジスタ１４ｉ、１４ｊと、スイッチ１４ｋと、スイッチ制御部１４ｌと、クロック信号生成部１４ｍと、を有して成る。
【０１３６】
トランジスタ１４ａ、１４ｂ、１４ｃのエミッタは、いずれも、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ１４ａ、１４ｂ、１４ｃのベースは、いずれも、トランジスタ１４ａのコレクタに接続されている。トランジスタ１４ｄのコレクタは、トランジスタ１４ａのコレクタに接続されている。トランジスタ１４ｄのベースは、ベース電圧Ｖｂの印加端に接続されている。トランジスタ１４ｄのエミッタは、外部端子１４ｅに接続されている。トランジスタ１４ｂのコレクタは、外部端子１４ｆに接続されている。
【０１３７】
外部端子１４ｅは、発振周波数設定用の抵抗１４ｇ（抵抗値Ｒ）を外部接続するための端子であり、抵抗１４ｇを介して接地端に接続されている。外部端子１４ｆは、発振周波数設定用のキャパシタ１４ｈ（容量値Ｃ）を外部接続するための端子であり、キャパシタ１４ｈを介して接地端に接続されている。このような外部端子１４ｅ、１４ｆを備えた構成とすることにより、ユーザは外付けの抵抗１４ｇ、及び、キャパシタ１４ｈを適宜選択することで、発振回路１４の発振周波数を自由に設定することが可能となる。
【０１３８】
トランジスタ１４ｉのエミッタは、トランジスタ１４ｂのコレクタに接続されている。トランジスタ１４ｊのエミッタは、トランジスタ１４ｃのコレクタに接続されている。トランジスタ１４ｉ、１４ｊのコレクタは、いずれも接地端に接続されている。トランジスタ１４ｉ、１４ｊのベースは、いずれも、トランジスタ１４ｊのエミッタに接続されている。スイッチ１４ｋの一端は、トランジスタ１４ｉ、１４ｊのベースに接続されている。スイッチ１４ｋの他端は、接地端に接続されている。
【０１３９】
スイッチ制御部１４ｌは、キャパシタ１４ｈの端子電圧Ｖｙ（三角波信号ＣＴに相当）と、所定の上限電圧Ｖ１及び下限電圧Ｖ２と、をそれぞれ比較し、スイッチ１４ｋの開閉制御を行う手段である。
【０１４０】
クロック信号生成部１４ｍは、キャパシタ１４ｈの端子電圧Ｖｙ（三角波信号ＣＴ）から、これと同一の周波数を有するパルス状のクロック信号ＣＫを生成する手段である。
【０１４１】
上記構成から成る発振回路１４において、トランジスタ１４ａ、１４ｂ、１４ｃは、第１のカレントミラーを構成しており、トランジスタ１４ｉ、１４ｊは、第２のカレントミラーを構成している。なお、第１、第２のカレントミラーにおけるミラー比は、いずれも任意に設定することができるが、以下では、第１のカレントミラーにおけるミラー比を１とし、第２のカレントミラーにおけるミラー比を２とした場合を例に挙げて説明を行う。
【０１４２】
上記のミラー比が設定されている場合、第１のカレントミラーでは、トランジスタ１４ａに流れる基準電流ｉ１と同一の電流値を有するミラー電流ｉ２、ｉ３がトランジスタ１４ｂ、１４ｃに流され、第２のカレントミラーでは、トランジスタ１４ｊに流れる電流ｉ３の２倍（延いては、電流ｉ１、ｉ２の２倍）の電流値を有するミラー電流ｉ４がトランジスタ１４ｉに流される。ただし、スイッチ１４ｋがオンされている場合には、第２のカレントミラーが機能しないため、ミラー電流ｉ４はゼロ値となる。
【０１４３】
スイッチ１４ｋがオンされているとき、キャパシタ１４ｈは、ミラー電流ｉ２で充電され、端子電圧Ｖｙが上昇していく。端子電圧Ｖｙが上限電圧Ｖ１まで上昇すると、スイッチ制御部１４ｌは、スイッチ１４ｋをオフとする。このようなスイッチ制御により、第２のカレントミラーには、ミラー電流ｉ４が引き込まれる。ここで、ミラー電流ｉ４は、ミラー電流ｉ２の２倍の電流値を有しているため、キャパシタ１４ｈは、その差電流（ｉ４−ｉ２）によって放電される形となり、端子電圧Ｖｙが下降し始める。その後、端子電圧Ｖｙが下限電圧Ｖ２まで低下すると、スイッチ制御部１４ｌは、スイッチ１４ｋをオンとする。このようなスイッチ制御により、先述と同様、キャパシタ１４ｈは、ミラー電流ｉ２で充電される形となり、端子電圧Ｖｙが再び上昇に転じる。上記の充放電を繰り返すことにより、所望の発振周波数を有する三角波信号ＣＴとクロック信号ＣＫが生成される。
【０１４４】
上記からも分かるように、発振回路１４の発振周期は、端子電圧Ｖｙが下限電圧Ｖ２から上限電圧Ｖ１まで上昇した後、再び下限電圧Ｖ２まで低下するのに要する充放電期間に相当し、当該充放電期間は、スイッチ制御部１４ｌに入力される上限電圧Ｖ１及び下限電圧Ｖ２が固定的に設定されていれば、充放電電流の電流値（基準電流ｉ１の電流値、延いては、抵抗１４ｇの抵抗値Ｒ）とキャパシタ１４ｈの容量値Ｃに応じて決まる。従って、本構成例の発振回路１４の発振周波数は、抵抗１４ｇの抵抗値Ｒとキャパシタ１４ｈの容量値Ｃを適宜選択することにより、任意に調整することが可能である。
【０１４５】
なお、第１のカレントミラーの入力側に設けられたトランジスタ１４ｄは、ベース電圧Ｖｂに応じた一定のバイアス電圧を外部端子１４ｅに印加する手段である。トランジスタ１４ｄのベース電圧Ｖｂについては、電源電圧Ｖｃｃやその分圧電圧を単純に用いてもよいし、或いは、上記の分圧電圧を一旦バッファリングしてその電圧精度を高めてもよい。若しくは、外部端子１４ｅの端子電圧Ｖｘをフィードバックすることで、ベース電圧Ｖｂを高精度に制御してもよい。いずれにせよ、トランジスタ１４ｄを用いて外部端子１４ｅの端子電圧Ｖｘを予め定めておく構成であれば、ｉ１＝Ｖｘ／Ｒという単純なオームの法則式に基づき、選択すべき抵抗値Ｒを容易に算出することができる。従って、発振回路１４の利便性向上を図ることが可能となる。
【０１４６】
次に、発振異常保護回路６９の構成及び動作について説明する。
【０１４７】
図１１に示すように、本構成例の発振異常保護回路６９は、異常電流検知部６９ａと、第１の異常電圧検知部６９ｂと、第２の異常電圧検知部６９ｃと、ｐｎｐ型バイポーラトランジスタ６９ｄと、を有して成る。
【０１４８】
トランジスタ６９ｄのエミッタは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ６９ｄのベースは、トランジスタ１４ａ、１４ｂ、１４ｃのベースに接続されている。すなわち、トランジスタ６９ｄは、先述した第１のカレントミラーに並列する形で、トランジスタ１４ａに流れる基準電流ｉ１に応じたモニタ電流ｉ５を生成し、これをコレクタから異常電流検知部６９ａに出力する手段である。
【０１４９】
異常電流検知部６９ａは、モニタ電流ｉ５を監視し、モニタ電流ｉ５が所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ１をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５０】
異常電圧検知部６９ｂは、端子電圧Ｖｘを監視し、端子電圧Ｖｘが所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ２をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５１】
異常電圧検知部６９ｃは、端子電圧Ｖｙを監視し、端子電圧Ｖｙが所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ３をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５２】
例えば、抵抗１４ｇがショートして外部端子１４ｅが地絡状態となった場合には、基準電流ｉ１（延いてはモニタ電流ｉ５）が大きくなり、端子電圧Ｖｘが接地電圧（或いは、接地電圧の近傍）まで低下する。一方、抵抗１４ｇが脱落して外部端子１４ｅがオープン状態となった場合や、外部端子１４ｅが天絡状態となった場合には、基準電流ｉ１（延いてはモニタ電流ｉ５）が小さくなり、端子電圧Ｖｘが電源電圧Ｖｃｃ（或いは、電源電圧Ｖｃｃの近傍）まで上昇する。
【０１５３】
また、キャパシタ１４ｈがショートして外部端子１４ｆが地絡状態となった場合には、端子電圧Ｖｙが接地電圧（或いは、接地電圧の近傍）まで低下する。一方、キャパシタ１４ｈが脱落して外部端子１４ｆがオープン状態となった場合や、外部端子１４ｆが天絡状態となった場合には、端子電圧Ｖｙが電源電圧Ｖｃｃ（或いは、電源電圧Ｖｃｃの近傍）まで上昇する。
【０１５４】
そこで、異常電流検知部６９ａ及び異常電圧検知部６９ｂ、６９ｃでは、モニタ電流ｉ５及び端子電圧Ｖｘ、Ｖｙの上記挙動に着目して、外部端子１４ｅ、１４ｆに異常が生じているか否か、延いては、発振回路１４の発振周波数に異常が生じているか否かを示す発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３が各々生成される。
【０１５５】
従って、発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３のいずれかがハイレベルとなったときに発振周波数が所定の制限範囲を外れていると判定して、所定の発振異常保護動作（出力停止制御など）を行う構成としておけば、意図しない発振動作によってＩＣや周辺部品が破壊に至る、という事態を未然に回避することが可能となる。
【０１５６】
なお、発振異常保護動作の一例としては、先述のタイマラッチ回路６７に発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３を入力し、発振周波数の異常状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成にするとよい。
【０１５７】
上記したように、本実施形態のスイッチングレギュレータは、外付けの抵抗１４ｇ及びキャパシタ１４ｈによって発振周波数が設定される発振回路１４と、前記発振周波数の異常を検出したときに所定の発振異常保護動作を行う発振異常保護回路６９と、を有して成る構成とされている。このような構成とすることにより、外部端子１４ｅ、１４ｆの天絡や地絡、抵抗１４ｇ及びキャパシタ１４ｈのショートや脱落、埃等の付着、或いは、誤装着に起因して、発振回路１４の発振周波数に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１５８】
また、本実施形態のスイッチングレギュレータにおいて、発振回路１４は、外付け素子として抵抗１４ｇとキャパシタ１４ｈを有して成り、抵抗１４ｇの一端に所定の電圧を印加して生成される基準電流ｉ１（より具体的にはミラー電流ｉ２、ｉ４）を用いてキャパシタ１４ｈの充放電を行い、キャパシタ１４ｈの端子電圧Ｖｙから三角波信号ＣＴとクロック信号ＣＫを生成するものであり、発振異常保護回路６９は、基準電流ｉ１（具体的にはそのミラー電流ｉ５）、抵抗１４ｇの端子電圧Ｖｘ、及び、キャパシタ１４ｈの端子電圧Ｖｙを監視し、その監視結果に基づいて発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３を生成する構成とされている。このような構成とすることにより、簡易な検出手段を用いて、発振周波数の異常を検出することが可能となる。
【０１５９】
次に、異常電流検知部６９ａの構成及び動作について、図１２Ａ、図１２Ｂを参照しながら説明する。
【０１６０】
図１２Ａ、図１２Ｂは、各々、異常電流検知部６９ａの一構成例を示す回路図である。
【０１６１】
図１２Ａで例示した異常電流検知部６９ａは、ｎｐｎ型バイポーラトランジスタＮ１と抵抗Ｒ１、Ｒ２を有して成る。トランジスタＮ１のベースは、モニタ電流ｉ５の入力端に接続される一方、抵抗Ｒ１を介して接地端にも接続されている。トランジスタＮ１のコレクタは、抵抗Ｒ２を介して電源電圧Ｖｃｃの印加端に接続されている。なお、トランジスタＮ１のコレクタは、発振異常保護信号Ｓｃ１の出力端に相当する。トランジスタＮ１のエミッタは、接地端に接続されている。
【０１６２】
上記構成から成る異常電流検知部６９ａでは、抵抗Ｒ１を用いてモニタ電流ｉ５がトランジスタＮ１のベース電圧に変換され、これに基づいてトランジスタＮ１のオン／オフ制御を行うことにより、異常保護信号Ｓｃ１が生成される。
【０１６３】
図１２Ｂで例示した異常電流検知部６９ａは、コンパレータＣＭＰ１と、直流電圧源Ｅ１と、抵抗Ｒ１を有して成る。コンパレータＣＭＰ１の非反転入力端（＋）は、モニタ電流ｉ５の入力端に接続される一方、抵抗Ｒ１を介して接地端にも接続されている。コンパレータＣＭＰ１の反転入力端（−）は、直流電圧源Ｅ１の正極端（閾値電圧の印加端）に接続されている。直流電圧源Ｅ１の負極端は、接地端に接続されている。コンパレータＣＭＰ１の出力端は、発振異常保護信号Ｓｃ１の出力端に相当する。
【０１６４】
上記構成から成る異常電流検知部６９ａでは、抵抗Ｒ１を用いてモニタ電流ｉ５がコンパレータＣＭＰ１の入力電圧に変換され、これと所定の閾値電圧との比較結果が発振異常保護信号Ｓｃ１として出力される。
【０１６５】
なお、上記の抵抗Ｒ１に代えて、定電流源を用いても構わない。
【０１６６】
次に、異常電圧検知部６９ｂの構成及び動作について、図１３Ａ、図１３Ｂを参照しながら説明する。
【０１６７】
図１３Ａ、図１３Ｂは、それぞれ、異常電圧検知部６９ｂの一構成例を示す回路図である。なお、異常電圧検知部６９ｃの構成も同様であるため、重複した説明は割愛する。
【０１６８】
図１３Ａで例示した異常電圧検知部６８ｂは、ｎｐｎ型バイポーラトランジスタＮ２と抵抗Ｒ３を有して成る。トランジスタＮ２のベースは、端子電圧Ｖｘの印加端に接続されている。トランジスタＮ２のコレクタは、抵抗Ｒ３を介して電源電圧Ｖｃｃの印加端に接続されている。なお、トランジスタＮ２のコレクタは、発振異常保護信号Ｓｃ２の出力端に相当する。トランジスタＮ２のエミッタは、接地端に接続されている。
【０１６９】
上記構成から成る異常電圧検知部６９ｂでは、トランジスタＮ２のベース電圧として端子電圧Ｖｘが印加され、これに基づいてトランジスタＮ２のオン／オフ制御を行うことにより、異常保護信号Ｓｃ２が生成される。
【０１７０】
図１３Ｂで例示した異常電圧検知部６９ｂは、コンパレータＣＭＰ２と、直流電圧源Ｅ２と、を有して成る。コンパレータＣＭＰ２の非反転入力端（＋）は、端子電圧Ｖｘの印加端に接続されている。コンパレータＣＭＰ２の反転入力端（−）は、直流電圧源Ｅ２の正極端（閾値電圧の印加端）に接続されている。直流電圧源Ｅ２の負極端は、接地端に接続されている。コンパレータＣＭＰ２の出力端は、発振異常保護信号Ｓｃ２の出力端に相当する。
【０１７１】
上記構成から成る異常電圧検知部６９ｂでは、端子電圧Ｖｘと所定の閾値電圧との比較結果が発振異常保護信号Ｓｃ２として出力される。
【０１７２】
なお、上記の実施形態では、降圧型のスイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、スイッチングレギュレータやチャージポンプ、ドライバＩＣなど、スイッチ駆動回路を備えた電子回路に広く適用することができる。
【０１７３】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１７４】
例えば、上記の実施形態では、上側制御部２１及び下側制御部２５として、ＮＡＮＤ型のＲＳフリップフロップを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＮＯＲ型のＲＳフリップフロップなどを用いて、同一の動作を実現する構成としても構わない。
【０１７５】
また、上記の実施形態では、過電流保護値を設定するための外付け素子として、抵抗を接続する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の外付け素子を接続する構成としてもよい。
【０１７６】
また、上記の実施形態では、発振周波数を設定するための外付け素子として、抵抗とキャパシタを接続する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の外付け素子を接続する構成としてもよい。
【０１７７】
また、上記の実施形態において、ｐｎｐ型バイポーラトランジスタを用いている部分については、これに代えてＰチャネル型電界効果トランジスタを用いてもよく、また、ｎｐｎ型バイポーラトランジスタを用いている部分については、これに代えてＮチャネル型電界効果トランジスタを用いても構わない。
【産業上の利用可能性】
【０１７８】
本発明は、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどに利用可能な技術である。
【符号の説明】
【０１７９】
１ 制御回路
２ スイッチ駆動回路
３ 出力回路
４ 平滑回路
５ 分圧回路
６ 異常保護回路
１１ 誤差増幅器
１２ 直流電圧源
１３ ＰＷＭコンパレータ
１４ 発振回路
１４ａ、１４ｂ、１４ｃ ｐｎｐ型バイポーラトランジスタ
１４ｄ ｎｐｎ型バイポーラトランジスタ
１４ｅ、１４ｆ 外部端子
１４ｇ 抵抗
１４ｈ キャパシタ
１４ｉ、１４ｊ ｐｎｐ型バイポーラトランジスタ
１４ｋ スイッチ
１４ｌ スイッチ制御部
１４ｍ クロック信号生成部
１５ Ｄフリップフロップ
１６ 論理積演算器（ＡＮＤ）
２１ 上側制御部
２１ａ インバータ（ＩＮＶ）
２１ｂ 論理積演算器（ＡＮＤ）
２１ｃ、２１ｄ 否定論理積演算器（ＮＡＮＤ）
２１ｅ 論理積演算器（ＡＮＤ）
２２ 上側ドライバ部
２３ 上側モニタ部
２３ａ コンパレータ
２３ｂ 直流電圧源
２４ インバータ
２５ 下側制御部
２５ａ、２５ｂ、２５ｃ 否定論理積演算器（ＮＡＮＤ）
２５ｄ 否定論理和演算器（ＮＯＲ）
２６ 下側ドライバ部
２７ 下側モニタ部
２７ａ コンパレータ
２７ｂ 直流電圧源
３１ Ｎチャネル型電界効果トランジスタ（出力トランジスタ）
３２ Ｎチャネル型電界効果トランジスタ（同期整流トランジスタ）
４１ ショットキーダイオード
４２ インダクタ
４３ キャパシタ
５１、５２ 抵抗
６１ スイッチ
６２ 抵抗
６３ コンパレータ
６４ 直流電圧源
６４ａ 抵抗（外付け）
６４ｂ 定電流源
６４ｃ 外部端子
６５ コンパレータ
６６ 直流電圧源
６７ タイマラッチ回路
６７ａ 否定論理和演算器（ＮＯＲ）
６７ｂ タイマ制御回路
６７ｃ 定電流源
６７ｄ スイッチ
６７ｅ キャパシタ
６７ｆ コンパレータ
６７ｇ 直流電圧源
６８ 端子異常保護回路
６８ａ ｐｎｐ型バイポーラトランジスタ
６８ｂ 抵抗
６８ｃ ｎｐｎ型バイポーラトランジスタ
６８ｄ コンパレータ
６８ｅ コンパレータ
６８ｆ 直流電圧源
６９ 発振異常保護回路
６９ａ 異常電流検知部
６９ｂ、６９ｃ 異常電圧検知部
６９ｄ ｐｎｐ型バイポーラトランジスタ
Ｎ１、Ｎ２ ｎｐｎ型バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
ＣＭＰ１、ＣＭＰ２ コンパレータ
Ｅ１、Ｅ２ 直流電圧源
【技術分野】
【０００１】
本発明は、スイッチ素子を駆動する電子回路に関する。
【背景技術】
【０００２】
従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの多くは、その出力段として、異なる２電位間に直列接続された一対のスイッチ素子を有して成る。
【０００３】
このようなスイッチ素子を駆動する上では、貫通電流によって素子の破壊や効率の低下が生じないように、両スイッチ素子の同時オンを防止することが重要である。
【０００４】
図６は、スイッチ駆動回路の一従来例を示す回路ブロック図である。
【０００５】
図６に示すように、本従来例のスイッチ駆動回路は、スイッチ素子Ｎ１、Ｎ２のゲート信号ａ１、ａ２をモニタするコンパレータＣＭＰ１、ＣＭＰ２と、そのモニタ信号ｂ１、ｂ２と駆動信号ＣＬＫとの論理積演算を行う論理積演算器ＡＮＤ１、ＡＮＤ２と、を有して成り、一方のゲート信号のモニタ結果に基づいて他方のゲート信号制御を行うことで、両スイッチ素子の同時オフ期間ｄ（図７を参照）を生成する構成とされていた。
【０００６】
より具体的に述べると、ゲート信号ａ１は、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号ｂ２がハイレベル（Ｈ）であるときに、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。すなわち、スイッチ素子Ｎ１は、スイッチ素子Ｎ２がオフされてからオンされる。一方、ゲート信号ａ２は、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号ｂ１がハイレベル（Ｈ）であるときに、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。すなわち、スイッチ素子Ｎ２は、スイッチ素子Ｎ１がオフされてからオンされる。
【０００７】
なお、上記に関連する従来技術の一例として、特許文献１には、第１及び第２のトランジスタと、前記第１及び第２のトランジスタを交互に導通させる駆動手段と、前記第１及び第２のトランジスタの導通電流の各経路の一部を一次巻線とするトランスと、を有するスイッチング電源であって、前記駆動手段は、矩形波信号を発生する手段と、前記第１及び第２のトランジスタの一方の導通電流が前記一次巻線に流れていることを検出してその間検出信号を発生する検出手段と、前記矩形波信号と前記検出信号とを組合わせて、前記矩形波信号の半周期に対しトランジスタの蓄積時間だけ夫々短い第１及び第２の駆動信号を交互に発生する手段とから成り、前記第１及び第２の駆動信号を夫々前記第１及び第２のトランジスタのベース駆動信号として成るスイッチング電源が開示・提案されている。
【０００８】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの電子回路には、回路の異常を検出したときに所定の保護動作を行う異常保護手段として、タイマラッチ方式の保護回路が搭載されていることが多い。
【０００９】
なお、上記に関連する従来技術の一例として、特許文献２、３には、出力電圧をモニタするタイマラッチ方式の保護回路を用いて、負荷の短絡保護機能を実現したスイッチング電源回路が開示・提案されている。
【００１０】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどの電子回路には、過電流の発生を検出したときに所定の保護動作を行う過電流保護機能が搭載されていることが多い。
【００１１】
なお、上記に関連する従来技術の一例として、特許文献４には、ブロッキング発振を利用した自励発振方式のＤＣ−ＤＣコンバータにおいて、過負荷や短絡時等の異常時に出力電圧の低下を検出し、出力電圧値が所定値以下となった場合にスイッチング素子の発振を停止させる出力電圧低下検出回路と、入力電源の投入時における起動時のみ上記出力電圧低下検出回路の動作を停止させる起動時検出動作停止回路と、を備えたことを特徴とするＤＣ−ＤＣコンバータの過電流保護回路が開示・提案されている。
【００１２】
また、従来より、スイッチングレギュレータやチャージポンプ、ドライバＩＣなど、様々な電子回路において、三角波信号やパルス信号を生成する発振回路が用いられている。
【００１３】
特に、発振回路を備えた電子回路の多くは、ユーザ設定の自由度を高めるべく、外付け素子（抵抗やキャパシタ）で発振周波数を任意に調整することが可能な構成とされている（例えば、特許文献５を参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭５９−１１３７７４号公報
【特許文献２】特開昭６３−２７４３６３号公報
【特許文献３】特開平１０−１３６６４４号公報
【特許文献４】特開平６−３８５２０号公報
【特許文献５】特開平４−３３４１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
確かに、図６に示したスイッチ駆動回路であれば、理論上、両スイッチ素子Ｎ１、Ｎ２の同時オンを防止することが可能である。
【００１６】
しかしながら、上記従来のスイッチ駆動回路では、回路に生じる不可避的な信号遅延についての考慮が為されておらず、駆動信号ＣＬＫの駆動条件によっては、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００１７】
図７は、従来のスイッチング駆動を説明するためのタイミングチャートである。
【００１８】
本図（ｂ）に示すように、駆動信号ＣＬＫのデューティが中間的な値である場合、スイッチ駆動回路の同時オン防止機能は、回路の信号遅延に依らず、正常に機能する。
【００１９】
一方、本図（ａ）に示すように、駆動信号ＣＬＫのデューティが小さくなり、そのハイレベル期間が短くなると、ゲート信号ａ１がハイレベル（Ｈ）に立ち上がった直後に駆動信号ＣＬＫがローレベル（Ｌ）に立ち下がり、ゲート信号ａ１が再びローレベル（Ｌ）に立ち下がる形となる。このとき、ゲート信号ａ１の立上がりからモニタ信号ｂ１の立下がりまで、並びに、駆動信号ＣＬＫの立下がりからゲート信号ａ１の立下りまでには、それぞれ所定の遅延が生じる。その結果、ゲート信号ａ１のハイレベル期間中（スイッチ素子Ｎ１のオン期間中）に、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号ｂ１がハイレベル（Ｈ）である期間が生じ、ゲート信号ａ２が意図せずハイレベル（Ｈ）となって、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００２０】
同様に、本図（ｃ）に示すように、駆動信号ＣＬＫのデューティが大きくなり、そのローレベル期間が短くなると、ゲート信号ａ２がハイレベル（Ｈ）に立ち上がった直後に駆動信号ＣＬＫがハイレベル（Ｈ）に立ち上がり、ゲート信号ａ２が再びローレベル（Ｌ）に立ち下がる形となる。このとき、ゲート信号ａ２の立上がりからモニタ信号ｂ２の立下がりまで、及び、駆動信号ＣＬＫの立上がりからゲート信号ａ２の立下りまでには、それぞれ所定の遅延が生じる。その結果、ゲート信号ａ２のハイレベル期間中（スイッチ素子Ｎ２のオン期間中）に、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号ｂ２がハイレベル（Ｈ）である期間が生じ、ゲート信号ａ１が意図せずハイレベル（Ｈ）となって、スイッチ素子Ｎ１、Ｎ２の同時オンを生じるおそれがあった。
【００２１】
特に、近年では、外付け部品の小型化などを実現すべく、スイッチ素子Ｎ１、Ｎ２のスイッチング周波数を高める傾向にあり、駆動信号ＣＬＫのパルス幅は、今後ますます狭くなっていくと考えられるため、上記の問題点を解決することが非常に重要となる。
【００２２】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、スイッチ素子のスイッチング周波数を高めても、確実に同時オンを防止することが可能な電子回路を提供することを目的とする。
【００２３】
また、特許文献２、３に記載のスイッチング電源回路であれば、タイマラッチ方式の保護回路を用いて、負荷の短絡保護機能を実現することが可能である。
【００２４】
しかしながら、従来のタイマラッチ方式では、特許文献２、３にも記載されているように、出力電圧をモニタするタイプが一般的であるため、負荷の短絡等によって過電流が流れていても、出力電圧が変化しなければ、オフラッチ動作が機能しなかった。そのため、タイマラッチ方式の保護回路を搭載しているにも拘わらず、回路の動作条件によっては、過電流が流れ続けてＩＣや周辺部品の破壊を招くおそれがあった。
【００２５】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、より確実に過電流保護機能を実現することが可能な電子回路を提供することを目的とする。
【００２６】
また、過電流保護機能を備えた従来の電子回路であれば、過電流に伴うＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。
【００２７】
ところで、過電流保護機能を備えた電子回路の多くは、ユーザ設定の自由度を高めるべく、外付け素子で過電流保護値を任意に調整することが可能な構成とされている。
【００２８】
しかしながら、上記構成から成る従来の電子回路では、容易に過電流保護値を調整し得る反面、外付け素子のショートや脱落、埃等の付着が生じた場合、或いは、不適切な外付け素子が取り付けられた場合に、過電流保護値が意図しない値となって、過電流保護機能が正常に作動せず、回路の動作条件によっては、過電流が流れ続けてＩＣや周辺部品の破壊を招くおそれがあった。
【００２９】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、過電流保護値に異常が生じた場合でも、ＩＣや周辺部品の破壊を防止することが可能な電子回路を提供することを目的とする。
【００３０】
また、外付け素子によって発振周波数が設定される従来の発振回路であれば、ユーザが外付け素子を任意に付け替えることで、容易にその発振周波数を調整することができるので、ユーザ設定の自由度を高めることが可能となる。
【００３１】
しかしながら、上記従来の電子回路では、外付け素子のショートや脱落、埃等の付着が生じた場合、或いは、不適切な外付け素子が取り付けられた場合に、発振周波数が意図しない値となって、発振回路の出力信号を用いる後段回路が正常に作動せず、回路の動作条件によっては、ＩＣや周辺部品の破壊を招くおそれがあった。
【００３２】
本明細書中に開示されている種々の発明の一つは、上記の問題点に鑑み、発振周波数に異常が生じた場合でも、ＩＣや周辺部品の破壊を防止することが可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明に係る電子回路は、第１端が電源電圧の印加端に接続され、第２端から自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出される第１スイッチ素子と；電子回路の異常を検出したときに所定の保護動作を行う異常保護回路と；を有するものであって、前記異常保護回路は、第１端が前記スイッチ電圧の印加端に接続され、前記第１スイッチ素子と同期してスイッチング制御されるスイッチと；第１入力端が前記スイッチの第２端に接続され、第２入力端が第１閾値電圧の印加端に接続され、各入力端に印加される電圧を比較することにより、前記第１スイッチ素子に流れる電流が過電流状態であるか否かを示す第１比較信号を生成する第１コンパレータと；前記第１比較信号を監視し、前記過電流状態が所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチするタイマラッチ回路と；を含む構成（第１の構成）とされている。
【００３４】
なお、第１の構成から成る電子回路において、前記異常保護回路は、前記コンパレータの第１入力端を前記電源電圧の印加端にプルアップする抵抗を含む構成（第２の構成）にするとよい。
【００３５】
また、第１または第２の構成から成る電子回路において、前記異常保護回路は、正極端が前記電源電圧の印加端に接続され、負極端から前記第１閾値電圧が引き出される直流電圧源を含む構成（第３の構成）にするとよい。
【００３６】
また、第１〜第３いずれかの構成から成る電子回路において、前記異常保護回路は、前記第１比較信号が前記過電流状態を示した時点で、前記第１スイッチ素子を次周期のオンタイミングまでオフとする構成（第４の構成）にするとよい。
【００３７】
また、第１〜第４いずれかの構成から成る電子回路において、前記異常保護回路は、前記スイッチ電圧を平滑して得られる出力電圧ないしその分圧電圧と所定の第２閾値電圧とを比較することにより、前記出力電圧が減電圧状態であるか否かを示す第２比較信号を生成する第２コンパレータを含み、前記タイマラッチ回路は、前記第２比較信号を監視し、前記減電圧状態が前記所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチする構成（第５の構成）にするとよい。
【００３８】
また、第５の構成から成る電子回路において、前記タイマラッチ回路は、前記所定の期間をカウントするタイマと、前記過電流状態及び前記減電圧状態のいずれか一方が検出されたときに前記タイマのカウント動作を開始させるタイマ制御回路と、を含む構成（第６の構成）にするとよい。
【００３９】
また、第６の構成から成る電子回路において、前記タイマは、定電流を生成する定電流源と、前記定電流によって充電されるキャパシタと、前記タイマ制御回路からの指示に基づいて前記キャパシタの放電経路を導通／遮断する放電スイッチと、前記キャパシタの充電電圧と所定の閾値電圧とを比較することにより、前記第１スイッチ素子をオフラッチするためのオフラッチ信号を生成するコンパレータと、を含む構成（第７の構成）にするとよい。
【００４０】
また、第７の構成から成る電子回路において、前記定電流の電流値、前記キャパシタの容量値、及び、前記閾値電圧の電圧値のうち、少なくとも一つは調整可能である構成（第８の構成）にするとよい。
【００４１】
また、第７または第８の構成から成る電子回路は、前記出力電圧が所望の目標設定値と一致するように駆動信号を生成する制御回路と、前記駆動信号に基づいて前記第１スイッチ素子のスイッチング制御を行うスイッチ駆動回路と、を有し、前記制御回路は、前記第１比較信号ないし前記オフラッチ信号が異常検出時の論理レベルとなったときには、前記出力電圧の帰還制御によることなく、前記第１スイッチ素子を強制的にオフないしオフラッチするように、前記駆動信号を生成する構成（第９の構成）にするとよい。
【００４２】
また、第１〜第９いずれかの構成から成る電子回路は、前記スイッチ電圧の印加端と接地端との間に接続され、前記第１スイッチ素子と相補的にスイッチング駆動される第２スイッチ素子をさらに有する構成（第１０の構成）にするとよい。
【発明の効果】
【００４３】
本明細書中に開示されている電子回路であれば、スイッチ素子のスイッチング周波数を高めても、確実に同時オンを防止することができるので、貫通電流による素子の破壊や効率の低下を回避し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【００４４】
また、本明細書中に開示されている電子回路であれば、出力電圧をモニタする従来のタイマラッチ方式と異なり、出力電圧の挙動に依ることなく、過電流状態を遅滞なく検出して、迅速に保護動作を実施することができるので、より確実に過電流保護機能を実現し、延いては、ＩＣや周辺部品の破壊を防止して、搭載されるセットの信頼性を向上することが可能となる。
【００４５】
また、本明細書中に開示されている電子回路であれば、過電流の検出手段としてセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【００４６】
また、本明細書中に開示されている電子回路であれば、過電流保護値に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【００４７】
また、本明細書中に開示されている電子回路であれば、発振周波数に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【図面の簡単な説明】
【００４８】
【図１】は本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。
【図２】は過電流保護動作（タイマラッチ動作）の一例を説明するためのタイミングチャートである。
【図３】はタイマラッチ回路６７の一構成例を示す回路ブロック図である。
【図４】はスイッチ駆動回路２の一構成例を示す回路ブロック図である。
【図５】はスイッチ駆動回路２によるスイッチング駆動を説明するためのタイミングチャートである。
【図６】はスイッチ駆動回路の一従来例を示す回路ブロック図である。
【図７】は従来のスイッチング駆動を説明するためのタイミングチャートである。
【図８】は端子異常保護回路６８の一構成例を示す回路図である。
【図９】は端子異常保護回路６８の一構成例を示す回路図である。
【図１０】は端子異常保護回路６８の一構成例を示す回路図である。
【図１１】は発振回路１４と発振異常保護回路６９の一構成例を示す回路図である。
【図１２Ａ】は、異常電流検知部６８ａの一構成例を示す回路図である。
【図１２Ｂ】は、異常電流検知部６８ａの別の一構成例を示す回路図である。
【図１３Ａ】は、異常電圧検知部６８ｂの一構成例を示す回路図である。
【図１３Ｂ】は、異常電圧検知部６８ｂの別の一構成例を示す回路図である。
【発明を実施するための形態】
【００４９】
以下では、降圧型のスイッチングレギュレータに本発明を適用した構成を例に挙げて、詳細な説明を行う。
【００５０】
図１は、本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。
【００５１】
本図に示すように、本実施形態のスイッチングレギュレータは、回路ブロックとして、制御回路１と、スイッチ駆動回路２と、出力回路３と、平滑回路４と、分圧回路５と、異常保護回路６と、を有して成る。
【００５２】
制御回路１は、電源電圧Ｖｃｃから所望の出力電圧Ｖｏが得られるように、スイッチ駆動回路２への駆動信号ＣＬＫを生成する手段であり、誤差増幅器１１と、直流電圧源１２と、ＰＷＭ［Pulse Width Modulation］コンパレータ１３と、発振回路１４と、Ｄフリップフロップ１５と、論理積演算器１６（以下ではＡＮＤ１６と呼ぶ）と、を有して成る。
【００５３】
誤差増幅器１１の非反転入力端（＋）は、直流電圧源１２の正極端に接続されており、所定の参照電圧Ｖｒｅｆ（出力電圧Ｖｏの目標設定値に相当）が印加されている。直流電圧源１２の負極端は、接地端に接続されている。誤差増幅器１１の反転入力端（−）は、分圧回路５の帰還電圧出力端（後述する抵抗５１と抵抗５２との接続ノード）に接続されており、帰還電圧Ｖｆｂ（出力電圧Ｖｏの実際値に相当）が印加されている。
【００５４】
ＰＷＭコンパレータ１３の非反転入力端（＋）は、誤差増幅器１１の出力端に接続されており、誤差信号ＥＲＲが印加されている。ＰＷＭコンパレータ１３の反転出力端（−）は、発振回路１４の第１出力端に接続されており、所定の周波数を有する三角波信号ＣＴが印加されている。
【００５５】
Ｄフリップフロップ１５のデータ入力端（Ｄ）は、電源電圧Ｖｃｃの印加端に接続されている。Ｄフリップフロップ１５のクロック入力端は、発振回路１４の第２出力端に接続されており、上記した三角波信号ＣＴと同一の周波数を有するパルス状のクロック信号ＣＫが印加されている。
【００５６】
ＡＮＤ１６の第１入力端は、ＰＷＭコンパレータ１３の出力端に接続されており、パルス幅変調信号ＰＷＭが印加されている。ＡＮＤ１６の第２入力端は、Ｄフリップフロップ１５の出力端（Ｑ）に接続されており、過電流保護信号ＯＣＰが印加されている。ＡＮＤ１６の第３入力端は、異常保護回路６のオフラッチ信号出力端に接続されており、オフラッチ信号ＯＦＦが反転印加されている。ＡＮＤ１６の出力端は、駆動信号ＣＬＫの出力端に相当し、スイッチ駆動回路２の駆動信号入力端に接続されている。
【００５７】
スイッチ駆動回路２は、制御回路１からの駆動信号ＣＬＫに基づいて、出力回路３の駆動制御（第１、第２制御信号の生成制御）を行う手段である。なお、スイッチ駆動回路２の構成及び動作については、後ほど詳細に説明する。
【００５８】
出力回路３は、電源電圧Ｖｃｃの印加端と接地端との間に直列接続された一対のスイッチ素子として、Ｎチャネル型電界効果トランジスタ（出力トランジスタ）３１と、Ｎチャネル型電界効果トランジスタ（同期整流トランジスタ）３２と、を有して成り、これらを相補的にスイッチング駆動することで、電源電圧Ｖｃｃからパルス状のスイッチ電圧Ｖｓｗを生成する手段である。なお、トランジスタ３１のドレインは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ３２のドレインは、接地端に接続されている。トランジスタ３１、３２のソースは、互いに接続されており、その接続ノードは、スイッチ電圧Ｖｓｗの出力端に相当する。トランジスタ３１、３２のゲートは、それぞれ、スイッチ駆動回路２の第１、第２制御信号出力端に接続されている。
【００５９】
なお、本明細書中で用いている「相補的」という文言は、トランジスタ３１、３２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ３１、３２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００６０】
平滑回路４は、スイッチ電圧Ｖｓｗを平滑して所望の出力電圧Ｖｏを生成する手段であり、ショットキーダイオード４１と、インダクタ４２と、キャパシタ４３と、を有して成る。ショットキーダイオード４１のカソードは、出力回路３のスイッチ電圧出力端に接続されている。ショットキーダイオード４１のアノードは、接地端に接続されている。インダクタ４２の一端は、出力回路３のスイッチ電圧出力端に接続されている。インダクタ４２の他端は、キャパシタ４３の一端に接続されている。キャパシタ４３の他端は、接地端に接続されている。なお、キャパシタ４３の一端は、出力電圧Ｖｏの出力端に相当する。
【００６１】
分圧回路５は、出力電圧Ｖｏを分圧して帰還電圧Ｖｆｂを生成する手段であり、抵抗５１と、抵抗５２とを有して成る。抵抗５１と抵抗５２は、出力電圧Ｖｏの出力端と接地端との間に直列接続されており、その接続ノードは、帰還電圧Ｖｆｂの出力端に相当する。
【００６２】
異常保護回路６は、スイッチングレギュレータの異常を検出したときに所定の保護動作を行う手段であり、スイッチ６１と、抵抗６２と、コンパレータ６３と、直流電圧源６４と、コンパレータ６５と、直流電圧源６６と、タイマラッチ回路６７と、を有して成る。
【００６３】
スイッチ６１の一端は、出力回路３のスイッチ電圧出力端に接続されている。スイッチ６１の開閉制御端は、スイッチ駆動回路２の第１制御信号出力端に接続されている。すなわち、スイッチ６１は、トランジスタ３１と同期してスイッチング制御される。より具体的に述べると、スイッチ６１は、トランジスタ３１がオンされているときにオンとされ、オフされているときにオフとされる。
【００６４】
コンパレータ６３の反転入力端（−）は、スイッチ６１の他端に接続される一方、抵抗６２を介して電源電圧Ｖｃｃの印加端にも接続されており、スイッチ電圧Ｖｓｗ’が印加されている。コンパレータ６３の非反転入力端（＋）は、直流電圧源６４の負極端に接続されており、閾値電圧Ｖｔｈ１が印加されている。直流電圧源６４の正極端は、電源電圧Ｖｃｃの印加端に接続されている。コンパレータ６３の出力端は、タイマラッチ回路６７の第１比較信号入力端に接続される一方、制御回路１を構成するＤフリップフロップ１５のリセット入力端にも接続されている。
【００６５】
コンパレータ６５の反転入力端（−）は、分圧回路５の帰還電圧出力端に接続されており、帰還電圧Ｖｆｂが印加されている。コンパレータ６５の非反転入力端（＋）は、直流電圧源６６の正極端に接続されており、閾値電圧Ｖｔｈ２が印加されている。直流電圧源６６の負極端は、接地端に接続されている。コンパレータ６５の出力端は、タイマラッチ回路６７の第２比較信号入力端に接続されている。
【００６６】
まず、上記構成から成るスイッチングレギュレータの基本動作（出力電圧Ｖｏの安定化制御）について説明する。
【００６７】
制御回路１において、誤差増幅器１１は、帰還電圧Ｖｆｂと参照電圧Ｖｒｅｆとの差分を増幅して誤差信号ＥＲＲを生成する。ＰＷＭコンパレータ１３は、誤差信号ＥＲＲと三角波信号ＣＴとを比較して、パルス幅変調信号ＰＷＭを生成する。このとき、パルス幅変調信号ＰＷＭの論理は、誤差信号ＥＲＲが三角波信号ＣＴよりも高電位であれば、ハイレベルとなり、その逆であれば、ローレベルとなる。すなわち、誤差信号ＥＲＲが高電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間（延いては、トランジスタ３１のオンデューティ）が長くなり、逆に、誤差信号ＥＲＲが低電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間が短くなる。
【００６８】
スイッチ駆動回路２は、ＡＮＤ１６を介して入力されるパルス幅変調信号ＰＷＭに基づいて、トランジスタ３１及びトランジスタ３２の各ゲート信号（第１、第２制御信号）を生成する。
【００６９】
このような出力電圧Ｖｏのフィードバック制御により、トランジスタ３１、３２は、帰還電圧Ｖｆｂが所定の参照電圧Ｖｒｅｆと一致するように、言い換えれば、出力電圧Ｖｏが所望の目標設定値と一致するように、スイッチング制御されることになる。
【００７０】
次に、上記構成から成るスイッチングレギュレータの過電流保護動作について、先出の図１とともに、図２を参照しながら詳細に説明する。
【００７１】
図２は、過電流保護動作（タイマラッチ動作）の一例を説明するためのタイミングチャートである。なお、本図中には、スイッチ電圧Ｖｓｗ、スイッチ電圧Ｖｓｗ’、第１比較信号Ｓａ、及び、オフラッチ信号ＯＦＦの挙動がそれぞれ描写されている。
【００７２】
先にも述べたように、出力回路３におけるスイッチ電圧Ｖｓｗの出力端とコンパレータ６３の反転入力端（−）との間には、スイッチ６１が挿入されており、当該スイッチ６１は、トランジスタ３１がオンされているときにオンとされ、オフされているときにオフとされる。一方、コンパレータ６３の反転入力端（−）は、抵抗６２を介して電源電圧Ｖｃｃの印加端にプルアップされている。従って、コンパレータ６３の反転入力端（−）に印加されるスイッチ電圧Ｖｓｗ’は、図２に示したように、トランジスタ３１のオン時にはスイッチ電圧Ｖｓｗと一致し、トランジスタ３１のオフ時には、電源電圧Ｖｃｃとなる。
【００７３】
ここで、トランジスタ３１のオン時に得られるスイッチ電圧Ｖｓｗは、電源電圧Ｖｃｃから、トランジスタ３１のオン抵抗Ｒｏｎとこれに流れる電流Ｉとの積算値を差し引いた電圧値（Ｖｃｃ−Ｒｏｎ×Ｉ）となるので、トランジスタ３１のオン抵抗Ｒｏｎを一定値とみなせば、その電圧値は電流Ｉが大きいほど低下することになる。
【００７４】
従って、コンパレータ６３でスイッチ電圧Ｖｓｗ’と所定の閾値電圧Ｖｔｈ１とを比較することにより、過電流（短絡電流）の検出を行うことが可能となる。なお、本実施形態の場合、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈ１よりも高ければ、第１比較信号Ｓａはローレベル（正常状態を示す論理）となり、逆に、スイッチ電圧Ｖｓｗ’が閾値電圧Ｖｔｈ１よりも低ければ、第１比較信号Ｓａはハイレベル（過電流状態を示す論理）となる。
【００７５】
一方、制御回路１を構成するＤフリップフロップ１５は、第１比較信号Ｓａの立上がりエッジでリセットされ、その出力である過電流保護信号ＯＣＰをローレベルに遷移する。その結果、ＡＮＤ１６は、パルス幅変調信号ＰＷＭの伝達経路を遮断する形となる。このような信号遮断は、次のクロック信号ＣＫの立上がりエッジでＤフリップフロップ１５がデータ入力端（Ｄ）の入力である電源電圧Ｖｃｃを読み込み、過電流保護信号ＯＣＰがハイレベルに遷移されるまで継続される。
【００７６】
すなわち、上記の過電流保護動作（以下、第１の過電流保護動作と呼ぶ）は、スイッチ電圧Ｖｓｗをモニタし、第１比較信号Ｓａが過電流状態を示した時点で、当該周期の出力動作をオフさせる一方、次の周期の出力動作については、クロック信号ＣＫに基づいて、自己復帰を行う構成であると言える。このような構成であれば、過電流の検出手段として出力電圧Ｖｏの供給経路上にセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
【００７７】
また、本実施形態のスイッチングレギュレータにおいて、異常保護回路６は、上記第１の過電流保護動作のほか、第２の過電流保護動作を実施する手段として、タイマラッチ回路６７を備えて成る。
【００７８】
タイマラッチ回路６７は、第１比較信号Ｓａに基づいてトランジスタ３１に流れる電流が過電流状態であるか否かを判定し、過電流状態が所定の期間に亘って継続されたときには、トランジスタ３１をオフラッチすべく、オフラッチ信号ＯＦＦの論理変遷を行う。
【００７９】
より具体的に述べると、本実施形態のタイマラッチ回路６７は、図２に示すように、第１比較信号Ｓａの立上がりエッジでタイマのカウント動作をスタートし、所定時間が経過したときに、オフラッチ信号ＯＦＦをローレベル（正常状態を示す論理）からハイレベル（過電流状態を示す論理）に遷移させて、その論理状態を保持する。
【００８０】
一方、制御回路１を構成するＡＮＤ１６は、反転入力されるオフラッチ信号ＯＦＦに応じて、パルス幅変調信号ＰＷＭの伝達経路を遮断する形となる。
【００８１】
このように、上記第２の過電流保護動作であれば、出力電圧Ｖｏをモニタしていた従来のタイマラッチ方式と異なり、出力電圧Ｖｏの挙動に依ることなく、過電流状態を遅滞なく検出して、迅速に保護動作を実施することができるので、ＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。
【００８２】
また、本実施形態のスイッチングレギュレータであれば、第２の過電流保護動作が機能するまでのタイマ期間中に、第１の過電流保護動作が機能するため、当該タイマ期間中における過電流を適切に抑制する一方、その後も過電流状態が継続する場合には、第２の過電流保護動作によって、出力動作を完全にオフラッチすることができるので、ＩＣや周辺部品の破壊をより確実に防止することが可能となる。
【００８３】
また、本実施形態のスイッチングレギュレータにおいて、異常保護回路６は、帰還電圧Ｖｆｂと所定の閾値電圧Ｖｔｈ２とを比較する第２のコンパレータ６５を有して成り、タイマラッチ回路６７は、第１比較信号Ｓａだけでなく、コンパレータ６５から出力される第２の比較信号Ｓｂに基づいて、出力電圧Ｖｏが減電圧状態であるか否かを判定し、前記減電圧状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成とされている。
【００８４】
このような減電圧保護動作によれば、出力端のショートや過負荷時の減電圧状態を遅滞なく検出して、迅速に保護動作を実施することができるので、ＩＣや周辺部品の破壊を防止し、搭載されるセットの信頼性を向上することが可能となる。また、過電流が生じているときに、何らかの理由で上記第２の過電流保護動作が正常に機能しなかった場合でも、上記第１の過電流保護動作さえ正常に機能していれば、出力電圧Ｖｏが徐々に低下していくため、最終的には、当該減電圧保護動作によってトランジスタ３１をオフラッチすることが可能となる。
【００８５】
なお、一旦オフラッチされた出力動作の復帰に関しては、外部からのイネーブル信号等に応じて復帰するようにしてもよいし、別途内蔵のタイマなどを用いて自己復帰するようにしてもよい。
【００８６】
次に、タイマラッチ回路６７の一構成例について、図３を参照しながら説明する。
【００８７】
図３は、タイマラッチ回路６７の一構成例を示す回路ブロック図である。
【００８８】
本図に示すように、本構成例のタイマラッチ回路６７は、否定論理和演算器６７ａ（以下では、ＮＯＲ６７ａと呼ぶ）と、タイマ制御回路６７ｂと、定電流源６７ｃと、スイッチ６７ｄと、キャパシタ６７ｅと、コンパレータ６７ｆと、直流電圧源６７ｇと、を有して成る。
【００８９】
ＮＯＲ６７ａの一入力端は、第１比較信号Ｓａの入力端に相当し、コンパレータ６３の出力端に接続されている。ＮＯＲ６７ａの他入力端は、第２比較信号Ｓｂの入力端に相当し、コンパレータ６５の出力端に接続されている。定電流源６７ｃの一端は、電源電圧Ｖｃｃの印加端に接続されている。定電流源６７ｃの他端は、スイッチ６７ｄの一端と、キャパシタ６７ｅの一端と、コンパレータ６７ｆの非反転入力端（＋）と、にそれぞれ接続されている。スイッチ６７ｄの他端とキャパシタ６７ｅの他端は、いずれも接地端に接続されている。コンパレータ６７ｆの反転入力端（−）は、直流電圧源６７ｇの正極端に接続されている。直流電圧源６７ｇの負極端は、接地端に接続されている。コンパレータ６７ｆの出力端は、オフラッチ信号ＯＦＦの出力端に相当する。
【００９０】
タイマ制御回路６７ｂは、ＮＯＲ６７ａの出力論理がハイレベルからローレベルに遷移されたとき、すなわち、過電流状態及び減電圧状態のいずれか一方が検出されたときに、スイッチ６７ｄをオンからオフに遷移させる。なお、過電流状態が検出されている間、第１比較信号Ｓａは、所定の周期を有するパルス信号となるため、ＮＯＲ６７ａの出力論理も、上記と同一の周期を有するパルス信号となるが、タイマ制御回路６７ｂは、当該パルス信号が前記周期で連続的に入力されている間は、スイッチ６７ｄをオフに維持し、前記パルス信号の入力が停止した場合には、スイッチ６７ｄをオンとする構成にすればよい。
【００９１】
スイッチ６７ｄがオンからオフに遷移されると、定電流源６７ｃで生成された定電流がキャパシタ６７ｅを介して接地端に流れ込み、キャパシタ６７ｅの充電が開始される。そして、キャパシタ６７ｅの一端で得られる端子電圧（充電電圧）が直流電圧源６７ｇで生成される所定の閾値電圧に達するまで上昇したとき、コンパレータ６７ｆの出力論理（すなわち、オフラッチ信号ＯＦＦの出力論理）がローレベルからハイレベルに遷移される。
【００９２】
上記構成から成るタイマラッチ回路６７であれば、極めて簡易な構成で、タイマラッチ動作を実現することが可能となる。なお、タイマスタートからオフラッチまでの期間については、定電流源６７ｃの定電流値やキャパシタ６７ｅの容量値、並びに、直流電圧源６７ｇの閾値電圧を調整することにより、適宜設定することが可能である。
【００９３】
ただし、タイマラッチ回路６７の構成については、上記に限定されるものではなく、ディジタルカウンタなどを用いても構わない。
【００９４】
続いて、スイッチ駆動回路２の構成について、図４を参照しながら詳細に説明する。
【００９５】
図４は、スイッチ駆動回路２の一構成例を示す回路ブロック図である。
【００９６】
図４に示すように、本構成例のスイッチ駆動回路２は、上側制御部２１と、上側ドライバ部２２と、上側モニタ部２３と、インバータ２４と、下側制御部２５と、下側ドライバ部２６と、下側モニタ部２７と、を有して成る。
【００９７】
上側制御部２１は、制御回路１からの駆動信号ＣＬＫとモニタ信号Ｂ２に基づいてゲート信号Ａ１を生成する手段であり、インバータ２１ａ（以下、ＩＮＶ２１ａと呼ぶ）と、論理積演算器２１ｂ（以下、ＡＮＤ２１ｂと呼ぶ）と、否定論理積演算器２１ｃ、２１ｄ（以下、ＮＡＮＤ２１ｃ、２１ｄ）と呼ぶと、論理積演算器２１ｅ（以下、ＡＮＤ２１ｅと呼ぶ）と、を有して成る。なお、本構成例の上側制御部２１では、ＮＡＮＤ２１ｃとＮＡＮＤ２１ｄによって、ＲＳフリップフロップが構成されている。
【００９８】
ＩＮＶ２１ａの入力端は、モニタ信号Ｂ２の印加端に接続されている。ＩＮＶ２１ａの出力端は、ＮＡＮＤ２１ｄの一入力端（ＲＳフリップフロップのセット入力端（Ｓ）に相当）に接続されている。ＮＡＮＤ２１ｄの他入力端は、ＮＡＮＤ２１ｃの出力端に接続されている。ＮＡＮＤ２１ｄの出力端（ＲＳフリップフロップの出力端（Ｑ）に相当）は、ＮＡＮＤ２１ｃの一入力端に接続される一方、ＡＮＤ２１ｅの一入力端にも接続されている。ＮＡＮＤ２１ｃの他入力端（ＲＳフリップフロップのリセット入力端（Ｒ）に相当）は、駆動信号ＣＬＫの印加端に接続されている。ＡＮＤ２１ｂの一入力端は、モニタ信号Ｂ２の印加端に接続されている。ＡＮＤ２１ｂの他入力端は、駆動信号ＣＬＫの印加端に接続されている。ＡＮＤ２１ｂの出力端は、ＡＮＤ２１ｅの他入力端に接続されている。ＡＮＤ２１ｅの出力端は、上側ドライバ部２２を介して、トランジスタ３１のゲートに接続されている。
【００９９】
上側ドライバ部２２は、上側制御部２１で生成されたゲート信号Ａ１にレベルシフト処理などを施して、トランジスタ３１のゲートに供給する手段である。
【０１００】
上側モニタ部２３は、ゲート信号Ａ１をモニタしてトランジスタ３１のオン／オフ状態を示すモニタ信号Ｂ１を生成する手段であり、コンパレータ２３ａと、直流電圧源２３ｂと、を有して成る。コンパレータ２３ａの反転入力端（−）は、トランジスタ３１のゲートに接続されている。コンパレータ２３ａの非反転入力端（＋）は、直流電圧源２３ｂの正極端に接続されている。直流電圧源２３ｂの負極端は、接地端に接続されている。コンパレータ２３ａの出力端は、モニタ信号Ｂ１の出力端に相当する。
【０１０１】
下側制御部２５は、制御回路１からインバータ２４を介して反転入力される駆動信号ＣＬＫとモニタ信号Ｂ１に基づいてゲート信号Ａ２を生成する手段であり、インバータ２５ａ（以下、ＩＮＶ２５ａと呼ぶ）と、否定論理積演算器２５ｂ、２５ｃ、２５ｄ（以下、ＮＡＮＤ２５ｂ、２５ｃ、２５ｄと呼ぶ）と、否定論理和演算器２５ｅ（以下、ＮＯＲ２５ｅと呼ぶ）と、を有して成る。なお、本構成例の下側制御部２５では、ＮＡＮＤ２５ｂとＮＡＮＤ２５ｃによって、ＲＳフリップフロップが構成されている。
【０１０２】
ＩＮＶ２５ａの入力端は、モニタ信号Ｂ１の印加端に接続されている。ＩＮＶ２５ａの出力端は、ＮＡＮＤ２５ｃの一入力端（ＲＳフリップフロップのリセット入力端（Ｒ）に相当）に接続されている。ＮＡＮＤ２５ｃの他入力端は、ＮＡＮＤ２５ｂの出力端に接続されている。ＮＡＮＤ２５ｃの出力端は、ＮＡＮＤ２５ｂの一入力端に接続されている。ＮＡＮＤ２５ｂの他入力端（ＲＳフリップフロップのセット入力端（Ｓ）に相当）は、インバータ２４の出力端に接続されている。ＮＡＮＤ２５ｂの出力端（ＲＳフリップフロップの出力端（Ｑ）に相当）は、ＮＯＲ２５ｅの一入力端に接続されている。ＮＯＲ２５ｅの他入力端は、ＮＡＮＤ２５ｄの出力端に接続されている。ＮＡＮＤ２５ｄの一入力端はインバータ２４の出力端に接続されている。ＮＡＮＤ２５ｄの他入力端は、モニタ信号Ｂ１の印加端に接続されている。ＮＯＲ２５ｅの出力端は、下側ドライバ部２６を介して、トランジスタ３２のゲートに接続されている。
【０１０３】
下側ドライバ部２６は、下側制御部２５で生成されたゲート信号Ａ２にレベルシフト処理などを施して、トランジスタ３２のゲートに供給する手段である。
【０１０４】
下側モニタ部２７は、ゲート信号Ａ２をモニタしてトランジスタ３２のオン／オフ状態を示すモニタ信号Ｂ２を生成する手段であり、コンパレータ２７ａと、直流電圧源２７ｂと、を有して成る。コンパレータ２７ａの反転入力端（−）は、トランジスタ３２のゲートに接続されている。コンパレータ２７ａの非反転入力端（＋）は、直流電圧源２７ｂの正極端に接続されている。直流電圧源２７ｂの負極端は、接地端に接続されている。コンパレータ２７ａの出力端は、モニタ信号Ｂ２の出力端に相当する。
【０１０５】
次に、上記構成から成るスイッチ駆動回路２によるスイッチング駆動（特に、トランジスタ３１、３２の同時オン防止動作）について、図５を参照しながら詳細に説明する。
【０１０６】
図５は、スイッチ駆動回路２によるスイッチング駆動を説明するためのタイミングチャートである。
【０１０７】
駆動信号ＣＬＫの論理がローレベル（Ｌ）からハイレベル（Ｈ）に遷移されたとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、また、ＲＳフリップフロップの出力論理は、セット信号（インバータ２４を介して反転入力される駆動信号ＣＬＫ）の立下がりエッジをトリガとして、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ２の論理）は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、トランジスタ３２がターンオフされる。
【０１０８】
ゲート信号Ａ２の論理がローレベル（Ｌ）に遷移されると、モニタ信号Ｂ２の論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。このとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、また、ＲＳフリップフロップの出力論理は、セット信号（ＩＮＶ２１ａを介して反転入力されるモニタ信号Ｂ２）の立下がりエッジをトリガとして、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。従って、ＡＮＤ２１ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、トランジスタ３１がターンオンされる。
【０１０９】
このとき、ゲート信号Ａ２の論理がローレベル（Ｌ）に遷移されてから、ゲート信号Ａ１の論理がハイレベル（Ｈ）に遷移されるまでの期間ｄは、トランジスタ３１、３２の同時オフ期間となる。なお、同時オフ期間ｄを定めるに際しては、下側モニタ部２７の比較出力に要する遅延時間のみを利用してもよいし、下側モニタ部２７の出力段に別途遅延回路を挿入してもよい。
【０１１０】
ゲート信号Ａ１の論理がハイレベル（Ｈ）に遷移されると、モニタ信号Ｂ１の論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。このとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、駆動信号ＣＬＫの論理に依ることなく、それまでのハイレベル（Ｈ）に維持される。また、ＲＳフリップフロップの出力論理についても、それまでのハイレベル（Ｈ）に維持される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ２の論理）は、それまでのローレベル（Ｌ）に維持され、トランジスタ３２は引き続いてオフ状態に維持される。
【０１１１】
一方、駆動信号ＣＬＫの論理がハイレベル（Ｈ）からローレベル（Ｌ）に遷移されたとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、また、ＲＳフリップフロップの出力論理は、リセット信号（駆動信号ＣＬＫ）の立下がりエッジをトリガとしてハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。従って、ＡＮＤ２１ｅの出力論理（ゲート信号Ａ１の論理）は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、トランジスタ３１がターンオフされる。
【０１１２】
ゲート信号Ａ１の論理がローレベル（Ｌ）に遷移されると、モニタ信号Ｂ１の論理は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移される。このとき、下側制御部２５において、ＮＡＮＤ２５ｄの出力論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移され、また、ＲＳフリップフロップの出力論理は、リセット信号（ＩＮＶ２５ａを介して反転入力されるモニタ信号Ｂ１）の立下がりエッジをトリガとして、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。従って、ＮＯＲ２５ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、ローレベル（Ｌ）からハイレベル（Ｈ）に遷移され、トランジスタ３２がターンオンされる。
【０１１３】
このとき、ゲート信号Ａ１の論理がローレベル（Ｌ）に遷移されてから、ゲート信号Ａ２の論理がハイレベル（Ｈ）に遷移されるまでの期間ｄは、トランジスタ３１、３２の同時オフ期間となる。なお、同時オフ期間ｄを定めるに際しては、上側モニタ部２３の比較出力に要する遅延時間のみを利用してもよいし、上側モニタ部２３の出力段に別途遅延回路を挿入してもよい。
【０１１４】
ゲート信号Ａ２の論理がハイレベル（Ｈ）に遷移されると、モニタ信号Ｂ２の論理は、ハイレベル（Ｈ）からローレベル（Ｌ）に遷移される。このとき、上側制御部２１において、ＡＮＤ２１ｂの出力論理は、駆動信号ＣＬＫの論理に依ることなく、それまでのローレベル（Ｌ）に維持される。また、ＲＳフリップフロップの出力論理についても、それまでのローレベル（Ｌ）に維持される。従って、ＡＮＤ２１ｅの出力論理（すなわち、ゲート信号Ａ１の論理）は、それまでのローレベル（Ｌ）に維持され、トランジスタ３１は、引き続いてオフ状態に維持される。
【０１１５】
上記ロジックによれば、本図（ａ）に示すように、駆動信号ＣＬＫのデューティが小さくなり、回路に生じる不可避的な信号遅延に起因して、ゲート信号Ａ１のハイレベル期間中（トランジスタ３１のオン期間中）に、駆動信号ＣＬＫがローレベル（Ｌ）であって、かつ、モニタ信号Ｂ１がハイレベル（Ｈ）である期間が生じた場合であっても、図６で示した従来構成と異なり、ゲート信号Ａ２が意図せずハイレベル（Ｈ）となることはない。
【０１１６】
同様に、上記ロジックによれば、本図（ｃ）に示すように、駆動信号ＣＬＫのデューティが大きくなり、回路に生じる不可避的な信号遅延に起因して、ゲート信号Ａ２のハイレベル期間中（トランジスタ３２のオン期間中）に、駆動信号ＣＬＫがハイレベル（Ｈ）であって、かつ、モニタ信号Ｂ２がハイレベル（Ｈ）である期間が生じた場合であっても、ゲート信号Ａ１が意図せずハイレベル（Ｈ）となることはない。
【０１１７】
上記したように、本実施形態のスイッチングレギュレータは、異なる２電位間に直列接続されたトランジスタ３１、３２を駆動するスイッチ駆動回路２を備えたスイッチングレギュレータであって、スイッチ駆動回路２は、トランジスタ３１のゲート信号Ａ１をモニタしてトランジスタ３１のオン／オフ状態を示すモニタ信号Ｂ１を生成する上側モニタ部２３と、トランジスタ３２のゲート信号Ａ２をモニタしてトランジスタ３２のオン／オフ状態を示すモニタ信号Ｂ２を生成する下側モニタ部２７と、所定の駆動信号ＣＬＫとモニタ信号Ｂ２に基づいてゲート信号Ａ１を生成する上側制御部２１と、駆動信号ＣＬＫとモニタ信号Ｂ１に基づいてゲート信号Ａ２を生成する下側制御部２５と、を有して成り、上側制御部２１は、駆動信号ＣＬＫに基づいてトランジスタ３１のターンオフが指示されたことをトリガとして、トランジスタ３１をオフラッチする一方、モニタ信号Ｂ２に基づいてトランジスタ３２のターンオフが確認されたことをトリガとして、トランジスタ３１のオフラッチを解除するように、ゲート信号Ａ１の論理変遷を行うものであり、下側制御部２５は、駆動信号ＣＬＫに基づいてトランジスタ３２のターンオフが指示されたことをトリガとして、トランジスタ３２をオフラッチする一方、モニタ信号Ｂ１に基づいてトランジスタ３１のターンオフが確認されたことをトリガとして、トランジスタ３２のオフラッチを解除するように、ゲート信号Ａ２の論理変遷を行うものである構成とされている。
【０１１８】
このような構成とすることにより、トランジスタ３１、３２のスイッチング周波数を高めた場合など、あらゆる条件下でも確実に同時オンを防止することができるので、貫通電流による素子の破壊や効率の低下を回避し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１１９】
続いて、閾値電圧Ｖｔｈ１（過電流保護値）の異常を検出したときに所定の端子異常保護動作を行う端子異常保護回路について、図８を参照しながら詳細に説明する。
【０１２０】
図８は、端子異常保護回路６８の一構成例を示す回路図である。
【０１２１】
図８に示すように、先述の直流電圧源６４は、一端が電源電圧Ｖｃｃの印加端に接続され、他端が外部端子６４ｃに接続された外付けの抵抗６４ａ（抵抗値Ｒ）に、定電流源６４ｂで生成される定電流（電流値Ｉ）を流すことにより、外部端子６４ｃにて得られる端子電圧（電圧値Ｖ＝Ｖｃｃ−Ｉ・Ｒ）を閾値電圧Ｖｔｈ１として引き出す構成とされている。このような構成とすることにより、ユーザは抵抗６４ａを任意に付け替えることで、容易に過電流保護値である閾値電圧Ｖｔｈ１を調整することができるので、ユーザ設定の自由度を高めることが可能となる。
【０１２２】
一方、端子異常保護回路６８は、閾値電圧Ｖｔｈ１が所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させる手段であり、ｐｎｐ型バイポーラトランジスタ６８ａと、抵抗６８ｂと、を有して成る。
【０１２３】
トランジスタ６８ａのエミッタは、スイッチ電圧Ｖｓｗ’の印加端、すなわち、コンパレータ６３の反転入力端（−）に接続されている。トランジスタ６８ａのベースは、閾値電圧Ｖｔｈ１の印加端、すなわち、コンパレータ６３の非反転入力端（＋）に接続されている。トランジスタ６８ａのコレクタは、抵抗６８ｂを介して接地端に接続されており、当該コレクタから、端子異常保護信号Ｓｃが引き出されている。
【０１２４】
上記構成から成る端子異常保護回路６８において、トランジスタ６８ａは、ベースに印加される閾値電圧Ｖｔｈ１がエミッタに印加されるスイッチ電圧Ｖｓｗ’よりも１Ｖｆ分だけ低下したときにオンとなる。例えば、抵抗６４ａが脱落して外部端子６４ｃがオープン状態となった場合や、外部端子６４ｃが地絡状態となった場合には、閾値電圧Ｖｔｈ１が接地電圧（或いは、接地電圧の近傍）まで低下するため、トランジスタ６８ａがオンとなる。このとき、端子異常保護信号Ｓｃは、ローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）となる。
【０１２５】
従って、端子異常保護信号Ｓｃがハイレベルとなったときに閾値電圧Ｖｔｈ１が所定の制限範囲を外れていると判定して、所定の端子異常保護動作（出力停止制御など）を行う構成としておけば、正常に作動し得ない過電流保護機能に頼った結果、過電流が流れ続けてＩＣや周辺部品が破壊に至る、という最悪の事態を未然に回避することが可能となる。
【０１２６】
なお、端子異常保護動作の一例としては、先述のタイマラッチ回路６７に端子異常保護信号Ｓｃを入力し、閾値電圧Ｖｔｈ１の異常状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成にするとよい。
【０１２７】
一方、抵抗６４ａがショートして外部端子６４ｃが天絡した場合にも、過電流保護機能は正常に作動し得ないが、この場合には、コンパレータ６３の第１比較信号Ｓａがハイレベル（過電流状態を示す論理）に張り付き、出力動作が停止される結果となるので、ＩＣや周辺部品が破壊に至ることはない。
【０１２８】
上記したように、本実施形態のスイッチングレギュレータは、外付けの抵抗６４ａによって設定される閾値電圧Ｖｔｈ１（過電流保護値）に応じた過電流保護動作を行う過電流保護回路（６１〜６４）と、閾値電圧Ｖｔｈ１の異常を検出したときに所定の端子異常保護動作を行う端子異常保護回路６８と、を有して成る構成とされている。このような構成とすることにより、過電流の発生時はもとより、外部端子６４ｃの天絡や地絡、抵抗６４ａのショートや脱落、埃等の付着、或いは、誤装着に起因して、閾値電圧Ｖｔｈ１に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１２９】
また、本実施形態のスイッチングレギュレータにおいて、端子異常保護回路６８は、ベースが閾値電圧Ｖｔｈ１の印加端に接続され、エミッタがスイッチ電圧Ｖｓｗ’の印加端に接続され、コレクタから端子異常保護信号Ｓｃが引き出されるｐｎｐ型バイポーラトランジスタ６８ａを有して成る構成とされている。このような構成とすることにより、極めて簡易に端子異常保護回路６８を実現することができるので、素子数や回路規模の増大、並びに、これに伴うコストアップを最小限に抑えることが可能となる。
【０１３０】
なお、本実施形態のスイッチングレギュレータにおいて、例えば、電源電圧Ｖｃｃが１［Ｖ］であり、閾値電圧Ｖｔｈ１が０．１［Ｖ］に設定されている場合、通常動作時におけるスイッチ電圧Ｖｓｗ’と閾値電圧Ｖｔｈ１との電圧差は、最大０．９［Ｖ］となる。従って、端子異常保護回路６８が正常な過電流保護機能に支障を来さないようにするためには、トランジスタ６８ａのベース・エミッタ間に、０．９［Ｖ］よりも大きな電圧差が生じたときにのみ、トランジスタ６８ａがオンとなるように、トランジスタ６８ａのオンスレッショルド電圧Ｖｆを０．９［Ｖ］よりも大きく設計するか、或いは、図９に示すように、アノードがトランジスタ６８ａのベースに接続され、カソードが閾値電圧Ｖｔｈ１の印加端に接続されたダイオード（図９ではダイオード接続されたｎｐｎ型バイポーラトランジスタ６８ｃ）を挿入し、トランジスタ６８ａとトランジスタ６８ｃの各オンスレッショルド電圧Ｖｆを合わせて０．９［Ｖ］よりも大きくなるように設計すればよい。
【０１３１】
また、本実施形態のスイッチングレギュレータにおいて、端子異常保護回路６８の構成は、上記に限定されるものではなく、図１０に示すように、閾値電圧Ｖｔｈ１と所定の閾値（電源電圧Ｖｃｃ及び直流電圧源６８ｆの正極電圧）とを比較し、その比較結果を端子異常保護信号Ｓｃ１、Ｓｃ２として出力するコンパレータ６８ｄ、６８ｅを有して成る構成としてもよい。このような構成とすることにより、外部端子６４ｃの天絡や地絡、抵抗６４ａのショートや脱落、埃等の付着、或いは、誤装着に起因した閾値電圧Ｖｔｈ１の異常を適切に検出し、ＩＣや周辺部品の破壊を防止することが可能となる。
【０１３２】
続いて、発振回路１４、並びに、その発振周波数の異常を検出したときに所定の発振異常保護動作を行う発振異常保護回路について、図１１を参照しながら詳細に説明する。
【０１３３】
図１１は、発振回路１４と発振異常保護回路６９の一構成例を示す回路図である。
【０１３４】
まず、発振回路１４の構成及び動作について説明する。
【０１３５】
図１１に示すように、本構成例の発振回路１４は、ｐｎｐ型バイポーラトランジスタ１４ａ、１４ｂ、１４ｃと、ｎｐｎ型バイポーラトランジスタ１４ｄと、外部端子１４ｅ、１４ｆと、外付けの抵抗１４ｇと、外付けのキャパシタ１４ｈと、ｐｎｐ型バイポーラトランジスタ１４ｉ、１４ｊと、スイッチ１４ｋと、スイッチ制御部１４ｌと、クロック信号生成部１４ｍと、を有して成る。
【０１３６】
トランジスタ１４ａ、１４ｂ、１４ｃのエミッタは、いずれも、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ１４ａ、１４ｂ、１４ｃのベースは、いずれも、トランジスタ１４ａのコレクタに接続されている。トランジスタ１４ｄのコレクタは、トランジスタ１４ａのコレクタに接続されている。トランジスタ１４ｄのベースは、ベース電圧Ｖｂの印加端に接続されている。トランジスタ１４ｄのエミッタは、外部端子１４ｅに接続されている。トランジスタ１４ｂのコレクタは、外部端子１４ｆに接続されている。
【０１３７】
外部端子１４ｅは、発振周波数設定用の抵抗１４ｇ（抵抗値Ｒ）を外部接続するための端子であり、抵抗１４ｇを介して接地端に接続されている。外部端子１４ｆは、発振周波数設定用のキャパシタ１４ｈ（容量値Ｃ）を外部接続するための端子であり、キャパシタ１４ｈを介して接地端に接続されている。このような外部端子１４ｅ、１４ｆを備えた構成とすることにより、ユーザは外付けの抵抗１４ｇ、及び、キャパシタ１４ｈを適宜選択することで、発振回路１４の発振周波数を自由に設定することが可能となる。
【０１３８】
トランジスタ１４ｉのエミッタは、トランジスタ１４ｂのコレクタに接続されている。トランジスタ１４ｊのエミッタは、トランジスタ１４ｃのコレクタに接続されている。トランジスタ１４ｉ、１４ｊのコレクタは、いずれも接地端に接続されている。トランジスタ１４ｉ、１４ｊのベースは、いずれも、トランジスタ１４ｊのエミッタに接続されている。スイッチ１４ｋの一端は、トランジスタ１４ｉ、１４ｊのベースに接続されている。スイッチ１４ｋの他端は、接地端に接続されている。
【０１３９】
スイッチ制御部１４ｌは、キャパシタ１４ｈの端子電圧Ｖｙ（三角波信号ＣＴに相当）と、所定の上限電圧Ｖ１及び下限電圧Ｖ２と、をそれぞれ比較し、スイッチ１４ｋの開閉制御を行う手段である。
【０１４０】
クロック信号生成部１４ｍは、キャパシタ１４ｈの端子電圧Ｖｙ（三角波信号ＣＴ）から、これと同一の周波数を有するパルス状のクロック信号ＣＫを生成する手段である。
【０１４１】
上記構成から成る発振回路１４において、トランジスタ１４ａ、１４ｂ、１４ｃは、第１のカレントミラーを構成しており、トランジスタ１４ｉ、１４ｊは、第２のカレントミラーを構成している。なお、第１、第２のカレントミラーにおけるミラー比は、いずれも任意に設定することができるが、以下では、第１のカレントミラーにおけるミラー比を１とし、第２のカレントミラーにおけるミラー比を２とした場合を例に挙げて説明を行う。
【０１４２】
上記のミラー比が設定されている場合、第１のカレントミラーでは、トランジスタ１４ａに流れる基準電流ｉ１と同一の電流値を有するミラー電流ｉ２、ｉ３がトランジスタ１４ｂ、１４ｃに流され、第２のカレントミラーでは、トランジスタ１４ｊに流れる電流ｉ３の２倍（延いては、電流ｉ１、ｉ２の２倍）の電流値を有するミラー電流ｉ４がトランジスタ１４ｉに流される。ただし、スイッチ１４ｋがオンされている場合には、第２のカレントミラーが機能しないため、ミラー電流ｉ４はゼロ値となる。
【０１４３】
スイッチ１４ｋがオンされているとき、キャパシタ１４ｈは、ミラー電流ｉ２で充電され、端子電圧Ｖｙが上昇していく。端子電圧Ｖｙが上限電圧Ｖ１まで上昇すると、スイッチ制御部１４ｌは、スイッチ１４ｋをオフとする。このようなスイッチ制御により、第２のカレントミラーには、ミラー電流ｉ４が引き込まれる。ここで、ミラー電流ｉ４は、ミラー電流ｉ２の２倍の電流値を有しているため、キャパシタ１４ｈは、その差電流（ｉ４−ｉ２）によって放電される形となり、端子電圧Ｖｙが下降し始める。その後、端子電圧Ｖｙが下限電圧Ｖ２まで低下すると、スイッチ制御部１４ｌは、スイッチ１４ｋをオンとする。このようなスイッチ制御により、先述と同様、キャパシタ１４ｈは、ミラー電流ｉ２で充電される形となり、端子電圧Ｖｙが再び上昇に転じる。上記の充放電を繰り返すことにより、所望の発振周波数を有する三角波信号ＣＴとクロック信号ＣＫが生成される。
【０１４４】
上記からも分かるように、発振回路１４の発振周期は、端子電圧Ｖｙが下限電圧Ｖ２から上限電圧Ｖ１まで上昇した後、再び下限電圧Ｖ２まで低下するのに要する充放電期間に相当し、当該充放電期間は、スイッチ制御部１４ｌに入力される上限電圧Ｖ１及び下限電圧Ｖ２が固定的に設定されていれば、充放電電流の電流値（基準電流ｉ１の電流値、延いては、抵抗１４ｇの抵抗値Ｒ）とキャパシタ１４ｈの容量値Ｃに応じて決まる。従って、本構成例の発振回路１４の発振周波数は、抵抗１４ｇの抵抗値Ｒとキャパシタ１４ｈの容量値Ｃを適宜選択することにより、任意に調整することが可能である。
【０１４５】
なお、第１のカレントミラーの入力側に設けられたトランジスタ１４ｄは、ベース電圧Ｖｂに応じた一定のバイアス電圧を外部端子１４ｅに印加する手段である。トランジスタ１４ｄのベース電圧Ｖｂについては、電源電圧Ｖｃｃやその分圧電圧を単純に用いてもよいし、或いは、上記の分圧電圧を一旦バッファリングしてその電圧精度を高めてもよい。若しくは、外部端子１４ｅの端子電圧Ｖｘをフィードバックすることで、ベース電圧Ｖｂを高精度に制御してもよい。いずれにせよ、トランジスタ１４ｄを用いて外部端子１４ｅの端子電圧Ｖｘを予め定めておく構成であれば、ｉ１＝Ｖｘ／Ｒという単純なオームの法則式に基づき、選択すべき抵抗値Ｒを容易に算出することができる。従って、発振回路１４の利便性向上を図ることが可能となる。
【０１４６】
次に、発振異常保護回路６９の構成及び動作について説明する。
【０１４７】
図１１に示すように、本構成例の発振異常保護回路６９は、異常電流検知部６９ａと、第１の異常電圧検知部６９ｂと、第２の異常電圧検知部６９ｃと、ｐｎｐ型バイポーラトランジスタ６９ｄと、を有して成る。
【０１４８】
トランジスタ６９ｄのエミッタは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ６９ｄのベースは、トランジスタ１４ａ、１４ｂ、１４ｃのベースに接続されている。すなわち、トランジスタ６９ｄは、先述した第１のカレントミラーに並列する形で、トランジスタ１４ａに流れる基準電流ｉ１に応じたモニタ電流ｉ５を生成し、これをコレクタから異常電流検知部６９ａに出力する手段である。
【０１４９】
異常電流検知部６９ａは、モニタ電流ｉ５を監視し、モニタ電流ｉ５が所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ１をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５０】
異常電圧検知部６９ｂは、端子電圧Ｖｘを監視し、端子電圧Ｖｘが所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ２をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５１】
異常電圧検知部６９ｃは、端子電圧Ｖｙを監視し、端子電圧Ｖｙが所定の制限範囲を外れていると判定したときにトランジスタ３１のスイッチング駆動を停止させるべく、発振異常保護信号Ｓｃ３をローレベル（正常状態を示す論理）からハイレベル（異常状態を示す論理）とする。
【０１５２】
例えば、抵抗１４ｇがショートして外部端子１４ｅが地絡状態となった場合には、基準電流ｉ１（延いてはモニタ電流ｉ５）が大きくなり、端子電圧Ｖｘが接地電圧（或いは、接地電圧の近傍）まで低下する。一方、抵抗１４ｇが脱落して外部端子１４ｅがオープン状態となった場合や、外部端子１４ｅが天絡状態となった場合には、基準電流ｉ１（延いてはモニタ電流ｉ５）が小さくなり、端子電圧Ｖｘが電源電圧Ｖｃｃ（或いは、電源電圧Ｖｃｃの近傍）まで上昇する。
【０１５３】
また、キャパシタ１４ｈがショートして外部端子１４ｆが地絡状態となった場合には、端子電圧Ｖｙが接地電圧（或いは、接地電圧の近傍）まで低下する。一方、キャパシタ１４ｈが脱落して外部端子１４ｆがオープン状態となった場合や、外部端子１４ｆが天絡状態となった場合には、端子電圧Ｖｙが電源電圧Ｖｃｃ（或いは、電源電圧Ｖｃｃの近傍）まで上昇する。
【０１５４】
そこで、異常電流検知部６９ａ及び異常電圧検知部６９ｂ、６９ｃでは、モニタ電流ｉ５及び端子電圧Ｖｘ、Ｖｙの上記挙動に着目して、外部端子１４ｅ、１４ｆに異常が生じているか否か、延いては、発振回路１４の発振周波数に異常が生じているか否かを示す発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３が各々生成される。
【０１５５】
従って、発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３のいずれかがハイレベルとなったときに発振周波数が所定の制限範囲を外れていると判定して、所定の発振異常保護動作（出力停止制御など）を行う構成としておけば、意図しない発振動作によってＩＣや周辺部品が破壊に至る、という事態を未然に回避することが可能となる。
【０１５６】
なお、発振異常保護動作の一例としては、先述のタイマラッチ回路６７に発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３を入力し、発振周波数の異常状態が所定の期間に亘って継続されたときにトランジスタ３１をオフラッチする構成にするとよい。
【０１５７】
上記したように、本実施形態のスイッチングレギュレータは、外付けの抵抗１４ｇ及びキャパシタ１４ｈによって発振周波数が設定される発振回路１４と、前記発振周波数の異常を検出したときに所定の発振異常保護動作を行う発振異常保護回路６９と、を有して成る構成とされている。このような構成とすることにより、外部端子１４ｅ、１４ｆの天絡や地絡、抵抗１４ｇ及びキャパシタ１４ｈのショートや脱落、埃等の付着、或いは、誤装着に起因して、発振回路１４の発振周波数に異常が生じた場合であっても、ＩＣや周辺部品の破壊を防止し、延いては、搭載されるセットの信頼性を向上することが可能となる。
【０１５８】
また、本実施形態のスイッチングレギュレータにおいて、発振回路１４は、外付け素子として抵抗１４ｇとキャパシタ１４ｈを有して成り、抵抗１４ｇの一端に所定の電圧を印加して生成される基準電流ｉ１（より具体的にはミラー電流ｉ２、ｉ４）を用いてキャパシタ１４ｈの充放電を行い、キャパシタ１４ｈの端子電圧Ｖｙから三角波信号ＣＴとクロック信号ＣＫを生成するものであり、発振異常保護回路６９は、基準電流ｉ１（具体的にはそのミラー電流ｉ５）、抵抗１４ｇの端子電圧Ｖｘ、及び、キャパシタ１４ｈの端子電圧Ｖｙを監視し、その監視結果に基づいて発振異常保護信号Ｓｃ１、Ｓｃ２、Ｓｃ３を生成する構成とされている。このような構成とすることにより、簡易な検出手段を用いて、発振周波数の異常を検出することが可能となる。
【０１５９】
次に、異常電流検知部６９ａの構成及び動作について、図１２Ａ、図１２Ｂを参照しながら説明する。
【０１６０】
図１２Ａ、図１２Ｂは、各々、異常電流検知部６９ａの一構成例を示す回路図である。
【０１６１】
図１２Ａで例示した異常電流検知部６９ａは、ｎｐｎ型バイポーラトランジスタＮ１と抵抗Ｒ１、Ｒ２を有して成る。トランジスタＮ１のベースは、モニタ電流ｉ５の入力端に接続される一方、抵抗Ｒ１を介して接地端にも接続されている。トランジスタＮ１のコレクタは、抵抗Ｒ２を介して電源電圧Ｖｃｃの印加端に接続されている。なお、トランジスタＮ１のコレクタは、発振異常保護信号Ｓｃ１の出力端に相当する。トランジスタＮ１のエミッタは、接地端に接続されている。
【０１６２】
上記構成から成る異常電流検知部６９ａでは、抵抗Ｒ１を用いてモニタ電流ｉ５がトランジスタＮ１のベース電圧に変換され、これに基づいてトランジスタＮ１のオン／オフ制御を行うことにより、異常保護信号Ｓｃ１が生成される。
【０１６３】
図１２Ｂで例示した異常電流検知部６９ａは、コンパレータＣＭＰ１と、直流電圧源Ｅ１と、抵抗Ｒ１を有して成る。コンパレータＣＭＰ１の非反転入力端（＋）は、モニタ電流ｉ５の入力端に接続される一方、抵抗Ｒ１を介して接地端にも接続されている。コンパレータＣＭＰ１の反転入力端（−）は、直流電圧源Ｅ１の正極端（閾値電圧の印加端）に接続されている。直流電圧源Ｅ１の負極端は、接地端に接続されている。コンパレータＣＭＰ１の出力端は、発振異常保護信号Ｓｃ１の出力端に相当する。
【０１６４】
上記構成から成る異常電流検知部６９ａでは、抵抗Ｒ１を用いてモニタ電流ｉ５がコンパレータＣＭＰ１の入力電圧に変換され、これと所定の閾値電圧との比較結果が発振異常保護信号Ｓｃ１として出力される。
【０１６５】
なお、上記の抵抗Ｒ１に代えて、定電流源を用いても構わない。
【０１６６】
次に、異常電圧検知部６９ｂの構成及び動作について、図１３Ａ、図１３Ｂを参照しながら説明する。
【０１６７】
図１３Ａ、図１３Ｂは、それぞれ、異常電圧検知部６９ｂの一構成例を示す回路図である。なお、異常電圧検知部６９ｃの構成も同様であるため、重複した説明は割愛する。
【０１６８】
図１３Ａで例示した異常電圧検知部６８ｂは、ｎｐｎ型バイポーラトランジスタＮ２と抵抗Ｒ３を有して成る。トランジスタＮ２のベースは、端子電圧Ｖｘの印加端に接続されている。トランジスタＮ２のコレクタは、抵抗Ｒ３を介して電源電圧Ｖｃｃの印加端に接続されている。なお、トランジスタＮ２のコレクタは、発振異常保護信号Ｓｃ２の出力端に相当する。トランジスタＮ２のエミッタは、接地端に接続されている。
【０１６９】
上記構成から成る異常電圧検知部６９ｂでは、トランジスタＮ２のベース電圧として端子電圧Ｖｘが印加され、これに基づいてトランジスタＮ２のオン／オフ制御を行うことにより、異常保護信号Ｓｃ２が生成される。
【０１７０】
図１３Ｂで例示した異常電圧検知部６９ｂは、コンパレータＣＭＰ２と、直流電圧源Ｅ２と、を有して成る。コンパレータＣＭＰ２の非反転入力端（＋）は、端子電圧Ｖｘの印加端に接続されている。コンパレータＣＭＰ２の反転入力端（−）は、直流電圧源Ｅ２の正極端（閾値電圧の印加端）に接続されている。直流電圧源Ｅ２の負極端は、接地端に接続されている。コンパレータＣＭＰ２の出力端は、発振異常保護信号Ｓｃ２の出力端に相当する。
【０１７１】
上記構成から成る異常電圧検知部６９ｂでは、端子電圧Ｖｘと所定の閾値電圧との比較結果が発振異常保護信号Ｓｃ２として出力される。
【０１７２】
なお、上記の実施形態では、降圧型のスイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、スイッチングレギュレータやチャージポンプ、ドライバＩＣなど、スイッチ駆動回路を備えた電子回路に広く適用することができる。
【０１７３】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１７４】
例えば、上記の実施形態では、上側制御部２１及び下側制御部２５として、ＮＡＮＤ型のＲＳフリップフロップを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＮＯＲ型のＲＳフリップフロップなどを用いて、同一の動作を実現する構成としても構わない。
【０１７５】
また、上記の実施形態では、過電流保護値を設定するための外付け素子として、抵抗を接続する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の外付け素子を接続する構成としてもよい。
【０１７６】
また、上記の実施形態では、発振周波数を設定するための外付け素子として、抵抗とキャパシタを接続する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の外付け素子を接続する構成としてもよい。
【０１７７】
また、上記の実施形態において、ｐｎｐ型バイポーラトランジスタを用いている部分については、これに代えてＰチャネル型電界効果トランジスタを用いてもよく、また、ｎｐｎ型バイポーラトランジスタを用いている部分については、これに代えてＮチャネル型電界効果トランジスタを用いても構わない。
【産業上の利用可能性】
【０１７８】
本発明は、スイッチングレギュレータやチャージポンプ、ドライバＩＣなどに利用可能な技術である。
【符号の説明】
【０１７９】
１ 制御回路
２ スイッチ駆動回路
３ 出力回路
４ 平滑回路
５ 分圧回路
６ 異常保護回路
１１ 誤差増幅器
１２ 直流電圧源
１３ ＰＷＭコンパレータ
１４ 発振回路
１４ａ、１４ｂ、１４ｃ ｐｎｐ型バイポーラトランジスタ
１４ｄ ｎｐｎ型バイポーラトランジスタ
１４ｅ、１４ｆ 外部端子
１４ｇ 抵抗
１４ｈ キャパシタ
１４ｉ、１４ｊ ｐｎｐ型バイポーラトランジスタ
１４ｋ スイッチ
１４ｌ スイッチ制御部
１４ｍ クロック信号生成部
１５ Ｄフリップフロップ
１６ 論理積演算器（ＡＮＤ）
２１ 上側制御部
２１ａ インバータ（ＩＮＶ）
２１ｂ 論理積演算器（ＡＮＤ）
２１ｃ、２１ｄ 否定論理積演算器（ＮＡＮＤ）
２１ｅ 論理積演算器（ＡＮＤ）
２２ 上側ドライバ部
２３ 上側モニタ部
２３ａ コンパレータ
２３ｂ 直流電圧源
２４ インバータ
２５ 下側制御部
２５ａ、２５ｂ、２５ｃ 否定論理積演算器（ＮＡＮＤ）
２５ｄ 否定論理和演算器（ＮＯＲ）
２６ 下側ドライバ部
２７ 下側モニタ部
２７ａ コンパレータ
２７ｂ 直流電圧源
３１ Ｎチャネル型電界効果トランジスタ（出力トランジスタ）
３２ Ｎチャネル型電界効果トランジスタ（同期整流トランジスタ）
４１ ショットキーダイオード
４２ インダクタ
４３ キャパシタ
５１、５２ 抵抗
６１ スイッチ
６２ 抵抗
６３ コンパレータ
６４ 直流電圧源
６４ａ 抵抗（外付け）
６４ｂ 定電流源
６４ｃ 外部端子
６５ コンパレータ
６６ 直流電圧源
６７ タイマラッチ回路
６７ａ 否定論理和演算器（ＮＯＲ）
６７ｂ タイマ制御回路
６７ｃ 定電流源
６７ｄ スイッチ
６７ｅ キャパシタ
６７ｆ コンパレータ
６７ｇ 直流電圧源
６８ 端子異常保護回路
６８ａ ｐｎｐ型バイポーラトランジスタ
６８ｂ 抵抗
６８ｃ ｎｐｎ型バイポーラトランジスタ
６８ｄ コンパレータ
６８ｅ コンパレータ
６８ｆ 直流電圧源
６９ 発振異常保護回路
６９ａ 異常電流検知部
６９ｂ、６９ｃ 異常電圧検知部
６９ｄ ｐｎｐ型バイポーラトランジスタ
Ｎ１、Ｎ２ ｎｐｎ型バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
ＣＭＰ１、ＣＭＰ２ コンパレータ
Ｅ１、Ｅ２ 直流電圧源
【特許請求の範囲】
【請求項１】
第１端が電源電圧の印加端に接続され、第２端から自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出される第１スイッチ素子と；
電子回路の異常を検出したときに所定の保護動作を行う異常保護回路と；
を有する電子回路であって、
前記異常保護回路は、
第１端が前記スイッチ電圧の印加端に接続され、前記第１スイッチ素子と同期してスイッチング制御されるスイッチと；
第１入力端が前記スイッチの第２端に接続され、第２入力端が第１閾値電圧の印加端に接続され、各入力端に印加される電圧を比較することにより、前記第１スイッチ素子に流れる電流が過電流状態であるか否かを示す第１比較信号を生成する第１コンパレータと；
前記第１比較信号を監視し、前記過電流状態が所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチするタイマラッチ回路と；
を含むことを特徴とする電子回路。
【請求項２】
前記異常保護回路は、前記コンパレータの第１入力端を前記電源電圧の印加端にプルアップする抵抗を含むことを特徴とする請求項１に記載の電子回路。
【請求項３】
前記異常保護回路は、正極端が前記電源電圧の印加端に接続され、負極端から前記第１閾値電圧が引き出される直流電圧源を含むことを特徴とする請求項１または請求項２に記載の電子回路。
【請求項４】
前記異常保護回路は、前記第１比較信号が前記過電流状態を示した時点で、前記第１スイッチ素子を次周期のオンタイミングまでオフとすることを特徴とする請求項１〜請求項３のいずれか一項に記載の電子回路。
【請求項５】
前記異常保護回路は、前記スイッチ電圧を平滑して得られる出力電圧ないしその分圧電圧と所定の第２閾値電圧とを比較することにより、前記出力電圧が減電圧状態であるか否かを示す第２比較信号を生成する第２コンパレータを含み、
前記タイマラッチ回路は、前記第２比較信号を監視し、前記減電圧状態が前記所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチすることを特徴とする請求項１〜請求項４のいずれか一項に記載の電子回路。
【請求項６】
前記タイマラッチ回路は、
前記所定の期間をカウントするタイマと、
前記過電流状態及び前記減電圧状態のいずれか一方が検出されたときに前記タイマのカウント動作を開始させるタイマ制御回路と、
を含むことを特徴とする請求項５に記載の電子回路。
【請求項７】
前記タイマは、
定電流を生成する定電流源と、
前記定電流によって充電されるキャパシタと、
前記タイマ制御回路からの指示に基づいて前記キャパシタの放電経路を導通／遮断する放電スイッチと、
前記キャパシタの充電電圧と所定の閾値電圧とを比較することにより、前記第１スイッチ素子をオフラッチするためのオフラッチ信号を生成するコンパレータと、
を含むことを特徴とする請求項６に記載の電子回路。
【請求項８】
前記定電流の電流値、前記キャパシタの容量値、及び、前記閾値電圧の電圧値のうち、少なくとも一つは調整可能であることを特徴とする請求項７に記載の電子回路。
【請求項９】
前記出力電圧が所望の目標設定値と一致するように駆動信号を生成する制御回路と、
前記駆動信号に基づいて前記第１スイッチ素子のスイッチング制御を行うスイッチ駆動回路と、
を有し、
前記制御回路は、前記第１比較信号ないし前記オフラッチ信号が異常検出時の論理レベルとなったときには、前記出力電圧の帰還制御によることなく、前記第１スイッチ素子を強制的にオフないしオフラッチするように、前記駆動信号を生成することを特徴とする請求項７または請求項８に記載の電子回路。
【請求項１０】
前記スイッチ電圧の印加端と接地端との間に接続され、前記第１スイッチ素子と相補的にスイッチング駆動される第２スイッチ素子をさらに有することを特徴とする請求項１〜請求項９のいずれか一項に記載の電子回路。
【請求項１】
第１端が電源電圧の印加端に接続され、第２端から自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出される第１スイッチ素子と；
電子回路の異常を検出したときに所定の保護動作を行う異常保護回路と；
を有する電子回路であって、
前記異常保護回路は、
第１端が前記スイッチ電圧の印加端に接続され、前記第１スイッチ素子と同期してスイッチング制御されるスイッチと；
第１入力端が前記スイッチの第２端に接続され、第２入力端が第１閾値電圧の印加端に接続され、各入力端に印加される電圧を比較することにより、前記第１スイッチ素子に流れる電流が過電流状態であるか否かを示す第１比較信号を生成する第１コンパレータと；
前記第１比較信号を監視し、前記過電流状態が所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチするタイマラッチ回路と；
を含むことを特徴とする電子回路。
【請求項２】
前記異常保護回路は、前記コンパレータの第１入力端を前記電源電圧の印加端にプルアップする抵抗を含むことを特徴とする請求項１に記載の電子回路。
【請求項３】
前記異常保護回路は、正極端が前記電源電圧の印加端に接続され、負極端から前記第１閾値電圧が引き出される直流電圧源を含むことを特徴とする請求項１または請求項２に記載の電子回路。
【請求項４】
前記異常保護回路は、前記第１比較信号が前記過電流状態を示した時点で、前記第１スイッチ素子を次周期のオンタイミングまでオフとすることを特徴とする請求項１〜請求項３のいずれか一項に記載の電子回路。
【請求項５】
前記異常保護回路は、前記スイッチ電圧を平滑して得られる出力電圧ないしその分圧電圧と所定の第２閾値電圧とを比較することにより、前記出力電圧が減電圧状態であるか否かを示す第２比較信号を生成する第２コンパレータを含み、
前記タイマラッチ回路は、前記第２比較信号を監視し、前記減電圧状態が前記所定の期間に亘って継続されたときに前記第１スイッチ素子をオフラッチすることを特徴とする請求項１〜請求項４のいずれか一項に記載の電子回路。
【請求項６】
前記タイマラッチ回路は、
前記所定の期間をカウントするタイマと、
前記過電流状態及び前記減電圧状態のいずれか一方が検出されたときに前記タイマのカウント動作を開始させるタイマ制御回路と、
を含むことを特徴とする請求項５に記載の電子回路。
【請求項７】
前記タイマは、
定電流を生成する定電流源と、
前記定電流によって充電されるキャパシタと、
前記タイマ制御回路からの指示に基づいて前記キャパシタの放電経路を導通／遮断する放電スイッチと、
前記キャパシタの充電電圧と所定の閾値電圧とを比較することにより、前記第１スイッチ素子をオフラッチするためのオフラッチ信号を生成するコンパレータと、
を含むことを特徴とする請求項６に記載の電子回路。
【請求項８】
前記定電流の電流値、前記キャパシタの容量値、及び、前記閾値電圧の電圧値のうち、少なくとも一つは調整可能であることを特徴とする請求項７に記載の電子回路。
【請求項９】
前記出力電圧が所望の目標設定値と一致するように駆動信号を生成する制御回路と、
前記駆動信号に基づいて前記第１スイッチ素子のスイッチング制御を行うスイッチ駆動回路と、
を有し、
前記制御回路は、前記第１比較信号ないし前記オフラッチ信号が異常検出時の論理レベルとなったときには、前記出力電圧の帰還制御によることなく、前記第１スイッチ素子を強制的にオフないしオフラッチするように、前記駆動信号を生成することを特徴とする請求項７または請求項８に記載の電子回路。
【請求項１０】
前記スイッチ電圧の印加端と接地端との間に接続され、前記第１スイッチ素子と相補的にスイッチング駆動される第２スイッチ素子をさらに有することを特徴とする請求項１〜請求項９のいずれか一項に記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【公開番号】特開２０１３−３４３８４（Ｐ２０１３−３４３８４Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−２５１９５５（Ｐ２０１２−２５１９５５）
【出願日】平成２４年１１月１６日（２０１２．１１．１６）
【分割の表示】特願２００８−５４６９５７（Ｐ２００８−５４６９５７）の分割
【原出願日】平成１９年１１月２１日（２００７．１１．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年１１月１６日（２０１２．１１．１６）
【分割の表示】特願２００８−５４６９５７（Ｐ２００８−５４６９５７）の分割
【原出願日】平成１９年１１月２１日（２００７．１１．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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