電子放出素子とこれを用いた電子線装置、画像表示装置
【課題】積層型の電子放出素子を備えた電子線装置において、電子が放出される電子放出点を制御して電子放出効率の向上を図る。
【解決手段】基板１上に、絶縁部材３、ゲート５を形成し、絶縁部材３に凹部７を形成し、絶縁部材３の側面に配置されるカソード６のゲート５に対向する端部において、凹部７の縁よりゲート５に向かって突起する突起部分を設け、該突起部分の幅方向においてゲート５との間隔が１ｎｍ以上５ｎｍ以下となる凸部を、カソード６の幅方向において１０％以下の割合で有する素子とする。
【解決手段】基板１上に、絶縁部材３、ゲート５を形成し、絶縁部材３に凹部７を形成し、絶縁部材３の側面に配置されるカソード６のゲート５に対向する端部において、凹部７の縁よりゲート５に向かって突起する突起部分を設け、該突起部分の幅方向においてゲート５との間隔が１ｎｍ以上５ｎｍ以下となる凸部を、カソード６の幅方向において１０％以下の割合で有する素子とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイに用いられる、電子を放出する電子放出素子を備えた電子線装置に関するものである。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲートに衝突、散乱した後に電子として取り出される電子放出素子が存在する。このような形態で電子を放出する素子として表面伝導型電子放出素子や積層型の電子放出素子が知られており、特許文献１には、積層型の電子放出素子であって、電子放出部近傍の絶縁層に凹部（リセス部）を設けた構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６７６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、特許文献１に開示されたような積層型の電子放出素子を備えた電子線装置において、電子が放出される電子放出点を制御して電子放出効率の向上を図ることにある。
【課題を解決するための手段】
【０００５】
本発明の第１は、絶縁部材と、
前記絶縁部材の表面に配置されたカソードと、
前記カソードの先端と対向して前記絶縁部材の表面に配置されたゲートとを有する電子放出素子であって、
前記絶縁部材は、前記カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有し、
前記突起部分に、前記ゲートとの間隔が１ｎｍ以上５ｎｍ以下の複数の凸部を有し、該複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が１０％以下であり、該凸部の平均高さをｈ、隣り合う凸部同士の平均距離をλとした時、以下の関係を満たすことを特徴とする。
【０００６】
２×ｈ≦λ
【０００７】
本発明の第２は、上記本発明の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有することを特徴とする電子線装置である。
【０００８】
本発明の第３は、上記本発明の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置である。
【発明の効果】
【０００９】
本発明によれば、電子放出素子のカソード先端の凸部から効率良く電子が放出され、アノードに達することができるため、電子放出効率が向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の電子放出素子の好ましい実施形態の構成を模式的に示す図である。
【図２】本発明の電子放出素子の電子放出特性を測定する系を模式的に示す図である。
【図３】図１の電子放出素子の部分拡大模式図である。
【図４】本発明の電子放出素子の電子放出部の拡大模式図と、ゲートとカソードとの間隔と電子放出効率の関係を示す図である。
【図５】本発明の電子放出素子のカソードの突起部分に設けた凸部の作用効果を説明するための図である。
【図６】本発明の電子放出素子の製造工程を示す断面模式図である。
【図７】本発明の画像表示装置の一例の表示パネルの構成を模式的に示す斜視図である。
【図８】本発明の電子放出素子のカソード材料の成膜量とカソードの突起部分の凹凸具合の関係、及びカソード材料のスパッタ圧力と粒塊の大きさとの関係を示す図である。
【図９】本発明の実施例１の電子放出素子のゲートとカソードとの間隔、カソード先端の凸部形状、及び凸部同士の間隔の分布を示す図である。
【図１０】本発明の実施例１において得られた、ゲートとカソードとの間隔と素子抵抗との関係を示す図である。
【図１１】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【図１２】図１１の電子放出素子の電子放出部の拡大模式図である。
【図１３】本発明の実施例３の電子放出素子のゲートとカソードの先端形状、ゲートとカソードとの間隔、カソード先端の凸部同士の間隔の分布を示す図である。
【図１４】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【図１５】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【発明を実施するための形態】
【００１１】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
本発明は、電子放出素子内に電界強度の増す部分（強い部分）を選択的に作ることができ、その結果、好ましい形態においては電子放出部における電子放出点の位置制御を、単純な構成で実現し、かつ安定に動作されるように鋭意検討されたものである。
【００１３】
最初に安定放出を可能とした本発明に係る電子放出素子の構成について、好ましい実施形態を挙げて説明する。
【００１４】
本発明の電子線装置は、電子を放出する電子放出素子と、該電子放出素子から放出された電子が到達するアノードとを備えている。
【００１５】
本発明の電子放出素子は、絶縁部材の表面にゲートとカソードとを互いに先端が対向するように備えている。該絶縁部材は、カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有している。
【００１６】
本発明の電子線装置は、上記本発明の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有する。
【００１７】
図１（Ａ）は本発明の好ましい実施形態の電子放出素子の構成を模式的に示す平面模式図であり、図１（Ｂ）は図１（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１（Ｃ）は図１（Ａ）において素子を紙面右側から見た側面図である。
【００１８】
図１中、１は基板、２は電極、３は絶縁部材であって、絶縁層３ａと３ｂの積層体からなる。５はゲート、６はカソードであって電極２に電気的に接続されている。７は絶縁部材３の凹部であって、本例では絶縁層３ｂの側面のみを絶縁層３ａよりも内側に凹ませて形成している。８は電子放出に必要な電界が形成される間隙（カソード６の先端からゲート５の底面までの最短距離）である。
【００１９】
本発明の電子放出素子においては、図１に示すように、ゲート５が絶縁部材３の表面（本例では上面）に形成されている。一方、カソード６も絶縁部材３の表面（本例では側面）に形成され、凹部７を挟んでゲート５に対向する側に凹部７の縁からゲート５に向かって突起する突起部分を有している。よって、カソード６は該突起部分において、間隙８を介してゲート５と対向している。尚、本発明においては、カソード６はゲート５よりも低電位に規定される。また、図１では不図示であるが、ゲート５を介して（介在させて）カソード６と対向する位置には、これらよりも高電位に規定されたアノードを有している（図２の２０）。
【００２０】
図２に、本発明の電子放出素子の電子放出特性を測定する時の電源の供給配置を示す。図２に示すように、本発明の電子線装置においては、ゲート５を介在させて、アノード２０をカソード６の突起部分に対向配置させる。本例においては、絶縁部材３が基板１上に配置しているため、アノード２０は該基板１の絶縁部材３が配置している側に、該基板１に対向して配置されているとも言える。
【００２１】
図２において、Ｖｆは素子のゲート５とカソード６の間に印加される電圧、Ｉｆはこの時流れる素子電流、Ｖａはカソード６とアノード２０の間に印加される電圧、Ｉｅは電子放出電流である。
【００２２】
ここで、電子放出効率ηとは素子に電圧を印加した時に検出される電流Ｉｆと真空中に取り出される電流Ｉｅを用いて、一般には効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【００２３】
図３に電子放出部の拡大模式図を示す。図３において、６Ａは、カソード６が、ゲート５に対向する側の先端に有する突起部分であって、該突起部分６Ａは、凹部７の縁よりもゲート５に向けて突起する。１０はアノードに向かって放出される電子の軌道を示す。
【００２４】
図２の系で電子放出素子に駆動電圧Ｖｆを印加した場合の電界集中の様子を図４を用いてさらに詳しく説明する。図４（Ａ）は図１（Ｂ）の凹部７の拡大模式図であり、図４（Ｂ）は図１（Ｃ）の凹部７の拡大模式図である。図中４（Ａ），（Ｂ）中、１２，１３は凹部７に形成される電気力線を模式的に示している。電界の強弱はこの電気力線の密度により決定され、電気力線の密度が高いほど電界が強い。図４（Ａ），（Ｂ）には便宜的に二次元的な真空領域に形成される電気力線しか示していないが、実際には電気力線は三次元的に形成され、さらに絶縁層の中にも電気力線が広がっている。
【００２５】
図４（Ａ）に示すように、本発明に係るカソード６の先端の突起部分６Ａは凹部７の縁からｈの高さで突き出た形状となっている。図４（Ａ）に示すように、電気力線１２は凹部７内に形成された突起部分６Ａに向かって電気力線１３が曲がることで突起部分６Ａの先端に電気力線の密度が増える。従って、突起部分６Ａ先端の電界が凹部７内に形成される電界としては一番強くなる（Ｅmax-A）。
【００２６】
さらに、図４（Ｂ）に示すように、突起部分６Ａに加えて、突起部分６Ａの先端に凸部６Ｂが存在する部分では、凸部６Ｂの高さの分だけ突起部分６Ａの先端からゲート５までの距離が小さくなる。従って、凸部６Ｂの先端ではより電界が強くなる。従って、凹部７の縁に沿った方向で見た場合、凸部６Ｂでの電界が一番強くなる。このため、本発明の電子放出素子では、凸部６Ｂが電子放出部となると考えられる。
【００２７】
ここで、図４（Ｂ）におけるカソード６と、ゲート５との距離を間隔ｄとおく。即ち、間隔ｄは、図２における、カソード６とアノード２０の対向方向（図中のＺ方向）における、カソード６の先端とゲート５との距離である。但し、カソード６の形状によっては前述の方向（Z方向）で測長した間隔より、カソード６とゲート５との実際の間隔が大きい場合がある。その場合は、間隔ｄや凸部の観察・測長は、間隔８が一番広く見える角度から測長すればよい。換言すると、カソードの突起部分または凸部の先端とこれに対向するゲート部分とを結ぶ線分と直交する線分の延びる方向から側長すればよい。間隔ｄは、カソード６の突起部分６Ａの先端に凸部６Ｂがあるので、凸部６Ｂの有無や凸部６Ｂの高さに応じ、場所によって異なる。本発明の電子放出素子においては、カソード６とゲート５との間隔ｄが１ｎｍ以上５ｎｍ以下となる凸部６が存在する。その理由について説明する。
【００２８】
電子を放出させるのに必要な駆動電圧を３０Ｖ以下に抑える観点から、ゲート５とカソード６との間隔ｄは５ｎｍ以下であることが好ましい。間隔ｄが５ｎｍ以下であれば、駆動電圧３０Ｖで６０ＭＶ／ｃｍ以上の電界強度が得られ、凸部６Ｂより電子放出すると考えられる。また、駆動時の安定性の観点から、電子放出部となる凸部６Ｂは間隔ｄが１ｎｍ以上となることが好ましい。１ｎｍより小さい凸部６Ｂは、電界蒸発や放電、短絡などにより駆動時に素子が破壊する可能性がある。以下、本発明に係る凸部６Ｂの作用効果について詳細に説明する。
【００２９】
（凸部６Ｂの作用効果）
（電子放出における散乱の説明）
図３においてカソード６の凸部６Ｂから対向するゲート５に向かって放出された電子は、一部がゲート５の先端部で等方的に散乱し、残りは衝突することなく外部に引き出される。しかしながら、多くの電子はゲート５で散乱する。本発明者等が検討した結果、カソード６とゲート５との間隔ｄと電子放出効率（η）に正の相関があることが分かった。図４（Ｃ）に間隔ｄと該効率との関係を示す。図４（Ｃ）に示すように、間隔ｄが小さすぎるとゲート５で電子は散乱し、殆ど取り出されない。また、ある程度間隔ｄが大きくなると、間隔ｄと電子放出効率との間に正の相関がみられることが分かる。間隔ｄと電子放出効率との間に正の相関がある理由は、間隔ｄが狭い程、ゲート５の先端部で等方的に散乱した電子が外部に飛び出しにくくなり、反対に間隔ｄが広い程、散乱した電子が外部に飛び出しやすくなるためと考えられる。
【００３０】
本発明の如く、カソード６の突起部分６Ａの先端に凸部６Ｂを設けた場合、該凸部６Ｂの周囲は間隔ｄが広くなり、ゲート５の先端部で等方的に散乱した電子のうち、凸部６Ｂの両側に散乱した電子は間隔ｄが広い部分を飛翔することになる。従って、凸部６Ｂの周囲から電子を外部に引き出しやすくなるので、凹部７の縁に沿った方向（Ｙ方向）に関してカソード６の突起部分６Ａが平坦で間隔ｄが均一の場合と比べて、アノード到達効率を向上させることができる。また、凸部６Ｂによる効率向上の効果をより大きくするためには、凸部６Ｂを高くするとともに、凸部６Ｂの周囲の間隔ｄを広げることが望ましいといえる。
【００３１】
図５（Ａ）に突起部分６Ａの拡大模式図を示す。突起部分６Ａ及び該突起部分６Ａとゲート５との間隙８の観察及び間隔ｄの測長は、Ｘ方向からＳＥＭにて観察して行う。
【００３２】
凸部６Ｂと他の部分の切り分けは、Ｘ方向から見た突起部分６Ａの外形線の中心線（図５（Ａ）の一点鎖線Ａ）を基準線とする。この中心線Ａよりも山側を凸部６Ｂとする。
【００３３】
また、図５（Ａ）に示すように、隣り合う凸部６Ｂの距離をλi、突起部分６Ａの先端に対する凸部６Ｂの高さ（突起部分６Ａの最も低い位置Ｂから凸部６Ｂの最も高い位置までのＺ方向における距離）をｈiとおく。凸部６Ｂの距離λiや高さｈiを十分な数、測定することで、これらの平均値が得られる。また、平均距離をλ、平均高さをｈとおく。本発明においては、平均距離λと平均高さｈは、２×ｈ≦λの関係を満たすことが望ましい。以上のようにすることで、隣接する凸部６Ｂの影響を減らすことができ、電子放出効率がより一層向上する。
【００３４】
図５（Ｂ）に凸部６Ｂの高さｈを固定して、隣接する凸部６Ｂ同士の距離λを変えた時の距離λと電子放出効率ηの関係を示す。図中の横軸は高さｈで規格化している。また、縦軸は凹部７の縁に沿った方向（Ｙ方向）に関してカソード６の突起部分６Ａが平坦で、ゲート５との間隔ｄが均一の時の効率で規格化している。また、図中の一点鎖線は凸部６Ｂが１つだけの場合の効率を示している。図５（Ｂ）より、凸部６Ｂの距離λを大きくする程、電子放出効率は上昇し、凸部６Ｂが１つだけの場合の効率（破線）に漸近する。隣り合う凸部６Ｂの平均距離λが凸部６Ｂの平均高さｈの２倍を超えると効率はほぼ一定となる。これは、隣接する凸部が十分離れたので、隣接する凸部の影響が小さくなるためと考えられる。
【００３５】
また、本発明では、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が、カソード６の突起部分６Ａの凹部７の縁に沿った方向（Ｙ方向）における幅の１０％以下にすることが望ましい。狭い間隔ｄの割合を制限することで、凸部６Ｂとゲート５とが短絡する恐れを低減できる。以下に、狭い間隔ｄの割合を制限することが望ましい理由について説明する。
【００３６】
製造プロセスや量産性の観点から、間隔ｄや凸部６Ｂの高さｈをそれぞれ同一とするより、ある程度のばらつきを許容する方が好ましいと考えられる。図５（Ｃ）に、Ｙ方向に関して、カソード６とゲート５との間隔ｄの分布の一例を示す。図５（Ｃ）の横軸はカソード６とゲート５との間隔ｄ、縦軸は頻度をそれぞれ表している。間隔ｄの測定方法としては、ＳＥＭを使って凸部６Ｂ及びゲート５の形状を観察する方法である。Ｙ方向に関して、各々のカソード６とゲート５の間隔ｄを測長し、その分布を調べることで、図５（Ｃ）のような分布が得られる。
【００３７】
図５（Ｃ）より、間隔ｄの分布は正規分布に近い釣鐘型の形状となった。平均値が小さい場合や、ばらつきが大きい場合、間隔ｄが０となる部分、つまりカソード６とゲート５との間に流れる電流（無効電流）の増大が懸念される。言い換えると、狭い間隔ｄの割合が大きくなる程、カソード６とゲート５との間に流れる電流が大きくなる。本発明者等が鋭意検討した結果、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合（存在率）が、カソード６の幅の１０％を超えると、凸部６Ｂとゲート５との間に流れる電流が急激に増加することが分かった。
【００３８】
図５（Ｄ）に間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂのカソード６の幅に対する割合と素子の抵抗の関係を示す。縦軸は複数の素子を繋いだ時の抵抗値を示している。但し、抵抗値の絶対値は素子の接続条件によっても変わるので、本例の抵抗値は一例である。図５（Ｄ）より、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が１０％以下の領域では、割合が小さい程、非線形的に高抵抗になっている。一方、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が１０％を超えると、相対的に低抵抗になる。本例の場合は、１０Ω以下となった。係る割合が１５％を超えるとほぼ０から数Ω程度となる。これは間隔ｄが０となる凸部６Ｂが多くあるためと考えられる。
【００３９】
素子の抵抗が小さいと、駆動した時にゲート５に流れる電流が増加してしまい、電子放出効率が低くなってしまう。従って、高効率とするためには、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が、Ｙ方向における突起部分６Ａの幅の１０％以下にする必要がある。さらに、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合は、Ｙ方向における幅の０．３乃至１０％となることが望ましい。間隔ｄが１乃至５ｎｍとなる凸部６Ｂの割合が少なすぎると、電子放出点が得られず、十分な電流を得られなくなるためである。本発明者等が鋭意検討した結果、間隔ｄが１乃至５ｎｍとなる凸部６Ｂの割合が０．３％以上あれば、凹部の縁に沿った方向における幅が数μｍ（例えば３μｍ）の時、確実に放出点が確認できた。よって、本発明において好ましい凸部６Ｂの存在率は０．３％以上１０％以下である。
【００４０】
以上述べた本発明に係る電子放出素子の製造方法について、図６を参照して説明する。
【００４１】
基板１は素子を機械的に支えるための絶縁性基板であり、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス及び、シリコン基板である。基板１に必要な機能としては、機械的強度が高いだけでなく、ドライ或いはウェットエッチング、現像液等のアルカリや酸に対して耐性があり、ディスプレイパネルのような一体ものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００４２】
先ず最初に、図６（Ａ）に示すように基板１上に絶縁層３ａとなる絶縁層２２、絶縁層３ｂとなる絶縁層２３及びゲート５となる導電層２４を積層する。絶縁層２２，２３は、加工性に優れる材料からなる絶縁性の膜であり、例えばＳｉＮ（ＳｉxＮy）やＳｉＯ2であり、その作製方法はスパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成される。絶縁層２２，２３の厚さとしては、それぞれ５ｎｍ乃至５０μｍの範囲で設定され、好ましくは５０ｎｍ乃至５００ｎｍの範囲で選択される。尚、絶縁層２２と２３を積層した後に凹部７を形成する必要があるため、絶縁層２３と絶縁層２４とはエッチングに対して異なるエッチング量を持つように設定されなければならない。望ましくは絶縁層２２と絶縁層２３とのエッチング量の比（選択比）は１０以上が望ましく、できれば５０以上とれることが望ましい。具体的には、例えば、絶縁層２２にはＳｉxＮyを用い、絶縁層２３にはＳｉＯ2等の絶縁性材料を用いる、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等を用いることができる。
【００４３】
導電層２４は、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。導電層２４としては、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物が挙げられる。また、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料も挙げられる。さらに、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も挙げられ、これらの中から適宜選択される。
【００４４】
また、導電層２４の厚さとしては、５ｎｍ乃至５００ｎｍの範囲で設定され、好ましくは５０ｎｍ乃至５００ｎｍの範囲で選択される。
【００４５】
次に、図６（Ｂ）に示すように、積層の後にフォトリソグラフィ技術により導電層２４上にレジストパターンを形成した後、エッチング手法を用いて導電層２４，絶縁層２３、絶縁層２２を順次加工する。これにより、ゲート５と、絶縁層３ｂ及び絶縁層３ａからなる絶縁部材３が得られる。
【００４６】
このようなエッチング加工では一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が用いられる。この時の加工ガスとしては、加工する対象部材がフッ化物を作る場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれる。またＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガスなどが随時添加される。
【００４７】
図６（Ｃ）に示すようにエッチング手法を用いて、積層体の一側面において絶縁層３ｂの側面のみを一部除去し、凹部７を形成する。
【００４８】
エッチングの手法は例えば絶縁層３ｂがＳｉＯ2からなる材料であれば通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用いることができる。また、絶縁層３ｂがＳｉxＮyからなる材料であれば熱リン酸系エッチング液でエッチングすることが可能である。
【００４９】
凹部７の深さＴ６、即ち凹部７における絶縁層３ｂの側面と絶縁層３ａ及びゲート５の側面との距離は、素子形成後のリーク電流に深く関わり、深く形成するほどリーク電流の値が小さくなる。しかしながら、凹部７を深く形成しすぎるとゲート５が変形する等の課題が発生するため、３０ｎｍ乃至２００ｎｍ程度で形成される。
【００５０】
尚、本例では、絶縁部材３を絶縁層３ａと３ｂの積層体とした形態を示したが、本発明ではこれに限定されるものではなく、一層の絶縁層の一部を除去することで凹部７を形成してもかまわない。
【００５１】
次に、図６（Ｄ）に示すようにゲート５表面に剥離層２５を形成する。剥離層の形成は、次の工程で堆積するカソード材料２６をゲート５から剥離することが目的である。このような目的のため、例えばゲート５を酸化させて酸化膜を形成する、或いは電解メッキにて剥離金属を付着させるなどの方法によって剥離層２５が形成される。
【００５２】
図６（Ｅ）に示すようにカソード６を構成するカソード材料２６を基板１上及び絶縁部材３の側面に付着させる。この時、カソード材料２６がゲート５上にも付着する。
【００５３】
カソード材料２６としては導電性があり、電界放出する材料であればよく、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層の形成しづらい、或いは簡易に反応層を除去可能な材料が好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物が挙げられる。また、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
【００５４】
カソード材料２６の堆積方法としては蒸着法、スパッタ法等の一般的真空成膜技術が用いられ、ＥＢ蒸着が好ましく用いられる。
【００５５】
本発明においては、当該工程においてカソード６の先端に凸部６Ｂを有する突起部分６Ａを形成する。カソード６の突起部分６Ａ先端の凹凸形状は、例えば、成膜量に依存する。図８（Ａ）に成膜量と突起部分６Ａの凹凸具合の一例を示す。係る凹凸具合を表す指標の一つとして、間隔ｄの標準偏差σが挙げられる。標準偏差σは図５（Ｃ）に示したような間隔ｄの分布より算出することができる。同様に図５（Ｃ）の分布より、間隔ｄが１から５ｎｍとなる割合も算出できる。図８（Ａ）では、横軸は成膜量を表し、縦軸は間隔ｄの標準偏差σとした。成膜量は成膜時間や成膜回数を変えることで、制御することができる。図８（Ａ）より、成膜量に応じて凹凸具合（間隔ｄの標準偏差σ）が大きくなることが分かる。また、凹凸具合を表す指標は、標準偏差以外にも平均粗さＲａや最大高さなどの指標を使ってもよい。
【００５６】
また、間隔ｄの平均値（Ｄ）は成膜量以外に第２の絶縁層３ｂの厚さにも依存する。従って、予め第２の絶縁層３ｂの厚さを成膜条件に応じて決定しておくことで、成膜条件で凹凸具合を調節しつつ、間隔ｄの平均値Ｄも調整することができる。即ち、凹凸具合（間隔ｄの標準偏差σであり、上記の通り成膜条件（成膜量）に依存）と間隔ｄの平均値Ｄを調整することで、間隔ｄが１乃至５ｎｍとなる割合を調整することができる。
【００５７】
以上で述べたように、第２の絶縁層３ｂの厚さと成膜条件を調整することで、カソード６の突起部分６Ａの先端に所望の凸部６Ｂを形成する。
【００５８】
また、凸部６Ｂ同士の間隔λを制御する一例として、形成時の真空度の制御により成膜後の粒塊の大きさを変える方法が挙げられる。粒塊のサイズが大きくなる程、隣接する凸部６Ｂ同士の間隔は広くなる。図８（Ｂ）にスパッタ圧力と、粒塊の凸部同士の間隔の関係を示す。図８（Ｂ）より、スパッタ圧力が高い（真空度が低い）程、凸部６Ｂ同士の間隔λが大きくなる事が分かる。
【００５９】
従って、前述の成膜量や絶縁層３ｂの厚さの制御と組み合わせることで、カソード６とゲート５の間隔ｄの平均値Ｄ、凸部６Ｂの凹凸具合や高さｈ、凸部６Ｂ同士の間隔λを所望の値に制御することができる。
【００６０】
図６（Ｆ）に示すように剥離層２６をエッチングで取り除くことにより、ゲート５上のカソード材料２６を除去する。また、基板１上及び絶縁部材３側面上のカソード材料２６をフォトリソグラフィ等によりパターニングして、カソード６を形成する。
【００６１】
次にカソード６と電気的な導通を取るために電極２を形成する（図６（Ｇ））。この電極２は、前記カソード６と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィ技術により形成される。電極２の材料としては、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物が挙げられる。また、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料が挙げられる。さらに、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も挙げられ、これらから適宜選択される。
【００６２】
電極２の厚さとしては、５０ｎｍ乃至５ｍｍの範囲で設定され、好ましくは５０ｎｍ乃至５μｍの範囲で選択される。
【００６３】
電極２及びゲート５は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良いが、ゲート５は電極２に比べてその膜厚が薄い範囲で設定される場合があり、低抵抗材料が望ましい。
【００６４】
次に、上記電子放出素子の応用形態について説明する。
【００６５】
図１１は、本発明の電子放出素子において、ゲート５が、カソード６に対向する部分に突出部９０を有した例である。図１１（Ａ）は本例の電子放出素子の構成を模式的に示す平面模式図であり、図１１（Ｂ）は図１１（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１１（Ｃ）は図１１（Ａ）において素子を紙面右側から見た側面図である。さらに、図１２は当該素子の電子放出部の拡大模式図である。図中、９０はゲート５に設けた突出部である。
【００６６】
図１２においてカソード６の端部から発生した電子は、対向するゲート５及び突出部９０に衝突し、一部は衝突せず外部へと引き出される。多くの衝突した電子は突出部９０の先端部で再び等方的に散乱する。
【００６７】
尚、本例の素子では、突出部９０のカソード６に対向する先端にカソード６の突起部分６Ａと同様の凹凸形状が形成される。よって、カソード６とゲート５との間の間隔ｄは、該凹凸形状の先端とカソード６の突起部分６Ａの先端の凹凸形状との距離となる。
【００６８】
本例の素子の製造方法としては、図６（Ｄ）の剥離層２５の作製工程を省略し、ゲート５上にも直接カソード材料２６を堆積させる。そして、（Ｆ）の工程において基板１上及び絶縁部材３の側面上のカソード材料２６をパターニングしてカソード６を形成すると同時にゲート５上のカソード材料２６をパターニングして突出部９０を形成すればよい。
【００６９】
図１４は、本発明の電子放出素子において、ゲート５に対してカソード６及び突出部９０を複数配置した例である。図１４（Ａ）は本例の電子放出素子の構成を模式的に示す平面模式図であり、図１４（Ｂ）は図１４（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１４（Ｃ）は図１４（Ａ）において素子を紙面右側から見た側面図である。図中、６ａ乃至６ｄはカソード、９０ａ乃至９０ｄは突出部であり、図１の素子とは、カソード６及び突出部９０を複数の短冊状に分割し、それぞれ所定の距離を置いて配置した以外の構成は図１１の素子と同じである。
【００７０】
尚、本例の素子において、本発明に係る２×ｈ≦λの条件は、短冊状のカソード６ａ乃至６ｄのそれぞれにおいて満たされるものとする。
【００７１】
本例の素子の製造方法としては、図６（Ｆ）の工程において、カソード６が複数となるようにカソード材料２６をパターニングすればよい。
【００７２】
尚、複数のカソード６ａ乃至６ｄに対して、突出部９０を図１１の素子のように一つとしても構わない。
【００７３】
上記本発明に係る電子放出素子の説明においては、絶縁部材３が絶縁層３ａと３ｂとからなり、凹部７にゲート５の下面が露出した形態を示した。本発明においては、図１５に示すように、ゲート５の、凹部に対向する部分（本例では凹部７に露出する面）が絶縁層３ｃで覆われている形態も好ましく適用される。図１の素子ではカソード６から放出された電子のうち、ゲート５の底面５ａに衝突する電子は、アノード２０に到達せず、効率を低減する要因（上述のＩｆ成分）となる。しかしながら、図１５のように、ゲート５の下面が絶縁層３ｃで覆われる構成では該Ｉｆを低減できるので、電子放出効率が向上する。ゲート５の下面を覆う絶縁層３ｃとしては、例えば、膜厚２０ｎｍ程度のＳｉＮ膜等が利用でき、この構成で十分に効率向上効果を得られることが確認されている。尚、図１５の構成では、絶縁部材３を絶縁層３ａ，３ｂ，３ｃからなる積層体としているが、一層の絶縁層の一部を除去することで凹部７を形成してもかまわない。
【００７４】
本発明においては、図１５の構成に対してさらに、図１１，図１４の構成を組み合わせることが可能であり、各構成における条件設定は同様であり、得られる作用効果も同様である。
【００７５】
以下、本発明の電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図７を用いて説明する。図７は単純マトリクス配置の電子源を用いて構成した画像表示装置の表示パネルの一例を示す模式図であり、一部を切り欠いた状態で示す。図７において、３１は電子源基板、３２はＸ方向配線、３３はＹ方向配線であり、電子源基板３１は先に説明した電子放出素子の基板１に相当する。また、３４は本発明に係る電子放出素子である。尚、Ｘ方向配線３２は、上述の電極２を共通に接続する配線であり、Ｙ方向配線３３は上述のゲート５を共通に接続する配線である。
【００７６】
ｍ本のＸ方向配線３２は、Ｄｘ１，Ｄｘ２，…Ｄｘｍからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、巾は、適宜設計される。Ｙ方向配線３３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ本の配線よりなり、Ｘ方向配線３２と同様に形成される。これらｍ本のＸ方向配線３２とｎ本のＹ方向配線３３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。不図示の層間絶縁層は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線３２を形成した電子源基板３１の全面或いは一部に所望の形状で形成され、特に、Ｘ方向配線３２とＹ方向配線３３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線３２とＹ方向配線３３は、それぞれ外部端子として引き出されている。
【００７７】
電極２とゲート５（図１）は、ｍ本のＸ方向配線３２とｎ本のＹ方向配線３３と導電性金属等からなる結線によって電気的に接続されている。配線３２と配線３３を構成する材料、結線を構成する材料及び電極２、ゲート５を構成する材料は、その構成元素の一部或いは全部が同一であっても、またそれぞれ異なってもよい。
【００７８】
Ｘ方向配線３２には、Ｘ方向に配列した電子放出素子３４の行を選択するための走査信号を印加する、不図示の走査信号印加手段が接続される。一方、Ｙ方向配線３３には、Ｙ方向に配列した電子放出素子３４の各列を入力信号に応じて変調するための、不図示の変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【００７９】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【００８０】
図７において、４１は電子源基板３１を固定したリアプレート、４６はガラス基板４３の内面に発光部材としての蛍光体である蛍光膜４４とアノード２０であるメタルバック４５等が形成されたフェースプレートである。また、４２は支持枠であり、この支持枠４２にリアプレート４１、フェースプレート４６がフリットガラス等を介して取り付けられ、外囲器４７を構成している。フリットガラスによる封着は、大気中或いは、窒素中で、４００乃至５００℃の温度範囲で１０分以上焼成することにより実施される。
【００８１】
外囲器４７は、上述の如く、フェースプレート４６、支持枠４２、リアプレート４１で構成される。ここで、リアプレート４１は主に電子源基板３１の強度を補強する目的で設けられるため、電子源基板３１自体で十分な強度を持つ場合には、別体のリアプレート４１は不要とすることができる。即ち、電子源基板３１に直接支持枠４２を封着し、フェースプレート４６、支持枠４２及び電子源基板３１とで外囲器４７を構成しても良い。一方、フェースプレート４６とリアプレート４１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度を持たせた構成とすることもできる。
【００８２】
このような画像表示装置では、放出した電子軌道を考慮して、各電子放出素子３４の上部に蛍光体をアライメントして配置する。図７の蛍光膜４４がカラーの蛍光膜の場合は、蛍光体の配列によりブラックストライプ或いはブラックマトリクスなどと呼ばれる黒色導電材と蛍光体とから構成すると良い。
【００８３】
次に、単純マトリクス配置の電子源を用いて構成した表示パネルに、ＮＴＳＣ方式のテレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について説明する。
【００８４】
表示パネルは、端子Ｄｘ１乃至Ｄｘｍ、端子Ｄｙ１乃至Ｄｙｎ、及び高圧端子を介して外部の電気回路と接続している。端子Ｄｘ１乃至Ｄｘｍには、表示パネル内に設けられている電子源、即ち、ｍ行ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。一方、端子Ｄｙ１乃至Ｄｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【００８５】
高圧端子には、直流電圧源より、例えば１０［ｋＶ］の直流電圧が供給されるが、これは電子放出素子から放出される電子ビームに蛍光体を励起するのに十分なエネルギーを付与する為の加速電圧である。
【００８６】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現する。
【００８７】
尚、このような表示装置を本発明の電子放出素子を用いて形成することによって、電子ビームの形状の整った表示装置を構成でき、結果、良好な表示特性の表示装置を提供することができる。
【実施例】
【００８８】
（実施例１）
図１に示した構成の電子放出素子を図６の工程に沿って作製した。
【００８９】
基板１としては、プラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００を用い、絶縁層２２としてＳｉＮ（ＳｉxＮy）をスパッタ法にて厚さ５００ｎｍで形成した。次いで、絶縁層２３として、厚さ２５ｎｍのＳｉＯ2層をスパッタ法により形成した。さらに、絶縁層２３の上に、導電層２４として厚さ３０ｎｍのＴａＮをスパッタ法により積層した（図６（Ａ））。
【００９０】
次に、フォトリソグラフィ技術により導電層２４上にレジストパターンを形成したのち、ドライエッチング手法を用いて導電層２４、絶縁層２３、絶縁層２２を順に加工し、ゲート５及び絶縁層３ａと３ｂからなる絶縁部材３とを形成した（図６（Ｂ））。この時の加工ガスとしては、絶縁層２２、２３及び導電層２４にフッ化物を作る材料が選択されているため、ＣＦ4系のガスを用いた。このガスを用いてＲＩＥを行った結果、絶縁層３ａ，３ｂ、及びゲート５のエッチング後の角度は基板１の水平面に対しておよそ８０°の角度で形成されていた。
【００９１】
レジストを剥離した後、ＢＨＦ（フッ酸／フッ化アンモニウム水溶液）を用いて深さ約７０ｎｍになるようにエッチング手法を用いて、絶縁層３ｂの側面をエッチングし、絶縁部材３に凹部７を形成した（図６（Ｃ））。
【００９２】
ゲート５表面に電解メッキによりＮｉを電解析出させて剥離層２５を形成した（図６（Ｄ））。
【００９３】
カソード材料２６であるモリブデン（Ｍｏ）をゲート５上及び絶縁部材３の側面と基板１表面に付着させた。本例では成膜方法としてスパッタ蒸着法を用いた。本形成方法では基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。本件のスパッタ成膜ではスパッタ粒子が限られた角度で基板面に入射されるよう、遮蔽板を設置した。遮蔽板により、水平方向に対し入射角が９０°と６０°にピークを持たせた。また、アルゴンプラズマを出力３．０ｋＷ、真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を１００ｍｍ以下になるように基板を設置した。また、基板の搬送速度を４２０ｎｍ／ｍｉｎとした時、１回の成膜でＭｏが７ｎｍ成膜された。５回成膜を行うことで、平坦部のＭｏの厚さが３５ｎｍになるように成膜した（図６（Ｅ））。
【００９４】
モリブデン（Ｍｏ）を成膜後、カソード６の幅が３μｍになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード材料２６を加工し、カソード６を形成した。この時の加工ガスとしては、ＣＦ4系のガスを用いた。その後、ヨウ素とヨウ化カリウムからなるエッチング液を用いてゲート５上に析出させたＮｉ剥離層２５を除去することによりゲート５上のＭｏ膜を剥離した（図６（Ｆ））。
【００９５】
次にスパッタ法にて厚さ５００ｎｍのＣｕを堆積し、パターニングして電極２を形成した（図６（Ｇ））。
【００９６】
以上の方法で素子を形成した後、図２に示した構成で電子放出特性を評価した。その結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆ＝７．４μＡ、電子放出電流Ｉｅは０．３μＡ、平均４％の電子放出効率となり、十分な放出電流量で且つ効率の高い電子放出素子が得られた。
【００９７】
特性を確認後、カソード６とゲート５の間隙８を、ＳＥＭを用いて観察し、解析を行った。図９（Ａ）にＳＥＭの画像から抽出したカソード６とゲート５との間隔ｄを示す。図１７の横軸は凹部７の縁に沿った方向での位置、縦軸はカソード６とゲート５の間隔ｄを示している。図中では土台となる絶縁層に起因するうねりを除去した。図よりカソード６とゲート５の間隔ｄは一定でなく凹凸があることが分かる。また、成膜したモリブデンの粒塊の大きさは１０から２０ｎｍ程度であった。
【００９８】
図５（Ｃ）に間隔ｄのヒストグラムを示す。図５（Ｃ）では、複数のＳＥＭ画像を撮影して解析を行った。本例の素子のカソード６とゲート５との間の間隔ｄは、平均１３．９ｎｍ、標準偏差σ３．２ｎｍとなった。図５（Ｃ）より１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、ｄが１乃至５ｎｍとなる割合は０．５％であった。
【００９９】
また、図９（Ｂ）にカソード６の突起部分６Ａの粗さ曲線の測定結果の一例を示す。図９（Ｂ）の横軸は凹部７の縁に沿った方向（Ｙ方向）での位置を、縦軸は中心線（図５（Ａ）の一点鎖線Ａ）を０とした時の高さｈを示している。粗さ曲線は、前述のＳＥＭ観察により間隔ｄを測定するのと同様に、画像を解析することで得た。尚、平均値を求めるために、図９（Ｂ）のような粗さ曲線を複数箇所で測定し、解析した。
【０１００】
粗さ曲線が中心線（図では０）と交差する交点から山谷を求めた。山が凸部６Ｂに相当する。この交点より、山谷の周期即ち、凸部６Ｂ同士の距離λを求めた。図９（Ｃ）に凸部６Ｂ同士の距離λのヒストグラムを示す。凸部６Ｂ同士の平均距離λは約２４ｎｍであった。また、図９（Ｂ）に示す粗さ曲線を複数個解析した結果、カソード６の突起部分６Ａに対する凸部６Ｂの平均高さｈを測定した結果、約６ｎｍであった。凸部６Ｂの平均高さｈと平均距離λの関係は２×ｈ≦λの関係を満たしていた。
【０１０１】
（比較例１）
次に、カソード６とゲート５の間隔ｄに１乃至５ｎｍとなる凸部６Ｂが無い例を示す。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。
【０１０２】
本例においては、カソード材料２６として付着させるモリブデンの成膜量を減らして凸部６Ｂの成長を抑制した。本例では、基板の搬送速度を３８０ｎｍ／ｍｉｎとして、１回の成膜を７．７ｎｍとなるようにし、３回成膜を行うことで、平坦部のＭｏの厚さが２３ｎｍとなるように成膜した。また、カソード６とゲート５との間隔ｄの平均値が、実施例１と同様になるように第２の絶縁層３ｂの厚さを２０μｍとした。
【０１０３】
実施例１と同様にして、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは０．０７μＡ、電子放出電流Ｉｅは０．００４μＡ、平均５％の電子放出効率が得られた。効率は高いものの、十分な放出電流が得られなかった。
【０１０４】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１３．２ｎｍ、標準偏差σ２．１ｎｍとなった。また、５ｎｍ以下となる狭い間隔ｄの凸部６Ｂはみられなかった。また、粗さ曲線より、カソード６の突起部分６Ａに見られる凸形状同士の平均距離λは２４ｎｍ、凸形状の平均高さｈは４ｎｍであった。比較例１では、１乃至５ｎｍとなる狭い間隔ｄとなる凸部６Ｂがないため（カソード６とゲート５の間隔ｄが５ｎｍを超えるため）、効率は高いが、十分な電流が得られなかったと考えられる。
【０１０５】
（比較例２）
比較例２として、カソード６とゲート５の間隔ｄが１乃至５ｎｍとなる部分の割合を変えた例を示す。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。本例では、第２の絶縁層３ｂの厚さを３０ｎｍに、また、カソード材料２６として付着させるモリブデンの成膜量を６０ｎｍに増やして素子を作製した。第２の絶縁層３ｂの厚さやモリブデンの成膜量を変えることは、間隔ｄが１乃至５ｎｍとなる部分の割合を変えることに相当する。
【０１０６】
実施例１と同様に、本例の素子の特性を評価した結果、低抵抗な素子となり、ゲート５に電流が流れ、電子放出が得られなかった。そのため、電子放出効率も０％となった。
【０１０７】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均９．７ｎｍ、標準偏差σ４．０ｎｍとなった。また、１乃至５ｎｍとなる部分の割合は、１１％であった。観察の結果、カソード６とゲート５とが凸部の一部で接触している部分が認められた。また、短絡により、素子が破壊している部分も認められた。
【０１０８】
図１０にカソード６とゲート５の間隔ｄが１乃至５ｎｍとなる部分の割合を変えて試作した時の、割合と抵抗の関係を示す。図１０より１乃至５ｎｍとなる部分の割合が１０％を超える場合は低抵抗な素子となってしまった。一方、１乃至５ｎｍとなる部分の割合が１０％以下の場合は高抵抗な素子が得られた。
【０１０９】
（実施例２）
実施例２として、第２の絶縁層３ｂの厚さを変えた場合について説明する。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。本例では、第３の絶縁層３ｂの厚さを２０ｎｍに、また、カソード材料２６として付着させるモリブデンの成膜量を２５ｎｍにして素子を作製した。第２の絶縁層３ｂの厚さやモリブデンの成膜量を変えることは、間隔ｄが１乃至５ｎｍとなる部分の割合を変えることに相当する。
【０１１０】
実施例１と同様に、本例の素子の特性を評価した。その結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは１５．６μＡ、電子放出電流Ｉｅは０．７８μＡ、平均５％の電子放出効率となり、十分な放出電流量で且つ効率の高い電子放出素子を得られた。
【０１１１】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１０．７ｎｍ、標準偏差σ３．０ｎｍとなった。また、１乃至５ｎｍとなる狭い間隔ｄの割合は３％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは２４ｎｍ、凸部６Ｂの平均高さｈは４ｎｍで、２×ｈ≦λの関係を満たしていた。
【０１１２】
（比較例３）
比較例３として、カソード６の凸部６Ｂ同士の平均距離λと凸部６Ｂの平均高さｈとが２×ｈ≦λの関係を満たさない例について説明する。本例では、第２の絶縁層３ｂの厚さを３５ｎｍにした。また、カソード材料２６として付着させるモリブデンは、スパッタ圧力を０．０５Ｐａ、成膜量を６０ｎｍにして作製した。
【０１１３】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは１４．５μＡ、電子放出電流Ｉｅは０．４４μＡ、平均３％の電子放出効率となり、効率が低い電子放出素子であった。
【０１１４】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１１．７ｎｍ、標準偏差σ３．６ｎｍとなった。また、１乃至５ｎｍとなる狭い間隔ｄの割合は３％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは約１３ｎｍ、凸部の平均高さｈは約８ｎｍであった。本例においては、凸部の平均高さｈと平均距離λの関係が、２×ｈ≦λを満たさなかったために、電子放出効率が低下したと考えられる。
【０１１５】
（実施例３）
図１１に示す構成の電子放出素子を作製した。本例では、図６（Ｄ）の工程で剥離層２５を形成せず、ゲート５上に付着したカソード材料２６であるモリブデン（Ｍｏ）を除去せずに突出部９０を形成した以外は実施例１と同様にして素子を作製した。
【０１１６】
モリブデン（Ｍｏ）を成膜後、カソード６及び突出部９０の幅が３μｍになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード６及び突出部９０を加工した。この時の加工ガスとしては、ＣＦ4系のガスを用いた。
【０１１７】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは８．４μＡ、電子放出電流Ｉｅは０．３４μＡ、平均４％の電子放出効率が得られた。
【０１１８】
特性を確認後、カソード６とゲート５の間隙８をＳＥＭを用いて観察し、解析を行った。図１３（Ａ）にＳＥＭの画像から抽出したカソード６と突出部９０の外形線を示す。尚、突出部９０の外形線は間隔ｄの平均値分だけ上側にオフセットさせている。図１３（Ａ）よりカソード６だけでなく、突出部９０にも凹凸があることが分かる。図１３（Ａ）で示したカソード６と突出部９０との間隔ｄを、図１３（Ｂ）に示す。図１３（Ｂ）よりカソード６と突出部９０との間隔ｄは一定ではなく、凹凸があることが分かる。図１３（Ｃ）に間隔ｄのヒストグラムを示す。図１３（Ｃ）では、複数のＳＥＭ画像を撮影して解析を行った。
【０１１９】
本例の素子のカソード６と突出部９０との間の間隔ｄは、平均１４．１ｎｍ、標準偏差σ３．２ｎｍとなった。図１３（Ｂ）、（Ｃ）より１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、１乃至５ｎｍとなる割合は０．２％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは約２４ｎｍ、凸部６Ｂの平均高さｈは約６ｎｍであった。
【０１２０】
（実施例４）
図１４に示す構成の電子放出素子を作製した。本例では、モリブデン（Ｍｏ）を成膜後、カソード６及び突出部９０のＹ方向の幅及び間隙が３μｍのライン・スペースになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード６及び突出部９０を加工した。この時の加工ガスとしては、カソード材料２６として用いたモリブデンはフッ化物を作る材料が選択されているためＣＦ4系のガスを用いた。当該工程以外は実施例３と同様にして素子を作製した。
【０１２１】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは３３．４μＡ、電子放出電流Ｉｅは１．３μＡ、平均４％の電子放出効率が得られた。
【０１２２】
この特性から考察すると、カソード６を短冊形状にすることで、電子放出電流が短冊の本数分、言い換えると短冊の合計長さ分だけ増加したように推測される。同様な製法で、短冊の本数を１００倍に増やした場合には約１００倍の電子放出量が得られた。また、短冊数は同一で、幅を変えた場合においても、短冊の幅に比例した電子放出量が得られた。
また、特性を確認後、カソード６とゲート５の間隙８をＳＥＭを用いて観察し、解析を行った。カソード６と突出部９０との間の間隔ｄは、平均１４．１ｎｍ、標準偏差σ３．２ｎｍとなった。本素子には１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、１乃至５ｎｍとなる割合は０．２％であった。また、粗さ曲線より、各短冊において、凸部６Ｂ同士の平均距離λは約２４ｎｍ、凸部６Ｂの平均高さｈは約６ｎｍで２×ｈ≦λを満足していた。
【０１２３】
（実施例５）
本例では、実施例１と同様の製造方法によって電子放出素子を多数基板上にマトリクス状に配列して電子源基板を形成し、この電子源基板を用いて図７に示した画像表示装置を作作製した。以下に製造工程を説明する。
【０１２４】
〈電極作製工程〉
ガラス基板３１上にＳｉＮ／ＳｉＯ2／ＴａＮ／Ｍｏ膜を順次成膜した後、実施例１と同様にして凹部７を有する絶縁部材３をエッチング加工した。本例では櫛歯状の加工を１素子当たり１００本として１画素当たり１００本の短冊状カソードを配置することとした。
【０１２５】
〈カソード形成〉
カソード材料２６であるモリブデン（Ｍｏ）を、ゲート５上にも付着させる。本例では成膜方法としてスパッタ蒸着法を用いた。本形成方法では基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。本件のスパッタ成膜ではスパッタ粒子が限られた角度で基板面に入射されるよう、アルゴンプラズマを真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を１００ｍｍ以下になるように基板を設置した。平坦部のＭｏの厚さが３５ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。その後、フォトリソグラフィ及びエッチングにより１００本の短冊状Ｍｏ加工を行って電子放出素子を形成した。
【０１２６】
〈Ｙ方向配線形成工程〉
Ｙ方向配線３３をゲート５に接続するように配置した。このＹ方向配線３３は変調信号が印加される配線として機能する。
【０１２７】
〈絶縁層形成工程〉
次の工程で作製するＸ方向配線３２と前述のＹ方向配線３３とを絶縁するために、酸化シリコンからなる絶縁層を配置した。後述するＸ方向配線３２の下であって、且つ、先に形成したＹ方向配線３３を覆うように、絶縁層を配置し、Ｘ方向配線３２と前述カソード６の電極２の電気的接続が可能なように、絶縁層の一部にコンタクトホールを開けて形成した。
【０１２８】
〈Ｘ方向配線形成工程〉
銀を主成分とするＸ方向配線３２を、先に形成した絶縁層の上に形成した。Ｘ方向配線３２は絶縁層を挟んでＹ方向配線３３と交差しており、絶縁層のコンタクトホール部分で電極２に接続される。このＸ方向配線３２は走査信号が印加される配線として機能する。このようにしてマトリクス配線を有する基板が形成された。
【０１２９】
次いで、図７に示したように、上記基板３１の２ｍｍ上方に、ガラス基板４３の内面に蛍光体膜４４とメタルバック４５とが積層されたフェースプレート４６を、支持枠４７を介して配置した。尚、図７においてはリアプレート４１を基板３１の補強部材として設けた例を示しているが、本例では、このリアプレート４１を省いている。そして、フェースプレート４６、支持枠４２、基板３１の接合部を、低融点金属であるインジウム（Ｉｎ）を加熱し冷却することによって封着した。また、この封着工程は、真空チャンバー中で行ったため、排気管を用いずに、封着と封止を同時に行った。
【０１３０】
本例では、画像形成部材であるところの蛍光体膜４４は、カラーを実現するために、ストライプ形状の蛍光体とし、先にブラックストライプ（不図示）を形成し、その間隙部にスラリー法により各色蛍光体（不図示）を塗布して蛍光膜４４を作製した。ブラックストライプの材料としては、通常よく用いられている黒鉛を主成分とする材料を用いた。また、蛍光膜４４の内面側（電子放出素子側）にはアルミニウムからなるメタルバック４５を設けた。メタルバック４５は、蛍光体膜４４の内面側に、Ａｌを真空蒸着することで作製した。
【０１３１】
本例の画像表示装置においては、良好な画像表示が実現できた。
【符号の説明】
【０１３２】
１：基板、３：絶縁部材、５：ゲート、６：カソード、７：凹部、２０：アノード
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイに用いられる、電子を放出する電子放出素子を備えた電子線装置に関するものである。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲートに衝突、散乱した後に電子として取り出される電子放出素子が存在する。このような形態で電子を放出する素子として表面伝導型電子放出素子や積層型の電子放出素子が知られており、特許文献１には、積層型の電子放出素子であって、電子放出部近傍の絶縁層に凹部（リセス部）を設けた構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６７６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、特許文献１に開示されたような積層型の電子放出素子を備えた電子線装置において、電子が放出される電子放出点を制御して電子放出効率の向上を図ることにある。
【課題を解決するための手段】
【０００５】
本発明の第１は、絶縁部材と、
前記絶縁部材の表面に配置されたカソードと、
前記カソードの先端と対向して前記絶縁部材の表面に配置されたゲートとを有する電子放出素子であって、
前記絶縁部材は、前記カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有し、
前記突起部分に、前記ゲートとの間隔が１ｎｍ以上５ｎｍ以下の複数の凸部を有し、該複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が１０％以下であり、該凸部の平均高さをｈ、隣り合う凸部同士の平均距離をλとした時、以下の関係を満たすことを特徴とする。
【０００６】
２×ｈ≦λ
【０００７】
本発明の第２は、上記本発明の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有することを特徴とする電子線装置である。
【０００８】
本発明の第３は、上記本発明の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置である。
【発明の効果】
【０００９】
本発明によれば、電子放出素子のカソード先端の凸部から効率良く電子が放出され、アノードに達することができるため、電子放出効率が向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の電子放出素子の好ましい実施形態の構成を模式的に示す図である。
【図２】本発明の電子放出素子の電子放出特性を測定する系を模式的に示す図である。
【図３】図１の電子放出素子の部分拡大模式図である。
【図４】本発明の電子放出素子の電子放出部の拡大模式図と、ゲートとカソードとの間隔と電子放出効率の関係を示す図である。
【図５】本発明の電子放出素子のカソードの突起部分に設けた凸部の作用効果を説明するための図である。
【図６】本発明の電子放出素子の製造工程を示す断面模式図である。
【図７】本発明の画像表示装置の一例の表示パネルの構成を模式的に示す斜視図である。
【図８】本発明の電子放出素子のカソード材料の成膜量とカソードの突起部分の凹凸具合の関係、及びカソード材料のスパッタ圧力と粒塊の大きさとの関係を示す図である。
【図９】本発明の実施例１の電子放出素子のゲートとカソードとの間隔、カソード先端の凸部形状、及び凸部同士の間隔の分布を示す図である。
【図１０】本発明の実施例１において得られた、ゲートとカソードとの間隔と素子抵抗との関係を示す図である。
【図１１】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【図１２】図１１の電子放出素子の電子放出部の拡大模式図である。
【図１３】本発明の実施例３の電子放出素子のゲートとカソードの先端形状、ゲートとカソードとの間隔、カソード先端の凸部同士の間隔の分布を示す図である。
【図１４】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【図１５】本発明の電子放出素子の他の実施形態の構成を模式的に示す図である。
【発明を実施するための形態】
【００１１】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
本発明は、電子放出素子内に電界強度の増す部分（強い部分）を選択的に作ることができ、その結果、好ましい形態においては電子放出部における電子放出点の位置制御を、単純な構成で実現し、かつ安定に動作されるように鋭意検討されたものである。
【００１３】
最初に安定放出を可能とした本発明に係る電子放出素子の構成について、好ましい実施形態を挙げて説明する。
【００１４】
本発明の電子線装置は、電子を放出する電子放出素子と、該電子放出素子から放出された電子が到達するアノードとを備えている。
【００１５】
本発明の電子放出素子は、絶縁部材の表面にゲートとカソードとを互いに先端が対向するように備えている。該絶縁部材は、カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有している。
【００１６】
本発明の電子線装置は、上記本発明の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有する。
【００１７】
図１（Ａ）は本発明の好ましい実施形態の電子放出素子の構成を模式的に示す平面模式図であり、図１（Ｂ）は図１（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１（Ｃ）は図１（Ａ）において素子を紙面右側から見た側面図である。
【００１８】
図１中、１は基板、２は電極、３は絶縁部材であって、絶縁層３ａと３ｂの積層体からなる。５はゲート、６はカソードであって電極２に電気的に接続されている。７は絶縁部材３の凹部であって、本例では絶縁層３ｂの側面のみを絶縁層３ａよりも内側に凹ませて形成している。８は電子放出に必要な電界が形成される間隙（カソード６の先端からゲート５の底面までの最短距離）である。
【００１９】
本発明の電子放出素子においては、図１に示すように、ゲート５が絶縁部材３の表面（本例では上面）に形成されている。一方、カソード６も絶縁部材３の表面（本例では側面）に形成され、凹部７を挟んでゲート５に対向する側に凹部７の縁からゲート５に向かって突起する突起部分を有している。よって、カソード６は該突起部分において、間隙８を介してゲート５と対向している。尚、本発明においては、カソード６はゲート５よりも低電位に規定される。また、図１では不図示であるが、ゲート５を介して（介在させて）カソード６と対向する位置には、これらよりも高電位に規定されたアノードを有している（図２の２０）。
【００２０】
図２に、本発明の電子放出素子の電子放出特性を測定する時の電源の供給配置を示す。図２に示すように、本発明の電子線装置においては、ゲート５を介在させて、アノード２０をカソード６の突起部分に対向配置させる。本例においては、絶縁部材３が基板１上に配置しているため、アノード２０は該基板１の絶縁部材３が配置している側に、該基板１に対向して配置されているとも言える。
【００２１】
図２において、Ｖｆは素子のゲート５とカソード６の間に印加される電圧、Ｉｆはこの時流れる素子電流、Ｖａはカソード６とアノード２０の間に印加される電圧、Ｉｅは電子放出電流である。
【００２２】
ここで、電子放出効率ηとは素子に電圧を印加した時に検出される電流Ｉｆと真空中に取り出される電流Ｉｅを用いて、一般には効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【００２３】
図３に電子放出部の拡大模式図を示す。図３において、６Ａは、カソード６が、ゲート５に対向する側の先端に有する突起部分であって、該突起部分６Ａは、凹部７の縁よりもゲート５に向けて突起する。１０はアノードに向かって放出される電子の軌道を示す。
【００２４】
図２の系で電子放出素子に駆動電圧Ｖｆを印加した場合の電界集中の様子を図４を用いてさらに詳しく説明する。図４（Ａ）は図１（Ｂ）の凹部７の拡大模式図であり、図４（Ｂ）は図１（Ｃ）の凹部７の拡大模式図である。図中４（Ａ），（Ｂ）中、１２，１３は凹部７に形成される電気力線を模式的に示している。電界の強弱はこの電気力線の密度により決定され、電気力線の密度が高いほど電界が強い。図４（Ａ），（Ｂ）には便宜的に二次元的な真空領域に形成される電気力線しか示していないが、実際には電気力線は三次元的に形成され、さらに絶縁層の中にも電気力線が広がっている。
【００２５】
図４（Ａ）に示すように、本発明に係るカソード６の先端の突起部分６Ａは凹部７の縁からｈの高さで突き出た形状となっている。図４（Ａ）に示すように、電気力線１２は凹部７内に形成された突起部分６Ａに向かって電気力線１３が曲がることで突起部分６Ａの先端に電気力線の密度が増える。従って、突起部分６Ａ先端の電界が凹部７内に形成される電界としては一番強くなる（Ｅmax-A）。
【００２６】
さらに、図４（Ｂ）に示すように、突起部分６Ａに加えて、突起部分６Ａの先端に凸部６Ｂが存在する部分では、凸部６Ｂの高さの分だけ突起部分６Ａの先端からゲート５までの距離が小さくなる。従って、凸部６Ｂの先端ではより電界が強くなる。従って、凹部７の縁に沿った方向で見た場合、凸部６Ｂでの電界が一番強くなる。このため、本発明の電子放出素子では、凸部６Ｂが電子放出部となると考えられる。
【００２７】
ここで、図４（Ｂ）におけるカソード６と、ゲート５との距離を間隔ｄとおく。即ち、間隔ｄは、図２における、カソード６とアノード２０の対向方向（図中のＺ方向）における、カソード６の先端とゲート５との距離である。但し、カソード６の形状によっては前述の方向（Z方向）で測長した間隔より、カソード６とゲート５との実際の間隔が大きい場合がある。その場合は、間隔ｄや凸部の観察・測長は、間隔８が一番広く見える角度から測長すればよい。換言すると、カソードの突起部分または凸部の先端とこれに対向するゲート部分とを結ぶ線分と直交する線分の延びる方向から側長すればよい。間隔ｄは、カソード６の突起部分６Ａの先端に凸部６Ｂがあるので、凸部６Ｂの有無や凸部６Ｂの高さに応じ、場所によって異なる。本発明の電子放出素子においては、カソード６とゲート５との間隔ｄが１ｎｍ以上５ｎｍ以下となる凸部６が存在する。その理由について説明する。
【００２８】
電子を放出させるのに必要な駆動電圧を３０Ｖ以下に抑える観点から、ゲート５とカソード６との間隔ｄは５ｎｍ以下であることが好ましい。間隔ｄが５ｎｍ以下であれば、駆動電圧３０Ｖで６０ＭＶ／ｃｍ以上の電界強度が得られ、凸部６Ｂより電子放出すると考えられる。また、駆動時の安定性の観点から、電子放出部となる凸部６Ｂは間隔ｄが１ｎｍ以上となることが好ましい。１ｎｍより小さい凸部６Ｂは、電界蒸発や放電、短絡などにより駆動時に素子が破壊する可能性がある。以下、本発明に係る凸部６Ｂの作用効果について詳細に説明する。
【００２９】
（凸部６Ｂの作用効果）
（電子放出における散乱の説明）
図３においてカソード６の凸部６Ｂから対向するゲート５に向かって放出された電子は、一部がゲート５の先端部で等方的に散乱し、残りは衝突することなく外部に引き出される。しかしながら、多くの電子はゲート５で散乱する。本発明者等が検討した結果、カソード６とゲート５との間隔ｄと電子放出効率（η）に正の相関があることが分かった。図４（Ｃ）に間隔ｄと該効率との関係を示す。図４（Ｃ）に示すように、間隔ｄが小さすぎるとゲート５で電子は散乱し、殆ど取り出されない。また、ある程度間隔ｄが大きくなると、間隔ｄと電子放出効率との間に正の相関がみられることが分かる。間隔ｄと電子放出効率との間に正の相関がある理由は、間隔ｄが狭い程、ゲート５の先端部で等方的に散乱した電子が外部に飛び出しにくくなり、反対に間隔ｄが広い程、散乱した電子が外部に飛び出しやすくなるためと考えられる。
【００３０】
本発明の如く、カソード６の突起部分６Ａの先端に凸部６Ｂを設けた場合、該凸部６Ｂの周囲は間隔ｄが広くなり、ゲート５の先端部で等方的に散乱した電子のうち、凸部６Ｂの両側に散乱した電子は間隔ｄが広い部分を飛翔することになる。従って、凸部６Ｂの周囲から電子を外部に引き出しやすくなるので、凹部７の縁に沿った方向（Ｙ方向）に関してカソード６の突起部分６Ａが平坦で間隔ｄが均一の場合と比べて、アノード到達効率を向上させることができる。また、凸部６Ｂによる効率向上の効果をより大きくするためには、凸部６Ｂを高くするとともに、凸部６Ｂの周囲の間隔ｄを広げることが望ましいといえる。
【００３１】
図５（Ａ）に突起部分６Ａの拡大模式図を示す。突起部分６Ａ及び該突起部分６Ａとゲート５との間隙８の観察及び間隔ｄの測長は、Ｘ方向からＳＥＭにて観察して行う。
【００３２】
凸部６Ｂと他の部分の切り分けは、Ｘ方向から見た突起部分６Ａの外形線の中心線（図５（Ａ）の一点鎖線Ａ）を基準線とする。この中心線Ａよりも山側を凸部６Ｂとする。
【００３３】
また、図５（Ａ）に示すように、隣り合う凸部６Ｂの距離をλi、突起部分６Ａの先端に対する凸部６Ｂの高さ（突起部分６Ａの最も低い位置Ｂから凸部６Ｂの最も高い位置までのＺ方向における距離）をｈiとおく。凸部６Ｂの距離λiや高さｈiを十分な数、測定することで、これらの平均値が得られる。また、平均距離をλ、平均高さをｈとおく。本発明においては、平均距離λと平均高さｈは、２×ｈ≦λの関係を満たすことが望ましい。以上のようにすることで、隣接する凸部６Ｂの影響を減らすことができ、電子放出効率がより一層向上する。
【００３４】
図５（Ｂ）に凸部６Ｂの高さｈを固定して、隣接する凸部６Ｂ同士の距離λを変えた時の距離λと電子放出効率ηの関係を示す。図中の横軸は高さｈで規格化している。また、縦軸は凹部７の縁に沿った方向（Ｙ方向）に関してカソード６の突起部分６Ａが平坦で、ゲート５との間隔ｄが均一の時の効率で規格化している。また、図中の一点鎖線は凸部６Ｂが１つだけの場合の効率を示している。図５（Ｂ）より、凸部６Ｂの距離λを大きくする程、電子放出効率は上昇し、凸部６Ｂが１つだけの場合の効率（破線）に漸近する。隣り合う凸部６Ｂの平均距離λが凸部６Ｂの平均高さｈの２倍を超えると効率はほぼ一定となる。これは、隣接する凸部が十分離れたので、隣接する凸部の影響が小さくなるためと考えられる。
【００３５】
また、本発明では、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が、カソード６の突起部分６Ａの凹部７の縁に沿った方向（Ｙ方向）における幅の１０％以下にすることが望ましい。狭い間隔ｄの割合を制限することで、凸部６Ｂとゲート５とが短絡する恐れを低減できる。以下に、狭い間隔ｄの割合を制限することが望ましい理由について説明する。
【００３６】
製造プロセスや量産性の観点から、間隔ｄや凸部６Ｂの高さｈをそれぞれ同一とするより、ある程度のばらつきを許容する方が好ましいと考えられる。図５（Ｃ）に、Ｙ方向に関して、カソード６とゲート５との間隔ｄの分布の一例を示す。図５（Ｃ）の横軸はカソード６とゲート５との間隔ｄ、縦軸は頻度をそれぞれ表している。間隔ｄの測定方法としては、ＳＥＭを使って凸部６Ｂ及びゲート５の形状を観察する方法である。Ｙ方向に関して、各々のカソード６とゲート５の間隔ｄを測長し、その分布を調べることで、図５（Ｃ）のような分布が得られる。
【００３７】
図５（Ｃ）より、間隔ｄの分布は正規分布に近い釣鐘型の形状となった。平均値が小さい場合や、ばらつきが大きい場合、間隔ｄが０となる部分、つまりカソード６とゲート５との間に流れる電流（無効電流）の増大が懸念される。言い換えると、狭い間隔ｄの割合が大きくなる程、カソード６とゲート５との間に流れる電流が大きくなる。本発明者等が鋭意検討した結果、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合（存在率）が、カソード６の幅の１０％を超えると、凸部６Ｂとゲート５との間に流れる電流が急激に増加することが分かった。
【００３８】
図５（Ｄ）に間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂのカソード６の幅に対する割合と素子の抵抗の関係を示す。縦軸は複数の素子を繋いだ時の抵抗値を示している。但し、抵抗値の絶対値は素子の接続条件によっても変わるので、本例の抵抗値は一例である。図５（Ｄ）より、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が１０％以下の領域では、割合が小さい程、非線形的に高抵抗になっている。一方、間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が１０％を超えると、相対的に低抵抗になる。本例の場合は、１０Ω以下となった。係る割合が１５％を超えるとほぼ０から数Ω程度となる。これは間隔ｄが０となる凸部６Ｂが多くあるためと考えられる。
【００３９】
素子の抵抗が小さいと、駆動した時にゲート５に流れる電流が増加してしまい、電子放出効率が低くなってしまう。従って、高効率とするためには、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合が、Ｙ方向における突起部分６Ａの幅の１０％以下にする必要がある。さらに、カソード６とゲート５との間隔ｄが１乃至５ｎｍ以下となる凸部６Ｂの割合は、Ｙ方向における幅の０．３乃至１０％となることが望ましい。間隔ｄが１乃至５ｎｍとなる凸部６Ｂの割合が少なすぎると、電子放出点が得られず、十分な電流を得られなくなるためである。本発明者等が鋭意検討した結果、間隔ｄが１乃至５ｎｍとなる凸部６Ｂの割合が０．３％以上あれば、凹部の縁に沿った方向における幅が数μｍ（例えば３μｍ）の時、確実に放出点が確認できた。よって、本発明において好ましい凸部６Ｂの存在率は０．３％以上１０％以下である。
【００４０】
以上述べた本発明に係る電子放出素子の製造方法について、図６を参照して説明する。
【００４１】
基板１は素子を機械的に支えるための絶縁性基板であり、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス及び、シリコン基板である。基板１に必要な機能としては、機械的強度が高いだけでなく、ドライ或いはウェットエッチング、現像液等のアルカリや酸に対して耐性があり、ディスプレイパネルのような一体ものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００４２】
先ず最初に、図６（Ａ）に示すように基板１上に絶縁層３ａとなる絶縁層２２、絶縁層３ｂとなる絶縁層２３及びゲート５となる導電層２４を積層する。絶縁層２２，２３は、加工性に優れる材料からなる絶縁性の膜であり、例えばＳｉＮ（ＳｉxＮy）やＳｉＯ2であり、その作製方法はスパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成される。絶縁層２２，２３の厚さとしては、それぞれ５ｎｍ乃至５０μｍの範囲で設定され、好ましくは５０ｎｍ乃至５００ｎｍの範囲で選択される。尚、絶縁層２２と２３を積層した後に凹部７を形成する必要があるため、絶縁層２３と絶縁層２４とはエッチングに対して異なるエッチング量を持つように設定されなければならない。望ましくは絶縁層２２と絶縁層２３とのエッチング量の比（選択比）は１０以上が望ましく、できれば５０以上とれることが望ましい。具体的には、例えば、絶縁層２２にはＳｉxＮyを用い、絶縁層２３にはＳｉＯ2等の絶縁性材料を用いる、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等を用いることができる。
【００４３】
導電層２４は、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。導電層２４としては、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物が挙げられる。また、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料も挙げられる。さらに、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も挙げられ、これらの中から適宜選択される。
【００４４】
また、導電層２４の厚さとしては、５ｎｍ乃至５００ｎｍの範囲で設定され、好ましくは５０ｎｍ乃至５００ｎｍの範囲で選択される。
【００４５】
次に、図６（Ｂ）に示すように、積層の後にフォトリソグラフィ技術により導電層２４上にレジストパターンを形成した後、エッチング手法を用いて導電層２４，絶縁層２３、絶縁層２２を順次加工する。これにより、ゲート５と、絶縁層３ｂ及び絶縁層３ａからなる絶縁部材３が得られる。
【００４６】
このようなエッチング加工では一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が用いられる。この時の加工ガスとしては、加工する対象部材がフッ化物を作る場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれる。またＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガスなどが随時添加される。
【００４７】
図６（Ｃ）に示すようにエッチング手法を用いて、積層体の一側面において絶縁層３ｂの側面のみを一部除去し、凹部７を形成する。
【００４８】
エッチングの手法は例えば絶縁層３ｂがＳｉＯ2からなる材料であれば通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用いることができる。また、絶縁層３ｂがＳｉxＮyからなる材料であれば熱リン酸系エッチング液でエッチングすることが可能である。
【００４９】
凹部７の深さＴ６、即ち凹部７における絶縁層３ｂの側面と絶縁層３ａ及びゲート５の側面との距離は、素子形成後のリーク電流に深く関わり、深く形成するほどリーク電流の値が小さくなる。しかしながら、凹部７を深く形成しすぎるとゲート５が変形する等の課題が発生するため、３０ｎｍ乃至２００ｎｍ程度で形成される。
【００５０】
尚、本例では、絶縁部材３を絶縁層３ａと３ｂの積層体とした形態を示したが、本発明ではこれに限定されるものではなく、一層の絶縁層の一部を除去することで凹部７を形成してもかまわない。
【００５１】
次に、図６（Ｄ）に示すようにゲート５表面に剥離層２５を形成する。剥離層の形成は、次の工程で堆積するカソード材料２６をゲート５から剥離することが目的である。このような目的のため、例えばゲート５を酸化させて酸化膜を形成する、或いは電解メッキにて剥離金属を付着させるなどの方法によって剥離層２５が形成される。
【００５２】
図６（Ｅ）に示すようにカソード６を構成するカソード材料２６を基板１上及び絶縁部材３の側面に付着させる。この時、カソード材料２６がゲート５上にも付着する。
【００５３】
カソード材料２６としては導電性があり、電界放出する材料であればよく、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層の形成しづらい、或いは簡易に反応層を除去可能な材料が好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物が挙げられる。また、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
【００５４】
カソード材料２６の堆積方法としては蒸着法、スパッタ法等の一般的真空成膜技術が用いられ、ＥＢ蒸着が好ましく用いられる。
【００５５】
本発明においては、当該工程においてカソード６の先端に凸部６Ｂを有する突起部分６Ａを形成する。カソード６の突起部分６Ａ先端の凹凸形状は、例えば、成膜量に依存する。図８（Ａ）に成膜量と突起部分６Ａの凹凸具合の一例を示す。係る凹凸具合を表す指標の一つとして、間隔ｄの標準偏差σが挙げられる。標準偏差σは図５（Ｃ）に示したような間隔ｄの分布より算出することができる。同様に図５（Ｃ）の分布より、間隔ｄが１から５ｎｍとなる割合も算出できる。図８（Ａ）では、横軸は成膜量を表し、縦軸は間隔ｄの標準偏差σとした。成膜量は成膜時間や成膜回数を変えることで、制御することができる。図８（Ａ）より、成膜量に応じて凹凸具合（間隔ｄの標準偏差σ）が大きくなることが分かる。また、凹凸具合を表す指標は、標準偏差以外にも平均粗さＲａや最大高さなどの指標を使ってもよい。
【００５６】
また、間隔ｄの平均値（Ｄ）は成膜量以外に第２の絶縁層３ｂの厚さにも依存する。従って、予め第２の絶縁層３ｂの厚さを成膜条件に応じて決定しておくことで、成膜条件で凹凸具合を調節しつつ、間隔ｄの平均値Ｄも調整することができる。即ち、凹凸具合（間隔ｄの標準偏差σであり、上記の通り成膜条件（成膜量）に依存）と間隔ｄの平均値Ｄを調整することで、間隔ｄが１乃至５ｎｍとなる割合を調整することができる。
【００５７】
以上で述べたように、第２の絶縁層３ｂの厚さと成膜条件を調整することで、カソード６の突起部分６Ａの先端に所望の凸部６Ｂを形成する。
【００５８】
また、凸部６Ｂ同士の間隔λを制御する一例として、形成時の真空度の制御により成膜後の粒塊の大きさを変える方法が挙げられる。粒塊のサイズが大きくなる程、隣接する凸部６Ｂ同士の間隔は広くなる。図８（Ｂ）にスパッタ圧力と、粒塊の凸部同士の間隔の関係を示す。図８（Ｂ）より、スパッタ圧力が高い（真空度が低い）程、凸部６Ｂ同士の間隔λが大きくなる事が分かる。
【００５９】
従って、前述の成膜量や絶縁層３ｂの厚さの制御と組み合わせることで、カソード６とゲート５の間隔ｄの平均値Ｄ、凸部６Ｂの凹凸具合や高さｈ、凸部６Ｂ同士の間隔λを所望の値に制御することができる。
【００６０】
図６（Ｆ）に示すように剥離層２６をエッチングで取り除くことにより、ゲート５上のカソード材料２６を除去する。また、基板１上及び絶縁部材３側面上のカソード材料２６をフォトリソグラフィ等によりパターニングして、カソード６を形成する。
【００６１】
次にカソード６と電気的な導通を取るために電極２を形成する（図６（Ｇ））。この電極２は、前記カソード６と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィ技術により形成される。電極２の材料としては、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物が挙げられる。また、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料が挙げられる。さらに、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も挙げられ、これらから適宜選択される。
【００６２】
電極２の厚さとしては、５０ｎｍ乃至５ｍｍの範囲で設定され、好ましくは５０ｎｍ乃至５μｍの範囲で選択される。
【００６３】
電極２及びゲート５は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良いが、ゲート５は電極２に比べてその膜厚が薄い範囲で設定される場合があり、低抵抗材料が望ましい。
【００６４】
次に、上記電子放出素子の応用形態について説明する。
【００６５】
図１１は、本発明の電子放出素子において、ゲート５が、カソード６に対向する部分に突出部９０を有した例である。図１１（Ａ）は本例の電子放出素子の構成を模式的に示す平面模式図であり、図１１（Ｂ）は図１１（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１１（Ｃ）は図１１（Ａ）において素子を紙面右側から見た側面図である。さらに、図１２は当該素子の電子放出部の拡大模式図である。図中、９０はゲート５に設けた突出部である。
【００６６】
図１２においてカソード６の端部から発生した電子は、対向するゲート５及び突出部９０に衝突し、一部は衝突せず外部へと引き出される。多くの衝突した電子は突出部９０の先端部で再び等方的に散乱する。
【００６７】
尚、本例の素子では、突出部９０のカソード６に対向する先端にカソード６の突起部分６Ａと同様の凹凸形状が形成される。よって、カソード６とゲート５との間の間隔ｄは、該凹凸形状の先端とカソード６の突起部分６Ａの先端の凹凸形状との距離となる。
【００６８】
本例の素子の製造方法としては、図６（Ｄ）の剥離層２５の作製工程を省略し、ゲート５上にも直接カソード材料２６を堆積させる。そして、（Ｆ）の工程において基板１上及び絶縁部材３の側面上のカソード材料２６をパターニングしてカソード６を形成すると同時にゲート５上のカソード材料２６をパターニングして突出部９０を形成すればよい。
【００６９】
図１４は、本発明の電子放出素子において、ゲート５に対してカソード６及び突出部９０を複数配置した例である。図１４（Ａ）は本例の電子放出素子の構成を模式的に示す平面模式図であり、図１４（Ｂ）は図１４（Ａ）におけるＡ−Ａ’線での断面模式図である。また、図１４（Ｃ）は図１４（Ａ）において素子を紙面右側から見た側面図である。図中、６ａ乃至６ｄはカソード、９０ａ乃至９０ｄは突出部であり、図１の素子とは、カソード６及び突出部９０を複数の短冊状に分割し、それぞれ所定の距離を置いて配置した以外の構成は図１１の素子と同じである。
【００７０】
尚、本例の素子において、本発明に係る２×ｈ≦λの条件は、短冊状のカソード６ａ乃至６ｄのそれぞれにおいて満たされるものとする。
【００７１】
本例の素子の製造方法としては、図６（Ｆ）の工程において、カソード６が複数となるようにカソード材料２６をパターニングすればよい。
【００７２】
尚、複数のカソード６ａ乃至６ｄに対して、突出部９０を図１１の素子のように一つとしても構わない。
【００７３】
上記本発明に係る電子放出素子の説明においては、絶縁部材３が絶縁層３ａと３ｂとからなり、凹部７にゲート５の下面が露出した形態を示した。本発明においては、図１５に示すように、ゲート５の、凹部に対向する部分（本例では凹部７に露出する面）が絶縁層３ｃで覆われている形態も好ましく適用される。図１の素子ではカソード６から放出された電子のうち、ゲート５の底面５ａに衝突する電子は、アノード２０に到達せず、効率を低減する要因（上述のＩｆ成分）となる。しかしながら、図１５のように、ゲート５の下面が絶縁層３ｃで覆われる構成では該Ｉｆを低減できるので、電子放出効率が向上する。ゲート５の下面を覆う絶縁層３ｃとしては、例えば、膜厚２０ｎｍ程度のＳｉＮ膜等が利用でき、この構成で十分に効率向上効果を得られることが確認されている。尚、図１５の構成では、絶縁部材３を絶縁層３ａ，３ｂ，３ｃからなる積層体としているが、一層の絶縁層の一部を除去することで凹部７を形成してもかまわない。
【００７４】
本発明においては、図１５の構成に対してさらに、図１１，図１４の構成を組み合わせることが可能であり、各構成における条件設定は同様であり、得られる作用効果も同様である。
【００７５】
以下、本発明の電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図７を用いて説明する。図７は単純マトリクス配置の電子源を用いて構成した画像表示装置の表示パネルの一例を示す模式図であり、一部を切り欠いた状態で示す。図７において、３１は電子源基板、３２はＸ方向配線、３３はＹ方向配線であり、電子源基板３１は先に説明した電子放出素子の基板１に相当する。また、３４は本発明に係る電子放出素子である。尚、Ｘ方向配線３２は、上述の電極２を共通に接続する配線であり、Ｙ方向配線３３は上述のゲート５を共通に接続する配線である。
【００７６】
ｍ本のＸ方向配線３２は、Ｄｘ１，Ｄｘ２，…Ｄｘｍからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、巾は、適宜設計される。Ｙ方向配線３３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ本の配線よりなり、Ｘ方向配線３２と同様に形成される。これらｍ本のＸ方向配線３２とｎ本のＹ方向配線３３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。不図示の層間絶縁層は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線３２を形成した電子源基板３１の全面或いは一部に所望の形状で形成され、特に、Ｘ方向配線３２とＹ方向配線３３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線３２とＹ方向配線３３は、それぞれ外部端子として引き出されている。
【００７７】
電極２とゲート５（図１）は、ｍ本のＸ方向配線３２とｎ本のＹ方向配線３３と導電性金属等からなる結線によって電気的に接続されている。配線３２と配線３３を構成する材料、結線を構成する材料及び電極２、ゲート５を構成する材料は、その構成元素の一部或いは全部が同一であっても、またそれぞれ異なってもよい。
【００７８】
Ｘ方向配線３２には、Ｘ方向に配列した電子放出素子３４の行を選択するための走査信号を印加する、不図示の走査信号印加手段が接続される。一方、Ｙ方向配線３３には、Ｙ方向に配列した電子放出素子３４の各列を入力信号に応じて変調するための、不図示の変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【００７９】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【００８０】
図７において、４１は電子源基板３１を固定したリアプレート、４６はガラス基板４３の内面に発光部材としての蛍光体である蛍光膜４４とアノード２０であるメタルバック４５等が形成されたフェースプレートである。また、４２は支持枠であり、この支持枠４２にリアプレート４１、フェースプレート４６がフリットガラス等を介して取り付けられ、外囲器４７を構成している。フリットガラスによる封着は、大気中或いは、窒素中で、４００乃至５００℃の温度範囲で１０分以上焼成することにより実施される。
【００８１】
外囲器４７は、上述の如く、フェースプレート４６、支持枠４２、リアプレート４１で構成される。ここで、リアプレート４１は主に電子源基板３１の強度を補強する目的で設けられるため、電子源基板３１自体で十分な強度を持つ場合には、別体のリアプレート４１は不要とすることができる。即ち、電子源基板３１に直接支持枠４２を封着し、フェースプレート４６、支持枠４２及び電子源基板３１とで外囲器４７を構成しても良い。一方、フェースプレート４６とリアプレート４１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度を持たせた構成とすることもできる。
【００８２】
このような画像表示装置では、放出した電子軌道を考慮して、各電子放出素子３４の上部に蛍光体をアライメントして配置する。図７の蛍光膜４４がカラーの蛍光膜の場合は、蛍光体の配列によりブラックストライプ或いはブラックマトリクスなどと呼ばれる黒色導電材と蛍光体とから構成すると良い。
【００８３】
次に、単純マトリクス配置の電子源を用いて構成した表示パネルに、ＮＴＳＣ方式のテレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について説明する。
【００８４】
表示パネルは、端子Ｄｘ１乃至Ｄｘｍ、端子Ｄｙ１乃至Ｄｙｎ、及び高圧端子を介して外部の電気回路と接続している。端子Ｄｘ１乃至Ｄｘｍには、表示パネル内に設けられている電子源、即ち、ｍ行ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。一方、端子Ｄｙ１乃至Ｄｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【００８５】
高圧端子には、直流電圧源より、例えば１０［ｋＶ］の直流電圧が供給されるが、これは電子放出素子から放出される電子ビームに蛍光体を励起するのに十分なエネルギーを付与する為の加速電圧である。
【００８６】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現する。
【００８７】
尚、このような表示装置を本発明の電子放出素子を用いて形成することによって、電子ビームの形状の整った表示装置を構成でき、結果、良好な表示特性の表示装置を提供することができる。
【実施例】
【００８８】
（実施例１）
図１に示した構成の電子放出素子を図６の工程に沿って作製した。
【００８９】
基板１としては、プラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００を用い、絶縁層２２としてＳｉＮ（ＳｉxＮy）をスパッタ法にて厚さ５００ｎｍで形成した。次いで、絶縁層２３として、厚さ２５ｎｍのＳｉＯ2層をスパッタ法により形成した。さらに、絶縁層２３の上に、導電層２４として厚さ３０ｎｍのＴａＮをスパッタ法により積層した（図６（Ａ））。
【００９０】
次に、フォトリソグラフィ技術により導電層２４上にレジストパターンを形成したのち、ドライエッチング手法を用いて導電層２４、絶縁層２３、絶縁層２２を順に加工し、ゲート５及び絶縁層３ａと３ｂからなる絶縁部材３とを形成した（図６（Ｂ））。この時の加工ガスとしては、絶縁層２２、２３及び導電層２４にフッ化物を作る材料が選択されているため、ＣＦ4系のガスを用いた。このガスを用いてＲＩＥを行った結果、絶縁層３ａ，３ｂ、及びゲート５のエッチング後の角度は基板１の水平面に対しておよそ８０°の角度で形成されていた。
【００９１】
レジストを剥離した後、ＢＨＦ（フッ酸／フッ化アンモニウム水溶液）を用いて深さ約７０ｎｍになるようにエッチング手法を用いて、絶縁層３ｂの側面をエッチングし、絶縁部材３に凹部７を形成した（図６（Ｃ））。
【００９２】
ゲート５表面に電解メッキによりＮｉを電解析出させて剥離層２５を形成した（図６（Ｄ））。
【００９３】
カソード材料２６であるモリブデン（Ｍｏ）をゲート５上及び絶縁部材３の側面と基板１表面に付着させた。本例では成膜方法としてスパッタ蒸着法を用いた。本形成方法では基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。本件のスパッタ成膜ではスパッタ粒子が限られた角度で基板面に入射されるよう、遮蔽板を設置した。遮蔽板により、水平方向に対し入射角が９０°と６０°にピークを持たせた。また、アルゴンプラズマを出力３．０ｋＷ、真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を１００ｍｍ以下になるように基板を設置した。また、基板の搬送速度を４２０ｎｍ／ｍｉｎとした時、１回の成膜でＭｏが７ｎｍ成膜された。５回成膜を行うことで、平坦部のＭｏの厚さが３５ｎｍになるように成膜した（図６（Ｅ））。
【００９４】
モリブデン（Ｍｏ）を成膜後、カソード６の幅が３μｍになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード材料２６を加工し、カソード６を形成した。この時の加工ガスとしては、ＣＦ4系のガスを用いた。その後、ヨウ素とヨウ化カリウムからなるエッチング液を用いてゲート５上に析出させたＮｉ剥離層２５を除去することによりゲート５上のＭｏ膜を剥離した（図６（Ｆ））。
【００９５】
次にスパッタ法にて厚さ５００ｎｍのＣｕを堆積し、パターニングして電極２を形成した（図６（Ｇ））。
【００９６】
以上の方法で素子を形成した後、図２に示した構成で電子放出特性を評価した。その結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆ＝７．４μＡ、電子放出電流Ｉｅは０．３μＡ、平均４％の電子放出効率となり、十分な放出電流量で且つ効率の高い電子放出素子が得られた。
【００９７】
特性を確認後、カソード６とゲート５の間隙８を、ＳＥＭを用いて観察し、解析を行った。図９（Ａ）にＳＥＭの画像から抽出したカソード６とゲート５との間隔ｄを示す。図１７の横軸は凹部７の縁に沿った方向での位置、縦軸はカソード６とゲート５の間隔ｄを示している。図中では土台となる絶縁層に起因するうねりを除去した。図よりカソード６とゲート５の間隔ｄは一定でなく凹凸があることが分かる。また、成膜したモリブデンの粒塊の大きさは１０から２０ｎｍ程度であった。
【００９８】
図５（Ｃ）に間隔ｄのヒストグラムを示す。図５（Ｃ）では、複数のＳＥＭ画像を撮影して解析を行った。本例の素子のカソード６とゲート５との間の間隔ｄは、平均１３．９ｎｍ、標準偏差σ３．２ｎｍとなった。図５（Ｃ）より１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、ｄが１乃至５ｎｍとなる割合は０．５％であった。
【００９９】
また、図９（Ｂ）にカソード６の突起部分６Ａの粗さ曲線の測定結果の一例を示す。図９（Ｂ）の横軸は凹部７の縁に沿った方向（Ｙ方向）での位置を、縦軸は中心線（図５（Ａ）の一点鎖線Ａ）を０とした時の高さｈを示している。粗さ曲線は、前述のＳＥＭ観察により間隔ｄを測定するのと同様に、画像を解析することで得た。尚、平均値を求めるために、図９（Ｂ）のような粗さ曲線を複数箇所で測定し、解析した。
【０１００】
粗さ曲線が中心線（図では０）と交差する交点から山谷を求めた。山が凸部６Ｂに相当する。この交点より、山谷の周期即ち、凸部６Ｂ同士の距離λを求めた。図９（Ｃ）に凸部６Ｂ同士の距離λのヒストグラムを示す。凸部６Ｂ同士の平均距離λは約２４ｎｍであった。また、図９（Ｂ）に示す粗さ曲線を複数個解析した結果、カソード６の突起部分６Ａに対する凸部６Ｂの平均高さｈを測定した結果、約６ｎｍであった。凸部６Ｂの平均高さｈと平均距離λの関係は２×ｈ≦λの関係を満たしていた。
【０１０１】
（比較例１）
次に、カソード６とゲート５の間隔ｄに１乃至５ｎｍとなる凸部６Ｂが無い例を示す。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。
【０１０２】
本例においては、カソード材料２６として付着させるモリブデンの成膜量を減らして凸部６Ｂの成長を抑制した。本例では、基板の搬送速度を３８０ｎｍ／ｍｉｎとして、１回の成膜を７．７ｎｍとなるようにし、３回成膜を行うことで、平坦部のＭｏの厚さが２３ｎｍとなるように成膜した。また、カソード６とゲート５との間隔ｄの平均値が、実施例１と同様になるように第２の絶縁層３ｂの厚さを２０μｍとした。
【０１０３】
実施例１と同様にして、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは０．０７μＡ、電子放出電流Ｉｅは０．００４μＡ、平均５％の電子放出効率が得られた。効率は高いものの、十分な放出電流が得られなかった。
【０１０４】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１３．２ｎｍ、標準偏差σ２．１ｎｍとなった。また、５ｎｍ以下となる狭い間隔ｄの凸部６Ｂはみられなかった。また、粗さ曲線より、カソード６の突起部分６Ａに見られる凸形状同士の平均距離λは２４ｎｍ、凸形状の平均高さｈは４ｎｍであった。比較例１では、１乃至５ｎｍとなる狭い間隔ｄとなる凸部６Ｂがないため（カソード６とゲート５の間隔ｄが５ｎｍを超えるため）、効率は高いが、十分な電流が得られなかったと考えられる。
【０１０５】
（比較例２）
比較例２として、カソード６とゲート５の間隔ｄが１乃至５ｎｍとなる部分の割合を変えた例を示す。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。本例では、第２の絶縁層３ｂの厚さを３０ｎｍに、また、カソード材料２６として付着させるモリブデンの成膜量を６０ｎｍに増やして素子を作製した。第２の絶縁層３ｂの厚さやモリブデンの成膜量を変えることは、間隔ｄが１乃至５ｎｍとなる部分の割合を変えることに相当する。
【０１０６】
実施例１と同様に、本例の素子の特性を評価した結果、低抵抗な素子となり、ゲート５に電流が流れ、電子放出が得られなかった。そのため、電子放出効率も０％となった。
【０１０７】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均９．７ｎｍ、標準偏差σ４．０ｎｍとなった。また、１乃至５ｎｍとなる部分の割合は、１１％であった。観察の結果、カソード６とゲート５とが凸部の一部で接触している部分が認められた。また、短絡により、素子が破壊している部分も認められた。
【０１０８】
図１０にカソード６とゲート５の間隔ｄが１乃至５ｎｍとなる部分の割合を変えて試作した時の、割合と抵抗の関係を示す。図１０より１乃至５ｎｍとなる部分の割合が１０％を超える場合は低抵抗な素子となってしまった。一方、１乃至５ｎｍとなる部分の割合が１０％以下の場合は高抵抗な素子が得られた。
【０１０９】
（実施例２）
実施例２として、第２の絶縁層３ｂの厚さを変えた場合について説明する。基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。本例では、第３の絶縁層３ｂの厚さを２０ｎｍに、また、カソード材料２６として付着させるモリブデンの成膜量を２５ｎｍにして素子を作製した。第２の絶縁層３ｂの厚さやモリブデンの成膜量を変えることは、間隔ｄが１乃至５ｎｍとなる部分の割合を変えることに相当する。
【０１１０】
実施例１と同様に、本例の素子の特性を評価した。その結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは１５．６μＡ、電子放出電流Ｉｅは０．７８μＡ、平均５％の電子放出効率となり、十分な放出電流量で且つ効率の高い電子放出素子を得られた。
【０１１１】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１０．７ｎｍ、標準偏差σ３．０ｎｍとなった。また、１乃至５ｎｍとなる狭い間隔ｄの割合は３％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは２４ｎｍ、凸部６Ｂの平均高さｈは４ｎｍで、２×ｈ≦λの関係を満たしていた。
【０１１２】
（比較例３）
比較例３として、カソード６の凸部６Ｂ同士の平均距離λと凸部６Ｂの平均高さｈとが２×ｈ≦λの関係を満たさない例について説明する。本例では、第２の絶縁層３ｂの厚さを３５ｎｍにした。また、カソード材料２６として付着させるモリブデンは、スパッタ圧力を０．０５Ｐａ、成膜量を６０ｎｍにして作製した。
【０１１３】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは１４．５μＡ、電子放出電流Ｉｅは０．４４μＡ、平均３％の電子放出効率となり、効率が低い電子放出素子であった。
【０１１４】
特性を確認後、実施例１と同様に、ＳＥＭにより間隙８の観察を行った。カソード６とゲート５との間の間隔ｄは、平均１１．７ｎｍ、標準偏差σ３．６ｎｍとなった。また、１乃至５ｎｍとなる狭い間隔ｄの割合は３％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは約１３ｎｍ、凸部の平均高さｈは約８ｎｍであった。本例においては、凸部の平均高さｈと平均距離λの関係が、２×ｈ≦λを満たさなかったために、電子放出効率が低下したと考えられる。
【０１１５】
（実施例３）
図１１に示す構成の電子放出素子を作製した。本例では、図６（Ｄ）の工程で剥離層２５を形成せず、ゲート５上に付着したカソード材料２６であるモリブデン（Ｍｏ）を除去せずに突出部９０を形成した以外は実施例１と同様にして素子を作製した。
【０１１６】
モリブデン（Ｍｏ）を成膜後、カソード６及び突出部９０の幅が３μｍになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード６及び突出部９０を加工した。この時の加工ガスとしては、ＣＦ4系のガスを用いた。
【０１１７】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは８．４μＡ、電子放出電流Ｉｅは０．３４μＡ、平均４％の電子放出効率が得られた。
【０１１８】
特性を確認後、カソード６とゲート５の間隙８をＳＥＭを用いて観察し、解析を行った。図１３（Ａ）にＳＥＭの画像から抽出したカソード６と突出部９０の外形線を示す。尚、突出部９０の外形線は間隔ｄの平均値分だけ上側にオフセットさせている。図１３（Ａ）よりカソード６だけでなく、突出部９０にも凹凸があることが分かる。図１３（Ａ）で示したカソード６と突出部９０との間隔ｄを、図１３（Ｂ）に示す。図１３（Ｂ）よりカソード６と突出部９０との間隔ｄは一定ではなく、凹凸があることが分かる。図１３（Ｃ）に間隔ｄのヒストグラムを示す。図１３（Ｃ）では、複数のＳＥＭ画像を撮影して解析を行った。
【０１１９】
本例の素子のカソード６と突出部９０との間の間隔ｄは、平均１４．１ｎｍ、標準偏差σ３．２ｎｍとなった。図１３（Ｂ）、（Ｃ）より１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、１乃至５ｎｍとなる割合は０．２％であった。また、粗さ曲線より、凸部６Ｂ同士の平均距離λは約２４ｎｍ、凸部６Ｂの平均高さｈは約６ｎｍであった。
【０１２０】
（実施例４）
図１４に示す構成の電子放出素子を作製した。本例では、モリブデン（Ｍｏ）を成膜後、カソード６及び突出部９０のＹ方向の幅及び間隙が３μｍのライン・スペースになるようにフォトリソグラフィ技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード６及び突出部９０を加工した。この時の加工ガスとしては、カソード材料２６として用いたモリブデンはフッ化物を作る材料が選択されているためＣＦ4系のガスを用いた。当該工程以外は実施例３と同様にして素子を作製した。
【０１２１】
実施例１と同様に、本例の素子の特性を評価した結果、駆動電圧Ｖｆ＝２４Ｖ、アノード印加電圧Ｖａ＝１１．８ｋＶで、平均の素子電流Ｉｆは３３．４μＡ、電子放出電流Ｉｅは１．３μＡ、平均４％の電子放出効率が得られた。
【０１２２】
この特性から考察すると、カソード６を短冊形状にすることで、電子放出電流が短冊の本数分、言い換えると短冊の合計長さ分だけ増加したように推測される。同様な製法で、短冊の本数を１００倍に増やした場合には約１００倍の電子放出量が得られた。また、短冊数は同一で、幅を変えた場合においても、短冊の幅に比例した電子放出量が得られた。
また、特性を確認後、カソード６とゲート５の間隙８をＳＥＭを用いて観察し、解析を行った。カソード６と突出部９０との間の間隔ｄは、平均１４．１ｎｍ、標準偏差σ３．２ｎｍとなった。本素子には１乃至５ｎｍの狭い間隔の部分が存在しており、この領域から電子放出していると考えられる。また、１乃至５ｎｍとなる割合は０．２％であった。また、粗さ曲線より、各短冊において、凸部６Ｂ同士の平均距離λは約２４ｎｍ、凸部６Ｂの平均高さｈは約６ｎｍで２×ｈ≦λを満足していた。
【０１２３】
（実施例５）
本例では、実施例１と同様の製造方法によって電子放出素子を多数基板上にマトリクス状に配列して電子源基板を形成し、この電子源基板を用いて図７に示した画像表示装置を作作製した。以下に製造工程を説明する。
【０１２４】
〈電極作製工程〉
ガラス基板３１上にＳｉＮ／ＳｉＯ2／ＴａＮ／Ｍｏ膜を順次成膜した後、実施例１と同様にして凹部７を有する絶縁部材３をエッチング加工した。本例では櫛歯状の加工を１素子当たり１００本として１画素当たり１００本の短冊状カソードを配置することとした。
【０１２５】
〈カソード形成〉
カソード材料２６であるモリブデン（Ｍｏ）を、ゲート５上にも付着させる。本例では成膜方法としてスパッタ蒸着法を用いた。本形成方法では基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。本件のスパッタ成膜ではスパッタ粒子が限られた角度で基板面に入射されるよう、アルゴンプラズマを真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を１００ｍｍ以下になるように基板を設置した。平坦部のＭｏの厚さが３５ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。その後、フォトリソグラフィ及びエッチングにより１００本の短冊状Ｍｏ加工を行って電子放出素子を形成した。
【０１２６】
〈Ｙ方向配線形成工程〉
Ｙ方向配線３３をゲート５に接続するように配置した。このＹ方向配線３３は変調信号が印加される配線として機能する。
【０１２７】
〈絶縁層形成工程〉
次の工程で作製するＸ方向配線３２と前述のＹ方向配線３３とを絶縁するために、酸化シリコンからなる絶縁層を配置した。後述するＸ方向配線３２の下であって、且つ、先に形成したＹ方向配線３３を覆うように、絶縁層を配置し、Ｘ方向配線３２と前述カソード６の電極２の電気的接続が可能なように、絶縁層の一部にコンタクトホールを開けて形成した。
【０１２８】
〈Ｘ方向配線形成工程〉
銀を主成分とするＸ方向配線３２を、先に形成した絶縁層の上に形成した。Ｘ方向配線３２は絶縁層を挟んでＹ方向配線３３と交差しており、絶縁層のコンタクトホール部分で電極２に接続される。このＸ方向配線３２は走査信号が印加される配線として機能する。このようにしてマトリクス配線を有する基板が形成された。
【０１２９】
次いで、図７に示したように、上記基板３１の２ｍｍ上方に、ガラス基板４３の内面に蛍光体膜４４とメタルバック４５とが積層されたフェースプレート４６を、支持枠４７を介して配置した。尚、図７においてはリアプレート４１を基板３１の補強部材として設けた例を示しているが、本例では、このリアプレート４１を省いている。そして、フェースプレート４６、支持枠４２、基板３１の接合部を、低融点金属であるインジウム（Ｉｎ）を加熱し冷却することによって封着した。また、この封着工程は、真空チャンバー中で行ったため、排気管を用いずに、封着と封止を同時に行った。
【０１３０】
本例では、画像形成部材であるところの蛍光体膜４４は、カラーを実現するために、ストライプ形状の蛍光体とし、先にブラックストライプ（不図示）を形成し、その間隙部にスラリー法により各色蛍光体（不図示）を塗布して蛍光膜４４を作製した。ブラックストライプの材料としては、通常よく用いられている黒鉛を主成分とする材料を用いた。また、蛍光膜４４の内面側（電子放出素子側）にはアルミニウムからなるメタルバック４５を設けた。メタルバック４５は、蛍光体膜４４の内面側に、Ａｌを真空蒸着することで作製した。
【０１３１】
本例の画像表示装置においては、良好な画像表示が実現できた。
【符号の説明】
【０１３２】
１：基板、３：絶縁部材、５：ゲート、６：カソード、７：凹部、２０：アノード
【特許請求の範囲】
【請求項１】
絶縁部材と、
前記絶縁部材の表面に配置されたカソードと、
前記カソードの先端と対向して前記絶縁部材の表面に配置されたゲートとを有する電子放出素子であって、
前記絶縁部材は、前記カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有し、
前記突起部分に、前記ゲートとの間隔が１ｎｍ以上５ｎｍ以下の複数の凸部を有し、該複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が１０％以下であり、該凸部の平均高さをｈ、隣り合う凸部同士の平均距離をλとした時、以下の関係を満たすことを特徴とする電子放出素子。
２×ｈ≦λ
【請求項２】
前記複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が０．３％以上１０％以下である請求項１に記載の電子放出素子。
【請求項３】
請求項1又は２に記載の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有することを特徴とする電子線装置。
【請求項４】
請求項３に記載の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置。
【請求項１】
絶縁部材と、
前記絶縁部材の表面に配置されたカソードと、
前記カソードの先端と対向して前記絶縁部材の表面に配置されたゲートとを有する電子放出素子であって、
前記絶縁部材は、前記カソードの先端が位置する表面に凹部を有しており、前記カソードの先端は前記絶縁部材の表面の凹部の縁から前記ゲートに向けて突起する突起部分を有し、
前記突起部分に、前記ゲートとの間隔が１ｎｍ以上５ｎｍ以下の複数の凸部を有し、該複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が１０％以下であり、該凸部の平均高さをｈ、隣り合う凸部同士の平均距離をλとした時、以下の関係を満たすことを特徴とする電子放出素子。
２×ｈ≦λ
【請求項２】
前記複数の凸部の、前記突起部分の前記凹部の縁に沿った方向の長さに対する存在率が０．３％以上１０％以下である請求項１に記載の電子放出素子。
【請求項３】
請求項1又は２に記載の電子放出素子と、該電子放出素子のゲートを介在させてカソードの先端と対向配置されたアノードとを有することを特徴とする電子線装置。
【請求項４】
請求項３に記載の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１８４９１（Ｐ２０１１−１８４９１Ａ）
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願番号】特願２００９−１６１３２６（Ｐ２００９−１６１３２６）
【出願日】平成２１年７月８日（２００９．７．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願日】平成２１年７月８日（２００９．７．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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