電気光学装置、電子機器および電気光学装置の駆動方法。
【課題】ブロック内点順次駆動方式における表示むらの発生を抑制する。
【解決手段】セレクタ部１４は、各ブロック毎に１水平期間で画像データを順次選択し、ドライバブ１５を介して信号切替え部３に供給する。信号切替え部３は、入力された画像データを対応するソース線に供給する。このようなブロック内点順次駆動方式によって、各ソース線は、１水平期間をブロック数で割った時間だけ画像信号が供給され、画素の駆動能力に優れている。タイミング制御回路は、セレクト信号Ｓ１〜Ｓ３によって、ブロック内での画像信号及びソース線の選択順を、例えば１水平期間毎に切換える。これにより、各ソース線による書き込み時間が複数の水平期間では均一化され、表示むらが抑制される。
【解決手段】セレクタ部１４は、各ブロック毎に１水平期間で画像データを順次選択し、ドライバブ１５を介して信号切替え部３に供給する。信号切替え部３は、入力された画像データを対応するソース線に供給する。このようなブロック内点順次駆動方式によって、各ソース線は、１水平期間をブロック数で割った時間だけ画像信号が供給され、画素の駆動能力に優れている。タイミング制御回路は、セレクト信号Ｓ１〜Ｓ３によって、ブロック内での画像信号及びソース線の選択順を、例えば１水平期間毎に切換える。これにより、各ソース線による書き込み時間が複数の水平期間では均一化され、表示むらが抑制される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の駆動回路、電気光学装置、電子機器及び電気光学装置の駆動方法に関する。
【背景技術】
【０００２】
従来より、液晶表示装置等のマトリックス構成のディスプレイ装置が、広く利用されている。そして、電気光学装置であるディスプレイ装置の高品質化も進んでいる。特に、ディスプレイ装置の高精細化が進み、その高精細化に伴い、種々の改良が行われているが、各画素回路を駆動するためのいわゆるドライブ回路の改良も行われている。
【０００３】
その改良の一つに、特開昭６１−１４５５９７号公報に開示の技術がある。その公報に開示された技術によれば、複数のソース線を一つの組にして、ソース線群を複数の組に分け、各組内のソース線を順番に選択する選択信号を供給するように、回路が構成される。そして、組単位で画像信号を供給し、かつ各組に対応するソース線をその選択信号によって選択するような構成にすることによって、回路間の接続配線数を少なくするものである。その結果、ディスプレイ装置の高精細化に伴い、画素数が増えても、回路間の接続配線本数が増えることが無い。
【０００４】
このような液晶表示装置においては、走査線によってオンとなった画素電極にソース線からの画像信号を供給することで、各画素を構成する画素電極への画像信号の書き込みが行われる。画素電極に書き込まれた画像信号によって、画素電極と共通電極との間の液晶分子の配列が制御されて、画像表示が行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−１４５５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特開昭６１−１４５５９７号公報の提案では、上述したように、各組内のソース線を順次選択することで、各ソース線に画像信号を供給するようになっている。一旦、ソース線に供給された画像信号は、液晶によって構成される液晶容量に比べて十分に大きな値を有するソース線の配線容量によって保持され、走査線によってオンとなっている水平期間内に、画素電極に書き込まれる。
【０００７】
ところが、ソース線は１水平期間内において順番に選択されるようになっていることから、ソース線毎に、１水平期間内で画像信号が保持されている期間が異なる。このような画素電極への書き込み時間の相違によって、表示むらが生じてしまう。特に、特開昭６１−１４５５９７号公報の提案では、ソース線毎に画素電極への書き込み時間が相違するので、画面上に縦縞の表示むらが現れてしまうという問題点があった。
【０００８】
本発明は、ディスプレイ装置の表示むらの低減を図ることができる電気光学装置の駆動回路、電気光学装置、電子機器及び電気光学装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る電気光学装置の駆動回路は、マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する信号切替え回路に夫々前記画像信号を供給するものであって、１ラインの各画素に対応した画像信号をブロック単位で１水平期間において順次選択して前記複数の信号切替え回路に夫々与える複数のセレクト回路と、前記複数の信号切替え回路及び前記複数のセレクト回路を連動して制御して前記１ラインの各画素に対応した画像信号を対応するデータ線に供給させると共に、前記１水平期間における前記データ線の選択順を時間軸上で変更する制御手段とを具備したことを特徴とする。
【００１０】
このような構成によれば、セレクト回路は、１ラインの各画素に対応した画像信号を、ブロック毎に１水平期間において順次選択する。ブロック数分のセレクト回路からの画像信号は、信号切替え回路に供給され、信号切替え回路によって１水平期間内で各ブロック内のデータ線が順次が切換えられて、画像信号がデータ線に供給される。このようなブロック内点順次駆動において、制御手段は、１水平期間におけるデータ線の選択順を時間軸上で変更する。これにより、各データ線の画素への書き込み時間が時間軸上で変化し、書き込み時間が均一化されて表示むらが抑制される。
【００１１】
また、前記制御手段は、各画素に対する画像信号の書き込み時間が均一化されるように、前記１水平期間における前記データ線の選択順を時間軸上で変更することを特徴とする。
【００１２】
このような構成によれば、例えば、ブロック内の各データ線の選択順を、全てのデータ線で均等になるように順序を変更することで、各画素に対する画像信号の書き込み時間を均一にすることができる。
【００１３】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする。
【００１４】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されるので、画面内で輝度が均一化され表示むらが抑制される。
【００１５】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする。
【００１６】
このような構成によれば、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、複数画面間で輝度が均一化され表示むらが抑制される。
【００１７】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする。
【００１８】
このような構成によれば、１ライン毎及び１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、画面内及び複数画面間で輝度が均一化され表示むらが抑制される。
【００１９】
また、前記制御手段は、前記信号切替え回路及び前記セレクト回路の動作を制御するセレクト信号の発生パターンを時間軸上で変更することを特徴とする。
【００２０】
このような構成によれば、セレクト信号の発生パターンを時間軸上で変化させることで、セレクト回路によって選択される画像信号及び信号切替え回路によって選択されるデータ線の１水平期間における選択順を変更することができる。
【００２１】
また、前記複数のセレクト回路からの画像信号を夫々前記各ブロックに対応した複数のデータ供給線を介して前記複数の信号切替え回路に与える複数のドライブ回路を更に具備したことを特徴とする。
【００２２】
このような構成によれば、複数のドライブ回路と信号切替え回路に画像信号を供給するデータ供給線とを、ブロック数分だけ用意すればよく、装置を小型化することができる。
【００２３】
また、前記セレクト回路に１ライン分の各画素に対応した画像信号を同時に供給するラッチ回路を更に具備したことを特徴とする。
【００２４】
このような構成によれば、セレクト回路に供給する１ライン分の各画素に対応した画像信号を同時に得ることができるので、ブロック単位での書き込みが可能であり、各ソース線による書き込み時間を長くして、高精細な画像を得ることができる。
【００２５】
本発明に係る電気光学装置は、上記電気光学装置の駆動回路と、前記マトリクス状に配置された画素を有する画素部と前記複数のブロックに分割されたデータ線を介してブロック内で点順次に画像信号を供給する前記複数の信号切替え回路とを備えた表示部と、を具備したことを特徴とする。
【００２６】
このような構成によれば、電気光学装置の駆動回路が、データ線による各画素への書き込み時間を均一にすることができるので、表示部における画像表示に表示むらが生じることを防止することができる。
【００２７】
本発明に係る電子機器は、上記電気光学装置を備えたことを特徴とする。
【００２８】
このような構成によれば、電気光学装置には表示むらが生じないので、高精細の画像表示が可能な機器を得ることができる。
【００２９】
本発明に係る電気光学装置の駆動方法は、マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する駆動方法において、前記１水平期間における前記データ線の選択順を時間軸上で入替えることを特徴とする。
【００３０】
このような構成によれば、１ラインは複数のブロックに分割され、分割された各ブロック毎に、画像信号が順次選択される。選択された画像信号は、対応するデータ線に供給される。画像信号及びこれに対応するデータ線は、ブロック毎に１水平期間において順次選択される。そして、１水平期間におけるデータ線の選択順が時間軸上で変更される。これにより、各データ線による画素への書き込み時間が時間軸上で変更されて均一化され、表示むらが抑制される。
【００３１】
また、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする。
【００３２】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されるので、画面内で輝度が均一化され表示むらが抑制される。
【００３３】
また、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする。
【００３４】
このような構成によれば、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、複数画面間で輝度が均一化され表示むらが抑制される。
【００３５】
また、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする。
【００３６】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されると共に、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、画面内及び複数画面間で輝度が均一化され、表示むらの抑制効果に優れている。
【発明の効果】
【００３７】
以上説明したように、本発明によれば、ディスプレイ装置の表示むらの低減を図ることができるという効果を有する。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態に係る電子機器であるディスプレイ装置の構成を示すブロック図。
【図２】図１中のＴＦＴ素子基板１及びドライバＩＣ５の具体的な回路構成を示すブロック図。
【図３】図２の回路構成のタイミングチャート。
【図４】本発明の第２の実施の形態を示すフローチャート。
【図５】変形例を示す説明図。
【図６】本発明の第３の実施の形態を示す概略構成図。
【図７】本発明の第３の実施の形態の変形例を示す説明図。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施の形態を説明する。
【００４０】
まず、図１に基づき、本実施の形態に係る電気光学装置の構成を説明する。本実施の形態は本発明を薄膜トランジスタ（以下、ＴＦＴという）を用いた液晶表示装置に適用したものである。また、図２は図１中のＴＦＴ素子基板１及びドライバＩＣ５の具体的な回路構成を示すブロック図である。
【００４１】
本実施の形態は、全ソース線（データ線）をｕ本（図２では３本）ずつのｋ個のブロックに分割し、ｕ本ずつのブロック毎に１本のデータ供給線によってドライブ回路からの画像信号を供給する液晶表示装置に適用したものであり、１ラインのｍ画素分の画像信号をｋ個のドライブ回路に信号切替えする処理と、各ドライブ回路の出力をｍ画素分のソース線に信号切替えする処理とによって、画像信号を全ソース線に供給可能にしている。即ち、本実施の形態においては、全ソース線をブロックに分け、各ブロック内で点順次による駆動（以下、ブロック内点順次駆動という）を行うようになっている。更に、本実施の形態においては、信号切替え回路処理において、画像信号の分配先のソース線の１水平期間における選択順を、時間軸上、例えばライン毎に切換えることにより、表示むらの発生を防止するようにしている。
【００４２】
１は、ＴＦＴ素子基板であり、映像表示領域である画素部２、信号切替え部（ＤＭＰＸ）３及びＹドライバ４を含む。画素部２は、ｎ行ｍ列（ｎ、ｍは整数）の画素を含むマトリックス表示部であり、マトリックス配線のＸ方向にｍ個でＹ方向にｎ個のｍ■ｎの画素マトリックスを形成する。画素部２、信号切替え部３及びＹドライバ４は、ＴＦＴ素子基板１上に設けられている。５は、外部駆動回路としてのドライバＩＣである。６は、ＴＦＴ素子基板１及びドライバＩＣ２を制御するタイミング制御回路である。７は、画素部２のＸ方向に設けられたデータラインであるデータ供給線群である。画素部２は、周辺に設けられた駆動回路である、信号切替え部３、Ｙドライバ４、ドライバＩＣ５及びタイミング制御回路６によって駆動される。なお、Ｙドライバ４を外部駆動回路としてのドライバＩＣによって構成することも考えられる。
【００４３】
画像データＤＡＴＡ、ラッチタイミング信号ＬＰ、シフトレジスタのスタート信号ＳＴ、データクロック信号ＣＬＸ、及び選択信号であるセレクト信号Ｓ１、Ｓ２、Ｓ３が、タイミング制御回路６からドライバＩＣ５へ供給される。タイミング制御回路６から、ＴＦＴ素子基板１へは、Ｙドライバのスタート信号ＤＹ、ラインのシフト信号ＣＬＹが供給される。
【００４４】
なお、図１では、後述する図２に示すシフトレジスタ部１１、第１及び第２のラッチ回路１２、１３、セレクタ部１４及びドライバ１５が、ドライバＩＣ５に含まれているが、これらの全てあるいは一部を、ＴＦＴ素子基板１に含まれるようにしてもよい。
【００４５】
図２は、ＴＦＴ素子基板１とドライバＩＣ５の回路構成を示す図である。１１は、シフトレジスタ部であり、１２は、第１のラッチ回路であり、１３は、第２のラッチ回路であり、１４は、セレクタ部であり、１５は、ドライバ部であり、これらの回路は、ドライバＩＣ５に含まれる。
【００４６】
シフトレジスタ部１１には、クロック信号ＣＬＸとスタート信号ＳＴが入力される。スタート信号ＳＴは、クロック信号ＣＬＸに応じてシフトレジスタ部１１内を順番にシフトしていく。シフトレジスタ部１１の各単位レジスタからの出力信号は、第１のラッチ回路１２の各単位ラッチ回路に入力される。一方、画像信号である画像データＤＡＴＡは、同時に全ての単位ラッチ回路に供給されている。単位レジスタからの出力信号が入力されると、画像データＤＡＴＡは、第１のラッチ回路１２の各単位ラッチ回路に順番にストアされていく。こうして、１ライン分、すなわち１水平走査線分のｍ個の画像データが第１のラッチ回路１２にストアされるように構成されている。なお、画像データＤＡＴＡは、例えば、６ビットのディジタル信号である。
【００４７】
第２のラッチ回路１３は、ラッチタイミング信号ＬＰに従って第１のラッチ回路１２の画像データＤＡＴＡをそのままラッチする回路である。従って、第２のラッチ回路１３には、１ライン分のデータであるｍ個のデータが同時にラッチされる。なお、第２のラッチ回路１３の各ラッチ回路１３（１），１３（２），…１３（ｍ）は、夫々後述するソース線Ｘ１，Ｘ２，…Ｘｍに対応した画像信号をラッチするようになっている。
【００４８】
セレクタ部１４は、複数のセレクト回路１４（１）、１４（２）、・・、１４（ｋ）からなる。１ライン分の画像データＤＡＴＡを、１ライン分のデータの先頭あるいは終端から、連続した３つずつの画素に対応したデータに区切って分割することによって、複数の組（ブロック）を形成し、各組の３つのデータは、対応する各セレクト回路に入力されている。具体的には、セレクト回路１４（１）には、画像データＤＡＴＡの１、２、３が入力され、セレクト回路１４（２）には、画像データＤＡＴＡの４、５、６が入力され、セレクト回路１４（ｋ）には、画像データＤＡＴＡのｍ−２、ｍ−１、ｍが入力される。セレクタ部１４には、セレクト信号Ｓ１、Ｓ２、Ｓ３が供給され、各セレクト回路は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、３つの入力画像データの中から予め決められた１つの画像データを選択して出力信号として、ドライバ部１５の対応するドライブ回路へ供給する。
【００４９】
ドライバ部１５は、複数のドライブ回路１５（１）、１５（２）、・・、１５（ｋ）からなる。例えば、セレクト信号Ｓ１が供給されたときは、セレクト回路１４（１）からは、画像データＤＡＴＡ１がドライブ回路１５（１）へ出力され、セレクト回路１４（２）からは、画像データＤＡＴＡ４がドライブ回路１５（２）へ出力され、セレクト回路１４（ｋ）からは、画像データＤＡＴＡｍ−２がドライブ回路１５（ｋ）へ出力される。各ドライブ回路は、ディジタルアナログ変換器、増幅回路等を含む。
【００５０】
アナログ信号に変換された、各ドライブ回路からの画像信号は、データ供給線群７を介して、信号切替え部３の対応する信号切替え回路へ供給する。信号切替え部３は、複数の信号切替え回路３（１）、３（２）、・・、３（ｋ）からなる。各信号切替え回路は、３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を有する。各ドライブ回路からの供給された画像信号は、対応する信号切替え回路の３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の一端へ供給される。出力となる、各スイッチ回路の他端は、画素部２のＸ方向のデータ線群の対応するソース線（データ線）Ｘ1 ，Ｘ2 ，…，Ｘm に接続される。信号切替え部３には、各スイッチ回路をオン・オフするセレクト信号Ｓ１、Ｓ２、Ｓ３が供給される。信号切替え部３の各スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、選択的に順次オンとなり、対応するドライブ回路からの画像信号を対応するソース線に供給する。
【００５１】
例えば、スイッチ回路ＳＷ１をオンにするセレクト信号Ｓ１が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ１がオンとなって、画像データＤＡＴＡ１に対応する画像信号が、ソース線Ｘ１へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡ４に対応する画像信号が、ソース線Ｘ４へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡｍ−２に対応する画像信号が、ソース線Ｘｍ−２へ出力される。
【００５２】
また、例えば、スイッチ回路ＳＷ２をオンにするセレクト信号Ｓ２が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ２がオンとなって、画像データＤＡＴＡ２に対応する画像信号が、ソース線Ｘ２へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡ５に対応する画像信号が、ソース線Ｘ５へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡｍ−１に対応する画像信号が、ソース線Ｘｍ−１へ出力される。
【００５３】
さらに、スイッチ回路ＳＷ３をオンにするセレクト信号Ｓ３が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ３がオンとなって、画像データＤＡＴＡ３に対応する画像信号が、ソース線Ｘ３へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡ６に対応する画像信号が、ソース線Ｘ６へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡｍに対応する画像信号が、ソース線Ｘｍへ出力される。
【００５４】
以上のように、各信号切替え回路は、セレクト信号に応じて予め決められたスイッチ回路をオンするように切替えることによって、各ドライブ回路からの画像信号を順次選択して対応するソース線へ出力する。各スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は１水平期間内に順次オンとなり、全ブロックでは１水平期間内に全てのソース線に画像信号が供給される。こうして、図２では３つのソース線による各ブロック毎に、点順次での駆動が行われる。
【００５５】
本実施の形態においては、タイミング制御回路６は、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３のオンにする順番を、時間軸上、例えばライン毎に切換えるようになっている。
【００５６】
例えば、所定の水平期間において、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３がこの順に順次オンになって、１水平期間で、先ずソース線Ｘ１，Ｘ４，Ｘ7 ，…に画像信号が供給され、次に、ソース線Ｘ２，Ｘ５，Ｘ８，…に画像信号が供給され、最後にソース線Ｘ３，Ｘ６，Ｘ９，…に画像信号が供給されるものとする。この場合において、次の水平期間には、タイミング制御回路６は、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を例えばスイッチ回路ＳＷ２、ＳＷ１、ＳＷ３の順に順次オンにして、１水平期間で、先ずソース線Ｘ２，Ｘ５，Ｘ８，…に画像信号を供給し、次にソース線Ｘ１，Ｘ４，Ｘ7 ，…に画像信号を供給し、最後にソース線Ｘ３，Ｘ６，Ｘ９，…に画像信号を供給するのである。
【００５７】
なお、図２において、１６は、各画素に対応するＴＦＴであり、１７は、ＴＦＴ１６のドレインに電気的に接続された透明電極（画素電極）と、透光性基板上の透明電極（対向電極）との間に注入された液晶を示す。Ｙドライバ４は、ｎ本のゲート線（走査線）Ｙ１、Ｙ２、・・、Ｙｎによって、画素部２と接続されている。各ゲート線は、各行の全てのＴＦＴ１６のゲートに接続されている。ゲート線にゲート信号が供給されているときに、対応する行の１ライン分の画像データＤＡＴＡの画素部２への書込みが可能となる。
【００５８】
なお、セレクタ部１４の各セレクト回路は、セレクト信号Ｓ１〜Ｓ３に基づいて各デマルチプレクス回路と連動して動作して、各画素に対応したラッチ回路の出力を対応するソース線に供給するようになっている。
【００５９】
次に図３を用いて、上述した回路構成における信号の状況を説明する。図３は、図２の回路構成のタイミングチャートである。
【００６０】
図３において、ＳＴは、シフトレジスタ１１への動作開始を示すスタート信号のパルスである。ＣＬＸは、データクロック信号のパルスである。ＤＡＴＡは、画像データの信号である。ＬＰは、第１のラッチ回路１２にストアされたデータを第２のラッチ回路１３に転送するラッチタイミング信号のパルスである。Ｓ１、Ｓ２、Ｓ３は、セレクト信号のパルスである。ＹＬ−１とＹＬは、それぞれ、スタート信号ＤＹ及びシフト信号ＣＬＹに基づいてＹドライバ４によって生成されたＬ−１行目とＬ行目のゲート信号である。ここで、Ｌは整数である。
【００６１】
画素部２の各画素に対応した画像データＤＡＴＡ１、２、・・、ｍは、データクロックＣＬＸに対応した転送レートでラッチ回路１２に供給される。スタートパルスＳＴは、データクロックＣＬＸに応じてシフトレジスタ部１１を順次シフトして、ラッチ回路１２の各単位ラッチにラッチパルスを供給する。これにより、各単位ラッチは、画素部２の水平方向の各画素に対応した画像データＤＡＴＡ１、２、・・、ｍを順次ラッチする。
【００６２】
ラッチ回路１２に保持された１ライン分の画像データＤＡＴＡ１、２、・・、ｍは、ラッチタイミング信号ＬＰのタイミングで、ラッチ回路１３にラッチされて出力される。ラッチ回路１３から出力された１ライン分の画像データが、ゲート信号によってオンとなったゲート線（走査線）の各画素電極に１水平期間内に書き込まれる。
【００６３】
いま、ｎ行の内、Ｌ−１行目のゲート線が選択される期間、即ち、図３の第（Ｌ−１）水平期間であるものとする。この場合には、図３に示すような信号波形のゲート信号ＹＬ−１が対応するゲート線ＹＬ−１に出力される。ゲート信号ＹＬ−１がハイレベル（以下、ＨＩＧＨという）になるので、ＹＬ−１行目のＴＦＴ１６がオンとなる。この場合には、ラッチ回路１３からは、Ｌ−１行目の各画素電極に供給する１ライン分の画像データが出力されている。
【００６４】
ラッチ回路１３からの１ライン分の画像データは、隣接した３画素ずつのｋ個のブロックに分割され、各ブロックのうちの１画素の画像データがセレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択される。この選択はセレクト信号Ｓ１，Ｓ２，Ｓ３に基づいて行われる。セレクト信号Ｓ１，Ｓ２，Ｓ３は、図３に示すように、いずれも１水平期間の約１／３の期間だけＨＩＧＨとなる信号である。セレクト回路１４（１）、１４（２）、・・、１４（ｋ）は、セレクト信号Ｓ１，Ｓ２，Ｓ３のＨＩＧＨによって、各組の１画素の画像データを選択する。
【００６５】
即ち、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）は、セレクト信号Ｓ１のＨＩＧＨによって、画素（１），（４），（７）の画像データＤＡＴＡ１，４，７，…を選択して出力し、セレクト信号Ｓ２のＨＩＧＨによって、画素（２），（５），（８）の画像データＤＡＴＡ２，５，８，…を選択して出力し、セレクト信号Ｓ３のＨＩＧＨによって、画素（３），（６），（９）の画像データＤＡＴＡ３，６，９，…を選択して出力する。
【００６６】
セレクト回路１４（１）、１４（２）、・・、１４（ｋ）からの画像データは、夫々ドライブ回路１５（１）、１５（２）、・・、１５（ｋ）によってアナログ信号に変換されて増幅された後、信号切替え回路３（１）、３（２）、・・、３（ｋ）に供給される。信号切替え回路３（１）、３（２）、・・、３（ｋ）は、夫々、入力された画像データをソース線Ｘ１，Ｘ２，…に分岐させる。
【００６７】
信号切替え回路３（１）、３（２）、・・、３（ｋ）もセレクト信号Ｓ１，Ｓ２，Ｓ３によって制御され、１入力を３出力の１つに出力する。即ち、信号切替え回路３（１）、３（２）、・・、３（ｋ）は、セレクト信号Ｓ１のＨＩＧＨで、３出力のうちの１番目の出力に画像データを出力し、セレクト信号Ｓ２のＨＩＧＨで、３出力のうちの２番目の出力に画像データを出力し、セレクト信号Ｓ３のＨＩＧＨで、３出力のうちの３番目の出力に画像データを出力する。
【００６８】
即ち、セレクト信号Ｓ１がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ１，Ｘ４，Ｘ７，…に供給され、セレクト信号Ｓ２がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ２，Ｘ５，Ｘ８，…に供給され、セレクト信号Ｓ３がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ３，Ｘ６，Ｘ９，…に供給される。
【００６９】
こうして、図３の第（Ｌ−１）水平期間における最初の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、画像データＤＡＴＡ１，４，７，…が、ソース線Ｘ１，Ｘ４，Ｘ７，…に供給される。第（Ｌ−１）水平期間には、ゲート信号ＹＬ−１がＨＩＧＨになっており、ゲート線Ｌ−１の１，４，７，…番目の各ＴＦＴ１６には、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。
【００７０】
第（Ｌ−１）水平期間における次の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ゲート線Ｌ−１の２，５，８，…番目の各ＴＦＴ１６には、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。更に、第（Ｌ−１）水平期間における最後の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ゲート線Ｌ−１の３，６，９，…番目の各ＴＦＴ１６には、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。
【００７１】
このように、ゲート線Ｌ−１の各ＴＦＴ１６には、ソース線を介して画像データが入力されたタイミング以降ゲート信号ＹＬ−１がローレベル（以下、ＬＯＷという）となるまでの間、画像データが供給されて画素電極への書込みが行われる。従って、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込み時間は約１Ｈ（水平）期間であり、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込み時間は約（２／３）Ｈ期間であり、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込み時間は約（１／３）Ｈ期間である。
【００７２】
以後同様の動作によって、セレクト信号Ｓ１，Ｓ２，Ｓ３に基づいて選択された画像データは、対応するソース線に供給され、オンとなったＴＦＴ１６を介して画素電極に書き込まれる。
【００７３】
本実施の形態においては、次の第Ｌ水平期間においては、画像データの書き込みを行うソース線の順番が、第（Ｌ−１）水平期間とは異なる順番に設定されている。即ち、図３に示すように、ゲート信号ＹＬがＨＩＧＨとなる第Ｌ水平期間においては、１水平期間の最初の約１／３の期間にセレクト信号Ｓ３がＨＩＧＨとなり、次の約１／３の期間にセレクト信号Ｓ１がＨＩＧＨとなり、最後の約１／３の期間にセレクト信号Ｓ２がＨＩＧＨとなる。
【００７４】
従って、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みは第Ｌ水平期間の最初から約１Ｈ期間行われ、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは、第Ｌ水平期間の途中から約（２／３）Ｈ期間行われ、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みは、第Ｌ水平期間の最後の約（１／３）Ｈ期間行われる。
【００７５】
以下、このようにセレクト信号が１水平期間においてＳ１，Ｓ２，Ｓ３の順にＨＩＧＨとなるセレクト信号の発生パターンを第１のパターンという。また、セレクト信号が１水平期間においてＳ２，Ｓ３，Ｓ１の順にＨＩＧＨとなるセレクト信号の発生パターンを第２のパターンといい、セレクト信号が１水平期間においてＳ３，Ｓ１，Ｓ２の順にＨＩＧＨとなるセレクト信号の発生パターンを第３のパターンという。
【００７６】
第（Ｌ＋１）水平期間においては、１水平期間の最初の約１／３の期間にセレクト信号Ｓ２がＨＩＧＨとなり、次の約１／３の期間にセレクト信号Ｓ３がＨＩＧＨとなり、最後の約１／３の期間にセレクト信号Ｓ１がＨＩＧＨとなる（即ち、第２のパターン）。
【００７７】
この場合には、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みは第（Ｌ＋１）水平期間の最初から約１Ｈ期間行われ、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みは、第（Ｌ＋１）水平期間の途中から約（２／３）Ｈ期間行われ、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは、第（Ｌ＋１）水平期間の最後の約（１／３）Ｈ期間行われる。以後同様の動作によって、ディスプレイ装置におけるｎ行ｍ列（ｎ、ｍは整数）のマトリックス表示が行われる。
【００７８】
結局、第（Ｌ−１）〜（Ｌ＋１）水平期間の３水平期間においては、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは計２Ｈ期間行われ、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みも計２Ｈ期間行われ、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みも計２Ｈ期間行われる。
【００７９】
以後、セレクト信号Ｓ１，Ｓ２，Ｓ３は、３水平期間周期で、第１乃至第３のパターンを繰返す。即ち、所定の連続した３水平期間、つまり、連続した３ラインで見れば、各画素電極への書き込み時間はいずれのソース線において等しい。これにより、各ラインで発生している輝度むらは、３ライン毎に平均化され、全体として輝度むらのない画像を表示することが可能となる。
【００８０】
このように、本実施の形態においては、ブロック内点順次駆動に際して、ブロック内の各ソース線に画像データを供給するタイミングを、１ライン毎に切換え、複数ラインで各ソース線による画素電極の書き込み時間を均一にするようになっている。こうして、書込み時間による画面内の輝度の変化は、同一輝度の画素同士が分散されることで複数ラインで平均化され、表示ムラは見えにくくなる。
【００８１】
なお、上記実施の形態においては、セレクト信号Ｓ１，Ｓ２，Ｓ３の全てのタイミングを変更して、セレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンを３水平期間で元に戻す設定にすることにより、画素電極に対する書き込み時間を３水平期間で均一化した。しかし、書き込み時間を均一化する時間周期は３水平期間でなくてもよいことは明らかである。また、セレクト信号の発生パターンは図３に限らず種々の変形が可能である。
【００８２】
また、セレクト信号Ｓ１，Ｓ２，Ｓ３の全てのタイミングを変更するのではなく、任意の１つ又は２つのセレクト信号のタイミングを変更しても同様の効果を得ることができる。例えば、図３の例では、セレクト信号Ｓ２の発生パターンは変更せず、セレクト信号Ｓ１，Ｓ３の発生パターンを１水平期間周期で相互に切換えるようにしてもよい。この場合には、２水平期間で、全画素の書き込み時間を均一にすることができる。
【００８３】
即ち、セレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンを時間軸上で変更しさえすれば、画素への書き込み時間を多少なりとも均一化することができる。
【００８４】
また、ドライブ回路の駆動能力が高い場合のように、セレクト信号のＨＩＧＨ期間を、１水平期間の１／３の時間よりも短い時間に設定することができる場合には、セレクト信号Ｓ１，Ｓ２，Ｓ３のいずれか１つの発生タイミングを変更するだけでも、多少の効果を得ることができる。
【００８５】
図４は本発明の第２の実施の形態を示すフローチャートである。図４のＬＰはラッチタイミング信号を示し、Ｓ１，Ｓ２，Ｓ３はセレクト信号を示している。
【００８６】
本実施の形態はセレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンが第１の実施の形態と異なるのみであり、本実施の形態を実現するハードウェア構成は図１及び図２と同一であり、また、セレクト信号以外の信号については図３と同様である。
【００８７】
上記第１の実施の形態においては、セレクト信号Ｓ１，Ｓ２，Ｓ３を、１ライン（１水平期間）毎に切換え、３水平期間で元のパターンに戻した。これに対し、本実施の形態はセレクト信号を１フレーム期間毎に切換え、３フレーム期間で元のパターンに戻すものである。
【００８８】
即ち、図４に示すように、所定の第（Ｆ−１）フレーム期間内の各水平期間においては、セレクト信号Ｓ１，Ｓ２，Ｓ３はこの順にＨＩＧＨになり（第１のパターン）、次の第Ｆフレーム期間内の各水平期間には、セレクト信号Ｓ３，Ｓ１，Ｓ２の順にＨＩＧＨになり（第３のパターン）、次の第（Ｆ＋１）フレーム期間内の各水平期間には、セレクト信号Ｓ２，Ｓ３，Ｓ１の順にＨＩＧＨになる（第２のパターン）。
【００８９】
こうして、図４の第（Ｆ−１）フレーム期間の各水平期間における最初の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ゲート線Ｌ−１の１，４，７，…番目の各ＴＦＴ１６に、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、第（Ｆ−１）フレーム期間の各水平期間における次の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ゲート線Ｌ−１の２，５，８，…番目の各ＴＦＴ１６に、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、第（Ｆ−１）フレーム期間の各水平期間における最後の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ゲート線Ｌ−１の３，６，９，…番目の各ＴＦＴ１６に、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、画素電極への書込みが行われる。
【００９０】
そして、次の第Ｆフレーム期間には、各水平期間において、先ず、最初の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、次の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、最後の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給される。
【００９１】
更に、次の第（Ｆ＋１）フレーム期間には、各水平期間において、先ず、最初の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、次の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、最後の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給される。
【００９２】
このように構成された実施の形態においては、第（Ｆ−１）フレームでは、各ブロックの１番目、２番目、３番目のソース線の順で書き込み時間が長く、第Ｆフレームでは、各ブロックの３番目、１番目、２番目のソース線の順で書き込み時間が長く、第（Ｆ＋１）フレームでは、各ブロックの２番目、３番目、１番目のソース線の順で書き込み時間が長い。従って、３フレームで、各画素の画素電極の書き込み時間が均一化される。
【００９３】
このように、本実施の形態においても、画素電極の書き込み時間が時間軸上で均一化され、表示むらが抑制される。
【００９４】
本実施の形態においても、セレクト信号の発生パターンとしては種々の変形が可能である。例えば、２フレーム期間毎に、発生パターンを変更してもよく、また、元に戻る周期は３フレーム周期に限らない。
【００９５】
また、第１の実施の形態においては水平期間毎にセレクト信号の発生パターンを変化させ、第２の実施の形態においてはフレーム期間毎にセレクト信号の発生パターンを変化させたが、これらの制御を組み合わせてもよいことは明らかである。
【００９６】
図５はこの場合において採用するセレクト信号の発生パターンの一例を示す説明図である。
【００９７】
図５の例では、第（Ｆ−１）フレーム期間には、第（Ｌ−１）水平期間においてセレクト信号をＳ１，Ｓ２，Ｓ３の順にＨＩＧＨにし（第１のパターン）、次の第Ｌ水平期間ではセレクト信号をＳ２，Ｓ３，Ｓ１の順にＨＩＧＨにし（第２のパターン）、次の第（Ｌ＋１）水平期間ではセレクト信号をＳ３，Ｓ１，Ｓ２の順にＨＩＧＨにする（第３のパターン）。そして、次の第Ｆフレームでは、第（Ｌ−１）水平期間において第２のパターンを採用し、第Ｌ水平期間において第３のパターンを採用し、第（Ｌ＋１）水平期間において第１のパターンを採用する。また、次の第（Ｆ＋１）フレームでは、第（Ｌ−１）水平期間において第３のパターンを採用し、第Ｌ水平期間において第１のパターンを採用し、第（Ｌ＋１）水平期間において第２のパターンを採用する。
【００９８】
１水平期間毎にセレクト信号の発生パターンを変化させることで、上下に隣接する画素同士の書込み時間が変化し、図５のように３ラインでセレクト信号の発生パターンを一巡させることで、３ラインでは各画素の書込み時間はいずれのソース線においても均一となり、各ラインで発生している輝度むらは、３ライン毎に平均化される。しかし、この制御だけでは、各フレームの同一画素位置の画素の書込み時間は一定であり、各画素間では書込み時間差が生じる。
【００９９】
そこで、図５の例では、更に、１フレーム期間毎にセレクト信号の発生パターンを変化させる。これにより、各フレームの同一位置の画素についてもフレーム毎に書込み時間が変化する。そして、３フレームでセレクト信号の発生パターンを一巡させることで、３フレームでは各同一画素位置の画素に対する書込み時間は均一となる。
【０１００】
このように、図５の例では、各画素に対する書込み時間は、画面内では３ライン毎に均一化され、画面間では３フレーム毎に均一化される。これにより、各画素電極の書込み時間による輝度の変化は画面内及び画面間で平均化されて、表示むらを一層見えにくくすることができる。
【０１０１】
更に、上記各実施の形態は、ブロック内点順次駆動において時間軸上でソース線の選択順を変更する例について説明したが、例えばライン内でソース線の選択順を変更するものに適用することも可能である。即ち、上記各実施の形態においては、全ブロックにおいて、ソース線の選択順は同一であったが、ブロック毎にソース線の選択順を変更すると共に、時間軸上でソース線の選択順を変更するようにするのである。この場合にも、各画素電極の書き込み時間を、均一化することができ、表示むらの発生を低減することができる。
【０１０２】
また、上記各実施の形態は、３本のソース線で１ブロックを構成し、１水平期間に各ブロック内の３本のソース線を順次選択する例について説明したが、ブロックを構成するソース線の数は適宜設定可能である。例えば、１ブロックを６本のソース線によって構成して、１水平期間に各ブロックの６本のソース線を順次選択駆動する場合に適用可能であることは明らかである。
【０１０３】
なお、上記各実施の形態においては、ブロック内点順次駆動において、複数の信号から1つの信号にする信号切替え処理及び１つの信号からから複数の信号に信号切替え処理を制御するセレクト信号の発生パターンを変化させることによって、各ブロック内のソース線の駆動順を変更し、これにより、各画素電極の書き込み時間を均一化した例を説明したが、所定の時間範囲内において、各ブロック内のソース線の駆動順を変更すればよく、セレクト信号の発生パターンを変更する方法だけでなく、他の手法を採用しても同様の効果を得ることができる。
【０１０４】
また、以上の説明は、液晶表示装置の例であるが、本発明は、マトリックス構成の、有機ＥＬ（エレクトロルミネッセンス）のディスプレイ装置、電気泳動ディスプレイ装置等にも適用することができる。
【０１０５】
図６は本発明の第３の実施の形態を示す概略構成図である。本実施の形態は第１又は第２の実施の形態の電気光学装置を用いた電子機器の一例である投射型表示装置を示している。
【０１０６】
図６において、光源２１０は、メタルハライド等のランプ２１１とランプ２１１の光を反射するリフレクタ２１２とによって構成される。光源２１０からの出射光路上に、青色光・緑色光反射のダイクロイックミラー２１３及び反射ミラー２１７が配設される。ダイクロイックミラー２１３は、光源２１０からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。反射ミラー２１７は、ダイクロイックミラー２１３を透過した赤色光を反射する。
【０１０７】
ダイクロイックミラー２１３の反射光の光路上には、緑色光反射のダイクロイックミラー２１４及び反射ミラー２１５が配設され、ダイクロイックミラー２１４は、入射光のうち緑色光を反射し、青色光を透過させる。反射ミラー２１５はダイクロイックミラー２１４の透過光を反射する。反射ミラー２１５の反射光の光路上には反射ミラー２１６が配設されており、反射ミラー２１６は、反射ミラー２１５の反射光（青色光）を更に反射する。
【０１０８】
反射ミラー２１７，ダイクロイックミラー２１４及び反射ミラー２１６の出射光路上には、夫々光変調装置であって、上記第１及び第２の実施の形態と同様の電気光学装置である液晶装置２２２，２２３，２２４が配設されている。液晶装置２２２乃至２２４には、夫々赤色光、緑色光又は青色光が入射し、液晶装置２２２乃至２２４は、夫々Ｒ，Ｇ，Ｂ画像信号に応じて、入射光を光変調し、各Ｒ，Ｇ，Ｂの画像光をダイクロイックプリズム２２５に出射する。
【０１０９】
ダイクロイックプリズム２２５は、４つの直角プリズムが貼り合わされて構成され、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。ダイクロイックプリズム２２５は、これらの誘電体多層謨によって、３つのＲ，Ｇ，Ｂ色光を合成して、カラー画像の画像光を出射する。
【０１１０】
ダイクロイックプリズム２２５の出射光路上には投射光学系を構成する投射レンズ２２６が配設されており、投射レンズ２２６は、合成された画像光をスクリーン２２７上に投射する。こうして、スクリーン２２７には、拡大された画像が表示される。
【０１１１】
このように構成された実施の形態においては、液晶装置２２２，２２３，２２４は、表示むらが抑制されている。これにより、液晶装置２２２，２２３，２２４によってスクリーン２２７上に投射される画像は、表示むら、ちらつき等が生じない、高画質の画像となる。
【０１１２】
また、図７は上記電気光学装置を、モバイル型のパーソナルコンピュータ及び携帯電話に適用した例を示している。図７（Ａ）はパーソナルコンピュータの構成を示す斜視図である。同図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、上記各実施の形態と同様の構成の電気光学装置１００を含んで構成される。
【０１１３】
また、図７（Ｂ）は上記電気光学装置を、携帯電話に適用した例を示す斜視図である。同図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６と共に、上記各実施の形態と同様の構成の電気光学装置１００から成る表示部とを備えるものである。
【０１１４】
なお、電子機器としては、図６及び図７を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等等が挙げられる。
【０１１５】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【０１１６】
１・・・ＴＦＴ素子基板、２・・・画素部、３・・・信号切替え部、４・・・Ｙドライバ部、５・・・ドライバＩＣ、６・・・タイミング制御回路、７・・・データ供給線群、１１・・・シフトレジスタ部、１２・・・第１のラッチ回路、１３・・・第２のラッチ回路、１４・・・セレクタ部、１５・・・ドライバ部、１６・・・ＴＦＴ、１７・・・液晶。
【技術分野】
【０００１】
本発明は、電気光学装置の駆動回路、電気光学装置、電子機器及び電気光学装置の駆動方法に関する。
【背景技術】
【０００２】
従来より、液晶表示装置等のマトリックス構成のディスプレイ装置が、広く利用されている。そして、電気光学装置であるディスプレイ装置の高品質化も進んでいる。特に、ディスプレイ装置の高精細化が進み、その高精細化に伴い、種々の改良が行われているが、各画素回路を駆動するためのいわゆるドライブ回路の改良も行われている。
【０００３】
その改良の一つに、特開昭６１−１４５５９７号公報に開示の技術がある。その公報に開示された技術によれば、複数のソース線を一つの組にして、ソース線群を複数の組に分け、各組内のソース線を順番に選択する選択信号を供給するように、回路が構成される。そして、組単位で画像信号を供給し、かつ各組に対応するソース線をその選択信号によって選択するような構成にすることによって、回路間の接続配線数を少なくするものである。その結果、ディスプレイ装置の高精細化に伴い、画素数が増えても、回路間の接続配線本数が増えることが無い。
【０００４】
このような液晶表示装置においては、走査線によってオンとなった画素電極にソース線からの画像信号を供給することで、各画素を構成する画素電極への画像信号の書き込みが行われる。画素電極に書き込まれた画像信号によって、画素電極と共通電極との間の液晶分子の配列が制御されて、画像表示が行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−１４５５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特開昭６１−１４５５９７号公報の提案では、上述したように、各組内のソース線を順次選択することで、各ソース線に画像信号を供給するようになっている。一旦、ソース線に供給された画像信号は、液晶によって構成される液晶容量に比べて十分に大きな値を有するソース線の配線容量によって保持され、走査線によってオンとなっている水平期間内に、画素電極に書き込まれる。
【０００７】
ところが、ソース線は１水平期間内において順番に選択されるようになっていることから、ソース線毎に、１水平期間内で画像信号が保持されている期間が異なる。このような画素電極への書き込み時間の相違によって、表示むらが生じてしまう。特に、特開昭６１−１４５５９７号公報の提案では、ソース線毎に画素電極への書き込み時間が相違するので、画面上に縦縞の表示むらが現れてしまうという問題点があった。
【０００８】
本発明は、ディスプレイ装置の表示むらの低減を図ることができる電気光学装置の駆動回路、電気光学装置、電子機器及び電気光学装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る電気光学装置の駆動回路は、マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する信号切替え回路に夫々前記画像信号を供給するものであって、１ラインの各画素に対応した画像信号をブロック単位で１水平期間において順次選択して前記複数の信号切替え回路に夫々与える複数のセレクト回路と、前記複数の信号切替え回路及び前記複数のセレクト回路を連動して制御して前記１ラインの各画素に対応した画像信号を対応するデータ線に供給させると共に、前記１水平期間における前記データ線の選択順を時間軸上で変更する制御手段とを具備したことを特徴とする。
【００１０】
このような構成によれば、セレクト回路は、１ラインの各画素に対応した画像信号を、ブロック毎に１水平期間において順次選択する。ブロック数分のセレクト回路からの画像信号は、信号切替え回路に供給され、信号切替え回路によって１水平期間内で各ブロック内のデータ線が順次が切換えられて、画像信号がデータ線に供給される。このようなブロック内点順次駆動において、制御手段は、１水平期間におけるデータ線の選択順を時間軸上で変更する。これにより、各データ線の画素への書き込み時間が時間軸上で変化し、書き込み時間が均一化されて表示むらが抑制される。
【００１１】
また、前記制御手段は、各画素に対する画像信号の書き込み時間が均一化されるように、前記１水平期間における前記データ線の選択順を時間軸上で変更することを特徴とする。
【００１２】
このような構成によれば、例えば、ブロック内の各データ線の選択順を、全てのデータ線で均等になるように順序を変更することで、各画素に対する画像信号の書き込み時間を均一にすることができる。
【００１３】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする。
【００１４】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されるので、画面内で輝度が均一化され表示むらが抑制される。
【００１５】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする。
【００１６】
このような構成によれば、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、複数画面間で輝度が均一化され表示むらが抑制される。
【００１７】
また、前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする。
【００１８】
このような構成によれば、１ライン毎及び１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、画面内及び複数画面間で輝度が均一化され表示むらが抑制される。
【００１９】
また、前記制御手段は、前記信号切替え回路及び前記セレクト回路の動作を制御するセレクト信号の発生パターンを時間軸上で変更することを特徴とする。
【００２０】
このような構成によれば、セレクト信号の発生パターンを時間軸上で変化させることで、セレクト回路によって選択される画像信号及び信号切替え回路によって選択されるデータ線の１水平期間における選択順を変更することができる。
【００２１】
また、前記複数のセレクト回路からの画像信号を夫々前記各ブロックに対応した複数のデータ供給線を介して前記複数の信号切替え回路に与える複数のドライブ回路を更に具備したことを特徴とする。
【００２２】
このような構成によれば、複数のドライブ回路と信号切替え回路に画像信号を供給するデータ供給線とを、ブロック数分だけ用意すればよく、装置を小型化することができる。
【００２３】
また、前記セレクト回路に１ライン分の各画素に対応した画像信号を同時に供給するラッチ回路を更に具備したことを特徴とする。
【００２４】
このような構成によれば、セレクト回路に供給する１ライン分の各画素に対応した画像信号を同時に得ることができるので、ブロック単位での書き込みが可能であり、各ソース線による書き込み時間を長くして、高精細な画像を得ることができる。
【００２５】
本発明に係る電気光学装置は、上記電気光学装置の駆動回路と、前記マトリクス状に配置された画素を有する画素部と前記複数のブロックに分割されたデータ線を介してブロック内で点順次に画像信号を供給する前記複数の信号切替え回路とを備えた表示部と、を具備したことを特徴とする。
【００２６】
このような構成によれば、電気光学装置の駆動回路が、データ線による各画素への書き込み時間を均一にすることができるので、表示部における画像表示に表示むらが生じることを防止することができる。
【００２７】
本発明に係る電子機器は、上記電気光学装置を備えたことを特徴とする。
【００２８】
このような構成によれば、電気光学装置には表示むらが生じないので、高精細の画像表示が可能な機器を得ることができる。
【００２９】
本発明に係る電気光学装置の駆動方法は、マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する駆動方法において、前記１水平期間における前記データ線の選択順を時間軸上で入替えることを特徴とする。
【００３０】
このような構成によれば、１ラインは複数のブロックに分割され、分割された各ブロック毎に、画像信号が順次選択される。選択された画像信号は、対応するデータ線に供給される。画像信号及びこれに対応するデータ線は、ブロック毎に１水平期間において順次選択される。そして、１水平期間におけるデータ線の選択順が時間軸上で変更される。これにより、各データ線による画素への書き込み時間が時間軸上で変更されて均一化され、表示むらが抑制される。
【００３１】
また、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする。
【００３２】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されるので、画面内で輝度が均一化され表示むらが抑制される。
【００３３】
また、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする。
【００３４】
このような構成によれば、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、複数画面間で輝度が均一化され表示むらが抑制される。
【００３５】
また、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする。
【００３６】
このような構成によれば、１ライン毎に各データ線による画像信号の書き込み時間が変更されると共に、１フレーム毎に各データ線による画像信号の書き込み時間が変更されるので、画面内及び複数画面間で輝度が均一化され、表示むらの抑制効果に優れている。
【発明の効果】
【００３７】
以上説明したように、本発明によれば、ディスプレイ装置の表示むらの低減を図ることができるという効果を有する。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態に係る電子機器であるディスプレイ装置の構成を示すブロック図。
【図２】図１中のＴＦＴ素子基板１及びドライバＩＣ５の具体的な回路構成を示すブロック図。
【図３】図２の回路構成のタイミングチャート。
【図４】本発明の第２の実施の形態を示すフローチャート。
【図５】変形例を示す説明図。
【図６】本発明の第３の実施の形態を示す概略構成図。
【図７】本発明の第３の実施の形態の変形例を示す説明図。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施の形態を説明する。
【００４０】
まず、図１に基づき、本実施の形態に係る電気光学装置の構成を説明する。本実施の形態は本発明を薄膜トランジスタ（以下、ＴＦＴという）を用いた液晶表示装置に適用したものである。また、図２は図１中のＴＦＴ素子基板１及びドライバＩＣ５の具体的な回路構成を示すブロック図である。
【００４１】
本実施の形態は、全ソース線（データ線）をｕ本（図２では３本）ずつのｋ個のブロックに分割し、ｕ本ずつのブロック毎に１本のデータ供給線によってドライブ回路からの画像信号を供給する液晶表示装置に適用したものであり、１ラインのｍ画素分の画像信号をｋ個のドライブ回路に信号切替えする処理と、各ドライブ回路の出力をｍ画素分のソース線に信号切替えする処理とによって、画像信号を全ソース線に供給可能にしている。即ち、本実施の形態においては、全ソース線をブロックに分け、各ブロック内で点順次による駆動（以下、ブロック内点順次駆動という）を行うようになっている。更に、本実施の形態においては、信号切替え回路処理において、画像信号の分配先のソース線の１水平期間における選択順を、時間軸上、例えばライン毎に切換えることにより、表示むらの発生を防止するようにしている。
【００４２】
１は、ＴＦＴ素子基板であり、映像表示領域である画素部２、信号切替え部（ＤＭＰＸ）３及びＹドライバ４を含む。画素部２は、ｎ行ｍ列（ｎ、ｍは整数）の画素を含むマトリックス表示部であり、マトリックス配線のＸ方向にｍ個でＹ方向にｎ個のｍ■ｎの画素マトリックスを形成する。画素部２、信号切替え部３及びＹドライバ４は、ＴＦＴ素子基板１上に設けられている。５は、外部駆動回路としてのドライバＩＣである。６は、ＴＦＴ素子基板１及びドライバＩＣ２を制御するタイミング制御回路である。７は、画素部２のＸ方向に設けられたデータラインであるデータ供給線群である。画素部２は、周辺に設けられた駆動回路である、信号切替え部３、Ｙドライバ４、ドライバＩＣ５及びタイミング制御回路６によって駆動される。なお、Ｙドライバ４を外部駆動回路としてのドライバＩＣによって構成することも考えられる。
【００４３】
画像データＤＡＴＡ、ラッチタイミング信号ＬＰ、シフトレジスタのスタート信号ＳＴ、データクロック信号ＣＬＸ、及び選択信号であるセレクト信号Ｓ１、Ｓ２、Ｓ３が、タイミング制御回路６からドライバＩＣ５へ供給される。タイミング制御回路６から、ＴＦＴ素子基板１へは、Ｙドライバのスタート信号ＤＹ、ラインのシフト信号ＣＬＹが供給される。
【００４４】
なお、図１では、後述する図２に示すシフトレジスタ部１１、第１及び第２のラッチ回路１２、１３、セレクタ部１４及びドライバ１５が、ドライバＩＣ５に含まれているが、これらの全てあるいは一部を、ＴＦＴ素子基板１に含まれるようにしてもよい。
【００４５】
図２は、ＴＦＴ素子基板１とドライバＩＣ５の回路構成を示す図である。１１は、シフトレジスタ部であり、１２は、第１のラッチ回路であり、１３は、第２のラッチ回路であり、１４は、セレクタ部であり、１５は、ドライバ部であり、これらの回路は、ドライバＩＣ５に含まれる。
【００４６】
シフトレジスタ部１１には、クロック信号ＣＬＸとスタート信号ＳＴが入力される。スタート信号ＳＴは、クロック信号ＣＬＸに応じてシフトレジスタ部１１内を順番にシフトしていく。シフトレジスタ部１１の各単位レジスタからの出力信号は、第１のラッチ回路１２の各単位ラッチ回路に入力される。一方、画像信号である画像データＤＡＴＡは、同時に全ての単位ラッチ回路に供給されている。単位レジスタからの出力信号が入力されると、画像データＤＡＴＡは、第１のラッチ回路１２の各単位ラッチ回路に順番にストアされていく。こうして、１ライン分、すなわち１水平走査線分のｍ個の画像データが第１のラッチ回路１２にストアされるように構成されている。なお、画像データＤＡＴＡは、例えば、６ビットのディジタル信号である。
【００４７】
第２のラッチ回路１３は、ラッチタイミング信号ＬＰに従って第１のラッチ回路１２の画像データＤＡＴＡをそのままラッチする回路である。従って、第２のラッチ回路１３には、１ライン分のデータであるｍ個のデータが同時にラッチされる。なお、第２のラッチ回路１３の各ラッチ回路１３（１），１３（２），…１３（ｍ）は、夫々後述するソース線Ｘ１，Ｘ２，…Ｘｍに対応した画像信号をラッチするようになっている。
【００４８】
セレクタ部１４は、複数のセレクト回路１４（１）、１４（２）、・・、１４（ｋ）からなる。１ライン分の画像データＤＡＴＡを、１ライン分のデータの先頭あるいは終端から、連続した３つずつの画素に対応したデータに区切って分割することによって、複数の組（ブロック）を形成し、各組の３つのデータは、対応する各セレクト回路に入力されている。具体的には、セレクト回路１４（１）には、画像データＤＡＴＡの１、２、３が入力され、セレクト回路１４（２）には、画像データＤＡＴＡの４、５、６が入力され、セレクト回路１４（ｋ）には、画像データＤＡＴＡのｍ−２、ｍ−１、ｍが入力される。セレクタ部１４には、セレクト信号Ｓ１、Ｓ２、Ｓ３が供給され、各セレクト回路は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、３つの入力画像データの中から予め決められた１つの画像データを選択して出力信号として、ドライバ部１５の対応するドライブ回路へ供給する。
【００４９】
ドライバ部１５は、複数のドライブ回路１５（１）、１５（２）、・・、１５（ｋ）からなる。例えば、セレクト信号Ｓ１が供給されたときは、セレクト回路１４（１）からは、画像データＤＡＴＡ１がドライブ回路１５（１）へ出力され、セレクト回路１４（２）からは、画像データＤＡＴＡ４がドライブ回路１５（２）へ出力され、セレクト回路１４（ｋ）からは、画像データＤＡＴＡｍ−２がドライブ回路１５（ｋ）へ出力される。各ドライブ回路は、ディジタルアナログ変換器、増幅回路等を含む。
【００５０】
アナログ信号に変換された、各ドライブ回路からの画像信号は、データ供給線群７を介して、信号切替え部３の対応する信号切替え回路へ供給する。信号切替え部３は、複数の信号切替え回路３（１）、３（２）、・・、３（ｋ）からなる。各信号切替え回路は、３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を有する。各ドライブ回路からの供給された画像信号は、対応する信号切替え回路の３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の一端へ供給される。出力となる、各スイッチ回路の他端は、画素部２のＸ方向のデータ線群の対応するソース線（データ線）Ｘ1 ，Ｘ2 ，…，Ｘm に接続される。信号切替え部３には、各スイッチ回路をオン・オフするセレクト信号Ｓ１、Ｓ２、Ｓ３が供給される。信号切替え部３の各スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、選択的に順次オンとなり、対応するドライブ回路からの画像信号を対応するソース線に供給する。
【００５１】
例えば、スイッチ回路ＳＷ１をオンにするセレクト信号Ｓ１が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ１がオンとなって、画像データＤＡＴＡ１に対応する画像信号が、ソース線Ｘ１へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡ４に対応する画像信号が、ソース線Ｘ４へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡｍ−２に対応する画像信号が、ソース線Ｘｍ−２へ出力される。
【００５２】
また、例えば、スイッチ回路ＳＷ２をオンにするセレクト信号Ｓ２が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ２がオンとなって、画像データＤＡＴＡ２に対応する画像信号が、ソース線Ｘ２へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡ５に対応する画像信号が、ソース線Ｘ５へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡｍ−１に対応する画像信号が、ソース線Ｘｍ−１へ出力される。
【００５３】
さらに、スイッチ回路ＳＷ３をオンにするセレクト信号Ｓ３が供給されたときは、信号切替え回路３（１）のスイッチ回路ＳＷ３がオンとなって、画像データＤＡＴＡ３に対応する画像信号が、ソース線Ｘ３へ出力される。同様に、信号切替え回路３（２）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡ６に対応する画像信号が、ソース線Ｘ６へ出力される。同様に、信号切替え回路３（ｋ）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡｍに対応する画像信号が、ソース線Ｘｍへ出力される。
【００５４】
以上のように、各信号切替え回路は、セレクト信号に応じて予め決められたスイッチ回路をオンするように切替えることによって、各ドライブ回路からの画像信号を順次選択して対応するソース線へ出力する。各スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は１水平期間内に順次オンとなり、全ブロックでは１水平期間内に全てのソース線に画像信号が供給される。こうして、図２では３つのソース線による各ブロック毎に、点順次での駆動が行われる。
【００５５】
本実施の形態においては、タイミング制御回路６は、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３のオンにする順番を、時間軸上、例えばライン毎に切換えるようになっている。
【００５６】
例えば、所定の水平期間において、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３がこの順に順次オンになって、１水平期間で、先ずソース線Ｘ１，Ｘ４，Ｘ7 ，…に画像信号が供給され、次に、ソース線Ｘ２，Ｘ５，Ｘ８，…に画像信号が供給され、最後にソース線Ｘ３，Ｘ６，Ｘ９，…に画像信号が供給されるものとする。この場合において、次の水平期間には、タイミング制御回路６は、セレクト信号Ｓ１〜Ｓ３によって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を例えばスイッチ回路ＳＷ２、ＳＷ１、ＳＷ３の順に順次オンにして、１水平期間で、先ずソース線Ｘ２，Ｘ５，Ｘ８，…に画像信号を供給し、次にソース線Ｘ１，Ｘ４，Ｘ7 ，…に画像信号を供給し、最後にソース線Ｘ３，Ｘ６，Ｘ９，…に画像信号を供給するのである。
【００５７】
なお、図２において、１６は、各画素に対応するＴＦＴであり、１７は、ＴＦＴ１６のドレインに電気的に接続された透明電極（画素電極）と、透光性基板上の透明電極（対向電極）との間に注入された液晶を示す。Ｙドライバ４は、ｎ本のゲート線（走査線）Ｙ１、Ｙ２、・・、Ｙｎによって、画素部２と接続されている。各ゲート線は、各行の全てのＴＦＴ１６のゲートに接続されている。ゲート線にゲート信号が供給されているときに、対応する行の１ライン分の画像データＤＡＴＡの画素部２への書込みが可能となる。
【００５８】
なお、セレクタ部１４の各セレクト回路は、セレクト信号Ｓ１〜Ｓ３に基づいて各デマルチプレクス回路と連動して動作して、各画素に対応したラッチ回路の出力を対応するソース線に供給するようになっている。
【００５９】
次に図３を用いて、上述した回路構成における信号の状況を説明する。図３は、図２の回路構成のタイミングチャートである。
【００６０】
図３において、ＳＴは、シフトレジスタ１１への動作開始を示すスタート信号のパルスである。ＣＬＸは、データクロック信号のパルスである。ＤＡＴＡは、画像データの信号である。ＬＰは、第１のラッチ回路１２にストアされたデータを第２のラッチ回路１３に転送するラッチタイミング信号のパルスである。Ｓ１、Ｓ２、Ｓ３は、セレクト信号のパルスである。ＹＬ−１とＹＬは、それぞれ、スタート信号ＤＹ及びシフト信号ＣＬＹに基づいてＹドライバ４によって生成されたＬ−１行目とＬ行目のゲート信号である。ここで、Ｌは整数である。
【００６１】
画素部２の各画素に対応した画像データＤＡＴＡ１、２、・・、ｍは、データクロックＣＬＸに対応した転送レートでラッチ回路１２に供給される。スタートパルスＳＴは、データクロックＣＬＸに応じてシフトレジスタ部１１を順次シフトして、ラッチ回路１２の各単位ラッチにラッチパルスを供給する。これにより、各単位ラッチは、画素部２の水平方向の各画素に対応した画像データＤＡＴＡ１、２、・・、ｍを順次ラッチする。
【００６２】
ラッチ回路１２に保持された１ライン分の画像データＤＡＴＡ１、２、・・、ｍは、ラッチタイミング信号ＬＰのタイミングで、ラッチ回路１３にラッチされて出力される。ラッチ回路１３から出力された１ライン分の画像データが、ゲート信号によってオンとなったゲート線（走査線）の各画素電極に１水平期間内に書き込まれる。
【００６３】
いま、ｎ行の内、Ｌ−１行目のゲート線が選択される期間、即ち、図３の第（Ｌ−１）水平期間であるものとする。この場合には、図３に示すような信号波形のゲート信号ＹＬ−１が対応するゲート線ＹＬ−１に出力される。ゲート信号ＹＬ−１がハイレベル（以下、ＨＩＧＨという）になるので、ＹＬ−１行目のＴＦＴ１６がオンとなる。この場合には、ラッチ回路１３からは、Ｌ−１行目の各画素電極に供給する１ライン分の画像データが出力されている。
【００６４】
ラッチ回路１３からの１ライン分の画像データは、隣接した３画素ずつのｋ個のブロックに分割され、各ブロックのうちの１画素の画像データがセレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択される。この選択はセレクト信号Ｓ１，Ｓ２，Ｓ３に基づいて行われる。セレクト信号Ｓ１，Ｓ２，Ｓ３は、図３に示すように、いずれも１水平期間の約１／３の期間だけＨＩＧＨとなる信号である。セレクト回路１４（１）、１４（２）、・・、１４（ｋ）は、セレクト信号Ｓ１，Ｓ２，Ｓ３のＨＩＧＨによって、各組の１画素の画像データを選択する。
【００６５】
即ち、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）は、セレクト信号Ｓ１のＨＩＧＨによって、画素（１），（４），（７）の画像データＤＡＴＡ１，４，７，…を選択して出力し、セレクト信号Ｓ２のＨＩＧＨによって、画素（２），（５），（８）の画像データＤＡＴＡ２，５，８，…を選択して出力し、セレクト信号Ｓ３のＨＩＧＨによって、画素（３），（６），（９）の画像データＤＡＴＡ３，６，９，…を選択して出力する。
【００６６】
セレクト回路１４（１）、１４（２）、・・、１４（ｋ）からの画像データは、夫々ドライブ回路１５（１）、１５（２）、・・、１５（ｋ）によってアナログ信号に変換されて増幅された後、信号切替え回路３（１）、３（２）、・・、３（ｋ）に供給される。信号切替え回路３（１）、３（２）、・・、３（ｋ）は、夫々、入力された画像データをソース線Ｘ１，Ｘ２，…に分岐させる。
【００６７】
信号切替え回路３（１）、３（２）、・・、３（ｋ）もセレクト信号Ｓ１，Ｓ２，Ｓ３によって制御され、１入力を３出力の１つに出力する。即ち、信号切替え回路３（１）、３（２）、・・、３（ｋ）は、セレクト信号Ｓ１のＨＩＧＨで、３出力のうちの１番目の出力に画像データを出力し、セレクト信号Ｓ２のＨＩＧＨで、３出力のうちの２番目の出力に画像データを出力し、セレクト信号Ｓ３のＨＩＧＨで、３出力のうちの３番目の出力に画像データを出力する。
【００６８】
即ち、セレクト信号Ｓ１がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ１，Ｘ４，Ｘ７，…に供給され、セレクト信号Ｓ２がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ２，Ｘ５，Ｘ８，…に供給され、セレクト信号Ｓ３がＨＩＧＨの期間には、セレクト回路１４（１）、１４（２）、・・、１４（ｋ）によって選択された画像データは、ソース線Ｘ３，Ｘ６，Ｘ９，…に供給される。
【００６９】
こうして、図３の第（Ｌ−１）水平期間における最初の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、画像データＤＡＴＡ１，４，７，…が、ソース線Ｘ１，Ｘ４，Ｘ７，…に供給される。第（Ｌ−１）水平期間には、ゲート信号ＹＬ−１がＨＩＧＨになっており、ゲート線Ｌ−１の１，４，７，…番目の各ＴＦＴ１６には、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。
【００７０】
第（Ｌ−１）水平期間における次の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ゲート線Ｌ−１の２，５，８，…番目の各ＴＦＴ１６には、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。更に、第（Ｌ−１）水平期間における最後の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ゲート線Ｌ−１の３，６，９，…番目の各ＴＦＴ１６には、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、以後第（Ｌ−１）水平期間の終了まで画素電極への書込みが行われる。
【００７１】
このように、ゲート線Ｌ−１の各ＴＦＴ１６には、ソース線を介して画像データが入力されたタイミング以降ゲート信号ＹＬ−１がローレベル（以下、ＬＯＷという）となるまでの間、画像データが供給されて画素電極への書込みが行われる。従って、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込み時間は約１Ｈ（水平）期間であり、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込み時間は約（２／３）Ｈ期間であり、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込み時間は約（１／３）Ｈ期間である。
【００７２】
以後同様の動作によって、セレクト信号Ｓ１，Ｓ２，Ｓ３に基づいて選択された画像データは、対応するソース線に供給され、オンとなったＴＦＴ１６を介して画素電極に書き込まれる。
【００７３】
本実施の形態においては、次の第Ｌ水平期間においては、画像データの書き込みを行うソース線の順番が、第（Ｌ−１）水平期間とは異なる順番に設定されている。即ち、図３に示すように、ゲート信号ＹＬがＨＩＧＨとなる第Ｌ水平期間においては、１水平期間の最初の約１／３の期間にセレクト信号Ｓ３がＨＩＧＨとなり、次の約１／３の期間にセレクト信号Ｓ１がＨＩＧＨとなり、最後の約１／３の期間にセレクト信号Ｓ２がＨＩＧＨとなる。
【００７４】
従って、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みは第Ｌ水平期間の最初から約１Ｈ期間行われ、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは、第Ｌ水平期間の途中から約（２／３）Ｈ期間行われ、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みは、第Ｌ水平期間の最後の約（１／３）Ｈ期間行われる。
【００７５】
以下、このようにセレクト信号が１水平期間においてＳ１，Ｓ２，Ｓ３の順にＨＩＧＨとなるセレクト信号の発生パターンを第１のパターンという。また、セレクト信号が１水平期間においてＳ２，Ｓ３，Ｓ１の順にＨＩＧＨとなるセレクト信号の発生パターンを第２のパターンといい、セレクト信号が１水平期間においてＳ３，Ｓ１，Ｓ２の順にＨＩＧＨとなるセレクト信号の発生パターンを第３のパターンという。
【００７６】
第（Ｌ＋１）水平期間においては、１水平期間の最初の約１／３の期間にセレクト信号Ｓ２がＨＩＧＨとなり、次の約１／３の期間にセレクト信号Ｓ３がＨＩＧＨとなり、最後の約１／３の期間にセレクト信号Ｓ１がＨＩＧＨとなる（即ち、第２のパターン）。
【００７７】
この場合には、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みは第（Ｌ＋１）水平期間の最初から約１Ｈ期間行われ、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みは、第（Ｌ＋１）水平期間の途中から約（２／３）Ｈ期間行われ、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは、第（Ｌ＋１）水平期間の最後の約（１／３）Ｈ期間行われる。以後同様の動作によって、ディスプレイ装置におけるｎ行ｍ列（ｎ、ｍは整数）のマトリックス表示が行われる。
【００７８】
結局、第（Ｌ−１）〜（Ｌ＋１）水平期間の３水平期間においては、ソース線Ｘ１，Ｘ４，Ｘ７，…を介した画素電極への書き込みは計２Ｈ期間行われ、ソース線Ｘ２，Ｘ５，Ｘ８，…を介した画素電極への書き込みも計２Ｈ期間行われ、ソース線Ｘ３，Ｘ６，Ｘ９，…を介した画素電極への書き込みも計２Ｈ期間行われる。
【００７９】
以後、セレクト信号Ｓ１，Ｓ２，Ｓ３は、３水平期間周期で、第１乃至第３のパターンを繰返す。即ち、所定の連続した３水平期間、つまり、連続した３ラインで見れば、各画素電極への書き込み時間はいずれのソース線において等しい。これにより、各ラインで発生している輝度むらは、３ライン毎に平均化され、全体として輝度むらのない画像を表示することが可能となる。
【００８０】
このように、本実施の形態においては、ブロック内点順次駆動に際して、ブロック内の各ソース線に画像データを供給するタイミングを、１ライン毎に切換え、複数ラインで各ソース線による画素電極の書き込み時間を均一にするようになっている。こうして、書込み時間による画面内の輝度の変化は、同一輝度の画素同士が分散されることで複数ラインで平均化され、表示ムラは見えにくくなる。
【００８１】
なお、上記実施の形態においては、セレクト信号Ｓ１，Ｓ２，Ｓ３の全てのタイミングを変更して、セレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンを３水平期間で元に戻す設定にすることにより、画素電極に対する書き込み時間を３水平期間で均一化した。しかし、書き込み時間を均一化する時間周期は３水平期間でなくてもよいことは明らかである。また、セレクト信号の発生パターンは図３に限らず種々の変形が可能である。
【００８２】
また、セレクト信号Ｓ１，Ｓ２，Ｓ３の全てのタイミングを変更するのではなく、任意の１つ又は２つのセレクト信号のタイミングを変更しても同様の効果を得ることができる。例えば、図３の例では、セレクト信号Ｓ２の発生パターンは変更せず、セレクト信号Ｓ１，Ｓ３の発生パターンを１水平期間周期で相互に切換えるようにしてもよい。この場合には、２水平期間で、全画素の書き込み時間を均一にすることができる。
【００８３】
即ち、セレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンを時間軸上で変更しさえすれば、画素への書き込み時間を多少なりとも均一化することができる。
【００８４】
また、ドライブ回路の駆動能力が高い場合のように、セレクト信号のＨＩＧＨ期間を、１水平期間の１／３の時間よりも短い時間に設定することができる場合には、セレクト信号Ｓ１，Ｓ２，Ｓ３のいずれか１つの発生タイミングを変更するだけでも、多少の効果を得ることができる。
【００８５】
図４は本発明の第２の実施の形態を示すフローチャートである。図４のＬＰはラッチタイミング信号を示し、Ｓ１，Ｓ２，Ｓ３はセレクト信号を示している。
【００８６】
本実施の形態はセレクト信号Ｓ１，Ｓ２，Ｓ３の発生パターンが第１の実施の形態と異なるのみであり、本実施の形態を実現するハードウェア構成は図１及び図２と同一であり、また、セレクト信号以外の信号については図３と同様である。
【００８７】
上記第１の実施の形態においては、セレクト信号Ｓ１，Ｓ２，Ｓ３を、１ライン（１水平期間）毎に切換え、３水平期間で元のパターンに戻した。これに対し、本実施の形態はセレクト信号を１フレーム期間毎に切換え、３フレーム期間で元のパターンに戻すものである。
【００８８】
即ち、図４に示すように、所定の第（Ｆ−１）フレーム期間内の各水平期間においては、セレクト信号Ｓ１，Ｓ２，Ｓ３はこの順にＨＩＧＨになり（第１のパターン）、次の第Ｆフレーム期間内の各水平期間には、セレクト信号Ｓ３，Ｓ１，Ｓ２の順にＨＩＧＨになり（第３のパターン）、次の第（Ｆ＋１）フレーム期間内の各水平期間には、セレクト信号Ｓ２，Ｓ３，Ｓ１の順にＨＩＧＨになる（第２のパターン）。
【００８９】
こうして、図４の第（Ｆ−１）フレーム期間の各水平期間における最初の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ゲート線Ｌ−１の１，４，７，…番目の各ＴＦＴ１６に、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、第（Ｆ−１）フレーム期間の各水平期間における次の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ゲート線Ｌ−１の２，５，８，…番目の各ＴＦＴ１６に、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、第（Ｆ−１）フレーム期間の各水平期間における最後の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ゲート線Ｌ−１の３，６，９，…番目の各ＴＦＴ１６に、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、画素電極への書込みが行われる。
【００９０】
そして、次の第Ｆフレーム期間には、各水平期間において、先ず、最初の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、次の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給され、最後の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給される。
【００９１】
更に、次の第（Ｆ＋１）フレーム期間には、各水平期間において、先ず、最初の約１／３の期間には、セレクト信号Ｓ２のＨＩＧＨによって、ソース線Ｘ２，Ｘ５，Ｘ８，…を介して画像データＤＡＴＡ２，５，８，…が供給され、次の約１／３の期間には、セレクト信号Ｓ３のＨＩＧＨによって、ソース線Ｘ３，Ｘ６，Ｘ９，…を介して画像データＤＡＴＡ３，６，９，…が供給され、最後の約１／３の期間には、セレクト信号Ｓ１のＨＩＧＨによって、ソース線Ｘ１，Ｘ４，Ｘ７，…を介して画像データＤＡＴＡ１，４，７，…が供給される。
【００９２】
このように構成された実施の形態においては、第（Ｆ−１）フレームでは、各ブロックの１番目、２番目、３番目のソース線の順で書き込み時間が長く、第Ｆフレームでは、各ブロックの３番目、１番目、２番目のソース線の順で書き込み時間が長く、第（Ｆ＋１）フレームでは、各ブロックの２番目、３番目、１番目のソース線の順で書き込み時間が長い。従って、３フレームで、各画素の画素電極の書き込み時間が均一化される。
【００９３】
このように、本実施の形態においても、画素電極の書き込み時間が時間軸上で均一化され、表示むらが抑制される。
【００９４】
本実施の形態においても、セレクト信号の発生パターンとしては種々の変形が可能である。例えば、２フレーム期間毎に、発生パターンを変更してもよく、また、元に戻る周期は３フレーム周期に限らない。
【００９５】
また、第１の実施の形態においては水平期間毎にセレクト信号の発生パターンを変化させ、第２の実施の形態においてはフレーム期間毎にセレクト信号の発生パターンを変化させたが、これらの制御を組み合わせてもよいことは明らかである。
【００９６】
図５はこの場合において採用するセレクト信号の発生パターンの一例を示す説明図である。
【００９７】
図５の例では、第（Ｆ−１）フレーム期間には、第（Ｌ−１）水平期間においてセレクト信号をＳ１，Ｓ２，Ｓ３の順にＨＩＧＨにし（第１のパターン）、次の第Ｌ水平期間ではセレクト信号をＳ２，Ｓ３，Ｓ１の順にＨＩＧＨにし（第２のパターン）、次の第（Ｌ＋１）水平期間ではセレクト信号をＳ３，Ｓ１，Ｓ２の順にＨＩＧＨにする（第３のパターン）。そして、次の第Ｆフレームでは、第（Ｌ−１）水平期間において第２のパターンを採用し、第Ｌ水平期間において第３のパターンを採用し、第（Ｌ＋１）水平期間において第１のパターンを採用する。また、次の第（Ｆ＋１）フレームでは、第（Ｌ−１）水平期間において第３のパターンを採用し、第Ｌ水平期間において第１のパターンを採用し、第（Ｌ＋１）水平期間において第２のパターンを採用する。
【００９８】
１水平期間毎にセレクト信号の発生パターンを変化させることで、上下に隣接する画素同士の書込み時間が変化し、図５のように３ラインでセレクト信号の発生パターンを一巡させることで、３ラインでは各画素の書込み時間はいずれのソース線においても均一となり、各ラインで発生している輝度むらは、３ライン毎に平均化される。しかし、この制御だけでは、各フレームの同一画素位置の画素の書込み時間は一定であり、各画素間では書込み時間差が生じる。
【００９９】
そこで、図５の例では、更に、１フレーム期間毎にセレクト信号の発生パターンを変化させる。これにより、各フレームの同一位置の画素についてもフレーム毎に書込み時間が変化する。そして、３フレームでセレクト信号の発生パターンを一巡させることで、３フレームでは各同一画素位置の画素に対する書込み時間は均一となる。
【０１００】
このように、図５の例では、各画素に対する書込み時間は、画面内では３ライン毎に均一化され、画面間では３フレーム毎に均一化される。これにより、各画素電極の書込み時間による輝度の変化は画面内及び画面間で平均化されて、表示むらを一層見えにくくすることができる。
【０１０１】
更に、上記各実施の形態は、ブロック内点順次駆動において時間軸上でソース線の選択順を変更する例について説明したが、例えばライン内でソース線の選択順を変更するものに適用することも可能である。即ち、上記各実施の形態においては、全ブロックにおいて、ソース線の選択順は同一であったが、ブロック毎にソース線の選択順を変更すると共に、時間軸上でソース線の選択順を変更するようにするのである。この場合にも、各画素電極の書き込み時間を、均一化することができ、表示むらの発生を低減することができる。
【０１０２】
また、上記各実施の形態は、３本のソース線で１ブロックを構成し、１水平期間に各ブロック内の３本のソース線を順次選択する例について説明したが、ブロックを構成するソース線の数は適宜設定可能である。例えば、１ブロックを６本のソース線によって構成して、１水平期間に各ブロックの６本のソース線を順次選択駆動する場合に適用可能であることは明らかである。
【０１０３】
なお、上記各実施の形態においては、ブロック内点順次駆動において、複数の信号から1つの信号にする信号切替え処理及び１つの信号からから複数の信号に信号切替え処理を制御するセレクト信号の発生パターンを変化させることによって、各ブロック内のソース線の駆動順を変更し、これにより、各画素電極の書き込み時間を均一化した例を説明したが、所定の時間範囲内において、各ブロック内のソース線の駆動順を変更すればよく、セレクト信号の発生パターンを変更する方法だけでなく、他の手法を採用しても同様の効果を得ることができる。
【０１０４】
また、以上の説明は、液晶表示装置の例であるが、本発明は、マトリックス構成の、有機ＥＬ（エレクトロルミネッセンス）のディスプレイ装置、電気泳動ディスプレイ装置等にも適用することができる。
【０１０５】
図６は本発明の第３の実施の形態を示す概略構成図である。本実施の形態は第１又は第２の実施の形態の電気光学装置を用いた電子機器の一例である投射型表示装置を示している。
【０１０６】
図６において、光源２１０は、メタルハライド等のランプ２１１とランプ２１１の光を反射するリフレクタ２１２とによって構成される。光源２１０からの出射光路上に、青色光・緑色光反射のダイクロイックミラー２１３及び反射ミラー２１７が配設される。ダイクロイックミラー２１３は、光源２１０からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。反射ミラー２１７は、ダイクロイックミラー２１３を透過した赤色光を反射する。
【０１０７】
ダイクロイックミラー２１３の反射光の光路上には、緑色光反射のダイクロイックミラー２１４及び反射ミラー２１５が配設され、ダイクロイックミラー２１４は、入射光のうち緑色光を反射し、青色光を透過させる。反射ミラー２１５はダイクロイックミラー２１４の透過光を反射する。反射ミラー２１５の反射光の光路上には反射ミラー２１６が配設されており、反射ミラー２１６は、反射ミラー２１５の反射光（青色光）を更に反射する。
【０１０８】
反射ミラー２１７，ダイクロイックミラー２１４及び反射ミラー２１６の出射光路上には、夫々光変調装置であって、上記第１及び第２の実施の形態と同様の電気光学装置である液晶装置２２２，２２３，２２４が配設されている。液晶装置２２２乃至２２４には、夫々赤色光、緑色光又は青色光が入射し、液晶装置２２２乃至２２４は、夫々Ｒ，Ｇ，Ｂ画像信号に応じて、入射光を光変調し、各Ｒ，Ｇ，Ｂの画像光をダイクロイックプリズム２２５に出射する。
【０１０９】
ダイクロイックプリズム２２５は、４つの直角プリズムが貼り合わされて構成され、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。ダイクロイックプリズム２２５は、これらの誘電体多層謨によって、３つのＲ，Ｇ，Ｂ色光を合成して、カラー画像の画像光を出射する。
【０１１０】
ダイクロイックプリズム２２５の出射光路上には投射光学系を構成する投射レンズ２２６が配設されており、投射レンズ２２６は、合成された画像光をスクリーン２２７上に投射する。こうして、スクリーン２２７には、拡大された画像が表示される。
【０１１１】
このように構成された実施の形態においては、液晶装置２２２，２２３，２２４は、表示むらが抑制されている。これにより、液晶装置２２２，２２３，２２４によってスクリーン２２７上に投射される画像は、表示むら、ちらつき等が生じない、高画質の画像となる。
【０１１２】
また、図７は上記電気光学装置を、モバイル型のパーソナルコンピュータ及び携帯電話に適用した例を示している。図７（Ａ）はパーソナルコンピュータの構成を示す斜視図である。同図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、上記各実施の形態と同様の構成の電気光学装置１００を含んで構成される。
【０１１３】
また、図７（Ｂ）は上記電気光学装置を、携帯電話に適用した例を示す斜視図である。同図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６と共に、上記各実施の形態と同様の構成の電気光学装置１００から成る表示部とを備えるものである。
【０１１４】
なお、電子機器としては、図６及び図７を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等等が挙げられる。
【０１１５】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【０１１６】
１・・・ＴＦＴ素子基板、２・・・画素部、３・・・信号切替え部、４・・・Ｙドライバ部、５・・・ドライバＩＣ、６・・・タイミング制御回路、７・・・データ供給線群、１１・・・シフトレジスタ部、１２・・・第１のラッチ回路、１３・・・第２のラッチ回路、１４・・・セレクタ部、１５・・・ドライバ部、１６・・・ＴＦＴ、１７・・・液晶。
【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する信号切替え回路に夫々前記画像信号を供給するものであって、１ラインの各画素に対応した画像信号をブロック単位で１水平期間において順次選択して前記複数の信号切替え回路に夫々与える複数のセレクト回路と、
前記複数の信号切替え回路及び前記複数のセレクト回路を連動して制御して前記１ラインの各画素に対応した画像信号を対応するデータ線に供給させると共に、前記１水平期間における前記データ線の選択順を時間軸上で変更する制御手段とを具備したことを特徴とする電気光学装置の駆動回路。
【請求項２】
前記制御手段は、各画素に対する画像信号の書き込み時間が均一化されるように、前記１水平期間における前記データ線の選択順を時間軸上で変更することを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項４】
前記制御手段は、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項５】
前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項６】
前記制御手段は、前記信号切替え回路及び前記セレクト回路の動作を制御するセレクト信号の発生パターンを時間軸上で変更することを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項７】
前記複数のセレクト回路からの画像信号を夫々デジタル／アナログ変換し前記各ブロックに対応した複数のデータ供給線を介して前記複数の信号切替え回路に与える複数のドライブ回路を更に具備したことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項８】
前記セレクト回路に１ライン分の各画素に対応した画像信号を同時に供給するラッチ回路を更に具備したことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項９】
請求項１乃至８に記載の電気光学装置の駆動回路と、
前記マトリクス状に配置された画素を有する画素部と前記複数のブロックに分割されたデータ線を介してブロック内で点順次に画像信号を供給する前記複数の信号切替え回路とを備えた表示部と、を具備したことを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１１】
マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する駆動方法において、前記１水平期間における前記データ線の選択順を時間軸上で入替えることを特徴とする電気光学装置の駆動方法。
【請求項１２】
前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【請求項１３】
前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【請求項１４】
前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【請求項１】
マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する信号切替え回路に夫々前記画像信号を供給するものであって、１ラインの各画素に対応した画像信号をブロック単位で１水平期間において順次選択して前記複数の信号切替え回路に夫々与える複数のセレクト回路と、
前記複数の信号切替え回路及び前記複数のセレクト回路を連動して制御して前記１ラインの各画素に対応した画像信号を対応するデータ線に供給させると共に、前記１水平期間における前記データ線の選択順を時間軸上で変更する制御手段とを具備したことを特徴とする電気光学装置の駆動回路。
【請求項２】
前記制御手段は、各画素に対する画像信号の書き込み時間が均一化されるように、前記１水平期間における前記データ線の選択順を時間軸上で変更することを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項４】
前記制御手段は、前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項５】
前記制御手段は、前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項６】
前記制御手段は、前記信号切替え回路及び前記セレクト回路の動作を制御するセレクト信号の発生パターンを時間軸上で変更することを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項７】
前記複数のセレクト回路からの画像信号を夫々デジタル／アナログ変換し前記各ブロックに対応した複数のデータ供給線を介して前記複数の信号切替え回路に与える複数のドライブ回路を更に具備したことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項８】
前記セレクト回路に１ライン分の各画素に対応した画像信号を同時に供給するラッチ回路を更に具備したことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項９】
請求項１乃至８に記載の電気光学装置の駆動回路と、
前記マトリクス状に配置された画素を有する画素部と前記複数のブロックに分割されたデータ線を介してブロック内で点順次に画像信号を供給する前記複数の信号切替え回路とを備えた表示部と、を具備したことを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１１】
マトリクス状に配置された画素に画像信号を供給するデータ線を複数のブロックに分割し各ブロック内の複数のデータ線を１水平期間において順次選択して画像信号を供給する駆動方法において、前記１水平期間における前記データ線の選択順を時間軸上で入替えることを特徴とする電気光学装置の駆動方法。
【請求項１２】
前記１水平期間における前記データ線の選択順を１水平期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【請求項１３】
前記１水平期間における前記データ線の選択順を１フレーム期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【請求項１４】
前記１水平期間における前記データ線の選択順を１水平期間毎及び１フレーム期間毎に切換えることを特徴とする請求項１１に記載の電気光学装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１５０４９６（Ｐ２０１２−１５０４９６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−５２９４９（Ｐ２０１２−５２９４９）
【出願日】平成２４年３月９日（２０１２．３．９）
【分割の表示】特願２００２−２０５７３１（Ｐ２００２−２０５７３１）の分割
【原出願日】平成１４年７月１５日（２００２．７．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年３月９日（２０１２．３．９）
【分割の表示】特願２００２−２０５７３１（Ｐ２００２−２０５７３１）の分割
【原出願日】平成１４年７月１５日（２００２．７．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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