電源トランス、及び、電源回路
【課題】二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にすることを課題とする。
【解決手段】一次巻線Ｗ１と二次主巻線Ｗ２１，Ｗ２２と二次補助巻線ＡＷ１，ＡＷ２をボビン１０の巻回部に巻いた電源トランスＴ１において、前記巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有している。二次側巻回部２２には、二次主巻線Ｗ２１，Ｗ２２が巻回されている。一次側巻回部２１には、一次巻線Ｗ１及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。電源トランスＴ１を備える電源回路１の二次側電源回路Ｐ２には、二次主巻線Ｗ２１，Ｗ２２を流れる電流をそれぞれオンオフするためのＦＥＴ Ｑ１，Ｑ２と、ＦＥＴ Ｑ１，Ｑ２のオンオフをそれぞれ制御するオンオフ制御回路３１，３２とが設けられる。
【解決手段】一次巻線Ｗ１と二次主巻線Ｗ２１，Ｗ２２と二次補助巻線ＡＷ１，ＡＷ２をボビン１０の巻回部に巻いた電源トランスＴ１において、前記巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有している。二次側巻回部２２には、二次主巻線Ｗ２１，Ｗ２２が巻回されている。一次側巻回部２１には、一次巻線Ｗ１及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。電源トランスＴ１を備える電源回路１の二次側電源回路Ｐ２には、二次主巻線Ｗ２１，Ｗ２２を流れる電流をそれぞれオンオフするためのＦＥＴ Ｑ１，Ｑ２と、ＦＥＴ Ｑ１，Ｑ２のオンオフをそれぞれ制御するオンオフ制御回路３１，３２とが設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源トランス、及び、電源回路に関する。
【背景技術】
【０００２】
液晶テレビジョンといった表示装置やＢＤ（Blue-ray Disc）レコーダーといった記録再生装置には、通常、スイッチング電源が用いられている。スイッチング電源を構成する電源トランスのボビンは、通常、互いに離間した一次側巻回部と二次側巻回部とを有している。一次側巻回部には、一次巻線が巻回される。二次側巻回部には、二次主巻線及び二次補助巻線が巻回される。二次主巻線は、通常、複数に分けられ、各二次主巻線に二次側電流をオンオフするためのスイッチング素子であるＦＥＴ（電界効果トランジスタ）が接続される。二次補助巻線には、各ＦＥＴのオンオフを制御するための回路が接続される。
【０００３】
特許文献１に記載の電流共振型コンバータは、電流共振回路による共振電流を検出する電流検出手段からの共振電流検出信号だけを用いて、複数のコンパレータに共振電流検出信号と基準電圧とを入力した比較結果から、共振電流ひいてはトランスの一次側電流又は二次側電流に同期した複数の同期整流器への複数のドライブ信号を生成する。
特許文献２に記載の電流共振型コンバータは、トランスの１次巻線に生じる共振電流、トランスの補助巻線に生じる電圧、複数のスイッチング素子の何れか一方に関するオン期間に基づいて、スイッチング素子のオン制御期間よりも狭くなるように、複数の同期整流器に対してオンオフを制御する複数の制御信号を生成する。
特許文献３に記載の電源装置は、スイッチング素子を２石用いたハーフブリッジ構成を有し、該２石のスイッチング素子の中点に共振コンデンサと電圧変換用トランスが設けられると共に、該電圧変換用トランスの２次側整流としてＭＯＳ（metal oxide semiconductor）−ＦＥＴを用いて同期整流を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７４７８９号公報
【特許文献２】特開２００５−１９８４３８号公報
【特許文献３】特開平１０−１６４８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、各ＦＥＴのオンオフのタイミングがばらつき、各ＦＥＴが同時にオンとなって電源トランスに大きな電流が流れることがある。
【０００６】
以上を鑑み、本発明は、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にする目的を有している。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、一次巻線と二次主巻線と二次補助巻線をボビンの巻回部に巻いた電源トランスにおいて、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記二次側巻回部に前記二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線及び前記二次補助巻線が巻回されている態様を有している。
【発明の効果】
【０００８】
請求項１、請求項６に係る発明によれば、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にすることができる。
請求項２〜請求項４に係る発明では、スイッチング素子の動作タイミングをさらに適切にすることができる。
請求項５に係る発明では、スイッチング素子の動作タイミングをより適切にするための好適な電源トランスを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る電源トランスＴ１を採用した電源回路１の要部の電気回路構成を例示する回路図である。
【図２】電源トランスＴ１の構造を模式的に例示する断面図である。
【図３】巻線に加わる交流電圧、出力電流、及び、ＦＥＴのオンオフを例示するタイミングチャートである。
【図４】比較例に係る電源トランスＴ９を採用した電源回路９０の要部の電気回路構成を示す回路図である。
【図５】比較例において、巻線に加わる交流電圧、出力電流、及び、ＦＥＴのオンオフを示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
（１）電源トランスを含む電源回路の概略：
図１に例示する電源回路１は、一次側電源回路Ｐ１、二次側電源回路Ｐ２、電源トランスＴ１、を備えている。一次側電源回路Ｐ１は、電源トランスＴ１に一次側の交流電圧ＶＰ１を供給する。二次側電源回路Ｐ２は、電源トランスＴ１からの変動する電圧に基づいて二次側電圧Ｖ２を生成する。電源トランスＴ１は、一次巻線Ｗ１、二次主巻線Ｗ２１，Ｗ２２、二次補助巻線ＡＷ１，ＡＷ２、をボビン１０の巻回部に巻いている。
【００１１】
本発明を適用可能な電源回路は、テレビジョンといった表示装置、ＢＤ（Blue-ray Disc）プレイヤーといった再生装置、等の電子機器に使用可能である。前記表示装置には、液晶テレビジョンやプラズマテレビジョンといった薄型表示装置、受像管表示装置、記録再生装置が一体化されたテレビジョン、テレビジョン放送を受信しないディスプレイ、等が含まれる。前記再生装置には、ハードディスク記録再生装置、ＢＤ記録再生装置、ＤＶＤ（Digital Versatile Disk）記録再生装置、ビデオデッキ、記録機能の無いプレイヤー、表示装置が一体化された再生装置、等が含まれる。
【００１２】
図１，２に例示される電源トランスは、巻線の巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有している。二次側巻回部２２には、二次主巻線Ｗ２１，Ｗ２２が巻回されている。一次側巻回部２１には、一次巻線Ｗ１及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。
本態様は、二次補助巻線ＡＷ１，ＡＷ２が二次側巻回部２２ではなく一次側巻回部２１に巻回されている。これにより、一次巻線Ｗ１の電圧変動を基準とした二次補助巻線ＡＷ１，ＡＷ２の電圧変動の遅延が少なくなり、二次補助巻線ＡＷ１，ＡＷ２に制御されるスイッチング素子（Ｑ１，Ｑ２）の動作タイミングのばらつきが少なくなる。従って、本態様は、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にすることができる。
【００１３】
前記二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線とされてもよい。本態様は、一次側の配置される二次補助巻線ＡＷ１，ＡＷ２の絶縁性が向上するので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１４】
前記二次補助巻線ＡＷ１，ＡＷ２は、前記一次側巻回部２１において巻回された前記一次巻線Ｗ１の外側に巻回されてもよい。本態様は、磁束変化を与える一次巻線Ｗ１の方がコアの近くに配置され、この一次巻線Ｗ１と二次補助巻線ＡＷ１，ＡＷ２とが混在していないので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１５】
前記ボビン１０は、前記一次側巻回部２１と前記二次側巻回部２２とを仕切る中間フランジ１３と、この中間フランジ１３との間に凹状の前記一次側巻回部２１を形成する一次側フランジ１１と、前記中間フランジ１３との間に凹状の前記二次側巻回部２２を形成する二次側フランジ１２とを有していてもよい。本態様は、一次巻線Ｗ１と二次主巻線Ｗ２１，Ｗ２２とが物理的に離間しているので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１６】
前記二次主巻線に第一及び第二の二次主巻線Ｗ２１，Ｗ２２が含まれてもよい。前記二次補助巻線に第一及び第二の二次補助巻線ＡＷ１，ＡＷ２が含まれてもよい。前記第一の二次主巻線Ｗ２１の一端に該第一の二次主巻線を流れる電流をオンオフする第一のスイッチング素子（Ｑ１）を接続するための第一スイッチング素子接続端子Ｗ２１ｂが設けられてもよい。前記第二の二次主巻線Ｗ２２の一端に該第二の二次主巻線を流れる電流をオンオフする第二のスイッチング素子（Ｑ２）を接続するための第二スイッチング素子接続端子Ｗ２２ａが設けられてもよい。前記第一の二次補助巻線ＡＷ１の一端に前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路３１を接続するための第一オンオフ制御回路接続端子ＡＷ１ａが設けられてもよい。前記第二の二次補助巻線ＡＷ２の一端に前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路３２を接続するための第二オンオフ制御回路接続端子ＡＷ２ｂが設けられてもよい。本態様は、スイッチング素子の動作タイミングをより適切にするための好適な電源トランスを提供することができる。
【００１７】
本発明は、一次巻線Ｗ１、第一の二次主巻線Ｗ２１及び第一の二次補助巻線ＡＷ１、並びに、第二の二次主巻線Ｗ２２及び第二の二次補助巻線ＡＷ２をボビン１０の巻回部に巻いた電源トランスＴ１と、この電源トランスＴ１に一次側の交流電圧を供給するための一次側電源回路Ｐ１と、前記電源トランスＴ１からの変動する電圧に基づいて二次側電圧を生成する二次側電源回路Ｐ２とを備える電源回路１において、
前記二次側電源回路Ｐ２は、
前記電源トランスＴ１の第一の二次主巻線Ｗ２１に接続されて該第一の二次主巻線Ｗ２１を流れる電流をオンオフするための第一のスイッチング素子（Ｑ１）と、
前記電源トランスＴ１の第二の二次主巻線Ｗ２２に接続されて該第二の二次主巻線Ｗ２２を流れる電流をオンオフするための第二のスイッチング素子（Ｑ２）と、
前記電源トランスＴ１の第一の二次補助巻線ＡＷ１に接続されて前記第一のスイッチング素子（Ｑ１）のオンオフを制御する第一のオンオフ制御回路３１と、
前記電源トランスＴ１の第二の二次補助巻線ＡＷ２に接続されて前記第一のスイッチング素子（Ｑ１）のオンオフとは逆となるように前記第二のスイッチング素子（Ｑ２）のオンオフを制御する第二のオンオフ制御回路３２とを有し、
前記第一の二次補助巻線ＡＷ１及び前記第二の二次補助巻線ＡＷ２が三層絶縁線とされ、
前記巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有し、
前記電源トランスＴ１は、
前記二次側巻回部２２に前記第一の二次主巻線Ｗ２１及び前記第二の二次主巻線Ｗ２２が巻回され、
前記一次側巻回部２１に前記一次巻線Ｗ１、前記第一の二次補助巻線ＡＷ１、及び、前記第二の二次補助巻線ＡＷ２が巻回されている態様を有している。
【００１８】
なお、上述したスイッチング素子（Ｑ１，Ｑ２）は、単一のスイッチング素子のみならず、複数のスイッチング素子の組合せにより構成されてもよい。
第一の素子が他の第二の素子と接続されることには、第一の素子が第二の素子と直接接続されること、中間に他の第三の素子を介在させて第一の素子が第二の素子とが間接的に接続されること、のいずれも含まれる。
【００１９】
本技術の目的の一つは、電流共振コンバータ二次側全波同期整流用ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）のＯＮ／ＯＦＦ制御のタイミングを最適化するスイッチング電源装置や同期整流制御方法等の技術を提供することにある。本技術は、追加部品なく、制御のタイミングを最適化可能である。
【００２０】
（２）電源トランスを含む電源回路の構成、作用、及び、効果：
図１に例示する電源回路１は、電流共振コンバータとされている。二次側電源回路Ｐ２は同期整流（全波）方式であり、電源トランスＴ１については二つの同期整流用ＭＯＳＦＥＴのＯＮ／ＯＦＦ制御を行う二次補助巻線ＡＷ１，ＡＷ２を設けている。
【００２１】
電源回路１の一次側電源回路Ｐ１は、直流電源Ｅ１、ＦＥＴ Ｑ３，Ｑ４、コンデンサＣ４、制御回路ＣＣ１、を備えている。直流電源Ｅ１は、スイッチング電源の一次側直流電圧を供給する。ＦＥＴ Ｑ３，Ｑ４は、エンハンスメント形ｎチャネルＭＯＳＦＥＴとされている。ＦＥＴ Ｑ３のソースは直流電源Ｅ１の正極に接続され、ＦＥＴ Ｑ３のドレインはＦＥＴ Ｑ４のソースとともに一次巻線Ｗ１の端子Ｗ１ａに接続され、ＦＥＴ Ｑ３のゲートは制御回路ＣＣ１に接続されている。ＦＥＴ Ｑ４のドレインはコンデンサＣ４の一端とともに直流電源Ｅ１の負極に接続され、ＦＥＴ Ｑ４のゲートは制御回路ＣＣ１に接続されている。コンデンサＣ４の他端は、一次巻線Ｗ１の端子Ｗ１ｂに接続されている。制御回路ＣＣ１は、ＦＥＴ Ｑ３を所定の間隔でオンオフさせ、このＦＥＴ Ｑ３のオンオフとは逆となるようにＦＥＴ Ｑ４を所定の間隔でオンオフさせる。これにより、図３に例示する一次側の交流電圧ＶＰ１を一次巻線Ｗ１の両端（端子Ｗ１ａ，Ｗ１ｂ）に加える。
なお、スイッチング素子（Ｑ３，Ｑ４）は、単一のスイッチング素子のみならず、複数のスイッチング素子の組合せにより構成されてもよい。コンデンサ（Ｃ４）は、単一のコンデンサのみならず、複数のコンデンサの組合せにより構成されてもよい。
【００２２】
二次側電源回路Ｐ２は、ＦＥＴ（スイッチング素子）Ｑ１，Ｑ２、オンオフ制御回路３１，３２、コンデンサＣ３、を備えている。
ＦＥＴ Ｑ１，Ｑ２は、エンハンスメント形ｎチャネルＭＯＳＦＥＴとされている。ＦＥＴ（第一のスイッチング素子）Ｑ１のソースは第一の二次主巻線Ｗ２１の第一スイッチング素子接続端子Ｗ２１ｂに接続され、ＦＥＴ Ｑ１のドレインは接地されている。これにより、ＦＥＴ Ｑ１は、第一の二次主巻線Ｗ２１を流れる電流をオンオフ可能とされている。第一の二次主巻線Ｗ２１の端子Ｗ２１ａは、第二の二次主巻線Ｗ２２の端子２２ｂとともに整流回路（コンデンサＣ３）を通して負荷ＬＯ１に接続されている。ＦＥＴ（第二のスイッチング素子）Ｑ２のソースは第二の二次主巻線Ｗ２２の第二スイッチング素子接続端子Ｗ２２ａに接続され、ＦＥＴ Ｑ２のドレインは接地されている。これにより、ＦＥＴ Ｑ２は、第二の二次主巻線Ｗ２２を流れる電流をオンオフ可能とされている。
【００２３】
第一のオンオフ制御回路３１は、コンデンサＣＡ１，Ｃ１、抵抗回路ＲＡ１、ダイオードＤ１、を有している。コンデンサＣＡ１の一端は第一オンオフ制御回路接続端子ＡＷ１ａに接続され、コンデンサＣＡ１の他端は抵抗回路ＲＡ１の一端に接続されている。抵抗回路ＲＡ１の他端は、ダイオードＤ１のカソード及びコンデンサＣ１の一端とともに、ＦＥＴ Ｑ１のベースに接続されている。ダイオードＤ１のアノードは、接地されている。コンデンサＣ１の他端も、接地されている。コンデンサＣ１は、第一の二次補助巻線ＡＷ１の両端（端子ＡＷ１ａ，ＡＷ１ｂ）に加わる交流電圧ＶＳ１の正転時からのＦＥＴ Ｑ１のオンタイミングを若干遅らせる機能を有する。ＦＥＴ Ｑ１のオンのタイミングをより遅くするにはコンデンサＣ１の容量を大きくすればよく、ＦＥＴ Ｑ１のオンのタイミングをより早くするにはコンデンサＣ１の容量を小さくすればよい。
以上により、第一のオンオフ制御回路３１は、図３に例示するようにＦＥＴ Ｑ１のオンオフを制御する。
【００２４】
第二のオンオフ制御回路３２は、コンデンサＣＡ２，Ｃ２、抵抗回路ＲＡ２、ダイオードＤ２、を有している。コンデンサＣＡ２の一端は第二オンオフ制御回路接続端子ＡＷ２ｂに接続され、コンデンサＣＡ２の他端は抵抗回路ＲＡ２の一端に接続されている。抵抗回路ＲＡ２の他端は、ダイオードＤ２のカソード及びコンデンサＣ２の一端とともに、ＦＥＴ Ｑ２のベースに接続されている。ダイオードＤ２のアノードは、接地されている。コンデンサＣ２の他端も、接地されている。コンデンサＣ２は、第二の二次補助巻線ＡＷ２の両端（端子ＡＷ２ａ，ＡＷ２ｂ）に加わる交流電圧ＶＳ１の反転時からのＦＥＴ Ｑ２のオンタイミングを若干遅らせる機能を有する。ＦＥＴ Ｑ２のオンのタイミングをより遅くするにはコンデンサＣ２の容量を大きくすればよく、ＦＥＴ Ｑ２のオンのタイミングをより早くするにはコンデンサＣ２の容量を小さくすればよい。
以上により、第二のオンオフ制御回路３２は、図３に例示するようにＦＥＴ Ｑ１のオンオフとは逆となるようにＦＥＴ Ｑ２のオンオフを制御する。
【００２５】
コンデンサＣ３は、一端が端子Ｗ２１ａ，Ｗ２２ｂに接続されて負荷ＬＯ１への電流出力部とされ、他端が接地され、端子Ｗ２１ａ，Ｗ２２ｂからの電流を合わせた全波整流の電流を平滑して負荷ＬＯ１へ供給する。
【００２６】
なお、コンデンサ（ＣＡ１，ＣＡ２，Ｃ１，Ｃ２，Ｃ３）は、単一のコンデンサのみならず、複数のコンデンサの組合せにより構成されてもよい。抵抗回路ＲＡ１，ＲＡ２は、単一の抵抗素子のみならず、複数の抵抗素子の組合せにより構成されてもよい。ダイオード（Ｄ１，Ｄ２）は、単一のダイオードのみならず、複数のダイオードの組合せにより構成されてもよい。
【００２７】
図２に例示するように、電源トランスＴ１は、コア１５がボビン１０に組み込まれるとともに、ボビン１０に巻線（Ｗ１，Ｗ２１，Ｗ２２，ＡＷ１，ＡＷ２）が巻回されている。従って、コア１５と巻線（Ｗ１，Ｗ２１，Ｗ２２，ＡＷ１，ＡＷ２）で磁気回路が構成される。
コア１５は、鉄心など磁気回路を構成可能な材料を所定の形状に成形して得られる。
【００２８】
電流共振用の電源トランスは、リーケージインダクタンスを確保しなければならない為、一次巻線と二次主巻線とをセパレートで巻く構造となる。このため、ボビン１０は、一次側巻回部２１と二次側巻回部２２とが離間した形状とされている。図２に示すボビン１０は、略平行とされたフランジ（１１，１２，１３）を有している。中間フランジ１３は、一次側巻回部２１と二次側巻回部２２とを仕切っている。一次側フランジ１１は、中間フランジ１３との間に凹状の一次側巻回部２１を形成する。二次側フランジ１２は、中間フランジ１３との間に凹状の二次側巻回部２２を形成する。
ボビン１０は、絶縁性樹脂など絶縁性の材料を上記形状に成形して得られる。
【００２９】
図２に示す二次側巻回部２２には、内側に第一の二次主巻線が巻回され、その外側に第二の二次主巻線Ｗ２２が巻回されている。むろん、内側に第二の二次主巻線Ｗ２２が巻回されてもよいし、両二次主巻線Ｗ２１，Ｗ２２が混在して巻回されてもよい。
図２に示す一次側巻回部２１には、最も内側に一次巻線Ｗ１が巻回され、その外側に第一の二次補助巻線ＡＷ１が巻回され、その外側に第二の二次補助巻線ＡＷ２が巻回されている。むろん、最も外側に第一の二次補助巻線ＡＷ１が巻回されてもよいし、両二次補助巻線ＡＷ１，ＡＷ２が混在して巻回されてもよい。一次側巻回部２１において巻回された一次巻線Ｗ１の外側に二次補助巻線ＡＷ１，ＡＷ２が巻回されるとスイッチング素子の動作タイミングをより適切にすることができる点で好ましいものの、内側に二次補助巻線ＡＷ１，ＡＷ２が巻回されてもよいし、一次巻線Ｗ１と二次補助巻線ＡＷ１，ＡＷ２とが混在して巻回されてもよい。
【００３０】
二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線でなくてもよいものの、三層絶縁線が好ましい。一次側の配置される二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線とされると絶縁性が向上するので、スイッチング素子の動作タイミングがより適切となる。
【００３１】
図１に例示するように、一次巻線Ｗ１の両端には端子Ｗ１ａ，Ｗ１ｂが設けられ、第一の二次主巻線Ｗ２１の両端には端子Ｗ２１ａ，Ｗ２１ｂが設けられ、第二の二次主巻線Ｗ２２の両端には端子Ｗ２２ａ，Ｗ２２ｂが設けられ、第一の二次補助巻線ＡＷ１の両端には端子ＡＷ１ａ，ＡＷ１ｂが設けられ、第二の二次補助巻線ＡＷ２の両端には端子ＡＷ２ａ，ＡＷ２ｂが設けられている。第一スイッチング素子接続端子Ｗ２１ｂにはＦＥＴ Ｑ１のソースが接続され、第二スイッチング素子接続端子Ｗ２２ａにはＦＥＴ Ｑ２のソースが接続されている。第一オンオフ制御回路接続端子ＡＷ１ａには第一のオンオフ制御回路３１のコンデンサＣＡ１が接続され、第二オンオフ制御回路接続端子ＡＷ２ｂには第二のオンオフ制御回路３２のコンデンサＣＡ２が接続されている。
上述した端子があることにより、本電源トランスＴ１は、スイッチング素子の動作タイミングをより適切にするために好適な電源トランスとなっている。
【００３２】
ところで、二つの同期整流用ＭＯＳＦＥＴの制御を行う二次補助巻線を二次側に巻くと、二つの同期整流用ＭＯＳＦＥＴが同時にオンとなるタイミングが発生することがある。この場合、二つの同期整流用ＭＯＳＦＥＴに過大な電流が流れることになる。
図４は、比較例に係る電源トランスＴ９を採用した電源回路９０の要部の電気回路構成を示している。本電源トランスＴ９は、一次側巻回部２１に一次巻線Ｗ１が巻回され、二次側巻回部２２に二次主巻線Ｗ２１，Ｗ２２及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。
【００３３】
図５は、比較例において、一次巻線Ｗ１に加わる交流電圧ＶＰ１、二次補助巻線ＡＷ１，ＡＷ２に加わる交流電圧ＶＳ１、出力電流Ｉ１、及び、ＦＥＴ Ｑ１，Ｑ２のオンオフをタイミングチャートにより示している。第一の二次補助巻線ＡＷ１が一次巻線Ｗ１の一次側巻回部とは異なる二次側巻回部に巻回されているため、第一の二次補助巻線ＡＷ１の両端に加わる交流電圧ＶＳ１の電圧変動は、一次側の交流電圧ＶＰ１の電圧変動から遅れる。これにより、交流電圧ＶＰ１の電圧変動を基準とした交流電圧ＶＳ１の電圧変動の遅延量にばらつきが生じる。また、第二の二次補助巻線ＡＷ２の両端に加わる交流電圧ＶＳ１の電圧変動も、一次側の交流電圧ＶＰ１の電圧変動から遅れる。これにより、交流電圧ＶＰ１の電圧変動を基準とした交流電圧ＶＳ１の電圧変動の遅延量にばらつきが生じる。図５では、ＦＥＴ Ｑ１，Ｑ２それぞれについて、オフからオンに切り替わるタイミングのばらつき、及び、オンからオフに切り替わるタイミングのばらつきをハッチングで示している。
【００３４】
上述したばらつきがあるため、ＦＥＴ Ｑ１のオフのタイミングが遅くなってＦＥＴ Ｑ２のオンのタイミングが早くなったり、ＦＥＴ Ｑ２のオフのタイミングが遅くなってＦＥＴ Ｑ１のオンのタイミングが早くなったりすると、ＦＥＴ Ｑ１，Ｑ２が同時にオンとなることがある。この場合、ＦＥＴ Ｑ１，Ｑ２に過大な電流が流れることになる。電源回路や負荷に用いられる部品の破壊の恐れを防止する観点から、ＦＥＴ Ｑ１，Ｑ２が同時にオンとならないようにすることが好ましい。
【００３５】
そこで、図１，２に例示する本電源トランスＴ１は、一次側巻回部２１に一次巻線Ｗ１とともに二次補助巻線ＡＷ１，ＡＷ２を巻回している。これにより、図３に例示するように、一次巻線Ｗ１の両端（端子Ｗ１ａ，Ｗ１ｂ）に加わる交流電圧と、第一の二次補助巻線ＡＷ１の両端（端子ＡＷ１ａ，ＡＷ１ｂ）に加わる交流電圧と、第二の二次補助巻線ＡＷ２の両端（端子ＡＷ２ａ，ＡＷ２ｂ）に加わる交流電圧とが同期し、一次巻線Ｗ１の電圧変動を基準とした二次補助巻線ＡＷ１，ＡＷ２の電圧変動の遅延が少なくなる。この遅延が少なくなると、二次補助巻線ＡＷ１，ＡＷ２に制御されるＦＥＴ Ｑ１，Ｑ２の動作タイミングのばらつきが少なくなる。
なお、ＦＥＴ Ｑ１のオンのタイミングは、コンデンサＣ１によりある程度遅延させることができる。ＦＥＴ Ｑ２のオンのタイミングは、コンデンサＣ２によりある程度遅延させることができる。
【００３６】
以上より、図３に示すように、ＦＥＴ Ｑ１がオフとなった後にＦＥＴ Ｑ２がオンとなり、ＦＥＴ Ｑ２がオフとなった後にＦＥＴ Ｑ１がオンとなり、ＦＥＴ Ｑ１，Ｑ２が同時にオンとならない。従って、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングがより適切となる。
【００３７】
（３）変形例：
第一のスイッチング素子は、第一の二次主巻線Ｗ２１の端子Ｗ２１ａ側に接続されてもよい。第二のスイッチング素子は、第二の二次主巻線Ｗ２２の端子Ｗ２２ｂ側に接続されてもよい。
二次側電源回路は、電力効率の点から全波同期整流形の回路が好ましいものの、半波整流形の回路でもよい。この場合、電源トランスには二次主巻線と二次補助巻線との組合せが少なくとも一組あればよく、この二次補助巻線が一次側巻回部に巻回されればよい。
【００３８】
なお、一次側巻回部と二次側巻回部とを中間フランジで仕切るのは必須ではなく、二次補助巻線を一次巻線の外側に巻回するのも必須ではなく、二次補助巻線を三層絶縁線とすることも必須ではない。
むろん、従属請求項に係る構成要件を有しておらず独立請求項に係る構成要件のみからなる電源トランス、電源回路、等でも、上述した基本的な作用、効果が得られる。
【００３９】
以上説明したように、本発明によると、種々の態様により、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にする技術等を提供することができる。
【００４０】
また、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【符号の説明】
【００４１】
１…電源回路、
１０…ボビン、１１…一次側フランジ、１２…二次側フランジ、１３…中間フランジ、
１５…コア、
２１…一次側巻回部、２２…二次側巻回部、
３１…第一のオンオフ制御回路、３２…第二のオンオフ制御回路、
Ｃ１〜Ｃ４…コンデンサ、
ＬＯ１…負荷、
Ｐ１…一次側電源回路、Ｐ２…二次側電源回路、
Ｑ１…ＦＥＴ（第一のスイッチング素子）、Ｑ２…ＦＥＴ（第二のスイッチング素子）、
Ｔ１…電源トランス、
Ｗ１…一次巻線、Ｗ２１，Ｗ２２…二次主巻線、ＡＷ１，ＡＷ２…二次補助巻線、
Ｗ１ａ，Ｗ１ｂ，Ｗ２１ａ，Ｗ２２ｂ，ＡＷ１ｂ，ＡＷ２ａ…端子、
Ｗ２１ｂ…第一スイッチング素子接続端子、Ｗ２２ａ…第二スイッチング素子接続端子、
ＡＷ１ａ…第一オンオフ制御回路接続端子、ＡＷ２ｂ…第二オンオフ制御回路接続端子。
【技術分野】
【０００１】
本発明は、電源トランス、及び、電源回路に関する。
【背景技術】
【０００２】
液晶テレビジョンといった表示装置やＢＤ（Blue-ray Disc）レコーダーといった記録再生装置には、通常、スイッチング電源が用いられている。スイッチング電源を構成する電源トランスのボビンは、通常、互いに離間した一次側巻回部と二次側巻回部とを有している。一次側巻回部には、一次巻線が巻回される。二次側巻回部には、二次主巻線及び二次補助巻線が巻回される。二次主巻線は、通常、複数に分けられ、各二次主巻線に二次側電流をオンオフするためのスイッチング素子であるＦＥＴ（電界効果トランジスタ）が接続される。二次補助巻線には、各ＦＥＴのオンオフを制御するための回路が接続される。
【０００３】
特許文献１に記載の電流共振型コンバータは、電流共振回路による共振電流を検出する電流検出手段からの共振電流検出信号だけを用いて、複数のコンパレータに共振電流検出信号と基準電圧とを入力した比較結果から、共振電流ひいてはトランスの一次側電流又は二次側電流に同期した複数の同期整流器への複数のドライブ信号を生成する。
特許文献２に記載の電流共振型コンバータは、トランスの１次巻線に生じる共振電流、トランスの補助巻線に生じる電圧、複数のスイッチング素子の何れか一方に関するオン期間に基づいて、スイッチング素子のオン制御期間よりも狭くなるように、複数の同期整流器に対してオンオフを制御する複数の制御信号を生成する。
特許文献３に記載の電源装置は、スイッチング素子を２石用いたハーフブリッジ構成を有し、該２石のスイッチング素子の中点に共振コンデンサと電圧変換用トランスが設けられると共に、該電圧変換用トランスの２次側整流としてＭＯＳ（metal oxide semiconductor）−ＦＥＴを用いて同期整流を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７４７８９号公報
【特許文献２】特開２００５−１９８４３８号公報
【特許文献３】特開平１０−１６４８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、各ＦＥＴのオンオフのタイミングがばらつき、各ＦＥＴが同時にオンとなって電源トランスに大きな電流が流れることがある。
【０００６】
以上を鑑み、本発明は、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にする目的を有している。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、一次巻線と二次主巻線と二次補助巻線をボビンの巻回部に巻いた電源トランスにおいて、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記二次側巻回部に前記二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線及び前記二次補助巻線が巻回されている態様を有している。
【発明の効果】
【０００８】
請求項１、請求項６に係る発明によれば、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にすることができる。
請求項２〜請求項４に係る発明では、スイッチング素子の動作タイミングをさらに適切にすることができる。
請求項５に係る発明では、スイッチング素子の動作タイミングをより適切にするための好適な電源トランスを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る電源トランスＴ１を採用した電源回路１の要部の電気回路構成を例示する回路図である。
【図２】電源トランスＴ１の構造を模式的に例示する断面図である。
【図３】巻線に加わる交流電圧、出力電流、及び、ＦＥＴのオンオフを例示するタイミングチャートである。
【図４】比較例に係る電源トランスＴ９を採用した電源回路９０の要部の電気回路構成を示す回路図である。
【図５】比較例において、巻線に加わる交流電圧、出力電流、及び、ＦＥＴのオンオフを示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
（１）電源トランスを含む電源回路の概略：
図１に例示する電源回路１は、一次側電源回路Ｐ１、二次側電源回路Ｐ２、電源トランスＴ１、を備えている。一次側電源回路Ｐ１は、電源トランスＴ１に一次側の交流電圧ＶＰ１を供給する。二次側電源回路Ｐ２は、電源トランスＴ１からの変動する電圧に基づいて二次側電圧Ｖ２を生成する。電源トランスＴ１は、一次巻線Ｗ１、二次主巻線Ｗ２１，Ｗ２２、二次補助巻線ＡＷ１，ＡＷ２、をボビン１０の巻回部に巻いている。
【００１１】
本発明を適用可能な電源回路は、テレビジョンといった表示装置、ＢＤ（Blue-ray Disc）プレイヤーといった再生装置、等の電子機器に使用可能である。前記表示装置には、液晶テレビジョンやプラズマテレビジョンといった薄型表示装置、受像管表示装置、記録再生装置が一体化されたテレビジョン、テレビジョン放送を受信しないディスプレイ、等が含まれる。前記再生装置には、ハードディスク記録再生装置、ＢＤ記録再生装置、ＤＶＤ（Digital Versatile Disk）記録再生装置、ビデオデッキ、記録機能の無いプレイヤー、表示装置が一体化された再生装置、等が含まれる。
【００１２】
図１，２に例示される電源トランスは、巻線の巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有している。二次側巻回部２２には、二次主巻線Ｗ２１，Ｗ２２が巻回されている。一次側巻回部２１には、一次巻線Ｗ１及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。
本態様は、二次補助巻線ＡＷ１，ＡＷ２が二次側巻回部２２ではなく一次側巻回部２１に巻回されている。これにより、一次巻線Ｗ１の電圧変動を基準とした二次補助巻線ＡＷ１，ＡＷ２の電圧変動の遅延が少なくなり、二次補助巻線ＡＷ１，ＡＷ２に制御されるスイッチング素子（Ｑ１，Ｑ２）の動作タイミングのばらつきが少なくなる。従って、本態様は、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にすることができる。
【００１３】
前記二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線とされてもよい。本態様は、一次側の配置される二次補助巻線ＡＷ１，ＡＷ２の絶縁性が向上するので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１４】
前記二次補助巻線ＡＷ１，ＡＷ２は、前記一次側巻回部２１において巻回された前記一次巻線Ｗ１の外側に巻回されてもよい。本態様は、磁束変化を与える一次巻線Ｗ１の方がコアの近くに配置され、この一次巻線Ｗ１と二次補助巻線ＡＷ１，ＡＷ２とが混在していないので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１５】
前記ボビン１０は、前記一次側巻回部２１と前記二次側巻回部２２とを仕切る中間フランジ１３と、この中間フランジ１３との間に凹状の前記一次側巻回部２１を形成する一次側フランジ１１と、前記中間フランジ１３との間に凹状の前記二次側巻回部２２を形成する二次側フランジ１２とを有していてもよい。本態様は、一次巻線Ｗ１と二次主巻線Ｗ２１，Ｗ２２とが物理的に離間しているので、スイッチング素子の動作タイミングをさらに適切にすることができる。
【００１６】
前記二次主巻線に第一及び第二の二次主巻線Ｗ２１，Ｗ２２が含まれてもよい。前記二次補助巻線に第一及び第二の二次補助巻線ＡＷ１，ＡＷ２が含まれてもよい。前記第一の二次主巻線Ｗ２１の一端に該第一の二次主巻線を流れる電流をオンオフする第一のスイッチング素子（Ｑ１）を接続するための第一スイッチング素子接続端子Ｗ２１ｂが設けられてもよい。前記第二の二次主巻線Ｗ２２の一端に該第二の二次主巻線を流れる電流をオンオフする第二のスイッチング素子（Ｑ２）を接続するための第二スイッチング素子接続端子Ｗ２２ａが設けられてもよい。前記第一の二次補助巻線ＡＷ１の一端に前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路３１を接続するための第一オンオフ制御回路接続端子ＡＷ１ａが設けられてもよい。前記第二の二次補助巻線ＡＷ２の一端に前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路３２を接続するための第二オンオフ制御回路接続端子ＡＷ２ｂが設けられてもよい。本態様は、スイッチング素子の動作タイミングをより適切にするための好適な電源トランスを提供することができる。
【００１７】
本発明は、一次巻線Ｗ１、第一の二次主巻線Ｗ２１及び第一の二次補助巻線ＡＷ１、並びに、第二の二次主巻線Ｗ２２及び第二の二次補助巻線ＡＷ２をボビン１０の巻回部に巻いた電源トランスＴ１と、この電源トランスＴ１に一次側の交流電圧を供給するための一次側電源回路Ｐ１と、前記電源トランスＴ１からの変動する電圧に基づいて二次側電圧を生成する二次側電源回路Ｐ２とを備える電源回路１において、
前記二次側電源回路Ｐ２は、
前記電源トランスＴ１の第一の二次主巻線Ｗ２１に接続されて該第一の二次主巻線Ｗ２１を流れる電流をオンオフするための第一のスイッチング素子（Ｑ１）と、
前記電源トランスＴ１の第二の二次主巻線Ｗ２２に接続されて該第二の二次主巻線Ｗ２２を流れる電流をオンオフするための第二のスイッチング素子（Ｑ２）と、
前記電源トランスＴ１の第一の二次補助巻線ＡＷ１に接続されて前記第一のスイッチング素子（Ｑ１）のオンオフを制御する第一のオンオフ制御回路３１と、
前記電源トランスＴ１の第二の二次補助巻線ＡＷ２に接続されて前記第一のスイッチング素子（Ｑ１）のオンオフとは逆となるように前記第二のスイッチング素子（Ｑ２）のオンオフを制御する第二のオンオフ制御回路３２とを有し、
前記第一の二次補助巻線ＡＷ１及び前記第二の二次補助巻線ＡＷ２が三層絶縁線とされ、
前記巻回部が互いに離間した一次側巻回部２１と二次側巻回部２２とを有し、
前記電源トランスＴ１は、
前記二次側巻回部２２に前記第一の二次主巻線Ｗ２１及び前記第二の二次主巻線Ｗ２２が巻回され、
前記一次側巻回部２１に前記一次巻線Ｗ１、前記第一の二次補助巻線ＡＷ１、及び、前記第二の二次補助巻線ＡＷ２が巻回されている態様を有している。
【００１８】
なお、上述したスイッチング素子（Ｑ１，Ｑ２）は、単一のスイッチング素子のみならず、複数のスイッチング素子の組合せにより構成されてもよい。
第一の素子が他の第二の素子と接続されることには、第一の素子が第二の素子と直接接続されること、中間に他の第三の素子を介在させて第一の素子が第二の素子とが間接的に接続されること、のいずれも含まれる。
【００１９】
本技術の目的の一つは、電流共振コンバータ二次側全波同期整流用ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）のＯＮ／ＯＦＦ制御のタイミングを最適化するスイッチング電源装置や同期整流制御方法等の技術を提供することにある。本技術は、追加部品なく、制御のタイミングを最適化可能である。
【００２０】
（２）電源トランスを含む電源回路の構成、作用、及び、効果：
図１に例示する電源回路１は、電流共振コンバータとされている。二次側電源回路Ｐ２は同期整流（全波）方式であり、電源トランスＴ１については二つの同期整流用ＭＯＳＦＥＴのＯＮ／ＯＦＦ制御を行う二次補助巻線ＡＷ１，ＡＷ２を設けている。
【００２１】
電源回路１の一次側電源回路Ｐ１は、直流電源Ｅ１、ＦＥＴ Ｑ３，Ｑ４、コンデンサＣ４、制御回路ＣＣ１、を備えている。直流電源Ｅ１は、スイッチング電源の一次側直流電圧を供給する。ＦＥＴ Ｑ３，Ｑ４は、エンハンスメント形ｎチャネルＭＯＳＦＥＴとされている。ＦＥＴ Ｑ３のソースは直流電源Ｅ１の正極に接続され、ＦＥＴ Ｑ３のドレインはＦＥＴ Ｑ４のソースとともに一次巻線Ｗ１の端子Ｗ１ａに接続され、ＦＥＴ Ｑ３のゲートは制御回路ＣＣ１に接続されている。ＦＥＴ Ｑ４のドレインはコンデンサＣ４の一端とともに直流電源Ｅ１の負極に接続され、ＦＥＴ Ｑ４のゲートは制御回路ＣＣ１に接続されている。コンデンサＣ４の他端は、一次巻線Ｗ１の端子Ｗ１ｂに接続されている。制御回路ＣＣ１は、ＦＥＴ Ｑ３を所定の間隔でオンオフさせ、このＦＥＴ Ｑ３のオンオフとは逆となるようにＦＥＴ Ｑ４を所定の間隔でオンオフさせる。これにより、図３に例示する一次側の交流電圧ＶＰ１を一次巻線Ｗ１の両端（端子Ｗ１ａ，Ｗ１ｂ）に加える。
なお、スイッチング素子（Ｑ３，Ｑ４）は、単一のスイッチング素子のみならず、複数のスイッチング素子の組合せにより構成されてもよい。コンデンサ（Ｃ４）は、単一のコンデンサのみならず、複数のコンデンサの組合せにより構成されてもよい。
【００２２】
二次側電源回路Ｐ２は、ＦＥＴ（スイッチング素子）Ｑ１，Ｑ２、オンオフ制御回路３１，３２、コンデンサＣ３、を備えている。
ＦＥＴ Ｑ１，Ｑ２は、エンハンスメント形ｎチャネルＭＯＳＦＥＴとされている。ＦＥＴ（第一のスイッチング素子）Ｑ１のソースは第一の二次主巻線Ｗ２１の第一スイッチング素子接続端子Ｗ２１ｂに接続され、ＦＥＴ Ｑ１のドレインは接地されている。これにより、ＦＥＴ Ｑ１は、第一の二次主巻線Ｗ２１を流れる電流をオンオフ可能とされている。第一の二次主巻線Ｗ２１の端子Ｗ２１ａは、第二の二次主巻線Ｗ２２の端子２２ｂとともに整流回路（コンデンサＣ３）を通して負荷ＬＯ１に接続されている。ＦＥＴ（第二のスイッチング素子）Ｑ２のソースは第二の二次主巻線Ｗ２２の第二スイッチング素子接続端子Ｗ２２ａに接続され、ＦＥＴ Ｑ２のドレインは接地されている。これにより、ＦＥＴ Ｑ２は、第二の二次主巻線Ｗ２２を流れる電流をオンオフ可能とされている。
【００２３】
第一のオンオフ制御回路３１は、コンデンサＣＡ１，Ｃ１、抵抗回路ＲＡ１、ダイオードＤ１、を有している。コンデンサＣＡ１の一端は第一オンオフ制御回路接続端子ＡＷ１ａに接続され、コンデンサＣＡ１の他端は抵抗回路ＲＡ１の一端に接続されている。抵抗回路ＲＡ１の他端は、ダイオードＤ１のカソード及びコンデンサＣ１の一端とともに、ＦＥＴ Ｑ１のベースに接続されている。ダイオードＤ１のアノードは、接地されている。コンデンサＣ１の他端も、接地されている。コンデンサＣ１は、第一の二次補助巻線ＡＷ１の両端（端子ＡＷ１ａ，ＡＷ１ｂ）に加わる交流電圧ＶＳ１の正転時からのＦＥＴ Ｑ１のオンタイミングを若干遅らせる機能を有する。ＦＥＴ Ｑ１のオンのタイミングをより遅くするにはコンデンサＣ１の容量を大きくすればよく、ＦＥＴ Ｑ１のオンのタイミングをより早くするにはコンデンサＣ１の容量を小さくすればよい。
以上により、第一のオンオフ制御回路３１は、図３に例示するようにＦＥＴ Ｑ１のオンオフを制御する。
【００２４】
第二のオンオフ制御回路３２は、コンデンサＣＡ２，Ｃ２、抵抗回路ＲＡ２、ダイオードＤ２、を有している。コンデンサＣＡ２の一端は第二オンオフ制御回路接続端子ＡＷ２ｂに接続され、コンデンサＣＡ２の他端は抵抗回路ＲＡ２の一端に接続されている。抵抗回路ＲＡ２の他端は、ダイオードＤ２のカソード及びコンデンサＣ２の一端とともに、ＦＥＴ Ｑ２のベースに接続されている。ダイオードＤ２のアノードは、接地されている。コンデンサＣ２の他端も、接地されている。コンデンサＣ２は、第二の二次補助巻線ＡＷ２の両端（端子ＡＷ２ａ，ＡＷ２ｂ）に加わる交流電圧ＶＳ１の反転時からのＦＥＴ Ｑ２のオンタイミングを若干遅らせる機能を有する。ＦＥＴ Ｑ２のオンのタイミングをより遅くするにはコンデンサＣ２の容量を大きくすればよく、ＦＥＴ Ｑ２のオンのタイミングをより早くするにはコンデンサＣ２の容量を小さくすればよい。
以上により、第二のオンオフ制御回路３２は、図３に例示するようにＦＥＴ Ｑ１のオンオフとは逆となるようにＦＥＴ Ｑ２のオンオフを制御する。
【００２５】
コンデンサＣ３は、一端が端子Ｗ２１ａ，Ｗ２２ｂに接続されて負荷ＬＯ１への電流出力部とされ、他端が接地され、端子Ｗ２１ａ，Ｗ２２ｂからの電流を合わせた全波整流の電流を平滑して負荷ＬＯ１へ供給する。
【００２６】
なお、コンデンサ（ＣＡ１，ＣＡ２，Ｃ１，Ｃ２，Ｃ３）は、単一のコンデンサのみならず、複数のコンデンサの組合せにより構成されてもよい。抵抗回路ＲＡ１，ＲＡ２は、単一の抵抗素子のみならず、複数の抵抗素子の組合せにより構成されてもよい。ダイオード（Ｄ１，Ｄ２）は、単一のダイオードのみならず、複数のダイオードの組合せにより構成されてもよい。
【００２７】
図２に例示するように、電源トランスＴ１は、コア１５がボビン１０に組み込まれるとともに、ボビン１０に巻線（Ｗ１，Ｗ２１，Ｗ２２，ＡＷ１，ＡＷ２）が巻回されている。従って、コア１５と巻線（Ｗ１，Ｗ２１，Ｗ２２，ＡＷ１，ＡＷ２）で磁気回路が構成される。
コア１５は、鉄心など磁気回路を構成可能な材料を所定の形状に成形して得られる。
【００２８】
電流共振用の電源トランスは、リーケージインダクタンスを確保しなければならない為、一次巻線と二次主巻線とをセパレートで巻く構造となる。このため、ボビン１０は、一次側巻回部２１と二次側巻回部２２とが離間した形状とされている。図２に示すボビン１０は、略平行とされたフランジ（１１，１２，１３）を有している。中間フランジ１３は、一次側巻回部２１と二次側巻回部２２とを仕切っている。一次側フランジ１１は、中間フランジ１３との間に凹状の一次側巻回部２１を形成する。二次側フランジ１２は、中間フランジ１３との間に凹状の二次側巻回部２２を形成する。
ボビン１０は、絶縁性樹脂など絶縁性の材料を上記形状に成形して得られる。
【００２９】
図２に示す二次側巻回部２２には、内側に第一の二次主巻線が巻回され、その外側に第二の二次主巻線Ｗ２２が巻回されている。むろん、内側に第二の二次主巻線Ｗ２２が巻回されてもよいし、両二次主巻線Ｗ２１，Ｗ２２が混在して巻回されてもよい。
図２に示す一次側巻回部２１には、最も内側に一次巻線Ｗ１が巻回され、その外側に第一の二次補助巻線ＡＷ１が巻回され、その外側に第二の二次補助巻線ＡＷ２が巻回されている。むろん、最も外側に第一の二次補助巻線ＡＷ１が巻回されてもよいし、両二次補助巻線ＡＷ１，ＡＷ２が混在して巻回されてもよい。一次側巻回部２１において巻回された一次巻線Ｗ１の外側に二次補助巻線ＡＷ１，ＡＷ２が巻回されるとスイッチング素子の動作タイミングをより適切にすることができる点で好ましいものの、内側に二次補助巻線ＡＷ１，ＡＷ２が巻回されてもよいし、一次巻線Ｗ１と二次補助巻線ＡＷ１，ＡＷ２とが混在して巻回されてもよい。
【００３０】
二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線でなくてもよいものの、三層絶縁線が好ましい。一次側の配置される二次補助巻線ＡＷ１，ＡＷ２は、三層絶縁線とされると絶縁性が向上するので、スイッチング素子の動作タイミングがより適切となる。
【００３１】
図１に例示するように、一次巻線Ｗ１の両端には端子Ｗ１ａ，Ｗ１ｂが設けられ、第一の二次主巻線Ｗ２１の両端には端子Ｗ２１ａ，Ｗ２１ｂが設けられ、第二の二次主巻線Ｗ２２の両端には端子Ｗ２２ａ，Ｗ２２ｂが設けられ、第一の二次補助巻線ＡＷ１の両端には端子ＡＷ１ａ，ＡＷ１ｂが設けられ、第二の二次補助巻線ＡＷ２の両端には端子ＡＷ２ａ，ＡＷ２ｂが設けられている。第一スイッチング素子接続端子Ｗ２１ｂにはＦＥＴ Ｑ１のソースが接続され、第二スイッチング素子接続端子Ｗ２２ａにはＦＥＴ Ｑ２のソースが接続されている。第一オンオフ制御回路接続端子ＡＷ１ａには第一のオンオフ制御回路３１のコンデンサＣＡ１が接続され、第二オンオフ制御回路接続端子ＡＷ２ｂには第二のオンオフ制御回路３２のコンデンサＣＡ２が接続されている。
上述した端子があることにより、本電源トランスＴ１は、スイッチング素子の動作タイミングをより適切にするために好適な電源トランスとなっている。
【００３２】
ところで、二つの同期整流用ＭＯＳＦＥＴの制御を行う二次補助巻線を二次側に巻くと、二つの同期整流用ＭＯＳＦＥＴが同時にオンとなるタイミングが発生することがある。この場合、二つの同期整流用ＭＯＳＦＥＴに過大な電流が流れることになる。
図４は、比較例に係る電源トランスＴ９を採用した電源回路９０の要部の電気回路構成を示している。本電源トランスＴ９は、一次側巻回部２１に一次巻線Ｗ１が巻回され、二次側巻回部２２に二次主巻線Ｗ２１，Ｗ２２及び二次補助巻線ＡＷ１，ＡＷ２が巻回されている。
【００３３】
図５は、比較例において、一次巻線Ｗ１に加わる交流電圧ＶＰ１、二次補助巻線ＡＷ１，ＡＷ２に加わる交流電圧ＶＳ１、出力電流Ｉ１、及び、ＦＥＴ Ｑ１，Ｑ２のオンオフをタイミングチャートにより示している。第一の二次補助巻線ＡＷ１が一次巻線Ｗ１の一次側巻回部とは異なる二次側巻回部に巻回されているため、第一の二次補助巻線ＡＷ１の両端に加わる交流電圧ＶＳ１の電圧変動は、一次側の交流電圧ＶＰ１の電圧変動から遅れる。これにより、交流電圧ＶＰ１の電圧変動を基準とした交流電圧ＶＳ１の電圧変動の遅延量にばらつきが生じる。また、第二の二次補助巻線ＡＷ２の両端に加わる交流電圧ＶＳ１の電圧変動も、一次側の交流電圧ＶＰ１の電圧変動から遅れる。これにより、交流電圧ＶＰ１の電圧変動を基準とした交流電圧ＶＳ１の電圧変動の遅延量にばらつきが生じる。図５では、ＦＥＴ Ｑ１，Ｑ２それぞれについて、オフからオンに切り替わるタイミングのばらつき、及び、オンからオフに切り替わるタイミングのばらつきをハッチングで示している。
【００３４】
上述したばらつきがあるため、ＦＥＴ Ｑ１のオフのタイミングが遅くなってＦＥＴ Ｑ２のオンのタイミングが早くなったり、ＦＥＴ Ｑ２のオフのタイミングが遅くなってＦＥＴ Ｑ１のオンのタイミングが早くなったりすると、ＦＥＴ Ｑ１，Ｑ２が同時にオンとなることがある。この場合、ＦＥＴ Ｑ１，Ｑ２に過大な電流が流れることになる。電源回路や負荷に用いられる部品の破壊の恐れを防止する観点から、ＦＥＴ Ｑ１，Ｑ２が同時にオンとならないようにすることが好ましい。
【００３５】
そこで、図１，２に例示する本電源トランスＴ１は、一次側巻回部２１に一次巻線Ｗ１とともに二次補助巻線ＡＷ１，ＡＷ２を巻回している。これにより、図３に例示するように、一次巻線Ｗ１の両端（端子Ｗ１ａ，Ｗ１ｂ）に加わる交流電圧と、第一の二次補助巻線ＡＷ１の両端（端子ＡＷ１ａ，ＡＷ１ｂ）に加わる交流電圧と、第二の二次補助巻線ＡＷ２の両端（端子ＡＷ２ａ，ＡＷ２ｂ）に加わる交流電圧とが同期し、一次巻線Ｗ１の電圧変動を基準とした二次補助巻線ＡＷ１，ＡＷ２の電圧変動の遅延が少なくなる。この遅延が少なくなると、二次補助巻線ＡＷ１，ＡＷ２に制御されるＦＥＴ Ｑ１，Ｑ２の動作タイミングのばらつきが少なくなる。
なお、ＦＥＴ Ｑ１のオンのタイミングは、コンデンサＣ１によりある程度遅延させることができる。ＦＥＴ Ｑ２のオンのタイミングは、コンデンサＣ２によりある程度遅延させることができる。
【００３６】
以上より、図３に示すように、ＦＥＴ Ｑ１がオフとなった後にＦＥＴ Ｑ２がオンとなり、ＦＥＴ Ｑ２がオフとなった後にＦＥＴ Ｑ１がオンとなり、ＦＥＴ Ｑ１，Ｑ２が同時にオンとならない。従って、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングがより適切となる。
【００３７】
（３）変形例：
第一のスイッチング素子は、第一の二次主巻線Ｗ２１の端子Ｗ２１ａ側に接続されてもよい。第二のスイッチング素子は、第二の二次主巻線Ｗ２２の端子Ｗ２２ｂ側に接続されてもよい。
二次側電源回路は、電力効率の点から全波同期整流形の回路が好ましいものの、半波整流形の回路でもよい。この場合、電源トランスには二次主巻線と二次補助巻線との組合せが少なくとも一組あればよく、この二次補助巻線が一次側巻回部に巻回されればよい。
【００３８】
なお、一次側巻回部と二次側巻回部とを中間フランジで仕切るのは必須ではなく、二次補助巻線を一次巻線の外側に巻回するのも必須ではなく、二次補助巻線を三層絶縁線とすることも必須ではない。
むろん、従属請求項に係る構成要件を有しておらず独立請求項に係る構成要件のみからなる電源トランス、電源回路、等でも、上述した基本的な作用、効果が得られる。
【００３９】
以上説明したように、本発明によると、種々の態様により、二次補助巻線の電圧に制御されるスイッチング素子の動作タイミングをより適切にする技術等を提供することができる。
【００４０】
また、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【符号の説明】
【００４１】
１…電源回路、
１０…ボビン、１１…一次側フランジ、１２…二次側フランジ、１３…中間フランジ、
１５…コア、
２１…一次側巻回部、２２…二次側巻回部、
３１…第一のオンオフ制御回路、３２…第二のオンオフ制御回路、
Ｃ１〜Ｃ４…コンデンサ、
ＬＯ１…負荷、
Ｐ１…一次側電源回路、Ｐ２…二次側電源回路、
Ｑ１…ＦＥＴ（第一のスイッチング素子）、Ｑ２…ＦＥＴ（第二のスイッチング素子）、
Ｔ１…電源トランス、
Ｗ１…一次巻線、Ｗ２１，Ｗ２２…二次主巻線、ＡＷ１，ＡＷ２…二次補助巻線、
Ｗ１ａ，Ｗ１ｂ，Ｗ２１ａ，Ｗ２２ｂ，ＡＷ１ｂ，ＡＷ２ａ…端子、
Ｗ２１ｂ…第一スイッチング素子接続端子、Ｗ２２ａ…第二スイッチング素子接続端子、
ＡＷ１ａ…第一オンオフ制御回路接続端子、ＡＷ２ｂ…第二オンオフ制御回路接続端子。
【特許請求の範囲】
【請求項１】
一次巻線と二次主巻線と二次補助巻線をボビンの巻回部に巻いた電源トランスにおいて、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記二次側巻回部に前記二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線及び前記二次補助巻線が巻回されていることを特徴とする電源トランス。
【請求項２】
前記二次補助巻線は、三層絶縁線とされていることを特徴とする請求項１に記載の電源トランス。
【請求項３】
前記二次補助巻線は、前記一次側巻回部において巻回された前記一次巻線の外側に巻回されていることを特徴とする請求項１又は請求項２に記載の電源トランス。
【請求項４】
前記ボビンは、前記一次側巻回部と前記二次側巻回部とを仕切る中間フランジと、この中間フランジとの間に凹状の前記一次側巻回部を形成する一次側フランジと、前記中間フランジとの間に凹状の前記二次側巻回部を形成する二次側フランジとを有することを特徴とする請求項１〜請求項３のいずれか一項に記載の電源トランス。
【請求項５】
前記二次主巻線に第一及び第二の二次主巻線が含まれ、
前記二次補助巻線に第一及び第二の二次補助巻線が含まれ、
前記第一の二次主巻線の一端に該第一の二次主巻線を流れる電流をオンオフする第一のスイッチング素子を接続するための第一スイッチング素子接続端子が設けられ、
前記第二の二次主巻線の一端に該第二の二次主巻線を流れる電流をオンオフする第二のスイッチング素子を接続するための第二スイッチング素子接続端子が設けられ、
前記第一の二次補助巻線の一端に前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路を接続するための第一オンオフ制御回路接続端子が設けられ、
前記第二の二次補助巻線の一端に前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路を接続するための第二オンオフ制御回路接続端子が設けられていることを特徴とする請求項１〜請求項４のいずれか一項に記載の電源トランス。
【請求項６】
一次巻線、第一の二次主巻線及び第一の二次補助巻線、並びに、第二の二次主巻線及び第二の二次補助巻線をボビンの巻回部に巻いた電源トランスと、この電源トランスに一次側の交流電圧を供給するための一次側電源回路と、前記電源トランスからの変動する電圧に基づいて二次側電圧を生成する二次側電源回路とを備える電源回路において、
前記二次側電源回路は、
前記電源トランスの第一の二次主巻線に接続されて該第一の二次主巻線を流れる電流をオンオフするための第一のスイッチング素子と、
前記電源トランスの第二の二次主巻線に接続されて該第二の二次主巻線を流れる電流をオンオフするための第二のスイッチング素子と、
前記電源トランスの第一の二次補助巻線に接続されて前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路と、
前記電源トランスの第二の二次補助巻線に接続されて前記第一のスイッチング素子のオンオフとは逆となるように前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路とを有し、
前記第一の二次補助巻線及び前記第二の二次補助巻線が三層絶縁線とされ、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記電源トランスは、
前記二次側巻回部に前記第一の二次主巻線及び前記第二の二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線、前記第一の二次補助巻線、及び、前記第二の二次補助巻線が巻回されていることを特徴とする電源回路。
【請求項１】
一次巻線と二次主巻線と二次補助巻線をボビンの巻回部に巻いた電源トランスにおいて、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記二次側巻回部に前記二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線及び前記二次補助巻線が巻回されていることを特徴とする電源トランス。
【請求項２】
前記二次補助巻線は、三層絶縁線とされていることを特徴とする請求項１に記載の電源トランス。
【請求項３】
前記二次補助巻線は、前記一次側巻回部において巻回された前記一次巻線の外側に巻回されていることを特徴とする請求項１又は請求項２に記載の電源トランス。
【請求項４】
前記ボビンは、前記一次側巻回部と前記二次側巻回部とを仕切る中間フランジと、この中間フランジとの間に凹状の前記一次側巻回部を形成する一次側フランジと、前記中間フランジとの間に凹状の前記二次側巻回部を形成する二次側フランジとを有することを特徴とする請求項１〜請求項３のいずれか一項に記載の電源トランス。
【請求項５】
前記二次主巻線に第一及び第二の二次主巻線が含まれ、
前記二次補助巻線に第一及び第二の二次補助巻線が含まれ、
前記第一の二次主巻線の一端に該第一の二次主巻線を流れる電流をオンオフする第一のスイッチング素子を接続するための第一スイッチング素子接続端子が設けられ、
前記第二の二次主巻線の一端に該第二の二次主巻線を流れる電流をオンオフする第二のスイッチング素子を接続するための第二スイッチング素子接続端子が設けられ、
前記第一の二次補助巻線の一端に前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路を接続するための第一オンオフ制御回路接続端子が設けられ、
前記第二の二次補助巻線の一端に前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路を接続するための第二オンオフ制御回路接続端子が設けられていることを特徴とする請求項１〜請求項４のいずれか一項に記載の電源トランス。
【請求項６】
一次巻線、第一の二次主巻線及び第一の二次補助巻線、並びに、第二の二次主巻線及び第二の二次補助巻線をボビンの巻回部に巻いた電源トランスと、この電源トランスに一次側の交流電圧を供給するための一次側電源回路と、前記電源トランスからの変動する電圧に基づいて二次側電圧を生成する二次側電源回路とを備える電源回路において、
前記二次側電源回路は、
前記電源トランスの第一の二次主巻線に接続されて該第一の二次主巻線を流れる電流をオンオフするための第一のスイッチング素子と、
前記電源トランスの第二の二次主巻線に接続されて該第二の二次主巻線を流れる電流をオンオフするための第二のスイッチング素子と、
前記電源トランスの第一の二次補助巻線に接続されて前記第一のスイッチング素子のオンオフを制御する第一のオンオフ制御回路と、
前記電源トランスの第二の二次補助巻線に接続されて前記第一のスイッチング素子のオンオフとは逆となるように前記第二のスイッチング素子のオンオフを制御する第二のオンオフ制御回路とを有し、
前記第一の二次補助巻線及び前記第二の二次補助巻線が三層絶縁線とされ、
前記巻回部が互いに離間した一次側巻回部と二次側巻回部とを有し、
前記電源トランスは、
前記二次側巻回部に前記第一の二次主巻線及び前記第二の二次主巻線が巻回され、
前記一次側巻回部に前記一次巻線、前記第一の二次補助巻線、及び、前記第二の二次補助巻線が巻回されていることを特徴とする電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２０４７９０（Ｐ２０１２−２０４７９０Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０６５９（Ｐ２０１１−７０６５９）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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