電源入力回路及び電子機器
【課題】電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加する。
【解決手段】電源入力回路が、端子１０１と端子１０３との間に配置されて、直流電源１０の極性が第１の極性であればオンされ第２の極性であればオフされるトランジスタ３１と、端子１０４と端子１０２との間に配置されて、直流電源１０の極性が第１の極性であればオンされ第２の極性であればオフされるトランジスタ３２と、端子１０２と端子１０３との間に配置されて、直流電源１０の極性が第２の極性であればオンされ第１の極性であればオフされるトランジスタ３３と、端子１０４と端子１０１との間に配置されて、直流電源１０の極性が第２の極性であればオンされ第１の極性であればオフされるトランジスタ３４と、を備える。
【解決手段】電源入力回路が、端子１０１と端子１０３との間に配置されて、直流電源１０の極性が第１の極性であればオンされ第２の極性であればオフされるトランジスタ３１と、端子１０４と端子１０２との間に配置されて、直流電源１０の極性が第１の極性であればオンされ第２の極性であればオフされるトランジスタ３２と、端子１０２と端子１０３との間に配置されて、直流電源１０の極性が第２の極性であればオンされ第１の極性であればオフされるトランジスタ３３と、端子１０４と端子１０１との間に配置されて、直流電源１０の極性が第２の極性であればオンされ第１の極性であればオフされるトランジスタ３４と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源入力回路、及びその電源入力回路を用いた電子機器に関する。
【背景技術】
【０００２】
負荷回路（対象回路）に直流電源を接続する場合、直流電源の取付向きを誤って取り付けてしまうこと、すなわち直流電源の極性を反対に（正負逆に）接続してしまうことが懸念される。この点について、例えば特許文献１に記載の電源入力回路では、スイッチング素子（トランジスタ）を用いることで、直流電源の取付向きが正しくない場合には負荷回路に電圧が印加されないようにしている。また、特許文献２に記載の電源入力回路では、複数のスイッチング素子（電磁リレー）に制御信号を送ることで、直流電源の取付向きに応じて電圧の極性を反転させ、常に正しい極性の電圧が負荷回路に印加されるようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３４１８４８号公報
【特許文献２】特開平６−２８４５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の電源入力回路では、負荷回路を保護することはできるものの、誤った向きに直流電源が取り付けられた場合には、負荷回路に電圧が印加されない。一方、特許文献２に記載の電源入力回路では、直流電源の取付向きにかかわらず負荷回路に正しい極性の電圧を印加することができるものの、スイッチング信号を作成するために発光ダイオード等を要するため、回路構成が複雑になり、コストも高くなる。
【０００５】
本発明は、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の観点に係る電源入力回路は、直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、前記直流電源を取り付けるべき第１端子及び第２端子と、前記対象回路を取り付けるべき第３端子及び第４端子と、前記第１端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第１トランジスタと、前記第４端子と前記第２端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第２トランジスタと、前記第２端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第３トランジスタと、前記第４端子と前記第１端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第４トランジスタと、を備える。
【０００７】
本発明の第２の観点に係る電子機器は、前記電源入力回路と、前記直流電源と、前記対象回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る電源入力回路及び電子機器の概略構成を示す回路図である。
【図２】本発明の実施形態に係る電源入力回路及び電子機器の第１の動作を説明するための回路図である。
【図３】本発明の実施形態に係る電源入力回路及び電子機器の第２の動作を説明するための回路図である。
【図４】比較例に係る電源入力回路及び電子機器の概略構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について説明する。
【００１１】
本実施形態の電源入力回路１００は、抵抗素子１１〜１８と、ダイオード２１〜２４と、トランジスタ３１〜３４と、ダイオード４１〜４４（ボディダイオード）と、を有する。本実施形態の電子機器は、電源入力回路１００と、直流電源１０と、負荷回路２０（対象回路）と、から構成される。なお、負荷回路２０は、例えばＬＥＤ照明に用いられる回路である。
【００１２】
電源入力回路１００は、端子１０１（第１端子）と、端子１０２（第２端子）と、端子１０３（第３端子）と、端子１０４（第４端子）と、を有する。端子１０１及び１０２には直流電源１０が取り付けられ、端子１０３及び１０４には負荷回路２０が取り付けられる。すなわち、電源入力回路１００は、直流電源１０と負荷回路２０との間に介在し、直流電源１０から印加された電圧を負荷回路２０に入力する。
【００１３】
直流電源１０は、端子１０ａ、１０ｂを有する。端子１０ａは正（＋）極であり、端子１０ｂは負（−）極である。端子１０１、１０２の一方には端子１０ａが接続され、他方には端子１０ｂが接続される。以下、端子１０１が正電位となり端子１０２が負電位となる極性を第１の極性といい、端子１０１が負電位となり端子１０２が正電位となる極性を第２の極性という。例えば図１に示すような向きで直流電源１０が取り付けられれば、電源入力回路１００に第１の極性の電圧が印加される。
【００１４】
負荷回路２０は、端子２０ａ、２０ｂを有する。端子２０ａは正（＋）極であり、端子２０ｂは負（−）極である。端子２０ａは端子１０３に接続され、端子２０ｂは端子１０４に接続される。負荷回路２０は、端子１０３（端子２０ａ）が正電位となり端子１０４（端子２０ｂ）が負電位となる極性（以下、正しい極性という）の電圧が印加された場合に正常に動作する。電源入力回路１００は、必要に応じて直流電源１０から印加された電圧を変換して、正しい極性の電圧を負荷回路２０に入力する。なお、正しい極性は任意であり、上記と逆であってもよい。
【００１５】
トランジスタ３１（第１トランジスタ）及びトランジスタ３３（第３トランジスタ）は、例えばＰチャネルＦＥＴ（Field Effect Transistor）である。トランジスタ３１、３３の各々のソース端子は、端子１０３（負荷回路２０の端子２０ａ）に接続される。トランジスタ３１は、端子１０１と端子１０３との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる。トランジスタ３３は、端子１０２と端子１０３との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる。
【００１６】
トランジスタ３２（第２トランジスタ）及びトランジスタ３４（第４トランジスタ）は、例えばＮチャネルＦＥＴである。トランジスタ３２、３４の各々のソース端子は、端子１０４（負荷回路２０の端子２０ｂ）に接続される。トランジスタ３２は、端子１０４と端子１０２との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる。トランジスタ３４は、端子１０４と端子１０１との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる。
【００１７】
抵抗素子１１と抵抗素子１２、抵抗素子１３と抵抗素子１４、抵抗素子１５と抵抗素子１６、抵抗素子１７と抵抗素子１８の各組み合わせ（抵抗素子の対）は、それぞれ直列に接続された状態で、端子１０１から端子１０２に戻る閉回路中に配置される。そして、抵抗素子１１と抵抗素子１２との間にはトランジスタ３２のゲート端子が接続され、抵抗素子１３と抵抗素子１４との間にはトランジスタ３１のゲート端子が接続され、抵抗素子１５と抵抗素子１６との間にはトランジスタ３４のゲート端子が接続され、抵抗素子１７と抵抗素子１８との間にはトランジスタ３３のゲート端子が接続される。これにより、トランジスタ３１〜３４のゲート端子（より正確にはゲート・ソース間）には、上記抵抗素子１１〜１８の各組み合わせにより分圧された直流電源１０の電圧の一部が印加される。この電圧によってトランジスタ３１〜３４の各々がオン／オフ駆動される。
【００１８】
抵抗素子１１、１４、１５、１８には、端子１０１及び１０２に印加される電圧の極性に応じて抵抗値を可変とするためのダイオード２１、２２、２３、２４が並列に接続される。
【００１９】
ダイオード２１は抵抗素子１１と並列に接続される。ダイオード２１のカソード端子は端子１０１に接続され、ダイオード２１のアノード端子はトランジスタ３２のゲート端子に接続される。
【００２０】
ダイオード２２は、抵抗素子１４と並列に接続される。ダイオード２２のアノード端子は端子１０２に接続され、ダイオード２２のカソード端子はトランジスタ３１のゲート端子に接続される。
【００２１】
ダイオード２３は、抵抗素子１５と並列に接続される。ダイオード２３のアノード端子は端子１０１に接続され、ダイオード２３のカソード端子はトランジスタ３４のゲート端子に接続される。
【００２２】
ダイオード２４は抵抗素子１８と並列に接続される。ダイオード２４のカソード端子は端子１０２に接続され、ダイオード２４のアノード端子はトランジスタ３３のゲート端子に接続される。
【００２３】
ダイオード４１〜４４は、それぞれトランジスタ３１〜３４のソース・ドレイン間に形成されるボディダイオードである。トランジスタ３１、３３（ＰチャネルＦＥＴ）のダイオード４１、４３では、ソース端子がカソード端子となり、ドレイン端子がアノード端子となる。トランジスタ３２、３４（ＮチャネルＦＥＴ）のダイオード４２、４４では、ソース端子がアノード端子となり、ドレイン端子がカソード端子となる。その結果、トランジスタ３１にはダイオード４１が並列に接続され、トランジスタ３２にはダイオード４２が並列に接続され、トランジスタ３３にはダイオード４３が並列に接続され、トランジスタ３４にはダイオード４４が並列に接続される。
【００２４】
以下、本実施形態の電源入力回路１００の動作について説明する。ここでは、説明の便宜上、直流電源１０の電圧を２４Ｖとする。また、抵抗素子１１〜１８の抵抗値は全て等しいものとする。トランジスタ３１〜３４のゲート駆動電圧（ゲート・ソース間の電圧の閾値）は４Ｖとする。すなわち、トランジスタ３１〜３４はゲート・ソース間の電位差が４Ｖ以上のときにオンとなる。
【００２５】
第１の極性の電圧が印加される向き（以下、第１の取付向きという）にして直流電源１０を電源入力回路１００に取り付けた場合、電源入力回路１００は、図２に示すように動作する。
【００２６】
第１の取付向きでは、トランジスタ３１のドレイン端子が直流電源１０の端子１０ａに接続され、トランジスタ３３のドレイン端子が直流電源１０の端子１０ｂに接続される。また、トランジスタ３２のドレイン端子は直流電源１０の端子１０ｂに接続され、トランジスタ３４のドレイン端子は直流電源１０の端子１０ａに接続される。直流電源１０の端子１０ａと負荷回路２０の端子２０ａとは、トランジスタ３１を介して相互に接続され、直流電源１０の端子１０ｂと負荷回路２０の端子２０ｂとは、トランジスタ３２を介して相互に接続される。
【００２７】
そして、トランジスタ３３のゲート端子に印加される電圧は０．７Ｖ（ダイオード２４の順方向電圧）であり、トランジスタ３４のゲート端子に印加される電圧は２３．３Ｖ（＝２４−０．７）となる。したがって、トランジスタ３３、３４はオフ状態（非導通状態）になる。
【００２８】
また、抵抗素子１１〜１４の抵抗値が等しいため、トランジスタ３１、３２のゲート端子には１２Ｖの電圧が印加される。その結果、トランジスタ３１、３２はオン（導通）する。
【００２９】
トランジスタ３１、３２がオンすることにより、直流電源１０の電圧がそれらトランジスタ３１、３２を通じて負荷回路２０に印加される。これにより、電流は、直流電源１０の端子１０ａから、トランジスタ３１、負荷回路２０の端子２０ａ、２０ｂ、トランジスタ３２を経て、直流電源１０の端子１０ｂに流れる（図中の破線矢印を参照）。この際、トランジスタ３３、３４の各々はオフされており、ダイオード４３、４４（ボディダイオード）により電流が遮断される。その結果、直流電源１０の端子１０ａから供給された電流が負荷回路２０の端子２０ａに入力され、負荷回路２０の端子２０ｂから出力された電流が直流電源１０の端子１０ｂに戻るという電流ループが形成される。すなわち、負荷回路２０には、正しい極性の電圧が入力される。
【００３０】
一方、第２の極性の電圧が印加される向き（以下、第２の取付向きという）にして直流電源１０を電源入力回路１００に取り付けた場合、電源入力回路１００は、図３に示すように動作する。
【００３１】
第２の取付向きでは、トランジスタ３１のドレイン端子が直流電源１０の端子１０ｂに接続され、トランジスタ３３のドレイン端子が直流電源１０の端子１０ａに接続される。また、トランジスタ３２のドレイン端子は直流電源１０の端子１０ａに接続され、トランジスタ３４のドレイン端子は直流電源１０の端子１０ｂに接続される。直流電源１０の端子１０ａと負荷回路２０の端子２０ａとは、トランジスタ３３を介して相互に接続され、直流電源１０の端子１０ｂと負荷回路２０の端子２０ｂとは、トランジスタ３４を介して相互に接続される。
【００３２】
そして、トランジスタ３２のゲート端子に印加される電圧は０．７Ｖ（ダイオード２１の順方向電圧）であり、トランジスタ３１のゲート端子に印加される電圧は２３．３Ｖ（＝２４−０．７）となる。したがって、トランジスタ３１、３２はオフ状態（非導通状態）になる。
【００３３】
また、抵抗素子１５〜１８の抵抗値が等しいため、トランジスタ３３、３４のゲート端子には１２Ｖの電圧が印加される。その結果、トランジスタ３３、３４はオン（導通）する。
【００３４】
トランジスタ３３、３４がオンすることにより、直流電源１０の電圧がそれらトランジスタ３３、３４を通じて負荷回路２０に印加される。これにより、電流は、直流電源１０の端子１０ａから、トランジスタ３３、負荷回路２０の端子２０ａ、２０ｂ、トランジスタ３４を経て、直流電源１０の端子１０ｂに流れる（図中の破線矢印を参照）。この際、トランジスタ３１、３２の各々はオフされており、ダイオード４１、４２（ボディダイオード）により電流が遮断される。その結果、直流電源１０の端子１０ａから供給された電流が負荷回路２０の端子２０ａに入力され、負荷回路２０の端子２０ｂから出力された電流が直流電源１０の端子１０ｂに戻るという電流ループが形成される。すなわち、負荷回路２０には、正しい極性の電圧が入力される。
【００３５】
以上説明したように、本実施形態の電源入力回路１００によれば、直流電源１０の取付向き（第１の取付向き、第２の取付向き）にかかわらず、正しい極性（正極：端子２０ａ、負極：端子２０ｂ）の電圧を負荷回路２０に印加することができる。
【００３６】
また、トランジスタ３１〜３４を用いることにより、電源入力回路１００で生じる電圧降下を抑制することができる。以下、図４に示す電源入力回路２００と比較して、このことについて詳しく説明する。
【００３７】
電源入力回路２００は、ブリッジ接続された４個のダイオード２１１〜２１４と、端子２０１〜２０４と、を有する。端子２０１には、ダイオード２１１のアノード端子及びダイオード２１２のカソード端子が接続される。端子２０２には、ダイオード２１３のアノード端子及びダイオード２１４のカソード端子が接続される。端子２０３には、ダイオード２１１のカソード端子及びダイオード２１３のカソード端子が接続される。端子２０２には、ダイオード２１２のアノード端子及びダイオード２１４のアノード端子が接続される。
【００３８】
端子２０１に直流電源１０の端子１０ａ（正極）を接続し、端子２０２に直流電源１０の端子１０ｂ（負極）を接続した場合には、電流は、直流電源１０の端子１０ａから、ダイオード２１１、負荷回路２０の端子２０ａ、２０ｂ、ダイオード２１４を経て、直流電源１０の端子１０ｂに流れる。他方、端子２０１に直流電源１０の端子１０ｂ（負極）を接続し、端子２０２に直流電源１０の端子１０ａ（正極）を接続した場合には、電流は、直流電源１０の端子１０ａから、ダイオード２１３、負荷回路２０の端子２０ａ、２０ｂ、ダイオード２１２を経て、直流電源１０の端子１０ｂに流れる。
【００３９】
電源入力回路２００でも、電源入力回路１００と同様、直流電源１０の取付向きにかかわらず、正しい極性（正極：端子２０ａ、負極：端子２０ｂ）の電圧を負荷回路２０に印加することができる。しかしこの際、ダイオード２個に電流が流れる。このため、ダイオード２個分の順方向電圧降下によって無駄な電力損失が生じる。
【００４０】
この点、電源入力回路１００では、第１の取付向き、第２の取付向きのいずれの場合にも、ＰチャネルのＦＥＴ（トランジスタ３１、３３）とＮチャネルのＦＥＴ（トランジスタ３２、３４）とが各１個ずつオン（導通）されることで、トランジスタとそのボディダイオード（ダイオード４１〜４４のいずれか）とから構成される並列回路２個に電流が流れる。通常、導通時におけるトランジスタの抵抗、すなわちオン抵抗（オン状態におけるソース・ドレイン間の抵抗）は、導通時におけるダイオードの抵抗（カソード・アノード間）に比較して十分小さいので、電流の大半は、ダイオード４１〜４４ではなくトランジスタ３１〜３４に流れるようになる。これにより、トランジスタ３１〜３４及びダイオード４１〜４４の並列回路での電圧降下を、ダイオード２１１〜２１４での電圧降下よりも小さくすることができる。その結果、電源入力回路１００における電力損失を低減することができる。
【００４１】
なお、トランジスタ３１〜３４のオン抵抗は小さいことが好ましい。トランジスタ３１〜３４のオン抵抗が小さければ、ダイオード４１〜４４には電流がほとんど（又は全く）流れないため、ダイオード４１〜４４に電流が流れることで生じる電圧降下は小さくなる。その結果、電源入力回路１００における電力損失を低減することができる。
【００４２】
以上、本発明の実施形態に係る電源入力回路及び電子機器について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
【００４３】
上記実施形態において、抵抗素子１１〜１８、ダイオード２１〜２４、トランジスタ３１〜３４、ダイオード４１〜４４等の構成（種類、性能、寸法、形状、又は配置等）は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
【００４４】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【産業上の利用可能性】
【００４５】
本発明の電源入力回路及び電子機器は、ＬＥＤ照明等に用いられる直流電源回路に適している。
【符号の説明】
【００４６】
１０ 直流電源
１０ａ、１０ｂ 端子
１１〜１８ 抵抗素子
２０ 負荷回路（対象回路）
２０ａ、２０ｂ 端子
２１〜２４ ダイオード
３１ トランジスタ（第１トランジスタ）
３２ トランジスタ（第２トランジスタ）
３３ トランジスタ（第３トランジスタ）
３４ トランジスタ（第４トランジスタ）
４１〜４４ ダイオード（ボディダイオード）
１００ 電源入力回路
１０１ 端子（第１端子）
１０２ 端子（第２端子）
１０３ 端子（第３端子）
１０４ 端子（第４端子）
２００ 電源入力回路（比較例）
【技術分野】
【０００１】
本発明は、電源入力回路、及びその電源入力回路を用いた電子機器に関する。
【背景技術】
【０００２】
負荷回路（対象回路）に直流電源を接続する場合、直流電源の取付向きを誤って取り付けてしまうこと、すなわち直流電源の極性を反対に（正負逆に）接続してしまうことが懸念される。この点について、例えば特許文献１に記載の電源入力回路では、スイッチング素子（トランジスタ）を用いることで、直流電源の取付向きが正しくない場合には負荷回路に電圧が印加されないようにしている。また、特許文献２に記載の電源入力回路では、複数のスイッチング素子（電磁リレー）に制御信号を送ることで、直流電源の取付向きに応じて電圧の極性を反転させ、常に正しい極性の電圧が負荷回路に印加されるようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３４１８４８号公報
【特許文献２】特開平６−２８４５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の電源入力回路では、負荷回路を保護することはできるものの、誤った向きに直流電源が取り付けられた場合には、負荷回路に電圧が印加されない。一方、特許文献２に記載の電源入力回路では、直流電源の取付向きにかかわらず負荷回路に正しい極性の電圧を印加することができるものの、スイッチング信号を作成するために発光ダイオード等を要するため、回路構成が複雑になり、コストも高くなる。
【０００５】
本発明は、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の観点に係る電源入力回路は、直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、前記直流電源を取り付けるべき第１端子及び第２端子と、前記対象回路を取り付けるべき第３端子及び第４端子と、前記第１端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第１トランジスタと、前記第４端子と前記第２端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第２トランジスタと、前記第２端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第３トランジスタと、前記第４端子と前記第１端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第４トランジスタと、を備える。
【０００７】
本発明の第２の観点に係る電子機器は、前記電源入力回路と、前記直流電源と、前記対象回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る電源入力回路及び電子機器の概略構成を示す回路図である。
【図２】本発明の実施形態に係る電源入力回路及び電子機器の第１の動作を説明するための回路図である。
【図３】本発明の実施形態に係る電源入力回路及び電子機器の第２の動作を説明するための回路図である。
【図４】比較例に係る電源入力回路及び電子機器の概略構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について説明する。
【００１１】
本実施形態の電源入力回路１００は、抵抗素子１１〜１８と、ダイオード２１〜２４と、トランジスタ３１〜３４と、ダイオード４１〜４４（ボディダイオード）と、を有する。本実施形態の電子機器は、電源入力回路１００と、直流電源１０と、負荷回路２０（対象回路）と、から構成される。なお、負荷回路２０は、例えばＬＥＤ照明に用いられる回路である。
【００１２】
電源入力回路１００は、端子１０１（第１端子）と、端子１０２（第２端子）と、端子１０３（第３端子）と、端子１０４（第４端子）と、を有する。端子１０１及び１０２には直流電源１０が取り付けられ、端子１０３及び１０４には負荷回路２０が取り付けられる。すなわち、電源入力回路１００は、直流電源１０と負荷回路２０との間に介在し、直流電源１０から印加された電圧を負荷回路２０に入力する。
【００１３】
直流電源１０は、端子１０ａ、１０ｂを有する。端子１０ａは正（＋）極であり、端子１０ｂは負（−）極である。端子１０１、１０２の一方には端子１０ａが接続され、他方には端子１０ｂが接続される。以下、端子１０１が正電位となり端子１０２が負電位となる極性を第１の極性といい、端子１０１が負電位となり端子１０２が正電位となる極性を第２の極性という。例えば図１に示すような向きで直流電源１０が取り付けられれば、電源入力回路１００に第１の極性の電圧が印加される。
【００１４】
負荷回路２０は、端子２０ａ、２０ｂを有する。端子２０ａは正（＋）極であり、端子２０ｂは負（−）極である。端子２０ａは端子１０３に接続され、端子２０ｂは端子１０４に接続される。負荷回路２０は、端子１０３（端子２０ａ）が正電位となり端子１０４（端子２０ｂ）が負電位となる極性（以下、正しい極性という）の電圧が印加された場合に正常に動作する。電源入力回路１００は、必要に応じて直流電源１０から印加された電圧を変換して、正しい極性の電圧を負荷回路２０に入力する。なお、正しい極性は任意であり、上記と逆であってもよい。
【００１５】
トランジスタ３１（第１トランジスタ）及びトランジスタ３３（第３トランジスタ）は、例えばＰチャネルＦＥＴ（Field Effect Transistor）である。トランジスタ３１、３３の各々のソース端子は、端子１０３（負荷回路２０の端子２０ａ）に接続される。トランジスタ３１は、端子１０１と端子１０３との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる。トランジスタ３３は、端子１０２と端子１０３との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる。
【００１６】
トランジスタ３２（第２トランジスタ）及びトランジスタ３４（第４トランジスタ）は、例えばＮチャネルＦＥＴである。トランジスタ３２、３４の各々のソース端子は、端子１０４（負荷回路２０の端子２０ｂ）に接続される。トランジスタ３２は、端子１０４と端子１０２との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる。トランジスタ３４は、端子１０４と端子１０１との間に配置されて、端子１０１及び１０２に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる。
【００１７】
抵抗素子１１と抵抗素子１２、抵抗素子１３と抵抗素子１４、抵抗素子１５と抵抗素子１６、抵抗素子１７と抵抗素子１８の各組み合わせ（抵抗素子の対）は、それぞれ直列に接続された状態で、端子１０１から端子１０２に戻る閉回路中に配置される。そして、抵抗素子１１と抵抗素子１２との間にはトランジスタ３２のゲート端子が接続され、抵抗素子１３と抵抗素子１４との間にはトランジスタ３１のゲート端子が接続され、抵抗素子１５と抵抗素子１６との間にはトランジスタ３４のゲート端子が接続され、抵抗素子１７と抵抗素子１８との間にはトランジスタ３３のゲート端子が接続される。これにより、トランジスタ３１〜３４のゲート端子（より正確にはゲート・ソース間）には、上記抵抗素子１１〜１８の各組み合わせにより分圧された直流電源１０の電圧の一部が印加される。この電圧によってトランジスタ３１〜３４の各々がオン／オフ駆動される。
【００１８】
抵抗素子１１、１４、１５、１８には、端子１０１及び１０２に印加される電圧の極性に応じて抵抗値を可変とするためのダイオード２１、２２、２３、２４が並列に接続される。
【００１９】
ダイオード２１は抵抗素子１１と並列に接続される。ダイオード２１のカソード端子は端子１０１に接続され、ダイオード２１のアノード端子はトランジスタ３２のゲート端子に接続される。
【００２０】
ダイオード２２は、抵抗素子１４と並列に接続される。ダイオード２２のアノード端子は端子１０２に接続され、ダイオード２２のカソード端子はトランジスタ３１のゲート端子に接続される。
【００２１】
ダイオード２３は、抵抗素子１５と並列に接続される。ダイオード２３のアノード端子は端子１０１に接続され、ダイオード２３のカソード端子はトランジスタ３４のゲート端子に接続される。
【００２２】
ダイオード２４は抵抗素子１８と並列に接続される。ダイオード２４のカソード端子は端子１０２に接続され、ダイオード２４のアノード端子はトランジスタ３３のゲート端子に接続される。
【００２３】
ダイオード４１〜４４は、それぞれトランジスタ３１〜３４のソース・ドレイン間に形成されるボディダイオードである。トランジスタ３１、３３（ＰチャネルＦＥＴ）のダイオード４１、４３では、ソース端子がカソード端子となり、ドレイン端子がアノード端子となる。トランジスタ３２、３４（ＮチャネルＦＥＴ）のダイオード４２、４４では、ソース端子がアノード端子となり、ドレイン端子がカソード端子となる。その結果、トランジスタ３１にはダイオード４１が並列に接続され、トランジスタ３２にはダイオード４２が並列に接続され、トランジスタ３３にはダイオード４３が並列に接続され、トランジスタ３４にはダイオード４４が並列に接続される。
【００２４】
以下、本実施形態の電源入力回路１００の動作について説明する。ここでは、説明の便宜上、直流電源１０の電圧を２４Ｖとする。また、抵抗素子１１〜１８の抵抗値は全て等しいものとする。トランジスタ３１〜３４のゲート駆動電圧（ゲート・ソース間の電圧の閾値）は４Ｖとする。すなわち、トランジスタ３１〜３４はゲート・ソース間の電位差が４Ｖ以上のときにオンとなる。
【００２５】
第１の極性の電圧が印加される向き（以下、第１の取付向きという）にして直流電源１０を電源入力回路１００に取り付けた場合、電源入力回路１００は、図２に示すように動作する。
【００２６】
第１の取付向きでは、トランジスタ３１のドレイン端子が直流電源１０の端子１０ａに接続され、トランジスタ３３のドレイン端子が直流電源１０の端子１０ｂに接続される。また、トランジスタ３２のドレイン端子は直流電源１０の端子１０ｂに接続され、トランジスタ３４のドレイン端子は直流電源１０の端子１０ａに接続される。直流電源１０の端子１０ａと負荷回路２０の端子２０ａとは、トランジスタ３１を介して相互に接続され、直流電源１０の端子１０ｂと負荷回路２０の端子２０ｂとは、トランジスタ３２を介して相互に接続される。
【００２７】
そして、トランジスタ３３のゲート端子に印加される電圧は０．７Ｖ（ダイオード２４の順方向電圧）であり、トランジスタ３４のゲート端子に印加される電圧は２３．３Ｖ（＝２４−０．７）となる。したがって、トランジスタ３３、３４はオフ状態（非導通状態）になる。
【００２８】
また、抵抗素子１１〜１４の抵抗値が等しいため、トランジスタ３１、３２のゲート端子には１２Ｖの電圧が印加される。その結果、トランジスタ３１、３２はオン（導通）する。
【００２９】
トランジスタ３１、３２がオンすることにより、直流電源１０の電圧がそれらトランジスタ３１、３２を通じて負荷回路２０に印加される。これにより、電流は、直流電源１０の端子１０ａから、トランジスタ３１、負荷回路２０の端子２０ａ、２０ｂ、トランジスタ３２を経て、直流電源１０の端子１０ｂに流れる（図中の破線矢印を参照）。この際、トランジスタ３３、３４の各々はオフされており、ダイオード４３、４４（ボディダイオード）により電流が遮断される。その結果、直流電源１０の端子１０ａから供給された電流が負荷回路２０の端子２０ａに入力され、負荷回路２０の端子２０ｂから出力された電流が直流電源１０の端子１０ｂに戻るという電流ループが形成される。すなわち、負荷回路２０には、正しい極性の電圧が入力される。
【００３０】
一方、第２の極性の電圧が印加される向き（以下、第２の取付向きという）にして直流電源１０を電源入力回路１００に取り付けた場合、電源入力回路１００は、図３に示すように動作する。
【００３１】
第２の取付向きでは、トランジスタ３１のドレイン端子が直流電源１０の端子１０ｂに接続され、トランジスタ３３のドレイン端子が直流電源１０の端子１０ａに接続される。また、トランジスタ３２のドレイン端子は直流電源１０の端子１０ａに接続され、トランジスタ３４のドレイン端子は直流電源１０の端子１０ｂに接続される。直流電源１０の端子１０ａと負荷回路２０の端子２０ａとは、トランジスタ３３を介して相互に接続され、直流電源１０の端子１０ｂと負荷回路２０の端子２０ｂとは、トランジスタ３４を介して相互に接続される。
【００３２】
そして、トランジスタ３２のゲート端子に印加される電圧は０．７Ｖ（ダイオード２１の順方向電圧）であり、トランジスタ３１のゲート端子に印加される電圧は２３．３Ｖ（＝２４−０．７）となる。したがって、トランジスタ３１、３２はオフ状態（非導通状態）になる。
【００３３】
また、抵抗素子１５〜１８の抵抗値が等しいため、トランジスタ３３、３４のゲート端子には１２Ｖの電圧が印加される。その結果、トランジスタ３３、３４はオン（導通）する。
【００３４】
トランジスタ３３、３４がオンすることにより、直流電源１０の電圧がそれらトランジスタ３３、３４を通じて負荷回路２０に印加される。これにより、電流は、直流電源１０の端子１０ａから、トランジスタ３３、負荷回路２０の端子２０ａ、２０ｂ、トランジスタ３４を経て、直流電源１０の端子１０ｂに流れる（図中の破線矢印を参照）。この際、トランジスタ３１、３２の各々はオフされており、ダイオード４１、４２（ボディダイオード）により電流が遮断される。その結果、直流電源１０の端子１０ａから供給された電流が負荷回路２０の端子２０ａに入力され、負荷回路２０の端子２０ｂから出力された電流が直流電源１０の端子１０ｂに戻るという電流ループが形成される。すなわち、負荷回路２０には、正しい極性の電圧が入力される。
【００３５】
以上説明したように、本実施形態の電源入力回路１００によれば、直流電源１０の取付向き（第１の取付向き、第２の取付向き）にかかわらず、正しい極性（正極：端子２０ａ、負極：端子２０ｂ）の電圧を負荷回路２０に印加することができる。
【００３６】
また、トランジスタ３１〜３４を用いることにより、電源入力回路１００で生じる電圧降下を抑制することができる。以下、図４に示す電源入力回路２００と比較して、このことについて詳しく説明する。
【００３７】
電源入力回路２００は、ブリッジ接続された４個のダイオード２１１〜２１４と、端子２０１〜２０４と、を有する。端子２０１には、ダイオード２１１のアノード端子及びダイオード２１２のカソード端子が接続される。端子２０２には、ダイオード２１３のアノード端子及びダイオード２１４のカソード端子が接続される。端子２０３には、ダイオード２１１のカソード端子及びダイオード２１３のカソード端子が接続される。端子２０２には、ダイオード２１２のアノード端子及びダイオード２１４のアノード端子が接続される。
【００３８】
端子２０１に直流電源１０の端子１０ａ（正極）を接続し、端子２０２に直流電源１０の端子１０ｂ（負極）を接続した場合には、電流は、直流電源１０の端子１０ａから、ダイオード２１１、負荷回路２０の端子２０ａ、２０ｂ、ダイオード２１４を経て、直流電源１０の端子１０ｂに流れる。他方、端子２０１に直流電源１０の端子１０ｂ（負極）を接続し、端子２０２に直流電源１０の端子１０ａ（正極）を接続した場合には、電流は、直流電源１０の端子１０ａから、ダイオード２１３、負荷回路２０の端子２０ａ、２０ｂ、ダイオード２１２を経て、直流電源１０の端子１０ｂに流れる。
【００３９】
電源入力回路２００でも、電源入力回路１００と同様、直流電源１０の取付向きにかかわらず、正しい極性（正極：端子２０ａ、負極：端子２０ｂ）の電圧を負荷回路２０に印加することができる。しかしこの際、ダイオード２個に電流が流れる。このため、ダイオード２個分の順方向電圧降下によって無駄な電力損失が生じる。
【００４０】
この点、電源入力回路１００では、第１の取付向き、第２の取付向きのいずれの場合にも、ＰチャネルのＦＥＴ（トランジスタ３１、３３）とＮチャネルのＦＥＴ（トランジスタ３２、３４）とが各１個ずつオン（導通）されることで、トランジスタとそのボディダイオード（ダイオード４１〜４４のいずれか）とから構成される並列回路２個に電流が流れる。通常、導通時におけるトランジスタの抵抗、すなわちオン抵抗（オン状態におけるソース・ドレイン間の抵抗）は、導通時におけるダイオードの抵抗（カソード・アノード間）に比較して十分小さいので、電流の大半は、ダイオード４１〜４４ではなくトランジスタ３１〜３４に流れるようになる。これにより、トランジスタ３１〜３４及びダイオード４１〜４４の並列回路での電圧降下を、ダイオード２１１〜２１４での電圧降下よりも小さくすることができる。その結果、電源入力回路１００における電力損失を低減することができる。
【００４１】
なお、トランジスタ３１〜３４のオン抵抗は小さいことが好ましい。トランジスタ３１〜３４のオン抵抗が小さければ、ダイオード４１〜４４には電流がほとんど（又は全く）流れないため、ダイオード４１〜４４に電流が流れることで生じる電圧降下は小さくなる。その結果、電源入力回路１００における電力損失を低減することができる。
【００４２】
以上、本発明の実施形態に係る電源入力回路及び電子機器について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
【００４３】
上記実施形態において、抵抗素子１１〜１８、ダイオード２１〜２４、トランジスタ３１〜３４、ダイオード４１〜４４等の構成（種類、性能、寸法、形状、又は配置等）は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
【００４４】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【産業上の利用可能性】
【００４５】
本発明の電源入力回路及び電子機器は、ＬＥＤ照明等に用いられる直流電源回路に適している。
【符号の説明】
【００４６】
１０ 直流電源
１０ａ、１０ｂ 端子
１１〜１８ 抵抗素子
２０ 負荷回路（対象回路）
２０ａ、２０ｂ 端子
２１〜２４ ダイオード
３１ トランジスタ（第１トランジスタ）
３２ トランジスタ（第２トランジスタ）
３３ トランジスタ（第３トランジスタ）
３４ トランジスタ（第４トランジスタ）
４１〜４４ ダイオード（ボディダイオード）
１００ 電源入力回路
１０１ 端子（第１端子）
１０２ 端子（第２端子）
１０３ 端子（第３端子）
１０４ 端子（第４端子）
２００ 電源入力回路（比較例）
【特許請求の範囲】
【請求項１】
直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、
前記直流電源を取り付けるべき第１端子及び第２端子と、
前記対象回路を取り付けるべき第３端子及び第４端子と、
前記第１端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第１トランジスタと、
前記第４端子と前記第２端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第２トランジスタと、
前記第２端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第３トランジスタと、
前記第４端子と前記第１端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第４トランジスタと、
を備える、
ことを特徴とする電源入力回路。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、前記直流電源の電圧の少なくとも一部が印加されることによりオン／オフ駆動される、
ことを特徴とする請求項１に記載の電源入力回路。
【請求項３】
前記第１トランジスタ及び前記第３トランジスタは、ＰチャネルＦＥＴであり、
前記第２トランジスタ及び前記第４トランジスタは、ＮチャネルＦＥＴである、
ことを特徴とする請求項２に記載の電源入力回路。
【請求項４】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの各々には、ダイオードが並列に接続される、
ことを特徴とする請求項１乃至３のいずれか一項に記載の電源入力回路。
【請求項５】
前記ダイオードは、ボディダイオードである、
ことを特徴とする請求項４に記載の電源入力回路。
【請求項６】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタには、複数の抵抗素子により分圧された前記直流電源の電圧の一部が印加される、
ことを特徴とする請求項１乃至５のいずれか一項に記載の電源入力回路。
【請求項７】
前記抵抗素子の少なくとも１つには、前記第１端子及び前記第２端子に印加される電圧の極性に応じて抵抗値を可変とするためのダイオードが並列に接続される、
ことを特徴とする請求項６に記載の電源入力回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の電源入力回路と、前記直流電源と、前記対象回路と、を備える、
ことを特徴とする電子機器。
【請求項１】
直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、
前記直流電源を取り付けるべき第１端子及び第２端子と、
前記対象回路を取り付けるべき第３端子及び第４端子と、
前記第１端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第１トランジスタと、
前記第４端子と前記第２端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第１の極性であればオンされ、第２の極性であればオフされる第２トランジスタと、
前記第２端子と前記第３端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第３トランジスタと、
前記第４端子と前記第１端子との間に配置されて、前記第１端子及び前記第２端子に印加される電圧の極性が第２の極性であればオンされ、第１の極性であればオフされる第４トランジスタと、
を備える、
ことを特徴とする電源入力回路。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、前記直流電源の電圧の少なくとも一部が印加されることによりオン／オフ駆動される、
ことを特徴とする請求項１に記載の電源入力回路。
【請求項３】
前記第１トランジスタ及び前記第３トランジスタは、ＰチャネルＦＥＴであり、
前記第２トランジスタ及び前記第４トランジスタは、ＮチャネルＦＥＴである、
ことを特徴とする請求項２に記載の電源入力回路。
【請求項４】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの各々には、ダイオードが並列に接続される、
ことを特徴とする請求項１乃至３のいずれか一項に記載の電源入力回路。
【請求項５】
前記ダイオードは、ボディダイオードである、
ことを特徴とする請求項４に記載の電源入力回路。
【請求項６】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタには、複数の抵抗素子により分圧された前記直流電源の電圧の一部が印加される、
ことを特徴とする請求項１乃至５のいずれか一項に記載の電源入力回路。
【請求項７】
前記抵抗素子の少なくとも１つには、前記第１端子及び前記第２端子に印加される電圧の極性に応じて抵抗値を可変とするためのダイオードが並列に接続される、
ことを特徴とする請求項６に記載の電源入力回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の電源入力回路と、前記直流電源と、前記対象回路と、を備える、
ことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１０１５２５（Ｐ２０１１−１０１５２５Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２００９−２５５３９０（Ｐ２００９−２５５３９０）
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（３０００２２３５３）ＮＥＣライティング株式会社 (483)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（３０００２２３５３）ＮＥＣライティング株式会社 (483)
【Ｆターム（参考）】
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