電源回路の出力電圧補正回路
【課題】電源回路の軽負荷時における正負の出力電圧値の絶対値の上昇を抑制し、両出力電圧値のアンバランスを適切に補正する補正回路の提供。
【解決手段】正の出力電源電圧＋Ｖａが正側の第２閾値＋Ｖ２以上になると、負荷抵抗Ｒ６に補正電流Ｉａ′を流して正の電源電圧＋Ｖａを低くし、負の出力電源電圧−Ｖｂが負側の第２閾値−Ｖ２以下になると、負荷抵抗Ｒ１１に補正電流Ｉｂ′を流して負の出力電源電圧を高くする。正の出力電源電圧＋Ｖａが正側の第１閾値＋Ｖ１（＜＋Ｖ２）と第２閾値＋Ｖ２の間で、負の電源電圧−Ｖｂが負側の第１閾値−Ｖ１（＞−Ｖ２）と第２閾値−Ｖ２の間になると、両出力電源電圧の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する負荷抵抗に流して正の出力電源電圧の絶対値｜＋Ｖａ｜と負の出力電圧値の絶対値｜−Ｖｂ｜を等しくする。
【解決手段】正の出力電源電圧＋Ｖａが正側の第２閾値＋Ｖ２以上になると、負荷抵抗Ｒ６に補正電流Ｉａ′を流して正の電源電圧＋Ｖａを低くし、負の出力電源電圧−Ｖｂが負側の第２閾値−Ｖ２以下になると、負荷抵抗Ｒ１１に補正電流Ｉｂ′を流して負の出力電源電圧を高くする。正の出力電源電圧＋Ｖａが正側の第１閾値＋Ｖ１（＜＋Ｖ２）と第２閾値＋Ｖ２の間で、負の電源電圧−Ｖｂが負側の第１閾値−Ｖ１（＞−Ｖ２）と第２閾値−Ｖ２の間になると、両出力電源電圧の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する負荷抵抗に流して正の出力電源電圧の絶対値｜＋Ｖａ｜と負の出力電圧値の絶対値｜−Ｖｂ｜を等しくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正の電源電圧と負の電源電圧をそれぞれ出力する電源回路の出力電圧値及び正負の出力電圧値のバランスのずれを補正する出力電圧補正回路に関するものである。
【背景技術】
【０００２】
近年、オーディオ用機器においては、その小型化及び軽量化を目的として、スイッチング電源にデジタルアンプを組み合わせた構成のシステムが提案されている。スイッチング電源回路は、例えば商用交流電源からの交流電圧を整流、平滑化して得られた直流電圧を、スイッチ素子によってスイッチングすることにより高い周波数を有する交流電圧に変換し、この交流電圧から高周波トランスを用いて所望の直流電圧を生成して出力するものである。そして、出力された直流電圧は、例えばデジタルアンプの内部電源電圧として用いられる（例えば、特許文献１参照。）。
【０００３】
【特許文献１】特開２００３−２７４６５７号公報
【０００４】
デジタルアンプは、スイッチング電源から出力される電源電圧に基づいて音源からのオーディオ信号を所定の利得で増幅し、例えば外部に接続されたスピーカに出力するものである。デジタルアンプでは、そのアンプの利得がスイッチング電源から出力される電源電圧に直接的に影響される。したがって、スイッチング電源から出力される電源電圧は、常時、安定して出力されることが望ましい。
【０００５】
しかしながら、例えばシングルエンドタイプのデジタルアンプでは、正負の電源電圧の非対称性に起因して、増幅される信号がアンバランス（不平衡）な状態になりやすい場合があり、その状態になると、無信号入力時に直流電圧が出力されるといった出力オフセットの状態を招く。したがって、スイッチング電源では、可能な限り、出力インピーダンスを低くする、すなわち電流変化に対する電圧変動を小さくすることが望まれている。
【０００６】
また、オーディオ用アンプであるデジタルアンプの内部では、音源に基づくオーディオ信号が絶えず変化しているので、負荷（スピーカ）における電圧の変動範囲も大きい。そのため、オーディオ信号をスピーカから適切に出力させるためには、上記電圧変動に対してオーディオ信号を即座に応答させる必要がある。しかしながら、多量の負帰還をかけて、出力電圧を安定化させるタイプのスイッチング電源では、過渡特性が悪化し、音質の劣化が生じる可能性が高い。したがって、この場合、負帰還をなくしたあるいは少量の負帰還をかけた、出力インピーダンスの小さいスイッチング電源を用いることが望ましい。
【０００７】
図３は、例えばデジタルアンプが接続されるスイッチング電源回路の一例を示す図である。この回路の構成を簡単に説明すると、トランスＴの一次巻線側は、例えばＭＯＳＦＥＴからなるＮチャネルの第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２を含むハーフ・ブリッジ回路で構成されている。具体的には、図示しない平滑回路によって生成された直流電圧源Ｅ１の正極側（図３のａ点）には、第１スイッチ素子ＭＯＳ１のドレイン端子が接続され、第１スイッチ素子ＭＯＳ１のソース端子には、直列インダクタンスＬｓを介してトランスＴの一次巻線の一端（図３のｂ点）が接続されている。また、直流電圧源Ｅ１の負極側（図３のｅ点）は、トランスＴの一次巻線の他端（図３のｃ点）に接続されている。
【０００８】
直流電圧源Ｅ１の負極側は、直流電圧源Ｅ２の正極側に接続されており、直流電圧源Ｅ２の負極側（図３のｄ点）は、第２スイッチ素子ＭＯＳ２のソース端子に接続され、第２スイッチ素子ＭＯＳ２のドレイン端子は、第１スイッチ素子ＭＯＳ１のソース端子に接続されている。
【０００９】
第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２のゲート端子には、図示しない制御回路がそれぞれ接続されており、制御回路は、位相が互いに反転したパルス信号を第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２にそれぞれ与える。第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の各ドレイン端子、ソース端子間には、外付け若しくはＭＯＳ１，ＭＯＳ２に内蔵されるフライホイールダイオードＤ１，Ｄ２がそれぞれ並列接続されている。
【００１０】
なお、このハーフ・ブリッジ回路では、図中、点線で示されるように、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の各ドレイン端子、ソース端子間には、接合容量Ｃｊ１，Ｃｊ２が寄生している。また、トランスＴの１次巻線側には、入力容量Ｃｔｒが寄生している。
【００１１】
トランスＴの２次巻線の両端（図３のｆ，ｇ点）には、整流ダイオードＤａ，Ｄｂのアノード端子が接続されており、これらのカソード端子は互いに接続されており、その接続点（図３のｈ点）にはチョークコイルＬａを介して正側の電源出力端子１１（以下、この電源出力端子１１から出力される電圧を「＋Ｖａ」で表す。）が接続されている。
【００１２】
また、トランスＴの２次巻線の両端には、整流ダイオードＤｃ，Ｄｄのカソード端子が接続されている。これらのアノード端子は互いに接続されており、その接続点（図３のｉ点）にはチョークコイルＬｂを介して負側の電源出力端子１２（以下、この電源出力端子１２から出力される電圧を「−Ｖｂ」で表す。）が接続されている。
【００１３】
正側の電源出力端子１１及びグランドＧＮＤ間には、チョークコイルＬａとで平滑回路を構成するコンデンサＣａが接続され、負側の電源出力端子１２及びグランドＧＮＤ間には、チョークコイルＬｂとで平滑回路を構成するコンデンサＣｂが接続されている。
【００１４】
上記スイッチング電源回路では、図示しない制御回路によって第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２が交互にオン、オフ動作される。この動作により、トランスＴの1次巻線には、矩形波状の交流電圧が印加されることになる。そして、その交流電圧は、トランスＴの２次巻線側において上記平滑回路によって平滑化され、正側の電源電圧＋Ｖａ及び負側の電源電圧−Ｖｂとしてそれぞれ出力される。
【００１５】
図４は、上記スイッチング電源回路における出力電源電圧と負荷電流（例えばデジタルアンプに流れる電流）との関係を示す図である。同図によると、負荷電流が比較的小さいときには、出力電源電圧が高くなっており、負荷電流の増加に伴い、出力電源電圧は以下の３つの領域に特徴付けられるような曲線を描くように低下する。ここで、この図において、負荷電流が０〜Ｉ１における範囲で表される領域を「領域１」とし、負荷電流がＩ１〜Ｉ２における範囲で表される領域を「領域２」とし、負荷電流がＩ２以上における範囲で表される領域を「領域３」とし、以下、各領域における状態について説明する。なお、上記「領域１」は、例えば負荷電流が０〜数１０ｍＡの範囲であり、上記「領域２」は、例えば負荷電流が数１０ｍＡ〜１Ａの範囲である。
【００１６】
図５は、「領域１」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。なお、図５において、一点鎖線は、両波整流時の波形である。
【００１７】
「領域１」は、無負荷状態にほとんど近い状態であり、出力電源電圧の波形には、立ち上がり時と立ち下がり時にいわゆるオーバシュート（図５のＢ波形における振幅の振動部分を参照）が観測される。このオーバシュートの原因は、直列インダクタンスＬｓ、トランスＴの漏れインダクタンス、及び励磁インダクタンスと、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の接合容量Ｃｊ１，Ｃｊ２、トランスＴの入力容量Ｃｔｒ、並びに図示しない浮遊容量等とによる共振である。
【００１８】
「領域１」では、トランスＴの２次巻線側において負荷電流がほとんど流れていないので、コンデンサＣａ，Ｃｂによってこのオーバシュート電圧がピークホールドされ（図５のＡ参照）、正規の出力電源電圧（図５のＢ参照）よりかなり大きな出力電源電圧が出力されることになる。図４の「領域１」の異常に高い出力電源電圧の波形はこの状態を示している。
【００１９】
なお、「領域１」では、トランスＴの１次巻線側を流れる電流は小さいため、直列インダクタンスＬｓに蓄えられるエネルギも小さく、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフの休止期間（図５のＴ参照）において、上記各コンデンサＣａ，Ｃｂに蓄えられた電荷は、ほとんど放電されない。そのため、出力電源電圧の波形は、休止期間においても即座に変化しないので、このことも出力電源電圧を上昇させる要因となっている。
【００２０】
このオーバシュートは、上述のように、直列インダクタンスＬｓ、トランスＴの漏れインダクタンス、及び励磁インダクタンスと、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の接合容量Ｃｊ１，Ｃｊ２、トランスＴの入力容量Ｃｔｒ、並びに図示しない浮遊容量等とによる共振回路によって生じるため、ＰＷＭ（Pulse Width Modulation：パルス幅変調）やＰＦＭ（Pulse Frequency Modulation：周波数変調）といった制御を行っても除去することができず、「領域１」は、負帰還による安定化を目的とした制御を行っても出力電源電圧の安定化が困難な領域である。
【００２１】
デジタルアンプにおいて、その電源スイッチがオンされて発振を開始し、内部の回路素子がスイッチングを始めるまでの間（例えば１秒以内の比較的短い時間）では、デジタルアンプの内部にはほとんど電流が流れていない。すなわち、この時間帯は、上記「領域１」に対応し、オーバシュートの影響が顕著に現れる期間であり、また、この「領域１」では、デジタルアンプに対して高電圧が印加されることがあるので、デジタルアンプでは印加される高電圧に耐え得る、耐圧の大きい回路素子を用いる必要がある。
【００２２】
図６は、「領域２」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。なお、図６においても一点鎖線は、両波整流時の波形である。
【００２３】
「領域２」は、デジタルアンプにおいて負荷電流がある程度流れている場合（Ｉ１〜Ｉ２）を示している。「領域２」では、「領域１」におけるオーバシュートによる影響は軽減され、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオンの期間中において直列インダクタンスＬｓに蓄えられるエネルギが増加する。これにより、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフの期間（休止期間：図中Ｔ参照）では、上記各コンデンサＣａ，Ｃｂに蓄えられた電荷の移動が早くなって、休止期間中における電圧降下量は大きくなる。
【００２４】
すなわち、この休止期間では、エネルギの伝達が行われにくくなり、負荷電流の増加に応じて休止期間中の電圧降下量が大きくなり、出力電源電圧が低下する（図６のＤ参照）。「領域２」では、出力インピーダンスが数Ω〜数十Ωであるため、比較的小さな電流変化でも出力電源電圧が変動する。そのため、正負の負荷電流のわずかなアンバランスが正負の出力電源電圧のアンバランスを生じることになる（すなわち、図６中のＶａ，Ｖｂの関係がＶａ≠Ｖｂとなる）。
【００２５】
デジタルアンプでは、電源スイッチがオンされた後の無信号状態であって回路素子がスイッチングを行っている状態のときに、「領域１」の状態から「領域２」の状態に移行する可能性が高い。そのため、スイッチング電源回路から供給される出力電流において正負のバランスがとれていない場合には、正負の出力電源電圧のアンバランスを生じ、デジタルアンプで出力オフセットが発生しやすくなる。
【００２６】
図７は、「領域３」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【００２７】
「領域３」は、デジタルアンプにおいて負荷電流が十分流れている領域であり、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオンである期間に、直列インダクタンスＬｓに蓄えられたエネルギが十分大きくなり、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフした瞬間にそのエネルギによって上記コンデンサＣａ，Ｃｂに蓄えられた電荷が速やかな充放電を行う。これは、一方のスイッチ素子がオフになり、トランスＴの１次巻線に印加される電圧の位相が反転され、その後に他方のスイッチ素子がオンされるといった、いわゆる電圧ゼロスイッチングが実現された状態である。そのため、「領域２」の休止期間において見られた出力電源電圧の低下がほぼなくなり、負荷電流変動に対する電圧変動は少なくなるため、出力インピーダンスが低くなる。
【００２８】
したがって、正負の負荷電流が多少アンバランスであっても、正負の出力電源電圧のアンバランス量は少なくなる。この状態は、デジタルアンプを組み合わせたシステムでは、スピーカで音楽を再生している状態に相当する。
【００２９】
以上のように、上記スイッチング電源回路では、軽負荷時（「領域１」）において電源電圧が上昇するため、デジタルアンプの内部の回路素子を高耐圧化しなければならないといった問題点があった。また、「領域２」においては、正負の出力電源電圧のアンバランスによって出力オフセットが生じるといった問題点があった。
【００３０】
そこで、これらの問題に対して、下記に示す出力電圧補正回路をこのスイッチング電源回路の後段に設けることが考えられる。図８は、従来の出力電圧補正回路の一例を示す図である。すなわち、この出力電圧補正回路は、正側の回路と負側の回路とから構成されており、正側の回路と負側の回路とは対称な回路構成となっている。
【００３１】
具体的には、正側の回路は、ＰＮＰ型のバイポーラトランジスタからなる第１トランジスタＱ１１、及びＮＰＮ型のバイポーラトランジスタからなる第２トランジスタＱ１２を備えている。接続構成を説明すると、正側の回路において、正側の電源端子１５（＋Ｖａ）とグランドＧＮＤ端子との間には、第１トランジスタＱ１１に対するバイアス回路である抵抗Ｒ２１と抵抗Ｒ２２の直列回路が接続され、抵抗Ｒ２１と抵抗Ｒ２２の接続点は第１トランジスタＱ１１のベース端子に接続されている。
【００３２】
正側の電源端子１５（＋Ｖａ）には、ツェナーダイオードＺＤ１１のカソード端子が接続され、ツェナーダイオードＺＤ１１のアノード端子には、第１トランジスタＱ１１のエミッタ端子が接続されている。第１トランジスタＱ１１のコレクタ端子には、第２トランジスタＱ１２のベース端子が接続されている。
【００３３】
第２トランジスタＱ１２のコレクタ端子には、一端が正側の電源端子１５（＋Ｖａ）に接続された抵抗Ｒ２３（負荷）の他端が接続されている。第２トランジスタＱ１２のエミッタ端子は、グランドＧＮＤに接続されている。第２トランジスタＱ１２のベース端子は、抵抗Ｒ２４を介してグランドＧＮＤに接続されている。
【００３４】
一方、負側の回路において、負側の電源端子１６（−Ｖｂ）とグランドＧＮＤ端子との間には、第３トランジスタＱ１３に対するバイアス回路である抵抗Ｒ２５と抵抗Ｒ２６の直列回路が接続され、抵抗Ｒ２５と抵抗Ｒ２６の接続点は第３トランジスＱ１３のベース端子に接続されている。
【００３５】
負側の電源端子１６（−Ｖｂ）には、ツェナーダイオードＺＤ１２のアノード端子が接続され、ツェナーダイオードＺＤ１２のカソード端子には、第３トランジスＱ１３のエミッタ端子が接続されている。第３トランジスＱ１３のコレクタ端子には、第４トランジスタＱ１４のベース端子が接続されている。
【００３６】
第４トランジスタＱ１４のコレクタ端子には、一端が負側の電源端子１６（−Ｖｂ）に接続された抵抗Ｒ２７（負荷）の他端が接続されている。第４トランジスタＱ１４のエミッタ端子は、グランドＧＮＤに接続されている。第４トランジスタＱ１４のベース端子は、抵抗Ｒ２８を介してグランドＧＮＤに接続されている。
【００３７】
この出力電圧補正回路では、正の出力電源電圧＋Ｖａの絶対値又は負の出力電源電圧−Ｖｂの絶対値が所定値（以下、「スレッショールド電圧」という。）を超えると、常に補正電流を負荷である抵抗Ｒ２３又は抵抗Ｒ２７に流し、出力電源電圧をスレッショールド電圧まで下げるように動作する。そのため、上記した「領域１」において電圧補正を有効に実現することができる。
【００３８】
すなわち、例えば正の出力電源電圧の場合、出力電源電圧の絶対値｜＋Ｖａ｜が（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２（但し、ＶｚはツェナーダイオードＺＤ１１のツェナ電圧、Ｖｂｅは第１トランジスタＱ１１のベース・エミッタ間の電圧である。）を超えると、第１トランジスタＱ１１がオンになり、第２トランジスタＱ１２にベース電流が流れ、更に第２トランジスタＱ１２がオンになると、第２トランジスタＱ１２にコレクタ電流が流れる。このコレクタ電流は抵抗Ｒ２３（負荷）を流れるから、これにより抵抗Ｒ２３の両端電圧、すなわち正の出力電源電圧＋Ｖａが低下する。
【００３９】
そして、正の出力電源電圧の絶対値｜＋Ｖａ｜が（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２以下に低下すると、第１トランジスタＱ１１がオフになり、更に第２トランジスタＱ１２もオフになるので、抵抗Ｒ２３（負荷）のコレクタ電流が流れなくなるので、これにより抵抗Ｒ２３の両端電圧、すなわち正の出力電源電圧＋Ｖａはスレッショールド電圧（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２に保持されることになる。負の出力電源電圧の場合も上記と同様の動作をする。
【００４０】
しかしながら、この出力電圧補正回路では、グランドＧＮＤ端子を境にして正側の回路と負側の回路とで対称的な構成とされ、正の出力電源電圧と負の出力電源電圧とはそれぞれ独立して電圧変動が補正される構成であるので、正負の出力電源電圧＋Ｖａ，−Ｖｂが、例えば図４に示した「領域２」のようにアンバランスな状態となったとき、それを解消することは困難である。
【００４１】
また、正負の出力電源電圧＋Ｖａ，−Ｖｂのバランスが保たれていたとしても、正側の出力電源電圧がスレッショールド電圧を越えて上昇する、または負側の出力電源電圧がスレッショールド電圧を超えて低下すると、常に補正電流が正負の両負荷抵抗Ｒ２３，Ｒ２７に対して流れるので、第２及び第４トランジスタＱ１２，Ｑ１４並びに負荷抵抗Ｒ２３，Ｒ２７における損失が大きくなり、非効率であるといった問題点もある。
【００４２】
図９は、他の出力電圧補正回路の一例を示す回路図である。すなわち、この出力電圧補正回路は、ＮＰＮ型のトランジスタからなる第５トランジスタＱ１５及びＰＮＰ型のトランジスタからなる第６トランジスタＱ１６を備えている。接続構成を説明すると、正側の電源電圧端子１７（＋Ｖａ）には、抵抗Ｒ３１を介して第５トランジスタＱ１５のベース端子が接続されているとともに、抵抗Ｒ３２を介して第５トランジスタＱ１５のコレクタ端子が接続されている。第５トランジスタＱ１５のエミッタ端子は、グランドＧＮＤに接続されている。
【００４３】
また、負側の電源電圧端子１８（−Ｖｂ）には、抵抗Ｒ３３を介して第６トランジスタＱ１６のベース端子が接続されているとともに、抵抗Ｒ３４を介して第６トランジスタＱ１６のコレクタ端子が接続されている。第６トランジスタＱ１６のエミッタ端子は、グランドＧＮＤに接続されている。さらに、第５トランジスタＱ１５のベース端子は、ダイオードＤ１１のアノード端子に接続され、第６トランジスタＱ１６のベース端子は、ダイオードＤ１１のカソード端子に接続されている。
【００４４】
この出力電圧補正回路では、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜の差が約０．６Ｖ（ダイオードＤ１１の両端電圧）を越えると、出力電源電圧の絶対値の高い側の第５トランジスタＱ１５又は第６トランジスタＱ１６がオンして、出力電源電圧の絶対値の高い側の第５トランジスタＱ１５又は第６トランジスタＱ１６のコレクタ電流を増加させ、当該出力電源電圧（抵抗Ｒ３２又は抵抗Ｒ３４の両端電圧）を低下させるように動作する。そのため、正負の出力電源電圧＋Ｖａ，−Ｖｂにアンバランスが生じてもそれを抑制することができる。
【００４５】
しかしながら、この出力電圧補正回路では、正負の出力電源電圧＋Ｖａ，−Ｖｂのアンバランスの補正には有効であるが、出力電源電圧の絶対値が所定値（スレッショールド電圧）以上になると、補正電流を流して両出力電源電圧の絶対値を所定値以下にするという動作を行うことはできない。
【００４６】
すなわち、図９に示す出力電圧補正回路は、｜＋Ｖａ｜と｜−Ｖｂ｜との差分が所定の電圧以上になると、その差分をゼロにするように動作するのみで、｜＋Ｖａ｜及び｜−Ｖｂ｜の値が所定値以上になっても両者の差分がゼロであれば、｜＋Ｖａ｜及び｜−Ｖｂ｜を所定値以下に抑制する動作をするものではない。
【発明の開示】
【発明が解決しようとする課題】
【００４７】
本願発明は、上記した事情のもとで考え出されたものであって、軽負荷時における正負の出力電圧値の絶対値の上昇を抑制するとともに、両出力電圧値のアンバランスを適切に補正することのできる、電源回路の出力電圧補正回路を提供することを、その課題とする。
【課題を解決するための手段】
【００４８】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００４９】
本願発明によって提供される電源回路の出力電圧補正回路は、正の電源電圧と負の電源電圧をそれぞれ出力する電源回路に接続され、前記正負の電源電圧の出力電圧値および出力バランスがずれると、前記正の電源電圧が供給される第１の負荷と前記負の電源電圧が供給される第２の負荷とにそれぞれ補正電流を流して当該ずれを補正する出力電圧補正回路であって、前記第１の負荷に接続され、当該第１の負荷に流す補正電流を制御する第１の補正電流制御回路と、前記第２の負荷に接続され、当該第２の負荷に流す補正電流を制御する第２の補正電流制御回路と、前記電源回路から出力される正の出力電圧値が正の第１の電圧閾値よりも高い正の第２の電圧閾値以上に変動すると、前記第１の補正電流回路により前記第１の負荷に前記補正電流を流して前記正の出力電圧値を降下させる第１の出力電圧補正回路と、前記電源回路から出力される負の出力電圧値が負の第１の電圧閾値よりも低い負の第２の電圧閾値以下に変動すると、前記第２の補正電流回路により前記第２の負荷に前記補正電流を流して前記負の電圧値を上昇させる第２の出力電圧補正回路と、前記電源回路から出力される正の出力電圧値が前記正の第１の電圧閾値と前記正の第２の電圧閾値の間の電圧値に変動し、かつ、前記電源回路から出力される負の出力電圧値が前記負の第１の電圧閾値と前記負の第２の電圧閾値の間の電圧値に変動すると、前記正の出力電圧値の絶対値と前記負の出力電圧値の絶対値が等しくなるまで、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する前記第１または第２の補正電流回路により当該極性に対応する前記第１または第２の負荷に流す第３の出力電圧補正回路と、を備えたことを特徴とする。
【００５０】
この構成によれば、電源回路から出力される正の出力電圧値が正の第１の電圧閾値とこの正の第１の電圧閾値よりも高い正の第２の電圧閾値の間の電圧値に変動し、かつ、負の出力電圧値が負の第１の電圧閾値とこの負の第１の電圧閾値よりも低い負の第２の電圧閾値の間の電圧値に変動すると、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する第１または第２の補正電流回路により当該極性に対応する第１または第２の負荷に流して、正の出力電圧値の絶対値と負の出力電圧値の絶対値を等しくするので、正負の出力電圧値のアンバランスが適切に補正される。
【００５１】
また、電源回路から出力される正の出力電圧値が正の第２の電圧閾値以上に変動すると、第１の補正電流回路により第１の負荷に補正電流を流して正の出力電圧値を降下させ、電源回路から出力される負の出力電圧値が負の第２の電圧閾値以下に変動すると、第２の補正電流回路により第２の負荷に補正電流を流して負の電圧値を上昇させるので、正の出力電圧値は正の第２の電圧閾値を超えて上昇することがなく、負の出力電圧値は負の第２の電圧閾値を超えて下降することがない。
【００５２】
従って、電源回路から出力される正負の出力電圧値を正の第２の電圧閾値と負の第２の電圧閾値との範囲内に抑制するとともに、正負の出力電圧値のバランスを適切に補正することかできる。
【００５３】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００５４】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００５５】
図１は、本願発明に係る、スイッチング電源回路の出力電圧補正回路を示す図である。
【００５６】
この出力電圧補正回路は、例えば背景技術の欄で説明した図３に示したスイッチング電源回路に接続され、スイッチング電源回路から出力される正負の出力電圧値の変動やアンバランスを補正するためのものである。すなわち、出力電圧補正回路の正側の電源端子１３と負側の電源端子１４がそれぞれ図３に示したスイッチング電源回路の正側の電源出力端子１１と負側の電源出力端子１２に接続され、抵抗Ｒ６及び抵抗Ｒ１１が負荷として動作するものである。
【００５７】
この出力電圧補正回路は、スイッチング電源回路から供給される正負の電源電圧に対応して、正側の回路と負側の回路とによって構成されており、両回路は、略対称の回路構成とされている。すなわち、回路定数としては、Ｒ１＝Ｒ７、Ｒ２＝Ｒ８、Ｒ３＝Ｒ９、Ｒ５＝Ｒ１０、Ｒ６＝Ｒ１１、Ｖｚ１＝Ｖｚ２、Ｑ１＝Ｑ３（Ｖｂｅ１＝Ｖｂｅ３）、Ｑ２＝Ｑ４（Ｖｂｅ２＝Ｖｂｅ４）となっている。
【００５８】
正側の回路では、例えばＰＮＰ型のバイポーラトランジスタからなる第１トランジスタＱ１と、例えばＮＰＮ型のバイポーラトランジスタからなる第２トランジスタＱ２と、複数の抵抗群（後述）等とが備えられている。負側の回路では、例えばＮＰＮ型のバイポーラトランジスタからなる第３トランジスタＱ３と、例えばＰＮＰ型のバイポーラトランジスタからなる第４トランジスタＱ４と、複数の抵抗群（後述）等とが備えられている。
【００５９】
なお、これら、第１ないし第４トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、バイポーラトランジスタに限るものではなく、電界効果トランジスタなどの他のタイプのトランジスタが用いられてもよい。
【００６０】
これらの回路素子の詳細な接続構成を説明すると、正側の回路において、正側の電源端子１３（＋Ｖａ）とグランドＧＮＤ端子との間には、第１トランジスタＱ１に対するバイアス回路である抵抗Ｒ１と抵抗Ｒ２の直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２の接続点は第１トランジスタＱ１のベース端子に接続されている。
【００６１】
正側の電源端子１３（＋Ｖａ）には、ツェナーダイオードＺＤ１のカソード端子が接続され、ツェナーダイオードＺＤ１のアノード端子には、抵抗Ｒ３を介して第１トランジスタＱ１のエミッタ端子が接続されている。第１トランジスタＱ１のコレクタ端子には、第２トランジスタＱ２のベース端子が接続されている。
【００６２】
第２トランジスタＱ２のコレクタ端子には、一端が正側の電源端子１３（＋Ｖａ）に接続された負荷抵抗Ｒ６の他端が接続されている。第２トランジスタＱ２のエミッタ端子は、グランドＧＮＤに接続されている。第２トランジスタＱ２のベース端子には、抵抗Ｒ５を介してグランドＧＮＤに接続されている。
【００６３】
そして、負荷抵抗Ｒ６は本発明に係る第１の負荷に相当し、抵抗Ｒ５及び第２トランジスタＱ２により本発明に係る第１の補正電流制御回路が構成され、抵抗Ｒ１〜Ｒ３、第１トランジスタＱ１及びツェナーダイオードＺＤ１からなる回路により本発明に係る第１の出力電圧補正回路が構成されている。
【００６４】
一方、負側の回路において、負側の電源端子１４（−Ｖｂ）とグランドＧＮＤ端子との間には、第３トランジスタＱ３に対するバイアス回路である抵抗Ｒ７と抵抗Ｒ８の直列回路が接続され、抵抗Ｒ７と抵抗Ｒ８の接続点は第３トランジスタＱ３のベース端子に接続されている。
【００６５】
負側の電源端子１４（−Ｖｂ）には、ツェナーダイオードＺＤ２のアノード端子が接続され、ツェナーダイオードＺＤ２のカソード端子には、抵抗Ｒ９を介して第３トランジスタＱ３のエミッタ端子が接続されている。第３トランジスタＱ３のコレクタ端子には、第４トランジスタＱ４のベース端子が接続されている。
【００６６】
第４トランジスタＱ４のコレクタ端子には、一端が負側の電源端子１４（−Ｖｂ）に接続された負荷抵抗Ｒ１１の他端が接続されている。第４トランジスタＱ４のエミッタ端子は、グランドＧＮＤに接続されている。第４トランジスタＱ４のベース端子には、抵抗Ｒ１０を介してグランドＧＮＤに接続されている。
【００６７】
また、正側の回路の第１トランジスタＱ１のコレクタ端子と、負側の回路の第３トランジスタＱ３のコレクタ端子との間には、抵抗Ｒ４が接続されており、すなわち、抵抗Ｒ４は、抵抗Ｒ５及び抵抗Ｒ１０と並列に接続されている。
【００６８】
そして、負荷抵抗Ｒ１１は本発明に係る第２の負荷に相当し、抵抗Ｒ１０及び第４トランジスタＱ４により本発明に係る第２の補正電流制御回路が構成され、抵抗Ｒ７〜Ｒ９、第３トランジスタＱ３及びツェナーダイオードＺＤ２からなる回路により本発明に係る第２の出力電圧補正回路が構成されている。また、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ１０により本発明に係る第３の出力電圧補正回路が構成されている。
【００６９】
なお、上記回路構成において、抵抗Ｒ１と抵抗Ｒ７とは略同一の抵抗値を有し、同じく抵抗Ｒ２と抵抗Ｒ８、抵抗Ｒ３と抵抗Ｒ９、抵抗Ｒ５と抵抗Ｒ１０、及び負荷抵抗Ｒ６と負荷抵抗Ｒ１１は、それぞれ略同一の抵抗値を有している。
【００７０】
次に、上記回路構成における作用を説明する。
【００７１】
上記出力電圧補正回路の正側の回路において、第１トランジスタＱ１のベースに供給されるバイアス電圧Ｖｂ１は＋Ｒ２・Ｖａ／（Ｒ１＋Ｒ２）であり、ツェナーダイオードＺＤ１の両端電圧をＶｚ１、第１トランジスタＱ１のベース、エミッタ間電圧をＶｂｅ１（例えば約０．６Ｖ）とすると、第１トランジスタＱ１がオンの状態の条件は、（Ｖａ−Ｖｚ１−Ｖｂｅ１）≧Ｖｂ１であるから、第１トランジスタＱ１がオンになる正側の出力電源電圧の値＋Ｖ１は、下記の（１）式で表される。
【００７２】
【数１】
【００７３】
正側の出力電源電圧の値＋Ｖａが（１）式に示す電圧値＋Ｖ１（以下、この電圧を「正側の第１スレッショールド電圧＋Ｖ１」という。）以上になると、第１トランジスタＱ１にコレクタ電流Ｉａが流れ、このコレクタ電流Ｉａは下記（２）式で表される。（２）式で示されるように、コレクタ電流Ｉａは正側の出力電源電圧の絶対値｜＋Ｖａ｜の上昇に応じて上昇する。なお、「正側の第１スレッショールド電圧＋Ｖ１」は本発明に係る「正の第１の電圧閾値」に相当している。
【００７４】
【数２】
【００７５】
同様に、負側の回路において、第３トランジスタＱ３のベースに供給されるバイアス電圧Ｖｂ３は−Ｒ８・Ｖｂ／（Ｒ７＋Ｒ８）であり、ツェナーダイオードＺＤ２の両端電圧をＶｚ２、第３トランジスタＱ３のベース、エミッタ間電圧をＶｂｅ３（例えば約０．６Ｖ）とすると、第３トランジスタＱ３がオンの状態の条件は、（−Ｖｂ＋Ｖｚ２＋Ｖｂｅ２）≦Ｖｂ３であるから、第３トランジスタＱ３がオンになる負側の出力電源電圧の値−Ｖ１は、下記の（３）式で表される。
【００７６】
【数３】
【００７７】
なお、正側の回路と負側の回路の対称性より、Ｒ７＝Ｒ１、Ｒ８＝Ｒ２、Ｖｚ２＝Ｖｚ１、Ｖｂｅ３＝Ｖｂｅ１であるから、−Ｖ１＝−（Ｖｚ１＋Ｖｂｅ１）・（Ｒ１＋Ｒ２）／Ｒ１となり、｜−Ｖ１｜＝｜＋Ｖ１｜となっている。
【００７８】
負側の出力電源電圧の値−Ｖｂが（３）式に示す電圧値−Ｖ１（以下、「負側の第１スレッショールド電圧−Ｖ１」という。）以下になると、第３トランジスタＱ３にコレクタ電流Ｉｂが流れ、このコレクタ電流Ｉｂは下記（４）式で表される。（４）式で示されるように、コレクタ電流Ｉｂは負側の出力電源電圧の絶対値｜−Ｖｂ｜の上昇に応じて上昇する。なお、「負側の第１スレッショールド電圧−Ｖ１」は本願発明に係る「負の第１の電圧閾値」に相当している。
【００７９】
【数４】
【００８０】
電流Ｉｂについても、正側の回路と負側の回路の対称性より、Ｉｂ＝[Ｒ１・Ｖｂ／（Ｒ１＋Ｒ２）−Ｖｚ１−Ｖｂｅ１]／Ｒ６であるから、｜−Ｖｂ｜＝｜＋Ｖａ｜であれば、｜Ｉｂ｜＝｜Ｉａ｜となる。
【００８１】
次に、第２トランジスタＱ２がオンになり、負荷抵抗Ｒ６に電流Ｉａ′（以下、この電流を「補正電流Ｉａ′」という。）が流れる条件を、電流Ｉｂがゼロの場合について説明する。
【００８２】
電流Ｉｂが流れ始める条件は、上述したように、負側の出力電源電圧−Ｖｂが負側第１スレッショールド電圧−Ｖ１以下になることであるから、−Ｖｂ＝−Ｖ２、Ｉｂ＝０の状態で、正側の出力電源電圧＋Ｖａが上昇し、第１，第２トランジスタＱ１，Ｑ２がオンになる条件を考えると、その条件は以下のようになる。
【００８３】
すなわち、第１トランジスタＱ１がオンになってコレクタ電流Ｉａが流れると、このコレクタ電流Ｉａが抵抗Ｒ５と抵抗Ｒ４，Ｒ１０の直列回路に分流され、抵抗Ｒ５に流れる電流をＩｃとすると、抵抗Ｒ５の両端電圧（Ｒ５・Ｉｃ）が第２トランジスタＱ２のベース・エミッタ電圧Ｖｂｅ２以上になると、トランジスタＱ２がオンになり、第２トランジスタＱ２にコレクタ電流Ｉａ′（補正電流Ｉａ′）が流れる。
【００８４】
抵抗Ｒ５に流れる電流Ｉｃは、Ｉｃ＝（Ｒ４＋Ｒ１０）・Ｉａ／（Ｒ４＋Ｒ５＋Ｒ１０）であるから、補正電流Ｉａ′が流れ始める第１トランジスタＱ１のコレクタ電流Ｉａ１は、下記（５）式となる。
【００８５】
【数５】
【００８６】
従って、第１トランジスタＱ１のコレクタ電流ＩａがＩａ１となるときの正側の出力電源電圧＋Ｖ１’は、Ｒ２・Ｖａ／（Ｒ１＋Ｒ２）＋Ｖｂｅ１＋Ｉａ１・Ｒ３＋Ｖｚ１＝Ｖａより、下記（６）式となる。
【００８７】
【数６】
【００８８】
負側の回路についても同様に第４トランジスタＱ４がオンになり、負荷抵抗Ｒ１１に電流Ｉｂ′（以下、この電流を「補正電流Ｉｂ′」という。）が流れる条件を、電流Ｉａがゼロの場合について求めると、下記（７）式のようになる。
【００８９】
【数７】
【００９０】
なお、正側の回路と負側の回路の対称性より、＋Ｖ１’＝[（Ｒ１＋Ｒ２）／Ｒ１]・［（Ｖｚ１＋Ｖｂｅ１）＋（Ｒ４＋２・Ｒ５）・Ｒ３・Ｖｂｅ２／[（Ｒ５・（Ｒ４＋Ｒ５）]］、−Ｖ１’＝[（Ｒ１＋Ｒ２）／Ｒ１]・［（Ｖｚ１＋Ｖｂｅ１）＋（Ｒ４＋２・Ｒ５）・Ｒ３・Ｖｂｅ２／[（Ｒ５・（Ｒ４＋Ｒ５）]］となるから、｜＋Ｖ１’｜＝｜−Ｖ１’｜である。
【００９１】
（６）式および（７）式において、[（Ｒ１＋Ｒ２）／Ｒ１]・（Ｖｚ１＋Ｖｂｅ１）は正側の第１スレッショールド電圧＋Ｖ１、[（Ｒ７＋Ｒ８）／Ｒ７]・（Ｖｚ２＋Ｖｂｅ３）は負側の第１スレッショールド電圧−Ｖ１であるから、例えば負側の出力電源電圧−Ｖｂは−Ｖ１以上であるが、正側の出力電源電圧＋Ｖａが＋Ｖ１以上に上昇し、正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜に差ΔＶが生じた場合は、その差が下記（８）式に示す電圧ΔＶｒ１以上になると、負荷抵抗Ｒ６に補正電流Ｉａ′が流れて正側の出力電源電圧が自動的に低下することになる。
【００９２】
【数８】
【００９３】
同様に、正側の出力電源電圧＋Ｖａは＋Ｖ１以下であるが、負側の出力電源電圧−Ｖｂが−Ｖ１以下に低下し、負側の出力電源電圧の絶対値｜−Ｖｂ｜と正側の出力電源電圧の絶対値｜＋Ｖａ｜に差ΔＶが生じた場合は、その差が下記（９）式に示す電圧ΔＶｒ２以上になると、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れて負側の出力電源電圧が自動的に上昇することになる。
【００９４】
【数９】
【００９５】
なお、正側の回路と負側の回路の対称性より、Ｒ５＝Ｒ１０、Ｖｂｅ２＝Ｖｂｅ４＝０．６であるから、ΔＶｒ１およびΔＶｒ２は、下記（１０）式に示すΔＶｒとなる。
【００９６】
【数１０】
【００９７】
すなわち、正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜とにΔＶｒ以上のアンバランスが生じると、出力電源電圧の絶対値の大きい方の負荷抵抗に補正電流が流れてそのアンバランスが自動的に解消されるようになる。
【００９８】
上記の説明は、正側の出力電源電圧＋Ｖａまたは負側の出力電源電圧−Ｖａの一方の絶対値だけが正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜を超える場合であるが、両方の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜を超える場合は、第１トランジスタＱ１のコレクタ電流Ｉａと第３トランジスタＱ３のコレクタ電流Ｉｂとが同時に流れ、両電流Ｉａ，Ｉｂの一部が互いに逆向きに抵抗Ｒ５と抵抗Ｒ１０とに流れることになる。
【００９９】
この場合も正側の出力電源電圧＋Ｖａ及び負側の出力電源電圧−Ｖｂに抵抗Ｒ５の両端電圧が第２トランジスタＱ２のベース・エミッタ電圧Ｖｂｅ２を超えるような変動が生じると、補正電流Ｉａ′が流れ、抵抗Ｒ１０の両端電圧が第４トランジスタＱ４のベース・エミッタ電圧Ｖｂｅ４を超えるような変動が生じると、補正電流Ｉｂ′が流れることになる。
【０１００】
正側の回路と負側の回路の対称性より、例えば正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜とがバランスした状態で、両出力電源電圧の絶対値が正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜以上に変動した場合は、第１トランジスタＱ１に流れるコレクタ電流Ｉａと第３トランジスタＱ３に流れるコレクタ電流Ｉｂとは等しくなる。
【０１０１】
この場合、抵抗Ｒ５と抵抗Ｒ１０とに流れる電流は等しくなり、抵抗Ｒ５及び抵抗Ｒ１０の両端電圧も互いに等しくなるから、第２トランジスタＱ２のベース端子と第４トランジスタＱ４のベース端子との間の電位差、すなわち、抵抗Ｒ４の両端電圧が（Ｖｂｅ２＋Ｖｂｅ４）＝約１．２Ｖ以上になるような正負の出力電源電圧になると、負荷抵抗Ｒ６と負荷抵抗Ｒ１１にそれぞれ補正電流Ｉａ′と補正電流Ｉｂ′が流れて正側の出力電源電圧＋Ｖａは低下し、負側の出力電源電圧−Ｖｂは上昇し、過大な出力電源電圧が解消されることになる。
【０１０２】
この場合の抵抗Ｒ４に流れる電流をＩｄとし、Ｉａ＝Ｉｂ＝Ｉとすると、電流Ｉｄは、下記（１１）式となるから、正負の出力電源電圧が過電圧となるのを防止するために補正電流Ｉａ′または補正電流Ｉｂ′が流れ始めるための条件は、下記（１２）となる。
【０１０３】
【数１１】
【０１０４】
従って、（１２）式より、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が０．６・（Ｒ４＋２・Ｒ５）／Ｒ４・Ｒ５の電流Ｉａ，Ｉｂが流れるような絶対値｜±Ｖ２｜に上昇すると、負荷抵抗Ｒ６，Ｒ１１に補正電流Ｉａ′及び補正電流Ｉｂ′が流れて正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が絶対値｜±Ｖ２｜に抑制され、過電圧が防止されることになる。
【０１０５】
コレクタ電流Ｉａ，Ｉｂが０．６・（Ｒ４＋２・Ｒ５）／Ｒ４・Ｒ５となるときの正側の出力電源電圧＋Ｖ２（以下、この電圧を「正側の第２スレッショールド電圧＋Ｖ２」という。）と負側の出力電源電圧−Ｖ２（以下、この電圧を「負側の第２スレッショールド電圧−Ｖ２」という。）を算出すると、下記（１３），（１４）式となる。なお、正側の第２スレッショールド電圧は本発明に係る「正の第２の電圧閾値」に相当し、負側の第２スレッショールド電圧は本発明に係る「負の第２の電圧閾値」に相当している。
【０１０６】
【数１２】
【０１０７】
正負の回路の対称性より、Ｖｚ１＝Ｖｚ２＝Ｖｚ、Ｖｂｅ１＝Ｖｂｅ２＝Ｖｂｅ３＝Ｖｂｅ４＝０．６Ｖとすると、上記（１３），（１４）式の絶対値｜＋Ｖ２｜，｜−Ｖ２｜は下記（１５）式となる。
【０１０８】
【数１３】
【０１０９】
すなわち、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が等しく、バランスした状態であってもその絶対値が正負の第２スレッショールド電圧の絶対値｜＋Ｖ２｜，｜−Ｖ２｜以上になると、補正電流Ｉａ′，Ｉｂ′が流れて正側の出力電源電圧＋Ｖａの上昇と負側の出力電源電圧−Ｖｂの低下とが抑制される。
【０１１０】
以上を総合すると、正側の出力電源電圧＋Ｖａが正側の第２スレッショールド電圧＋Ｖ２以上になると、正負の出力電源電圧＋Ｖａ，−Ｖｂがバランスしているか否かに関係なく、負荷抵抗Ｒ６に補正電流Ｉａ′が流れて正側の出力電源電圧＋Ｖａの上昇が抑制され、負側の出力電源電圧−Ｖｂが負側の第２スレッショールド電圧−Ｖ２以下になると、正負の出力電源電圧＋Ｖａ，−Ｖｂがバランスしているか否かに関係なく、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れて負側の出力電源電圧−Ｖｂの低下が抑制される。
【０１１１】
一方、正側の出力電源電圧＋Ｖａが正側の第１スレッショールド電圧＋Ｖ１と正側の第２スレッショールド電圧＋Ｖ２との間にあり、負側の出力電源電圧＋−Ｖｂが負側の第１スレッショールド電圧−Ｖ１と負側の第２スレッショールド電圧−Ｖ２との間にあるときは、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜の差ΔＶに（１０）式に示すΔＶｒ以上のアンバランスが生じると、絶対値の大きい側の負荷抵抗Ｒ６または負荷抵抗Ｒ１１に補正電流Ｉａ′または補正電流Ｉｂ′が流れてそのアンバランスが解消される。
【０１１２】
図２は、正負の負荷電流、正負の補正電流、及び正負の出力電源電圧を状態別に示した波形図である。
【０１１３】
ここで、「II」の状態は、正側の出力電源電圧＋Ｖａが正側の第１スレッショールド
電圧＋Ｖ１と正側の第２スレッショールド電圧＋Ｖ２（＞＋Ｖ１）との間にあり（＋Ｖ２＞＋Ｖａ＞＋Ｖ１）、且つ、負の出力電源電圧の値−Ｖｂが負側の第１スレッショールド電圧−Ｖ１と負側の第２スレッショールド電圧−Ｖ２（＜−Ｖ１）との間にあるとき（−Ｖ１＞−Ｖｂ＞−Ｖ２）を示している。
【０１１４】
この「II」の状態は、図４に示した「領域２」に対応し、この状態では、電圧補正回
路は、正側の出力電源電圧の絶対値｜＋Ｖａ|と負側の出力電源電圧の絶対値|−Ｖｂ｜とを比較し、出力電源電圧の絶対値の大きい方が出力電源電圧の絶対値の小さい方に等しくなるまで、負荷抵抗（Ｒ６又はＲ１１）に補正電流（Ｉａ′又はＩｂ′）を流し、アンバランスを解消するように動作する。
【０１１５】
例えば、図２の「II」の状態は、負側の出力電源電圧の絶対値｜−Ｖｂ｜が正側の出
力電源電圧の絶対値｜＋Ｖａ｜より大きい場合を示しており、この場合は、負側の出力電源電圧の絶対値｜−Ｖｂ｜が正側の出力電源電圧の絶対値｜＋Ｖａ｜に等しくなるように（図２のＰ１参照）、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れ、アンバランスを解消する。
【０１１６】
なお、「II」の状態では、正負の出力電源電圧＋Ｖａ，−Ｖｂがアンバランスである
ときのみ、出力電源電圧＋Ｖａ，−Ｖｂの絶対値のうちの高い方の出力電源電圧の回路においてのみ補正電流（Ｉａ′又はＩｂ′）を流すので、流れる補正電流の量は少なくて済み、図８に示した回路構成における効率の低下を回避することができるといった利点がある。
【０１１７】
次に、「I」の状態は、正側の出力電源電圧の値＋Ｖａが正側の第１スレッショール
ド電圧＋Ｖ１以上であり（＋Ｖａ≧＋Ｖ１）、且つ、負の出力電源電圧の値−Ｖｂが負側の第１スレッショールド電圧−Ｖ１以下であるとき（−Ｖ１≧−Ｖｂ）を示している。
【０１１８】
この「I」の状態は、図４に示した「領域１」に対応し、電圧補正回路では、両電源
電圧＋Ｖａ，−Ｖｂが対称であっても、正側の回路及び負側の回路において第１ないし第４トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のいずれもがオンとなり、補正電流Ｉａ′，Ｉｂ′が流れて正側の出力電源電圧＋Ｖａを正側の第２スレッショールド電圧＋Ｖ２まで低下させる（図２のＰ２参照）とともに、負側の出力電源電圧−Ｖｂを負側の第２スレッショールド電圧−Ｖ２まで上昇させる（図２のＰ３参照）。なお、この領域では、正負の電源出力インピーダンスは比較的大きいので、小さな負荷電流（補正電流）で正側の出力電源電圧＋Ｖａの上昇と負側の出力電源電圧−Ｖｂの低下を抑制することができる。
【０１１９】
また、図２の「III」の状態は、補正電流が十分流れている期間と、「領域２」の状態
が混在している期間（負荷電流１Ａ付近）とが混在した状態を示すものであり、スイッチング電源回路の出力インピーダンスが低い状態（補正電流を流しても、電圧の変動が起きにくい状態）である。
【０１２０】
この状態では、正側の出力電源電圧の絶対値｜＋Ｖａ|が負側の出力電源電圧の絶対値|−Ｖｂ｜より小さいとき、負側の出力電源電圧の絶対値|−Ｖｂ｜が負側の第１スレッショールド電圧−Ｖ１になるように（図２のＰ４参照）、補正電流Ｉｂ′が負荷抵抗Ｒ１１に流れる。また、正側の出力電源電圧の絶対値｜＋Ｖａ|が負側の出力電源電圧の絶対値|−Ｖｂ｜より大きいとき、正側の出力電源電圧の絶対値｜＋Ｖａ|が正側の第１スレッショールド電圧＋Ｖ１になるように（図２のＰ５参照）、補正電流Ｉａ′が負荷抵抗Ｒ６に流れ、アンバランスを解消しようとする。なお、この状態は、補正電流Ｉａ′を流しても、電圧の変動が生じにくい状態であるので、補正回路に大きな負荷電流が流れて損失が過大にならないように、負荷抵抗Ｒ６及び負荷抵抗Ｒ１１の値を設定している。
【０１２１】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。例えば、上記実施形態で説明した電圧補正回路は、スイッチング電源回路に接続されることに限らず、例えば出力電圧を安定化させたい回路に接続してその出力電圧の電圧補正を行うようにしてもよい。
【図面の簡単な説明】
【０１２２】
【図１】本発明に係るスイッチング電源回路を示す図である。
【図２】スイッチング電源回路における各部の波形図である。
【図３】従来のスイッチング電源回路の一例を示す図である。
【図４】従来のスイッチング電源回路における出力電源電圧と負荷電流との関係を示す図である。
【図５】「領域１」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図６】「領域２」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図７】「領域３」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図８】従来のスイッチング電源回路に接続される電圧補正回路の一例を示す図である。
【図９】従来のスイッチング電源回路に接続される他の電圧補正回路の一例を示す図である。
【符号の説明】
【０１２３】
Ｒ１〜Ｒ１１ 抵抗
Ｑ１ 第１トランジスタ
Ｑ２ 第２トランジスタ
Ｑ３ 第３トランジスタ
Ｑ４ 第４トランジスタ
＋Ｖａ 正の出力電源電圧
−Ｖｂ 負の出力電源電圧
ＺＤ１，ＺＤ２ ツェナーダイオード
【技術分野】
【０００１】
本発明は、正の電源電圧と負の電源電圧をそれぞれ出力する電源回路の出力電圧値及び正負の出力電圧値のバランスのずれを補正する出力電圧補正回路に関するものである。
【背景技術】
【０００２】
近年、オーディオ用機器においては、その小型化及び軽量化を目的として、スイッチング電源にデジタルアンプを組み合わせた構成のシステムが提案されている。スイッチング電源回路は、例えば商用交流電源からの交流電圧を整流、平滑化して得られた直流電圧を、スイッチ素子によってスイッチングすることにより高い周波数を有する交流電圧に変換し、この交流電圧から高周波トランスを用いて所望の直流電圧を生成して出力するものである。そして、出力された直流電圧は、例えばデジタルアンプの内部電源電圧として用いられる（例えば、特許文献１参照。）。
【０００３】
【特許文献１】特開２００３−２７４６５７号公報
【０００４】
デジタルアンプは、スイッチング電源から出力される電源電圧に基づいて音源からのオーディオ信号を所定の利得で増幅し、例えば外部に接続されたスピーカに出力するものである。デジタルアンプでは、そのアンプの利得がスイッチング電源から出力される電源電圧に直接的に影響される。したがって、スイッチング電源から出力される電源電圧は、常時、安定して出力されることが望ましい。
【０００５】
しかしながら、例えばシングルエンドタイプのデジタルアンプでは、正負の電源電圧の非対称性に起因して、増幅される信号がアンバランス（不平衡）な状態になりやすい場合があり、その状態になると、無信号入力時に直流電圧が出力されるといった出力オフセットの状態を招く。したがって、スイッチング電源では、可能な限り、出力インピーダンスを低くする、すなわち電流変化に対する電圧変動を小さくすることが望まれている。
【０００６】
また、オーディオ用アンプであるデジタルアンプの内部では、音源に基づくオーディオ信号が絶えず変化しているので、負荷（スピーカ）における電圧の変動範囲も大きい。そのため、オーディオ信号をスピーカから適切に出力させるためには、上記電圧変動に対してオーディオ信号を即座に応答させる必要がある。しかしながら、多量の負帰還をかけて、出力電圧を安定化させるタイプのスイッチング電源では、過渡特性が悪化し、音質の劣化が生じる可能性が高い。したがって、この場合、負帰還をなくしたあるいは少量の負帰還をかけた、出力インピーダンスの小さいスイッチング電源を用いることが望ましい。
【０００７】
図３は、例えばデジタルアンプが接続されるスイッチング電源回路の一例を示す図である。この回路の構成を簡単に説明すると、トランスＴの一次巻線側は、例えばＭＯＳＦＥＴからなるＮチャネルの第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２を含むハーフ・ブリッジ回路で構成されている。具体的には、図示しない平滑回路によって生成された直流電圧源Ｅ１の正極側（図３のａ点）には、第１スイッチ素子ＭＯＳ１のドレイン端子が接続され、第１スイッチ素子ＭＯＳ１のソース端子には、直列インダクタンスＬｓを介してトランスＴの一次巻線の一端（図３のｂ点）が接続されている。また、直流電圧源Ｅ１の負極側（図３のｅ点）は、トランスＴの一次巻線の他端（図３のｃ点）に接続されている。
【０００８】
直流電圧源Ｅ１の負極側は、直流電圧源Ｅ２の正極側に接続されており、直流電圧源Ｅ２の負極側（図３のｄ点）は、第２スイッチ素子ＭＯＳ２のソース端子に接続され、第２スイッチ素子ＭＯＳ２のドレイン端子は、第１スイッチ素子ＭＯＳ１のソース端子に接続されている。
【０００９】
第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２のゲート端子には、図示しない制御回路がそれぞれ接続されており、制御回路は、位相が互いに反転したパルス信号を第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２にそれぞれ与える。第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の各ドレイン端子、ソース端子間には、外付け若しくはＭＯＳ１，ＭＯＳ２に内蔵されるフライホイールダイオードＤ１，Ｄ２がそれぞれ並列接続されている。
【００１０】
なお、このハーフ・ブリッジ回路では、図中、点線で示されるように、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の各ドレイン端子、ソース端子間には、接合容量Ｃｊ１，Ｃｊ２が寄生している。また、トランスＴの１次巻線側には、入力容量Ｃｔｒが寄生している。
【００１１】
トランスＴの２次巻線の両端（図３のｆ，ｇ点）には、整流ダイオードＤａ，Ｄｂのアノード端子が接続されており、これらのカソード端子は互いに接続されており、その接続点（図３のｈ点）にはチョークコイルＬａを介して正側の電源出力端子１１（以下、この電源出力端子１１から出力される電圧を「＋Ｖａ」で表す。）が接続されている。
【００１２】
また、トランスＴの２次巻線の両端には、整流ダイオードＤｃ，Ｄｄのカソード端子が接続されている。これらのアノード端子は互いに接続されており、その接続点（図３のｉ点）にはチョークコイルＬｂを介して負側の電源出力端子１２（以下、この電源出力端子１２から出力される電圧を「−Ｖｂ」で表す。）が接続されている。
【００１３】
正側の電源出力端子１１及びグランドＧＮＤ間には、チョークコイルＬａとで平滑回路を構成するコンデンサＣａが接続され、負側の電源出力端子１２及びグランドＧＮＤ間には、チョークコイルＬｂとで平滑回路を構成するコンデンサＣｂが接続されている。
【００１４】
上記スイッチング電源回路では、図示しない制御回路によって第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２が交互にオン、オフ動作される。この動作により、トランスＴの1次巻線には、矩形波状の交流電圧が印加されることになる。そして、その交流電圧は、トランスＴの２次巻線側において上記平滑回路によって平滑化され、正側の電源電圧＋Ｖａ及び負側の電源電圧−Ｖｂとしてそれぞれ出力される。
【００１５】
図４は、上記スイッチング電源回路における出力電源電圧と負荷電流（例えばデジタルアンプに流れる電流）との関係を示す図である。同図によると、負荷電流が比較的小さいときには、出力電源電圧が高くなっており、負荷電流の増加に伴い、出力電源電圧は以下の３つの領域に特徴付けられるような曲線を描くように低下する。ここで、この図において、負荷電流が０〜Ｉ１における範囲で表される領域を「領域１」とし、負荷電流がＩ１〜Ｉ２における範囲で表される領域を「領域２」とし、負荷電流がＩ２以上における範囲で表される領域を「領域３」とし、以下、各領域における状態について説明する。なお、上記「領域１」は、例えば負荷電流が０〜数１０ｍＡの範囲であり、上記「領域２」は、例えば負荷電流が数１０ｍＡ〜１Ａの範囲である。
【００１６】
図５は、「領域１」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。なお、図５において、一点鎖線は、両波整流時の波形である。
【００１７】
「領域１」は、無負荷状態にほとんど近い状態であり、出力電源電圧の波形には、立ち上がり時と立ち下がり時にいわゆるオーバシュート（図５のＢ波形における振幅の振動部分を参照）が観測される。このオーバシュートの原因は、直列インダクタンスＬｓ、トランスＴの漏れインダクタンス、及び励磁インダクタンスと、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の接合容量Ｃｊ１，Ｃｊ２、トランスＴの入力容量Ｃｔｒ、並びに図示しない浮遊容量等とによる共振である。
【００１８】
「領域１」では、トランスＴの２次巻線側において負荷電流がほとんど流れていないので、コンデンサＣａ，Ｃｂによってこのオーバシュート電圧がピークホールドされ（図５のＡ参照）、正規の出力電源電圧（図５のＢ参照）よりかなり大きな出力電源電圧が出力されることになる。図４の「領域１」の異常に高い出力電源電圧の波形はこの状態を示している。
【００１９】
なお、「領域１」では、トランスＴの１次巻線側を流れる電流は小さいため、直列インダクタンスＬｓに蓄えられるエネルギも小さく、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフの休止期間（図５のＴ参照）において、上記各コンデンサＣａ，Ｃｂに蓄えられた電荷は、ほとんど放電されない。そのため、出力電源電圧の波形は、休止期間においても即座に変化しないので、このことも出力電源電圧を上昇させる要因となっている。
【００２０】
このオーバシュートは、上述のように、直列インダクタンスＬｓ、トランスＴの漏れインダクタンス、及び励磁インダクタンスと、第１及び第２スイッチ素子ＭＯＳ１，ＭＯＳ２の接合容量Ｃｊ１，Ｃｊ２、トランスＴの入力容量Ｃｔｒ、並びに図示しない浮遊容量等とによる共振回路によって生じるため、ＰＷＭ（Pulse Width Modulation：パルス幅変調）やＰＦＭ（Pulse Frequency Modulation：周波数変調）といった制御を行っても除去することができず、「領域１」は、負帰還による安定化を目的とした制御を行っても出力電源電圧の安定化が困難な領域である。
【００２１】
デジタルアンプにおいて、その電源スイッチがオンされて発振を開始し、内部の回路素子がスイッチングを始めるまでの間（例えば１秒以内の比較的短い時間）では、デジタルアンプの内部にはほとんど電流が流れていない。すなわち、この時間帯は、上記「領域１」に対応し、オーバシュートの影響が顕著に現れる期間であり、また、この「領域１」では、デジタルアンプに対して高電圧が印加されることがあるので、デジタルアンプでは印加される高電圧に耐え得る、耐圧の大きい回路素子を用いる必要がある。
【００２２】
図６は、「領域２」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。なお、図６においても一点鎖線は、両波整流時の波形である。
【００２３】
「領域２」は、デジタルアンプにおいて負荷電流がある程度流れている場合（Ｉ１〜Ｉ２）を示している。「領域２」では、「領域１」におけるオーバシュートによる影響は軽減され、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオンの期間中において直列インダクタンスＬｓに蓄えられるエネルギが増加する。これにより、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフの期間（休止期間：図中Ｔ参照）では、上記各コンデンサＣａ，Ｃｂに蓄えられた電荷の移動が早くなって、休止期間中における電圧降下量は大きくなる。
【００２４】
すなわち、この休止期間では、エネルギの伝達が行われにくくなり、負荷電流の増加に応じて休止期間中の電圧降下量が大きくなり、出力電源電圧が低下する（図６のＤ参照）。「領域２」では、出力インピーダンスが数Ω〜数十Ωであるため、比較的小さな電流変化でも出力電源電圧が変動する。そのため、正負の負荷電流のわずかなアンバランスが正負の出力電源電圧のアンバランスを生じることになる（すなわち、図６中のＶａ，Ｖｂの関係がＶａ≠Ｖｂとなる）。
【００２５】
デジタルアンプでは、電源スイッチがオンされた後の無信号状態であって回路素子がスイッチングを行っている状態のときに、「領域１」の状態から「領域２」の状態に移行する可能性が高い。そのため、スイッチング電源回路から供給される出力電流において正負のバランスがとれていない場合には、正負の出力電源電圧のアンバランスを生じ、デジタルアンプで出力オフセットが発生しやすくなる。
【００２６】
図７は、「領域３」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【００２７】
「領域３」は、デジタルアンプにおいて負荷電流が十分流れている領域であり、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオンである期間に、直列インダクタンスＬｓに蓄えられたエネルギが十分大きくなり、第１又は第２スイッチ素子ＭＯＳ１，ＭＯＳ２がオフした瞬間にそのエネルギによって上記コンデンサＣａ，Ｃｂに蓄えられた電荷が速やかな充放電を行う。これは、一方のスイッチ素子がオフになり、トランスＴの１次巻線に印加される電圧の位相が反転され、その後に他方のスイッチ素子がオンされるといった、いわゆる電圧ゼロスイッチングが実現された状態である。そのため、「領域２」の休止期間において見られた出力電源電圧の低下がほぼなくなり、負荷電流変動に対する電圧変動は少なくなるため、出力インピーダンスが低くなる。
【００２８】
したがって、正負の負荷電流が多少アンバランスであっても、正負の出力電源電圧のアンバランス量は少なくなる。この状態は、デジタルアンプを組み合わせたシステムでは、スピーカで音楽を再生している状態に相当する。
【００２９】
以上のように、上記スイッチング電源回路では、軽負荷時（「領域１」）において電源電圧が上昇するため、デジタルアンプの内部の回路素子を高耐圧化しなければならないといった問題点があった。また、「領域２」においては、正負の出力電源電圧のアンバランスによって出力オフセットが生じるといった問題点があった。
【００３０】
そこで、これらの問題に対して、下記に示す出力電圧補正回路をこのスイッチング電源回路の後段に設けることが考えられる。図８は、従来の出力電圧補正回路の一例を示す図である。すなわち、この出力電圧補正回路は、正側の回路と負側の回路とから構成されており、正側の回路と負側の回路とは対称な回路構成となっている。
【００３１】
具体的には、正側の回路は、ＰＮＰ型のバイポーラトランジスタからなる第１トランジスタＱ１１、及びＮＰＮ型のバイポーラトランジスタからなる第２トランジスタＱ１２を備えている。接続構成を説明すると、正側の回路において、正側の電源端子１５（＋Ｖａ）とグランドＧＮＤ端子との間には、第１トランジスタＱ１１に対するバイアス回路である抵抗Ｒ２１と抵抗Ｒ２２の直列回路が接続され、抵抗Ｒ２１と抵抗Ｒ２２の接続点は第１トランジスタＱ１１のベース端子に接続されている。
【００３２】
正側の電源端子１５（＋Ｖａ）には、ツェナーダイオードＺＤ１１のカソード端子が接続され、ツェナーダイオードＺＤ１１のアノード端子には、第１トランジスタＱ１１のエミッタ端子が接続されている。第１トランジスタＱ１１のコレクタ端子には、第２トランジスタＱ１２のベース端子が接続されている。
【００３３】
第２トランジスタＱ１２のコレクタ端子には、一端が正側の電源端子１５（＋Ｖａ）に接続された抵抗Ｒ２３（負荷）の他端が接続されている。第２トランジスタＱ１２のエミッタ端子は、グランドＧＮＤに接続されている。第２トランジスタＱ１２のベース端子は、抵抗Ｒ２４を介してグランドＧＮＤに接続されている。
【００３４】
一方、負側の回路において、負側の電源端子１６（−Ｖｂ）とグランドＧＮＤ端子との間には、第３トランジスタＱ１３に対するバイアス回路である抵抗Ｒ２５と抵抗Ｒ２６の直列回路が接続され、抵抗Ｒ２５と抵抗Ｒ２６の接続点は第３トランジスＱ１３のベース端子に接続されている。
【００３５】
負側の電源端子１６（−Ｖｂ）には、ツェナーダイオードＺＤ１２のアノード端子が接続され、ツェナーダイオードＺＤ１２のカソード端子には、第３トランジスＱ１３のエミッタ端子が接続されている。第３トランジスＱ１３のコレクタ端子には、第４トランジスタＱ１４のベース端子が接続されている。
【００３６】
第４トランジスタＱ１４のコレクタ端子には、一端が負側の電源端子１６（−Ｖｂ）に接続された抵抗Ｒ２７（負荷）の他端が接続されている。第４トランジスタＱ１４のエミッタ端子は、グランドＧＮＤに接続されている。第４トランジスタＱ１４のベース端子は、抵抗Ｒ２８を介してグランドＧＮＤに接続されている。
【００３７】
この出力電圧補正回路では、正の出力電源電圧＋Ｖａの絶対値又は負の出力電源電圧−Ｖｂの絶対値が所定値（以下、「スレッショールド電圧」という。）を超えると、常に補正電流を負荷である抵抗Ｒ２３又は抵抗Ｒ２７に流し、出力電源電圧をスレッショールド電圧まで下げるように動作する。そのため、上記した「領域１」において電圧補正を有効に実現することができる。
【００３８】
すなわち、例えば正の出力電源電圧の場合、出力電源電圧の絶対値｜＋Ｖａ｜が（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２（但し、ＶｚはツェナーダイオードＺＤ１１のツェナ電圧、Ｖｂｅは第１トランジスタＱ１１のベース・エミッタ間の電圧である。）を超えると、第１トランジスタＱ１１がオンになり、第２トランジスタＱ１２にベース電流が流れ、更に第２トランジスタＱ１２がオンになると、第２トランジスタＱ１２にコレクタ電流が流れる。このコレクタ電流は抵抗Ｒ２３（負荷）を流れるから、これにより抵抗Ｒ２３の両端電圧、すなわち正の出力電源電圧＋Ｖａが低下する。
【００３９】
そして、正の出力電源電圧の絶対値｜＋Ｖａ｜が（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２以下に低下すると、第１トランジスタＱ１１がオフになり、更に第２トランジスタＱ１２もオフになるので、抵抗Ｒ２３（負荷）のコレクタ電流が流れなくなるので、これにより抵抗Ｒ２３の両端電圧、すなわち正の出力電源電圧＋Ｖａはスレッショールド電圧（Ｒ２１＋Ｒ２２）・（Ｖｚ＋Ｖｂｅ）／Ｒ２２に保持されることになる。負の出力電源電圧の場合も上記と同様の動作をする。
【００４０】
しかしながら、この出力電圧補正回路では、グランドＧＮＤ端子を境にして正側の回路と負側の回路とで対称的な構成とされ、正の出力電源電圧と負の出力電源電圧とはそれぞれ独立して電圧変動が補正される構成であるので、正負の出力電源電圧＋Ｖａ，−Ｖｂが、例えば図４に示した「領域２」のようにアンバランスな状態となったとき、それを解消することは困難である。
【００４１】
また、正負の出力電源電圧＋Ｖａ，−Ｖｂのバランスが保たれていたとしても、正側の出力電源電圧がスレッショールド電圧を越えて上昇する、または負側の出力電源電圧がスレッショールド電圧を超えて低下すると、常に補正電流が正負の両負荷抵抗Ｒ２３，Ｒ２７に対して流れるので、第２及び第４トランジスタＱ１２，Ｑ１４並びに負荷抵抗Ｒ２３，Ｒ２７における損失が大きくなり、非効率であるといった問題点もある。
【００４２】
図９は、他の出力電圧補正回路の一例を示す回路図である。すなわち、この出力電圧補正回路は、ＮＰＮ型のトランジスタからなる第５トランジスタＱ１５及びＰＮＰ型のトランジスタからなる第６トランジスタＱ１６を備えている。接続構成を説明すると、正側の電源電圧端子１７（＋Ｖａ）には、抵抗Ｒ３１を介して第５トランジスタＱ１５のベース端子が接続されているとともに、抵抗Ｒ３２を介して第５トランジスタＱ１５のコレクタ端子が接続されている。第５トランジスタＱ１５のエミッタ端子は、グランドＧＮＤに接続されている。
【００４３】
また、負側の電源電圧端子１８（−Ｖｂ）には、抵抗Ｒ３３を介して第６トランジスタＱ１６のベース端子が接続されているとともに、抵抗Ｒ３４を介して第６トランジスタＱ１６のコレクタ端子が接続されている。第６トランジスタＱ１６のエミッタ端子は、グランドＧＮＤに接続されている。さらに、第５トランジスタＱ１５のベース端子は、ダイオードＤ１１のアノード端子に接続され、第６トランジスタＱ１６のベース端子は、ダイオードＤ１１のカソード端子に接続されている。
【００４４】
この出力電圧補正回路では、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜の差が約０．６Ｖ（ダイオードＤ１１の両端電圧）を越えると、出力電源電圧の絶対値の高い側の第５トランジスタＱ１５又は第６トランジスタＱ１６がオンして、出力電源電圧の絶対値の高い側の第５トランジスタＱ１５又は第６トランジスタＱ１６のコレクタ電流を増加させ、当該出力電源電圧（抵抗Ｒ３２又は抵抗Ｒ３４の両端電圧）を低下させるように動作する。そのため、正負の出力電源電圧＋Ｖａ，−Ｖｂにアンバランスが生じてもそれを抑制することができる。
【００４５】
しかしながら、この出力電圧補正回路では、正負の出力電源電圧＋Ｖａ，−Ｖｂのアンバランスの補正には有効であるが、出力電源電圧の絶対値が所定値（スレッショールド電圧）以上になると、補正電流を流して両出力電源電圧の絶対値を所定値以下にするという動作を行うことはできない。
【００４６】
すなわち、図９に示す出力電圧補正回路は、｜＋Ｖａ｜と｜−Ｖｂ｜との差分が所定の電圧以上になると、その差分をゼロにするように動作するのみで、｜＋Ｖａ｜及び｜−Ｖｂ｜の値が所定値以上になっても両者の差分がゼロであれば、｜＋Ｖａ｜及び｜−Ｖｂ｜を所定値以下に抑制する動作をするものではない。
【発明の開示】
【発明が解決しようとする課題】
【００４７】
本願発明は、上記した事情のもとで考え出されたものであって、軽負荷時における正負の出力電圧値の絶対値の上昇を抑制するとともに、両出力電圧値のアンバランスを適切に補正することのできる、電源回路の出力電圧補正回路を提供することを、その課題とする。
【課題を解決するための手段】
【００４８】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００４９】
本願発明によって提供される電源回路の出力電圧補正回路は、正の電源電圧と負の電源電圧をそれぞれ出力する電源回路に接続され、前記正負の電源電圧の出力電圧値および出力バランスがずれると、前記正の電源電圧が供給される第１の負荷と前記負の電源電圧が供給される第２の負荷とにそれぞれ補正電流を流して当該ずれを補正する出力電圧補正回路であって、前記第１の負荷に接続され、当該第１の負荷に流す補正電流を制御する第１の補正電流制御回路と、前記第２の負荷に接続され、当該第２の負荷に流す補正電流を制御する第２の補正電流制御回路と、前記電源回路から出力される正の出力電圧値が正の第１の電圧閾値よりも高い正の第２の電圧閾値以上に変動すると、前記第１の補正電流回路により前記第１の負荷に前記補正電流を流して前記正の出力電圧値を降下させる第１の出力電圧補正回路と、前記電源回路から出力される負の出力電圧値が負の第１の電圧閾値よりも低い負の第２の電圧閾値以下に変動すると、前記第２の補正電流回路により前記第２の負荷に前記補正電流を流して前記負の電圧値を上昇させる第２の出力電圧補正回路と、前記電源回路から出力される正の出力電圧値が前記正の第１の電圧閾値と前記正の第２の電圧閾値の間の電圧値に変動し、かつ、前記電源回路から出力される負の出力電圧値が前記負の第１の電圧閾値と前記負の第２の電圧閾値の間の電圧値に変動すると、前記正の出力電圧値の絶対値と前記負の出力電圧値の絶対値が等しくなるまで、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する前記第１または第２の補正電流回路により当該極性に対応する前記第１または第２の負荷に流す第３の出力電圧補正回路と、を備えたことを特徴とする。
【００５０】
この構成によれば、電源回路から出力される正の出力電圧値が正の第１の電圧閾値とこの正の第１の電圧閾値よりも高い正の第２の電圧閾値の間の電圧値に変動し、かつ、負の出力電圧値が負の第１の電圧閾値とこの負の第１の電圧閾値よりも低い負の第２の電圧閾値の間の電圧値に変動すると、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する第１または第２の補正電流回路により当該極性に対応する第１または第２の負荷に流して、正の出力電圧値の絶対値と負の出力電圧値の絶対値を等しくするので、正負の出力電圧値のアンバランスが適切に補正される。
【００５１】
また、電源回路から出力される正の出力電圧値が正の第２の電圧閾値以上に変動すると、第１の補正電流回路により第１の負荷に補正電流を流して正の出力電圧値を降下させ、電源回路から出力される負の出力電圧値が負の第２の電圧閾値以下に変動すると、第２の補正電流回路により第２の負荷に補正電流を流して負の電圧値を上昇させるので、正の出力電圧値は正の第２の電圧閾値を超えて上昇することがなく、負の出力電圧値は負の第２の電圧閾値を超えて下降することがない。
【００５２】
従って、電源回路から出力される正負の出力電圧値を正の第２の電圧閾値と負の第２の電圧閾値との範囲内に抑制するとともに、正負の出力電圧値のバランスを適切に補正することかできる。
【００５３】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００５４】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００５５】
図１は、本願発明に係る、スイッチング電源回路の出力電圧補正回路を示す図である。
【００５６】
この出力電圧補正回路は、例えば背景技術の欄で説明した図３に示したスイッチング電源回路に接続され、スイッチング電源回路から出力される正負の出力電圧値の変動やアンバランスを補正するためのものである。すなわち、出力電圧補正回路の正側の電源端子１３と負側の電源端子１４がそれぞれ図３に示したスイッチング電源回路の正側の電源出力端子１１と負側の電源出力端子１２に接続され、抵抗Ｒ６及び抵抗Ｒ１１が負荷として動作するものである。
【００５７】
この出力電圧補正回路は、スイッチング電源回路から供給される正負の電源電圧に対応して、正側の回路と負側の回路とによって構成されており、両回路は、略対称の回路構成とされている。すなわち、回路定数としては、Ｒ１＝Ｒ７、Ｒ２＝Ｒ８、Ｒ３＝Ｒ９、Ｒ５＝Ｒ１０、Ｒ６＝Ｒ１１、Ｖｚ１＝Ｖｚ２、Ｑ１＝Ｑ３（Ｖｂｅ１＝Ｖｂｅ３）、Ｑ２＝Ｑ４（Ｖｂｅ２＝Ｖｂｅ４）となっている。
【００５８】
正側の回路では、例えばＰＮＰ型のバイポーラトランジスタからなる第１トランジスタＱ１と、例えばＮＰＮ型のバイポーラトランジスタからなる第２トランジスタＱ２と、複数の抵抗群（後述）等とが備えられている。負側の回路では、例えばＮＰＮ型のバイポーラトランジスタからなる第３トランジスタＱ３と、例えばＰＮＰ型のバイポーラトランジスタからなる第４トランジスタＱ４と、複数の抵抗群（後述）等とが備えられている。
【００５９】
なお、これら、第１ないし第４トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、バイポーラトランジスタに限るものではなく、電界効果トランジスタなどの他のタイプのトランジスタが用いられてもよい。
【００６０】
これらの回路素子の詳細な接続構成を説明すると、正側の回路において、正側の電源端子１３（＋Ｖａ）とグランドＧＮＤ端子との間には、第１トランジスタＱ１に対するバイアス回路である抵抗Ｒ１と抵抗Ｒ２の直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２の接続点は第１トランジスタＱ１のベース端子に接続されている。
【００６１】
正側の電源端子１３（＋Ｖａ）には、ツェナーダイオードＺＤ１のカソード端子が接続され、ツェナーダイオードＺＤ１のアノード端子には、抵抗Ｒ３を介して第１トランジスタＱ１のエミッタ端子が接続されている。第１トランジスタＱ１のコレクタ端子には、第２トランジスタＱ２のベース端子が接続されている。
【００６２】
第２トランジスタＱ２のコレクタ端子には、一端が正側の電源端子１３（＋Ｖａ）に接続された負荷抵抗Ｒ６の他端が接続されている。第２トランジスタＱ２のエミッタ端子は、グランドＧＮＤに接続されている。第２トランジスタＱ２のベース端子には、抵抗Ｒ５を介してグランドＧＮＤに接続されている。
【００６３】
そして、負荷抵抗Ｒ６は本発明に係る第１の負荷に相当し、抵抗Ｒ５及び第２トランジスタＱ２により本発明に係る第１の補正電流制御回路が構成され、抵抗Ｒ１〜Ｒ３、第１トランジスタＱ１及びツェナーダイオードＺＤ１からなる回路により本発明に係る第１の出力電圧補正回路が構成されている。
【００６４】
一方、負側の回路において、負側の電源端子１４（−Ｖｂ）とグランドＧＮＤ端子との間には、第３トランジスタＱ３に対するバイアス回路である抵抗Ｒ７と抵抗Ｒ８の直列回路が接続され、抵抗Ｒ７と抵抗Ｒ８の接続点は第３トランジスタＱ３のベース端子に接続されている。
【００６５】
負側の電源端子１４（−Ｖｂ）には、ツェナーダイオードＺＤ２のアノード端子が接続され、ツェナーダイオードＺＤ２のカソード端子には、抵抗Ｒ９を介して第３トランジスタＱ３のエミッタ端子が接続されている。第３トランジスタＱ３のコレクタ端子には、第４トランジスタＱ４のベース端子が接続されている。
【００６６】
第４トランジスタＱ４のコレクタ端子には、一端が負側の電源端子１４（−Ｖｂ）に接続された負荷抵抗Ｒ１１の他端が接続されている。第４トランジスタＱ４のエミッタ端子は、グランドＧＮＤに接続されている。第４トランジスタＱ４のベース端子には、抵抗Ｒ１０を介してグランドＧＮＤに接続されている。
【００６７】
また、正側の回路の第１トランジスタＱ１のコレクタ端子と、負側の回路の第３トランジスタＱ３のコレクタ端子との間には、抵抗Ｒ４が接続されており、すなわち、抵抗Ｒ４は、抵抗Ｒ５及び抵抗Ｒ１０と並列に接続されている。
【００６８】
そして、負荷抵抗Ｒ１１は本発明に係る第２の負荷に相当し、抵抗Ｒ１０及び第４トランジスタＱ４により本発明に係る第２の補正電流制御回路が構成され、抵抗Ｒ７〜Ｒ９、第３トランジスタＱ３及びツェナーダイオードＺＤ２からなる回路により本発明に係る第２の出力電圧補正回路が構成されている。また、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ１０により本発明に係る第３の出力電圧補正回路が構成されている。
【００６９】
なお、上記回路構成において、抵抗Ｒ１と抵抗Ｒ７とは略同一の抵抗値を有し、同じく抵抗Ｒ２と抵抗Ｒ８、抵抗Ｒ３と抵抗Ｒ９、抵抗Ｒ５と抵抗Ｒ１０、及び負荷抵抗Ｒ６と負荷抵抗Ｒ１１は、それぞれ略同一の抵抗値を有している。
【００７０】
次に、上記回路構成における作用を説明する。
【００７１】
上記出力電圧補正回路の正側の回路において、第１トランジスタＱ１のベースに供給されるバイアス電圧Ｖｂ１は＋Ｒ２・Ｖａ／（Ｒ１＋Ｒ２）であり、ツェナーダイオードＺＤ１の両端電圧をＶｚ１、第１トランジスタＱ１のベース、エミッタ間電圧をＶｂｅ１（例えば約０．６Ｖ）とすると、第１トランジスタＱ１がオンの状態の条件は、（Ｖａ−Ｖｚ１−Ｖｂｅ１）≧Ｖｂ１であるから、第１トランジスタＱ１がオンになる正側の出力電源電圧の値＋Ｖ１は、下記の（１）式で表される。
【００７２】
【数１】
【００７３】
正側の出力電源電圧の値＋Ｖａが（１）式に示す電圧値＋Ｖ１（以下、この電圧を「正側の第１スレッショールド電圧＋Ｖ１」という。）以上になると、第１トランジスタＱ１にコレクタ電流Ｉａが流れ、このコレクタ電流Ｉａは下記（２）式で表される。（２）式で示されるように、コレクタ電流Ｉａは正側の出力電源電圧の絶対値｜＋Ｖａ｜の上昇に応じて上昇する。なお、「正側の第１スレッショールド電圧＋Ｖ１」は本発明に係る「正の第１の電圧閾値」に相当している。
【００７４】
【数２】
【００７５】
同様に、負側の回路において、第３トランジスタＱ３のベースに供給されるバイアス電圧Ｖｂ３は−Ｒ８・Ｖｂ／（Ｒ７＋Ｒ８）であり、ツェナーダイオードＺＤ２の両端電圧をＶｚ２、第３トランジスタＱ３のベース、エミッタ間電圧をＶｂｅ３（例えば約０．６Ｖ）とすると、第３トランジスタＱ３がオンの状態の条件は、（−Ｖｂ＋Ｖｚ２＋Ｖｂｅ２）≦Ｖｂ３であるから、第３トランジスタＱ３がオンになる負側の出力電源電圧の値−Ｖ１は、下記の（３）式で表される。
【００７６】
【数３】
【００７７】
なお、正側の回路と負側の回路の対称性より、Ｒ７＝Ｒ１、Ｒ８＝Ｒ２、Ｖｚ２＝Ｖｚ１、Ｖｂｅ３＝Ｖｂｅ１であるから、−Ｖ１＝−（Ｖｚ１＋Ｖｂｅ１）・（Ｒ１＋Ｒ２）／Ｒ１となり、｜−Ｖ１｜＝｜＋Ｖ１｜となっている。
【００７８】
負側の出力電源電圧の値−Ｖｂが（３）式に示す電圧値−Ｖ１（以下、「負側の第１スレッショールド電圧−Ｖ１」という。）以下になると、第３トランジスタＱ３にコレクタ電流Ｉｂが流れ、このコレクタ電流Ｉｂは下記（４）式で表される。（４）式で示されるように、コレクタ電流Ｉｂは負側の出力電源電圧の絶対値｜−Ｖｂ｜の上昇に応じて上昇する。なお、「負側の第１スレッショールド電圧−Ｖ１」は本願発明に係る「負の第１の電圧閾値」に相当している。
【００７９】
【数４】
【００８０】
電流Ｉｂについても、正側の回路と負側の回路の対称性より、Ｉｂ＝[Ｒ１・Ｖｂ／（Ｒ１＋Ｒ２）−Ｖｚ１−Ｖｂｅ１]／Ｒ６であるから、｜−Ｖｂ｜＝｜＋Ｖａ｜であれば、｜Ｉｂ｜＝｜Ｉａ｜となる。
【００８１】
次に、第２トランジスタＱ２がオンになり、負荷抵抗Ｒ６に電流Ｉａ′（以下、この電流を「補正電流Ｉａ′」という。）が流れる条件を、電流Ｉｂがゼロの場合について説明する。
【００８２】
電流Ｉｂが流れ始める条件は、上述したように、負側の出力電源電圧−Ｖｂが負側第１スレッショールド電圧−Ｖ１以下になることであるから、−Ｖｂ＝−Ｖ２、Ｉｂ＝０の状態で、正側の出力電源電圧＋Ｖａが上昇し、第１，第２トランジスタＱ１，Ｑ２がオンになる条件を考えると、その条件は以下のようになる。
【００８３】
すなわち、第１トランジスタＱ１がオンになってコレクタ電流Ｉａが流れると、このコレクタ電流Ｉａが抵抗Ｒ５と抵抗Ｒ４，Ｒ１０の直列回路に分流され、抵抗Ｒ５に流れる電流をＩｃとすると、抵抗Ｒ５の両端電圧（Ｒ５・Ｉｃ）が第２トランジスタＱ２のベース・エミッタ電圧Ｖｂｅ２以上になると、トランジスタＱ２がオンになり、第２トランジスタＱ２にコレクタ電流Ｉａ′（補正電流Ｉａ′）が流れる。
【００８４】
抵抗Ｒ５に流れる電流Ｉｃは、Ｉｃ＝（Ｒ４＋Ｒ１０）・Ｉａ／（Ｒ４＋Ｒ５＋Ｒ１０）であるから、補正電流Ｉａ′が流れ始める第１トランジスタＱ１のコレクタ電流Ｉａ１は、下記（５）式となる。
【００８５】
【数５】
【００８６】
従って、第１トランジスタＱ１のコレクタ電流ＩａがＩａ１となるときの正側の出力電源電圧＋Ｖ１’は、Ｒ２・Ｖａ／（Ｒ１＋Ｒ２）＋Ｖｂｅ１＋Ｉａ１・Ｒ３＋Ｖｚ１＝Ｖａより、下記（６）式となる。
【００８７】
【数６】
【００８８】
負側の回路についても同様に第４トランジスタＱ４がオンになり、負荷抵抗Ｒ１１に電流Ｉｂ′（以下、この電流を「補正電流Ｉｂ′」という。）が流れる条件を、電流Ｉａがゼロの場合について求めると、下記（７）式のようになる。
【００８９】
【数７】
【００９０】
なお、正側の回路と負側の回路の対称性より、＋Ｖ１’＝[（Ｒ１＋Ｒ２）／Ｒ１]・［（Ｖｚ１＋Ｖｂｅ１）＋（Ｒ４＋２・Ｒ５）・Ｒ３・Ｖｂｅ２／[（Ｒ５・（Ｒ４＋Ｒ５）]］、−Ｖ１’＝[（Ｒ１＋Ｒ２）／Ｒ１]・［（Ｖｚ１＋Ｖｂｅ１）＋（Ｒ４＋２・Ｒ５）・Ｒ３・Ｖｂｅ２／[（Ｒ５・（Ｒ４＋Ｒ５）]］となるから、｜＋Ｖ１’｜＝｜−Ｖ１’｜である。
【００９１】
（６）式および（７）式において、[（Ｒ１＋Ｒ２）／Ｒ１]・（Ｖｚ１＋Ｖｂｅ１）は正側の第１スレッショールド電圧＋Ｖ１、[（Ｒ７＋Ｒ８）／Ｒ７]・（Ｖｚ２＋Ｖｂｅ３）は負側の第１スレッショールド電圧−Ｖ１であるから、例えば負側の出力電源電圧−Ｖｂは−Ｖ１以上であるが、正側の出力電源電圧＋Ｖａが＋Ｖ１以上に上昇し、正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜に差ΔＶが生じた場合は、その差が下記（８）式に示す電圧ΔＶｒ１以上になると、負荷抵抗Ｒ６に補正電流Ｉａ′が流れて正側の出力電源電圧が自動的に低下することになる。
【００９２】
【数８】
【００９３】
同様に、正側の出力電源電圧＋Ｖａは＋Ｖ１以下であるが、負側の出力電源電圧−Ｖｂが−Ｖ１以下に低下し、負側の出力電源電圧の絶対値｜−Ｖｂ｜と正側の出力電源電圧の絶対値｜＋Ｖａ｜に差ΔＶが生じた場合は、その差が下記（９）式に示す電圧ΔＶｒ２以上になると、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れて負側の出力電源電圧が自動的に上昇することになる。
【００９４】
【数９】
【００９５】
なお、正側の回路と負側の回路の対称性より、Ｒ５＝Ｒ１０、Ｖｂｅ２＝Ｖｂｅ４＝０．６であるから、ΔＶｒ１およびΔＶｒ２は、下記（１０）式に示すΔＶｒとなる。
【００９６】
【数１０】
【００９７】
すなわち、正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜とにΔＶｒ以上のアンバランスが生じると、出力電源電圧の絶対値の大きい方の負荷抵抗に補正電流が流れてそのアンバランスが自動的に解消されるようになる。
【００９８】
上記の説明は、正側の出力電源電圧＋Ｖａまたは負側の出力電源電圧−Ｖａの一方の絶対値だけが正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜を超える場合であるが、両方の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜を超える場合は、第１トランジスタＱ１のコレクタ電流Ｉａと第３トランジスタＱ３のコレクタ電流Ｉｂとが同時に流れ、両電流Ｉａ，Ｉｂの一部が互いに逆向きに抵抗Ｒ５と抵抗Ｒ１０とに流れることになる。
【００９９】
この場合も正側の出力電源電圧＋Ｖａ及び負側の出力電源電圧−Ｖｂに抵抗Ｒ５の両端電圧が第２トランジスタＱ２のベース・エミッタ電圧Ｖｂｅ２を超えるような変動が生じると、補正電流Ｉａ′が流れ、抵抗Ｒ１０の両端電圧が第４トランジスタＱ４のベース・エミッタ電圧Ｖｂｅ４を超えるような変動が生じると、補正電流Ｉｂ′が流れることになる。
【０１００】
正側の回路と負側の回路の対称性より、例えば正側の出力電源電圧の絶対値｜＋Ｖａ｜と負側の出力電源電圧の絶対値｜−Ｖｂ｜とがバランスした状態で、両出力電源電圧の絶対値が正負の第１スレッショールド電圧の絶対値｜±Ｖ１｜以上に変動した場合は、第１トランジスタＱ１に流れるコレクタ電流Ｉａと第３トランジスタＱ３に流れるコレクタ電流Ｉｂとは等しくなる。
【０１０１】
この場合、抵抗Ｒ５と抵抗Ｒ１０とに流れる電流は等しくなり、抵抗Ｒ５及び抵抗Ｒ１０の両端電圧も互いに等しくなるから、第２トランジスタＱ２のベース端子と第４トランジスタＱ４のベース端子との間の電位差、すなわち、抵抗Ｒ４の両端電圧が（Ｖｂｅ２＋Ｖｂｅ４）＝約１．２Ｖ以上になるような正負の出力電源電圧になると、負荷抵抗Ｒ６と負荷抵抗Ｒ１１にそれぞれ補正電流Ｉａ′と補正電流Ｉｂ′が流れて正側の出力電源電圧＋Ｖａは低下し、負側の出力電源電圧−Ｖｂは上昇し、過大な出力電源電圧が解消されることになる。
【０１０２】
この場合の抵抗Ｒ４に流れる電流をＩｄとし、Ｉａ＝Ｉｂ＝Ｉとすると、電流Ｉｄは、下記（１１）式となるから、正負の出力電源電圧が過電圧となるのを防止するために補正電流Ｉａ′または補正電流Ｉｂ′が流れ始めるための条件は、下記（１２）となる。
【０１０３】
【数１１】
【０１０４】
従って、（１２）式より、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が０．６・（Ｒ４＋２・Ｒ５）／Ｒ４・Ｒ５の電流Ｉａ，Ｉｂが流れるような絶対値｜±Ｖ２｜に上昇すると、負荷抵抗Ｒ６，Ｒ１１に補正電流Ｉａ′及び補正電流Ｉｂ′が流れて正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が絶対値｜±Ｖ２｜に抑制され、過電圧が防止されることになる。
【０１０５】
コレクタ電流Ｉａ，Ｉｂが０．６・（Ｒ４＋２・Ｒ５）／Ｒ４・Ｒ５となるときの正側の出力電源電圧＋Ｖ２（以下、この電圧を「正側の第２スレッショールド電圧＋Ｖ２」という。）と負側の出力電源電圧−Ｖ２（以下、この電圧を「負側の第２スレッショールド電圧−Ｖ２」という。）を算出すると、下記（１３），（１４）式となる。なお、正側の第２スレッショールド電圧は本発明に係る「正の第２の電圧閾値」に相当し、負側の第２スレッショールド電圧は本発明に係る「負の第２の電圧閾値」に相当している。
【０１０６】
【数１２】
【０１０７】
正負の回路の対称性より、Ｖｚ１＝Ｖｚ２＝Ｖｚ、Ｖｂｅ１＝Ｖｂｅ２＝Ｖｂｅ３＝Ｖｂｅ４＝０．６Ｖとすると、上記（１３），（１４）式の絶対値｜＋Ｖ２｜，｜−Ｖ２｜は下記（１５）式となる。
【０１０８】
【数１３】
【０１０９】
すなわち、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜が等しく、バランスした状態であってもその絶対値が正負の第２スレッショールド電圧の絶対値｜＋Ｖ２｜，｜−Ｖ２｜以上になると、補正電流Ｉａ′，Ｉｂ′が流れて正側の出力電源電圧＋Ｖａの上昇と負側の出力電源電圧−Ｖｂの低下とが抑制される。
【０１１０】
以上を総合すると、正側の出力電源電圧＋Ｖａが正側の第２スレッショールド電圧＋Ｖ２以上になると、正負の出力電源電圧＋Ｖａ，−Ｖｂがバランスしているか否かに関係なく、負荷抵抗Ｒ６に補正電流Ｉａ′が流れて正側の出力電源電圧＋Ｖａの上昇が抑制され、負側の出力電源電圧−Ｖｂが負側の第２スレッショールド電圧−Ｖ２以下になると、正負の出力電源電圧＋Ｖａ，−Ｖｂがバランスしているか否かに関係なく、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れて負側の出力電源電圧−Ｖｂの低下が抑制される。
【０１１１】
一方、正側の出力電源電圧＋Ｖａが正側の第１スレッショールド電圧＋Ｖ１と正側の第２スレッショールド電圧＋Ｖ２との間にあり、負側の出力電源電圧＋−Ｖｂが負側の第１スレッショールド電圧−Ｖ１と負側の第２スレッショールド電圧−Ｖ２との間にあるときは、正負の出力電源電圧の絶対値｜＋Ｖａ｜，｜−Ｖｂ｜の差ΔＶに（１０）式に示すΔＶｒ以上のアンバランスが生じると、絶対値の大きい側の負荷抵抗Ｒ６または負荷抵抗Ｒ１１に補正電流Ｉａ′または補正電流Ｉｂ′が流れてそのアンバランスが解消される。
【０１１２】
図２は、正負の負荷電流、正負の補正電流、及び正負の出力電源電圧を状態別に示した波形図である。
【０１１３】
ここで、「II」の状態は、正側の出力電源電圧＋Ｖａが正側の第１スレッショールド
電圧＋Ｖ１と正側の第２スレッショールド電圧＋Ｖ２（＞＋Ｖ１）との間にあり（＋Ｖ２＞＋Ｖａ＞＋Ｖ１）、且つ、負の出力電源電圧の値−Ｖｂが負側の第１スレッショールド電圧−Ｖ１と負側の第２スレッショールド電圧−Ｖ２（＜−Ｖ１）との間にあるとき（−Ｖ１＞−Ｖｂ＞−Ｖ２）を示している。
【０１１４】
この「II」の状態は、図４に示した「領域２」に対応し、この状態では、電圧補正回
路は、正側の出力電源電圧の絶対値｜＋Ｖａ|と負側の出力電源電圧の絶対値|−Ｖｂ｜とを比較し、出力電源電圧の絶対値の大きい方が出力電源電圧の絶対値の小さい方に等しくなるまで、負荷抵抗（Ｒ６又はＲ１１）に補正電流（Ｉａ′又はＩｂ′）を流し、アンバランスを解消するように動作する。
【０１１５】
例えば、図２の「II」の状態は、負側の出力電源電圧の絶対値｜−Ｖｂ｜が正側の出
力電源電圧の絶対値｜＋Ｖａ｜より大きい場合を示しており、この場合は、負側の出力電源電圧の絶対値｜−Ｖｂ｜が正側の出力電源電圧の絶対値｜＋Ｖａ｜に等しくなるように（図２のＰ１参照）、負荷抵抗Ｒ１１に補正電流Ｉｂ′が流れ、アンバランスを解消する。
【０１１６】
なお、「II」の状態では、正負の出力電源電圧＋Ｖａ，−Ｖｂがアンバランスである
ときのみ、出力電源電圧＋Ｖａ，−Ｖｂの絶対値のうちの高い方の出力電源電圧の回路においてのみ補正電流（Ｉａ′又はＩｂ′）を流すので、流れる補正電流の量は少なくて済み、図８に示した回路構成における効率の低下を回避することができるといった利点がある。
【０１１７】
次に、「I」の状態は、正側の出力電源電圧の値＋Ｖａが正側の第１スレッショール
ド電圧＋Ｖ１以上であり（＋Ｖａ≧＋Ｖ１）、且つ、負の出力電源電圧の値−Ｖｂが負側の第１スレッショールド電圧−Ｖ１以下であるとき（−Ｖ１≧−Ｖｂ）を示している。
【０１１８】
この「I」の状態は、図４に示した「領域１」に対応し、電圧補正回路では、両電源
電圧＋Ｖａ，−Ｖｂが対称であっても、正側の回路及び負側の回路において第１ないし第４トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のいずれもがオンとなり、補正電流Ｉａ′，Ｉｂ′が流れて正側の出力電源電圧＋Ｖａを正側の第２スレッショールド電圧＋Ｖ２まで低下させる（図２のＰ２参照）とともに、負側の出力電源電圧−Ｖｂを負側の第２スレッショールド電圧−Ｖ２まで上昇させる（図２のＰ３参照）。なお、この領域では、正負の電源出力インピーダンスは比較的大きいので、小さな負荷電流（補正電流）で正側の出力電源電圧＋Ｖａの上昇と負側の出力電源電圧−Ｖｂの低下を抑制することができる。
【０１１９】
また、図２の「III」の状態は、補正電流が十分流れている期間と、「領域２」の状態
が混在している期間（負荷電流１Ａ付近）とが混在した状態を示すものであり、スイッチング電源回路の出力インピーダンスが低い状態（補正電流を流しても、電圧の変動が起きにくい状態）である。
【０１２０】
この状態では、正側の出力電源電圧の絶対値｜＋Ｖａ|が負側の出力電源電圧の絶対値|−Ｖｂ｜より小さいとき、負側の出力電源電圧の絶対値|−Ｖｂ｜が負側の第１スレッショールド電圧−Ｖ１になるように（図２のＰ４参照）、補正電流Ｉｂ′が負荷抵抗Ｒ１１に流れる。また、正側の出力電源電圧の絶対値｜＋Ｖａ|が負側の出力電源電圧の絶対値|−Ｖｂ｜より大きいとき、正側の出力電源電圧の絶対値｜＋Ｖａ|が正側の第１スレッショールド電圧＋Ｖ１になるように（図２のＰ５参照）、補正電流Ｉａ′が負荷抵抗Ｒ６に流れ、アンバランスを解消しようとする。なお、この状態は、補正電流Ｉａ′を流しても、電圧の変動が生じにくい状態であるので、補正回路に大きな負荷電流が流れて損失が過大にならないように、負荷抵抗Ｒ６及び負荷抵抗Ｒ１１の値を設定している。
【０１２１】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。例えば、上記実施形態で説明した電圧補正回路は、スイッチング電源回路に接続されることに限らず、例えば出力電圧を安定化させたい回路に接続してその出力電圧の電圧補正を行うようにしてもよい。
【図面の簡単な説明】
【０１２２】
【図１】本発明に係るスイッチング電源回路を示す図である。
【図２】スイッチング電源回路における各部の波形図である。
【図３】従来のスイッチング電源回路の一例を示す図である。
【図４】従来のスイッチング電源回路における出力電源電圧と負荷電流との関係を示す図である。
【図５】「領域１」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図６】「領域２」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図７】「領域３」におけるスイッチング電源回路の出力電源電圧の波形を示す図である。
【図８】従来のスイッチング電源回路に接続される電圧補正回路の一例を示す図である。
【図９】従来のスイッチング電源回路に接続される他の電圧補正回路の一例を示す図である。
【符号の説明】
【０１２３】
Ｒ１〜Ｒ１１ 抵抗
Ｑ１ 第１トランジスタ
Ｑ２ 第２トランジスタ
Ｑ３ 第３トランジスタ
Ｑ４ 第４トランジスタ
＋Ｖａ 正の出力電源電圧
−Ｖｂ 負の出力電源電圧
ＺＤ１，ＺＤ２ ツェナーダイオード
【特許請求の範囲】
【請求項１】
正の電源電圧と負の電源電圧をそれぞれ出力する電源回路に接続され、前記正負の電源電圧の出力電圧値および出力バランスがずれると、前記正の電源電圧が供給される第１の負荷と前記負の電源電圧が供給される第２の負荷とにそれぞれ補正電流を流して当該ずれを補正する出力電圧補正回路であって、
前記第１の負荷に接続され、当該第１の負荷に流す補正電流を制御する第１の補正電流制御回路と、
前記第２の負荷に接続され、当該第２の負荷に流す補正電流を制御する第２の補正電流制御回路と、
前記電源回路から出力される正の出力電圧値が正の第１の電圧閾値よりも高い正の第２の電圧閾値以上に変動すると、前記第１の補正電流回路により前記第１の負荷に前記補正電流を流して前記正の出力電圧値を降下させる第１の出力電圧補正回路と、
前記電源回路から出力される負の出力電圧値が負の第１の電圧閾値よりも低い負の第２の電圧閾値以下に変動すると、前記第２の補正電流回路により前記第２の負荷に前記補正電流を流して前記負の電圧値を上昇させる第２の出力電圧補正回路と、
前記電源回路から出力される正の出力電圧値が前記正の第１の電圧閾値と前記正の第２の電圧閾値の間の電圧値に変動し、かつ、前記電源回路から出力される負の出力電圧値が前記負の第１の電圧閾値と前記負の第２の電圧閾値の間の電圧値に変動すると、前記正の出力電圧値の絶対値と前記負の出力電圧値の絶対値が等しくなるまで、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する前記第１または第２の補正電流回路により当該極性に対応する前記第１または第２の負荷に流す第３の出力電圧補正回路と、を備えたことを特徴とする電源回路の出力電圧補正回路。
【請求項１】
正の電源電圧と負の電源電圧をそれぞれ出力する電源回路に接続され、前記正負の電源電圧の出力電圧値および出力バランスがずれると、前記正の電源電圧が供給される第１の負荷と前記負の電源電圧が供給される第２の負荷とにそれぞれ補正電流を流して当該ずれを補正する出力電圧補正回路であって、
前記第１の負荷に接続され、当該第１の負荷に流す補正電流を制御する第１の補正電流制御回路と、
前記第２の負荷に接続され、当該第２の負荷に流す補正電流を制御する第２の補正電流制御回路と、
前記電源回路から出力される正の出力電圧値が正の第１の電圧閾値よりも高い正の第２の電圧閾値以上に変動すると、前記第１の補正電流回路により前記第１の負荷に前記補正電流を流して前記正の出力電圧値を降下させる第１の出力電圧補正回路と、
前記電源回路から出力される負の出力電圧値が負の第１の電圧閾値よりも低い負の第２の電圧閾値以下に変動すると、前記第２の補正電流回路により前記第２の負荷に前記補正電流を流して前記負の電圧値を上昇させる第２の出力電圧補正回路と、
前記電源回路から出力される正の出力電圧値が前記正の第１の電圧閾値と前記正の第２の電圧閾値の間の電圧値に変動し、かつ、前記電源回路から出力される負の出力電圧値が前記負の第１の電圧閾値と前記負の第２の電圧閾値の間の電圧値に変動すると、前記正の出力電圧値の絶対値と前記負の出力電圧値の絶対値が等しくなるまで、両出力電圧値の絶対値の差分に応じた補正電流を出力電圧値の絶対値の大きい極性に対応する前記第１または第２の補正電流回路により当該極性に対応する前記第１または第２の負荷に流す第３の出力電圧補正回路と、を備えたことを特徴とする電源回路の出力電圧補正回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−１９７６６１（Ｐ２００６−１９７６６１Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００５−３５２５（Ｐ２００５−３５２５）
【出願日】平成１７年１月１１日（２００５．１．１１）
【出願人】（００００００２７３）オンキヨー株式会社 (502)
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１７年１月１１日（２００５．１．１１）
【出願人】（００００００２７３）オンキヨー株式会社 (502)
【Ｆターム（参考）】
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