駆動回路
【課題】部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路を提供する。
【解決手段】容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、第1巻線とは逆極性の第2巻線とを備え、第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共にトランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、トランスの第1巻線の第1端子が第3スイッチング素子を介して第1電源ラインに接続されると共に第4スイッチング素子を介して接地ラインに接続され、トランスの第1巻線の第2端子が容量性負荷に接続されている。
【解決手段】容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、第1巻線とは逆極性の第2巻線とを備え、第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共にトランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、トランスの第1巻線の第1端子が第3スイッチング素子を介して第1電源ラインに接続されると共に第4スイッチング素子を介して接地ラインに接続され、トランスの第1巻線の第2端子が容量性負荷に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路に関する。
【背景技術】
【0002】
現在、薄型表示装置として、AC型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、2枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面(背面ガラス基板と対向する面)には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する(特許文献1参照)。
【0003】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数(又は期間)が夫々に割り当てられている複数のサブフィールド各々にて、1フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、走査パルスを行毎に行電極対の一方の電極に印加しつつ列電極にデータパルスを印加して選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成(又は消去)させる。サスティン行程では、サスティンパルスを行電極対の各々に交互に印加して所定量の壁電荷が形成されている表示セルのみを繰り返し放電させ、その放電に伴う発光状態を維持することが行われる。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセットパルスを印加してリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化するリセット行程を実行する。
【0004】
図1はプラズマディスプレイパネルの1表示ライン分の各表示セルにサスティンパルスを供給する駆動回路の具体的回路構成を示している。この駆動回路は行電極X,Y各々のための回路部からなる。行電極Y側の回路部はスイッチ素子S1,S2,S11,S12、コイルL1,L2、ダイオードD1,D2及びキャパシタC1を備えている。行電極Y側の回路部においては、スイッチ素子S11、ダイオードD1及びコイルL1からなる直列回路と、スイッチ素子S12、ダイオードD2及びコイルL2からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Yに接続され、他端がキャパシタC1を共通に介して接地されている。また、その一端は電圧Vsの供給ラインとスイッチ素子S1を介して接続されると共に、スイッチ素子S2を介して接地されている。
【0005】
行電極X側の回路部はスイッチ素子S3,S4,S13,S14、コイルL3,L4、ダイオードD3,D4及びキャパシタC2を備えており、その各部品は行電極Y側の回路部と同様に接続されている。表示セルは行電極X,Y間において抵抗RpとキャパシタCpとが直列に接続された等価回路として示されている。抵抗Rpはバス抵抗であり、キャパシタC1,C2各々の容量はキャパシタCpの容量に比べて十分に大きい。
【0006】
かかる駆動回路においては、サスティンパルスを行電極Yに印加する場合にはスイッチ素子S4がオンされる。なお、キャパシタC1,C2の電圧はVs/2になっているとする。キャパシタCpの電圧が0Vのときにスイッチ素子S11がオンになると、コイルL1とキャパシタCpとによる共振作用により、キャパシタC1からスイッチ素子S11、ダイオードD1、コイルL1、抵抗Rp、キャパシタCp、スイッチ素子S4を介してグランドへという経路で共振電流Ipが流れ、これにより行電極Yの電圧Vyが図2に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子S11がオフとなり、スイッチ素子S1がオンとなって、行電極Yには電圧Vsが印加される。このキャパシタCpの一端の電圧がVsのときにスイッチ素子S12がオンにされると、コイルL2とキャパシタCpとによる共振作用により、グランドからスイッチS4、キャパシタCp、抵抗Rp、コイルL2、ダイオードD2、スイッチ素子S12、キャパシタC1へという経路で共振電流Ipが流れ、これにより行電極Yの電圧Vyが降下し、サスティンパルスの立ち下がり部分を形成する。図2には、共振電流Ipの波形を示しており、行電極Yから行電極X方向に流れる場合を正電流とし、その逆が負電流としている。
【0007】
サスティンパルスを行電極Xに印加する場合についても同様に、スイッチ素子S2がオンされる。キャパシタCpの電圧が0Vのときにスイッチ素子S13がオンになると、コイルL3とキャパシタCpとによる共振作用により、キャパシタC2からスイッチ素子S13、ダイオードD3、コイルL3、キャパシタCp、抵抗Rp、スイッチ素子S2を介してグランドへという経路で共振電流Ipが流れ、これにより行電極Xの電圧Vxが図2に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子S13がオフとなり、スイッチ素子S3がオンとなって、行電極Xには電圧Vsが印加される。このキャパシタCpの他端の電圧がVsのときにスイッチ素子S14がオンにされると、コイルL4とキャパシタCpとによる共振作用により、グランドからスイッチS2、抵抗Rp、キャパシタCp、コイルL4、ダイオードD4、スイッチ素子S14、キャパシタC2へという経路で共振電流Ipが流れ、これにより行電極Xの電圧Vxが降下し、サスティンパルスの立ち下がり部分を形成する。
【0008】
このようにサスティンパルスの印加時には、共振作用を利用してパネルのキャパシタCpの電圧を変化させることができるので、回路の電力損失は共振電流の流れる経路の損失だけとなり、電力損失を低減することができる。
【特許文献1】特開2003−233343号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、かかる従来の表示パネルの駆動回路は、対をなす行電極それぞれに駆動回路が必要である。このため、一方の駆動回路で駆動パルスとしてのサスティンパルスを発生させるために4つのスイッチング素子に対してそれぞれ制御入力が、他方の駆動回路でサスティンパルスを発生させるために4つのスイッチング素子に対してそれぞれ制御入力が必要となる。また、対をなす行電極各々に印加されるサスティンパルスは図2に示すように、互いに半周期位相をずらせたものとなっているため、制御入力は別々の回路で作成されることになり、制御入力数が多かった。
【0010】
このような問題点は、プラズマディスプレイパネルやEL(エレクトロルミネセンス)等の容量性負荷の駆動回路に限らず、ゲートが容量性のMOSFET等のスイッチング素子を駆動する駆動回路でも同様に存在する。
【0011】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路を提供することが本発明の目的である。
【課題を解決するための手段】
【0012】
請求項1に係る発明の容量性負荷の駆動回路は、容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、前記トランスの第1巻線の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に第4スイッチング素子を介して前記接地ラインに接続され、前記トランスの第1巻線の第2端子が前記容量性負荷に接続されていることを特徴としている。
【0013】
請求項4に係る発明の容量性負荷の駆動回路は、容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記容量性負荷に接続されたトランスと、を備え、前記トランスの第1巻線の第1部分の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に前記トランスの第1巻線の第2部分の第2端子が第4スイッチング素子を介して前記接地ラインに接続され、前記トランスの第2巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0014】
請求項8に係る発明の容量性負荷の駆動回路は、第1電源ラインと第2電源ラインとの間に電圧を出力する電源と、前記容量性負荷と前記第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と前記第2電源ラインとの間に接続された第2スイッチング素子と、前記第2電源ラインと接地ラインとの間に接続された第3スイッチング素子と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記第2電源ラインに接続されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第1電源ラインに接続され、前記トランスの第1巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0015】
請求項10に係る発明の容量性負荷の駆動回路は、容量性負荷の一端と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷の一端と接地ラインとの間に接続された第2スイッチング素子と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、前記トランスの第1巻線の第1端子が前記容量性負荷の他端に接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0016】
請求項13に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2電源ラインに接続され、前記トランスの第1巻線の第1端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第1巻線の第2端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴としている。
【0017】
請求項16に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、前記パルス発生手段のパルス出力端子は、第1ダイオードを順方向に介して前記トランスの第1巻線の第1部分の第1端子に接続され、第2ダイオードを逆方向に介して前記トランスの第1巻線の第2部分の第2端子に接続され、前記トランスの第2巻線の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【発明を実施するための最良の形態】
【0018】
請求項1に係る発明の容量性負荷の駆動回路においては、第3スイッチング素子がオンとなると、第1電源ラインから電源電圧が第1巻線に印加され、共振電流が第1電源ラインから第3スイッチング素子、第1巻線、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第1スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第4スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第1巻線、第4スイッチング素子を介して接地ラインに流れ込み、同時第2巻線の第2部分を介して第3電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0019】
請求項4に係る発明の容量性負荷の駆動回路においては、第3スイッチング素子がオンとなると、第1電源ラインから電源電圧が第1巻線の第1部分に印加され、共振電流が第1電源ラインから第3スイッチング素子、第1巻線の第1部分、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第1スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第4スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第1巻線の第2部分、第4スイッチング素子を介して接地ラインに流れ込み、同時第2巻線を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0020】
請求項8に係る発明の容量性負荷の駆動回路においては、第1スイッチング素子がオンとなると、共振電流が接地ラインから第1巻線、電源、第1スイッチング素子、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第3スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第2スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第2スイッチング素子、そして第1巻線を介して接地ラインに流れ込み、同時に第2巻線の第2部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0021】
請求項10に係る発明の容量性負荷の駆動回路においては、第1スイッチング素子がオンとなると、共振電流が第1電源ラインから第1スイッチング素子、容量性負荷、第1巻線を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れる。第1スイッチング素子がオフとなり、代わって第2スイッチング素子がオンとなると、共振電流が接地ラインから第1巻線、容量性負荷、第2スイッチング素子を介して接地ラインに流れ込み、同時に第2巻線の第2部分を介して第3電源ラインへ電流が流れる。これにより、容量性負荷の印加電圧は上昇した後、下降する。
【0022】
よって、かかる請求項1,4,8,10に係る発明の容量性負荷の駆動回路によれば、共振電流が流れる経路内に表示パネルのキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0023】
請求項13に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第1巻線を介してゲートに共振電流が流れ込み、同時に第2巻線の第1部分を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第1巻線を介してパルス発生手段に共振電流が流れ込み、同時に第2巻線の第2部分を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【0024】
請求項16に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第1巻線の第1部分を介してゲートに共振電流が流れ込み、同時に第2巻線を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第1巻線の第2部分を介してパルス発生手段に共振電流が流れ込み、同時に第2巻線を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【0025】
よって、かかる請求項13,16に係る発明のゲートが容量性のスイッチング素子の駆動回路によれば、共振電流が流れる経路内にスイッチング素子のキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【実施例】
【0026】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【0027】
図3は請求項1に係る発明が適用されたプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、X行電極駆動回路51、Y行電極駆動回路53、列電極駆動回路55、及び駆動制御回路56から構成される。
【0028】
PDP50には、2次元表示画面の縦方向(垂直方向)に各々伸張して配列された列電極D1〜Dm、横方向(水平方向)に各々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・、(Yn,Xn)が各々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う表示セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する表示セルPC1、1〜PC1、m、第2表示ラインに属する表示セルPC2、1〜PC2、m、・・・・、第n表示ラインに属する表示セルPCn、1〜PCn、mの各々がマトリクス状に配列されているのである。
【0029】
PDP50の列電極D1〜Dm各々は列電極駆動回路55に接続され、行電極X1〜Xn各々はX行電極駆動回路51に接続され、行電極Y1〜Yn各々はY行電極駆動回路53に接続されている。
【0030】
駆動制御回路56は、上記構造を有するPDP50を図4に示す如きサブフィールド法(サブフレーム法)を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をX行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55の各々に供給する。X行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55は、その発光駆動シーケンスに従ってPDP50を駆動すべき各種駆動パルスを生成してPDP50に供給する。
【0031】
図4に示す発光駆動シーケンスにおいては、1フィールド(1フレーム)の表示期間内のサブフィールドSF1〜SF12各々において、アドレス行程W及びサスティン行程Iを各々実行する。また、先頭のサブフィールドSF1に限り、アドレス行程Wに先立ちリセット行程Rを実行する。サブフィールドSF1〜SF12のサスティン行程Iの期間はSF1〜SF12の順に長くされている。なお、アドレス行程Wが実行される期間がアドレス期間であり、サスティン行程Iが実行される期間がサスティン期間である。
【0032】
図5は、サブフィールドSF1〜SF12の内からSF1及びSF2を抜粋して、PDP50の列電極D、行電極X及びYに印加される各種駆動パルスの印加タイミングを示す図である。
【0033】
先頭のサブフィールドSF1においてのみアドレス行程Wに先立ち実施されるリセット行程Rでは、X行電極駆動回路51が図5に示す如き負極性のリセットパルスRPXを行電極X1〜Xnに一斉に印加する。リセットパルスRPXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスRPXの印加と同時に、Y行電極駆動回路53は、図5に示す如き、リセットパルスRPXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスRPYを行電極Y1〜Ynに一斉に印加する。リセットパルスRPY及びリセットパルスRPXの同時印加により、全ての表示セルPC1、1〜PCn、m各々内の行電極X及びY間においてリセット放電が生起される。かかるリセット放電の終息後、行電極Xの近傍には正極性の電荷が形成され、行電極Yの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
【0034】
次に、サブフィールドSF1〜SF12各々のアドレス行程Wでは、Y行電極駆動回路53が正極性の電圧を全ての行電極Y1〜Ynに印加しつつ、それに重畳して負極性の電圧を有する走査パルスSPを行電極Y1〜Yn各々に順次印加して行く。この間、X電極駆動回路51は、行電極X1〜Xn各々を0Vにさせる。列電極駆動回路55は、このサブフィールドSF1に対応した画素駆動データビット群DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、列電極駆動回路55は、論理レベル0の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル1の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、列電極駆動回路55は、先ず、第1表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP1を列電極D1〜Dmに印加し、次に、第2表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP2を列電極D1〜Dmに印加して行くのである。負極性の電圧を有する走査パルスSPと高電圧の画素データパルスDPとが同時に印加された表示セルPC内の列電極D及び行電極Y間において選択消去放電が生起され、表示セルPC内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの低電圧(0ボルト)の画素データパルスDPが印加された表示セルPC内では上記の如き選択消去放電は生起されない。よって、表示セルPC内の壁電荷の形成状態が維持される。すなわち、表示セルPC内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
【0035】
このように、選択消去アドレス法に基づくアドレス行程Wでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に表示セルPC各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する表示セルPCを点灯状態、壁電荷が消去された表示セルPCを消灯状態に設定するのである。
【0036】
次に、各サブフィールドのサスティン行程Iでは、X行電極駆動回路51及びY行電極駆動回路53の各々が、交互に繰り返し正極性のサスティンパルスIPX及びIPYを行電極X1〜Xn及びY1〜Ynに印加する。サスティンパルスIPX及びIPYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスIPX及びIPYが印加される度に、所定量の壁電荷が形成されている上記点灯状態にある表示セルPCのみがサスティン放電し、この放電に伴い蛍光体層17が発光してパネル面に画像が形成される。
【0037】
図6はY行電極駆動回路53に形成されているサスティンパルス生成回路を示している。
【0038】
このサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S1,S2,S11,S12、コイルL1、トランスT1及びダイオードD1,D2を備えている。
【0039】
トランスT1は互いに電磁的に結合した1次巻線Lpと2つの2次巻線Ls1,Ls2とを有している。図6にはその巻線Lp,Ls1,Ls2において同一となる極性を黒丸で示している。1次巻線Lpの巻数をn、2次巻線Ls1の巻数をn1、2次巻線Ls2の巻数をn2とすると、n1>n,n2>nの関係がある。
【0040】
1表示ライン上の行電極Yはスイッチング素子S1(第1スイッチング素子)を介して電源電圧Vsの電源ラインに接続され、また、スイッチング素子S2(第2スイッチング素子)を介して接地されている。
【0041】
スイッチング素子S11,S12(第3及び第4スイッチング素子)は、電圧クランプ部を構成し、電圧Vsの電源ラインと接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ラインはトランスT1の1次巻線Lpの一端(第1端子)に接続されている。更に、行電極YはコイルL1を介してトランスT1の1次巻線Lpの他端(第2端子)に接続されている。
【0042】
トランスT1の2次巻線Ls1の一端(第1端子)はダイオードD1を順方向に介して電圧Vsの電源ラインに接続され、同様に、2次巻線Ls2の一端(第2端子)はダイオードD2を順方向に介して電圧Vsの電源ラインに接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0043】
表示セルは行電極X,Y間において抵抗RpとキャパシタCpとが直列に接続された等価回路として示されている。抵抗Rpは主にPDP50の1表示ライン分のバス抵抗である。
【0044】
行電極Xにも図6と同一の構成のサスティンパルス生成回路が形成される。行電極Yにサスティンパルスを形成されるサスティンパルス生成回路と行電極Xにサスティンパルスを形成されるサスティンパルス生成回路とでは、動作の周期が180度ずれているので、行電極Yに図6のサスティンパルス生成回路によってサスティンパルスが印加されるときには行電極Xは接地電位となるので、その等価回路の行電極X側の一端は接地状態で示されている。
【0045】
かかる構成のサスティンパルス生成回路においては、図7に示すように、スイッチング素子S1,S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図7に示すように、トランスT1の1次巻線Lpには電流Ipが流れ、2次巻線Ls1,Ls2各々には電流Id1,Id2が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0046】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【0047】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、トランスT1の1次巻線Lpには電源電圧Vsが印加される。これにより、電圧Vsの電源ラインから電流Ipがスイッチング素子S11、1次巻線Lp、コイルL1、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0048】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCpとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0049】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S1がオンされる。スイッチング素子S1のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0050】
ダイオードD1を流れる電流Id1は1次巻線Lpを流れる電流Ipに対し、巻数n,n1に比例した電流となる。すなわち、Id1=Ip×n/n1である。ダイオードD1がオンしている間において、トランスT1の2次巻線Ls2にも電圧が誘起しているが、その巻線の極性が異なるためダイオードD2はオフのままとなっている。
【0051】
次に、スイッチング素子S11及びS1がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、コイルL1、1次巻線Lp、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0052】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0053】
ダイオードD2を流れる電流Id2は1次巻線Lpを流れる電流Ipに対し、巻数n,n2に比例した電流となる。すなわち、Id2=Ip×n/n2である。
【0054】
ダイオードD2がオンしている間において、トランスT1の2次巻線Ls1にも電圧が誘起しているが、その巻線の極性が異なるためダイオードD1はオフのままとなっている。
【0055】
以上のように、トランスT1により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0056】
この実施例の駆動回路においては、共振動作における共振の基準電圧を与える図1のC1,C2の如きキャパシタが不要であり、その共振の基準電圧はトランスT1の巻線比によって行電極の電圧を上昇、下降の各々において自由に設定することができるため、共振により到達する電圧を制御することができる。
【0057】
また、この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0058】
更に、コイルL1はトランスT1のリーケージインダクタンスと等価であり、共振動作においてトランスT1のリーケージインダクタンスと共振させるならば、コイルL1を削除することができる。
【0059】
更に、図8に示すように、トランスT1の2次巻線Ls1の一端とダイオードD1のアノードとの間にコイルL2を挿入し、2次巻線Ls2の一端とダイオードD2のアノードとの間にコイルL3を挿入しても良い。この図8の構成のサスティンパルス生成回路においては、これらのコイルL2,L3のインダクタンスは巻数比の2乗で1次巻線Lp側に変換されるため、行電極の電圧を上昇させる場合の等価インダクタンスは、L1+L2(n/n1)2となり、下降させる場合の等価インダクタンスは、L1+L3(n/n2)2になる。
【0060】
よって、行電極の電圧の上昇と下降時の等価インダクタンスを変えることができるため、上昇と下降時の波形、すなわちサスティンパルス波形の傾きを変えることができる。
【0061】
また、トランスT1の巻線比を変えれば、2次側巻線Ls1,Ls2の接続先を、図8に示すように、任意の電源電圧V1,V2にすることができるため、設計自由度が広がる利点がある。
【0062】
図9は請求項4に係る発明の実施例として、Y行電極駆動回路53に形成されているサスティンパルス生成回路の他の例を示している。図9のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S1,S2,S11,S12、コイルL1、トランスT2及びダイオードD1,D2,D3を備えている。
【0063】
トランスT2は図6の回路中のトランスT1の1次と2次とを反対にした構成となっており、互いに電磁的に結合した2つの1次巻線Lp1,Lp2と2次巻線Lsとを有している。図9にはその巻線Lp1,Lp2,Lsにおいて同一となる極性を黒丸で示している。1次巻線Lp1の巻数をn1、1次巻線Lp2の巻数をn2、2次巻線Lsの巻数をnとすると、n1<n,n2<nの関係がある。
【0064】
スイッチング素子S11,S12(第3及び第4スイッチング素子)は電圧Vsの電源ラインと接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ライン(共通ライン)は、ダイオードD1(第1ダイオード)を順方向に介してトランスT2の1次巻線Lp1の一端に接続され、また、ダイオードD2(第2ダイオード)を逆方向に介してトランスT2の1次巻線Lp2の一端に接続されている。更に、行電極YはコイルL1を介してトランスT2の1次巻線Lp1,Lp2各々の他端に接続されている。
【0065】
トランスT2の2次巻線Lsの一端はダイオードD3(第3ダイオード)を順方向に介して電圧Vsの電源ラインに接続され、他端は接地されている。
【0066】
その他の構成は図6のサスティンパルス生成回路と同様である。
【0067】
かかる構成の図9のサスティンパルス生成回路においては、図10に示すように、スイッチング素子S1,S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図10に示すように、トランスT2の1次巻線Lp1,Lp2には電流Ipが流れ、2次巻線Lsには電流Id3が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0068】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【0069】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、トランスT2の1次巻線Lp1には電源電圧Vsが印加される。これにより、電圧Vsの電源ラインから電流Ipがスイッチング素子S11、1次巻線Lp1、コイルL1、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Lsの両端には、1次及び2次巻線Lp1,Lsの巻数n1,nに比例した電圧が発生する。巻数nはn1より大きいので、2次巻線Lsの両端電圧はVs×n/n1となり、電圧Vsよりも大きいため直ちにダイオードD3がオンする。ダイオードD3がオンすると、2次巻線Lsの両端電圧はVsとなる。
【0070】
2次巻線Lsの両端電圧がVsであるときに1次巻線Lp1の両端電圧は、巻数n1,nの比率に従って、Vs×n1/nとなる。よって、キャパシタCpとコイルL1にはVs−Vs×n1/n=Vs(1−n1/n)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0071】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S1がオンされる。スイッチング素子S1のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0072】
ダイオードD3を流れる電流Id3は1次巻線Lp1を流れる電流Ipに対し、巻数n1,nに比例した電流となる。すなわち、Id3=Ip×n1/nである。
【0073】
次に、スイッチング素子S11及びS1がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、コイルL1、1次巻線Lp2、ダイオードD2、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT2の1次巻線Lp2には電圧Vsに近い電圧が印加されることになり、2次巻線Lsに誘起した電圧により、ダイオードD3がオンする。ダイオードD3がオンすると2次巻線Lsの両端電圧はVsとなるため、1次巻線Lp2の両端電圧は巻数n2,nに比例したVs×n2/nとなり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0074】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0075】
ダイオードD3を流れる電流Id3は1次巻線Lp2を流れる電流Ipに対し、巻数n2,nに比例した電流となる。すなわち、Id3=Ip×n2/nである。
【0076】
以上のように、トランスT2により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0077】
図11は請求項8に係る発明の実施例として、Y行電極駆動回路53に形成されているサスティンパルス生成回路の更に他の例を示している。図11のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S2,S11,S12、コイルL1、トランスT1及びダイオードD1,D2を備えている。
【0078】
スイッチング素子S11,S12(第1及び第2スイッチング素子)は直列に接続され、その接続ラインが行電極Yに接続されている。スイッチング素子S11,S12の直列回路のスイッチング素子S11側の一端は電圧Vsの電源Bの正端子(第1電源ライン)に接続され、スイッチング素子S12側の他端はトランスT1の1次巻線Lpの一端及び電源Bの負端子(第2電源ライン)に接続されている。
【0079】
また、トランスT1の1次巻線Lpの一端はスイッチング素子S2(第3スイッチング素子)を介して接地され、他端はコイルL1を介して接地されている。
【0080】
トランスT1の2次巻線Ls1の一端はダイオードD1を介して、2次巻線Ls2の一端はダイオードD2を介して上記の直列回路のスイッチング素子S11側の一端、すなわち電源Bの正端子に接続されている。2次巻線Ls1,Ls2各々の他端は直列回路のスイッチング素子S12側の他端、すなわち電源Bの負端子に接続されている。
【0081】
かかる図11のサスティンパルス生成回路においては、図12に示すように、スイッチング素子S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図12に示すように、トランスT1の1次巻線Lpには電流Ipが流れ、2次巻線Ls1,Ls2各々には電流Id1,Id2が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0082】
次に、図11のサスティンパルス生成回路の具体的な動作について説明する。
【0083】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、電流IpがグランドからコイルL1、1次巻線Lp、電源B、スイッチング素子S11、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0084】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCpとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0085】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0086】
ダイオードD1を流れる電流Id1は1次巻線Lpを流れる電流Ipに対し、巻数n,n1に比例した電流となる。すなわち、Id1=Ip×n/n1である。
【0087】
次に、スイッチング素子S11及びS2がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、スイッチング素子S12、1次巻線Lp、コイルL1からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0088】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0089】
ダイオードD2を流れる電流Id2は1次巻線Lpを流れる電流Ipに対し、巻数n,n2に比例した電流となる。すなわち、Id2=Ip×n/n2である。
【0090】
以上のように、トランスT1により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0091】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0092】
図13は請求項10に係る発明の実施例として、X行電極駆動回路51及びY行電極駆動回路53に形成されているサスティンパルス生成回路の例を示している。図13のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S11,S12(第1及び第2スイッチング素子)、コイルL1、トランスT1及びダイオードD1,D2を備えている。スイッチング素子S11,S12はX行電極駆動回路51内に備えられ、コイルL1、トランスT1及びダイオードD1,D2はY行電極駆動回路53内に備えられている。
【0093】
スイッチング素子S11,S12は電圧Vsの電源ライン(第1電源ライン)と接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ラインは表示セルの行電極Xに接続されている。
【0094】
トランスT1の1次巻線Lpの一端は表示セルの行電極Yに接続されている。1次巻線Lpの他端はコイルL1を介して接地されている。
【0095】
トランスT1の2次巻線Ls1の一端はダイオードD1を順方向に介して電圧V1の電源ライン(第2電源ライン)に接続され、同様に、2次巻線Ls2の一端はダイオードD2を順方向に介して電圧V1の電源ライン(第3電源ライン)に接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0096】
かかる構成のサスティンパルス生成回路においては、図14に示すように、キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、行電極Xの電圧Vxに電圧Vsが印加され、行電極Yの電圧Vyが急上昇するので、電流Ipがスイッチング素子S11、キャパシタCp、抵抗Rp、1次巻線Lp、コイルL1を介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧V1よりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はV1となる。
【0097】
2次巻線Ls1の両端電圧がV1であるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、V1×n/n1となる。よって、キャパシタCpとコイルL1にはVs−V1×n/n1の電圧が印加され、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に減少する。
【0098】
次に、スイッチング素子S11がオフされる一方、スイッチング素子S12がオンされると、行電極Xの電圧Vxがグランドレベルとなり、行電極Yの電圧Vyが急降下するので、グランドからコイルL1、1次巻線Lp、抵抗Rp、キャパシタCp、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧−Vsに近い電圧が印加されることになり、行電極Yの電圧Vyが急降下する。2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はV1となるため、1次巻線Lpの両端電圧は巻数n,n2に比例したV1×n/n2となり、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0099】
表示セルの行電極X,Y間の電圧Vx−Vyは図14に示すように変化するので、結果としてサスティンパルスが行電極X,Yに交互に形成されることになる。
【0100】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0101】
図15は請求項13に係る発明の実施例として、ゲートが容量性のスイッチング素子であるN型のMOSFET Q1を駆動する駆動回路を示している。MOSFET Q1はゲート容量Cgを有している。この駆動回路は、MOSFET Q1の駆動時のゲートチャージ損失を低減させるものである。ゲートチャージ損失はMOSFETのゲートチャージをQg、駆動電圧をVs、繰り返し周波数をfとするとQg×Vs×fで与えられる。
【0102】
図15の駆動回路は、コイルL1、トランスT1、ダイオードD1,D2及びドライバM1を備えている。トランスT1は図6に示したものと同一である。
【0103】
MOSFET Q1のゲートはコイルL1を介してトランスT1の1次巻線Lpの一端に接続されている。ドライバM1はパルス発生手段であり、MOSFET Q1を駆動する電圧Vsのパルスを出力する。ドライバM1の駆動出力端子は1次巻線Lpの他端に接続されている。
【0104】
トランスT1の2次巻線Ls1の一端はダイオードD1を順方向に介して電圧Vsの電源ライン(第1電源ライン)に接続され、同様に、2次巻線Ls2の一端はダイオードD2を順方向に介して電圧Vsの電源ライン(第2電源ライン)に接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0105】
かかる構成の駆動回路においては、キャパシタCgの両端間が0Vである状態で、ドライバM1からパルスが出力されると、トランスT1の1次巻線Lpには電源電圧Vsが印加される。これにより、ドライバM1から電流Ipが1次巻線Lp、コイルL1、MOSFET Q1のゲート・ソース(キャパシタCg)間を介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0106】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCgとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により図16に示すように徐々に上昇する。
【0107】
共振によりゲート電圧Vgが上昇して、共振電流が0になるとダイオードD1がオフする。ダイオードD1のオフにより、トランスT1の1次巻線Lpのインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Vgは図16に示すように、上昇後、電源電圧Vsにほぼ等しい電圧となる。
【0108】
次に、ドライバM1のパルス出力が停止されると、グランドからキャパシタCg、コイルL1、1次巻線LpからドライバM1へという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により徐々に下降してほぼグランドレベル0Vに達する。
【0109】
図16においてt1はMOSFET Q1のゲート容量CgとコイルL1による共振期間であり、t2はトランスT1の励磁インダクタンスを通して、ハイレベル、或いはローレベルを維持している期間である。
【0110】
以上のように、ドライバM1の出力パルスに応じてトランスT1により発生した電圧を基準に共振動作をさせることで、MOSFET Q1のゲート電圧Vgを上昇させ、その後、下降させることができ、これによりパルスが形成される。
【0111】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0112】
図17は請求項16に係る発明の実施例として、ゲートが容量性のスイッチング素子であるN型のMOSFET Q1を駆動する駆動回路を示している。MOSFET Q1は図15に示したものと同一である。
【0113】
図17の駆動回路は、コイルL1、トランスT2、ダイオードD1,D2,D3及びドライバM1を備えている。トランスT2は図9に示したものと同一であり、トランスT1の1次と2次とを反対にした構成となっており、互いに電磁的に結合した2つの1次巻線Lp1,Lp2と2次巻線Lsとを有している。
【0114】
ドライバM1の出力端はダイオードD1(第1ダイオード)を順方向に介してトランスT2の1次巻線Lp1の一端に接続され、また、ダイオードD2(第2ダイオード)を逆方向に介してトランスT2の1次巻線Lp2の一端に接続されている。更に、MOSFET Q1のゲートはコイルL1を介してトランスT2の1次巻線Lp1,Lp2各々の他端に接続されている。
【0115】
トランスT2の2次巻線Lsの一端はダイオードD3(第3ダイオード)を順方向に介して電圧Vsの電源ラインに接続され、他端は接地されている。
【0116】
かかる構成の駆動回路においては、キャパシタCgの両端間が0Vである状態で、ドライバM1からパルスが出力されると、トランスT2の1次巻線Lp1には電源電圧Vsが印加される。これにより、ドライバM1から電流IpがダイオードD1、1次巻線Lp1、コイルL1、MOSFET Q1のゲート・ソース(キャパシタCg)間を介してグランドに流れ込む。2次巻線Lsの両端には、1次及び2次巻線Lp,Ls1の巻数n1,nに比例した電圧が発生する。巻数nはn1より大きいので、2次巻線Lsの両端電圧はVs×n/n1となり、電圧Vsよりも大きいため直ちにダイオードD3がオンする。ダイオードD3がオンすると、2次巻線Lsの両端電圧はVsとなる。
【0117】
2次巻線Lsの両端電圧がVsであるときに1次巻線Lp1の両端電圧は、巻数n1,nの比率に従って、Vs×n1/nとなる。よって、キャパシタCgとコイルL1にはVs−Vs×n1/n=Vs(1−n1/n)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により図16に示すように徐々に上昇する。
【0118】
共振によりゲート電圧Vgが上昇して、共振電流が0になるとダイオードD3がオフする。ダイオードD3のオフにより、トランスT2の1次巻線Lp1のインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Vgは図16に示すように、上昇後、電源電圧Vsにほぼ等しい電圧となる。
【0119】
次に、ドライバM1のパルス出力が停止されると、グランドからキャパシタCg、コイルL1、1次巻線Lp2、ダイオードD2からドライバM1へという経路で電流Ipが流れ、トランスT2の1次巻線Lp2には電圧Vsに近い電圧が印加されることになり、2次巻線Lsに誘起した電圧により、ダイオードD3がオンする。ダイオードD3がオンすると2次巻線Lsの両端電圧はVsとなるため、1次巻線Lp2の両端電圧は巻数n2,nに比例したVs×n2/nとなり、この電圧を基準とする共振動作により、共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により徐々に下降してほぼグランドレベル0Vに達する。
【0120】
なお、図15及び図17の駆動回路においては、ゲートが容量性のスイッチング素子としてMOSFETが用いられているが、これに限らず、IGBT(絶縁ゲートバイポーラトランジスタ;InsulateD Gate Bipolar Transistor)等の他のスイッチング素子を用いることができる。
【図面の簡単な説明】
【0121】
【図1】従来の表示パネルの駆動回路を示す回路図である。
【図2】図1の駆動回路による行電極の電圧波形及び共振電流波形を示す図である。
【図3】本発明が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図4】発光駆動シーケンスを示す図である。
【図5】リセット行程、アドレス行程及びサスティン行程各々における各駆動パルスの印加タイミングを示す図である。
【図6】サスティンパルス生成回路を示す回路図である。
【図7】図6の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図8】図6のサスティンパルス生成回路の変形例を示す回路図である。
【図9】サスティンパルス生成回路の他の例を示す回路図である。
【図10】図9の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図11】サスティンパルス生成回路の他の例を示す回路図である。
【図12】図11の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図13】サスティンパルス生成回路の他の例を示す回路図である。
【図14】図13の回路による各行電極電圧波形及び行電極間の電圧波形を示す図である。
【図15】N型のMOSFETの駆動回路を示す回路図である。
【図16】図15の駆動回路によるMOSFETのゲート電圧を示す波形図である。
【図17】N型のMOSFETの駆動回路の他の例を示す回路図である。
【主要部分の符号の説明】
【0122】
50 PDP
51 X行電極駆動回路
53 Y行電極駆動回路
55 列電極駆動回路
56 駆動制御回路
T1,T2 トランス
【技術分野】
【0001】
本発明は、容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路に関する。
【背景技術】
【0002】
現在、薄型表示装置として、AC型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、2枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面(背面ガラス基板と対向する面)には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する(特許文献1参照)。
【0003】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数(又は期間)が夫々に割り当てられている複数のサブフィールド各々にて、1フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、走査パルスを行毎に行電極対の一方の電極に印加しつつ列電極にデータパルスを印加して選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成(又は消去)させる。サスティン行程では、サスティンパルスを行電極対の各々に交互に印加して所定量の壁電荷が形成されている表示セルのみを繰り返し放電させ、その放電に伴う発光状態を維持することが行われる。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセットパルスを印加してリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化するリセット行程を実行する。
【0004】
図1はプラズマディスプレイパネルの1表示ライン分の各表示セルにサスティンパルスを供給する駆動回路の具体的回路構成を示している。この駆動回路は行電極X,Y各々のための回路部からなる。行電極Y側の回路部はスイッチ素子S1,S2,S11,S12、コイルL1,L2、ダイオードD1,D2及びキャパシタC1を備えている。行電極Y側の回路部においては、スイッチ素子S11、ダイオードD1及びコイルL1からなる直列回路と、スイッチ素子S12、ダイオードD2及びコイルL2からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Yに接続され、他端がキャパシタC1を共通に介して接地されている。また、その一端は電圧Vsの供給ラインとスイッチ素子S1を介して接続されると共に、スイッチ素子S2を介して接地されている。
【0005】
行電極X側の回路部はスイッチ素子S3,S4,S13,S14、コイルL3,L4、ダイオードD3,D4及びキャパシタC2を備えており、その各部品は行電極Y側の回路部と同様に接続されている。表示セルは行電極X,Y間において抵抗RpとキャパシタCpとが直列に接続された等価回路として示されている。抵抗Rpはバス抵抗であり、キャパシタC1,C2各々の容量はキャパシタCpの容量に比べて十分に大きい。
【0006】
かかる駆動回路においては、サスティンパルスを行電極Yに印加する場合にはスイッチ素子S4がオンされる。なお、キャパシタC1,C2の電圧はVs/2になっているとする。キャパシタCpの電圧が0Vのときにスイッチ素子S11がオンになると、コイルL1とキャパシタCpとによる共振作用により、キャパシタC1からスイッチ素子S11、ダイオードD1、コイルL1、抵抗Rp、キャパシタCp、スイッチ素子S4を介してグランドへという経路で共振電流Ipが流れ、これにより行電極Yの電圧Vyが図2に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子S11がオフとなり、スイッチ素子S1がオンとなって、行電極Yには電圧Vsが印加される。このキャパシタCpの一端の電圧がVsのときにスイッチ素子S12がオンにされると、コイルL2とキャパシタCpとによる共振作用により、グランドからスイッチS4、キャパシタCp、抵抗Rp、コイルL2、ダイオードD2、スイッチ素子S12、キャパシタC1へという経路で共振電流Ipが流れ、これにより行電極Yの電圧Vyが降下し、サスティンパルスの立ち下がり部分を形成する。図2には、共振電流Ipの波形を示しており、行電極Yから行電極X方向に流れる場合を正電流とし、その逆が負電流としている。
【0007】
サスティンパルスを行電極Xに印加する場合についても同様に、スイッチ素子S2がオンされる。キャパシタCpの電圧が0Vのときにスイッチ素子S13がオンになると、コイルL3とキャパシタCpとによる共振作用により、キャパシタC2からスイッチ素子S13、ダイオードD3、コイルL3、キャパシタCp、抵抗Rp、スイッチ素子S2を介してグランドへという経路で共振電流Ipが流れ、これにより行電極Xの電圧Vxが図2に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子S13がオフとなり、スイッチ素子S3がオンとなって、行電極Xには電圧Vsが印加される。このキャパシタCpの他端の電圧がVsのときにスイッチ素子S14がオンにされると、コイルL4とキャパシタCpとによる共振作用により、グランドからスイッチS2、抵抗Rp、キャパシタCp、コイルL4、ダイオードD4、スイッチ素子S14、キャパシタC2へという経路で共振電流Ipが流れ、これにより行電極Xの電圧Vxが降下し、サスティンパルスの立ち下がり部分を形成する。
【0008】
このようにサスティンパルスの印加時には、共振作用を利用してパネルのキャパシタCpの電圧を変化させることができるので、回路の電力損失は共振電流の流れる経路の損失だけとなり、電力損失を低減することができる。
【特許文献1】特開2003−233343号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、かかる従来の表示パネルの駆動回路は、対をなす行電極それぞれに駆動回路が必要である。このため、一方の駆動回路で駆動パルスとしてのサスティンパルスを発生させるために4つのスイッチング素子に対してそれぞれ制御入力が、他方の駆動回路でサスティンパルスを発生させるために4つのスイッチング素子に対してそれぞれ制御入力が必要となる。また、対をなす行電極各々に印加されるサスティンパルスは図2に示すように、互いに半周期位相をずらせたものとなっているため、制御入力は別々の回路で作成されることになり、制御入力数が多かった。
【0010】
このような問題点は、プラズマディスプレイパネルやEL(エレクトロルミネセンス)等の容量性負荷の駆動回路に限らず、ゲートが容量性のMOSFET等のスイッチング素子を駆動する駆動回路でも同様に存在する。
【0011】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路を提供することが本発明の目的である。
【課題を解決するための手段】
【0012】
請求項1に係る発明の容量性負荷の駆動回路は、容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、前記トランスの第1巻線の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に第4スイッチング素子を介して前記接地ラインに接続され、前記トランスの第1巻線の第2端子が前記容量性負荷に接続されていることを特徴としている。
【0013】
請求項4に係る発明の容量性負荷の駆動回路は、容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記容量性負荷に接続されたトランスと、を備え、前記トランスの第1巻線の第1部分の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に前記トランスの第1巻線の第2部分の第2端子が第4スイッチング素子を介して前記接地ラインに接続され、前記トランスの第2巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0014】
請求項8に係る発明の容量性負荷の駆動回路は、第1電源ラインと第2電源ラインとの間に電圧を出力する電源と、前記容量性負荷と前記第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と前記第2電源ラインとの間に接続された第2スイッチング素子と、前記第2電源ラインと接地ラインとの間に接続された第3スイッチング素子と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記第2電源ラインに接続されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第1電源ラインに接続され、前記トランスの第1巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0015】
請求項10に係る発明の容量性負荷の駆動回路は、容量性負荷の一端と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷の一端と接地ラインとの間に接続された第2スイッチング素子と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、前記トランスの第1巻線の第1端子が前記容量性負荷の他端に接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【0016】
請求項13に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、前記トランスの第2巻線の第1部分の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2電源ラインに接続され、前記トランスの第1巻線の第1端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第1巻線の第2端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴としている。
【0017】
請求項16に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、前記パルス発生手段のパルス出力端子は、第1ダイオードを順方向に介して前記トランスの第1巻線の第1部分の第1端子に接続され、第2ダイオードを逆方向に介して前記トランスの第1巻線の第2部分の第2端子に接続され、前記トランスの第2巻線の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴としている。
【発明を実施するための最良の形態】
【0018】
請求項1に係る発明の容量性負荷の駆動回路においては、第3スイッチング素子がオンとなると、第1電源ラインから電源電圧が第1巻線に印加され、共振電流が第1電源ラインから第3スイッチング素子、第1巻線、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第1スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第4スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第1巻線、第4スイッチング素子を介して接地ラインに流れ込み、同時第2巻線の第2部分を介して第3電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0019】
請求項4に係る発明の容量性負荷の駆動回路においては、第3スイッチング素子がオンとなると、第1電源ラインから電源電圧が第1巻線の第1部分に印加され、共振電流が第1電源ラインから第3スイッチング素子、第1巻線の第1部分、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第1スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第4スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第1巻線の第2部分、第4スイッチング素子を介して接地ラインに流れ込み、同時第2巻線を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0020】
請求項8に係る発明の容量性負荷の駆動回路においては、第1スイッチング素子がオンとなると、共振電流が接地ラインから第1巻線、電源、第1スイッチング素子、そして容量性負荷を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第3スイッチング素子がオンとなると容量性負荷の印加電圧は第1電源ラインの電源電圧に等しくなる。その後、第1及び第3スイッチング素子がオフとなり代わって第2スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第2スイッチング素子、そして第1巻線を介して接地ラインに流れ込み、同時に第2巻線の第2部分を介して第2電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第2スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【0021】
請求項10に係る発明の容量性負荷の駆動回路においては、第1スイッチング素子がオンとなると、共振電流が第1電源ラインから第1スイッチング素子、容量性負荷、第1巻線を介して接地ラインに流れ込み、同時に第2巻線の第1部分を介して第2電源ラインへ電流が流れる。第1スイッチング素子がオフとなり、代わって第2スイッチング素子がオンとなると、共振電流が接地ラインから第1巻線、容量性負荷、第2スイッチング素子を介して接地ラインに流れ込み、同時に第2巻線の第2部分を介して第3電源ラインへ電流が流れる。これにより、容量性負荷の印加電圧は上昇した後、下降する。
【0022】
よって、かかる請求項1,4,8,10に係る発明の容量性負荷の駆動回路によれば、共振電流が流れる経路内に表示パネルのキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0023】
請求項13に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第1巻線を介してゲートに共振電流が流れ込み、同時に第2巻線の第1部分を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第1巻線を介してパルス発生手段に共振電流が流れ込み、同時に第2巻線の第2部分を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【0024】
請求項16に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第1巻線の第1部分を介してゲートに共振電流が流れ込み、同時に第2巻線を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第1巻線の第2部分を介してパルス発生手段に共振電流が流れ込み、同時に第2巻線を介して第1電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【0025】
よって、かかる請求項13,16に係る発明のゲートが容量性のスイッチング素子の駆動回路によれば、共振電流が流れる経路内にスイッチング素子のキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【実施例】
【0026】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【0027】
図3は請求項1に係る発明が適用されたプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、X行電極駆動回路51、Y行電極駆動回路53、列電極駆動回路55、及び駆動制御回路56から構成される。
【0028】
PDP50には、2次元表示画面の縦方向(垂直方向)に各々伸張して配列された列電極D1〜Dm、横方向(水平方向)に各々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・、(Yn,Xn)が各々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う表示セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する表示セルPC1、1〜PC1、m、第2表示ラインに属する表示セルPC2、1〜PC2、m、・・・・、第n表示ラインに属する表示セルPCn、1〜PCn、mの各々がマトリクス状に配列されているのである。
【0029】
PDP50の列電極D1〜Dm各々は列電極駆動回路55に接続され、行電極X1〜Xn各々はX行電極駆動回路51に接続され、行電極Y1〜Yn各々はY行電極駆動回路53に接続されている。
【0030】
駆動制御回路56は、上記構造を有するPDP50を図4に示す如きサブフィールド法(サブフレーム法)を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をX行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55の各々に供給する。X行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55は、その発光駆動シーケンスに従ってPDP50を駆動すべき各種駆動パルスを生成してPDP50に供給する。
【0031】
図4に示す発光駆動シーケンスにおいては、1フィールド(1フレーム)の表示期間内のサブフィールドSF1〜SF12各々において、アドレス行程W及びサスティン行程Iを各々実行する。また、先頭のサブフィールドSF1に限り、アドレス行程Wに先立ちリセット行程Rを実行する。サブフィールドSF1〜SF12のサスティン行程Iの期間はSF1〜SF12の順に長くされている。なお、アドレス行程Wが実行される期間がアドレス期間であり、サスティン行程Iが実行される期間がサスティン期間である。
【0032】
図5は、サブフィールドSF1〜SF12の内からSF1及びSF2を抜粋して、PDP50の列電極D、行電極X及びYに印加される各種駆動パルスの印加タイミングを示す図である。
【0033】
先頭のサブフィールドSF1においてのみアドレス行程Wに先立ち実施されるリセット行程Rでは、X行電極駆動回路51が図5に示す如き負極性のリセットパルスRPXを行電極X1〜Xnに一斉に印加する。リセットパルスRPXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスRPXの印加と同時に、Y行電極駆動回路53は、図5に示す如き、リセットパルスRPXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスRPYを行電極Y1〜Ynに一斉に印加する。リセットパルスRPY及びリセットパルスRPXの同時印加により、全ての表示セルPC1、1〜PCn、m各々内の行電極X及びY間においてリセット放電が生起される。かかるリセット放電の終息後、行電極Xの近傍には正極性の電荷が形成され、行電極Yの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
【0034】
次に、サブフィールドSF1〜SF12各々のアドレス行程Wでは、Y行電極駆動回路53が正極性の電圧を全ての行電極Y1〜Ynに印加しつつ、それに重畳して負極性の電圧を有する走査パルスSPを行電極Y1〜Yn各々に順次印加して行く。この間、X電極駆動回路51は、行電極X1〜Xn各々を0Vにさせる。列電極駆動回路55は、このサブフィールドSF1に対応した画素駆動データビット群DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、列電極駆動回路55は、論理レベル0の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル1の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、列電極駆動回路55は、先ず、第1表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP1を列電極D1〜Dmに印加し、次に、第2表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP2を列電極D1〜Dmに印加して行くのである。負極性の電圧を有する走査パルスSPと高電圧の画素データパルスDPとが同時に印加された表示セルPC内の列電極D及び行電極Y間において選択消去放電が生起され、表示セルPC内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの低電圧(0ボルト)の画素データパルスDPが印加された表示セルPC内では上記の如き選択消去放電は生起されない。よって、表示セルPC内の壁電荷の形成状態が維持される。すなわち、表示セルPC内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
【0035】
このように、選択消去アドレス法に基づくアドレス行程Wでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に表示セルPC各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する表示セルPCを点灯状態、壁電荷が消去された表示セルPCを消灯状態に設定するのである。
【0036】
次に、各サブフィールドのサスティン行程Iでは、X行電極駆動回路51及びY行電極駆動回路53の各々が、交互に繰り返し正極性のサスティンパルスIPX及びIPYを行電極X1〜Xn及びY1〜Ynに印加する。サスティンパルスIPX及びIPYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスIPX及びIPYが印加される度に、所定量の壁電荷が形成されている上記点灯状態にある表示セルPCのみがサスティン放電し、この放電に伴い蛍光体層17が発光してパネル面に画像が形成される。
【0037】
図6はY行電極駆動回路53に形成されているサスティンパルス生成回路を示している。
【0038】
このサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S1,S2,S11,S12、コイルL1、トランスT1及びダイオードD1,D2を備えている。
【0039】
トランスT1は互いに電磁的に結合した1次巻線Lpと2つの2次巻線Ls1,Ls2とを有している。図6にはその巻線Lp,Ls1,Ls2において同一となる極性を黒丸で示している。1次巻線Lpの巻数をn、2次巻線Ls1の巻数をn1、2次巻線Ls2の巻数をn2とすると、n1>n,n2>nの関係がある。
【0040】
1表示ライン上の行電極Yはスイッチング素子S1(第1スイッチング素子)を介して電源電圧Vsの電源ラインに接続され、また、スイッチング素子S2(第2スイッチング素子)を介して接地されている。
【0041】
スイッチング素子S11,S12(第3及び第4スイッチング素子)は、電圧クランプ部を構成し、電圧Vsの電源ラインと接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ラインはトランスT1の1次巻線Lpの一端(第1端子)に接続されている。更に、行電極YはコイルL1を介してトランスT1の1次巻線Lpの他端(第2端子)に接続されている。
【0042】
トランスT1の2次巻線Ls1の一端(第1端子)はダイオードD1を順方向に介して電圧Vsの電源ラインに接続され、同様に、2次巻線Ls2の一端(第2端子)はダイオードD2を順方向に介して電圧Vsの電源ラインに接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0043】
表示セルは行電極X,Y間において抵抗RpとキャパシタCpとが直列に接続された等価回路として示されている。抵抗Rpは主にPDP50の1表示ライン分のバス抵抗である。
【0044】
行電極Xにも図6と同一の構成のサスティンパルス生成回路が形成される。行電極Yにサスティンパルスを形成されるサスティンパルス生成回路と行電極Xにサスティンパルスを形成されるサスティンパルス生成回路とでは、動作の周期が180度ずれているので、行電極Yに図6のサスティンパルス生成回路によってサスティンパルスが印加されるときには行電極Xは接地電位となるので、その等価回路の行電極X側の一端は接地状態で示されている。
【0045】
かかる構成のサスティンパルス生成回路においては、図7に示すように、スイッチング素子S1,S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図7に示すように、トランスT1の1次巻線Lpには電流Ipが流れ、2次巻線Ls1,Ls2各々には電流Id1,Id2が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0046】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【0047】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、トランスT1の1次巻線Lpには電源電圧Vsが印加される。これにより、電圧Vsの電源ラインから電流Ipがスイッチング素子S11、1次巻線Lp、コイルL1、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0048】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCpとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0049】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S1がオンされる。スイッチング素子S1のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0050】
ダイオードD1を流れる電流Id1は1次巻線Lpを流れる電流Ipに対し、巻数n,n1に比例した電流となる。すなわち、Id1=Ip×n/n1である。ダイオードD1がオンしている間において、トランスT1の2次巻線Ls2にも電圧が誘起しているが、その巻線の極性が異なるためダイオードD2はオフのままとなっている。
【0051】
次に、スイッチング素子S11及びS1がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、コイルL1、1次巻線Lp、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0052】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0053】
ダイオードD2を流れる電流Id2は1次巻線Lpを流れる電流Ipに対し、巻数n,n2に比例した電流となる。すなわち、Id2=Ip×n/n2である。
【0054】
ダイオードD2がオンしている間において、トランスT1の2次巻線Ls1にも電圧が誘起しているが、その巻線の極性が異なるためダイオードD1はオフのままとなっている。
【0055】
以上のように、トランスT1により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0056】
この実施例の駆動回路においては、共振動作における共振の基準電圧を与える図1のC1,C2の如きキャパシタが不要であり、その共振の基準電圧はトランスT1の巻線比によって行電極の電圧を上昇、下降の各々において自由に設定することができるため、共振により到達する電圧を制御することができる。
【0057】
また、この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0058】
更に、コイルL1はトランスT1のリーケージインダクタンスと等価であり、共振動作においてトランスT1のリーケージインダクタンスと共振させるならば、コイルL1を削除することができる。
【0059】
更に、図8に示すように、トランスT1の2次巻線Ls1の一端とダイオードD1のアノードとの間にコイルL2を挿入し、2次巻線Ls2の一端とダイオードD2のアノードとの間にコイルL3を挿入しても良い。この図8の構成のサスティンパルス生成回路においては、これらのコイルL2,L3のインダクタンスは巻数比の2乗で1次巻線Lp側に変換されるため、行電極の電圧を上昇させる場合の等価インダクタンスは、L1+L2(n/n1)2となり、下降させる場合の等価インダクタンスは、L1+L3(n/n2)2になる。
【0060】
よって、行電極の電圧の上昇と下降時の等価インダクタンスを変えることができるため、上昇と下降時の波形、すなわちサスティンパルス波形の傾きを変えることができる。
【0061】
また、トランスT1の巻線比を変えれば、2次側巻線Ls1,Ls2の接続先を、図8に示すように、任意の電源電圧V1,V2にすることができるため、設計自由度が広がる利点がある。
【0062】
図9は請求項4に係る発明の実施例として、Y行電極駆動回路53に形成されているサスティンパルス生成回路の他の例を示している。図9のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S1,S2,S11,S12、コイルL1、トランスT2及びダイオードD1,D2,D3を備えている。
【0063】
トランスT2は図6の回路中のトランスT1の1次と2次とを反対にした構成となっており、互いに電磁的に結合した2つの1次巻線Lp1,Lp2と2次巻線Lsとを有している。図9にはその巻線Lp1,Lp2,Lsにおいて同一となる極性を黒丸で示している。1次巻線Lp1の巻数をn1、1次巻線Lp2の巻数をn2、2次巻線Lsの巻数をnとすると、n1<n,n2<nの関係がある。
【0064】
スイッチング素子S11,S12(第3及び第4スイッチング素子)は電圧Vsの電源ラインと接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ライン(共通ライン)は、ダイオードD1(第1ダイオード)を順方向に介してトランスT2の1次巻線Lp1の一端に接続され、また、ダイオードD2(第2ダイオード)を逆方向に介してトランスT2の1次巻線Lp2の一端に接続されている。更に、行電極YはコイルL1を介してトランスT2の1次巻線Lp1,Lp2各々の他端に接続されている。
【0065】
トランスT2の2次巻線Lsの一端はダイオードD3(第3ダイオード)を順方向に介して電圧Vsの電源ラインに接続され、他端は接地されている。
【0066】
その他の構成は図6のサスティンパルス生成回路と同様である。
【0067】
かかる構成の図9のサスティンパルス生成回路においては、図10に示すように、スイッチング素子S1,S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図10に示すように、トランスT2の1次巻線Lp1,Lp2には電流Ipが流れ、2次巻線Lsには電流Id3が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0068】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【0069】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、トランスT2の1次巻線Lp1には電源電圧Vsが印加される。これにより、電圧Vsの電源ラインから電流Ipがスイッチング素子S11、1次巻線Lp1、コイルL1、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Lsの両端には、1次及び2次巻線Lp1,Lsの巻数n1,nに比例した電圧が発生する。巻数nはn1より大きいので、2次巻線Lsの両端電圧はVs×n/n1となり、電圧Vsよりも大きいため直ちにダイオードD3がオンする。ダイオードD3がオンすると、2次巻線Lsの両端電圧はVsとなる。
【0070】
2次巻線Lsの両端電圧がVsであるときに1次巻線Lp1の両端電圧は、巻数n1,nの比率に従って、Vs×n1/nとなる。よって、キャパシタCpとコイルL1にはVs−Vs×n1/n=Vs(1−n1/n)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0071】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S1がオンされる。スイッチング素子S1のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0072】
ダイオードD3を流れる電流Id3は1次巻線Lp1を流れる電流Ipに対し、巻数n1,nに比例した電流となる。すなわち、Id3=Ip×n1/nである。
【0073】
次に、スイッチング素子S11及びS1がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、コイルL1、1次巻線Lp2、ダイオードD2、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT2の1次巻線Lp2には電圧Vsに近い電圧が印加されることになり、2次巻線Lsに誘起した電圧により、ダイオードD3がオンする。ダイオードD3がオンすると2次巻線Lsの両端電圧はVsとなるため、1次巻線Lp2の両端電圧は巻数n2,nに比例したVs×n2/nとなり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0074】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0075】
ダイオードD3を流れる電流Id3は1次巻線Lp2を流れる電流Ipに対し、巻数n2,nに比例した電流となる。すなわち、Id3=Ip×n2/nである。
【0076】
以上のように、トランスT2により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0077】
図11は請求項8に係る発明の実施例として、Y行電極駆動回路53に形成されているサスティンパルス生成回路の更に他の例を示している。図11のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S2,S11,S12、コイルL1、トランスT1及びダイオードD1,D2を備えている。
【0078】
スイッチング素子S11,S12(第1及び第2スイッチング素子)は直列に接続され、その接続ラインが行電極Yに接続されている。スイッチング素子S11,S12の直列回路のスイッチング素子S11側の一端は電圧Vsの電源Bの正端子(第1電源ライン)に接続され、スイッチング素子S12側の他端はトランスT1の1次巻線Lpの一端及び電源Bの負端子(第2電源ライン)に接続されている。
【0079】
また、トランスT1の1次巻線Lpの一端はスイッチング素子S2(第3スイッチング素子)を介して接地され、他端はコイルL1を介して接地されている。
【0080】
トランスT1の2次巻線Ls1の一端はダイオードD1を介して、2次巻線Ls2の一端はダイオードD2を介して上記の直列回路のスイッチング素子S11側の一端、すなわち電源Bの正端子に接続されている。2次巻線Ls1,Ls2各々の他端は直列回路のスイッチング素子S12側の他端、すなわち電源Bの負端子に接続されている。
【0081】
かかる図11のサスティンパルス生成回路においては、図12に示すように、スイッチング素子S2,S11,S12のオン/オフが駆動制御回路56からの指令に応じて制御される。そのオン/オフの状態によって図12に示すように、トランスT1の1次巻線Lpには電流Ipが流れ、2次巻線Ls1,Ls2各々には電流Id1,Id2が流れることにより、行電極Yにはサスティンパルスを形成する電圧Vyが生じる。
【0082】
次に、図11のサスティンパルス生成回路の具体的な動作について説明する。
【0083】
キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、電流IpがグランドからコイルL1、1次巻線Lp、電源B、スイッチング素子S11、抵抗Rp、そしてキャパシタCpを介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0084】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCpとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に上昇する。
【0085】
行電極Yの電圧Vyが電源電圧Vsに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは電源電圧Vsに固定される。
【0086】
ダイオードD1を流れる電流Id1は1次巻線Lpを流れる電流Ipに対し、巻数n,n1に比例した電流となる。すなわち、Id1=Ip×n/n1である。
【0087】
次に、スイッチング素子S11及びS2がオフされる一方、スイッチング素子S12がオンされると、グランドからキャパシタCp、抵抗Rp、スイッチング素子S12、1次巻線Lp、コイルL1からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0088】
行電極Yの電圧Vyが0Vに近づいた時点でスイッチング素子S2がオンされる。スイッチング素子S2のオンにより、行電極Yの電圧Vyは0Vとなる。
【0089】
ダイオードD2を流れる電流Id2は1次巻線Lpを流れる電流Ipに対し、巻数n,n2に比例した電流となる。すなわち、Id2=Ip×n/n2である。
【0090】
以上のように、トランスT1により発生した電圧を基準に共振動作をさせることで、行電極Yの電圧Vyを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【0091】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0092】
図13は請求項10に係る発明の実施例として、X行電極駆動回路51及びY行電極駆動回路53に形成されているサスティンパルス生成回路の例を示している。図13のサスティンパルス生成回路は、PDP50の1表示ライン分を示しており、スイッチング素子S11,S12(第1及び第2スイッチング素子)、コイルL1、トランスT1及びダイオードD1,D2を備えている。スイッチング素子S11,S12はX行電極駆動回路51内に備えられ、コイルL1、トランスT1及びダイオードD1,D2はY行電極駆動回路53内に備えられている。
【0093】
スイッチング素子S11,S12は電圧Vsの電源ライン(第1電源ライン)と接地点との間に直列に接続され、そのスイッチング素子S11,S12の接続ラインは表示セルの行電極Xに接続されている。
【0094】
トランスT1の1次巻線Lpの一端は表示セルの行電極Yに接続されている。1次巻線Lpの他端はコイルL1を介して接地されている。
【0095】
トランスT1の2次巻線Ls1の一端はダイオードD1を順方向に介して電圧V1の電源ライン(第2電源ライン)に接続され、同様に、2次巻線Ls2の一端はダイオードD2を順方向に介して電圧V1の電源ライン(第3電源ライン)に接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0096】
かかる構成のサスティンパルス生成回路においては、図14に示すように、キャパシタCpの両端間が0Vである状態で、スイッチング素子S11がオンされると、行電極Xの電圧Vxに電圧Vsが印加され、行電極Yの電圧Vyが急上昇するので、電流Ipがスイッチング素子S11、キャパシタCp、抵抗Rp、1次巻線Lp、コイルL1を介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧V1よりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はV1となる。
【0097】
2次巻線Ls1の両端電圧がV1であるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、V1×n/n1となる。よって、キャパシタCpとコイルL1にはVs−V1×n/n1の電圧が印加され、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に減少する。
【0098】
次に、スイッチング素子S11がオフされる一方、スイッチング素子S12がオンされると、行電極Xの電圧Vxがグランドレベルとなり、行電極Yの電圧Vyが急降下するので、グランドからコイルL1、1次巻線Lp、抵抗Rp、キャパシタCp、スイッチング素子S12からグランドへという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧−Vsに近い電圧が印加されることになり、行電極Yの電圧Vyが急降下する。2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はV1となるため、1次巻線Lpの両端電圧は巻数n,n2に比例したV1×n/n2となり、行電極Yの電圧VyはキャパシタCp及びコイルL1による時定数により徐々に下降する。
【0099】
表示セルの行電極X,Y間の電圧Vx−Vyは図14に示すように変化するので、結果としてサスティンパルスが行電極X,Yに交互に形成されることになる。
【0100】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0101】
図15は請求項13に係る発明の実施例として、ゲートが容量性のスイッチング素子であるN型のMOSFET Q1を駆動する駆動回路を示している。MOSFET Q1はゲート容量Cgを有している。この駆動回路は、MOSFET Q1の駆動時のゲートチャージ損失を低減させるものである。ゲートチャージ損失はMOSFETのゲートチャージをQg、駆動電圧をVs、繰り返し周波数をfとするとQg×Vs×fで与えられる。
【0102】
図15の駆動回路は、コイルL1、トランスT1、ダイオードD1,D2及びドライバM1を備えている。トランスT1は図6に示したものと同一である。
【0103】
MOSFET Q1のゲートはコイルL1を介してトランスT1の1次巻線Lpの一端に接続されている。ドライバM1はパルス発生手段であり、MOSFET Q1を駆動する電圧Vsのパルスを出力する。ドライバM1の駆動出力端子は1次巻線Lpの他端に接続されている。
【0104】
トランスT1の2次巻線Ls1の一端はダイオードD1を順方向に介して電圧Vsの電源ライン(第1電源ライン)に接続され、同様に、2次巻線Ls2の一端はダイオードD2を順方向に介して電圧Vsの電源ライン(第2電源ライン)に接続されている。2次巻線Ls1,Ls2各々の他端は共に接地されている。
【0105】
かかる構成の駆動回路においては、キャパシタCgの両端間が0Vである状態で、ドライバM1からパルスが出力されると、トランスT1の1次巻線Lpには電源電圧Vsが印加される。これにより、ドライバM1から電流Ipが1次巻線Lp、コイルL1、MOSFET Q1のゲート・ソース(キャパシタCg)間を介してグランドに流れ込む。2次巻線Ls1の両端には、1次及び2次巻線Lp,Ls1の巻数n,n1に比例した電圧が発生する。巻数n1はnより大きいので、2次巻線Ls1の両端電圧はVs×n1/nとなり、電圧Vsよりも大きいため直ちにダイオードD1がオンする。ダイオードD1がオンすると、2次巻線Ls1の両端電圧はVsとなる。
【0106】
2次巻線Ls1の両端電圧がVsであるときに1次巻線Lpの両端電圧は、巻数n,n1の比率に従って、Vs×n/n1となる。よって、キャパシタCgとコイルL1にはVs−Vs×n/n1=Vs(1−n/n1)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により図16に示すように徐々に上昇する。
【0107】
共振によりゲート電圧Vgが上昇して、共振電流が0になるとダイオードD1がオフする。ダイオードD1のオフにより、トランスT1の1次巻線Lpのインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Vgは図16に示すように、上昇後、電源電圧Vsにほぼ等しい電圧となる。
【0108】
次に、ドライバM1のパルス出力が停止されると、グランドからキャパシタCg、コイルL1、1次巻線LpからドライバM1へという経路で電流Ipが流れ、トランスT1の1次巻線Lpには電圧Vsに近い電圧が印加されることになり、2次巻線Ls2に誘起した電圧により、ダイオードD2がオンする。ダイオードD2がオンすると2次巻線Ls2の両端電圧はVsとなるため、1次巻線Lpの両端電圧は巻数n,n2に比例したVs×n/n2となり、この電圧を基準とする共振動作により、共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により徐々に下降してほぼグランドレベル0Vに達する。
【0109】
図16においてt1はMOSFET Q1のゲート容量CgとコイルL1による共振期間であり、t2はトランスT1の励磁インダクタンスを通して、ハイレベル、或いはローレベルを維持している期間である。
【0110】
以上のように、ドライバM1の出力パルスに応じてトランスT1により発生した電圧を基準に共振動作をさせることで、MOSFET Q1のゲート電圧Vgを上昇させ、その後、下降させることができ、これによりパルスが形成される。
【0111】
この実施例の駆動回路においては、共振電流Ipが流れる経路内にパネルのキャパシタCpを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【0112】
図17は請求項16に係る発明の実施例として、ゲートが容量性のスイッチング素子であるN型のMOSFET Q1を駆動する駆動回路を示している。MOSFET Q1は図15に示したものと同一である。
【0113】
図17の駆動回路は、コイルL1、トランスT2、ダイオードD1,D2,D3及びドライバM1を備えている。トランスT2は図9に示したものと同一であり、トランスT1の1次と2次とを反対にした構成となっており、互いに電磁的に結合した2つの1次巻線Lp1,Lp2と2次巻線Lsとを有している。
【0114】
ドライバM1の出力端はダイオードD1(第1ダイオード)を順方向に介してトランスT2の1次巻線Lp1の一端に接続され、また、ダイオードD2(第2ダイオード)を逆方向に介してトランスT2の1次巻線Lp2の一端に接続されている。更に、MOSFET Q1のゲートはコイルL1を介してトランスT2の1次巻線Lp1,Lp2各々の他端に接続されている。
【0115】
トランスT2の2次巻線Lsの一端はダイオードD3(第3ダイオード)を順方向に介して電圧Vsの電源ラインに接続され、他端は接地されている。
【0116】
かかる構成の駆動回路においては、キャパシタCgの両端間が0Vである状態で、ドライバM1からパルスが出力されると、トランスT2の1次巻線Lp1には電源電圧Vsが印加される。これにより、ドライバM1から電流IpがダイオードD1、1次巻線Lp1、コイルL1、MOSFET Q1のゲート・ソース(キャパシタCg)間を介してグランドに流れ込む。2次巻線Lsの両端には、1次及び2次巻線Lp,Ls1の巻数n1,nに比例した電圧が発生する。巻数nはn1より大きいので、2次巻線Lsの両端電圧はVs×n/n1となり、電圧Vsよりも大きいため直ちにダイオードD3がオンする。ダイオードD3がオンすると、2次巻線Lsの両端電圧はVsとなる。
【0117】
2次巻線Lsの両端電圧がVsであるときに1次巻線Lp1の両端電圧は、巻数n1,nの比率に従って、Vs×n1/nとなる。よって、キャパシタCgとコイルL1にはVs−Vs×n1/n=Vs(1−n1/n)の電圧が印加され、この電圧を基準とする共振動作により共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により図16に示すように徐々に上昇する。
【0118】
共振によりゲート電圧Vgが上昇して、共振電流が0になるとダイオードD3がオフする。ダイオードD3のオフにより、トランスT2の1次巻線Lp1のインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Vgは図16に示すように、上昇後、電源電圧Vsにほぼ等しい電圧となる。
【0119】
次に、ドライバM1のパルス出力が停止されると、グランドからキャパシタCg、コイルL1、1次巻線Lp2、ダイオードD2からドライバM1へという経路で電流Ipが流れ、トランスT2の1次巻線Lp2には電圧Vsに近い電圧が印加されることになり、2次巻線Lsに誘起した電圧により、ダイオードD3がオンする。ダイオードD3がオンすると2次巻線Lsの両端電圧はVsとなるため、1次巻線Lp2の両端電圧は巻数n2,nに比例したVs×n2/nとなり、この電圧を基準とする共振動作により、共振電流Ipが流れ、MOSFET Q1のゲート電圧VgはキャパシタCg及びコイルL1による時定数により徐々に下降してほぼグランドレベル0Vに達する。
【0120】
なお、図15及び図17の駆動回路においては、ゲートが容量性のスイッチング素子としてMOSFETが用いられているが、これに限らず、IGBT(絶縁ゲートバイポーラトランジスタ;InsulateD Gate Bipolar Transistor)等の他のスイッチング素子を用いることができる。
【図面の簡単な説明】
【0121】
【図1】従来の表示パネルの駆動回路を示す回路図である。
【図2】図1の駆動回路による行電極の電圧波形及び共振電流波形を示す図である。
【図3】本発明が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図4】発光駆動シーケンスを示す図である。
【図5】リセット行程、アドレス行程及びサスティン行程各々における各駆動パルスの印加タイミングを示す図である。
【図6】サスティンパルス生成回路を示す回路図である。
【図7】図6の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図8】図6のサスティンパルス生成回路の変形例を示す回路図である。
【図9】サスティンパルス生成回路の他の例を示す回路図である。
【図10】図9の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図11】サスティンパルス生成回路の他の例を示す回路図である。
【図12】図11の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図13】サスティンパルス生成回路の他の例を示す回路図である。
【図14】図13の回路による各行電極電圧波形及び行電極間の電圧波形を示す図である。
【図15】N型のMOSFETの駆動回路を示す回路図である。
【図16】図15の駆動回路によるMOSFETのゲート電圧を示す波形図である。
【図17】N型のMOSFETの駆動回路の他の例を示す回路図である。
【主要部分の符号の説明】
【0122】
50 PDP
51 X行電極駆動回路
53 Y行電極駆動回路
55 列電極駆動回路
56 駆動制御回路
T1,T2 トランス
【特許請求の範囲】
【請求項1】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、
前記トランスの第1巻線の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に第4スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第1巻線の第2端子が前記容量性負荷に接続されていることを特徴とする駆動回路。
【請求項2】
前記トランスの第1巻線の第2端子がコイルを介して前記容量性負荷に接続されていること特徴とする請求項1記載の駆動回路。
【請求項3】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第3電源ラインに接続されていること特徴とする請求項1記載の駆動回路。
【請求項4】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記容量性負荷に接続されたトランスと、を備え、
前記トランスの第1巻線の第1部分の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に前記トランスの第1巻線の第2部分の第2端子が第4スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第2巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項5】
前記トランスの第1部分の第2端子と第2部分の第1端子との接続点がコイルを介して前記容量性負荷に接続されていること特徴とする請求項4記載の駆動回路。
【請求項6】
前記トランスの第1巻線の第1部分の第1端子は第1ダイオードを逆方向に介して共通ラインに接続され、前記トランスの第1巻線の第2部分の第2端子は第2ダイオードを順方向に介して前記共通ラインに接続され、前記第3スイッチング素子は前記第1電源ラインと前記共通ラインとの間に接続され、前記第4スイッチング素子は前記接地ラインと前記共通ラインとの間に接続されていることを特徴とする請求項4記載の駆動回路。
【請求項7】
前記トランスの第2巻線の第1端子が第3ダイオードを介して前記第2電源ラインに接続されていることを特徴とする請求項4記載の駆動回路。
【請求項8】
容量性負荷を駆動する駆動回路であって、
第1電源ラインと第2電源ラインとの間に電圧を出力する電源と、
前記容量性負荷と前記第1電源ラインとの間に接続された第1スイッチング素子と、
前記容量性負荷と前記第2電源ラインとの間に接続された第2スイッチング素子と、
前記第2電源ラインと接地ラインとの間に接続された第3スイッチング素子と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記第2電源ラインに接続されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第1電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項9】
前記トランスの第1巻線の第2端子がコイルを介して前記接地ラインに接続されていることを特徴とする請求項8記載の駆動回路。
【請求項10】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷の一端と第1電源ラインとの間に接続された第1スイッチング素子と、
前記容量性負荷の一端と接地ラインとの間に接続された第2スイッチング素子と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記容量性負荷の他端に接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項11】
前記トランスの第1巻線の第2端子がコイルを介して前記接地ラインに接続されていること特徴とする請求項10記載の駆動回路。
【請求項12】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第3電源ラインに接続されていること特徴とする請求項10記載の駆動回路。
【請求項13】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第1巻線の第2端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴とする駆動回路。
【請求項14】
前記トランスの第1巻線の第1端子がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項13記載の駆動回路。
【請求項15】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第2電源ラインに接続されていること特徴とする請求項13記載の駆動回路。
【請求項16】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、
前記パルス発生手段のパルス出力端子は、第1ダイオードを順方向に介して前記トランスの第1巻線の第1部分の第1端子に接続され、第2ダイオードを逆方向に介して前記トランスの第1巻線の第2部分の第2端子に接続され、
前記トランスの第2巻線の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項17】
前記トランスの第1部分の第2端子と第2部分の第1端子との接続点がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項16記載の駆動回路。
【請求項18】
前記トランスの第2巻線の第1端子が第3ダイオードを介して前記第2電源ラインに接続されていることを特徴とする請求項16記載の駆動回路。
【請求項1】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、
前記トランスの第1巻線の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に第4スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第1巻線の第2端子が前記容量性負荷に接続されていることを特徴とする駆動回路。
【請求項2】
前記トランスの第1巻線の第2端子がコイルを介して前記容量性負荷に接続されていること特徴とする請求項1記載の駆動回路。
【請求項3】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第3電源ラインに接続されていること特徴とする請求項1記載の駆動回路。
【請求項4】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第1電源ラインとの間に接続された第1スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第2スイッチング素子とで構成される電圧クランプ部と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記容量性負荷に接続されたトランスと、を備え、
前記トランスの第1巻線の第1部分の第1端子が第3スイッチング素子を介して前記第1電源ラインに接続されると共に前記トランスの第1巻線の第2部分の第2端子が第4スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第2巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項5】
前記トランスの第1部分の第2端子と第2部分の第1端子との接続点がコイルを介して前記容量性負荷に接続されていること特徴とする請求項4記載の駆動回路。
【請求項6】
前記トランスの第1巻線の第1部分の第1端子は第1ダイオードを逆方向に介して共通ラインに接続され、前記トランスの第1巻線の第2部分の第2端子は第2ダイオードを順方向に介して前記共通ラインに接続され、前記第3スイッチング素子は前記第1電源ラインと前記共通ラインとの間に接続され、前記第4スイッチング素子は前記接地ラインと前記共通ラインとの間に接続されていることを特徴とする請求項4記載の駆動回路。
【請求項7】
前記トランスの第2巻線の第1端子が第3ダイオードを介して前記第2電源ラインに接続されていることを特徴とする請求項4記載の駆動回路。
【請求項8】
容量性負荷を駆動する駆動回路であって、
第1電源ラインと第2電源ラインとの間に電圧を出力する電源と、
前記容量性負荷と前記第1電源ラインとの間に接続された第1スイッチング素子と、
前記容量性負荷と前記第2電源ラインとの間に接続された第2スイッチング素子と、
前記第2電源ラインと接地ラインとの間に接続された第3スイッチング素子と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記第2電源ラインに接続されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第1電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記第2電源ラインに接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項9】
前記トランスの第1巻線の第2端子がコイルを介して前記接地ラインに接続されていることを特徴とする請求項8記載の駆動回路。
【請求項10】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷の一端と第1電源ラインとの間に接続された第1スイッチング素子と、
前記容量性負荷の一端と接地ラインとの間に接続された第2スイッチング素子と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第3電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記容量性負荷の他端に接続されると共に前記トランスの第1巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項11】
前記トランスの第1巻線の第2端子がコイルを介して前記接地ラインに接続されていること特徴とする請求項10記載の駆動回路。
【請求項12】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第2電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第3電源ラインに接続されていること特徴とする請求項10記載の駆動回路。
【請求項13】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第2巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が接地されたトランスと、を備え、
前記トランスの第2巻線の第1部分の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2電源ラインに接続され、
前記トランスの第1巻線の第1端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第1巻線の第2端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴とする駆動回路。
【請求項14】
前記トランスの第1巻線の第1端子がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項13記載の駆動回路。
【請求項15】
前記トランスの第2巻線の第1部分の第1端子が第1ダイオードを介して前記第1電源ラインに接続されると共に前記トランスの第2巻線の第2部分の第2端子が第2ダイオードを介して前記第2電源ラインに接続されていること特徴とする請求項13記載の駆動回路。
【請求項16】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第1巻線と、前記第1巻線とは逆極性の第2巻線とを備え、前記第1巻線が第1部分と第2部分とで構成され、第1部分の第2端子と第2部分の第1端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、
前記パルス発生手段のパルス出力端子は、第1ダイオードを順方向に介して前記トランスの第1巻線の第1部分の第1端子に接続され、第2ダイオードを逆方向に介して前記トランスの第1巻線の第2部分の第2端子に接続され、
前記トランスの第2巻線の第1端子が第1電源ラインに接続されると共に前記トランスの第2巻線の第2端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項17】
前記トランスの第1部分の第2端子と第2部分の第1端子との接続点がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項16記載の駆動回路。
【請求項18】
前記トランスの第2巻線の第1端子が第3ダイオードを介して前記第2電源ラインに接続されていることを特徴とする請求項16記載の駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−122169(P2009−122169A)
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2007−292982(P2007−292982)
【出願日】平成19年11月12日(2007.11.12)
【出願人】(000005016)パイオニア株式会社 (3,620)
【Fターム(参考)】
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成19年11月12日(2007.11.12)
【出願人】(000005016)パイオニア株式会社 (3,620)
【Fターム(参考)】
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