高速高密度通信システムのための光相互結合構成
光ドメインのデータを示すためのパルス振幅変調（ＰＡＭ）技術を使用する一方、光クロック信号を送信するために別々のチャンネルを使用することによって、大規模な直列化／並列化（ＳＥＲＤＥＳ）機能の必要性を無くす高速データの適用で使用するための光相互配線構成が提供されており、このような構成の受信端にクロック回復回路の必要性を無くす。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００９年６月１２日に出願されここで引用される米国仮出願第６１／１８６，７１８号の利益を主張する。
【０００２】
本出願は、光結合構成に関し、特に、クロック信号に関する分離送信チャンネルとともにパルス振幅変調（ＰＡＭ）技術を利用することによって、広汎な直列化／並列化（ＳＥＲＤＥＳ）機能の必要性を減らす構成に関する。
【背景技術】
【０００３】
演算及びネットワーク化アプリケーションに関する絶え間ない要請により、大規模なデータセンターとともに高性能の演算（ＨＰＣ）プラットフォームに関する需要が伸びている。いずれのケースにおいても、コンピュータサーバ間又はネットワークノード間の結合が、チップ又はサーバ内の計算能力の成長に追い付いていない。障害となるのは、サーバ間の通信用電力、サイズ及び待ち時間とともに、チップ間の通信用電力、サイズ及び待ち時間であるが、これらに限定されない。より近年のアプリケーションでは、光ファイバの帯域幅が標準的な銅の相互配線よりも顕著に大きいため、光ファイバをチップ間（又はサーバ間）の物理的リンクとして使用している。
【０００４】
チップ自身の上での処理は、一般に、幅が複数ビットの並列ワードを用いて行われる（一般的な並列ワードは８ビット、１６ビット、３２ビット又は６４ビットの幅を有する）。このような情報を第１のチップから第２のチップに移送することは、通常、チップのエッジでピンカウントを減らすために、並列ワードを直列形式に変換することを要し、そうでなければ、物理的パッケージがおそらく出力負荷の大きな並列数値を扱う必要がある。
【０００５】
このため、直列化処理が、通常、チップのエッジで実行され、並列ワードからのシリアルデータを生成する。通信経路の受信端で、並列化機能が、プロセスの受信側チップの中で使用される並列ワード構造に戻すよう、入力されるシリアルデータを再フォーマットすることを要する。直列化及び並列化処理のこのような組み合わせは、多くの場合、当技術分野で「ＳＥＲＤＥＳ」と称される。さらに、システムの受信端が、並列ワードを適切に再生成するために、入力される直列化データストリームに関してクロック回復を実行する必要がある。
【０００６】
ＳＥＲＤＥＳ及びクロック回復プロセスは、それらが相当量の電力を消費する一方、高速の動作を要しこれが予期されるプロセスに対するさらなる待ち時間を要する点で問題がある。
【０００７】
このため、当技術分野において、動作特性が改善された光ベースの相互結合システムの必要性が依然としてある。
【発明の概要】
【０００８】
従来技術が残している必要性を、光相互結合構成に関し、特に、パルス振幅変調（ＰＡＭ）技術を使用し、さらには、クロック信号のための別の送信チャンネルを組み込み、大規模な直列化／並列化（ＳＥＲＤＥＳ）機能のための必要性を減らす構成に関する本発明で扱い、本構成の受信端でのクロック回復回路の必要性を無くす。
【０００９】
本発明によれば、マルチレベルのＰＡＭ信号が、並列データワードから生成され、同時に複数ビットを送信し得る符号化したストリームを生成し、チップの端部で並列データワードを完全に直列化するための必要性を無くす。ＰＡＭがワード全体で実行され、又は部分的なＰＡＭ技術を採用し得る。例えば、ＰＡＭ−１６光変調技術を使用して、４ビットを同時に送信できる。一般に、ＰＡＭ−Ｎ２変調技術を使用して、Ｎビットのデータを同時に送信する。
【００１０】
本発明の好適な実施例では、光マッハ−ツェンダー干渉計（ＭＺＩ）を使用して、並列ワード入力信号からＰＡＭ出力信号を生成する。そして、第２のＭＺＩを使用して、ＰＡＭ信号と並列にクロック信号を別々に送信し、受信端でクロック回復を実施する必要性を無くす。異なる波長を用いてＰＡＭ出力データ信号として光クロック信号を同じ信号経路（一般に、ファイバ）を通して送信でき、又は光クロック信号を同じ波長を用いて第２の別々の光ファイバを通して送信できる。
【００１１】
都合の良いことに、さらに、生成された光クロック信号をチップにわたって分配でき、周波数ロックされたクロック構成を与える。
【００１２】
本発明の他の実施例及びさらなる実施例並びに効果が、以下の説明の流れの中で且ついくつかにおいて同じ番号が似ているパーツを示す添付図面を参照することにより明らかとなろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１のチップ及び第２のチップ間の典型的なデータ通信構成のブロック図であり、それぞれが、並列データ及びシリアルデータ送信；ＳＥＲＤＥＳ機能を用いる従来の光ベースの相互結合構成を利用する相互結合を利用するプロセシングコアを有する。
【図２】図２は、図１の構成で使用するための、ＳＥＲＤＥＳ機能を用いた光ベースの相互結合構成の典型的な従来技術の実施例である。
【図３】図３は、典型的なデータ通信構成のブロック図であり、図１に示すＳＥＲＤＥＳ機能がダイレクトな光相互結合構成に置き換わっている。
【図４】図４は、図３の構成で使用され得る典型的なダイレクト光相互結合構成を示しており、パルス振幅変調（ＰＡＭ）スキームを使用して、複数のデータビットを同時に送信する。
【図５】図５は、本発明の光相互結合構成の典型的な実施例を含んでおり、第１のＭＺＩを使用して、ＰＡＭ光信号を並列な電気的データを符号化し、第２のＭＺＩを使用してクロック信号を送信し、受信端でのＣＤＲの必要性を無くす。
【図６】図６は、同じ波長を用いてＰＡＭデータ及び光クロックの双方を送信し、双方の信号を送信するよう別々の光ファイバを与える、本発明の光相互結合構成の代替的な実施例を示す。
【図７】図７は、図５又は６の構成で使用され得る代替的な光クロック構成を示しており、この代替的な構成は、演算チップの様々な領域に周波数ロックされた光信号を分配するための光分岐構成とともに、第２の（予備の）クロック源を有する。
【発明を実施するための形態】
【００１４】
上記のように、今日のデータセンターは、高速の相互結合に結合される数千もの演算ノードに依存し、今日の適用例での性能基準を実現する。各演算ノードは、様々な機能を実施するよう使用されるＩＣ（チップ）プロセッサコアから成る。各ノードの処理電力は、急激に増加し続ける。しかしながら、高速、低電力及び短い待ち時間でノードを結合する必要性は、今日利用できるテクノロジーをしのいでいる。
【００１５】
図１は、第１のチップ１及び第２のチップ２間の従来の光相互結合構成を示す。チップ１は、並列ワードのフォーマットの大量のデータを扱うよう機能するプロセシングコア３を有する。類似するプロセシングコア４がチップ２の中に含まれており、光相互結合リンク５を介してチップ１とチップ２との間で通信する必要がある。明瞭のために１つのリンク５のみを示すことが理解されよう。適度に複雑なシステムでは、数万ものこのようなリンクを有する。さらに、図１がチップ１及び２からの４つの出力セットを示す一方、５以上の他のノードにこれらのチップを結合する、さらなる出力セットを有し得ることが理解されよう。
【００１６】
図示するように、各プロセシングコアを出入りする並列ワードのデータは、まず関連するＳＥＲＤＥＳデバイスを通過するが、ＳＥＲＤＥＳ６はプロセシングコア３に関連し、別個のＳＥＲＤＥＳ７がプロセシングコア４に関連する。第１のチップ１から第２のチップ２までの通信経路を仮定すると、プロセシングコア３を出る並列データワードが、その後でＳＥＲＤＥＳ６の中で直列化され、例えば電気接続ピンＰ１から第１のチップ１を出る。その後、直列化電気信号が、電気／光（Ｅ／Ｏ）変換デバイス８の中で光レプリカに変換され、第２のチップ２への送信のために光結合リンク５に結合される。第２のチップ２の周囲では、光信号が、その後光／電気（Ｏ／Ｅ）変換デバイス９の中で電気的形式に変換され、データを並列化して並列ワード形式にそれを再構成するよう機能する、ＳＥＲＤＥＳ７の「並列化」部７−Ｄへの入力として適用される。
【００１７】
詳細に図示しないが、第２のチップ２から第１のチップ１にデータを戻すための逆方向への同様な送信経路が使用されることが明らかである。実際に総ての相互結合は形式上双方向であると仮定される。
【００１８】
上述のように、ＳＥＲＤＥＳ６、７及びＥ／Ｏ、Ｏ／Ｅ変換デバイス８、９は相当な電力を消費し、システム全体に待ち時間を加えることが知られる。さらに、高いデータ転送速度の適用例では、これらの様々な部品の帯域幅が非常に大きく、より大きな電力を必要とする。
【００１９】
図２は、図１のシステムに配置されたような従来の光相互結合構成の概略図を示す。このケースでは、４ビットの広い並列データワードを送信することを要し、各ビットが例えば５Ｇｂ／ｓのデータ転送速度で動作する（当然ながら、任意の他のデータ転送速度を使用できる）。４つの並列データビットがＳＥＲＤＥＳ６の直列化部６−Ｓへの別々の入力に適用される。このため、５Ｇｂ／ｓの典型的な速度で動作する４つの別々のストリームが結合され、２０Ｇｂ／ｓのデータ転送速度で動作する１つの出力データストリームを形成する。図２の特定の実施例では、連続波（ＣＷ）光入力信号Ｉが別々の入力に適用される場合、Ｅ／Ｏ変換が、Ｅ／Ｏデバイス８の中に形式されるマッハ−ツェンダー干渉計（ＭＺＩ）の中で生じ、電気データ信号を使用して変調光出力信号Ｏを生成する。その後、光出力信号Ｏは結合され、（繊維状の一体化した光導波路又は他の適切な光通信媒体とし得る）光チャンネル５に沿って伝播する。そして、第２のチップ２の周囲に配置されたＯ／Ｅ変換デバイス９は、受信した２０Ｇｂ／ｓの光信号を（２０Ｇｂ／ｓの）直列電気データ信号に再変換する。そして、ＳＥＲＤＥＳ７の並列化部（図２において７−Ｄで示す）は、その信号を、各々がこのケースでは５Ｇｂ／ｓといった第１のチップ１を出る信号セットとして同じデータ転送速度で動作する４つの出力データ経路に沿って変換する。このような特定のデータ転送速度では、変調器８、Ｏ／Ｅ変換器９、直列化器６−Ｓ及び並列化器７−Ｄの帯域幅が、（４つのチャンネルについて５Ｇｂ／ｓの入力データ速度を仮定すると）総て２０ＧＨｚのオーダーであることを必要とし、相当な電力を要する。
【００２０】
Ｎデータビットの同時送信のためにＮ２レベルの信号を使用でき、プロセシングコア３及び４での出力でのＳＥＲＤＥＳ動作の必要性を無くすように、光変調技術を変更することによって、図１及び２に示す従来技術に対する改良を実現化できる。図３は、典型的なＮ２レベルのダイレクトな光構成のブロック図を含む。さらに、Ｎ＝４の通信経路を仮定すると（すなわち、４ビットの並列ワードがプロセシングコア３を出る）、４ビットの並列ワードは、内部結合リンク５に沿って後で送信される１６レベルの光出力信号に４ビット総てを符号化するための、適切なタイプのＥ／Ｏ変換デバイス１０への入力として直接的に適用される。受信端部では、Ｏ／Ｅ変換がまず実施され、続いて第２のプロセシングコア４で使用するために別々のデータ信号への１６レベルの信号の変換が続く。
【００２１】
図４は、図３の構成で利用されるＮ２レベルのタイプのプロセシングの特定の実施例を示す。このような特定の実施例で示すように、４ビットの並列ワードが、光変調器１２への入力として適用される（８ビット、１６ビット、６４ビット等といったこれらに限定されない様々な他の構成もまた使用できることが理解できよう）。上記の従来技術の構成と同様に、５Ｇｂ／ｓの速度でデータをストリーミングできるが、任意の他のデータ転送速度も使用できる。図２の従来構成とは異なり、４つの別々のビットが初めに直列化されないが、光変調器１２への同時入力として適用される。このような特定の実施例では、光変調器１２が、４つの入力信号を利用してＰＡＭ−１６光出力信号を生成するパルス振幅変調器（ＰＡＭ）を有する。本出願に関する光ＰＡＭの利用の完全な議論が、２００９年１月２７日にＫ．Ｓｈａｓｔｒｉらに付与され本出願の譲受人に譲渡された米国特許第７，４８３，５９７号に見られ、ここで引用される。このようなケースでは、４つの並列ビットが別々の変調セグメント１３に結合された変調器１２に沿って形成される複数の変調セグメント１３−１、１３−２、１３−３及び１３−４の長さを制御することによって、元の入力データ転送速度（例えば、５Ｇｂ／ｓ）を保持するＰＡＭ−１６変調光出力信号が形成される。セグメントの数を増加させることが出力信号の線形性を増加させ得る場合、変調器１２の他のマルチセグメント構成を使用できる。さらに、上記のように、５Ｇｂ／ｓのデータ転送速度は単なる典型例と考えられる；任意の他の適切なデータ転送速度を本発明のシステムで使用できる。
【００２２】
入力データストリームのデータ転送速度を維持することによって、光チャンネルは、分散ベースの損失をあまり受けず、Ｏ／Ｅ変換デバイス９は、第２のチップ２でＯ／Ｅ変換を実行する上であまり電力を消費しない。このような特定の適用例では、４ビットのＡ／Ｄ変換器及びクロックデータ回復（ＣＤＲ）回路１４を、４つの別々なデータビットを回復するための並列化器の代わりに利用できる。
【００２３】
図１及び２の構成の改良の際に、図３及び４の「ダイレクトな光学的」実施例が通信経路の受信側でのＣＤＲの使用を要し、依然として相当量の電力を消費し、システムにエラーを導き、総て待ち時間がかかる。
【００２４】
本発明によれば、送信されたクロック信号を用いて受信側のＡ／Ｄ変換器を制御することによって、ＰＡＭ光データ信号を具えた並列な光クロック信号を同時に送信することによって、各光結合経路の受信側でのＣＤＲの必要性がなくなることが分かっている。各リンクに沿ったＣＤＲ動作をなくすことによって、電力の相当な節約が実現化する一方、さらにはシステムの待ち時間が減少する。
【００２５】
図５は、ＰＡＭ光データ信号を具えた並列な光クロック信号を送信するための第２の信号経路を含む、本発明にしたがって形成される典型的な光相互結合を示す概略図である。図３及び４に関して上記した構成と同様に、ＰＡＭ変調器１２を使用して並列Ｎビットのデータ入力に基づいてＮ２レベルの光信号を送信する。このようなケースの実施例はＮ＝４であるが、明らかに、任意の他の適切なＮ値を使用できる。
【００２６】
図示するように、４ビットの並列ビットワードを、位相アライナ２０への入力として適用する（説明を目的として、各データビットが５Ｇｂ／ｓの速度で動作することを仮定するが、明らかに、任意の他の適切なデータ転送速度を使用できる）。別々のクロック入力が位相アライナ２０に適用され、４つの別々のデータストリームの同時動作を保持するよう使用される。ある典型的な実施例では、１組のＤフリップフロップを使用して位相アライナ２０を形成する。その後、「クロック化した」データ信号をＰＡＭ変調器１２への別々の入力として適用し、第１の波長λ１のＣＷ光入力信号Ｉを変調器１２への光入力として使用する。さらに、光変調器１２は、ＰＡＭ出力信号を形成し得るマルチセグメントの変調器を具え、セグメントの数は出力の線形性に寄与する（すなわち、セグメントの数の増加により、出力を適切に調整して変調器の位相変換機能を良好に追随するための性能を得る）。このため、変調器１２からの出力は（「ＰＡＭ光データ信号」とも称される）パルス振幅変調光信号であり、総てＮビットの入力データ信号を表す。
【００２７】
本発明によれば、電気クロック信号を別の変調器２２への入力として適用する。図５のような特定の実施例では、第２の波長λ２で動作する第２のＣＷ光源を、変調器２２への光入力として使用することで、出力の光クロック信号ＯＣを生成する。図５に示すように、ＰＡＭ変調器１２と同じディメンジョンを基本的に示すよう変調器２２を形成し、変調器２２に沿って伝播する光信号が、変調器１２に沿って伝播する光信号として同じ伝播遅延が基本的に認められることで、光クロック信号ＯＣがＰＡＭ変調光データ信号を具えて同期したままになり得る。
【００２８】
図５に示すように、ＰＡＭ光データ信号及び光クロック信号ＯＣが、第２のチップ２への送信のために光チャンネル５にλ１及びλ２の信号を結合する、光マルチプレクサ２４への別々の入力としてその後適用される。チップ２での受信の際に、ＰＡＭデータ及びクロック信号が光デマルチプレクサ２６の中で分離され、波長λ１のＰＡＭ光データ信号が第１のＯ／Ｅ変換器デバイス９−１への入力として適用され、波長λ２の光クロック信号ＯＣが第２のＯ／Ｅ変換器デバイス９−２への入力として適用される。そして、デバイス９−１からの変換された電気データ信号出力が、Ａ／Ｄ変換器２８への入力として適用され、Ｏ／Ｅ変換器デバイス９−２からの電気クロック信号出力がＡ／Ｄ２８へのクロック入力として直接的に適用される。
【００２９】
光チャンネル５に沿ったデータ信号を具えたクロック信号の同時送信により、クロックが受信データを直接的に同期することができ、チャンネルの受信側でのＰＡＭ光データ信号からの「クロック回復」を実施する必要性を防ぐことが、本発明の構成の重要な態様である。ＣＤＲの必要性をなくすことで、この構成によって消費される電力全体を減らし、システムの待ち時間を減らす。
【００３０】
図６は、本発明の光結合構成の代替的な実施例を示す。このようなケースでは、光クロックがＰＡＭ光データ信号と同じ波長λ１で生成され、その後第１のチップ１及び第２のチップ２間で別々の光ファイバにわたって送信される。類似する構成要素について同じ番号が付されている図６を参照すると、位相アライナ２０からのクロックデータ出力が、変調器１２への電気的入力として適用され、図５の実施例と同様に、元のクロック信号が第２の変調器２２への入力として適用される。しかしながら、このようなケースでは、同じＣＷレーザ源を使用して、変調器１２及び２２双方に光入力信号を与える。すなわち、ＣＷレーザ源からの出力が、光スプリッタ２９を通過し、変調器１２及び２２双方の光入力に結合される。このため、変調器１２及び２２の出力は、異なる変調特性を備えているが、同じ波長で動作する光信号である。本発明のこのような実施例によれば、マルチプレクサを必要とせず；その代わりに、１対の光ファイバ５−１及び５−２を含めるよう光チャンネル５が形成され、ＰＡＭ光データ信号が第１のファイバ５−１に結合され及び光クロック信号ＯＣが第２のファイバ５−２に結合される。そして、信号対が第２のチップ２への経路に沿って伝播し、その後ファイバ５−１に沿ったＰＡＭ光データ信号が第１のＯ／Ｅ変換デバイス９−１への入力として適用され、ファイバ５−２に沿った光クロック信号ＯＣが第２のＯ／Ｅ変換デバイス９−２への入力として適用される。その後の処理は、図５に関連する上記のものと基本的に同じである。
【００３１】
図６の実施例では、別の波長の第２の光レーザ及び波長マルチプレクサ／デマルチプレクサー部品の必要性を無くすことと、第２の光ファイバ及びこのような構成の両端に必要なカップリングを使用する必要性を無くすこととの兼ね合いを有する。
【００３２】
さらに、様々な光学素子又はシステム中の素子の組み合わせに分配されるクロック信号を与えるよう、生成された光クロック信号の使用を拡張することが可能である。図７は、変調器２２として使用できる１つの典型的な光クロック分配構成３０を示しており、構成３０からの１つの出力が、例えば、光マルチプレクサ２４又は光ファイバ５−２への光クロック入力として適用され、残りの光クロック信号が他の光システム部品に分配される。
【００３３】
図７を参照すると、元の光源の故障の認識の際のバックアップ源として使用するための、第２の光源３２として示されるＣＷ光入力信号の第２の光源を使用できる構成３０を示す（「故障」もまた、所定の閾値を下回る第１の光源からの出力電力として規定し得る）。このようなバランスされた構成では、電気クロック信号及びその反転信号（図７においてＣＬＫ及びＣＬＫとして示す）が、ＭＺＩ３４への入力として適用され、ＣＷ光信号を変調するよう使用でき、光クロックＯＣ出力信号及びＯＣとして示すその反転信号を発生させる。
【００３４】
図７に示すように、構成３０が、さらに、複数の分岐導波路で形成される光分岐構成３６を具えており、光スプリッタ３６がＭＺＩ３４の出力に結合される。このため、導波路セクションのそれぞれは、波長λ２で伝播する光クロック信号ＯＣを搬送する。１つの出力導波路３８を、光マルチプレクサ２４へのＯＣ入力として使用される後で使用されるものとして示す（図５参照）。残りのＯＣ信号が、同じチップに設けられた様々な他の光システムに分配するよう利用でき、これらの信号は周波数ロックを保持する。都合良いことに、周波数ロックされた光クロックを分配するための性能により、光システムの中の様々な場所でのＣＤＲの必要性をなくす。明示的に示さないが、ＰＡＭ光データ信号が同じような光分岐構成を通過し、このようなデータを使用する様々な光ノードに向かってチップを分配できることが理解できるよう。
【００３５】
本発明のいくつかの実施例を参照して本発明を説明したが、当業者は、本発明の精神及び範囲から逸脱することなしになされる様々な変更を認識するであろう。したがって、本発明は、図面で図示され詳細な説明で説明されるものに限定されず、ここで添付される特許請求の範囲のみによって限定される。
【技術分野】
【０００１】
本出願は、２００９年６月１２日に出願されここで引用される米国仮出願第６１／１８６，７１８号の利益を主張する。
【０００２】
本出願は、光結合構成に関し、特に、クロック信号に関する分離送信チャンネルとともにパルス振幅変調（ＰＡＭ）技術を利用することによって、広汎な直列化／並列化（ＳＥＲＤＥＳ）機能の必要性を減らす構成に関する。
【背景技術】
【０００３】
演算及びネットワーク化アプリケーションに関する絶え間ない要請により、大規模なデータセンターとともに高性能の演算（ＨＰＣ）プラットフォームに関する需要が伸びている。いずれのケースにおいても、コンピュータサーバ間又はネットワークノード間の結合が、チップ又はサーバ内の計算能力の成長に追い付いていない。障害となるのは、サーバ間の通信用電力、サイズ及び待ち時間とともに、チップ間の通信用電力、サイズ及び待ち時間であるが、これらに限定されない。より近年のアプリケーションでは、光ファイバの帯域幅が標準的な銅の相互配線よりも顕著に大きいため、光ファイバをチップ間（又はサーバ間）の物理的リンクとして使用している。
【０００４】
チップ自身の上での処理は、一般に、幅が複数ビットの並列ワードを用いて行われる（一般的な並列ワードは８ビット、１６ビット、３２ビット又は６４ビットの幅を有する）。このような情報を第１のチップから第２のチップに移送することは、通常、チップのエッジでピンカウントを減らすために、並列ワードを直列形式に変換することを要し、そうでなければ、物理的パッケージがおそらく出力負荷の大きな並列数値を扱う必要がある。
【０００５】
このため、直列化処理が、通常、チップのエッジで実行され、並列ワードからのシリアルデータを生成する。通信経路の受信端で、並列化機能が、プロセスの受信側チップの中で使用される並列ワード構造に戻すよう、入力されるシリアルデータを再フォーマットすることを要する。直列化及び並列化処理のこのような組み合わせは、多くの場合、当技術分野で「ＳＥＲＤＥＳ」と称される。さらに、システムの受信端が、並列ワードを適切に再生成するために、入力される直列化データストリームに関してクロック回復を実行する必要がある。
【０００６】
ＳＥＲＤＥＳ及びクロック回復プロセスは、それらが相当量の電力を消費する一方、高速の動作を要しこれが予期されるプロセスに対するさらなる待ち時間を要する点で問題がある。
【０００７】
このため、当技術分野において、動作特性が改善された光ベースの相互結合システムの必要性が依然としてある。
【発明の概要】
【０００８】
従来技術が残している必要性を、光相互結合構成に関し、特に、パルス振幅変調（ＰＡＭ）技術を使用し、さらには、クロック信号のための別の送信チャンネルを組み込み、大規模な直列化／並列化（ＳＥＲＤＥＳ）機能のための必要性を減らす構成に関する本発明で扱い、本構成の受信端でのクロック回復回路の必要性を無くす。
【０００９】
本発明によれば、マルチレベルのＰＡＭ信号が、並列データワードから生成され、同時に複数ビットを送信し得る符号化したストリームを生成し、チップの端部で並列データワードを完全に直列化するための必要性を無くす。ＰＡＭがワード全体で実行され、又は部分的なＰＡＭ技術を採用し得る。例えば、ＰＡＭ−１６光変調技術を使用して、４ビットを同時に送信できる。一般に、ＰＡＭ−Ｎ２変調技術を使用して、Ｎビットのデータを同時に送信する。
【００１０】
本発明の好適な実施例では、光マッハ−ツェンダー干渉計（ＭＺＩ）を使用して、並列ワード入力信号からＰＡＭ出力信号を生成する。そして、第２のＭＺＩを使用して、ＰＡＭ信号と並列にクロック信号を別々に送信し、受信端でクロック回復を実施する必要性を無くす。異なる波長を用いてＰＡＭ出力データ信号として光クロック信号を同じ信号経路（一般に、ファイバ）を通して送信でき、又は光クロック信号を同じ波長を用いて第２の別々の光ファイバを通して送信できる。
【００１１】
都合の良いことに、さらに、生成された光クロック信号をチップにわたって分配でき、周波数ロックされたクロック構成を与える。
【００１２】
本発明の他の実施例及びさらなる実施例並びに効果が、以下の説明の流れの中で且ついくつかにおいて同じ番号が似ているパーツを示す添付図面を参照することにより明らかとなろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１のチップ及び第２のチップ間の典型的なデータ通信構成のブロック図であり、それぞれが、並列データ及びシリアルデータ送信；ＳＥＲＤＥＳ機能を用いる従来の光ベースの相互結合構成を利用する相互結合を利用するプロセシングコアを有する。
【図２】図２は、図１の構成で使用するための、ＳＥＲＤＥＳ機能を用いた光ベースの相互結合構成の典型的な従来技術の実施例である。
【図３】図３は、典型的なデータ通信構成のブロック図であり、図１に示すＳＥＲＤＥＳ機能がダイレクトな光相互結合構成に置き換わっている。
【図４】図４は、図３の構成で使用され得る典型的なダイレクト光相互結合構成を示しており、パルス振幅変調（ＰＡＭ）スキームを使用して、複数のデータビットを同時に送信する。
【図５】図５は、本発明の光相互結合構成の典型的な実施例を含んでおり、第１のＭＺＩを使用して、ＰＡＭ光信号を並列な電気的データを符号化し、第２のＭＺＩを使用してクロック信号を送信し、受信端でのＣＤＲの必要性を無くす。
【図６】図６は、同じ波長を用いてＰＡＭデータ及び光クロックの双方を送信し、双方の信号を送信するよう別々の光ファイバを与える、本発明の光相互結合構成の代替的な実施例を示す。
【図７】図７は、図５又は６の構成で使用され得る代替的な光クロック構成を示しており、この代替的な構成は、演算チップの様々な領域に周波数ロックされた光信号を分配するための光分岐構成とともに、第２の（予備の）クロック源を有する。
【発明を実施するための形態】
【００１４】
上記のように、今日のデータセンターは、高速の相互結合に結合される数千もの演算ノードに依存し、今日の適用例での性能基準を実現する。各演算ノードは、様々な機能を実施するよう使用されるＩＣ（チップ）プロセッサコアから成る。各ノードの処理電力は、急激に増加し続ける。しかしながら、高速、低電力及び短い待ち時間でノードを結合する必要性は、今日利用できるテクノロジーをしのいでいる。
【００１５】
図１は、第１のチップ１及び第２のチップ２間の従来の光相互結合構成を示す。チップ１は、並列ワードのフォーマットの大量のデータを扱うよう機能するプロセシングコア３を有する。類似するプロセシングコア４がチップ２の中に含まれており、光相互結合リンク５を介してチップ１とチップ２との間で通信する必要がある。明瞭のために１つのリンク５のみを示すことが理解されよう。適度に複雑なシステムでは、数万ものこのようなリンクを有する。さらに、図１がチップ１及び２からの４つの出力セットを示す一方、５以上の他のノードにこれらのチップを結合する、さらなる出力セットを有し得ることが理解されよう。
【００１６】
図示するように、各プロセシングコアを出入りする並列ワードのデータは、まず関連するＳＥＲＤＥＳデバイスを通過するが、ＳＥＲＤＥＳ６はプロセシングコア３に関連し、別個のＳＥＲＤＥＳ７がプロセシングコア４に関連する。第１のチップ１から第２のチップ２までの通信経路を仮定すると、プロセシングコア３を出る並列データワードが、その後でＳＥＲＤＥＳ６の中で直列化され、例えば電気接続ピンＰ１から第１のチップ１を出る。その後、直列化電気信号が、電気／光（Ｅ／Ｏ）変換デバイス８の中で光レプリカに変換され、第２のチップ２への送信のために光結合リンク５に結合される。第２のチップ２の周囲では、光信号が、その後光／電気（Ｏ／Ｅ）変換デバイス９の中で電気的形式に変換され、データを並列化して並列ワード形式にそれを再構成するよう機能する、ＳＥＲＤＥＳ７の「並列化」部７−Ｄへの入力として適用される。
【００１７】
詳細に図示しないが、第２のチップ２から第１のチップ１にデータを戻すための逆方向への同様な送信経路が使用されることが明らかである。実際に総ての相互結合は形式上双方向であると仮定される。
【００１８】
上述のように、ＳＥＲＤＥＳ６、７及びＥ／Ｏ、Ｏ／Ｅ変換デバイス８、９は相当な電力を消費し、システム全体に待ち時間を加えることが知られる。さらに、高いデータ転送速度の適用例では、これらの様々な部品の帯域幅が非常に大きく、より大きな電力を必要とする。
【００１９】
図２は、図１のシステムに配置されたような従来の光相互結合構成の概略図を示す。このケースでは、４ビットの広い並列データワードを送信することを要し、各ビットが例えば５Ｇｂ／ｓのデータ転送速度で動作する（当然ながら、任意の他のデータ転送速度を使用できる）。４つの並列データビットがＳＥＲＤＥＳ６の直列化部６−Ｓへの別々の入力に適用される。このため、５Ｇｂ／ｓの典型的な速度で動作する４つの別々のストリームが結合され、２０Ｇｂ／ｓのデータ転送速度で動作する１つの出力データストリームを形成する。図２の特定の実施例では、連続波（ＣＷ）光入力信号Ｉが別々の入力に適用される場合、Ｅ／Ｏ変換が、Ｅ／Ｏデバイス８の中に形式されるマッハ−ツェンダー干渉計（ＭＺＩ）の中で生じ、電気データ信号を使用して変調光出力信号Ｏを生成する。その後、光出力信号Ｏは結合され、（繊維状の一体化した光導波路又は他の適切な光通信媒体とし得る）光チャンネル５に沿って伝播する。そして、第２のチップ２の周囲に配置されたＯ／Ｅ変換デバイス９は、受信した２０Ｇｂ／ｓの光信号を（２０Ｇｂ／ｓの）直列電気データ信号に再変換する。そして、ＳＥＲＤＥＳ７の並列化部（図２において７−Ｄで示す）は、その信号を、各々がこのケースでは５Ｇｂ／ｓといった第１のチップ１を出る信号セットとして同じデータ転送速度で動作する４つの出力データ経路に沿って変換する。このような特定のデータ転送速度では、変調器８、Ｏ／Ｅ変換器９、直列化器６−Ｓ及び並列化器７−Ｄの帯域幅が、（４つのチャンネルについて５Ｇｂ／ｓの入力データ速度を仮定すると）総て２０ＧＨｚのオーダーであることを必要とし、相当な電力を要する。
【００２０】
Ｎデータビットの同時送信のためにＮ２レベルの信号を使用でき、プロセシングコア３及び４での出力でのＳＥＲＤＥＳ動作の必要性を無くすように、光変調技術を変更することによって、図１及び２に示す従来技術に対する改良を実現化できる。図３は、典型的なＮ２レベルのダイレクトな光構成のブロック図を含む。さらに、Ｎ＝４の通信経路を仮定すると（すなわち、４ビットの並列ワードがプロセシングコア３を出る）、４ビットの並列ワードは、内部結合リンク５に沿って後で送信される１６レベルの光出力信号に４ビット総てを符号化するための、適切なタイプのＥ／Ｏ変換デバイス１０への入力として直接的に適用される。受信端部では、Ｏ／Ｅ変換がまず実施され、続いて第２のプロセシングコア４で使用するために別々のデータ信号への１６レベルの信号の変換が続く。
【００２１】
図４は、図３の構成で利用されるＮ２レベルのタイプのプロセシングの特定の実施例を示す。このような特定の実施例で示すように、４ビットの並列ワードが、光変調器１２への入力として適用される（８ビット、１６ビット、６４ビット等といったこれらに限定されない様々な他の構成もまた使用できることが理解できよう）。上記の従来技術の構成と同様に、５Ｇｂ／ｓの速度でデータをストリーミングできるが、任意の他のデータ転送速度も使用できる。図２の従来構成とは異なり、４つの別々のビットが初めに直列化されないが、光変調器１２への同時入力として適用される。このような特定の実施例では、光変調器１２が、４つの入力信号を利用してＰＡＭ−１６光出力信号を生成するパルス振幅変調器（ＰＡＭ）を有する。本出願に関する光ＰＡＭの利用の完全な議論が、２００９年１月２７日にＫ．Ｓｈａｓｔｒｉらに付与され本出願の譲受人に譲渡された米国特許第７，４８３，５９７号に見られ、ここで引用される。このようなケースでは、４つの並列ビットが別々の変調セグメント１３に結合された変調器１２に沿って形成される複数の変調セグメント１３−１、１３−２、１３−３及び１３−４の長さを制御することによって、元の入力データ転送速度（例えば、５Ｇｂ／ｓ）を保持するＰＡＭ−１６変調光出力信号が形成される。セグメントの数を増加させることが出力信号の線形性を増加させ得る場合、変調器１２の他のマルチセグメント構成を使用できる。さらに、上記のように、５Ｇｂ／ｓのデータ転送速度は単なる典型例と考えられる；任意の他の適切なデータ転送速度を本発明のシステムで使用できる。
【００２２】
入力データストリームのデータ転送速度を維持することによって、光チャンネルは、分散ベースの損失をあまり受けず、Ｏ／Ｅ変換デバイス９は、第２のチップ２でＯ／Ｅ変換を実行する上であまり電力を消費しない。このような特定の適用例では、４ビットのＡ／Ｄ変換器及びクロックデータ回復（ＣＤＲ）回路１４を、４つの別々なデータビットを回復するための並列化器の代わりに利用できる。
【００２３】
図１及び２の構成の改良の際に、図３及び４の「ダイレクトな光学的」実施例が通信経路の受信側でのＣＤＲの使用を要し、依然として相当量の電力を消費し、システムにエラーを導き、総て待ち時間がかかる。
【００２４】
本発明によれば、送信されたクロック信号を用いて受信側のＡ／Ｄ変換器を制御することによって、ＰＡＭ光データ信号を具えた並列な光クロック信号を同時に送信することによって、各光結合経路の受信側でのＣＤＲの必要性がなくなることが分かっている。各リンクに沿ったＣＤＲ動作をなくすことによって、電力の相当な節約が実現化する一方、さらにはシステムの待ち時間が減少する。
【００２５】
図５は、ＰＡＭ光データ信号を具えた並列な光クロック信号を送信するための第２の信号経路を含む、本発明にしたがって形成される典型的な光相互結合を示す概略図である。図３及び４に関して上記した構成と同様に、ＰＡＭ変調器１２を使用して並列Ｎビットのデータ入力に基づいてＮ２レベルの光信号を送信する。このようなケースの実施例はＮ＝４であるが、明らかに、任意の他の適切なＮ値を使用できる。
【００２６】
図示するように、４ビットの並列ビットワードを、位相アライナ２０への入力として適用する（説明を目的として、各データビットが５Ｇｂ／ｓの速度で動作することを仮定するが、明らかに、任意の他の適切なデータ転送速度を使用できる）。別々のクロック入力が位相アライナ２０に適用され、４つの別々のデータストリームの同時動作を保持するよう使用される。ある典型的な実施例では、１組のＤフリップフロップを使用して位相アライナ２０を形成する。その後、「クロック化した」データ信号をＰＡＭ変調器１２への別々の入力として適用し、第１の波長λ１のＣＷ光入力信号Ｉを変調器１２への光入力として使用する。さらに、光変調器１２は、ＰＡＭ出力信号を形成し得るマルチセグメントの変調器を具え、セグメントの数は出力の線形性に寄与する（すなわち、セグメントの数の増加により、出力を適切に調整して変調器の位相変換機能を良好に追随するための性能を得る）。このため、変調器１２からの出力は（「ＰＡＭ光データ信号」とも称される）パルス振幅変調光信号であり、総てＮビットの入力データ信号を表す。
【００２７】
本発明によれば、電気クロック信号を別の変調器２２への入力として適用する。図５のような特定の実施例では、第２の波長λ２で動作する第２のＣＷ光源を、変調器２２への光入力として使用することで、出力の光クロック信号ＯＣを生成する。図５に示すように、ＰＡＭ変調器１２と同じディメンジョンを基本的に示すよう変調器２２を形成し、変調器２２に沿って伝播する光信号が、変調器１２に沿って伝播する光信号として同じ伝播遅延が基本的に認められることで、光クロック信号ＯＣがＰＡＭ変調光データ信号を具えて同期したままになり得る。
【００２８】
図５に示すように、ＰＡＭ光データ信号及び光クロック信号ＯＣが、第２のチップ２への送信のために光チャンネル５にλ１及びλ２の信号を結合する、光マルチプレクサ２４への別々の入力としてその後適用される。チップ２での受信の際に、ＰＡＭデータ及びクロック信号が光デマルチプレクサ２６の中で分離され、波長λ１のＰＡＭ光データ信号が第１のＯ／Ｅ変換器デバイス９−１への入力として適用され、波長λ２の光クロック信号ＯＣが第２のＯ／Ｅ変換器デバイス９−２への入力として適用される。そして、デバイス９−１からの変換された電気データ信号出力が、Ａ／Ｄ変換器２８への入力として適用され、Ｏ／Ｅ変換器デバイス９−２からの電気クロック信号出力がＡ／Ｄ２８へのクロック入力として直接的に適用される。
【００２９】
光チャンネル５に沿ったデータ信号を具えたクロック信号の同時送信により、クロックが受信データを直接的に同期することができ、チャンネルの受信側でのＰＡＭ光データ信号からの「クロック回復」を実施する必要性を防ぐことが、本発明の構成の重要な態様である。ＣＤＲの必要性をなくすことで、この構成によって消費される電力全体を減らし、システムの待ち時間を減らす。
【００３０】
図６は、本発明の光結合構成の代替的な実施例を示す。このようなケースでは、光クロックがＰＡＭ光データ信号と同じ波長λ１で生成され、その後第１のチップ１及び第２のチップ２間で別々の光ファイバにわたって送信される。類似する構成要素について同じ番号が付されている図６を参照すると、位相アライナ２０からのクロックデータ出力が、変調器１２への電気的入力として適用され、図５の実施例と同様に、元のクロック信号が第２の変調器２２への入力として適用される。しかしながら、このようなケースでは、同じＣＷレーザ源を使用して、変調器１２及び２２双方に光入力信号を与える。すなわち、ＣＷレーザ源からの出力が、光スプリッタ２９を通過し、変調器１２及び２２双方の光入力に結合される。このため、変調器１２及び２２の出力は、異なる変調特性を備えているが、同じ波長で動作する光信号である。本発明のこのような実施例によれば、マルチプレクサを必要とせず；その代わりに、１対の光ファイバ５−１及び５−２を含めるよう光チャンネル５が形成され、ＰＡＭ光データ信号が第１のファイバ５−１に結合され及び光クロック信号ＯＣが第２のファイバ５−２に結合される。そして、信号対が第２のチップ２への経路に沿って伝播し、その後ファイバ５−１に沿ったＰＡＭ光データ信号が第１のＯ／Ｅ変換デバイス９−１への入力として適用され、ファイバ５−２に沿った光クロック信号ＯＣが第２のＯ／Ｅ変換デバイス９−２への入力として適用される。その後の処理は、図５に関連する上記のものと基本的に同じである。
【００３１】
図６の実施例では、別の波長の第２の光レーザ及び波長マルチプレクサ／デマルチプレクサー部品の必要性を無くすことと、第２の光ファイバ及びこのような構成の両端に必要なカップリングを使用する必要性を無くすこととの兼ね合いを有する。
【００３２】
さらに、様々な光学素子又はシステム中の素子の組み合わせに分配されるクロック信号を与えるよう、生成された光クロック信号の使用を拡張することが可能である。図７は、変調器２２として使用できる１つの典型的な光クロック分配構成３０を示しており、構成３０からの１つの出力が、例えば、光マルチプレクサ２４又は光ファイバ５−２への光クロック入力として適用され、残りの光クロック信号が他の光システム部品に分配される。
【００３３】
図７を参照すると、元の光源の故障の認識の際のバックアップ源として使用するための、第２の光源３２として示されるＣＷ光入力信号の第２の光源を使用できる構成３０を示す（「故障」もまた、所定の閾値を下回る第１の光源からの出力電力として規定し得る）。このようなバランスされた構成では、電気クロック信号及びその反転信号（図７においてＣＬＫ及びＣＬＫとして示す）が、ＭＺＩ３４への入力として適用され、ＣＷ光信号を変調するよう使用でき、光クロックＯＣ出力信号及びＯＣとして示すその反転信号を発生させる。
【００３４】
図７に示すように、構成３０が、さらに、複数の分岐導波路で形成される光分岐構成３６を具えており、光スプリッタ３６がＭＺＩ３４の出力に結合される。このため、導波路セクションのそれぞれは、波長λ２で伝播する光クロック信号ＯＣを搬送する。１つの出力導波路３８を、光マルチプレクサ２４へのＯＣ入力として使用される後で使用されるものとして示す（図５参照）。残りのＯＣ信号が、同じチップに設けられた様々な他の光システムに分配するよう利用でき、これらの信号は周波数ロックを保持する。都合良いことに、周波数ロックされた光クロックを分配するための性能により、光システムの中の様々な場所でのＣＤＲの必要性をなくす。明示的に示さないが、ＰＡＭ光データ信号が同じような光分岐構成を通過し、このようなデータを使用する様々な光ノードに向かってチップを分配できることが理解できるよう。
【００３５】
本発明のいくつかの実施例を参照して本発明を説明したが、当業者は、本発明の精神及び範囲から逸脱することなしになされる様々な変更を認識するであろう。したがって、本発明は、図面で図示され詳細な説明で説明されるものに限定されず、ここで添付される特許請求の範囲のみによって限定される。
【特許請求の範囲】
【請求項１】
高速データ信号を送信するための光相互結合構成であって、前記構成が、
光データ信号に電気的な高速データ信号を変換するための第１の処理ノードに関連する送信構成要素と；
前記送信構成要素の出力に結合された光送信チャンネルと；
前記光データ信号を受信し元の電気的な高速データ信号に受信した前記光データ信号を再変換するための、第２の処理ノードに関連し前記光送信チャンネルの出力に結合された受信構成要素と；
を具えており、前記送信構成要素が、
複数のＮ個の並列データ信号及び電気的クロック信号に応答して、複数の並列な位相アライメントされたデータ信号を出力として生成する位相アライメント要素と；
前記複数のＮ個の並列な位相アライメントされたデータ信号及び連続波（ＣＷ）光信号に応答して、前記複数のＮ個の並列な位相アライメントされたデータ信号を示すパルス振幅変調（ＰＡＭ）光データ信号を生成する第１の光変調器と；
前記電気的クロック信号及びＣＷ光信号に応答し光クロック出力信号を生成する第２の光変調器と；
を具えており、前記受信構成要素が、
受信した前記ＰＡＭ光データ信号に応答してその電子的バージョンを生成する第１の光／電気（Ｏ／Ｅ）変換デバイスと；
受信した光クロック信号に応答してその電子的バージョンを生成する第２のＯ／Ｅデバイスと；
前記第１及び第２のＯ／Ｅ変換デバイスの出力に応答してそこから元の複数のＮ個の並列なデータ信号を回復するＡ／Ｄ変換器と；
具えることを特徴とする光相互結合構成。
【請求項２】
前記送信構成要素の第１及び第２の光変調器が、第１及び第２のマッハ−ツェンダー干渉計をそれぞれ具えることを特徴とする請求項１に記載の光構成。
【請求項３】
前記第１のマッハ−ツェンダー干渉計が、マルチセグメントの干渉計であることを特徴とする請求項２に記載の光構成。
【請求項４】
前記第１のマッハ−ツェンダー干渉計が、複数のＮ個の並列なデータ信号からＰＡＭ−Ｎ２の出力信号を生成することを特徴とする請求項３に記載の光構成。
【請求項５】
さらに、前記送信構成要素が、
前記第１の光変調器の入力に結合され、第１の波長λ１で動作する第１の光信号源と；
前記第２の光変調器の入力に結合され、第２の波長λ２で動作する第２の光信号源と；
前記第１及び第２の光変調器からの光出力信号を１つの光出力信号経路に結合するための光マルチプレクサと；
を具えており、さらに、前記受信構成要素が、
波長λ１で伝播するＰＡＭデータ信号と波長λ２で伝播する前記光クロック信号とを分離し、別々の光信号経路に各信号を結合するための光デマルチプレクサを具えることを特徴とする請求項１に記載の光構成。
【請求項６】
さらに、前記送信構成要素が、
波長λ１で動作する光源と；
前記光源からの出力の第１の部分を前記第１の光変調器の光入力に導き、前記光源からの出力の第２の部分を前記第２の光変調器の光入力に導く光スプリッタと；
を具えており、
前記光送信チャンネルが１対の光ファイバを具えており、
第１のファイバが前記ＰＡＭ光データ信号の伝播をサポートし、第２のファイバが前記光クロック信号の伝播をサポートすることを特徴とする請求項１に記載の光構成。
【請求項７】
さらに、前記第２の光変調器が、複数の周波数ロックされた光クロック信号を前記第１の処理ノードにわたって分配するための光クロック分配構成を具えることを特徴とする請求項１に記載の光構成。
【請求項８】
前記光クロック分配構成が、前記第２の光変調器の出力に結合された光スプリッタを具えており、
前記光スプリッタが、前記第１の処理ノードにわたって前記複数の周波数ロックされた光クロック信号を分配するための複数の分岐導波路を具えることを特徴とする請求項７に記載の光構成。
【請求項９】
さらに、前記第２の光変調器が、元のＣＷ源の障害を認識した際のバックアップ源として使用するための第２のＣＷ光入力信号源を具えることを特徴とする請求項７に記載の光構成。
【請求項１０】
さらに、前記第１の光変調器が、それに光信号を与えるための１対のＣＷ光入力信号源を具えており、
前記１対の信号源のうちの第２のＣＷ光入力信号源が、前記１対のＣＷ光入力信号源のうちの第１のＣＷ光入力信号源の障害を認識する際のバックアップ源として使用されることを特徴とする請求項１に記載の光構成。
【請求項１】
高速データ信号を送信するための光相互結合構成であって、前記構成が、
光データ信号に電気的な高速データ信号を変換するための第１の処理ノードに関連する送信構成要素と；
前記送信構成要素の出力に結合された光送信チャンネルと；
前記光データ信号を受信し元の電気的な高速データ信号に受信した前記光データ信号を再変換するための、第２の処理ノードに関連し前記光送信チャンネルの出力に結合された受信構成要素と；
を具えており、前記送信構成要素が、
複数のＮ個の並列データ信号及び電気的クロック信号に応答して、複数の並列な位相アライメントされたデータ信号を出力として生成する位相アライメント要素と；
前記複数のＮ個の並列な位相アライメントされたデータ信号及び連続波（ＣＷ）光信号に応答して、前記複数のＮ個の並列な位相アライメントされたデータ信号を示すパルス振幅変調（ＰＡＭ）光データ信号を生成する第１の光変調器と；
前記電気的クロック信号及びＣＷ光信号に応答し光クロック出力信号を生成する第２の光変調器と；
を具えており、前記受信構成要素が、
受信した前記ＰＡＭ光データ信号に応答してその電子的バージョンを生成する第１の光／電気（Ｏ／Ｅ）変換デバイスと；
受信した光クロック信号に応答してその電子的バージョンを生成する第２のＯ／Ｅデバイスと；
前記第１及び第２のＯ／Ｅ変換デバイスの出力に応答してそこから元の複数のＮ個の並列なデータ信号を回復するＡ／Ｄ変換器と；
具えることを特徴とする光相互結合構成。
【請求項２】
前記送信構成要素の第１及び第２の光変調器が、第１及び第２のマッハ−ツェンダー干渉計をそれぞれ具えることを特徴とする請求項１に記載の光構成。
【請求項３】
前記第１のマッハ−ツェンダー干渉計が、マルチセグメントの干渉計であることを特徴とする請求項２に記載の光構成。
【請求項４】
前記第１のマッハ−ツェンダー干渉計が、複数のＮ個の並列なデータ信号からＰＡＭ−Ｎ２の出力信号を生成することを特徴とする請求項３に記載の光構成。
【請求項５】
さらに、前記送信構成要素が、
前記第１の光変調器の入力に結合され、第１の波長λ１で動作する第１の光信号源と；
前記第２の光変調器の入力に結合され、第２の波長λ２で動作する第２の光信号源と；
前記第１及び第２の光変調器からの光出力信号を１つの光出力信号経路に結合するための光マルチプレクサと；
を具えており、さらに、前記受信構成要素が、
波長λ１で伝播するＰＡＭデータ信号と波長λ２で伝播する前記光クロック信号とを分離し、別々の光信号経路に各信号を結合するための光デマルチプレクサを具えることを特徴とする請求項１に記載の光構成。
【請求項６】
さらに、前記送信構成要素が、
波長λ１で動作する光源と；
前記光源からの出力の第１の部分を前記第１の光変調器の光入力に導き、前記光源からの出力の第２の部分を前記第２の光変調器の光入力に導く光スプリッタと；
を具えており、
前記光送信チャンネルが１対の光ファイバを具えており、
第１のファイバが前記ＰＡＭ光データ信号の伝播をサポートし、第２のファイバが前記光クロック信号の伝播をサポートすることを特徴とする請求項１に記載の光構成。
【請求項７】
さらに、前記第２の光変調器が、複数の周波数ロックされた光クロック信号を前記第１の処理ノードにわたって分配するための光クロック分配構成を具えることを特徴とする請求項１に記載の光構成。
【請求項８】
前記光クロック分配構成が、前記第２の光変調器の出力に結合された光スプリッタを具えており、
前記光スプリッタが、前記第１の処理ノードにわたって前記複数の周波数ロックされた光クロック信号を分配するための複数の分岐導波路を具えることを特徴とする請求項７に記載の光構成。
【請求項９】
さらに、前記第２の光変調器が、元のＣＷ源の障害を認識した際のバックアップ源として使用するための第２のＣＷ光入力信号源を具えることを特徴とする請求項７に記載の光構成。
【請求項１０】
さらに、前記第１の光変調器が、それに光信号を与えるための１対のＣＷ光入力信号源を具えており、
前記１対の信号源のうちの第２のＣＷ光入力信号源が、前記１対のＣＷ光入力信号源のうちの第１のＣＷ光入力信号源の障害を認識する際のバックアップ源として使用されることを特徴とする請求項１に記載の光構成。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１２−５２９８７４（Ｐ２０１２−５２９８７４Ａ）
【公表日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−５１５１２６（Ｐ２０１２−５１５１２６）
【出願日】平成２２年６月１０日（２０１０．６．１０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３８１０３
【国際公開番号】ＷＯ２０１０／１４４６５８
【国際公開日】平成２２年１２月１６日（２０１０．１２．１６）
【出願人】（５０９１７０６９３）ライトワイヤー，インク． (6)
【Ｆターム（参考）】
【公表日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２２年６月１０日（２０１０．６．１０）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３８１０３
【国際公開番号】ＷＯ２０１０／１４４６５８
【国際公開日】平成２２年１２月１６日（２０１０．１２．１６）
【出願人】（５０９１７０６９３）ライトワイヤー，インク． (6)
【Ｆターム（参考）】
[ Back to top ]