Ａ／Ｄ変換方法及び複数スイッチング電源の制御方法
【課題】 複数スイッチング電源の出力電圧の負帰還制御を高速化することができるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を提供する。
【解決手段】 マルチプレクサ１２０，１３０により任意のスイッチング電源部を２つ選択する。各出力検出信号Ｖｄａ，Ｖｄｂは出力検出回路１０５により出力検出信号Ｖｄ１，Ｖｄ２に変換される。出力検出信号Ｖｄ１は三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａ大きい範囲に、出力検出信号Ｖｄ２はＶａより小さい範囲になるように設定される。電圧値−パルス幅変換回路１０及びパルス幅カウンタ１０６は、出力検出信号Ｖｄ１，Ｖｄ２の両方の信号を三角波Ｖ２の１周期においてＡ／Ｄ変換する。
【解決手段】 マルチプレクサ１２０，１３０により任意のスイッチング電源部を２つ選択する。各出力検出信号Ｖｄａ，Ｖｄｂは出力検出回路１０５により出力検出信号Ｖｄ１，Ｖｄ２に変換される。出力検出信号Ｖｄ１は三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａ大きい範囲に、出力検出信号Ｖｄ２はＶａより小さい範囲になるように設定される。電圧値−パルス幅変換回路１０及びパルス幅カウンタ１０６は、出力検出信号Ｖｄ１，Ｖｄ２の両方の信号を三角波Ｖ２の１周期においてＡ／Ｄ変換する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関し、特に、電子写真装置の高圧電源としてのスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関する。
【背景技術】
【０００２】
従来、負帰還制御系を有するスイッチング電源装置が考えられている(例えば、特許文献１参照)。
【０００３】
図６は、従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【０００４】
図６において、Ｔ１はトランスであり、１次側巻線Ｎ１と２次側巻線Ｎ２とが設けられている。１次側巻線Ｎ１の一端には、直流電圧Ｖｉｎを供給する直流電源のプラス端子が接続されており、この直流電源のマイナス端子は、基準電位に接続されている。電圧Ｖｉｎとしては、例えば、商用電源を全波整流し、且つコンデンサＣ０で平滑することによって得られる電圧が考えられる。一方、１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴ（電解効果型トランジスタ）Ｑ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。
【０００５】
２次側巻線Ｎ２の一端は、整流ダイオードＤ１のアノードに接続されており、他端は基準電位に接続されている。ダイオードＤ１のカソードは、平滑用コンデンサＣ２のプラス端子に接続されており、コンデンサＣ２のマイナス端子は、基準電位に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧が誘起され、２次側巻線Ｎ２において誘起された電圧は、整流ダイオードＤ１及び平滑化コンデンサＣ２によって、直流安定化電源電圧に変換されて出力電圧Ｖｏｕｔとして出力される。
【０００６】
また、ダイオードＤ１のカソードには、コンデンサＣ２と並列に配置されている分圧回路である出力検出回路１に接続されている。出力検出回路１は、出力電圧Ｖｏｕｔを分圧電圧Ｖ１に分圧し、この分圧電圧Ｖ１を出力検出信号Ｖ１としてコンパレータ２のマイナス端子に出力する。コンパレータ２のプラス端子には、三角波発生回路３の出力する基準三角波Ｖ２が入力される。また、コンパレータ２は、その出力端子がパルス幅カウンタ４の入力端子に接続されており、パルス信号Ｓ１をパルス幅カウンタ４に出力する。具体的には、コンパレータ２は、出力検出回路１の出力検出信号Ｖ１と三角波Ｖ２の電圧レベルを比較して、出力検出信号Ｖ１が三角波Ｖ２より小さい場合、Ｈｉｇｈレベル（以下、Ｈレベルと称呼する）の信号をパルス信号Ｓ１として出力し、出力検出信号Ｖ１が三角波Ｖ２より大きい場合、Ｌｏｗレベル（以下、Ｌレベルと称呼する）の信号をパルス信号Ｓ１として出力する（図７参照）。
【０００７】
パルス幅カウンタ４は、図示しないクロック回路に接続されており、クロック回路は所定周期のクロック（ＣＬＫ）を発生する。パルス幅カウンタ４は、クロック周期でコンパレータ２からの出力パルス信号Ｓ１のＨレベルパルス信号のパルス幅（以下、Ｈパルス幅と称呼する）をカウントし、Ｈパルス幅のカウント値Ｓ２を算出する。
【０００８】
上述のように、コンパレータ２、三角波発生回路３、及びパルス幅カウンタ４は、トランスＴ１の２次側分圧出力のＡ／Ｄ変換を行っている。
【０００９】
図６に示すように、駆動パルス生成部５には、パルス幅カウンタ４の出力するカウント値Ｓ２及びコンパレータ２の出力するパルス信号Ｓ１が入力され、後述するようにＰＷＭ信号として駆動パルス信号をＦＥＴＱ１のゲートに出力する。
【００１０】
図６のスイッチング電源装置において、図７に示すように、出力検出信号Ｖ１の値が大きければ、パルス信号Ｓ１のＨパルス幅は狭まり、カウント値Ｓ２が小さくなる。一方、出力検出信号Ｖ１の値が小さければパルス信号Ｓ１のＨパルス幅は広がり、カウント値Ｓ２が大きくなる。
【００１１】
カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号の立下り時において、駆動パルス生成部５によってラッチされる。また、カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号が出力されていない期間にリセットされる。
【００１２】
駆動パルス生成部５は、ラッチしたカウント値Ｓ２と、予め設定されている所望する２次側巻線Ｎ２の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値とを比較して、駆動パルス信号Ｓ３のＨパルス幅のデューティ比を制御してＦＥＴＱ１に出力する。具体的には、駆動パルス生成部５は、カウント値Ｓ２がリファレンス値より小さい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより高いと判断して、出力する駆動パルス信号Ｓ３のデューティ比を減少させ、即ち駆動パルス信号Ｓ３のＨパルス幅を狭め、一方、カウント値Ｓ２がリファレンス値より大きい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより小さいと判断して、出力する駆動パルス信号Ｓ３のデューティ比を増加させる。即ち駆動パルスＳ３のＨパルス幅を広げる。
【００１３】
上述のように、制御された駆動パルス信号Ｓ３が、ＦＥＴＱ１のゲートに入力されることにより、２次側巻線Ｎ２の出力電圧Ｖｏｕｔの負帰還制御が行われる。即ち、駆動パルス生成部５は、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂに保持されるように、トランスＴ１の１次側巻線Ｎ１を励磁する駆動パルス信号Ｓ３のパルス幅の負帰還制御を行っている。
【００１４】
図８は、複数のスイッチング電源部を制御する従来のスイッチング電源装置の概略構成を示すブロック図である。
【００１５】
スイッチング電源装置は、図８に示すように、スイッチング電源部３００〜３０ｎと、マルチプレクサ３１と、駆動パルス制御回路３２とを備える。
【００１６】
スイッチング電源部３００〜３０ｎは、各々、図６におけるスイッチング素子としてのＦＥＴＱ１、トランスＴ１、出力検出回路１、ダイオードＤ１、及びコンデンサＣ０，Ｃ１，Ｃ２を備える。これら構成要素は図６のスイッチング装置と同様に構成されている。以下、スイッチング電源部３００〜３０ｎの夫々に対応する構成要素は、参照番号に添え字０〜ｎを付して示す。
【００１７】
マルチプレクサ３１は、スイッチング電源部３００〜３０ｎの夫々の出力検出回路１０〜１ｎの出力検出信号が入力される入力端子３６０〜３６ｎと、出力端子３７と、入力端子３６０〜３６ｎと出力端子３７の接続を選択的に切り換えるための切換部３８とを備える。マルチプレクサ３１は、切換部３８によって、スイッチング電源部３００〜３０ｎの夫々の出力検出回路１０〜１ｎの出力電圧のうち任意のスイッチング電源部からの出力検出信号を選択して出力することができる。
【００１８】
駆動パルス制御回路３２は、Ａ／Ｄ変換部３３と、駆動パルス生成部３４と、スイッチング電源部３００〜３０ｎの夫々に接続された駆動パルスカウンタ３５０〜３５ｎとを備える。Ａ／Ｄ変換部３３は、図６のコンパレータ２と、三角波発生回路３と、パルス幅カウンタ４とを備える。コンパレータ２のマイナス端子には、マルチプレクサ３１の出力端子３７が接続されている。
【００１９】
駆動パルス生成部３４は、Ａ／Ｄ変換部３３のパルス幅カウンタ４の出力端子に接続されており、各スイッチング電源部３００〜３０ｎの所望する２次側巻線の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値が予め設定されている。また、駆動パルス生成部３４は、図６の駆動パルス生成部５と同様に動作して、スイッチング電源部３００〜３０ｎ毎に、駆動パルス信号のパルス幅のディーティ比の演算を行う。
【００２０】
駆動パルスカウンタ３５０〜３５ｎは、各入力端子が駆動パルス生成部３４の出力端子に接続されており、各出力端子が対応するスイッチング電源部３００〜３０ｎのＦＥＴＱ１０〜Ｑ１ｎのゲートに夫々接続されている。
【００２１】
尚、スイッチング電源装置の他の構成は、図６のスイッチング装置と基本的に同様である。
【００２２】
図８のスイッチング電源装置において、駆動パルス制御回路３２は、マルチプレクサ３１を制御して切換部３８を切換制御し、マルチプレクサ３１から出力される出力検出信号を選択する。Ａ／Ｄ変換部３３は、図６のスイッチング電源装置と同様に、マルチプレクサ３１によって選択された出力検出信号に対してカウント動作を行ってＡ／Ｄ変換を行う。Ａ／Ｄ変換された出力検出信号は、駆動パルス生成部３４に出力されて、駆動パルス生成部３４は、駆動パルス信号のパルス幅のディーティ比の演算を行い、駆動パルス信号を算出する。
【００２３】
この算出された駆動パルス信号は、演算対象の出力検出信号を出力したスイッチング電源部に接続された駆動パルスカウンタにセットされ、駆動パルスカウンタは、対応するＦＥＴのゲートに、算出された駆動パルス信号を出力する。これにより、対応するスイッチング電源部の２次巻線の出力電圧が基準出力電圧に保持されるように負帰還制御が行われる。
【００２４】
具体的には、まず、駆動パルス制御回路３２が、マルチプレクサ３１を制御して切換部３８を切換制御し、マルチプレクサ３１から出力される出力検出信号を選択する。即ち、負帰還制御を行うスイッチング電源部を選択する。例えば、マルチプレクサ３１は、図８において上からｍ番目（１≦ｍ≦ｎ）のスイッチング電源部３０ｍを選択し、選択されたスイッチング電源部３０ｍに接続されたの入力端子３６ｍと出力端子３７とを切換部３８によって接続する。
【００２５】
次いで、コンパレータ２が、マルチプレクサ３１から出力されたスイッチング電源部３０ｍの出力検出信号Ｖ１ｍと三角波発生回路３の出力する三角波Ｖ２を比較して、図６のコンパレータ２と同様にパルス信号Ｓ１ｍを出力する。
【００２６】
次いで、パルス幅カウンタ４が、コンパレータ２から出力されたパルス信号Ｓ１ｍのＨパルス幅を所定のクロック周期でカウントし、Ｈパルス幅のカウント値Ｓ２ｍを算出する。このように、選択された出力検出信号Ｖ１ｍがＡ／Ｄ変換される。
【００２７】
駆動パルス生成部３４は、入力されたカウント値Ｓ２ｍと、選択されたスイッチング電源部３０ｍに対応するリファレンス値を比較して、駆動パルス信号Ｓ３ｍのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｍを算出し、対応する駆動パルスカウンタ３５ｍにセットする。
【００２８】
駆動パルスカウンタ３５ｍは、セットされた駆動パルス信号Ｓ３ｍをＦＥＴＱ１ｍに出力する。これにより、マルチプレクサ３１において選択されたスイッチング電源部３０ｍの２次側巻線Ｎ２ｍの出力電圧Ｖｏｕｔｍの負帰還制御が行われる。
【００２９】
図８のスイッチング電源装置においては、上述のように負帰還制御がスイッチング電源部３００〜３０ｎに対して選択的に順次実行され、これによって、各スイッチング電源部３００〜３０ｎの出力電圧Ｖｏｕｔ０〜Ｖｏｕｔｎが、順次所望の基準出力電圧Ｖｂ０〜Ｖｂｎに制御される。
【００３０】
図９は、電子写真装置に用いられる画像形成部の概略構成を示すブロック図である。
【００３１】
画像形成部は、図９に示すように、感光体９０と、帯電器９１と、照射手段９２と、現像器９３と、ポスト帯電器９４と、転写ローラ９５と、クリーナ９６と、高圧電源Ｐ，Ｄ，Ｑ，Ｔとを備える。
【００３２】
また、図９において、高圧電源Ｐ，Ｄ，Ｑ，Ｔは、上述の各プロセス部材に所定の高圧の電圧を給電し、高圧電源Ｐ，Ｄ，Ｑ，Ｔには、上述の図８のスイッチング電源部３００〜３０ｎが使用される。
【００３３】
画像形成部は上述の構成によって、高圧電源Ｐによって高電圧が印加された帯電器９１が感光体９０の表面を一様に帯電され、この感光体９０の表面に照射手段９２が発光照射により静電潜像を形成し、高圧電源Ｄによって高電圧が印加された現像器９３が形成された静電潜像をトナー像に現像し、高圧電源Ｑによって高電圧が印加されたポスト帯電器９４がトナー像と感光体９０の付着力を弱め、高圧電源によって高電圧が印加された転写ローラ９５がトナー像を転写紙Ｍに転写して画像を形成し、且つ、クリーナ９６が残留トナーを回収することにより、電子写真装置の基本画像形成動作が実行される。
【００３４】
尚、近年の電子写真装置において、上述の図９の構成を有する画像形成部を複数備え、各画像形成部で形成される画像を重ね合わせることにより、フルカラーの画像形成を行う装置も実用化されている。
【００３５】
上述のように従来の電子写真装置においては、１回の画像形成工程だけでも複数の高圧電源が必要とされており、近年のカラー化された電子写真装置においては、更に多くの高圧電源が必要とされている。
【特許文献１】特開平１０−３２３０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかしながら、従来の電子写真装置におけるスイッチング電源装置のＡ／Ｄ変換部において、三角波発生回路は図示しないコンデンサへの充放電を繰り返すことによって三角波を生成しており、このように生成される三角波と出力検出信号とをコンパレータによって比較して得られるパルス信号のパルス幅をカウントし、出力検出信号をデジタル変換しているため、Ａ／Ｄ変換に時間がかかる。従って、複数のスイッチング電源部の出力電圧を負帰還制御する場合には、Ａ／Ｄ変換に要する時間がスイッチング電源部の出力電圧の数に比例して増加するため、各出力電圧の負帰還制御の周期が長くなる。このため、所望の負帰還制御周期にＡ／Ｄ変換が間に合わなくなる、或いは、１つの駆動パルス制御部で負帰還制御できるスイッチング電源部の出力電圧の数を増加させることができないという問題があった。
【００３７】
また、上述の問題を解決するために、従来、三角波、及びパルス幅カウンタの動作クロックを高周波数化する方法が存在する。しなしながら、この方法では、三角波と出力検出信号とを比較するコンパレータの動作速度を速くする必要があり、コンパレータが正確なＡ／Ｄ変換を実現することができなくなるため、この場合も、１つの駆動パルス制御部で負帰還制御できるスイッチング電源部の出力電圧の数を増加させることができないという問題があった。
【００３８】
本発明の目的は、複数のスイッチング電源の出力電圧の負帰還制御を高速化することができるスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を提供することにある。
【課題を解決するための手段】
【００３９】
上記目的を達成するために、請求項１記載のＡ／Ｄ変換方法は、基準三角波を発生する三角波発生ステップと、複数の出力電圧のうちの第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、前記複数の出力電圧のうちの第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備えるＡ／Ｄ変換方法であって、前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記第２のパルス信号のパルスの発生タイミングが互いに異なるように夫々設定されていることを特徴とする。
【００４０】
請求項６記載の複数スイッチング電源の制御方法は、複数のスイッチング電源として複数の電圧を出力する出力ステップと、前記複数の出力電圧のうちの第１の出力電圧及び第２の出力電圧を第１のパルス信号及び第２のパルス信号に夫々Ａ／Ｄ変換するＡ／Ｄ変換ステップと、前記Ａ／Ｄ変換された第１のパルス信号及び第２のパルス信号に対してパルス幅演算を行ってＰＷＭ信号としての第１の駆動パルス信号及び第２の駆動パルス信号を生成するパルス演算ステップと、前記生成された第１の駆動パルス信号及び第２の駆動パルス信号に基づいて前記第１の出力電圧及び第２の出力電圧を第１の所定値及び第２の所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、前記Ａ／Ｄ変換ステップは、前記複数の出力電圧のうちの２つの出力電圧を順次選択して、該選択された２つの出力電圧を前記第１の出力電圧及び第２の出力電圧に順次切換設定することを特徴とする。
【発明の効果】
【００４１】
本発明によれば、２つの出力電圧の出力検出信号に対してＡ／Ｄ変換を同時に行うことができるので、Ａ／Ｄ変換の高速化を実現することができる。従って、複数のスイッチング電源の出力電圧の負帰還制御を高速化することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４３】
図１は、本発明の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を実行するための電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【００４４】
図１に示すように、電圧値−パルス幅変換回路１０は、図６の三角波発生回路３と、ＮＯＲ回路１１と、コンパレータ１２，１３とを備える。コンパレータ１２のプラス端子及びコンパレータ１３のマイナス端子には、三角波発生回路３の発生する基準三角波Ｖ２が入力される。コンパレータ１２のマイナス端子には、図５で後述する出力検出回路１０５の出力する出力検出信号Ｖｄ１が入力され、コンパレータ１３のプラス端子には、出力検出回路１０５が出力する出力検出信号Ｖｄ２が入力される。また、コンパレータ１２，１３の出力端子はＮＯＲ回路１１の夫々の入力端子に接続されている。
【００４５】
電圧値−パルス幅変換回路１０において、コンパレータ１２，１３は、夫々、出力検出信号Ｖｄ１と三角波Ｖ２、及び出力検出信号Ｖｄ２と三角波Ｖ２とを比較し、ＮＯＲ回路１１はコンパレータ１２，１３の出力信号のＮＯＲ演算を行う。
【００４６】
図２は、電圧値−パルス変換回路１０に入力される出力検出信号Ｖｄ１，Ｖｄ２と三角波Ｖ２との電圧レベルの関係を説明する図である。
【００４７】
図２に示すように、本実施の形態においては、後述する図５の出力検出回路１０５により、所定の出力検出特性に基づいて、出力検出信号Ｖｄ１，Ｖｄ２の電圧レベルは、三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａを境に設定されている。具体的には、出力検出信号Ｖｄ１は、Ｖａより大きい範囲に、出力検出信号Ｖｄ２は、Ｖａより小さい範囲になるように設定されている。
【００４８】
次いで、上述のように構成及び出力範囲が設定された電圧値−パルス幅変換回路１０の動作を図３を参照して説明する。
【００４９】
図３は、電圧値−パルス幅変換回路１０の動作を説明する図である。
【００５０】
図３に示すように、出力検出信号Ｖｄ１（図３の（ａ）参照）は、三角波Ｖ２（図３の（ｄ）参照）の振幅Ｖｐｐの略中心の電圧レベルＶａ（図３の（ｂ）参照）より大きい領域で変動し、コンパレータ１２は、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ１より大きい場合、Ｈレベルの信号を出力し、一方、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ１より小さい場合、Ｌレベルの信号を出力し、コンパレータ１２の出力するパルス信号Ｓ１２は図３の（ｅ）に示すように変動する。
【００５１】
また同様に、出力検出信号Ｖｄ２（図３の（ｃ）参照）は電圧Ｖａより小さい領域で変動し、コンパレータ１３は、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より小さい場合、Ｈレベルの信号を出力し、一方、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より大きい場合は、Ｌレベルの信号を出力し、コンパレータ１３の出力するパルス信号Ｓ１３は図３の（ｆ）に示すように変動する。
【００５２】
更に、ＮＯＲ回路１１は、コンパレータ１２，１３のパルス信号Ｓ１２，１３を受信して、パルス信号１２，１３の少なくともいずれか一方がＨレベルの場合に、Ｌレベルの信号を出力し、パルス信号１２，１３がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、ＮＯＲ回路１１の出力するパルス信号Ｓ１１は図３（ｇ）に示すように変動する。
【００５３】
電圧値−パルス幅変換回路１０において、図４で後述するように、ＮＯＲ回路１１の出力するパルス信号Ｓ１１は、パルス幅カウンタ１０６に入力されてＬレベルパルス信号のパルス幅（以下、Ｌパルス幅と称呼する）がカウントされる。図３に示すように、パルス信号Ｓ１１のＬパルスは、三角波Ｖ２の１周期において出力検出信号Ｖｄ１及びＶｄ２の両方の電圧レベルを交互に示す信号となっている。従って、このパルス信号Ｓ１１を１つのパルス幅カウンタ１０６でカウントすることによって、出力検出信号Ｖｄ１及びＶｄ２の両方の信号を三角波Ｖ２の１周期においてＡ／Ｄ変換することが可能になる。
【００５４】
以下、 上述のスイッチング電源装置のＡ／Ｄ変換方法を用いて実行される複数スイッチング電源装置の制御方法について説明する。
【００５５】
図４は、本実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【００５６】
図４に示すように、本実施の形態におけるスイッチング電源装置１００は、上述の図８のスイッチング電源装置に対して、駆動パルス制御回路３２が駆動パルス制御回路１０１に変更され、マルチプレクサ３１に変えてマルチプレクサ３１と同様の構成の２つのマルチプレクサ１２０及び１３０を備える点のみが異なる。以下、同じ構成要素には同一の符号を付して重複した説明は省略し、以下に異なる部分のみ説明する。
【００５７】
図４に示すように、マルチプレクサ１２０は、スイッチング電源部３００〜３０ｎの出力検出回路１０〜１ｎに夫々接続された入力端子１２１０〜１２１ｎと、出力端子１２２と、入力端子１２１０〜１２１ｎと出力端子１２２の接続を選択的に切り換えるための切換部１２３とを備える。
【００５８】
マルチプレクサ１３０は、スイッチング電源部３００〜３０ｎの出力検出回路１０〜１ｎに夫々接続された入力端子１３１０〜１３１ｎと、出力端子１３２と、入力端子１３１０〜１３１ｎと出力端子１３２の接続を選択的に切り換えるための切換部１３３とを備える。
【００５９】
駆動パルス制御回路１０１は、Ａ／Ｄ変換部１０２と、駆動パルス生成部１０３と、スイッチング電源部３００〜３０ｎの夫々に対応して接続された駆動パルスカウンタ１０４０〜１０４ｎとを備える。
【００６０】
Ａ／Ｄ変換部１０２は、後述する図５の出力検出回路１０５と、図１の電圧値−パルス幅変換回路１０と、パルス幅カウンタ１０６とを備える。
【００６１】
図５は、出力検出回路１０５の概略構成を説明する図であり、図５（ａ）は、出力検出回路１０５のブロック図であり、図５（ｂ）は、出力検出回路１０５の加算回路の概略構成を示す回路図であり、図５（ｃ）は、出力検出回路１０５の反転回路の概略構成を示す回路図である。
【００６２】
出力検出回路１０５は、図５（ａ）に示すように、加算回路１４０と、反転回路１５０とを備える。加算回路１４０は、出力検出信号にオフセットを加える出力検出特性を有する加算回路である。加算回路１４０は、図５（ｂ）に示すように、入力端子１４１と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、電源Ｖαと、オペアンプ１４２と、出力端子１４３とを備える。加算回路１４０は、入力端子１４１に出力検出信号Ｖｄａが入力され、出力端子１４３から出力検出信号Ｖｄ１が出力されるものとする。
【００６３】
図５（ｂ）に示すように、入力端子１４１は抵抗Ｒ１を介して、電源Ｖαはプラス電極が抵抗Ｒ２を介して、各々オペアンプ１４２のプラス端子に接続されている。また、電源Ｖαはマイナス電極が基準電位に接続されている。オペアンプ１４２は、マイナス端子が抵抗Ｒ４を介して基準電位に接続されており、出力端子が出力端子１４３に接続されている。また、オペアンプ１４２のマイナス端子と出力端子１４３とは抵抗Ｒ３を介して互いに接続されている。
【００６４】
この加算回路１４０において、出力される出力検出信号Ｖｄ１は、Ｖｄ１＝Ｖｉ×（Ｒ３＋Ｒ４）／Ｒ４となる。但し、Ｖｉは、オペアンプ１４２のプラス端子の電圧レベルであり、Ｖｉ＝Ｒ２×Ｖｄａ／（Ｒ１＋Ｒ２）＋Ｒ１／（Ｒ１＋Ｒ２）×Ｖαである。
【００６５】
また、加算回路１４０は、入力端子１４１がマルチプレクサ１２０の出力端子１２２に接続されており、出力端子１４３が電圧値−パルス幅変換回路１０のコンパレータ１２のマイナス端子に接続されている。
【００６６】
本実施の形態においては、オフセットが電圧レベルＶａを超える所定の値に設定されている。このため、上述のように、出力検出信号Ｖｄ１が、三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａより大きい領域で変動するようになる（図２参照）。
【００６７】
反転回路１５０は、出力検出信号を反転させてオフセットを加える出力検出特性を有するオフセット付き反転回路であり、反転回路１５０は、図５（ｃ）に示すように、入力端子１５１と、抵抗Ｒ５，Ｒ６と、電源Ｖβと、オペアンプ１５２と、出力端子１５３とを備える。反転回路１５０は、入力端子１５１に出力検出信号Ｖｄｂが入力され、出力端子１５３から出力検出信号Ｖｄ２が出力されるものとする。
【００６８】
図５（ｃ）に示すように、入力端子１５１は抵抗Ｒ５を介してオペアンプ１５２のマイナス端子に接続されており、電源Ｖβはプラス電極がオペアンプ１５２のプラス端子に接続されている。また、電源Ｖβはマイナス電極が基準電位に接続されている。オペアンプ１５２は、出力端子が出力端子１５３に接続されている。また、オペアンプ１５２のマイナス端子と出力端子１５３とは抵抗Ｒ６を介して互いに接続されている。
【００６９】
この反転回路１５０において、出力される出力検出信号Ｖｄ２は、Ｖｄ２＝（Ｒ５＋Ｒ６）×Ｖβ／Ｒ５−Ｒ６×Ｖｄｂ／Ｒ５となる。
【００７０】
また、反転回路１５０は、入力端子１５１がマルチプレクサ１３０の出力端子１３２に接続されており、出力端子１５３が電圧値−パルス幅変換回路１０のコンパレータ１３のプラス端子に接続されている。
【００７１】
本実施の形態においては、反転された出力検出信号Ｖｄｂが三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａより小さくなうように、オフセットが所定の値に設定されている。このため、上述のように、出力検出信号Ｖｄ２が、電圧レベルＶａより小さい領域で変動するようになる（図２参照）。
【００７２】
また、Ａ／Ｄ変換部１０２において、図４に示すように、電圧値−パルス幅変換回路１０は、ＮＯＲ回路１１の出力端子がパルス幅カウンタ１０６の入力端子に接続されている。パルス幅カウンタ１０６は、図８のパルス幅カウンタ４と同様に構成されており、予定周期のクロックを発生する図示しないクロック回路に接続されている。
【００７３】
駆動パルス制御部１０２において、図４に示すように、駆動パルス生成部１０３は、図８における駆動パルス生成部３４と同様に構成されており、Ａ／Ｄ変換部１０２のパルス幅カウンタ１０６の出力端子に接続されており、各スイッチング電源部３００〜３０ｎの所望する２次巻線Ｎ２の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値が予め設定されている。
【００７４】
駆動パルスカウンタ１０４０〜１０４ｎは、図８の駆動パルスカウンタ３５０〜３５ｎと同様に構成されており、各入力端子が駆動パルス生成部１０３の出力端子に接続されており、各出力端子が対応するスイッチング電源部３００〜３０ｎのＦＥＴＱ１０〜Ｑ１ｎのゲートに夫々接続されている。
【００７５】
また、スイッチング電源装置１００は、図示しないＣＰＵを備え、ＣＰＵは、スイッチング電源装置１００の各部を制御する。
【００７６】
次いで、スイッチング電源装置１００の負帰還制御処理動作を説明する。
【００７７】
スイッチング電源装置１００において、スイッチング電源部３００〜３０ｎから負帰還制御処理を実行する任意のスイッチング電源部を２つ選択する。具体的には、マルチプレクサ１２０，１３０の切換部１２３，１３３を切換制御して、出力検出信号Ｖ１０〜Ｖ１ｎから、出力検出信号Ｖｄａとして出力端子１２２から出力する出力検出信号、例えば出力検出信号Ｖ１ｘを選択すると共に、出力検出信号Ｖ１０〜Ｖ１ｎから、出力検出信号Ｖｄｂとして出力端子１３２から出力する出力検出信号、例えば、出力検出信号Ｖ１ｙを選択する。尚、選択される出力検出信号Ｖ１ｘ，Ｖ１ｙは互いに異なる信号とする。
【００７８】
上述の切換制御により、スイッチング電源部３０ｘの出力検出信号Ｖ１ｘが出力検出信号Ｖｄａとして出力検出回路１０５の加算回路１４０に入力されると共に、スイッチング電源部３０ｙの出力検出信号Ｖ１ｙが出力検出信号Ｖｄｂとして出力検出回路１０５の反転回路１５０に入力される。
【００７９】
加算回路１４０に入力された出力検出信号Ｖ１ｘは、上述のようにオフセットが加算されて出力検出信号Ｖｄ１に変換されて電圧値−パルス幅変換回路１０に入力される。また、反転回路１５０に入力された出力検出信号Ｖ１ｙは、上述のように反転された後オフセットが加算されて出力検出信号Ｖｄ２に変換されて電圧値−パルス幅変換回路１０に入力される。
【００８０】
電圧値−パルス幅変換回路１０において、コンパレータ１２及び１３は、夫々、入力された出力検出信号Ｖｄ１及びＶｄ２に基づいて、図３に示したように、パルス信号Ｓ１２及びＳ１３を出力し、ＮＯＲ回路１１は、パルス信号１２及び１３に基づいて、パルス信号Ｓ１１を出力する。
【００８１】
次いで、パルス幅カウンタ１０６が、所定のクロック周期でパルス信号Ｓ１１のＬパルス幅を順次カウントして、カウント値Ｓ２を算出する。
【００８２】
上述のように、出力検出信号Ｖ１ｙは、反転回路１５０において反転されて出力検出信号Ｖｄ２にされるので、コンパレータ１３が、コンパレータ１２とは逆に、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より小さい場合、Ｈレベルの信号を出力し、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より大きい場合は、Ｌレベルの信号を出力する動作は、コンパレータ１２の動作と実質的に同じになる。従って、三角波Ｖ２の１周期で２つの異なる出力検出信号のＡ／Ｄ変換を実行することができ、加えて、１つのパルス幅カウンタ１０６によってＡ／Ｄ変換を実行することができる。
【００８３】
次いで、駆動パルス生成部１０３は、算出されたカウント値Ｓ２がパルス信号Ｓ１２に対応するカウント値である場合は、負帰還制御対象として選択されたスイッチング電源部３０ｘに対応するリファレンス値と比較して、駆動パルス信号Ｓ３ｘのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｘを算出し、対応する駆動パルスカウンタ１０４ｘにセットする。
【００８４】
一方、算出されたカウント値Ｓ２がパルス信号Ｓ１３に対応するカウント値である場合は、負帰還制御対象として選択されたスイッチング電源部３０ｙに対応するリファレンス値と比較して、駆動パルス信号Ｓ３ｙのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｙを算出し、対応する駆動パルスカウンタ１０４ｙにセットする。
【００８５】
上述のように、駆動パルス生成部１０３は、算出されたカウント値Ｓ２を対応するリファレンス値と順次交互に比較して、駆動パルス信号Ｓ３のパルス幅のデューティ比を交互に演算して対応する駆動パルスカウンタ１０４に順次交互にセットする。
【００８６】
次いで、駆動パルスカウンタ１０４ｘ及び１０４ｙは、駆動パルス信号Ｓ３ｘ及びＳ３ｙを、対応するスイッチング電源部３０ｘ及び３０ｙのＦＥＴＱ１ｘ及びＱ１ｙのゲートに夫々出力する。これにより、同時に２つのスイッチング電源部に対して出力電圧の負帰還制御を行うことができる。
【００８７】
上述のように、スイッチング電源装置１００において、マルチプレクサ１２０の切換部１２３及びマルチプレクサ１３０の切換部１３３を切換制御して、スイッチング電源部３００〜３０ｎから任意の２つのスイッチング電源部を順次選択して、当該選択された２つのスイッチング電源毎に順次Ａ／Ｄ変換、及びスイッチング電源の制御を実行することにより、全てのスイッチング電源部の出力電圧に対して負帰還制御を順次実行することができ、これにより各スイッチング電源部の出力電圧Ｖｏｕｔを順次所望の値に制御することができる。
【００８８】
駆動パルス制御回路３２において、パルス幅カウンタ１０６によってカウントされたパルス信号Ｓ１１のＬレベルパルスが、パルス信号Ｓ１２及びＳ１３のいずれのＨレベルパルスに対応しているか、即ちマルチプレクサ１２０，１３０によって選択されたスイッチング電源部のいずれの出力検出信号の電圧レベルを表しているかは、駆動パルス制御回路３２自体が（電圧値−パルス幅変換回路１０が）三角波Ｖ２を生成するので、把握することができる。
【００８９】
また、駆動パルス制御回路１０１において、出力検出信号Ｖｄ１の電圧レベルが上昇すると、又は出力検出信号Ｖｄ２の電圧レベルが下降するとパルス信号Ｓ１１の対応するＬパルス幅が比例的に夫々減少するので（図３参照）、この比例関係を利用することにより、駆動パルス生成部１０３は、パルス信号Ｓ１１のＬパルス幅のカウント値Ｓ２から出力検出信号Ｖｄ１，Ｖｄ２の電圧レベルを演算することができる。
【００９０】
Ａ／Ｄ変換部１０２においては、上述のようにＡ／Ｄ変換に用いられる三角波Ｖ２の１周期において２つの出力検出信号をＡ／Ｄ変換するので、従来のＡ／Ｄ変換部と同じＡ／Ｄ変換の分解能力を得るためには、パルス幅カウンタ１０６のカウント周波数、即ちクロック周期を倍増すればよい。この場合、基準とする三角波Ｖ２の周波数を変更する必要がなく、従来と同じ周波数にすることができる。従って、パルス幅カウンタ１０６のカウント周波数を倍増しても、従来のようにコンパレータ１２及び１３の動作速度を速める必要がなく、コンパレータ１２及び１３の動作速度がＡ／Ｄ変換の精度に影響を及ぼすことなく、Ａ／Ｄ変換を高速化することができる。
【００９１】
上述のように、本実施の形態によれば、Ａ／Ｄ変換に用いられる三角波Ｖ２の１周期において、２つのスイッチング電源部３０ｘ，３０ｙからの出力検出信号をＡ／Ｄ変換することができるので、三角波Ｖ２の周波数を高周波化することなく、Ａ／Ｄ変換の高速化を実現することができる。また、従来のように、１つのパルス幅カウンタ、１つの駆動パルス生成部、及び各スイッチング電源部に対応する１つの駆動パルスカウンタによって、２つのスイッチング電源部３０ｘ，３０ｙからの出力検出信号の負帰還制御を実行することができるので、従来の構成で２倍の数のスイッチング電源部の出力電圧の制御を実行することができる。従って、スイッチング電源部の出力電圧の負帰還制御を高速化することができると共に、従来のスイッチング電源装置のＡ／Ｄ変換方法、及びその複数スイッチング電源の制御方法に比べて、より多くのスイッチング電源部の制御を、簡単な、且つ低コストな構成で可能にすることができる。
【００９２】
また、少ないスイッチング電源部の出力電圧を制御する場合は、１つのスイッチング電源部の出力電圧に対する制御周期が短くなるので、スイッチング電源の制御をより高速化することができ、高精細なスイッチング電源制御を実行することができる。
【００９３】
尚、本発明は、上述の実施の形態に限定されるものではない。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を実行するための電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【図２】本実施の形態におけるスイッチング電源装置の電圧値−パルス変換回路に入力される出力検出信号と三角波との電圧レベルの関係を説明する図である。
【図３】図２の電圧値−パルス幅変換回路の動作を説明する図である。
【図４】本実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【図５】図４のスイッチング電源装置においける出力検出回路の概略構成を説明する図であり、図５（ａ）は、出力検出回路のブロック図であり、図５（ｂ）は、出力検出回路の加算回路の概略構成を示す回路図であり、図５（ｃ）は、出力検出回路の反転回路の概略構成を示す回路図である。
【図６】従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【図７】従来のＡ／Ｄ変換方法におけるパルス生成動作を説明する図である。
【図８】複数のスイッチング電源部を制御する従来のスイッチング電源装置の概略構成を示すブロック図である。
【図９】電子写真装置に用いられる画像形成部の概略構成を示すブロック図である。
【符号の説明】
【００９５】
１，１０５ 出力検出回路
２，１２，１３ コンパレータ
３ 三角波発生回路
４，１０６ パルス幅カウンタ
５，３４，１０３ 駆動パルス生成部
１０ 電圧値−パルス幅変換回路
１１ ＮＯＲ回路
３０ スイッチング電源部
３１，１２０，１３０ マルチプレクサ
３２，１０１ 駆動パルス制御回路
３３，１０２ Ａ／Ｄ変換部
３５，１０４ 駆動パルスカウンタ
１００ スイッチング電源装置
１４０ 加算回路
１５０ 反転回路
Ｔ１ トランス
Ｑ１ ＦＥＴ
【技術分野】
【０００１】
本発明は、スイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関し、特に、電子写真装置の高圧電源としてのスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関する。
【背景技術】
【０００２】
従来、負帰還制御系を有するスイッチング電源装置が考えられている(例えば、特許文献１参照)。
【０００３】
図６は、従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【０００４】
図６において、Ｔ１はトランスであり、１次側巻線Ｎ１と２次側巻線Ｎ２とが設けられている。１次側巻線Ｎ１の一端には、直流電圧Ｖｉｎを供給する直流電源のプラス端子が接続されており、この直流電源のマイナス端子は、基準電位に接続されている。電圧Ｖｉｎとしては、例えば、商用電源を全波整流し、且つコンデンサＣ０で平滑することによって得られる電圧が考えられる。一方、１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴ（電解効果型トランジスタ）Ｑ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。
【０００５】
２次側巻線Ｎ２の一端は、整流ダイオードＤ１のアノードに接続されており、他端は基準電位に接続されている。ダイオードＤ１のカソードは、平滑用コンデンサＣ２のプラス端子に接続されており、コンデンサＣ２のマイナス端子は、基準電位に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧が誘起され、２次側巻線Ｎ２において誘起された電圧は、整流ダイオードＤ１及び平滑化コンデンサＣ２によって、直流安定化電源電圧に変換されて出力電圧Ｖｏｕｔとして出力される。
【０００６】
また、ダイオードＤ１のカソードには、コンデンサＣ２と並列に配置されている分圧回路である出力検出回路１に接続されている。出力検出回路１は、出力電圧Ｖｏｕｔを分圧電圧Ｖ１に分圧し、この分圧電圧Ｖ１を出力検出信号Ｖ１としてコンパレータ２のマイナス端子に出力する。コンパレータ２のプラス端子には、三角波発生回路３の出力する基準三角波Ｖ２が入力される。また、コンパレータ２は、その出力端子がパルス幅カウンタ４の入力端子に接続されており、パルス信号Ｓ１をパルス幅カウンタ４に出力する。具体的には、コンパレータ２は、出力検出回路１の出力検出信号Ｖ１と三角波Ｖ２の電圧レベルを比較して、出力検出信号Ｖ１が三角波Ｖ２より小さい場合、Ｈｉｇｈレベル（以下、Ｈレベルと称呼する）の信号をパルス信号Ｓ１として出力し、出力検出信号Ｖ１が三角波Ｖ２より大きい場合、Ｌｏｗレベル（以下、Ｌレベルと称呼する）の信号をパルス信号Ｓ１として出力する（図７参照）。
【０００７】
パルス幅カウンタ４は、図示しないクロック回路に接続されており、クロック回路は所定周期のクロック（ＣＬＫ）を発生する。パルス幅カウンタ４は、クロック周期でコンパレータ２からの出力パルス信号Ｓ１のＨレベルパルス信号のパルス幅（以下、Ｈパルス幅と称呼する）をカウントし、Ｈパルス幅のカウント値Ｓ２を算出する。
【０００８】
上述のように、コンパレータ２、三角波発生回路３、及びパルス幅カウンタ４は、トランスＴ１の２次側分圧出力のＡ／Ｄ変換を行っている。
【０００９】
図６に示すように、駆動パルス生成部５には、パルス幅カウンタ４の出力するカウント値Ｓ２及びコンパレータ２の出力するパルス信号Ｓ１が入力され、後述するようにＰＷＭ信号として駆動パルス信号をＦＥＴＱ１のゲートに出力する。
【００１０】
図６のスイッチング電源装置において、図７に示すように、出力検出信号Ｖ１の値が大きければ、パルス信号Ｓ１のＨパルス幅は狭まり、カウント値Ｓ２が小さくなる。一方、出力検出信号Ｖ１の値が小さければパルス信号Ｓ１のＨパルス幅は広がり、カウント値Ｓ２が大きくなる。
【００１１】
カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号の立下り時において、駆動パルス生成部５によってラッチされる。また、カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号が出力されていない期間にリセットされる。
【００１２】
駆動パルス生成部５は、ラッチしたカウント値Ｓ２と、予め設定されている所望する２次側巻線Ｎ２の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値とを比較して、駆動パルス信号Ｓ３のＨパルス幅のデューティ比を制御してＦＥＴＱ１に出力する。具体的には、駆動パルス生成部５は、カウント値Ｓ２がリファレンス値より小さい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより高いと判断して、出力する駆動パルス信号Ｓ３のデューティ比を減少させ、即ち駆動パルス信号Ｓ３のＨパルス幅を狭め、一方、カウント値Ｓ２がリファレンス値より大きい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより小さいと判断して、出力する駆動パルス信号Ｓ３のデューティ比を増加させる。即ち駆動パルスＳ３のＨパルス幅を広げる。
【００１３】
上述のように、制御された駆動パルス信号Ｓ３が、ＦＥＴＱ１のゲートに入力されることにより、２次側巻線Ｎ２の出力電圧Ｖｏｕｔの負帰還制御が行われる。即ち、駆動パルス生成部５は、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂに保持されるように、トランスＴ１の１次側巻線Ｎ１を励磁する駆動パルス信号Ｓ３のパルス幅の負帰還制御を行っている。
【００１４】
図８は、複数のスイッチング電源部を制御する従来のスイッチング電源装置の概略構成を示すブロック図である。
【００１５】
スイッチング電源装置は、図８に示すように、スイッチング電源部３００〜３０ｎと、マルチプレクサ３１と、駆動パルス制御回路３２とを備える。
【００１６】
スイッチング電源部３００〜３０ｎは、各々、図６におけるスイッチング素子としてのＦＥＴＱ１、トランスＴ１、出力検出回路１、ダイオードＤ１、及びコンデンサＣ０，Ｃ１，Ｃ２を備える。これら構成要素は図６のスイッチング装置と同様に構成されている。以下、スイッチング電源部３００〜３０ｎの夫々に対応する構成要素は、参照番号に添え字０〜ｎを付して示す。
【００１７】
マルチプレクサ３１は、スイッチング電源部３００〜３０ｎの夫々の出力検出回路１０〜１ｎの出力検出信号が入力される入力端子３６０〜３６ｎと、出力端子３７と、入力端子３６０〜３６ｎと出力端子３７の接続を選択的に切り換えるための切換部３８とを備える。マルチプレクサ３１は、切換部３８によって、スイッチング電源部３００〜３０ｎの夫々の出力検出回路１０〜１ｎの出力電圧のうち任意のスイッチング電源部からの出力検出信号を選択して出力することができる。
【００１８】
駆動パルス制御回路３２は、Ａ／Ｄ変換部３３と、駆動パルス生成部３４と、スイッチング電源部３００〜３０ｎの夫々に接続された駆動パルスカウンタ３５０〜３５ｎとを備える。Ａ／Ｄ変換部３３は、図６のコンパレータ２と、三角波発生回路３と、パルス幅カウンタ４とを備える。コンパレータ２のマイナス端子には、マルチプレクサ３１の出力端子３７が接続されている。
【００１９】
駆動パルス生成部３４は、Ａ／Ｄ変換部３３のパルス幅カウンタ４の出力端子に接続されており、各スイッチング電源部３００〜３０ｎの所望する２次側巻線の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値が予め設定されている。また、駆動パルス生成部３４は、図６の駆動パルス生成部５と同様に動作して、スイッチング電源部３００〜３０ｎ毎に、駆動パルス信号のパルス幅のディーティ比の演算を行う。
【００２０】
駆動パルスカウンタ３５０〜３５ｎは、各入力端子が駆動パルス生成部３４の出力端子に接続されており、各出力端子が対応するスイッチング電源部３００〜３０ｎのＦＥＴＱ１０〜Ｑ１ｎのゲートに夫々接続されている。
【００２１】
尚、スイッチング電源装置の他の構成は、図６のスイッチング装置と基本的に同様である。
【００２２】
図８のスイッチング電源装置において、駆動パルス制御回路３２は、マルチプレクサ３１を制御して切換部３８を切換制御し、マルチプレクサ３１から出力される出力検出信号を選択する。Ａ／Ｄ変換部３３は、図６のスイッチング電源装置と同様に、マルチプレクサ３１によって選択された出力検出信号に対してカウント動作を行ってＡ／Ｄ変換を行う。Ａ／Ｄ変換された出力検出信号は、駆動パルス生成部３４に出力されて、駆動パルス生成部３４は、駆動パルス信号のパルス幅のディーティ比の演算を行い、駆動パルス信号を算出する。
【００２３】
この算出された駆動パルス信号は、演算対象の出力検出信号を出力したスイッチング電源部に接続された駆動パルスカウンタにセットされ、駆動パルスカウンタは、対応するＦＥＴのゲートに、算出された駆動パルス信号を出力する。これにより、対応するスイッチング電源部の２次巻線の出力電圧が基準出力電圧に保持されるように負帰還制御が行われる。
【００２４】
具体的には、まず、駆動パルス制御回路３２が、マルチプレクサ３１を制御して切換部３８を切換制御し、マルチプレクサ３１から出力される出力検出信号を選択する。即ち、負帰還制御を行うスイッチング電源部を選択する。例えば、マルチプレクサ３１は、図８において上からｍ番目（１≦ｍ≦ｎ）のスイッチング電源部３０ｍを選択し、選択されたスイッチング電源部３０ｍに接続されたの入力端子３６ｍと出力端子３７とを切換部３８によって接続する。
【００２５】
次いで、コンパレータ２が、マルチプレクサ３１から出力されたスイッチング電源部３０ｍの出力検出信号Ｖ１ｍと三角波発生回路３の出力する三角波Ｖ２を比較して、図６のコンパレータ２と同様にパルス信号Ｓ１ｍを出力する。
【００２６】
次いで、パルス幅カウンタ４が、コンパレータ２から出力されたパルス信号Ｓ１ｍのＨパルス幅を所定のクロック周期でカウントし、Ｈパルス幅のカウント値Ｓ２ｍを算出する。このように、選択された出力検出信号Ｖ１ｍがＡ／Ｄ変換される。
【００２７】
駆動パルス生成部３４は、入力されたカウント値Ｓ２ｍと、選択されたスイッチング電源部３０ｍに対応するリファレンス値を比較して、駆動パルス信号Ｓ３ｍのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｍを算出し、対応する駆動パルスカウンタ３５ｍにセットする。
【００２８】
駆動パルスカウンタ３５ｍは、セットされた駆動パルス信号Ｓ３ｍをＦＥＴＱ１ｍに出力する。これにより、マルチプレクサ３１において選択されたスイッチング電源部３０ｍの２次側巻線Ｎ２ｍの出力電圧Ｖｏｕｔｍの負帰還制御が行われる。
【００２９】
図８のスイッチング電源装置においては、上述のように負帰還制御がスイッチング電源部３００〜３０ｎに対して選択的に順次実行され、これによって、各スイッチング電源部３００〜３０ｎの出力電圧Ｖｏｕｔ０〜Ｖｏｕｔｎが、順次所望の基準出力電圧Ｖｂ０〜Ｖｂｎに制御される。
【００３０】
図９は、電子写真装置に用いられる画像形成部の概略構成を示すブロック図である。
【００３１】
画像形成部は、図９に示すように、感光体９０と、帯電器９１と、照射手段９２と、現像器９３と、ポスト帯電器９４と、転写ローラ９５と、クリーナ９６と、高圧電源Ｐ，Ｄ，Ｑ，Ｔとを備える。
【００３２】
また、図９において、高圧電源Ｐ，Ｄ，Ｑ，Ｔは、上述の各プロセス部材に所定の高圧の電圧を給電し、高圧電源Ｐ，Ｄ，Ｑ，Ｔには、上述の図８のスイッチング電源部３００〜３０ｎが使用される。
【００３３】
画像形成部は上述の構成によって、高圧電源Ｐによって高電圧が印加された帯電器９１が感光体９０の表面を一様に帯電され、この感光体９０の表面に照射手段９２が発光照射により静電潜像を形成し、高圧電源Ｄによって高電圧が印加された現像器９３が形成された静電潜像をトナー像に現像し、高圧電源Ｑによって高電圧が印加されたポスト帯電器９４がトナー像と感光体９０の付着力を弱め、高圧電源によって高電圧が印加された転写ローラ９５がトナー像を転写紙Ｍに転写して画像を形成し、且つ、クリーナ９６が残留トナーを回収することにより、電子写真装置の基本画像形成動作が実行される。
【００３４】
尚、近年の電子写真装置において、上述の図９の構成を有する画像形成部を複数備え、各画像形成部で形成される画像を重ね合わせることにより、フルカラーの画像形成を行う装置も実用化されている。
【００３５】
上述のように従来の電子写真装置においては、１回の画像形成工程だけでも複数の高圧電源が必要とされており、近年のカラー化された電子写真装置においては、更に多くの高圧電源が必要とされている。
【特許文献１】特開平１０−３２３０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかしながら、従来の電子写真装置におけるスイッチング電源装置のＡ／Ｄ変換部において、三角波発生回路は図示しないコンデンサへの充放電を繰り返すことによって三角波を生成しており、このように生成される三角波と出力検出信号とをコンパレータによって比較して得られるパルス信号のパルス幅をカウントし、出力検出信号をデジタル変換しているため、Ａ／Ｄ変換に時間がかかる。従って、複数のスイッチング電源部の出力電圧を負帰還制御する場合には、Ａ／Ｄ変換に要する時間がスイッチング電源部の出力電圧の数に比例して増加するため、各出力電圧の負帰還制御の周期が長くなる。このため、所望の負帰還制御周期にＡ／Ｄ変換が間に合わなくなる、或いは、１つの駆動パルス制御部で負帰還制御できるスイッチング電源部の出力電圧の数を増加させることができないという問題があった。
【００３７】
また、上述の問題を解決するために、従来、三角波、及びパルス幅カウンタの動作クロックを高周波数化する方法が存在する。しなしながら、この方法では、三角波と出力検出信号とを比較するコンパレータの動作速度を速くする必要があり、コンパレータが正確なＡ／Ｄ変換を実現することができなくなるため、この場合も、１つの駆動パルス制御部で負帰還制御できるスイッチング電源部の出力電圧の数を増加させることができないという問題があった。
【００３８】
本発明の目的は、複数のスイッチング電源の出力電圧の負帰還制御を高速化することができるスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を提供することにある。
【課題を解決するための手段】
【００３９】
上記目的を達成するために、請求項１記載のＡ／Ｄ変換方法は、基準三角波を発生する三角波発生ステップと、複数の出力電圧のうちの第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、前記複数の出力電圧のうちの第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備えるＡ／Ｄ変換方法であって、前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記第２のパルス信号のパルスの発生タイミングが互いに異なるように夫々設定されていることを特徴とする。
【００４０】
請求項６記載の複数スイッチング電源の制御方法は、複数のスイッチング電源として複数の電圧を出力する出力ステップと、前記複数の出力電圧のうちの第１の出力電圧及び第２の出力電圧を第１のパルス信号及び第２のパルス信号に夫々Ａ／Ｄ変換するＡ／Ｄ変換ステップと、前記Ａ／Ｄ変換された第１のパルス信号及び第２のパルス信号に対してパルス幅演算を行ってＰＷＭ信号としての第１の駆動パルス信号及び第２の駆動パルス信号を生成するパルス演算ステップと、前記生成された第１の駆動パルス信号及び第２の駆動パルス信号に基づいて前記第１の出力電圧及び第２の出力電圧を第１の所定値及び第２の所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、前記Ａ／Ｄ変換ステップは、前記複数の出力電圧のうちの２つの出力電圧を順次選択して、該選択された２つの出力電圧を前記第１の出力電圧及び第２の出力電圧に順次切換設定することを特徴とする。
【発明の効果】
【００４１】
本発明によれば、２つの出力電圧の出力検出信号に対してＡ／Ｄ変換を同時に行うことができるので、Ａ／Ｄ変換の高速化を実現することができる。従って、複数のスイッチング電源の出力電圧の負帰還制御を高速化することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４３】
図１は、本発明の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を実行するための電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【００４４】
図１に示すように、電圧値−パルス幅変換回路１０は、図６の三角波発生回路３と、ＮＯＲ回路１１と、コンパレータ１２，１３とを備える。コンパレータ１２のプラス端子及びコンパレータ１３のマイナス端子には、三角波発生回路３の発生する基準三角波Ｖ２が入力される。コンパレータ１２のマイナス端子には、図５で後述する出力検出回路１０５の出力する出力検出信号Ｖｄ１が入力され、コンパレータ１３のプラス端子には、出力検出回路１０５が出力する出力検出信号Ｖｄ２が入力される。また、コンパレータ１２，１３の出力端子はＮＯＲ回路１１の夫々の入力端子に接続されている。
【００４５】
電圧値−パルス幅変換回路１０において、コンパレータ１２，１３は、夫々、出力検出信号Ｖｄ１と三角波Ｖ２、及び出力検出信号Ｖｄ２と三角波Ｖ２とを比較し、ＮＯＲ回路１１はコンパレータ１２，１３の出力信号のＮＯＲ演算を行う。
【００４６】
図２は、電圧値−パルス変換回路１０に入力される出力検出信号Ｖｄ１，Ｖｄ２と三角波Ｖ２との電圧レベルの関係を説明する図である。
【００４７】
図２に示すように、本実施の形態においては、後述する図５の出力検出回路１０５により、所定の出力検出特性に基づいて、出力検出信号Ｖｄ１，Ｖｄ２の電圧レベルは、三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａを境に設定されている。具体的には、出力検出信号Ｖｄ１は、Ｖａより大きい範囲に、出力検出信号Ｖｄ２は、Ｖａより小さい範囲になるように設定されている。
【００４８】
次いで、上述のように構成及び出力範囲が設定された電圧値−パルス幅変換回路１０の動作を図３を参照して説明する。
【００４９】
図３は、電圧値−パルス幅変換回路１０の動作を説明する図である。
【００５０】
図３に示すように、出力検出信号Ｖｄ１（図３の（ａ）参照）は、三角波Ｖ２（図３の（ｄ）参照）の振幅Ｖｐｐの略中心の電圧レベルＶａ（図３の（ｂ）参照）より大きい領域で変動し、コンパレータ１２は、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ１より大きい場合、Ｈレベルの信号を出力し、一方、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ１より小さい場合、Ｌレベルの信号を出力し、コンパレータ１２の出力するパルス信号Ｓ１２は図３の（ｅ）に示すように変動する。
【００５１】
また同様に、出力検出信号Ｖｄ２（図３の（ｃ）参照）は電圧Ｖａより小さい領域で変動し、コンパレータ１３は、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より小さい場合、Ｈレベルの信号を出力し、一方、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より大きい場合は、Ｌレベルの信号を出力し、コンパレータ１３の出力するパルス信号Ｓ１３は図３の（ｆ）に示すように変動する。
【００５２】
更に、ＮＯＲ回路１１は、コンパレータ１２，１３のパルス信号Ｓ１２，１３を受信して、パルス信号１２，１３の少なくともいずれか一方がＨレベルの場合に、Ｌレベルの信号を出力し、パルス信号１２，１３がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、ＮＯＲ回路１１の出力するパルス信号Ｓ１１は図３（ｇ）に示すように変動する。
【００５３】
電圧値−パルス幅変換回路１０において、図４で後述するように、ＮＯＲ回路１１の出力するパルス信号Ｓ１１は、パルス幅カウンタ１０６に入力されてＬレベルパルス信号のパルス幅（以下、Ｌパルス幅と称呼する）がカウントされる。図３に示すように、パルス信号Ｓ１１のＬパルスは、三角波Ｖ２の１周期において出力検出信号Ｖｄ１及びＶｄ２の両方の電圧レベルを交互に示す信号となっている。従って、このパルス信号Ｓ１１を１つのパルス幅カウンタ１０６でカウントすることによって、出力検出信号Ｖｄ１及びＶｄ２の両方の信号を三角波Ｖ２の１周期においてＡ／Ｄ変換することが可能になる。
【００５４】
以下、 上述のスイッチング電源装置のＡ／Ｄ変換方法を用いて実行される複数スイッチング電源装置の制御方法について説明する。
【００５５】
図４は、本実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【００５６】
図４に示すように、本実施の形態におけるスイッチング電源装置１００は、上述の図８のスイッチング電源装置に対して、駆動パルス制御回路３２が駆動パルス制御回路１０１に変更され、マルチプレクサ３１に変えてマルチプレクサ３１と同様の構成の２つのマルチプレクサ１２０及び１３０を備える点のみが異なる。以下、同じ構成要素には同一の符号を付して重複した説明は省略し、以下に異なる部分のみ説明する。
【００５７】
図４に示すように、マルチプレクサ１２０は、スイッチング電源部３００〜３０ｎの出力検出回路１０〜１ｎに夫々接続された入力端子１２１０〜１２１ｎと、出力端子１２２と、入力端子１２１０〜１２１ｎと出力端子１２２の接続を選択的に切り換えるための切換部１２３とを備える。
【００５８】
マルチプレクサ１３０は、スイッチング電源部３００〜３０ｎの出力検出回路１０〜１ｎに夫々接続された入力端子１３１０〜１３１ｎと、出力端子１３２と、入力端子１３１０〜１３１ｎと出力端子１３２の接続を選択的に切り換えるための切換部１３３とを備える。
【００５９】
駆動パルス制御回路１０１は、Ａ／Ｄ変換部１０２と、駆動パルス生成部１０３と、スイッチング電源部３００〜３０ｎの夫々に対応して接続された駆動パルスカウンタ１０４０〜１０４ｎとを備える。
【００６０】
Ａ／Ｄ変換部１０２は、後述する図５の出力検出回路１０５と、図１の電圧値−パルス幅変換回路１０と、パルス幅カウンタ１０６とを備える。
【００６１】
図５は、出力検出回路１０５の概略構成を説明する図であり、図５（ａ）は、出力検出回路１０５のブロック図であり、図５（ｂ）は、出力検出回路１０５の加算回路の概略構成を示す回路図であり、図５（ｃ）は、出力検出回路１０５の反転回路の概略構成を示す回路図である。
【００６２】
出力検出回路１０５は、図５（ａ）に示すように、加算回路１４０と、反転回路１５０とを備える。加算回路１４０は、出力検出信号にオフセットを加える出力検出特性を有する加算回路である。加算回路１４０は、図５（ｂ）に示すように、入力端子１４１と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、電源Ｖαと、オペアンプ１４２と、出力端子１４３とを備える。加算回路１４０は、入力端子１４１に出力検出信号Ｖｄａが入力され、出力端子１４３から出力検出信号Ｖｄ１が出力されるものとする。
【００６３】
図５（ｂ）に示すように、入力端子１４１は抵抗Ｒ１を介して、電源Ｖαはプラス電極が抵抗Ｒ２を介して、各々オペアンプ１４２のプラス端子に接続されている。また、電源Ｖαはマイナス電極が基準電位に接続されている。オペアンプ１４２は、マイナス端子が抵抗Ｒ４を介して基準電位に接続されており、出力端子が出力端子１４３に接続されている。また、オペアンプ１４２のマイナス端子と出力端子１４３とは抵抗Ｒ３を介して互いに接続されている。
【００６４】
この加算回路１４０において、出力される出力検出信号Ｖｄ１は、Ｖｄ１＝Ｖｉ×（Ｒ３＋Ｒ４）／Ｒ４となる。但し、Ｖｉは、オペアンプ１４２のプラス端子の電圧レベルであり、Ｖｉ＝Ｒ２×Ｖｄａ／（Ｒ１＋Ｒ２）＋Ｒ１／（Ｒ１＋Ｒ２）×Ｖαである。
【００６５】
また、加算回路１４０は、入力端子１４１がマルチプレクサ１２０の出力端子１２２に接続されており、出力端子１４３が電圧値−パルス幅変換回路１０のコンパレータ１２のマイナス端子に接続されている。
【００６６】
本実施の形態においては、オフセットが電圧レベルＶａを超える所定の値に設定されている。このため、上述のように、出力検出信号Ｖｄ１が、三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａより大きい領域で変動するようになる（図２参照）。
【００６７】
反転回路１５０は、出力検出信号を反転させてオフセットを加える出力検出特性を有するオフセット付き反転回路であり、反転回路１５０は、図５（ｃ）に示すように、入力端子１５１と、抵抗Ｒ５，Ｒ６と、電源Ｖβと、オペアンプ１５２と、出力端子１５３とを備える。反転回路１５０は、入力端子１５１に出力検出信号Ｖｄｂが入力され、出力端子１５３から出力検出信号Ｖｄ２が出力されるものとする。
【００６８】
図５（ｃ）に示すように、入力端子１５１は抵抗Ｒ５を介してオペアンプ１５２のマイナス端子に接続されており、電源Ｖβはプラス電極がオペアンプ１５２のプラス端子に接続されている。また、電源Ｖβはマイナス電極が基準電位に接続されている。オペアンプ１５２は、出力端子が出力端子１５３に接続されている。また、オペアンプ１５２のマイナス端子と出力端子１５３とは抵抗Ｒ６を介して互いに接続されている。
【００６９】
この反転回路１５０において、出力される出力検出信号Ｖｄ２は、Ｖｄ２＝（Ｒ５＋Ｒ６）×Ｖβ／Ｒ５−Ｒ６×Ｖｄｂ／Ｒ５となる。
【００７０】
また、反転回路１５０は、入力端子１５１がマルチプレクサ１３０の出力端子１３２に接続されており、出力端子１５３が電圧値−パルス幅変換回路１０のコンパレータ１３のプラス端子に接続されている。
【００７１】
本実施の形態においては、反転された出力検出信号Ｖｄｂが三角波Ｖ２の振幅Ｖｐｐの略中心の電圧レベルＶａより小さくなうように、オフセットが所定の値に設定されている。このため、上述のように、出力検出信号Ｖｄ２が、電圧レベルＶａより小さい領域で変動するようになる（図２参照）。
【００７２】
また、Ａ／Ｄ変換部１０２において、図４に示すように、電圧値−パルス幅変換回路１０は、ＮＯＲ回路１１の出力端子がパルス幅カウンタ１０６の入力端子に接続されている。パルス幅カウンタ１０６は、図８のパルス幅カウンタ４と同様に構成されており、予定周期のクロックを発生する図示しないクロック回路に接続されている。
【００７３】
駆動パルス制御部１０２において、図４に示すように、駆動パルス生成部１０３は、図８における駆動パルス生成部３４と同様に構成されており、Ａ／Ｄ変換部１０２のパルス幅カウンタ１０６の出力端子に接続されており、各スイッチング電源部３００〜３０ｎの所望する２次巻線Ｎ２の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値が予め設定されている。
【００７４】
駆動パルスカウンタ１０４０〜１０４ｎは、図８の駆動パルスカウンタ３５０〜３５ｎと同様に構成されており、各入力端子が駆動パルス生成部１０３の出力端子に接続されており、各出力端子が対応するスイッチング電源部３００〜３０ｎのＦＥＴＱ１０〜Ｑ１ｎのゲートに夫々接続されている。
【００７５】
また、スイッチング電源装置１００は、図示しないＣＰＵを備え、ＣＰＵは、スイッチング電源装置１００の各部を制御する。
【００７６】
次いで、スイッチング電源装置１００の負帰還制御処理動作を説明する。
【００７７】
スイッチング電源装置１００において、スイッチング電源部３００〜３０ｎから負帰還制御処理を実行する任意のスイッチング電源部を２つ選択する。具体的には、マルチプレクサ１２０，１３０の切換部１２３，１３３を切換制御して、出力検出信号Ｖ１０〜Ｖ１ｎから、出力検出信号Ｖｄａとして出力端子１２２から出力する出力検出信号、例えば出力検出信号Ｖ１ｘを選択すると共に、出力検出信号Ｖ１０〜Ｖ１ｎから、出力検出信号Ｖｄｂとして出力端子１３２から出力する出力検出信号、例えば、出力検出信号Ｖ１ｙを選択する。尚、選択される出力検出信号Ｖ１ｘ，Ｖ１ｙは互いに異なる信号とする。
【００７８】
上述の切換制御により、スイッチング電源部３０ｘの出力検出信号Ｖ１ｘが出力検出信号Ｖｄａとして出力検出回路１０５の加算回路１４０に入力されると共に、スイッチング電源部３０ｙの出力検出信号Ｖ１ｙが出力検出信号Ｖｄｂとして出力検出回路１０５の反転回路１５０に入力される。
【００７９】
加算回路１４０に入力された出力検出信号Ｖ１ｘは、上述のようにオフセットが加算されて出力検出信号Ｖｄ１に変換されて電圧値−パルス幅変換回路１０に入力される。また、反転回路１５０に入力された出力検出信号Ｖ１ｙは、上述のように反転された後オフセットが加算されて出力検出信号Ｖｄ２に変換されて電圧値−パルス幅変換回路１０に入力される。
【００８０】
電圧値−パルス幅変換回路１０において、コンパレータ１２及び１３は、夫々、入力された出力検出信号Ｖｄ１及びＶｄ２に基づいて、図３に示したように、パルス信号Ｓ１２及びＳ１３を出力し、ＮＯＲ回路１１は、パルス信号１２及び１３に基づいて、パルス信号Ｓ１１を出力する。
【００８１】
次いで、パルス幅カウンタ１０６が、所定のクロック周期でパルス信号Ｓ１１のＬパルス幅を順次カウントして、カウント値Ｓ２を算出する。
【００８２】
上述のように、出力検出信号Ｖ１ｙは、反転回路１５０において反転されて出力検出信号Ｖｄ２にされるので、コンパレータ１３が、コンパレータ１２とは逆に、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より小さい場合、Ｈレベルの信号を出力し、三角波Ｖ２の電圧レベルが出力検出信号Ｖｄ２より大きい場合は、Ｌレベルの信号を出力する動作は、コンパレータ１２の動作と実質的に同じになる。従って、三角波Ｖ２の１周期で２つの異なる出力検出信号のＡ／Ｄ変換を実行することができ、加えて、１つのパルス幅カウンタ１０６によってＡ／Ｄ変換を実行することができる。
【００８３】
次いで、駆動パルス生成部１０３は、算出されたカウント値Ｓ２がパルス信号Ｓ１２に対応するカウント値である場合は、負帰還制御対象として選択されたスイッチング電源部３０ｘに対応するリファレンス値と比較して、駆動パルス信号Ｓ３ｘのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｘを算出し、対応する駆動パルスカウンタ１０４ｘにセットする。
【００８４】
一方、算出されたカウント値Ｓ２がパルス信号Ｓ１３に対応するカウント値である場合は、負帰還制御対象として選択されたスイッチング電源部３０ｙに対応するリファレンス値と比較して、駆動パルス信号Ｓ３ｙのパルス幅のデューティ比を演算して駆動パルス信号Ｓ３ｙを算出し、対応する駆動パルスカウンタ１０４ｙにセットする。
【００８５】
上述のように、駆動パルス生成部１０３は、算出されたカウント値Ｓ２を対応するリファレンス値と順次交互に比較して、駆動パルス信号Ｓ３のパルス幅のデューティ比を交互に演算して対応する駆動パルスカウンタ１０４に順次交互にセットする。
【００８６】
次いで、駆動パルスカウンタ１０４ｘ及び１０４ｙは、駆動パルス信号Ｓ３ｘ及びＳ３ｙを、対応するスイッチング電源部３０ｘ及び３０ｙのＦＥＴＱ１ｘ及びＱ１ｙのゲートに夫々出力する。これにより、同時に２つのスイッチング電源部に対して出力電圧の負帰還制御を行うことができる。
【００８７】
上述のように、スイッチング電源装置１００において、マルチプレクサ１２０の切換部１２３及びマルチプレクサ１３０の切換部１３３を切換制御して、スイッチング電源部３００〜３０ｎから任意の２つのスイッチング電源部を順次選択して、当該選択された２つのスイッチング電源毎に順次Ａ／Ｄ変換、及びスイッチング電源の制御を実行することにより、全てのスイッチング電源部の出力電圧に対して負帰還制御を順次実行することができ、これにより各スイッチング電源部の出力電圧Ｖｏｕｔを順次所望の値に制御することができる。
【００８８】
駆動パルス制御回路３２において、パルス幅カウンタ１０６によってカウントされたパルス信号Ｓ１１のＬレベルパルスが、パルス信号Ｓ１２及びＳ１３のいずれのＨレベルパルスに対応しているか、即ちマルチプレクサ１２０，１３０によって選択されたスイッチング電源部のいずれの出力検出信号の電圧レベルを表しているかは、駆動パルス制御回路３２自体が（電圧値−パルス幅変換回路１０が）三角波Ｖ２を生成するので、把握することができる。
【００８９】
また、駆動パルス制御回路１０１において、出力検出信号Ｖｄ１の電圧レベルが上昇すると、又は出力検出信号Ｖｄ２の電圧レベルが下降するとパルス信号Ｓ１１の対応するＬパルス幅が比例的に夫々減少するので（図３参照）、この比例関係を利用することにより、駆動パルス生成部１０３は、パルス信号Ｓ１１のＬパルス幅のカウント値Ｓ２から出力検出信号Ｖｄ１，Ｖｄ２の電圧レベルを演算することができる。
【００９０】
Ａ／Ｄ変換部１０２においては、上述のようにＡ／Ｄ変換に用いられる三角波Ｖ２の１周期において２つの出力検出信号をＡ／Ｄ変換するので、従来のＡ／Ｄ変換部と同じＡ／Ｄ変換の分解能力を得るためには、パルス幅カウンタ１０６のカウント周波数、即ちクロック周期を倍増すればよい。この場合、基準とする三角波Ｖ２の周波数を変更する必要がなく、従来と同じ周波数にすることができる。従って、パルス幅カウンタ１０６のカウント周波数を倍増しても、従来のようにコンパレータ１２及び１３の動作速度を速める必要がなく、コンパレータ１２及び１３の動作速度がＡ／Ｄ変換の精度に影響を及ぼすことなく、Ａ／Ｄ変換を高速化することができる。
【００９１】
上述のように、本実施の形態によれば、Ａ／Ｄ変換に用いられる三角波Ｖ２の１周期において、２つのスイッチング電源部３０ｘ，３０ｙからの出力検出信号をＡ／Ｄ変換することができるので、三角波Ｖ２の周波数を高周波化することなく、Ａ／Ｄ変換の高速化を実現することができる。また、従来のように、１つのパルス幅カウンタ、１つの駆動パルス生成部、及び各スイッチング電源部に対応する１つの駆動パルスカウンタによって、２つのスイッチング電源部３０ｘ，３０ｙからの出力検出信号の負帰還制御を実行することができるので、従来の構成で２倍の数のスイッチング電源部の出力電圧の制御を実行することができる。従って、スイッチング電源部の出力電圧の負帰還制御を高速化することができると共に、従来のスイッチング電源装置のＡ／Ｄ変換方法、及びその複数スイッチング電源の制御方法に比べて、より多くのスイッチング電源部の制御を、簡単な、且つ低コストな構成で可能にすることができる。
【００９２】
また、少ないスイッチング電源部の出力電圧を制御する場合は、１つのスイッチング電源部の出力電圧に対する制御周期が短くなるので、スイッチング電源の制御をより高速化することができ、高精細なスイッチング電源制御を実行することができる。
【００９３】
尚、本発明は、上述の実施の形態に限定されるものではない。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法を実行するための電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【図２】本実施の形態におけるスイッチング電源装置の電圧値−パルス変換回路に入力される出力検出信号と三角波との電圧レベルの関係を説明する図である。
【図３】図２の電圧値−パルス幅変換回路の動作を説明する図である。
【図４】本実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【図５】図４のスイッチング電源装置においける出力検出回路の概略構成を説明する図であり、図５（ａ）は、出力検出回路のブロック図であり、図５（ｂ）は、出力検出回路の加算回路の概略構成を示す回路図であり、図５（ｃ）は、出力検出回路の反転回路の概略構成を示す回路図である。
【図６】従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【図７】従来のＡ／Ｄ変換方法におけるパルス生成動作を説明する図である。
【図８】複数のスイッチング電源部を制御する従来のスイッチング電源装置の概略構成を示すブロック図である。
【図９】電子写真装置に用いられる画像形成部の概略構成を示すブロック図である。
【符号の説明】
【００９５】
１，１０５ 出力検出回路
２，１２，１３ コンパレータ
３ 三角波発生回路
４，１０６ パルス幅カウンタ
５，３４，１０３ 駆動パルス生成部
１０ 電圧値−パルス幅変換回路
１１ ＮＯＲ回路
３０ スイッチング電源部
３１，１２０，１３０ マルチプレクサ
３２，１０１ 駆動パルス制御回路
３３，１０２ Ａ／Ｄ変換部
３５，１０４ 駆動パルスカウンタ
１００ スイッチング電源装置
１４０ 加算回路
１５０ 反転回路
Ｔ１ トランス
Ｑ１ ＦＥＴ
【特許請求の範囲】
【請求項１】
基準三角波を発生する三角波発生ステップと、
複数の出力電圧のうちの第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、
前記複数の出力電圧のうちの第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、
前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、
前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、
前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備えるＡ／Ｄ変換方法であって、
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記第２のパルス信号のパルスの発生タイミングが互いに異なるように夫々設定されていることを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１の出力電圧検出信号及び前記第２の出力電圧検出信号が前記基準三角波の振幅を２つに分割した電圧範囲内に夫々含まれるように設定されていることを特徴とする請求項１記載のＡ／Ｄ変換方法。
【請求項３】
前記第１の出力電圧検出ステップは、前記複数の出力電圧から前記第１の出力電圧を選択する第１の選択ステップを有し、前記第２の出力電圧検出ステップは、前記複数の出力電圧から前記第２の出力電圧を選択する第２の選択ステップを有することを特徴とする請求項１又は２記載のＡ／Ｄ変換方法。
【請求項４】
前記第１の出力検出特性は、前記検出した第１の出力電圧に第１のオフセットを加えて前記第１の出力電圧検出信号を出力するように設定されており、前記第２の出力検出特性は、前記検出した第２の出力電圧を反転すると共に第２のオフセットを加えて前記第２の出力電圧検出信号を出力するように設定されていることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換方法。
【請求項５】
前記カウントステップは、前記第１のパルス信号のＨｉｇｈレベルパルス幅をカウントして第１のカウント値を算出し、前記第２のパルス信号のＬｏｗレベルパルス幅をカウントして第２のカウント値を算出することを特徴とする請求項４記載のＡ／Ｄ変換方法。
【請求項６】
複数のスイッチング電源として複数の電圧を出力する出力ステップと、
前記複数の出力電圧のうちの第１の出力電圧及び第２の出力電圧を第１のパルス信号及び第２のパルス信号に夫々Ａ／Ｄ変換するＡ／Ｄ変換ステップと、
前記Ａ／Ｄ変換された第１のパルス信号及び第２のパルス信号に対してパルス幅演算を行ってＰＷＭ信号としての第１の駆動パルス信号及び第２の駆動パルス信号を生成するパルス演算ステップと、
前記生成された第１の駆動パルス信号及び第２の駆動パルス信号に基づいて前記第１の出力電圧及び第２の出力電圧を第１の所定値及び第２の所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、
前記Ａ／Ｄ変換ステップは、前記複数の出力電圧のうちの２つの出力電圧を順次選択して、該選択された２つの出力電圧を前記第１の出力電圧及び第２の出力電圧に順次切換設定することを特徴とする複数スイッチング電源の制御方法。
【請求項７】
前記Ａ／Ｄ変換ステップは、基準三角波を発生する三角波発生ステップと、前記第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、前記第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備え、前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記２のパルス信号のパルスの発生タイミングとが互いに異なるように夫々設定されていることを特徴とする請求項６記載の複数スイッチング電源の制御方法。
【請求項８】
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１の出力電圧検出信号及び前記第２の出力電圧検出信号が前記基準三角波の振幅を２つに分割した電圧範囲内に夫々含まれるように設定されていることを特徴とする請求項７記載の複数スイッチング電源の制御方法。
【請求項９】
前記第１の出力検出特性は、前記検出した第１の出力電圧に第１のオフセットを加えて前記第１の出力電圧検出信号を出力するように設定されており、前記第２の出力検出特性は、前記検出した第２の出力電圧を反転すると共に第２のオフセットを加えて前記第２の出力電圧検出信号を出力するように設定されていることを特徴とする請求項７又は８記載の複数スイッチング電源の制御方法。
【請求項１０】
前記カウントステップは、前記第１のパルス信号のＨｉｇｈレベルパルス幅をカウントして第１のカウント値を算出し、前記第２のパルス信号のＬｏｗレベルパルス幅をカウントして第２のカウント値を算出することを特徴とする請求項９記載の複数スイッチング電源の制御方法。
【請求項１】
基準三角波を発生する三角波発生ステップと、
複数の出力電圧のうちの第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、
前記複数の出力電圧のうちの第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、
前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、
前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、
前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備えるＡ／Ｄ変換方法であって、
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記第２のパルス信号のパルスの発生タイミングが互いに異なるように夫々設定されていることを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１の出力電圧検出信号及び前記第２の出力電圧検出信号が前記基準三角波の振幅を２つに分割した電圧範囲内に夫々含まれるように設定されていることを特徴とする請求項１記載のＡ／Ｄ変換方法。
【請求項３】
前記第１の出力電圧検出ステップは、前記複数の出力電圧から前記第１の出力電圧を選択する第１の選択ステップを有し、前記第２の出力電圧検出ステップは、前記複数の出力電圧から前記第２の出力電圧を選択する第２の選択ステップを有することを特徴とする請求項１又は２記載のＡ／Ｄ変換方法。
【請求項４】
前記第１の出力検出特性は、前記検出した第１の出力電圧に第１のオフセットを加えて前記第１の出力電圧検出信号を出力するように設定されており、前記第２の出力検出特性は、前記検出した第２の出力電圧を反転すると共に第２のオフセットを加えて前記第２の出力電圧検出信号を出力するように設定されていることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換方法。
【請求項５】
前記カウントステップは、前記第１のパルス信号のＨｉｇｈレベルパルス幅をカウントして第１のカウント値を算出し、前記第２のパルス信号のＬｏｗレベルパルス幅をカウントして第２のカウント値を算出することを特徴とする請求項４記載のＡ／Ｄ変換方法。
【請求項６】
複数のスイッチング電源として複数の電圧を出力する出力ステップと、
前記複数の出力電圧のうちの第１の出力電圧及び第２の出力電圧を第１のパルス信号及び第２のパルス信号に夫々Ａ／Ｄ変換するＡ／Ｄ変換ステップと、
前記Ａ／Ｄ変換された第１のパルス信号及び第２のパルス信号に対してパルス幅演算を行ってＰＷＭ信号としての第１の駆動パルス信号及び第２の駆動パルス信号を生成するパルス演算ステップと、
前記生成された第１の駆動パルス信号及び第２の駆動パルス信号に基づいて前記第１の出力電圧及び第２の出力電圧を第１の所定値及び第２の所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、
前記Ａ／Ｄ変換ステップは、前記複数の出力電圧のうちの２つの出力電圧を順次選択して、該選択された２つの出力電圧を前記第１の出力電圧及び第２の出力電圧に順次切換設定することを特徴とする複数スイッチング電源の制御方法。
【請求項７】
前記Ａ／Ｄ変換ステップは、基準三角波を発生する三角波発生ステップと、前記第１の出力電圧を検出すると共に該検出した第１の出力電圧から第１の出力検出特性に基づいて第１の出力電圧検出信号を出力する第１の出力電圧検出ステップと、前記第２の出力電圧を検出すると共に該検出した第２の出力電圧から第２の出力検出特性に基づいて第２の出力電圧検出信号を出力する第２の出力電圧検出ステップと、前記第１の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記第２の出力電圧検出信号と前記基準三角波との電圧レベルを比較すると共に該比較の結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅をカウントして第１のカウント値及び第２のカウント値を夫々算出するカウントステップとを備え、前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１のパルス信号のパルスの発生タイミングと前記２のパルス信号のパルスの発生タイミングとが互いに異なるように夫々設定されていることを特徴とする請求項６記載の複数スイッチング電源の制御方法。
【請求項８】
前記第１の出力検出特性及び前記第２の出力検出特性は、前記第１の出力電圧検出信号及び前記第２の出力電圧検出信号が前記基準三角波の振幅を２つに分割した電圧範囲内に夫々含まれるように設定されていることを特徴とする請求項７記載の複数スイッチング電源の制御方法。
【請求項９】
前記第１の出力検出特性は、前記検出した第１の出力電圧に第１のオフセットを加えて前記第１の出力電圧検出信号を出力するように設定されており、前記第２の出力検出特性は、前記検出した第２の出力電圧を反転すると共に第２のオフセットを加えて前記第２の出力電圧検出信号を出力するように設定されていることを特徴とする請求項７又は８記載の複数スイッチング電源の制御方法。
【請求項１０】
前記カウントステップは、前記第１のパルス信号のＨｉｇｈレベルパルス幅をカウントして第１のカウント値を算出し、前記第２のパルス信号のＬｏｗレベルパルス幅をカウントして第２のカウント値を算出することを特徴とする請求項９記載の複数スイッチング電源の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２１１８４３（Ｐ２００６−２１１８４３Ａ）
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願番号】特願２００５−２１７０５（Ｐ２００５−２１７０５）
【出願日】平成１７年１月２８日（２００５．１．２８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願日】平成１７年１月２８日（２００５．１．２８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]