Ｄ／Ａ変換回路及び半導体装置
【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。
【解決手段】 ｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有し、下位ｍビットのデジタルビデオ信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充放電が制御され、ｎビットのデジタルビデオ信号のうち、上位ｎ−ｍビットのデジタルビデオ信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充放電が制御されていることを特徴とするＤ／Ａ変換回路。
【解決手段】 ｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有し、下位ｍビットのデジタルビデオ信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充放電が制御され、ｎビットのデジタルビデオ信号のうち、上位ｎ−ｍビットのデジタルビデオ信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充放電が制御されていることを特徴とするＤ／Ａ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。特に、半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行われている。多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高いため、ＴＦＴのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【０００３】システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【０００４】
【発明が解決しようとする課題】フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいＤＡＣの実現である。
【０００５】ＤＡＣには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べて比較的少ない面積で高速に動作させることが可能である。
【０００６】図１１に、従来の容量分割型のＤＡＣの一例を示す。図１１に示す従来の容量分割型のＤＡＣは、ｎビットのデジタル信号Ｄ1〜Ｄnの各ビットが制御するｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］と、各スイッチに接続されたｎ個の容量Ｃ、２Ｃ、…、２n-1Ｃと、リセットスイッチＳＷRとを有している。また、この従来のＤＡＣには、電源Ａ（電位ＶA）、電源Ｂ（電位ＶB）が接続されている。電源Ａと電源Ｂは異なる電位に保たれている。また、ＤＡＣから出力されるアナログ信号の電位ＶOUTは出力線に与えられる。
【０００７】スイッチＳＷ［１］〜ＳＷ［ｎ］のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する０または１の情報によって、各容量が電源Ａに接続されるか、電源Ｂに接続されるかが選択される。
【０００８】この従来のＤＡＣの動作を順を追って説明する。この従来のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。
【０００９】まず、リセット期間ＴR中、リセットスイッチＳＷRが閉じる。また、デジタル信号によって、全てのスイッチＳＷ［１］〜ＳＷ［ｎ］が同じ電源に接続される。ここでは仮に、電源Ａに接続されたとする。このリセット期間終了直前における従来のＤＡＣの等価回路図を図１２（Ａ）に示す。なおＣTは全ての容量の合成容量を意味する。
【００１０】リセット期間ＴR終了後、書き込み期間ＴAが開始され、０または１の任意の情報を有する各ビットのデジタル信号が、スイッチＳＷ［１］〜ＳＷ［ｎ］を制御する。そして、各ビットの情報に応じて各容量は電源Ａまたは電源Ｂに接続されることで、電荷がｎ個の容量へ充電され、その後定常状態になる。この時の等価回路図を図１２（Ｂ）に示す。なおＣAは電源Ａに接続された容量の合成容量を意味し、ＣBは電源Ｂに接続された容量の合成容量を意味する。
【００１１】上述したリセット期間ＴRと書き込み期間ＴAの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【００１２】容量分割型のＤＡＣは、上述したように抵抗分割型のＤＡＣに比べて比較的少ない面積で高速に動作するため、フラットパネルディスプレイの小型化を進める上で有望視されている。しかしフラットパネルディスプレイを高精細化するためにデジタル信号のビット数が増えると、容量分割型のＤＡＣの場合でも、その基板上における占有面積を抑えることが難しくなってくる。
【００１３】占有面積を抑えるために、容量分割型のＤＡＣの各容量を縮小して設計したとすると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のＤＡＣを形成するのが難しくなる。
【００１４】また、抵抗分割型のＤＡＣは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【００１５】上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速駆動が可能な線形性の良いＤＡＣの作製を課題とする。
【００１６】
【課題を解決するための手段】本発明者は、容量分割型のＤＡＣの線形性の良し悪しを左右する、下位ビットに対応する容量の代わりに、抵抗分割型のＤＡＣもしくはセレクタ回路を用いることを考えた。
【００１７】本発明では、例えばｎビットのデジタル信号Ｄ1〜Ｄnに対応するＤＡＣには、下位ｍビット（ｍ＜ｎ）のデジタル信号に対応する１個の容量と、上位ｎ−ｍビットに対応するｎ−ｍ個の容量とが設けられている。以下、下位ｍビットのデジタル信号に対応する１個の容量を下位ビット対応容量（ＣL）と呼ぶ。また以下、上位ｎ−ｍビットに対応するｎ−ｍ個の容量を上位ビット対応容量（ＣU）と呼ぶ。
【００１８】下位ビット対応容量の容量値はＣ（Ｃは定数）で表され、ｎ−ｍ個の上位ビット対応容量の容量値は、上位ビットのうち下位の方に対応する容量から順に、それぞれＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００１９】本発明のＤＡＣは、電位の異なる電源Ａ（電位ＶA）と電源Ｂ（電位ＶB）に接続されている。そして、該２つの電源によるｎ−ｍ個の上位ビット対応容量の充電は、上位ｎ−ｍビットのデジタル信号の各ビットによって制御されている。
【００２０】また、本発明のＤＡＣが有する下位ｍビットに対応する抵抗分割型のＤＡＣまたはセレクタ回路において、下位ｍビットのデジタル信号がアナログに変換され、下位ビット対応アナログ信号（電位ＶL）として、下位ビット用出力線に入力される。下位ビット用出力線に入力された下位ビット対応アナログ信号によって、下位ビット対応容量が充電される。
【００２１】本発明のＤＡＣが有する容量は、全て１つの出力線に接続されており、デジタル信号の各ビットが有する１または０の情報により、各容量に充電される電荷の量によって、出力線の電位、言いかえるとアナログ信号の電位が定まる。
【００２２】上記構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００２３】以下に、本発明の構成を示す。
【００２４】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２５】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの、容量値がＣ（Ｃは定数）である１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路が提供される。
【００２６】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２７】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記２m個の抵抗の抵抗値は全て同じであり、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２８】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m本の階調電圧線とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記２m本の階調電圧線のうちの１本が選択され、前期選択された階調電圧線の電位によって前記ｎ−ｍ＋１個の容量のうちの容量値がＣ（Ｃは定数）である１個の容量へ電荷が充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路が提供される。
【００２９】本発明は、前記２m個の抵抗が直列に接続されていることを特徴としていても良い。
【００３０】本発明は、前記２m個の抵抗のうち、一方の端子が他の抵抗に接続されていない２つの抵抗は、該端子がそれぞれ低電圧側の電源と、高電圧側の電源に接続されていることを特徴としていても良い。
【００３１】本発明は、リセット期間において前記ｎ−ｍ＋１個の容量へ充電される電荷の量が、常に特定の値に保たれることを特徴としていても良い。
【００３２】本発明は、前記Ｄ／Ａ変換回路を有することを特徴としていても良い。
【００３３】本発明は、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話であることを特徴としていても良い。
【００３４】
【発明の実施の形態】（実施の形態１）図１に本発明のＤＡＣの構成を示す。
【００３５】図１に示すＤＡＣは、下位ｍビットのデジタル信号を、下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ）１０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【００３６】また、下位ｍビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−ｍビットに対応するｎ−ｍ個の上位ビット対応容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−ｍ−１］、ＣU［ｎ−ｍ］）とを有している。
【００３７】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００３８】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線１０２に接続されており、もう一方は下位ｍビットのデジタル信号に対応している抵抗分割型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ））１０１の下位ビット用出力線１０３に接続されている。
【００３９】Ｒ−ＤＡＣ１０１は、２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］と、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］とを有する。
【００４０】２m個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］＝…＝ＲL［２m］＝Ｒ（Ｒは定数）で表される。
【００４１】また、２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［２m］は電源Ａと電源Ｂにそれぞれ接続されている。
【００４２】また、電源Ａの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように、配線が接続されている。なお図１とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように、配線が接続されていても良い。
【００４３】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−ｍビットのうち下位に対応する容量から順に、それぞれｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線１０２に接続されている。
【００４４】書き込み期間において、上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］にそれぞれ入力される、上位ｎ−ｍビットの各ビットが有する情報によって決まる。
【００４５】また出力線１０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【００４６】なお出力線１０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線１０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【００４７】次に図１に示した本発明のＤＡＣの動作について、順を追って説明する。本発明のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。図２に、本発明のＤＡＣが有する各スイッチの、リセット期間ＴRと書き込み期間ＴAとにおける動作について示す。
【００４８】まず、リセット期間ＴR中、リセット信号（Ｒｅｓ）によってリセットスイッチＳＷRがオンになる。
【００４９】また、下位ｍビットのデジタル信号によって、Ｒ−ＤＡＣ１０１が有する２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］は、スイッチＳＷ［１］のみがオンとなり、残りは全てオフになる。
【００５０】さらに、上位ｎ−ｍビットのデジタル信号によって、上位ｎ−ｍビットに対応するｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］が、全て電源Ａに接続される。
【００５１】このリセット期間ＴR終了直前における、本発明のＤＡＣの等価回路図を、図３（Ａ）に示す。容量ＣTは、下位ビット対応容量ＣLと、全ての上位ビット対応容量ＣU［１］、ＣU［２］、…、ＣU［ｎ−ｍ］の合成容量に相当する。容量ＣTは、式１に示すように表される。
【００５２】
【式１】
【００５３】この合成容量ＣTに蓄えられる電荷ＱT0は、以下の式２で表される。
【００５４】
【式２】
【００５５】リセット期間ＴRにおいて配線容量（ＣW）に蓄えられる電荷ＱW0は、以下の式３で表される。
【００５６】
【式３】
【００５７】リセット期間ＴR終了後、書き込み期間ＴAが開始され、デジタル信号によってスイッチＳＷ［１］〜ＳＷ［２m＋ｎ−ｍ］の動作が制御される。
【００５８】まず、下位ｍビットに対応するｍ個のスイッチＳＷ［１］、ＳＷ［２］、…、ＳＷ［２m−１］、ＳＷ［２m］は、下位ｍビットのデジタル信号Ｄ1、Ｄ2、…、Ｄm-1、Ｄmによって、その動作が制御される。
【００５９】具体的には、下位ｍビットのデジタル信号Ｄ1〜Ｄmはそれぞれ１または０の情報を有しており、下位ｍビットのデジタル信号が有する情報の１または０のｍ個の組み合わせは２m組存在する。その下位ｍビットのデジタル信号が有する情報の２m組の組み合わせによって、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のいずれか１つのみが選択され、オンになる。
【００６０】デジタル信号Ｄ1〜Ｄmが与えられれば、スイッチＳＷ［ｔ］（１≦ｔ≦２m）が選択されてオンになる。ここで、Ｄ１〜Ｄｍには、次の式４の関係が成り立つ。
【００６１】
【式４】
【００６２】スイッチＳＷ［ｔ］（１≦ｔ≦２m）が選択されてオンになった場合、下位ビット用出力線１０３の電位ＶLOUTは、以下の式５で表される。ただし、ＲL［０］＝０と定義した。
【００６３】
【式５】
【００６４】２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］の抵抗値は全て同じであるので、式５から以下の式６が導き出せる。
【００６５】
【式６】
【００６６】式６に式４を代入すれば、下位ｍビットＤ1〜Ｄmにより定まる次の式７で与えられる電位ＶLOUTが、下位ビット用出力線１０３に与えられる。
【００６７】
【式７】
【００６８】一方、上位ｎ−ｍビットに対応するｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］は、上位ｎ−ｍビットのデジタル信号Ｄm+1、Ｄm+2、…、Ｄn-1、Ｄnに１対１で対応しており、各ビットが有する０または１の情報によって、その動作が制御される。
【００６９】具体的には、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、上位ビット対応容量ＣU［１］、ＣU［２］、…、ＣU［ｎ−ｍ］のそれぞれの一方の電極と、電源Ａまたは電源Ｂとが接続される。各ビットが有する情報が０のとき、電源Ａと接続され、１のときは電源Ｂと接続される。
【００７０】この書き込み期間ＴA終了直前における、本発明のＤＡＣの等価回路図を、図３（Ｂ）に示す。容量ＣAは上位ビット対応容量のうち電源Ａに接続されたものの合成容量であり、容量ＣBは上位ビット対応容量のうち電源Ｂに接続されたものの合成容量である。合成容量ＣA、ＣBは次の式８、式９で表される。
【００７１】
【式８】
【００７２】
【式９】
【００７３】書き込み期間ＴAにおいて容量ＣAに蓄積される電荷ＱAは、以下の式１０で表される。
【００７４】
【式１０】
【００７５】書き込み期間ＴAにおいて容量ＣBに蓄積される電荷ＱBは、以下の式１１で表される。
【００７６】
【式１１】
【００７７】書き込み期間ＴAにおいて配線容量ＣWに蓄えられる電荷ＱWは、以下の式１２で表される。
【００７８】
【式１２】
【００７９】また、書き込み期間ＴAにおいて下位ビット対応容量ＣLに蓄えられる電荷ＱLは、以下の式１３で表される。
【００８０】
【式１３】
【００８１】また、ＣAとＣBは、以下の式１４の関係が成り立っている。
【００８２】
【式１４】
【００８３】ここで電荷保存の法則より、以下の式１５が成り立つ。
【００８４】
【式１５】
【００８５】式１〜式１５より、以下の式１６が導き出される。
【００８６】
【式１６】
【００８７】式１６より、ｎビットのデジタル信号に対する、アナログ信号の電位を、図４にグラフにして示す。図４に示したとおり、入力したｎビットのデジタル信号に対して、線形性を有するアナログ信号の電位ＶOUTが出力線に与えられる。
【００８８】上述したリセット期間ＴRと書き込み期間ＴAの動作を連続して行うことで、ｎビットのデジタル信号をアナログ信号に変換することが可能である。
【００８９】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００９０】なお図１とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように配線が接続されている場合、ＶOUTは以下の式１７で表される。
【００９１】
【式１７】
【００９２】配線の接続によって、式１６または式１７を適宜選択する。
【００９３】（実施の形態２）本実施の形態では、本発明のＤＡＣにおいて、Ｒ−ＤＡＣの代わりにセレクタ回路を用いる構成について説明する。
【００９４】図５にセレクタ回路を用いた本発明のＤＡＣの構成を示す。図５に示すＤＡＣは、下位ｍビットのデジタル信号を、下位ｍビットに対応するセレクタ回路（下位ビット対応セレクタ回路）２０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【００９５】また、下位ｍビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−ｍビットに対応するｎ−ｍ個の上位ビット対応容量容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−ｍ−１］、ＣU［ｎ−ｍ］）とを有している。
【００９６】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００９７】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線２０２に接続されており、もう一方は下位ビット対応セレクタ回路２０１の下位ビット用出力線２０３に接続されている。
【００９８】下位ビット対応セレクタ回路２０１は、２m本の階調電圧線２０５と、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］とを有する。
【００９９】２m本の階調電圧線２０５の電位は、それぞれ、ＶA＋（ＶB−ＶA）／２m、ＶA＋２（ＶB−ＶA）／２m、ＶA＋３（ＶB−ＶA）／２m、…、ＶA＋（２m−１）（ＶB−ＶA）／２m、ＶBで表される。
【０１００】また、各階調電圧線２０５の電位が、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線２０３に与えられるように、配線が接続されている。
【０１０１】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−ｍビットのうち下位に対応する容量から順に、それぞれｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線２０２に接続されている。
【０１０２】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］にそれぞれ入力される、上位ｎ−ｍビットの各ビットが有する情報によって決まる。
【０１０３】また出力線２０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１０４】なお出力線２０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線２０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１０５】次に図５に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１０６】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１０７】
【実施例】 以下に、本発明の実施例について説明する。
【０１０８】（実施例１）本実施例では、図１に示した本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明する。
【０１０９】図６に本実施例のＤＡＣの構成を示す。図６に示すＤＡＣは、下位２ビットのデジタル信号を、下位ビット対応抵抗分割型ＤＡＣ３０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【０１１０】下位２ビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−２ビットに対応するｎ−２個の上位ビット対応容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］）とを有している。
【０１１１】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１１２】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線３０２に接続されており、もう一方は下位２ビットのデジタル信号に対応している抵抗分割型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ））３０１の下位ビット用出力線３０３に接続されている。
【０１１３】Ｒ−ＤＡＣ３０１は、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］と、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］とを有する。
【０１１４】４個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］＝ＲL［４］＝Ｒ（Ｒは定数）で表される。
【０１１５】また、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［４］は電源Ａと電源Ｂにそれぞれ接続されている。
【０１１６】また、電源Ａの電位と、直列に接続されている各抵抗間の電位とが、２2個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］のそれぞれを介して下位ビット用出力線３０３に与えられるように、配線が接続されている。なお図６とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］のそれぞれを介して下位ビット用出力線３０３に与えられるように、配線が接続されていても良い。
【０１１７】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−２ビットのうち下位に対応する容量から順に、それぞれｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線３０２に接続されている。
【０１１８】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１１９】また出力線３０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１２０】なお出力線３０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線３０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１２１】次に図６に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１２２】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１２３】なお本実施例ではｍ＝２の場合について述べたが、本発明はこれに限定されない。ｍの値は、設計者が適宜選択することが可能である。
【０１２４】（実施例２）本実施例では、図５に示した本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明する。
【０１２５】図７に本実施例のＤＡＣの構成を示す。図７に示すＤＡＣは、下位２ビットのデジタル信号を、下位ビット対応セレクタ回路４０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【０１２６】また、下位２ビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−２ビットに対応するｎ−２個の上位ビット（対応容量容量ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］）とを有している。
【０１２７】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１２８】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線４０２に接続されており、もう一方は下位ビット対応セレクタ回路４０１の下位ビット用出力線４０３に接続されている。
【０１２９】下位ビット対応セレクタ回路４０１は、４本の階調電圧線４０５と、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］とを有する。
【０１３０】４本の階調電圧線４０５の電位は、それぞれ、ＶA＋（ＶB−ＶA）／４、ＶA＋２（ＶB−ＶA）／４、ＶA＋３（ＶB−ＶA）／４、ＶBで表される。
【０１３１】また、各階調電圧線４０５の電位が、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［４］のそれぞれを介して下位ビット用出力線４０３に与えられるように、配線が接続されている。
【０１３２】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−２ビットのうち下位に対応する容量から順に、それぞれｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線４０２に接続されている。
【０１３３】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１３４】また出力線４０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１３５】なお出力線４０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線４０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１３６】図７に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１３７】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１３８】（実施例３）本実施例では、本発明のＤＡＣに用いられるスイッチの一例を示す。
【０１３９】図８に示すように、本実施例のスイッチは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。デジタル信号と、デジタル信号の極性が反転した信号（反転デジタル信号）とが、それぞれＩＮとＩＮｂとに入力される。
【０１４０】ＩＮとＩＮｂとに入力されるデジタル信号と反転デジタル信号とによって、入力端子に与えられた電位が、サンプリングされて出力端子に与えられる。
【０１４１】なお、本発明のＤＡＣに用いられるスイッチは、図８に示した構成に限定されない。
【０１４２】また本実施例の構成は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１４３】（実施例４）本実施例では、本発明のＤＡＣに用いられるＴＦＴの作成工程の一例について説明する。なお図９にはｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを１つづつ作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図９に示した工程に基づいて作成することが可能である。
【０１４４】図９（Ａ）において、基板１００１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【０１４５】基板１００１のＴＦＴを形成する表面に、基板１００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１００２を１０〜２００nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【０１４６】島状半導体層１００３、１００４は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法（ＲＴＡ法）などで結晶化させた結晶質半導体膜から形成する。また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した結晶質半導体膜から形成しても良い。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１００３、１００４を形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。いずれにしても、このように形成した結晶質半導体膜を選択的にエッチングして所定の場所に島状半導体層１００３、１００４を形成する。
【０１４７】または、基板１００１上に単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【０１４８】ゲート絶縁膜はプラズマＣＶＤ法、スパッタ法、減圧ＣＶＤ法などにより、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などから形成する。これを第１の形状のゲート絶縁膜１００５とする。そして、第１の形状のゲート絶縁膜１００５上にゲート電極を形成するための導電層１００６を形成する。この導電層１００６は耐熱性を有する導電性材料から形成することが望ましく、単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。そして、第１の形状のマスク１００７を形成する。第１の形状のマスク１００７はフォトリソグラフィーの技術を用いてレジスト材料で形成する。
【０１４９】そして図９（Ｂ）で示すように、導電層１００６をエッチング処理する。エッチング処理はドライエッチング法を用い、好ましくはＩＣＰエッチング装置を用いて行う。エッチングガスにはＣＦ4とＣｌ2の混合ガスを用い、基板にバイアス電圧を印加して行い、少なくとも島状半導体層１００３、１００４上に第1のテーパー形状を有する導電層１００８、１００９を形成する。テーパー部の形状は、上記エッチングガスの混合比、エッチング時の圧力、基板側に印加するバイアス電圧によって変化させることができる。最もテーパー形状を制御できるのは基板側に印加するバイアス電圧である。
【０１５０】ドライエッチングでは、フッ素（Ｆ）や塩素（Ｃｌ）などの元素または該元素を含む分子の中性種やイオン種により行われる。通常、中性種によるエッチングが支配的であると等方性にエッチングが進み、テーパー形状は形成されにくくなる。基板側に正または負のバイアス電圧を印加することにより異方性のエッチングが成される。テーパー形状を形成するためのエッチングは、基板側にバイアス電圧を印加すると同時に、被膜とレジストとのエッチング速度の差（選択比とも呼び、被加工物のエッチング速度／レジストのエッチング速度で表す）をある一定の範囲の値として、レジストを同時にエッチングしながら行う。最初に形成するレジストの形状を適したものとすることにより、レジストの端部から徐々にエッチングされ、下地にある被膜にテーパー形状を形成することができる。第１の形状のマスク１００７の形状も変化し、第２の形状のマスク１０１０が形成される。また、エッチングが進むと導電層１００６の下層にあるゲート絶縁膜１００５の表面が露呈され、ゲート絶縁膜も表面からある程度エッチングされて第２の形状のゲート絶縁膜１０１１が形成される。
【０１５１】そして、レジスト１０１０をマスクとして、第1のドーピング処理を行い、島状半導体層１００３、１００４にｎ型を付与するの不純物元素を添加する。ドーピング処理は不純物元素をイオン化し電界で加速して半導体層に注入するイオンドープ法やイオン注入法で行う。ｎ型を付与する不純物元素はゲート絶縁膜を通してその下の半導体層１００３、１００４に添加する。一部のｎ型の不純物元素はテーパー形状が形成された第１の形状のゲート電極１００８、１００９の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１５２】第１の不純物領域１０１２、１０１３には一導電型の不純物元素の濃度が１×１０20〜１×１０21atoms/cm3の濃度で含まれるようにする。また、第２の不純物領域１０１４、１０１５は第１の不純物領域１０１２、１０１３に比較して第２の形状のゲート絶縁膜１０１１の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第２の不純物領域１０１４、１０１５内で必ずしも均一な濃度分布を取り得ないが、１×１０17〜１×１０20atoms／cm3の濃度範囲で不純物元素が添加されるようにする。
【０１５３】第２の不純物領域１０１４、１０１５はゲート絶縁膜１０１１と導電層１００８、１００９のテーパー部の下に形成される。第２の不純物領域１０１４、１０１５における不純物元素の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。この減少の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部の角度や第１の形状のゲート電極１００８、１００９の厚さにより異なってくる。
【０１５４】次に、図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理は第１の形状を有するゲート電極１００８、１００９のチャネル長方向の幅を短くするようにエッチングする。エッチングの方法は、第１のエッチング処理と同じでありＩＣＰエッチング装置を用いる。エッチングガスには同様にＣＦ4とＣｌ2の混合ガスを用い、基板側にバイアス電圧を印加して行い、第２の形状のゲート電極１０１６、１０１７を形成する。第２のエッチング処理においても下地であるゲート絶縁膜１０１１の一部が表面からエッチングされることにより第２の形状のゲート絶縁膜１０１８が形成される。図９（Ｃ）において、第２のテーパー形状を有する導電層１０１６、１０１７の端部にもテーパー部が形成される。
【０１５５】そして、レジスト１０２１をマスクとして、第２のドーピング処理を行い、島状半導体層１００３、１００４にｎ型の不純物元素を添加する。この場合、一部の不純物元素は第２の形状のゲート電極１０１６、１０１７の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１５６】第２のドーピング処理では、半導体層に１×１０16〜５×１０18atoms/cm3の濃度で一導電型の不純物元素が含まれるようにする。この処理では第１のドーピング処理で形成された第１の不純物領域１０１２、１０１３と第２の不純物領域１０１４、１０１５にも重ねて一導電型の不純物元素が添加されるが、添加量が低いためその影響を無視することができる。新に形成される第３の不純物領域１０１９、１０２０にはｎ型の不純物元素の濃度が１×１０16〜５×１０18atoms/cm3の濃度で含まれるようにする。第３の不純物領域１０１９、１０２０は第２の形状のゲート電極１０１６、１０１７の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第３の不純物領域１０１９、１０２０内で必ずしも均一な濃度分布を取り得ないが上記濃度範囲で不純物元素が含まれるようにする。
【０１５７】第３の不純物領域１０１９、１０２０は第２の形状のゲート絶縁膜１０１８と第２の形状のゲート電極１０１６、１０１７のテーパー部の下に形成される。第３の不純物領域１０１９、１０２０の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。第２の形状のゲート電極１０１６、１０１７はゲート電極として用いる。このように、ゲート電極の端部をテーパー形状として、テーパー部を通して不純物元素をドーピングすることにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。このような不純物領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１５８】次に図９（Ｄ）に示すように島状半導体層１００３をレジストマスク１０２２で覆い、島状半導体層１００４にｐ型を付与する不純物元素を添加する。この場合も第２の形状のゲート電極１０１７をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。ここで形成される不純物領域１０２３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１０２３のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【０１５９】しかしながら、この不純物領域１０２３は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第４の不純物領域１０２３ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１０２３ｂ、１０２３ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第４の不純物領域１０２３ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第４の不純物領域１０２３ａでｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第６の不純物領域１０２３ｃは一部が第２の形状のゲート電極１０１７と重なって形成される。
【０１６０】以上のようにして、島状半導体層１００３にソース領域またはドレイン領域となる第１の不純物領域１０２４、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２５、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０２６及びチャネル形成領域１０２７が形成される。また、島状半導体層１００４にソース領域またはドレイン領域となる第１の不純物領域１０２８、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２９、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０３０及びチャネル形成領域１０３１が形成される。
【０１６１】その後、図９（Ｅ）に示すように、必要に応じて層間絶縁膜１０３２を形成しソース領域またはドレイン領域とコンタクトを形成する配線１０３４を形成しても良い。
【０１６２】なお、本発明のＤＡＣにおいて用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、ポリシリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。
【０１６３】本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１６４】
【０１６５】（実施例５）本発明のＤＡＣを有する半導体装置は、様々な電子機器に用いることができる。
【０１６６】本発明のＤＡＣを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０に示す。
【０１６７】図１０（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明のＤＡＣは表示部２００３またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１６８】図１０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明のＤＡＣは表示部２１０２またはその他制御回路に用いることができる。
【０１６９】図１０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明のＤＡＣは表示部２２０３またはその他制御回路に用いることができる。
【０１７０】図１０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明のＤＡＣは表示部２３０２またはその他制御回路に用いることができる。
【０１７１】図１０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１７２】図１０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明のＤＡＣは表示部２５０２またはその他制御回路に用いることができる。
【０１７３】図１０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明のＤＡＣは表示部２６０２またはその他制御回路に用いることができる。
【０１７４】ここで図１０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明のＤＡＣは表示部２７０３またはその他制御回路に用いることができる。
【０１７５】また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のＤＡＣは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【０１７６】以上の様に、本発明のＤＡＣの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜４に示したいずれの構成のＤＡＣを用いても良い。
【０１７７】
【発明の効果】本発明は構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【図面の簡単な説明】
【図１】 本発明の構成を有するＤＡＣの構成を示す図。
【図２】 本発明のＤＡＣが有するスイッチの動作を説明する図。
【図３】 本発明のＤＡＣの等価回路図。
【図４】 本発明のＤＡＣにおいて、デジタル信号のビット数と出力されるアナログ信号の電位の関係を示す図。
【図５】 本発明の構成を有するＤＡＣの構成を示す図。
【図６】 本発明の構成を有するＤＡＣの構成を示す図。
【図７】 本発明の構成を有するＤＡＣの構成を示す図。
【図８】 本発明のＤＡＣに用いられるスイッチの回路図
【図９】 ＴＦＴの作製工程を示す図。
【図１０】 本発明のＤＡＣを用いた電子機器の図。
【図１１】 従来の容量分割型のＤＡＣの構成を示す図。
【図１２】 従来の容量分割型のＤＡＣの等価回路図。
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。特に、半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行われている。多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高いため、ＴＦＴのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【０００３】システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【０００４】
【発明が解決しようとする課題】フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいＤＡＣの実現である。
【０００５】ＤＡＣには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べて比較的少ない面積で高速に動作させることが可能である。
【０００６】図１１に、従来の容量分割型のＤＡＣの一例を示す。図１１に示す従来の容量分割型のＤＡＣは、ｎビットのデジタル信号Ｄ1〜Ｄnの各ビットが制御するｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］と、各スイッチに接続されたｎ個の容量Ｃ、２Ｃ、…、２n-1Ｃと、リセットスイッチＳＷRとを有している。また、この従来のＤＡＣには、電源Ａ（電位ＶA）、電源Ｂ（電位ＶB）が接続されている。電源Ａと電源Ｂは異なる電位に保たれている。また、ＤＡＣから出力されるアナログ信号の電位ＶOUTは出力線に与えられる。
【０００７】スイッチＳＷ［１］〜ＳＷ［ｎ］のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する０または１の情報によって、各容量が電源Ａに接続されるか、電源Ｂに接続されるかが選択される。
【０００８】この従来のＤＡＣの動作を順を追って説明する。この従来のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。
【０００９】まず、リセット期間ＴR中、リセットスイッチＳＷRが閉じる。また、デジタル信号によって、全てのスイッチＳＷ［１］〜ＳＷ［ｎ］が同じ電源に接続される。ここでは仮に、電源Ａに接続されたとする。このリセット期間終了直前における従来のＤＡＣの等価回路図を図１２（Ａ）に示す。なおＣTは全ての容量の合成容量を意味する。
【００１０】リセット期間ＴR終了後、書き込み期間ＴAが開始され、０または１の任意の情報を有する各ビットのデジタル信号が、スイッチＳＷ［１］〜ＳＷ［ｎ］を制御する。そして、各ビットの情報に応じて各容量は電源Ａまたは電源Ｂに接続されることで、電荷がｎ個の容量へ充電され、その後定常状態になる。この時の等価回路図を図１２（Ｂ）に示す。なおＣAは電源Ａに接続された容量の合成容量を意味し、ＣBは電源Ｂに接続された容量の合成容量を意味する。
【００１１】上述したリセット期間ＴRと書き込み期間ＴAの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【００１２】容量分割型のＤＡＣは、上述したように抵抗分割型のＤＡＣに比べて比較的少ない面積で高速に動作するため、フラットパネルディスプレイの小型化を進める上で有望視されている。しかしフラットパネルディスプレイを高精細化するためにデジタル信号のビット数が増えると、容量分割型のＤＡＣの場合でも、その基板上における占有面積を抑えることが難しくなってくる。
【００１３】占有面積を抑えるために、容量分割型のＤＡＣの各容量を縮小して設計したとすると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のＤＡＣを形成するのが難しくなる。
【００１４】また、抵抗分割型のＤＡＣは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【００１５】上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速駆動が可能な線形性の良いＤＡＣの作製を課題とする。
【００１６】
【課題を解決するための手段】本発明者は、容量分割型のＤＡＣの線形性の良し悪しを左右する、下位ビットに対応する容量の代わりに、抵抗分割型のＤＡＣもしくはセレクタ回路を用いることを考えた。
【００１７】本発明では、例えばｎビットのデジタル信号Ｄ1〜Ｄnに対応するＤＡＣには、下位ｍビット（ｍ＜ｎ）のデジタル信号に対応する１個の容量と、上位ｎ−ｍビットに対応するｎ−ｍ個の容量とが設けられている。以下、下位ｍビットのデジタル信号に対応する１個の容量を下位ビット対応容量（ＣL）と呼ぶ。また以下、上位ｎ−ｍビットに対応するｎ−ｍ個の容量を上位ビット対応容量（ＣU）と呼ぶ。
【００１８】下位ビット対応容量の容量値はＣ（Ｃは定数）で表され、ｎ−ｍ個の上位ビット対応容量の容量値は、上位ビットのうち下位の方に対応する容量から順に、それぞれＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００１９】本発明のＤＡＣは、電位の異なる電源Ａ（電位ＶA）と電源Ｂ（電位ＶB）に接続されている。そして、該２つの電源によるｎ−ｍ個の上位ビット対応容量の充電は、上位ｎ−ｍビットのデジタル信号の各ビットによって制御されている。
【００２０】また、本発明のＤＡＣが有する下位ｍビットに対応する抵抗分割型のＤＡＣまたはセレクタ回路において、下位ｍビットのデジタル信号がアナログに変換され、下位ビット対応アナログ信号（電位ＶL）として、下位ビット用出力線に入力される。下位ビット用出力線に入力された下位ビット対応アナログ信号によって、下位ビット対応容量が充電される。
【００２１】本発明のＤＡＣが有する容量は、全て１つの出力線に接続されており、デジタル信号の各ビットが有する１または０の情報により、各容量に充電される電荷の量によって、出力線の電位、言いかえるとアナログ信号の電位が定まる。
【００２２】上記構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００２３】以下に、本発明の構成を示す。
【００２４】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２５】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの、容量値がＣ（Ｃは定数）である１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路が提供される。
【００２６】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２７】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記２m個の抵抗の抵抗値は全て同じであり、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２８】本発明によって、ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m本の階調電圧線とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記２m本の階調電圧線のうちの１本が選択され、前期選択された階調電圧線の電位によって前記ｎ−ｍ＋１個の容量のうちの容量値がＣ（Ｃは定数）である１個の容量へ電荷が充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路が提供される。
【００２９】本発明は、前記２m個の抵抗が直列に接続されていることを特徴としていても良い。
【００３０】本発明は、前記２m個の抵抗のうち、一方の端子が他の抵抗に接続されていない２つの抵抗は、該端子がそれぞれ低電圧側の電源と、高電圧側の電源に接続されていることを特徴としていても良い。
【００３１】本発明は、リセット期間において前記ｎ−ｍ＋１個の容量へ充電される電荷の量が、常に特定の値に保たれることを特徴としていても良い。
【００３２】本発明は、前記Ｄ／Ａ変換回路を有することを特徴としていても良い。
【００３３】本発明は、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話であることを特徴としていても良い。
【００３４】
【発明の実施の形態】（実施の形態１）図１に本発明のＤＡＣの構成を示す。
【００３５】図１に示すＤＡＣは、下位ｍビットのデジタル信号を、下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ）１０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【００３６】また、下位ｍビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−ｍビットに対応するｎ−ｍ個の上位ビット対応容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−ｍ−１］、ＣU［ｎ−ｍ］）とを有している。
【００３７】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００３８】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線１０２に接続されており、もう一方は下位ｍビットのデジタル信号に対応している抵抗分割型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ））１０１の下位ビット用出力線１０３に接続されている。
【００３９】Ｒ−ＤＡＣ１０１は、２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］と、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］とを有する。
【００４０】２m個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］＝…＝ＲL［２m］＝Ｒ（Ｒは定数）で表される。
【００４１】また、２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［２m］は電源Ａと電源Ｂにそれぞれ接続されている。
【００４２】また、電源Ａの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように、配線が接続されている。なお図１とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように、配線が接続されていても良い。
【００４３】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−ｍビットのうち下位に対応する容量から順に、それぞれｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線１０２に接続されている。
【００４４】書き込み期間において、上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］にそれぞれ入力される、上位ｎ−ｍビットの各ビットが有する情報によって決まる。
【００４５】また出力線１０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【００４６】なお出力線１０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線１０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【００４７】次に図１に示した本発明のＤＡＣの動作について、順を追って説明する。本発明のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。図２に、本発明のＤＡＣが有する各スイッチの、リセット期間ＴRと書き込み期間ＴAとにおける動作について示す。
【００４８】まず、リセット期間ＴR中、リセット信号（Ｒｅｓ）によってリセットスイッチＳＷRがオンになる。
【００４９】また、下位ｍビットのデジタル信号によって、Ｒ−ＤＡＣ１０１が有する２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］は、スイッチＳＷ［１］のみがオンとなり、残りは全てオフになる。
【００５０】さらに、上位ｎ−ｍビットのデジタル信号によって、上位ｎ−ｍビットに対応するｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］が、全て電源Ａに接続される。
【００５１】このリセット期間ＴR終了直前における、本発明のＤＡＣの等価回路図を、図３（Ａ）に示す。容量ＣTは、下位ビット対応容量ＣLと、全ての上位ビット対応容量ＣU［１］、ＣU［２］、…、ＣU［ｎ−ｍ］の合成容量に相当する。容量ＣTは、式１に示すように表される。
【００５２】
【式１】
【００５３】この合成容量ＣTに蓄えられる電荷ＱT0は、以下の式２で表される。
【００５４】
【式２】
【００５５】リセット期間ＴRにおいて配線容量（ＣW）に蓄えられる電荷ＱW0は、以下の式３で表される。
【００５６】
【式３】
【００５７】リセット期間ＴR終了後、書き込み期間ＴAが開始され、デジタル信号によってスイッチＳＷ［１］〜ＳＷ［２m＋ｎ−ｍ］の動作が制御される。
【００５８】まず、下位ｍビットに対応するｍ個のスイッチＳＷ［１］、ＳＷ［２］、…、ＳＷ［２m−１］、ＳＷ［２m］は、下位ｍビットのデジタル信号Ｄ1、Ｄ2、…、Ｄm-1、Ｄmによって、その動作が制御される。
【００５９】具体的には、下位ｍビットのデジタル信号Ｄ1〜Ｄmはそれぞれ１または０の情報を有しており、下位ｍビットのデジタル信号が有する情報の１または０のｍ個の組み合わせは２m組存在する。その下位ｍビットのデジタル信号が有する情報の２m組の組み合わせによって、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のいずれか１つのみが選択され、オンになる。
【００６０】デジタル信号Ｄ1〜Ｄmが与えられれば、スイッチＳＷ［ｔ］（１≦ｔ≦２m）が選択されてオンになる。ここで、Ｄ１〜Ｄｍには、次の式４の関係が成り立つ。
【００６１】
【式４】
【００６２】スイッチＳＷ［ｔ］（１≦ｔ≦２m）が選択されてオンになった場合、下位ビット用出力線１０３の電位ＶLOUTは、以下の式５で表される。ただし、ＲL［０］＝０と定義した。
【００６３】
【式５】
【００６４】２m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２m］の抵抗値は全て同じであるので、式５から以下の式６が導き出せる。
【００６５】
【式６】
【００６６】式６に式４を代入すれば、下位ｍビットＤ1〜Ｄmにより定まる次の式７で与えられる電位ＶLOUTが、下位ビット用出力線１０３に与えられる。
【００６７】
【式７】
【００６８】一方、上位ｎ−ｍビットに対応するｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］は、上位ｎ−ｍビットのデジタル信号Ｄm+1、Ｄm+2、…、Ｄn-1、Ｄnに１対１で対応しており、各ビットが有する０または１の情報によって、その動作が制御される。
【００６９】具体的には、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、上位ビット対応容量ＣU［１］、ＣU［２］、…、ＣU［ｎ−ｍ］のそれぞれの一方の電極と、電源Ａまたは電源Ｂとが接続される。各ビットが有する情報が０のとき、電源Ａと接続され、１のときは電源Ｂと接続される。
【００７０】この書き込み期間ＴA終了直前における、本発明のＤＡＣの等価回路図を、図３（Ｂ）に示す。容量ＣAは上位ビット対応容量のうち電源Ａに接続されたものの合成容量であり、容量ＣBは上位ビット対応容量のうち電源Ｂに接続されたものの合成容量である。合成容量ＣA、ＣBは次の式８、式９で表される。
【００７１】
【式８】
【００７２】
【式９】
【００７３】書き込み期間ＴAにおいて容量ＣAに蓄積される電荷ＱAは、以下の式１０で表される。
【００７４】
【式１０】
【００７５】書き込み期間ＴAにおいて容量ＣBに蓄積される電荷ＱBは、以下の式１１で表される。
【００７６】
【式１１】
【００７７】書き込み期間ＴAにおいて配線容量ＣWに蓄えられる電荷ＱWは、以下の式１２で表される。
【００７８】
【式１２】
【００７９】また、書き込み期間ＴAにおいて下位ビット対応容量ＣLに蓄えられる電荷ＱLは、以下の式１３で表される。
【００８０】
【式１３】
【００８１】また、ＣAとＣBは、以下の式１４の関係が成り立っている。
【００８２】
【式１４】
【００８３】ここで電荷保存の法則より、以下の式１５が成り立つ。
【００８４】
【式１５】
【００８５】式１〜式１５より、以下の式１６が導き出される。
【００８６】
【式１６】
【００８７】式１６より、ｎビットのデジタル信号に対する、アナログ信号の電位を、図４にグラフにして示す。図４に示したとおり、入力したｎビットのデジタル信号に対して、線形性を有するアナログ信号の電位ＶOUTが出力線に与えられる。
【００８８】上述したリセット期間ＴRと書き込み期間ＴAの動作を連続して行うことで、ｎビットのデジタル信号をアナログ信号に変換することが可能である。
【００８９】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００９０】なお図１とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線１０３に与えられるように配線が接続されている場合、ＶOUTは以下の式１７で表される。
【００９１】
【式１７】
【００９２】配線の接続によって、式１６または式１７を適宜選択する。
【００９３】（実施の形態２）本実施の形態では、本発明のＤＡＣにおいて、Ｒ−ＤＡＣの代わりにセレクタ回路を用いる構成について説明する。
【００９４】図５にセレクタ回路を用いた本発明のＤＡＣの構成を示す。図５に示すＤＡＣは、下位ｍビットのデジタル信号を、下位ｍビットに対応するセレクタ回路（下位ビット対応セレクタ回路）２０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【００９５】また、下位ｍビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−ｍビットに対応するｎ−ｍ個の上位ビット対応容量容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−ｍ−１］、ＣU［ｎ−ｍ］）とを有している。
【００９６】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−ｍ−１］＝２n-m-2Ｃ、ＣU［ｎ−ｍ］＝２n-m-1Ｃで表される。
【００９７】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線２０２に接続されており、もう一方は下位ビット対応セレクタ回路２０１の下位ビット用出力線２０３に接続されている。
【００９８】下位ビット対応セレクタ回路２０１は、２m本の階調電圧線２０５と、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］とを有する。
【００９９】２m本の階調電圧線２０５の電位は、それぞれ、ＶA＋（ＶB−ＶA）／２m、ＶA＋２（ＶB−ＶA）／２m、ＶA＋３（ＶB−ＶA）／２m、…、ＶA＋（２m−１）（ＶB−ＶA）／２m、ＶBで表される。
【０１００】また、各階調電圧線２０５の電位が、２m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２m］のそれぞれを介して下位ビット用出力線２０３に与えられるように、配線が接続されている。
【０１０１】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−ｍビットのうち下位に対応する容量から順に、それぞれｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線２０２に接続されている。
【０１０２】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−ｍ個のスイッチＳＷ［２m＋１］、ＳＷ［２m＋２］、…、ＳＷ［２m＋ｎ−ｍ−１］、ＳＷ［２m＋ｎ−ｍ］にそれぞれ入力される、上位ｎ−ｍビットの各ビットが有する情報によって決まる。
【０１０３】また出力線２０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１０４】なお出力線２０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線２０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１０５】次に図５に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１０６】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１０７】
【実施例】 以下に、本発明の実施例について説明する。
【０１０８】（実施例１）本実施例では、図１に示した本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明する。
【０１０９】図６に本実施例のＤＡＣの構成を示す。図６に示すＤＡＣは、下位２ビットのデジタル信号を、下位ビット対応抵抗分割型ＤＡＣ３０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【０１１０】下位２ビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−２ビットに対応するｎ−２個の上位ビット対応容量（ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］）とを有している。
【０１１１】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１１２】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線３０２に接続されており、もう一方は下位２ビットのデジタル信号に対応している抵抗分割型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−ＤＡＣ））３０１の下位ビット用出力線３０３に接続されている。
【０１１３】Ｒ−ＤＡＣ３０１は、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］と、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］とを有する。
【０１１４】４個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］＝ＲL［４］＝Ｒ（Ｒは定数）で表される。
【０１１５】また、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［４］は電源Ａと電源Ｂにそれぞれ接続されている。
【０１１６】また、電源Ａの電位と、直列に接続されている各抵抗間の電位とが、２2個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］のそれぞれを介して下位ビット用出力線３０３に与えられるように、配線が接続されている。なお図６とは異なり、電源Ｂの電位と、直列に接続されている各抵抗間の電位とが、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］のそれぞれを介して下位ビット用出力線３０３に与えられるように、配線が接続されていても良い。
【０１１７】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−２ビットのうち下位に対応する容量から順に、それぞれｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線３０２に接続されている。
【０１１８】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１１９】また出力線３０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１２０】なお出力線３０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線３０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１２１】次に図６に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１２２】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１２３】なお本実施例ではｍ＝２の場合について述べたが、本発明はこれに限定されない。ｍの値は、設計者が適宜選択することが可能である。
【０１２４】（実施例２）本実施例では、図５に示した本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明する。
【０１２５】図７に本実施例のＤＡＣの構成を示す。図７に示すＤＡＣは、下位２ビットのデジタル信号を、下位ビット対応セレクタ回路４０１において下位ビット対応アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【０１２６】また、下位２ビットに対応する１個の下位ビット対応容量（ＣL）と、上位ｎ−２ビットに対応するｎ−２個の上位ビット（対応容量容量ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］）とを有している。
【０１２７】下位ビット対応容量ＣLの容量値はＣL＝Ｃ（Ｃは定数）で表され、上位ビット対応容量ＣUの容量値は、上位ビットのうち、下位の方に対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１２８】下位ビット対応容量ＣLが有する２つの電極は、一方は出力線４０２に接続されており、もう一方は下位ビット対応セレクタ回路４０１の下位ビット用出力線４０３に接続されている。
【０１２９】下位ビット対応セレクタ回路４０１は、４本の階調電圧線４０５と、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］とを有する。
【０１３０】４本の階調電圧線４０５の電位は、それぞれ、ＶA＋（ＶB−ＶA）／４、ＶA＋２（ＶB−ＶA）／４、ＶA＋３（ＶB−ＶA）／４、ＶBで表される。
【０１３１】また、各階調電圧線４０５の電位が、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［４］のそれぞれを介して下位ビット用出力線４０３に与えられるように、配線が接続されている。
【０１３２】上位ビット対応容量がそれぞれ有する２つの電極のうち、一方の電極は、上位ｎ−２ビットのうち下位に対応する容量から順に、それぞれｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続されるようになっている。またもう一方の電極は、全て出力線４０２に接続されている。
【０１３３】上位ビット対応容量の一方の電極が電源Ａと電源Ｂのどちらに接続されるかは、ｎ−２個のスイッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１３４】また出力線４０２はリセット用スイッチＳＷRを介して、リセット用電源に接続されている。なお、リセット用電源の電位ＶRと電源Ａの電位ＶAは、同じであっても良いし、異なっていても良い。また、リセット用電源の電位ＶRと電源Ｂの電位ＶBは、同じであっても良いし異なっていても良い。リセット用スイッチＳＷRは、リセット信号（Ｒｅｓ）によってそのスイッチングが制御されている。
【０１３５】なお出力線４０２は配線容量（ＣW）を有しており、ＶGはグランドの電位を意味する。ただし配線容量は必ずしもグランドと出力線４０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１３６】図７に示した本発明のＤＡＣの動作については、リセット期間ＴRと書き込み期間ＴAとに分けて説明することができる。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電位が、デジタル信号のビットに対して線形性を有する。
【０１３７】本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１３８】（実施例３）本実施例では、本発明のＤＡＣに用いられるスイッチの一例を示す。
【０１３９】図８に示すように、本実施例のスイッチは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。デジタル信号と、デジタル信号の極性が反転した信号（反転デジタル信号）とが、それぞれＩＮとＩＮｂとに入力される。
【０１４０】ＩＮとＩＮｂとに入力されるデジタル信号と反転デジタル信号とによって、入力端子に与えられた電位が、サンプリングされて出力端子に与えられる。
【０１４１】なお、本発明のＤＡＣに用いられるスイッチは、図８に示した構成に限定されない。
【０１４２】また本実施例の構成は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１４３】（実施例４）本実施例では、本発明のＤＡＣに用いられるＴＦＴの作成工程の一例について説明する。なお図９にはｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを１つづつ作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図９に示した工程に基づいて作成することが可能である。
【０１４４】図９（Ａ）において、基板１００１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【０１４５】基板１００１のＴＦＴを形成する表面に、基板１００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１００２を１０〜２００nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【０１４６】島状半導体層１００３、１００４は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法（ＲＴＡ法）などで結晶化させた結晶質半導体膜から形成する。また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した結晶質半導体膜から形成しても良い。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１００３、１００４を形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。いずれにしても、このように形成した結晶質半導体膜を選択的にエッチングして所定の場所に島状半導体層１００３、１００４を形成する。
【０１４７】または、基板１００１上に単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【０１４８】ゲート絶縁膜はプラズマＣＶＤ法、スパッタ法、減圧ＣＶＤ法などにより、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などから形成する。これを第１の形状のゲート絶縁膜１００５とする。そして、第１の形状のゲート絶縁膜１００５上にゲート電極を形成するための導電層１００６を形成する。この導電層１００６は耐熱性を有する導電性材料から形成することが望ましく、単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。そして、第１の形状のマスク１００７を形成する。第１の形状のマスク１００７はフォトリソグラフィーの技術を用いてレジスト材料で形成する。
【０１４９】そして図９（Ｂ）で示すように、導電層１００６をエッチング処理する。エッチング処理はドライエッチング法を用い、好ましくはＩＣＰエッチング装置を用いて行う。エッチングガスにはＣＦ4とＣｌ2の混合ガスを用い、基板にバイアス電圧を印加して行い、少なくとも島状半導体層１００３、１００４上に第1のテーパー形状を有する導電層１００８、１００９を形成する。テーパー部の形状は、上記エッチングガスの混合比、エッチング時の圧力、基板側に印加するバイアス電圧によって変化させることができる。最もテーパー形状を制御できるのは基板側に印加するバイアス電圧である。
【０１５０】ドライエッチングでは、フッ素（Ｆ）や塩素（Ｃｌ）などの元素または該元素を含む分子の中性種やイオン種により行われる。通常、中性種によるエッチングが支配的であると等方性にエッチングが進み、テーパー形状は形成されにくくなる。基板側に正または負のバイアス電圧を印加することにより異方性のエッチングが成される。テーパー形状を形成するためのエッチングは、基板側にバイアス電圧を印加すると同時に、被膜とレジストとのエッチング速度の差（選択比とも呼び、被加工物のエッチング速度／レジストのエッチング速度で表す）をある一定の範囲の値として、レジストを同時にエッチングしながら行う。最初に形成するレジストの形状を適したものとすることにより、レジストの端部から徐々にエッチングされ、下地にある被膜にテーパー形状を形成することができる。第１の形状のマスク１００７の形状も変化し、第２の形状のマスク１０１０が形成される。また、エッチングが進むと導電層１００６の下層にあるゲート絶縁膜１００５の表面が露呈され、ゲート絶縁膜も表面からある程度エッチングされて第２の形状のゲート絶縁膜１０１１が形成される。
【０１５１】そして、レジスト１０１０をマスクとして、第1のドーピング処理を行い、島状半導体層１００３、１００４にｎ型を付与するの不純物元素を添加する。ドーピング処理は不純物元素をイオン化し電界で加速して半導体層に注入するイオンドープ法やイオン注入法で行う。ｎ型を付与する不純物元素はゲート絶縁膜を通してその下の半導体層１００３、１００４に添加する。一部のｎ型の不純物元素はテーパー形状が形成された第１の形状のゲート電極１００８、１００９の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１５２】第１の不純物領域１０１２、１０１３には一導電型の不純物元素の濃度が１×１０20〜１×１０21atoms/cm3の濃度で含まれるようにする。また、第２の不純物領域１０１４、１０１５は第１の不純物領域１０１２、１０１３に比較して第２の形状のゲート絶縁膜１０１１の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第２の不純物領域１０１４、１０１５内で必ずしも均一な濃度分布を取り得ないが、１×１０17〜１×１０20atoms／cm3の濃度範囲で不純物元素が添加されるようにする。
【０１５３】第２の不純物領域１０１４、１０１５はゲート絶縁膜１０１１と導電層１００８、１００９のテーパー部の下に形成される。第２の不純物領域１０１４、１０１５における不純物元素の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。この減少の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部の角度や第１の形状のゲート電極１００８、１００９の厚さにより異なってくる。
【０１５４】次に、図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理は第１の形状を有するゲート電極１００８、１００９のチャネル長方向の幅を短くするようにエッチングする。エッチングの方法は、第１のエッチング処理と同じでありＩＣＰエッチング装置を用いる。エッチングガスには同様にＣＦ4とＣｌ2の混合ガスを用い、基板側にバイアス電圧を印加して行い、第２の形状のゲート電極１０１６、１０１７を形成する。第２のエッチング処理においても下地であるゲート絶縁膜１０１１の一部が表面からエッチングされることにより第２の形状のゲート絶縁膜１０１８が形成される。図９（Ｃ）において、第２のテーパー形状を有する導電層１０１６、１０１７の端部にもテーパー部が形成される。
【０１５５】そして、レジスト１０２１をマスクとして、第２のドーピング処理を行い、島状半導体層１００３、１００４にｎ型の不純物元素を添加する。この場合、一部の不純物元素は第２の形状のゲート電極１０１６、１０１７の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１５６】第２のドーピング処理では、半導体層に１×１０16〜５×１０18atoms/cm3の濃度で一導電型の不純物元素が含まれるようにする。この処理では第１のドーピング処理で形成された第１の不純物領域１０１２、１０１３と第２の不純物領域１０１４、１０１５にも重ねて一導電型の不純物元素が添加されるが、添加量が低いためその影響を無視することができる。新に形成される第３の不純物領域１０１９、１０２０にはｎ型の不純物元素の濃度が１×１０16〜５×１０18atoms/cm3の濃度で含まれるようにする。第３の不純物領域１０１９、１０２０は第２の形状のゲート電極１０１６、１０１７の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第３の不純物領域１０１９、１０２０内で必ずしも均一な濃度分布を取り得ないが上記濃度範囲で不純物元素が含まれるようにする。
【０１５７】第３の不純物領域１０１９、１０２０は第２の形状のゲート絶縁膜１０１８と第２の形状のゲート電極１０１６、１０１７のテーパー部の下に形成される。第３の不純物領域１０１９、１０２０の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。第２の形状のゲート電極１０１６、１０１７はゲート電極として用いる。このように、ゲート電極の端部をテーパー形状として、テーパー部を通して不純物元素をドーピングすることにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。このような不純物領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１５８】次に図９（Ｄ）に示すように島状半導体層１００３をレジストマスク１０２２で覆い、島状半導体層１００４にｐ型を付与する不純物元素を添加する。この場合も第２の形状のゲート電極１０１７をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。ここで形成される不純物領域１０２３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１０２３のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【０１５９】しかしながら、この不純物領域１０２３は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第４の不純物領域１０２３ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１０２３ｂ、１０２３ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第４の不純物領域１０２３ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第４の不純物領域１０２３ａでｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第６の不純物領域１０２３ｃは一部が第２の形状のゲート電極１０１７と重なって形成される。
【０１６０】以上のようにして、島状半導体層１００３にソース領域またはドレイン領域となる第１の不純物領域１０２４、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２５、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０２６及びチャネル形成領域１０２７が形成される。また、島状半導体層１００４にソース領域またはドレイン領域となる第１の不純物領域１０２８、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２９、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０３０及びチャネル形成領域１０３１が形成される。
【０１６１】その後、図９（Ｅ）に示すように、必要に応じて層間絶縁膜１０３２を形成しソース領域またはドレイン領域とコンタクトを形成する配線１０３４を形成しても良い。
【０１６２】なお、本発明のＤＡＣにおいて用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、ポリシリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。
【０１６３】本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１６４】
【０１６５】（実施例５）本発明のＤＡＣを有する半導体装置は、様々な電子機器に用いることができる。
【０１６６】本発明のＤＡＣを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０に示す。
【０１６７】図１０（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明のＤＡＣは表示部２００３またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１６８】図１０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明のＤＡＣは表示部２１０２またはその他制御回路に用いることができる。
【０１６９】図１０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明のＤＡＣは表示部２２０３またはその他制御回路に用いることができる。
【０１７０】図１０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明のＤＡＣは表示部２３０２またはその他制御回路に用いることができる。
【０１７１】図１０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１７２】図１０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明のＤＡＣは表示部２５０２またはその他制御回路に用いることができる。
【０１７３】図１０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明のＤＡＣは表示部２６０２またはその他制御回路に用いることができる。
【０１７４】ここで図１０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明のＤＡＣは表示部２７０３またはその他制御回路に用いることができる。
【０１７５】また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のＤＡＣは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【０１７６】以上の様に、本発明のＤＡＣの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜４に示したいずれの構成のＤＡＣを用いても良い。
【０１７７】
【発明の効果】本発明は構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【図面の簡単な説明】
【図１】 本発明の構成を有するＤＡＣの構成を示す図。
【図２】 本発明のＤＡＣが有するスイッチの動作を説明する図。
【図３】 本発明のＤＡＣの等価回路図。
【図４】 本発明のＤＡＣにおいて、デジタル信号のビット数と出力されるアナログ信号の電位の関係を示す図。
【図５】 本発明の構成を有するＤＡＣの構成を示す図。
【図６】 本発明の構成を有するＤＡＣの構成を示す図。
【図７】 本発明の構成を有するＤＡＣの構成を示す図。
【図８】 本発明のＤＡＣに用いられるスイッチの回路図
【図９】 ＴＦＴの作製工程を示す図。
【図１０】 本発明のＤＡＣを用いた電子機器の図。
【図１１】 従来の容量分割型のＤＡＣの構成を示す図。
【図１２】 従来の容量分割型のＤＡＣの等価回路図。
【特許請求の範囲】
【請求項１】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されていることを特徴とするＤ／Ａ変換回路。
【請求項２】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの、容量値がＣ（Ｃは定数）である１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路。
【請求項３】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路。
【請求項４】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記２m個の抵抗の抵抗値は全て同じであり、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路。
【請求項５】請求項３または請求項４において、前記２m個の抵抗は直列に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項６】請求項５において、前記２m個の抵抗のうち、一方の端子が他の抵抗に接続されていない２つの抵抗は、該端子がそれぞれ低電圧側の電源と、高電圧側の電源に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項７】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m本の階調電圧線とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記２m本の階調電圧線のうちの１本が選択され、前期選択された階調電圧線の電位によって前記ｎ−ｍ＋１個の容量のうちの容量値がＣ（Ｃは定数）である１個の容量へ電荷が充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路。
【請求項８】請求項１乃至請求項７のいずれか１項において、リセット期間において前記ｎ−ｍ＋１個の容量へ充電される電荷の量は、常に特定の値に保たれることを特徴とするＤ／Ａ変換回路。
【請求項９】請求項１乃至請求項８のいずれか１項において、前記Ｄ／Ａ変換回路を有することを特徴とする半導体装置。
【請求項１０】請求項９において、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話であることを特徴とする半導体装置。
【請求項１】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されていることを特徴とするＤ／Ａ変換回路。
【請求項２】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量を有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの、容量値がＣ（Ｃは定数）である１個の容量への電荷の充電が制御され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路。
【請求項３】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路。
【請求項４】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m個の抵抗とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号と前記２m個の抵抗とによって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充電され、前記２m個の抵抗の抵抗値は全て同じであり、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって定められた電荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電されていることを特徴とするＤ／Ａ変換回路。
【請求項５】請求項３または請求項４において、前記２m個の抵抗は直列に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項６】請求項５において、前記２m個の抵抗のうち、一方の端子が他の抵抗に接続されていない２つの抵抗は、該端子がそれぞれ低電圧側の電源と、高電圧側の電源に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項７】ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい自然数）の容量と、２m本の階調電圧線とを有しており、前記ｎビットのデジタル信号のうち、下位ｍビットのデジタル信号によって、前記２m本の階調電圧線のうちの１本が選択され、前期選択された階調電圧線の電位によって前記ｎ−ｍ＋１個の容量のうちの容量値がＣ（Ｃは定数）である１個の容量へ電荷が充電され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビットのデジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御されており、前記残りのｎ−ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２2Ｃ、…、２n-m-1で表されることを特徴とするＤ／Ａ変換回路。
【請求項８】請求項１乃至請求項７のいずれか１項において、リセット期間において前記ｎ−ｍ＋１個の容量へ充電される電荷の量は、常に特定の値に保たれることを特徴とするＤ／Ａ変換回路。
【請求項９】請求項１乃至請求項８のいずれか１項において、前記Ｄ／Ａ変換回路を有することを特徴とする半導体装置。
【請求項１０】請求項９において、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図８】
【図５】
【図６】
【図１１】
【図１２】
【図７】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図８】
【図５】
【図６】
【図１１】
【図１２】
【図７】
【図９】
【図１０】
【公開番号】特開２００２−２２３１６６（Ｐ２００２−２２３１６６Ａ）
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願番号】特願２００１−３５３８９２（Ｐ２００１−３５３８９２）
【出願日】平成１３年１１月２０日（２００１．１１．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願日】平成１３年１１月２０日（２００１．１１．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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