ＤＡ変換装置、固体撮像素子、およびカメラシステム
【課題】大型化を招くことなく、装置内で発生する熱ノイズや１／ｆノイズが電流出力に与える影響を低減することが可能で、ひいては画像の画質の向上を図ることが可能なＤＡ変換装置、固体撮像素子、およびカメラシステムを提供する。
【解決手段】ＤＡ変換装置１０は、共通のバイアス電圧が供給される複数の基本電流源セル１１−１〜１１−ｎと、電流源の電流に応じたバイアス電圧を出力する電流量制御部１２と、第１バイアス線と第２バイアス線との間に接続されたサンプリングスイッチと、第１バイアス線側に接続されたホールド容量とを、少なくとも含み、サンプリング期間にサンプリングスイッチがオン状態に保持されて、電流量制御部によるバイアス電圧をホールド容量側に転送し、ホールド期間にサンプリングスイッチがオフ状態に保持されてホールド容量にバイアス電圧を保持するサンプルホールド回路部１３と、を有する。
【解決手段】ＤＡ変換装置１０は、共通のバイアス電圧が供給される複数の基本電流源セル１１−１〜１１−ｎと、電流源の電流に応じたバイアス電圧を出力する電流量制御部１２と、第１バイアス線と第２バイアス線との間に接続されたサンプリングスイッチと、第１バイアス線側に接続されたホールド容量とを、少なくとも含み、サンプリング期間にサンプリングスイッチがオン状態に保持されて、電流量制御部によるバイアス電圧をホールド容量側に転送し、ホールド期間にサンプリングスイッチがオフ状態に保持されてホールド容量にバイアス電圧を保持するサンプルホールド回路部１３と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＤＡ変換装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
一般的に、電流制御型のデジタル−アナログ変換装置（以下、ＤＡ変換装置(Digital Analog converter)という）は、一定の電流を発生する複数個の基本電流源セルと電流電圧変換部としての出力抵抗により構成される。
【０００３】
図１（Ａ）および（Ｂ）は、基本電流源セルを有する電流制御型ＤＡ変換装置の構成例を示す図である。
図１（Ａ）はグランドＧＮＤを基準とした場合の構成例を、図１（Ｂ）は電源Ｖｄｄを基準とした場合のＤＡ変換装置の基本的な構成を示している。
【０００４】
図１（Ａ）の基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐは、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ１〜Ｐ３、および出力抵抗Ｒ１を有する。
図１（Ｂ）の基本電流源セルＣ１−Ｎ〜Ｃｎ−Ｎは、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮ１〜Ｎ３、および出力抵抗Ｒ１を有する。
基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐ，Ｃ１−Ｎ〜Ｃｎ−Ｎに流す電流は、その値が所定のバイアス電圧Ｖｂｉａｓによって決定される。そして、電流は、選択トランジスタＰ２／Ｐ３，Ｎ２／Ｎ３によって基準電位である電源電位ＶｄｄまたはグランドＧＮＤか出力抵抗Ｒ１に供給される。
【０００５】
このように、電流制御型ＤＡ変換装置では、複数個の基本電流源セルＣｎの電流供給先を出力抵抗Ｒ１に選択することによって所望の出力電圧Ｖｏｕｔを発生する。
【０００６】
図２は、基準電流発生部を擁したＤＡ変換装置の具体例と回路内でのノイズ伝播経路を示す図である。
【０００７】
図２のＤＡ変換装置は、図１（Ａ）の構成に対応しており、基準電流発生部Ｂ１を有する。
基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐの電流値を決定するバイアス電圧Ｖｂｉａｓは温度やプロセスばらつきに強い一定の基準電圧Ｖｒｅｆから生成される基準電流を基準電流発生部Ｂ１を介してカレントミラー回路でミラー接続することによって生成されることが多い。
【０００８】
このような電流制御型ＤＡ変換装置は、マトリクス状に単位画素が配置された固体撮像素子(イメージセンサ)の画素信号をアナログ−デジタル変換するアナログ−デジタル変換装置（以下、ＡＤ変換装置（Analog Digital Converter)という）にも使用されている。
この種のＡＤ変換装置を有する固体撮像素子としては、たとえば特許文献１，２，３に記載された固体撮像素子が知られている。
【０００９】
上記の特許文献に記載されている固体撮像素子は、ライン毎あるいは画素毎に選択されたアナログの画素信号とデジタル信号に変換するために単調に変化させた参照電圧(ランプ波形ＲＡＭＰ)を電圧比較部で比較する。
そして、固体撮像素子は、この比較処理と並行してカウンタ部でカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開2000-152082号公報 イメージセンサ
【特許文献２】特開2002-232291号公報 アナログデジタル変換機およびこれを用いたイメージセンサ
【特許文献３】特開2007-59991号公報 ＤＡ変換装置、ＡＤ変換装置、半導体装置
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記したＤＡ変換装置では、使用する基準電圧Ｖｒｅｆには回路の熱ノイズや1/fノイズが重畳し、基本電流源セルを通して出力信号にノイズを発生させる原因となる。
このため、ＤＡ変換装置においては、基準電圧Ｖｒｅｆにはノイズの帯域を制限するためのＬＰＦ(Low-Pass-Filter)を挿入してノイズの影響を抑える場合も多い。
また、基準電流発生部Ｂ１や基本電流源セルＣｎ自身が発生する熱ノイズや１／ｆノイズもあり、出力信号Ｖｏｕｔにノイズを発生させる原因となっている。
【００１２】
このように、上記した電流制御型ＤＡ変換装置では、基準電圧Ｖｒｅｆで発生するノイズの影響を抑えるためのＬＰＦやＢＰＦ(Band-pass filter)といった部品、具体的には大きな容量や抵抗素子が必要となる。
また、上記したＤＡ変換装置では、基準電圧Ｖｒｅｆで発生するノイズや基準電流発生回路Ｂ１や基本電流源セルＣｎで発生するノイズがＤＡ変換装置の出力信号Ｖｏｕｔのノイズを発生させ、出力信号Ｖｏｕｔの精度を劣化させる問題などを抱えていた。
【００１３】
また、固体撮像素子のＡＤ変換装置に電流制御型ＤＡ変換装置の出力信号Ｖｏｕｔが参照電圧(ＲＡＭＰ)として使用された場合に次のような不利益がある。
すなわち、参照電圧(ＲＡＭＰ)で発生した熱ノイズや１／ｆノイズはそのランダム性のため相関２重サンプリングなどの信号処理では取り除くことが難しく、ＡＤ変換した画素信号にノイズとして残り、撮像した画像の画質を劣化させる原因となっていた。
【００１４】
本発明は、大型化を招くことなく、装置内で発生する熱ノイズや１／ｆノイズが電流出力に与える影響を低減することが可能で、ひいては画像の画質の向上を図ることが可能なＤＡ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
【００１５】
本発明の第１の観点のＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路とを有する。
【００１６】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路と、を含む。
【００１７】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路と、を含む。
【発明の効果】
【００１８】
本発明によれば、大型化を招くことなく、装置内で発生する熱ノイズや１／ｆノイズが電流出力に与える影響を低減することができ、ひいては画像の画質の向上を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】基本電流源セルを有する電流制御型ＤＡ変換装置の構成例を示す図である。
【図２】基準電流発生部を擁したＤＡ変換装置の具体例と回路内でのノイズ伝播経路を示す図である。
【図３】本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図４】第１の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図６】第２の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図７】サンプルホールド回路を有する図５の電流制御型ＤＡ変換装置のノイズ伝播の様子を示す図である。
【図８】本発明の第３の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図９】第３の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図１０】本発明の第４の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図１１】第４の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図１２】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１３】図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図１４】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１５】図１２および図１３のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図１６】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＤＡ変換装置の第１の構成例）
２．第２の実施形態（ＤＡ変換装置の第２の構成例）
３．第３の実施形態（ＤＡ変換装置の第３の構成例）
４．第４の実施形態（ＤＡ変換装置の第４の構成例）
５．第５の実施形態（固体撮像素子の全体構成例）
６．第６の実施形態（カメラシステムの構成例）
【００２１】
＜１．第１の実施形態＞
［ＤＡ変換装置の第１の構成例］
図３は、本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００２２】
本第１の実施形態のＤＡ変換装置１０は、アナログ信号出力部１１、電流量制御部１２、サンプルホールド回路部１３、第１バイアス線ＬＶＢ１１、および第２バイアス線ＬＶＢ１２を有する。
【００２３】
アナログ信号出力部１１は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、出力電流を電流電圧変換したアナログ信号を出力する機能を有している。
アナログ信号出力部１１は、基本電流源セル１１−１〜１１−ｎ、非出力線Ｌ１１、出力線Ｌ１２、および出力抵抗Ｒ１１を有する。
【００２４】
ＤＡ変換装置１０は、アナログ信号出力部１１の基本電流源セル１１−１〜１１−ｎのバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路部１３を有している。
本ＤＡ変換装置１０は、基準電位をグランドＧＮＤとした場合を示している。
【００２５】
各基本電流源セル（Ｃ）１１−１〜１１−ｎは、共通した構成を有する。
すなわち、各基本電流源セル１１（−１〜−ｎ）は、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１３を有している。
基本電流源セル１１（−１〜−ｎ）において、ＰＭＯＳトランジスタＰＴ１１のソースが電源Ｖｄｄに接続され、ドレインがＰＭＯＳトランジスタＰＴ１２，ＰＴ１３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが非出力線Ｌ１１に接続され、非出力線Ｌ１１はグランドＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１３のドレインが出力線Ｌ１２に接続されている。出力線Ｌ１２は出力抵抗Ｒ１１の一端に接続され、出力抵抗Ｒ１１の他端がグランドＧＮＤに接続されている。
各基本電流源セル１１−１〜１１−ｎは、ＰＭＯＳトランジスタＰＴ１１のゲートがサンプルホールド回路部１３のバイアス電圧Ｖｂｉａｓ‐ｈの供給線であるバイアス線ＬＶＢ１１に共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００２６】
アナログ信号出力部１１は、選択された基本電流源セルの電流出力を加算して出力電流Ｉoutを生成する。
アナログ信号出力部１１は、この出力電流Ｉoutを電流電圧変換部としての出力抵抗Ｒ１１で電圧信号に変換し、このアナログ信号を出力線Ｌ１２から信号Ｖｏｕｔとして出力する。
【００２７】
電流量制御部１２は、ゲートとドレインがショートされたダイオード接続のＰＭＯＳトランジスタＰＴ１４、および電流源Ｉ１１により構成されている。
ＰＭＯＳトランジスタＰＴ１４は、ソースが電源Ｖｄｄに接続され、ゲートおよびドレインが接続され、その接続点が電流源Ｉ１１およびバイアス線ＬＶＢ１２に接続されている。また、電流源Ｉ１１はグランドＧＮＤに接続されている。
【００２８】
このような構成を有する電流量制御部１２は、たとえば制御信号ＣＴＬにより電流源Ｉ１１に流れる電流量を制御することによって、所定のバイアス電圧Ｖｂｉａｓ‐ｓを生成する。
そして、電流量制御部１２は、生成したバイアス電圧Ｖｂｉａｓ‐ｓにより、サンプルホールド回路部１３を介して基本電流源セル１１−１〜１１−ｎに流れる電流量を制御できるように構成されている。
【００２９】
基本電流源セル１１−１〜１１−ｎ内の電流源としてのＰＭＯＳトランジスタＰＴ１１は、サンプルホールド回路１３を介し、バイアス線ＬＶＢ１１，ＬＶＢ１２を通して電流量制御部１２のＰＭＯＳトランジスタＰＴ１４とカレントミラー接続されている。
電流量制御部１２で発生した所定のバイアス電圧Ｖｂｉａｓが基本電流源セル１１−１〜１１−ｎ内のＰＭＯＳトランジスタＰＴ１１にも印加されて電流量制御部１２で流れる電流Ｉ１を正確に電流ミラー比に応じてミラー倍して出力する。
【００３０】
サンプルホールド回路部１３は、スイッチングトランジスタ（サンプリングスイッチ）としてのＰＭＯＳトランジスタＰＴ１５、ホールド容量Ｃ１１、およびフィールドスルーキャンセル用のＰＭＯＳトランジスタＰＴ１６を有する。
【００３１】
ＰＭＯＳトランジスタＰＴ１５は、バイアス線ＬＢＶ１１およびＬＢＶ１２にソース、ドレインが接続され、ゲートが制御信号ＳＨＳＷの供給端子ＴＳＨＳＷに接続されている。
スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５は、制御信号ＳＨＳＷによりオンオフ制御され、バイアス線ＬＶＢ１２のバイアス電圧Ｖｂｉａｓ‐ｓのバイアス線ＬＶＢ１１側への転送、非転送の切り替えを行う。
【００３２】
ホールド容量Ｃ１１は、一端（第１電極）がバイアス線ＬＢＶ１１に接続され、他端（第２電極）がグランドＧＮＤに接続されている。
ホールド容量Ｃ１１は、バイアス線ＬＶＢ１１側の転送されたバイアス電圧に応じた電荷を蓄積する。
【００３３】
ＰＭＯＳトランジスタＰＴ１６は、ソースドレイン同士が接続され、その接続点がバイアス線ＬＶＢ１１に接続され、ゲートが制御信号ＦＴＣＳの供給端子ＴＦＴＣＳに接続されている。
このＰＭＯＳトランジスタＰＴ１６は、スイッチングによるフィードスルー(ＦＴ)やチャージインジェクション(ＣＩ)の影響を抑えるために配置されている。
スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５を制御する制御信号ＳＨＳＷとＰＭＯＳトランジスタＰＴ１６を制御する制御信号ＦＴＣＳは逆相で供給される。
このように、制御信号ＳＨＳＷと制御信号ＦＴＣを逆相で入力する理由は、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５のＦＴやＣＩの影響を小さくするためである。
【００３４】
［サンプルホールド回路の駆動について］
次に、第１の実施形態に係るＤＡ変換装置１０の動作を、サンプルホールド回路部１３の駆動を中心に説明する。
図４は、第１の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００３５】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷがローレベルに設定され、スイッチトランジスタとしてのＰＭＯＳトランジスタＰＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは所定のバイアス電圧Ｖｂｉａｓが印加されている。
これにより、基本電流源セル１１−１〜１１−ｎには電流量制御部１２の電流源Ｉ１１に流れる電流のミラー倍の電流が流れている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはローレベルに設定されている。
【００３６】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ‐ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷがハイレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５はオフする。
このとき、電流量制御部１２におけるダイオード接続されたＰＭＯＳトランジスタＰＴ１４のゲートと基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは切り離される。そして、ＰＭＯＳトランジスタＰＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ‐ｓを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ‐ｈはサンプリング後、ホールド期間では変化しないため基本電流源セル１１−１〜１１−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳはスイッチング用制御信号ＳＨＳＷと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響が極力抑えられる。
【００３７】
サンプリングとホールドの動作は一定の期間で行うか、もしくは電流量制御部１２で流す電流値が変り、バイアス電圧Ｖｂｉａｓ‐ｓの電圧が変動した場合に行う。
【００３８】
電流制御型ＤＡ変換装置１０の出力信号Ｖｏｕｔを一定に出力しているときにバイアス電圧Ｖｂｉａｓの電圧をホールドしておくことが可能である。
これにより、電流制御型ＤＡ変換装置１０の回路前段、たとえば電流量制御部１２、電流源Ｉ１１などで発生する熱ノイズや１／ｆノイズが出力信号に重畳しないようにできる。
＜２．第２の実施形態＞
［ＤＡ変換装置の第２の構成例］
図５は、本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００３９】
本第２の実施形態のＤＡ変換装置１０Ａは、アナログ信号出力部１１Ａ、電流量制御部１２Ａ、サンプルホールド回路部１３Ａ、第１バイアス線ＬＶＢ１１Ａ、および第２バイアス線ＬＶＢ１２Ａを有する。
【００４０】
アナログ信号出力部１１Ａは、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、出力電流を電流電圧変換したアナログ信号を出力する機能を有している。
アナログ信号出力部１１Ａは、基本電流源セル１１Ａ−１〜１１Ａ−ｎ、非出力線Ｌ１１Ａ、出力線Ｌ１２Ａ、および出力抵抗Ｒ１１Ａを有する。
【００４１】
ＤＡ変換装置１０Ａは、アナログ信号出力部１１Ａの基本電流源セル１１Ａ−１〜１１Ａ−ｎのバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路部１３Ａを有している。
本ＤＡ変換装置１０Ａは、基準電位を電源Ｖｄｄとした場合を示している。
【００４２】
各基本電流源セル（Ｃ）１１Ａ−１〜１１Ａ−ｎは、共通した構成を有する。
すなわち、各基本電流源セル１１Ａ（−１〜−ｎ）は、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１３を有している。
基本電流源セル１１Ａ（−１〜−ｎ）において、ＮＭＯＳトランジスタＮＴ１１のソースがグランドＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２，ＮＴ１３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ１２のドレインが非出力線Ｌ１１Ａに接続され、非出力線Ｌ１１Ａは電源Ｖｄｄに接続されている。
ＮＭＯＳトランジスタＮＴ１３のドレインが出力線Ｌ１２Ａに接続されている。出力線Ｌ１２Ａは出力抵抗Ｒ１１Ａの一端に接続され、出力抵抗Ｒ１１Ａの他端が電源Ｖｄｄに接続されている。
各基本電流源セル１１Ａ−１〜１１Ａ−ｎは、ＮＭＯＳトランジスタＮＴ１１のゲートがサンプルホールド回路部１３Ａのバイアス電圧Ｖｂｉａｓ‐ｈの供給線であるバイアス線ＬＶＢ１１Ａに共通に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００４３】
アナログ信号出力部１１Ａは、選択された基本電流源セルの電流出力を加算して出力電流Ｉoutを生成する。
アナログ信号出力部１１Ａは、この出力電流Ｉoutを電流電圧変換素子としての出力抵抗Ｒ１１で電圧信号に変換し、このアナログ信号を出力線Ｌ１２Ａから信号Ｖｏｕｔとして出力する。
【００４４】
電流量制御部１２Ａは、ゲートとドレインがショートされたダイオード接続のＮＭＯＳトランジスタＮＴ１４、および電流源Ｉ１１Ａにより構成されている。
ＮＭＯＳトランジスタＮＴ１４は、ソースがグランドＧＮＤに接続され、ゲートおよびドレインが接続され、その接続点が電流源Ｉ１１Ａおよびバイアス線ＬＶＢ１２Ａに接続されている。また、電流源Ｉ１１Ａは電源Ｖｄｄに接続されている。
【００４５】
このような構成を有する電流量制御部１２Ａは、たとえば制御信号ＣＴＬにより電流源Ｉ１１Ａに流れる電流量を制御することによって、所定のバイアス電圧Ｖｂｉａｓ‐ｓを生成する。
そして、電流量制御部１２Ａは、生成したバイアス電圧Ｖｂｉａｓ‐ｓにより、サンプルホールド回路部１３Ａを介して基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流量を制御できるようになっている。
【００４６】
基本電流源セル１１Ａ−１〜１１Ａ−ｎ内の電流源としてのトランジスタＮＴ１１は、サンプルホールド回路部１３Ａを介し、バイアス線ＬＶＢ１１，ＬＶＢ１２を通して電流量制御部１２のＮＭＯＳトランジスタＮＴ１４とカレントミラー接続されている。
電流量制御部１２Ａで発生した所定のバイアス電圧Ｖｂｉａｓが基本電流源セル１１Ａ−１〜１１Ａ−ｎ内のＮＭＯＳトランジスタＮＴ１１にも印加されて電流量制御部１２Ａで流れる電流Ｉ１を正確に電流ミラー比に応じてミラー倍して出力する。
【００４７】
サンプルホールド回路部１３Ａは、スイッチイグトランジスタ（サンプリングスイッチ）としてのＮＭＯＳトランジスタＮＴ１５、ホールド容量Ｃ１１Ａ、およびフィールドスルーキャンセル用のＮＭＯＳトランジスタＮＴ１６を有する。
【００４８】
ＮＭＯＳトランジスタＮＴ１５は、バイアス線ＬＢＶ１１ＡおよびＬＢＶ１２Ａにソース、ドレインが接続され、ゲートが制御信号ＳＨＳＷＡの供給端子ＴＳＨＳＷＡに接続されている。
スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５は、制御信号ＳＨＳＷＡによりオンオフ制御され、バイアス線ＬＶＢ１２Ａのバイアス電圧Ｖｂｉａｓ‐ｓのバイアス線ＬＶＢ１１Ａ側への転送、非転送の切り替えを行う。
【００４９】
ホールド容量Ｃ１１Ａは、一端（第１電極）がバイアス線ＬＢＶ１１Ａに接続され、他端（第２電極）がグランドＧＮＤに接続されている。
ホールド容量Ｃ１１Ａは、バイアス線ＬＶＢ１１Ａ側の転送されたバイアス電圧に応じた電荷を蓄積する。
【００５０】
ＮＭＯＳトランジスタＮＴ１６は、ソースドレイン同士が接続され、その接続点がバイアス線ＬＶＢ１１Ａに接続され、ゲートが制御信号ＦＴＣＳＡの供給端子ＴＦＴＣＳＡに接続されている。
このＮＭＯＳトランジスタＮＴ１６は、スイッチングによるフィードスルー(ＦＴ)やチャージインジェクション(ＣＩ)の影響を抑えるために配置されている。
スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５を制御する制御信号ＳＨＳＷＡとＮＭＯＳトランジスタＮＴ１６を制御する制御信号ＦＴＣＳＡは逆相で供給される。
このように、制御信号ＳＨＳＷＡと制御信号ＦＴＣＡを逆相で入力する理由は、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５のＦＴやＣＩの影響を小さくするためである。
【００５１】
［サンプルホールド回路の駆動について］
次に、第２の実施形態に係るＤＡ変換装置１０Ａの動作を、サンプルホールド回路部１３Ａの駆動を中心に説明する。
図６は、第２の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００５２】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷＡがハイレベルに設定され、スイッチトランジスタとしてのＮＭＯＳトランジスタＮＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは所定のバイアス電圧Ｖｂｉａｓが印加されている。
これにより、基本電流源セル１１Ａ−１〜１１Ａ−ｎには電流量制御部１２Ａの電流源Ｉ１１Ａに流れる電流のミラー倍の電流が流れている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはローレベルに設定されている。
【００５３】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ‐ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷＡがローレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５はオフする。
このとき、電流量制御部１２Ａにおけるダイオード接続されたＮＭＯＳトランジスタＮＴ１４のゲートと基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは切り離される。そして、ＮＭＯＳトランジスタＮＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ‐ｓを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ‐ｈはサンプリング後、ホールド期間では変化しないため基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳＡはスイッチング用制御信号ＳＨＳＷＡと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響が極力抑えられる。
【００５４】
サンプリングとホールドの動作は一定の期間で行うか、もしくは電流量制御部１２Ａで流す電流値が変り、バイアス電圧Ｖｂｉａｓ‐ｓの電圧が変動した場合に行う。
【００５５】
電流制御型ＤＡ変換装置１０Ａの出力信号Ｖｏｕｔを一定に出力しているときにバイアス電圧Ｖｂｉａｓの電圧をホールドしておくことが可能である。
これにより、電流制御型ＤＡ変換装置１０Ａの回路前段、たとえば電流量制御部１２Ａ、電流源Ｉ１１Ａなどで発生する熱ノイズや１／ｆノイズが出力信号に重畳しないようにできる。
【００５６】
以上、電源Ｖｄｄを基準したＤＡ変換装置１０とグランドＧＮＤを基準としたＤＡ変換装置１０Ａの構成および機能について説明した。
ここで、図３のグランドＧＮＤを基準としたＤＡ変換装置１０におけるサンプルホールド回路による出力信号の低ノイズ化について考察する。
【００５７】
［サンプルホールド回路による出力信号の低ノイズ化について］
図７は、サンプルホールド回路部を有する図３の電流制御型ＤＡ変換装置のノイズ伝播の様子を示す図である。
【００５８】
基準電圧Ｖｒｅｆや基準電流発生部で発生した熱ノイズや１／ｆノイズはサンプルホールド回路１３Ａでサンプリングされることでその周波数成分を失い、単なるオフセット電圧としてホールド電圧に重畳される。
これはサンプリングによってノイズが次のように周波数全域で積分される理由にほかならない。
【００５９】
【数１】
【００６０】
ここで、Ｖｎｄ(f)はトランジスタの熱ノイズや１／ｆノイズのノイズ密度をあらわす。熱ノイズおよび１／ｆノイズのノイズ密度は次式で与えられる。
【００６１】
【数２】
【００６２】
ここで、ｋはボルツマン定数を、Ｔは絶対温度を、γはトランジスタのゲート長によるフィッティング係数をそれぞれ表している。また、Ｇｍはトランジスタのコンダクタンスを、Ｋはプロセスに依存した係数を、Ｃｏｘはトランジスタの酸化膜容量を、Ｗはゲート幅を、Ｌはゲート長を、Δfは単位周波数をそれぞれ表している。
【００６３】
バイアス電圧Ｖｂｉａｓをホールドすることで熱ノイズや１／ｆノイズはその周波数成分を失い単なるオフセット電圧となるため、相関２重サンプリング(ＣＤＳ)などの信号処理で容易に取り除くことができる。
つまり、サンプルホールド回路部１３以前で発生したノイズが出力信号Ｖｏｕｔに対して与える影響を無くすことが可能となる。
【００６４】
なお、以上のサンプルホールド回路による出力信号の低ノイズ化については、第２の実施形態のＤＡ変換装置１０Ａにも同様に実現することが可能である。
【００６５】
＜３．第３の実施形態＞
［ＤＡ変換装置の第３の構成例］
図８は、本発明の第３の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００６６】
本第３の実施形態に係るＤＡ変換装置１０Ｂが第１の実施形態に係るＤＡ変換装置１０と異なる点は次のとおりである。
第３の実施形態に係るＤＡ変換装置１０Ｂは、電流量制御部１２Ｂにおいて、サンプルホールド回路部１３Ｂがホールド中はバイアス電圧Ｖｂｉａｓ‐ｓを発生する電流源Ｉ１１Ｂの電流供給を停止させて低消費電力化を図っている。
【００６７】
具体的には、電流量制御部１２Ｂにおいて、ＰＭＯＳトランジスタＰＴ１４と電流源Ｉ１１Ｂとの接続点であるノードＮＤ１２Ｂと電源Ｖｄｄとの間に、ＰＭＯＳトランジスタＰＴ１７がＰＭＯＳトランジスタＰＴ１４と並列に接続されている。
すなわち、ＰＭＯＳトランジスタＰＴ１７のドレインがノードＮＤ１２Ｂに接続され、ソースが電源Ｖｄｄに接続され、ゲートがホールド期間中にハイレベルに設定される電流供給の制御信号ＳＴＢの供給端子ＴＳＴＢに接続されている。
【００６８】
ＤＡ変換装置１０Ｂにおいては、ホールド期間中に電流供給の制御信号ＳＴＢがローレベルで供給され、ＰＭＯＳトランジスタＰＴ１７がオン状態に保持される。その結果、ノードＮＤ１２Ｂに電荷が充電され、ＰＭＯＳトランジスタＰＴ１４のドレインおよびゲートが電源Ｖｄｄレベルとなり、電流源Ｉ１１Ａによる電流の供給が停止される。
また、このとき、電流源Ｉ１１Ｂは制御信号ＣＴＬにより電流供給を停止するように制御される。
【００６９】
［サンプルホールド回路の駆動について］
次に、第３の実施形態に係るＤＡ変換装置１０Ｂの動作を、サンプルホールド回路部１３Ｂの駆動を中心に説明する。
図９は、第３の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００７０】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷがローレベルに設定され、スイッチトランジスタとしてのＰＭＯＳトランジスタＰＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、電流供給の制御信号ＳＴＢはハイレベルに設定されていることから、ＰＭＯＳトランジスタＰＴ１７がオフ状態に保持される。
その結果、電流量制御部１２Ｂでは電流源Ｉ１１Ｂの電流が供給されており、所定のバイアス電圧Ｖｂｉａｓ-ｓが発生されている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはハイレベルに設定されている。
【００７１】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ-ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷがハイレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５はオフする。
このとき、電流量制御部１２Ｂにおけるダイオード接続されたＰＭＯＳトランジスタＰＴ１４のゲートと基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは切り離される。そして、ＰＭＯＳトランジスタＰＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ-ｈを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ-ｈをホールドしたところで、電流供給の制御信号ＳＴＢがローレベルに設定される。これにより、ＰＭＯＳトランジスタＰＴ１７がオン状態となり、電流源Ｉ１１Ａの電流供給がカットされる。このとき、制御信号ＣＴＬにより電流源Ｉ１１Ａは電流供給を停止するように制御される。
電流量制御部１２Ｂで発生されていたバイアス電圧Ｖｂｉａｓ-ｓは電流供給がなくなるため電源Ｖｄｄレベルへ変化する。しかし、サンプルホールド回路部１３Ｂでは、ホールドしているバイアス電圧Ｖｂｉａｓ-ｈはサンプリング期間ＴＳと同じ値を保持しているため、基本電流源セル１１−１〜１１−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳはスイッチング用制御信号ＳＨＳＷと逆相でローレベルに設定され、これにより、ＦＴやＣＩの影響を極力抑えられる。
【００７２】
上記の駆動により、ホールド期間中に電流量制御部１２Ｂで消費される電流が削減される。
【００７３】
このように、本第３の実施形態によれば、サンプルホールド回路部１３Ｂで所定のバイアス電圧Ｖｂｉａｓ-ｈを保持する場合、電圧を保持している間はバイアス電圧Ｖｂｉａｓ-ｓを発生させる必要が無くなる。このため、バイアス電圧Ｖｂｉａｓ-ｓを発生させる回路を停止させることで消費電流を削減することができる。
【００７４】
＜４．第４の実施形態＞
［ＤＡ変換装置の第４の構成例］
図１０は、本発明の第４の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００７５】
本第４の実施形態に係るＤＡ変換装置１０Ｃが第２の実施形態に係るＤＡ変換装置１０Ａと異なる点は次のとおりである。
第４の実施形態に係るＤＡ変換装置１０Ｃは、電流量制御部１２Ｃにおいて、サンプルホールド回路１３Ｃがホールド中はバイアス電圧Ｖｂｉａｓ‐ｓを発生する電流源Ｉ１１の電流供給を停止させて低消費電力化を図っている。
【００７６】
具体的には、電流量制御部１２Ｃにおいて、ＮＭＯＳトランジスタＮＴ１４と電流源Ｉ１１との接続点であるノードＮＤ１２ＣとグランドＧＮＤとの間に、ＮＭＯＳトランジスタＮＴ１７がＮＭＯＳトランジスタＮＴ１４と並列に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ１７のドレインがノードＮＤ１２Ｃに接続され、ソースがグランドＧＮＤに接続され、ゲートがホールド期間中にハイレベルに設定される電流供給の制御信号ＳＴＢＣの供給端子ＴＳＴＢＣに接続されている。
【００７７】
ＤＡ変換装置１０Ｃにおいては、ホールド期間中に電流供給の制御信号ＳＴＢＣがハイレベルで供給され、ＮＭＯＳトランジスタＮＴ１７がオン状態に保持される。その結果、ノードＮＤ１２Ｃの電荷は放電され、ＮＭＯＳトランジスタＮＴ１４のドレインおよびゲートがグランドレベルとなり、電流源Ｉ１１Ｃによる電流の供給が停止される。
また、このとき、電流源Ｉ１１Ｃは制御信号ＣＴＬにより電流供給を停止するように制御される。
【００７８】
［サンプルホールド回路の駆動について］
次に、第４の実施形態に係るＤＡ変換装置１０Ｃの動作を、サンプルホールド回路１３Ｃの駆動を中心に説明する。
図１１は、第４の実施形態に係るＤＡ変換装置のサンプルホールド回路の動作を説明するためのタイミングチャートである。
【００７９】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷＡがハイレベルに設定され、スイッチトランジスタとしてのＮＭＯＳトランジスタＮＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、電流供給の制御信号ＳＴＢＣはローレベルに設定されていることから、ＮＭＯＳトランジスタＮＴ１７がオフ状態に保持される。
その結果、電流量制御部１２Ｃでは電流源Ｉ１１Ｃの電流が供給されており、所定のバイアス電圧Ｖｂｉａｓ-ｓが発生されている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳＡはローレベルに設定されている。
【００８０】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ-ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷＡがローレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５はオフする。
このとき、電流量制御部１２Ｃにおけるダイオード接続されたＮＭＯＳトランジスタＮＴ１４のゲートと基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは切り離される。そして、ＮＭＯＳトランジスタＮＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ-ｈを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ-ｈをホールドしたところで、電流供給の制御信号ＳＴＢＣがハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＴ１７がオン状態となり、電流源Ｉ１１Ｃの電流供給がカットされる。このとき、制御信号ＣＴＬにより電流源Ｉ１１Ｃは電流供給を停止するように制御される。
電流量制御部１２Ｃで発生されていたバイアス電圧Ｖｂｉａｓ-ｓは電流供給がなくなるためグランドレベルへ変化する。しかし、サンプルホールド回路部１３Ｃでは、ホールドしているバイアス電圧Ｖｂｉａｓ-ｈはサンプリング期間ＴＳと同じ値を保持しているため、基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳＡはスイッチング用制御信号ＳＨＳＷＡと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響を極力抑えられる。
【００８１】
上記の駆動により、ホールド期間中に電流量制御部１２Ｃで消費される電流が削減される。
【００８２】
このように、本第４の実施形態によれば、サンプルホールド回路部１３Ｃで所定のバイアス電圧Ｖｂｉａｓ-ｈを保持する場合、電圧を保持している間はバイアス電圧Ｖｂｉａｓ-ｓを発生させる必要が無くなる。このため、バイアス電圧Ｖｂｉａｓ-ｓを発生させる回路を停止させることで消費電流を削減することができる。
【００８３】
以上、第１〜第４の実施形態においては、ＤＡ変換装置１０，１０Ａ〜１０Ｃについて説明した。
本実施形態によれば、電流制御型ＤＡ変換装置において、基本電流源セルの電流値を制御する所定のバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路が適用されている。
これにより、ＤＡ変換装置の前段回路である電流量制御部や基準電流発生部、または基準電圧Ｖｒｅｆで発生する熱ノイズおよび１／ｆノイズが出力信号Ｖｏｕｔに与える影響を無くすことができ、出力信号Ｖｏｕｔのノイズを低減することができる。
基準電圧Ｖｒｅｆのノイズが出力信号Ｖｏｕｔに与える影響を極小にできることから、基準電圧Ｖｒｅｆのノイズ帯域を制限していたＬＰＦ（Low Path Filter）を設ける必要性がなくなり、回路の部品点数を削減することができる。
ＤＡ変換装置の動作中はバイアス電圧Ｖｂｉａｓをホールド容量Ｃ１１に保持するため、電流量制御部１２でバイアス電圧Ｖｂｉａｓを発生させる必要がなくなる。このため、バイアス電圧Ｖｂｉａｓをホールドしている期間は電流量制御部１２で定常的に流している電流をカットすることで、従来よりも回路や装置を低消費電力化することができる。
【００８４】
このような効果を有するＤＡ変換装置１０，１０Ａ〜１０Ｃは、固体撮像素子のＤＡ変換装置に適用可能である。
本実施形態のＤＡ変換装置は、特に限定されないが、たとえば列並列型のＡＤ変換装置を搭載したＣＭＯＳイメージセンサに適用することが可能である。
【００８５】
＜５．第５の実施形態＞
［固体撮像素子の全体構成例］
図１２は、本発明の第５の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１３は、図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００８６】
この固体撮像素子１００は、図１２および図１３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡＤＣ群１５０を有する。
固体撮像素子１００は、ＤＡ変換装置１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００８７】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００８８】
図１４は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００８９】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９０】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００９１】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９２】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出カする。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００９３】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００９４】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００９５】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００９６】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換装置（ＤＡＣ）１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００９７】
図１５は、図１２および１３のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【００９８】
ＡＤＣ群１５０は、ＡＤＣが複数列配列されている。
ＤＡ変換装置１６１は、図１５に示すような、階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐを生成する。
各ＡＤＣは、この参照電圧Ｖｓｌｏｐと行線毎に画素から垂直信号線１１６を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ（メモリ）１５３とを有する。
ＡＤＣ群１５０は、ｋビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能については後で詳述する。
【００９９】
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【０１００】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【０１０１】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【０１０２】
次に、上記構成による動作を説明する。
【０１０３】
ＤＡ変換装置１６１において、Ｐ相時には、参照電圧Ｖｓｌｏｐが生成される。
各カラム処理回路（ＡＤＣ）１５０において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１５１で階段状に変化する参照電圧Ｖｓｌｏｐと比較される。
このとき、アナログ電位ＶＳＬと参照電圧Ｖｓｌｏｐのレベルが交差し比較器１５１の出力が反転するまで、カウンタ１５２でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、ある傾きを持った線形に変換するスロープ波形である参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で数えることでデジタル信号に変換する。
そして、アナログ信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２のクロックＣＬＫの入力を停止し、ＡＤ変換が完了する。
【０１０４】
このＡＤ変換は、１度の読み出しで２回行われる。
１回目は画素回路１０１Ａのリセットレベルが垂直信号線１１６に読み出され（Ｐ相読み出し）、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各画素回路１０１Ａで光電変換された信号が垂直信号線１１６に読み出され（Ｄ相読み出し）、ＡＤ変換が実行される。
このＤ相においても、画素毎のばらつきが含まれるため、Ｐ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【０１０５】
本第５の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ１００は、ＡＤ変換装置(ＡＤＣ)に参照電圧を供給しているＤＡ変換装置（ＤＡＣ）１６１に第１〜第４の実施形態に係るＤＡ変換装置を適用した。
したがって、本固体撮像素子によれば、ＡＤ変換時のノイズを低減させて撮像した画像の品質を向上することができる。
【０１０６】
また、第１〜第４の実施形態に係るＤＡ変換装置は、たとえば特許文献３（特開2007-59991号公報）に提案されているシングルスロープ積分型ＡＤ変換用の参照信号を発生するＤＡ変換装置にも適用可能である。
この場合、特許文献３のゲイン調整電流源セル(308)から出力されている電圧Ｖｂｉａｓは第１ＤＡ変換部（302）の電流源セル(355)の電流値を制御している電圧である。
このバイアス信号Ｖｂｉａｓをサンプルホールドすることで第２ＤＡ変換装置（304）で発生する熱ノイズや１／ｆノイズ、ゲイン調整電流源セル(308)で発生する熱ノイズや１／ｆノイズ分を低減することができる。さらに、低消費電流の駆動を併用することで第２ＤＡ変換装置（304）とゲイン調整電流源セル(308)で消費する電流分を削減することができる。
ここで、カッコ（）内の符号は、特許文献３の符号が引用されている。
【０１０７】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１０８】
＜６．第６の実施形態＞
［カメラシステムの構成例］
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１０９】
本カメラシステム２００は、図１６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１１０】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１１１】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１１２】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１１３】
１０，１０Ａ〜１０Ｃ・・・ＤＡ変換装置、１１・・・アナログ信号出力部、１１−１，１１−ｎ・・・基本電流源セル、１２・・・電流量制御部、１３・・・サンプルホールド回路部、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ（メモリ）、１６１・・・ＤＡ変換装置（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＤＡ変換装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
一般的に、電流制御型のデジタル−アナログ変換装置（以下、ＤＡ変換装置(Digital Analog converter)という）は、一定の電流を発生する複数個の基本電流源セルと電流電圧変換部としての出力抵抗により構成される。
【０００３】
図１（Ａ）および（Ｂ）は、基本電流源セルを有する電流制御型ＤＡ変換装置の構成例を示す図である。
図１（Ａ）はグランドＧＮＤを基準とした場合の構成例を、図１（Ｂ）は電源Ｖｄｄを基準とした場合のＤＡ変換装置の基本的な構成を示している。
【０００４】
図１（Ａ）の基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐは、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ１〜Ｐ３、および出力抵抗Ｒ１を有する。
図１（Ｂ）の基本電流源セルＣ１−Ｎ〜Ｃｎ−Ｎは、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮ１〜Ｎ３、および出力抵抗Ｒ１を有する。
基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐ，Ｃ１−Ｎ〜Ｃｎ−Ｎに流す電流は、その値が所定のバイアス電圧Ｖｂｉａｓによって決定される。そして、電流は、選択トランジスタＰ２／Ｐ３，Ｎ２／Ｎ３によって基準電位である電源電位ＶｄｄまたはグランドＧＮＤか出力抵抗Ｒ１に供給される。
【０００５】
このように、電流制御型ＤＡ変換装置では、複数個の基本電流源セルＣｎの電流供給先を出力抵抗Ｒ１に選択することによって所望の出力電圧Ｖｏｕｔを発生する。
【０００６】
図２は、基準電流発生部を擁したＤＡ変換装置の具体例と回路内でのノイズ伝播経路を示す図である。
【０００７】
図２のＤＡ変換装置は、図１（Ａ）の構成に対応しており、基準電流発生部Ｂ１を有する。
基本電流源セルＣ１−Ｐ〜Ｃｎ−Ｐの電流値を決定するバイアス電圧Ｖｂｉａｓは温度やプロセスばらつきに強い一定の基準電圧Ｖｒｅｆから生成される基準電流を基準電流発生部Ｂ１を介してカレントミラー回路でミラー接続することによって生成されることが多い。
【０００８】
このような電流制御型ＤＡ変換装置は、マトリクス状に単位画素が配置された固体撮像素子(イメージセンサ)の画素信号をアナログ−デジタル変換するアナログ−デジタル変換装置（以下、ＡＤ変換装置（Analog Digital Converter)という）にも使用されている。
この種のＡＤ変換装置を有する固体撮像素子としては、たとえば特許文献１，２，３に記載された固体撮像素子が知られている。
【０００９】
上記の特許文献に記載されている固体撮像素子は、ライン毎あるいは画素毎に選択されたアナログの画素信号とデジタル信号に変換するために単調に変化させた参照電圧(ランプ波形ＲＡＭＰ)を電圧比較部で比較する。
そして、固体撮像素子は、この比較処理と並行してカウンタ部でカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開2000-152082号公報 イメージセンサ
【特許文献２】特開2002-232291号公報 アナログデジタル変換機およびこれを用いたイメージセンサ
【特許文献３】特開2007-59991号公報 ＤＡ変換装置、ＡＤ変換装置、半導体装置
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記したＤＡ変換装置では、使用する基準電圧Ｖｒｅｆには回路の熱ノイズや1/fノイズが重畳し、基本電流源セルを通して出力信号にノイズを発生させる原因となる。
このため、ＤＡ変換装置においては、基準電圧Ｖｒｅｆにはノイズの帯域を制限するためのＬＰＦ(Low-Pass-Filter)を挿入してノイズの影響を抑える場合も多い。
また、基準電流発生部Ｂ１や基本電流源セルＣｎ自身が発生する熱ノイズや１／ｆノイズもあり、出力信号Ｖｏｕｔにノイズを発生させる原因となっている。
【００１２】
このように、上記した電流制御型ＤＡ変換装置では、基準電圧Ｖｒｅｆで発生するノイズの影響を抑えるためのＬＰＦやＢＰＦ(Band-pass filter)といった部品、具体的には大きな容量や抵抗素子が必要となる。
また、上記したＤＡ変換装置では、基準電圧Ｖｒｅｆで発生するノイズや基準電流発生回路Ｂ１や基本電流源セルＣｎで発生するノイズがＤＡ変換装置の出力信号Ｖｏｕｔのノイズを発生させ、出力信号Ｖｏｕｔの精度を劣化させる問題などを抱えていた。
【００１３】
また、固体撮像素子のＡＤ変換装置に電流制御型ＤＡ変換装置の出力信号Ｖｏｕｔが参照電圧(ＲＡＭＰ)として使用された場合に次のような不利益がある。
すなわち、参照電圧(ＲＡＭＰ)で発生した熱ノイズや１／ｆノイズはそのランダム性のため相関２重サンプリングなどの信号処理では取り除くことが難しく、ＡＤ変換した画素信号にノイズとして残り、撮像した画像の画質を劣化させる原因となっていた。
【００１４】
本発明は、大型化を招くことなく、装置内で発生する熱ノイズや１／ｆノイズが電流出力に与える影響を低減することが可能で、ひいては画像の画質の向上を図ることが可能なＤＡ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
【００１５】
本発明の第１の観点のＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路とを有する。
【００１６】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路と、を含む。
【００１７】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路と、を含む。
【発明の効果】
【００１８】
本発明によれば、大型化を招くことなく、装置内で発生する熱ノイズや１／ｆノイズが電流出力に与える影響を低減することができ、ひいては画像の画質の向上を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】基本電流源セルを有する電流制御型ＤＡ変換装置の構成例を示す図である。
【図２】基準電流発生部を擁したＤＡ変換装置の具体例と回路内でのノイズ伝播経路を示す図である。
【図３】本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図４】第１の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図６】第２の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図７】サンプルホールド回路を有する図５の電流制御型ＤＡ変換装置のノイズ伝播の様子を示す図である。
【図８】本発明の第３の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図９】第３の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図１０】本発明の第４の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図１１】第４の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【図１２】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１３】図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図１４】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１５】図１２および図１３のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図１６】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＤＡ変換装置の第１の構成例）
２．第２の実施形態（ＤＡ変換装置の第２の構成例）
３．第３の実施形態（ＤＡ変換装置の第３の構成例）
４．第４の実施形態（ＤＡ変換装置の第４の構成例）
５．第５の実施形態（固体撮像素子の全体構成例）
６．第６の実施形態（カメラシステムの構成例）
【００２１】
＜１．第１の実施形態＞
［ＤＡ変換装置の第１の構成例］
図３は、本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００２２】
本第１の実施形態のＤＡ変換装置１０は、アナログ信号出力部１１、電流量制御部１２、サンプルホールド回路部１３、第１バイアス線ＬＶＢ１１、および第２バイアス線ＬＶＢ１２を有する。
【００２３】
アナログ信号出力部１１は、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、出力電流を電流電圧変換したアナログ信号を出力する機能を有している。
アナログ信号出力部１１は、基本電流源セル１１−１〜１１−ｎ、非出力線Ｌ１１、出力線Ｌ１２、および出力抵抗Ｒ１１を有する。
【００２４】
ＤＡ変換装置１０は、アナログ信号出力部１１の基本電流源セル１１−１〜１１−ｎのバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路部１３を有している。
本ＤＡ変換装置１０は、基準電位をグランドＧＮＤとした場合を示している。
【００２５】
各基本電流源セル（Ｃ）１１−１〜１１−ｎは、共通した構成を有する。
すなわち、各基本電流源セル１１（−１〜−ｎ）は、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１３を有している。
基本電流源セル１１（−１〜−ｎ）において、ＰＭＯＳトランジスタＰＴ１１のソースが電源Ｖｄｄに接続され、ドレインがＰＭＯＳトランジスタＰＴ１２，ＰＴ１３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが非出力線Ｌ１１に接続され、非出力線Ｌ１１はグランドＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１３のドレインが出力線Ｌ１２に接続されている。出力線Ｌ１２は出力抵抗Ｒ１１の一端に接続され、出力抵抗Ｒ１１の他端がグランドＧＮＤに接続されている。
各基本電流源セル１１−１〜１１−ｎは、ＰＭＯＳトランジスタＰＴ１１のゲートがサンプルホールド回路部１３のバイアス電圧Ｖｂｉａｓ‐ｈの供給線であるバイアス線ＬＶＢ１１に共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００２６】
アナログ信号出力部１１は、選択された基本電流源セルの電流出力を加算して出力電流Ｉoutを生成する。
アナログ信号出力部１１は、この出力電流Ｉoutを電流電圧変換部としての出力抵抗Ｒ１１で電圧信号に変換し、このアナログ信号を出力線Ｌ１２から信号Ｖｏｕｔとして出力する。
【００２７】
電流量制御部１２は、ゲートとドレインがショートされたダイオード接続のＰＭＯＳトランジスタＰＴ１４、および電流源Ｉ１１により構成されている。
ＰＭＯＳトランジスタＰＴ１４は、ソースが電源Ｖｄｄに接続され、ゲートおよびドレインが接続され、その接続点が電流源Ｉ１１およびバイアス線ＬＶＢ１２に接続されている。また、電流源Ｉ１１はグランドＧＮＤに接続されている。
【００２８】
このような構成を有する電流量制御部１２は、たとえば制御信号ＣＴＬにより電流源Ｉ１１に流れる電流量を制御することによって、所定のバイアス電圧Ｖｂｉａｓ‐ｓを生成する。
そして、電流量制御部１２は、生成したバイアス電圧Ｖｂｉａｓ‐ｓにより、サンプルホールド回路部１３を介して基本電流源セル１１−１〜１１−ｎに流れる電流量を制御できるように構成されている。
【００２９】
基本電流源セル１１−１〜１１−ｎ内の電流源としてのＰＭＯＳトランジスタＰＴ１１は、サンプルホールド回路１３を介し、バイアス線ＬＶＢ１１，ＬＶＢ１２を通して電流量制御部１２のＰＭＯＳトランジスタＰＴ１４とカレントミラー接続されている。
電流量制御部１２で発生した所定のバイアス電圧Ｖｂｉａｓが基本電流源セル１１−１〜１１−ｎ内のＰＭＯＳトランジスタＰＴ１１にも印加されて電流量制御部１２で流れる電流Ｉ１を正確に電流ミラー比に応じてミラー倍して出力する。
【００３０】
サンプルホールド回路部１３は、スイッチングトランジスタ（サンプリングスイッチ）としてのＰＭＯＳトランジスタＰＴ１５、ホールド容量Ｃ１１、およびフィールドスルーキャンセル用のＰＭＯＳトランジスタＰＴ１６を有する。
【００３１】
ＰＭＯＳトランジスタＰＴ１５は、バイアス線ＬＢＶ１１およびＬＢＶ１２にソース、ドレインが接続され、ゲートが制御信号ＳＨＳＷの供給端子ＴＳＨＳＷに接続されている。
スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５は、制御信号ＳＨＳＷによりオンオフ制御され、バイアス線ＬＶＢ１２のバイアス電圧Ｖｂｉａｓ‐ｓのバイアス線ＬＶＢ１１側への転送、非転送の切り替えを行う。
【００３２】
ホールド容量Ｃ１１は、一端（第１電極）がバイアス線ＬＢＶ１１に接続され、他端（第２電極）がグランドＧＮＤに接続されている。
ホールド容量Ｃ１１は、バイアス線ＬＶＢ１１側の転送されたバイアス電圧に応じた電荷を蓄積する。
【００３３】
ＰＭＯＳトランジスタＰＴ１６は、ソースドレイン同士が接続され、その接続点がバイアス線ＬＶＢ１１に接続され、ゲートが制御信号ＦＴＣＳの供給端子ＴＦＴＣＳに接続されている。
このＰＭＯＳトランジスタＰＴ１６は、スイッチングによるフィードスルー(ＦＴ)やチャージインジェクション(ＣＩ)の影響を抑えるために配置されている。
スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５を制御する制御信号ＳＨＳＷとＰＭＯＳトランジスタＰＴ１６を制御する制御信号ＦＴＣＳは逆相で供給される。
このように、制御信号ＳＨＳＷと制御信号ＦＴＣを逆相で入力する理由は、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５のＦＴやＣＩの影響を小さくするためである。
【００３４】
［サンプルホールド回路の駆動について］
次に、第１の実施形態に係るＤＡ変換装置１０の動作を、サンプルホールド回路部１３の駆動を中心に説明する。
図４は、第１の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００３５】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷがローレベルに設定され、スイッチトランジスタとしてのＰＭＯＳトランジスタＰＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは所定のバイアス電圧Ｖｂｉａｓが印加されている。
これにより、基本電流源セル１１−１〜１１−ｎには電流量制御部１２の電流源Ｉ１１に流れる電流のミラー倍の電流が流れている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはローレベルに設定されている。
【００３６】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ‐ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷがハイレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５はオフする。
このとき、電流量制御部１２におけるダイオード接続されたＰＭＯＳトランジスタＰＴ１４のゲートと基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは切り離される。そして、ＰＭＯＳトランジスタＰＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ‐ｓを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ‐ｈはサンプリング後、ホールド期間では変化しないため基本電流源セル１１−１〜１１−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳはスイッチング用制御信号ＳＨＳＷと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響が極力抑えられる。
【００３７】
サンプリングとホールドの動作は一定の期間で行うか、もしくは電流量制御部１２で流す電流値が変り、バイアス電圧Ｖｂｉａｓ‐ｓの電圧が変動した場合に行う。
【００３８】
電流制御型ＤＡ変換装置１０の出力信号Ｖｏｕｔを一定に出力しているときにバイアス電圧Ｖｂｉａｓの電圧をホールドしておくことが可能である。
これにより、電流制御型ＤＡ変換装置１０の回路前段、たとえば電流量制御部１２、電流源Ｉ１１などで発生する熱ノイズや１／ｆノイズが出力信号に重畳しないようにできる。
＜２．第２の実施形態＞
［ＤＡ変換装置の第２の構成例］
図５は、本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００３９】
本第２の実施形態のＤＡ変換装置１０Ａは、アナログ信号出力部１１Ａ、電流量制御部１２Ａ、サンプルホールド回路部１３Ａ、第１バイアス線ＬＶＢ１１Ａ、および第２バイアス線ＬＶＢ１２Ａを有する。
【００４０】
アナログ信号出力部１１Ａは、バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、出力電流を電流電圧変換したアナログ信号を出力する機能を有している。
アナログ信号出力部１１Ａは、基本電流源セル１１Ａ−１〜１１Ａ−ｎ、非出力線Ｌ１１Ａ、出力線Ｌ１２Ａ、および出力抵抗Ｒ１１Ａを有する。
【００４１】
ＤＡ変換装置１０Ａは、アナログ信号出力部１１Ａの基本電流源セル１１Ａ−１〜１１Ａ−ｎのバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路部１３Ａを有している。
本ＤＡ変換装置１０Ａは、基準電位を電源Ｖｄｄとした場合を示している。
【００４２】
各基本電流源セル（Ｃ）１１Ａ−１〜１１Ａ−ｎは、共通した構成を有する。
すなわち、各基本電流源セル１１Ａ（−１〜−ｎ）は、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１３を有している。
基本電流源セル１１Ａ（−１〜−ｎ）において、ＮＭＯＳトランジスタＮＴ１１のソースがグランドＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２，ＮＴ１３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ１２のドレインが非出力線Ｌ１１Ａに接続され、非出力線Ｌ１１Ａは電源Ｖｄｄに接続されている。
ＮＭＯＳトランジスタＮＴ１３のドレインが出力線Ｌ１２Ａに接続されている。出力線Ｌ１２Ａは出力抵抗Ｒ１１Ａの一端に接続され、出力抵抗Ｒ１１Ａの他端が電源Ｖｄｄに接続されている。
各基本電流源セル１１Ａ−１〜１１Ａ−ｎは、ＮＭＯＳトランジスタＮＴ１１のゲートがサンプルホールド回路部１３Ａのバイアス電圧Ｖｂｉａｓ‐ｈの供給線であるバイアス線ＬＶＢ１１Ａに共通に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００４３】
アナログ信号出力部１１Ａは、選択された基本電流源セルの電流出力を加算して出力電流Ｉoutを生成する。
アナログ信号出力部１１Ａは、この出力電流Ｉoutを電流電圧変換素子としての出力抵抗Ｒ１１で電圧信号に変換し、このアナログ信号を出力線Ｌ１２Ａから信号Ｖｏｕｔとして出力する。
【００４４】
電流量制御部１２Ａは、ゲートとドレインがショートされたダイオード接続のＮＭＯＳトランジスタＮＴ１４、および電流源Ｉ１１Ａにより構成されている。
ＮＭＯＳトランジスタＮＴ１４は、ソースがグランドＧＮＤに接続され、ゲートおよびドレインが接続され、その接続点が電流源Ｉ１１Ａおよびバイアス線ＬＶＢ１２Ａに接続されている。また、電流源Ｉ１１Ａは電源Ｖｄｄに接続されている。
【００４５】
このような構成を有する電流量制御部１２Ａは、たとえば制御信号ＣＴＬにより電流源Ｉ１１Ａに流れる電流量を制御することによって、所定のバイアス電圧Ｖｂｉａｓ‐ｓを生成する。
そして、電流量制御部１２Ａは、生成したバイアス電圧Ｖｂｉａｓ‐ｓにより、サンプルホールド回路部１３Ａを介して基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流量を制御できるようになっている。
【００４６】
基本電流源セル１１Ａ−１〜１１Ａ−ｎ内の電流源としてのトランジスタＮＴ１１は、サンプルホールド回路部１３Ａを介し、バイアス線ＬＶＢ１１，ＬＶＢ１２を通して電流量制御部１２のＮＭＯＳトランジスタＮＴ１４とカレントミラー接続されている。
電流量制御部１２Ａで発生した所定のバイアス電圧Ｖｂｉａｓが基本電流源セル１１Ａ−１〜１１Ａ−ｎ内のＮＭＯＳトランジスタＮＴ１１にも印加されて電流量制御部１２Ａで流れる電流Ｉ１を正確に電流ミラー比に応じてミラー倍して出力する。
【００４７】
サンプルホールド回路部１３Ａは、スイッチイグトランジスタ（サンプリングスイッチ）としてのＮＭＯＳトランジスタＮＴ１５、ホールド容量Ｃ１１Ａ、およびフィールドスルーキャンセル用のＮＭＯＳトランジスタＮＴ１６を有する。
【００４８】
ＮＭＯＳトランジスタＮＴ１５は、バイアス線ＬＢＶ１１ＡおよびＬＢＶ１２Ａにソース、ドレインが接続され、ゲートが制御信号ＳＨＳＷＡの供給端子ＴＳＨＳＷＡに接続されている。
スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５は、制御信号ＳＨＳＷＡによりオンオフ制御され、バイアス線ＬＶＢ１２Ａのバイアス電圧Ｖｂｉａｓ‐ｓのバイアス線ＬＶＢ１１Ａ側への転送、非転送の切り替えを行う。
【００４９】
ホールド容量Ｃ１１Ａは、一端（第１電極）がバイアス線ＬＢＶ１１Ａに接続され、他端（第２電極）がグランドＧＮＤに接続されている。
ホールド容量Ｃ１１Ａは、バイアス線ＬＶＢ１１Ａ側の転送されたバイアス電圧に応じた電荷を蓄積する。
【００５０】
ＮＭＯＳトランジスタＮＴ１６は、ソースドレイン同士が接続され、その接続点がバイアス線ＬＶＢ１１Ａに接続され、ゲートが制御信号ＦＴＣＳＡの供給端子ＴＦＴＣＳＡに接続されている。
このＮＭＯＳトランジスタＮＴ１６は、スイッチングによるフィードスルー(ＦＴ)やチャージインジェクション(ＣＩ)の影響を抑えるために配置されている。
スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５を制御する制御信号ＳＨＳＷＡとＮＭＯＳトランジスタＮＴ１６を制御する制御信号ＦＴＣＳＡは逆相で供給される。
このように、制御信号ＳＨＳＷＡと制御信号ＦＴＣＡを逆相で入力する理由は、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５のＦＴやＣＩの影響を小さくするためである。
【００５１】
［サンプルホールド回路の駆動について］
次に、第２の実施形態に係るＤＡ変換装置１０Ａの動作を、サンプルホールド回路部１３Ａの駆動を中心に説明する。
図６は、第２の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００５２】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷＡがハイレベルに設定され、スイッチトランジスタとしてのＮＭＯＳトランジスタＮＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは所定のバイアス電圧Ｖｂｉａｓが印加されている。
これにより、基本電流源セル１１Ａ−１〜１１Ａ−ｎには電流量制御部１２Ａの電流源Ｉ１１Ａに流れる電流のミラー倍の電流が流れている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはローレベルに設定されている。
【００５３】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ‐ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷＡがローレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５はオフする。
このとき、電流量制御部１２Ａにおけるダイオード接続されたＮＭＯＳトランジスタＮＴ１４のゲートと基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは切り離される。そして、ＮＭＯＳトランジスタＮＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ‐ｓを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ‐ｈはサンプリング後、ホールド期間では変化しないため基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳＡはスイッチング用制御信号ＳＨＳＷＡと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響が極力抑えられる。
【００５４】
サンプリングとホールドの動作は一定の期間で行うか、もしくは電流量制御部１２Ａで流す電流値が変り、バイアス電圧Ｖｂｉａｓ‐ｓの電圧が変動した場合に行う。
【００５５】
電流制御型ＤＡ変換装置１０Ａの出力信号Ｖｏｕｔを一定に出力しているときにバイアス電圧Ｖｂｉａｓの電圧をホールドしておくことが可能である。
これにより、電流制御型ＤＡ変換装置１０Ａの回路前段、たとえば電流量制御部１２Ａ、電流源Ｉ１１Ａなどで発生する熱ノイズや１／ｆノイズが出力信号に重畳しないようにできる。
【００５６】
以上、電源Ｖｄｄを基準したＤＡ変換装置１０とグランドＧＮＤを基準としたＤＡ変換装置１０Ａの構成および機能について説明した。
ここで、図３のグランドＧＮＤを基準としたＤＡ変換装置１０におけるサンプルホールド回路による出力信号の低ノイズ化について考察する。
【００５７】
［サンプルホールド回路による出力信号の低ノイズ化について］
図７は、サンプルホールド回路部を有する図３の電流制御型ＤＡ変換装置のノイズ伝播の様子を示す図である。
【００５８】
基準電圧Ｖｒｅｆや基準電流発生部で発生した熱ノイズや１／ｆノイズはサンプルホールド回路１３Ａでサンプリングされることでその周波数成分を失い、単なるオフセット電圧としてホールド電圧に重畳される。
これはサンプリングによってノイズが次のように周波数全域で積分される理由にほかならない。
【００５９】
【数１】
【００６０】
ここで、Ｖｎｄ(f)はトランジスタの熱ノイズや１／ｆノイズのノイズ密度をあらわす。熱ノイズおよび１／ｆノイズのノイズ密度は次式で与えられる。
【００６１】
【数２】
【００６２】
ここで、ｋはボルツマン定数を、Ｔは絶対温度を、γはトランジスタのゲート長によるフィッティング係数をそれぞれ表している。また、Ｇｍはトランジスタのコンダクタンスを、Ｋはプロセスに依存した係数を、Ｃｏｘはトランジスタの酸化膜容量を、Ｗはゲート幅を、Ｌはゲート長を、Δfは単位周波数をそれぞれ表している。
【００６３】
バイアス電圧Ｖｂｉａｓをホールドすることで熱ノイズや１／ｆノイズはその周波数成分を失い単なるオフセット電圧となるため、相関２重サンプリング(ＣＤＳ)などの信号処理で容易に取り除くことができる。
つまり、サンプルホールド回路部１３以前で発生したノイズが出力信号Ｖｏｕｔに対して与える影響を無くすことが可能となる。
【００６４】
なお、以上のサンプルホールド回路による出力信号の低ノイズ化については、第２の実施形態のＤＡ変換装置１０Ａにも同様に実現することが可能である。
【００６５】
＜３．第３の実施形態＞
［ＤＡ変換装置の第３の構成例］
図８は、本発明の第３の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００６６】
本第３の実施形態に係るＤＡ変換装置１０Ｂが第１の実施形態に係るＤＡ変換装置１０と異なる点は次のとおりである。
第３の実施形態に係るＤＡ変換装置１０Ｂは、電流量制御部１２Ｂにおいて、サンプルホールド回路部１３Ｂがホールド中はバイアス電圧Ｖｂｉａｓ‐ｓを発生する電流源Ｉ１１Ｂの電流供給を停止させて低消費電力化を図っている。
【００６７】
具体的には、電流量制御部１２Ｂにおいて、ＰＭＯＳトランジスタＰＴ１４と電流源Ｉ１１Ｂとの接続点であるノードＮＤ１２Ｂと電源Ｖｄｄとの間に、ＰＭＯＳトランジスタＰＴ１７がＰＭＯＳトランジスタＰＴ１４と並列に接続されている。
すなわち、ＰＭＯＳトランジスタＰＴ１７のドレインがノードＮＤ１２Ｂに接続され、ソースが電源Ｖｄｄに接続され、ゲートがホールド期間中にハイレベルに設定される電流供給の制御信号ＳＴＢの供給端子ＴＳＴＢに接続されている。
【００６８】
ＤＡ変換装置１０Ｂにおいては、ホールド期間中に電流供給の制御信号ＳＴＢがローレベルで供給され、ＰＭＯＳトランジスタＰＴ１７がオン状態に保持される。その結果、ノードＮＤ１２Ｂに電荷が充電され、ＰＭＯＳトランジスタＰＴ１４のドレインおよびゲートが電源Ｖｄｄレベルとなり、電流源Ｉ１１Ａによる電流の供給が停止される。
また、このとき、電流源Ｉ１１Ｂは制御信号ＣＴＬにより電流供給を停止するように制御される。
【００６９】
［サンプルホールド回路の駆動について］
次に、第３の実施形態に係るＤＡ変換装置１０Ｂの動作を、サンプルホールド回路部１３Ｂの駆動を中心に説明する。
図９は、第３の実施形態に係るＤＡ変換装置のサンプルホールド回路部の動作を説明するためのタイミングチャートである。
【００７０】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷがローレベルに設定され、スイッチトランジスタとしてのＰＭＯＳトランジスタＰＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、電流供給の制御信号ＳＴＢはハイレベルに設定されていることから、ＰＭＯＳトランジスタＰＴ１７がオフ状態に保持される。
その結果、電流量制御部１２Ｂでは電流源Ｉ１１Ｂの電流が供給されており、所定のバイアス電圧Ｖｂｉａｓ-ｓが発生されている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳはハイレベルに設定されている。
【００７１】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ-ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷがハイレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＰＭＯＳトランジスタＰＴ１５はオフする。
このとき、電流量制御部１２Ｂにおけるダイオード接続されたＰＭＯＳトランジスタＰＴ１４のゲートと基本電流源セル１１−１〜１１−ｎのＰＭＯＳトランジスタＰＴ１１のゲートは切り離される。そして、ＰＭＯＳトランジスタＰＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ-ｈを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ-ｈをホールドしたところで、電流供給の制御信号ＳＴＢがローレベルに設定される。これにより、ＰＭＯＳトランジスタＰＴ１７がオン状態となり、電流源Ｉ１１Ａの電流供給がカットされる。このとき、制御信号ＣＴＬにより電流源Ｉ１１Ａは電流供給を停止するように制御される。
電流量制御部１２Ｂで発生されていたバイアス電圧Ｖｂｉａｓ-ｓは電流供給がなくなるため電源Ｖｄｄレベルへ変化する。しかし、サンプルホールド回路部１３Ｂでは、ホールドしているバイアス電圧Ｖｂｉａｓ-ｈはサンプリング期間ＴＳと同じ値を保持しているため、基本電流源セル１１−１〜１１−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳはスイッチング用制御信号ＳＨＳＷと逆相でローレベルに設定され、これにより、ＦＴやＣＩの影響を極力抑えられる。
【００７２】
上記の駆動により、ホールド期間中に電流量制御部１２Ｂで消費される電流が削減される。
【００７３】
このように、本第３の実施形態によれば、サンプルホールド回路部１３Ｂで所定のバイアス電圧Ｖｂｉａｓ-ｈを保持する場合、電圧を保持している間はバイアス電圧Ｖｂｉａｓ-ｓを発生させる必要が無くなる。このため、バイアス電圧Ｖｂｉａｓ-ｓを発生させる回路を停止させることで消費電流を削減することができる。
【００７４】
＜４．第４の実施形態＞
［ＤＡ変換装置の第４の構成例］
図１０は、本発明の第４の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００７５】
本第４の実施形態に係るＤＡ変換装置１０Ｃが第２の実施形態に係るＤＡ変換装置１０Ａと異なる点は次のとおりである。
第４の実施形態に係るＤＡ変換装置１０Ｃは、電流量制御部１２Ｃにおいて、サンプルホールド回路１３Ｃがホールド中はバイアス電圧Ｖｂｉａｓ‐ｓを発生する電流源Ｉ１１の電流供給を停止させて低消費電力化を図っている。
【００７６】
具体的には、電流量制御部１２Ｃにおいて、ＮＭＯＳトランジスタＮＴ１４と電流源Ｉ１１との接続点であるノードＮＤ１２ＣとグランドＧＮＤとの間に、ＮＭＯＳトランジスタＮＴ１７がＮＭＯＳトランジスタＮＴ１４と並列に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ１７のドレインがノードＮＤ１２Ｃに接続され、ソースがグランドＧＮＤに接続され、ゲートがホールド期間中にハイレベルに設定される電流供給の制御信号ＳＴＢＣの供給端子ＴＳＴＢＣに接続されている。
【００７７】
ＤＡ変換装置１０Ｃにおいては、ホールド期間中に電流供給の制御信号ＳＴＢＣがハイレベルで供給され、ＮＭＯＳトランジスタＮＴ１７がオン状態に保持される。その結果、ノードＮＤ１２Ｃの電荷は放電され、ＮＭＯＳトランジスタＮＴ１４のドレインおよびゲートがグランドレベルとなり、電流源Ｉ１１Ｃによる電流の供給が停止される。
また、このとき、電流源Ｉ１１Ｃは制御信号ＣＴＬにより電流供給を停止するように制御される。
【００７８】
［サンプルホールド回路の駆動について］
次に、第４の実施形態に係るＤＡ変換装置１０Ｃの動作を、サンプルホールド回路１３Ｃの駆動を中心に説明する。
図１１は、第４の実施形態に係るＤＡ変換装置のサンプルホールド回路の動作を説明するためのタイミングチャートである。
【００７９】
［サンプリング期間］
サンプリング期間ＴＳでは、スイッチングの制御信号ＳＨＳＷＡがハイレベルに設定され、スイッチトランジスタとしてのＮＭＯＳトランジスタＮＴ１５がオン状態に制御される。
このサンプリング期間ＴＳでは、電流供給の制御信号ＳＴＢＣはローレベルに設定されていることから、ＮＭＯＳトランジスタＮＴ１７がオフ状態に保持される。
その結果、電流量制御部１２Ｃでは電流源Ｉ１１Ｃの電流が供給されており、所定のバイアス電圧Ｖｂｉａｓ-ｓが発生されている。
このときのＦＴキャンセル用の制御信号ＦＴＣＳＡはローレベルに設定されている。
【００８０】
［ホールド期間］
所定のバイアス電圧Ｖｂｉａｓ-ｓが一定になっているところで、スイッチング用制御信号ＳＨＳＷＡがローレベルに切り替えられる。これにより、スイッチングトランジスタとしてのＮＭＯＳトランジスタＮＴ１５はオフする。
このとき、電流量制御部１２Ｃにおけるダイオード接続されたＮＭＯＳトランジスタＮＴ１４のゲートと基本電流源セル１１Ａ−１〜１１Ａ−ｎのＮＭＯＳトランジスタＮＴ１１のゲートは切り離される。そして、ＮＭＯＳトランジスタＮＴ１１のゲート電圧はバイアス電圧Ｖｂｉａｓ-ｈを保持したままフローティング状態となる。
バイアス電圧Ｖｂｉａｓ-ｈをホールドしたところで、電流供給の制御信号ＳＴＢＣがハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＴ１７がオン状態となり、電流源Ｉ１１Ｃの電流供給がカットされる。このとき、制御信号ＣＴＬにより電流源Ｉ１１Ｃは電流供給を停止するように制御される。
電流量制御部１２Ｃで発生されていたバイアス電圧Ｖｂｉａｓ-ｓは電流供給がなくなるためグランドレベルへ変化する。しかし、サンプルホールド回路部１３Ｃでは、ホールドしているバイアス電圧Ｖｂｉａｓ-ｈはサンプリング期間ＴＳと同じ値を保持しているため、基本電流源セル１１Ａ−１〜１１Ａ−ｎに流れる電流値に変化はない。
また、ＦＴキャンセル用制御信号ＦＴＣＳＡはスイッチング用制御信号ＳＨＳＷＡと逆相でハイレベルに設定され、これにより、ＦＴやＣＩの影響を極力抑えられる。
【００８１】
上記の駆動により、ホールド期間中に電流量制御部１２Ｃで消費される電流が削減される。
【００８２】
このように、本第４の実施形態によれば、サンプルホールド回路部１３Ｃで所定のバイアス電圧Ｖｂｉａｓ-ｈを保持する場合、電圧を保持している間はバイアス電圧Ｖｂｉａｓ-ｓを発生させる必要が無くなる。このため、バイアス電圧Ｖｂｉａｓ-ｓを発生させる回路を停止させることで消費電流を削減することができる。
【００８３】
以上、第１〜第４の実施形態においては、ＤＡ変換装置１０，１０Ａ〜１０Ｃについて説明した。
本実施形態によれば、電流制御型ＤＡ変換装置において、基本電流源セルの電流値を制御する所定のバイアス電圧Ｖｂｉａｓをサンプルホールドするサンプルホールド回路が適用されている。
これにより、ＤＡ変換装置の前段回路である電流量制御部や基準電流発生部、または基準電圧Ｖｒｅｆで発生する熱ノイズおよび１／ｆノイズが出力信号Ｖｏｕｔに与える影響を無くすことができ、出力信号Ｖｏｕｔのノイズを低減することができる。
基準電圧Ｖｒｅｆのノイズが出力信号Ｖｏｕｔに与える影響を極小にできることから、基準電圧Ｖｒｅｆのノイズ帯域を制限していたＬＰＦ（Low Path Filter）を設ける必要性がなくなり、回路の部品点数を削減することができる。
ＤＡ変換装置の動作中はバイアス電圧Ｖｂｉａｓをホールド容量Ｃ１１に保持するため、電流量制御部１２でバイアス電圧Ｖｂｉａｓを発生させる必要がなくなる。このため、バイアス電圧Ｖｂｉａｓをホールドしている期間は電流量制御部１２で定常的に流している電流をカットすることで、従来よりも回路や装置を低消費電力化することができる。
【００８４】
このような効果を有するＤＡ変換装置１０，１０Ａ〜１０Ｃは、固体撮像素子のＤＡ変換装置に適用可能である。
本実施形態のＤＡ変換装置は、特に限定されないが、たとえば列並列型のＡＤ変換装置を搭載したＣＭＯＳイメージセンサに適用することが可能である。
【００８５】
＜５．第５の実施形態＞
［固体撮像素子の全体構成例］
図１２は、本発明の第５の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１３は、図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００８６】
この固体撮像素子１００は、図１２および図１３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡＤＣ群１５０を有する。
固体撮像素子１００は、ＤＡ変換装置１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００８７】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００８８】
図１４は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００８９】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９０】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００９１】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９２】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出カする。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００９３】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００９４】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００９５】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００９６】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換装置（ＤＡＣ）１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００９７】
図１５は、図１２および１３のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【００９８】
ＡＤＣ群１５０は、ＡＤＣが複数列配列されている。
ＤＡ変換装置１６１は、図１５に示すような、階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐを生成する。
各ＡＤＣは、この参照電圧Ｖｓｌｏｐと行線毎に画素から垂直信号線１１６を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ（メモリ）１５３とを有する。
ＡＤＣ群１５０は、ｋビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能については後で詳述する。
【００９９】
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【０１００】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【０１０１】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【０１０２】
次に、上記構成による動作を説明する。
【０１０３】
ＤＡ変換装置１６１において、Ｐ相時には、参照電圧Ｖｓｌｏｐが生成される。
各カラム処理回路（ＡＤＣ）１５０において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１５１で階段状に変化する参照電圧Ｖｓｌｏｐと比較される。
このとき、アナログ電位ＶＳＬと参照電圧Ｖｓｌｏｐのレベルが交差し比較器１５１の出力が反転するまで、カウンタ１５２でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、ある傾きを持った線形に変換するスロープ波形である参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で数えることでデジタル信号に変換する。
そして、アナログ信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２のクロックＣＬＫの入力を停止し、ＡＤ変換が完了する。
【０１０４】
このＡＤ変換は、１度の読み出しで２回行われる。
１回目は画素回路１０１Ａのリセットレベルが垂直信号線１１６に読み出され（Ｐ相読み出し）、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各画素回路１０１Ａで光電変換された信号が垂直信号線１１６に読み出され（Ｄ相読み出し）、ＡＤ変換が実行される。
このＤ相においても、画素毎のばらつきが含まれるため、Ｐ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【０１０５】
本第５の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ１００は、ＡＤ変換装置(ＡＤＣ)に参照電圧を供給しているＤＡ変換装置（ＤＡＣ）１６１に第１〜第４の実施形態に係るＤＡ変換装置を適用した。
したがって、本固体撮像素子によれば、ＡＤ変換時のノイズを低減させて撮像した画像の品質を向上することができる。
【０１０６】
また、第１〜第４の実施形態に係るＤＡ変換装置は、たとえば特許文献３（特開2007-59991号公報）に提案されているシングルスロープ積分型ＡＤ変換用の参照信号を発生するＤＡ変換装置にも適用可能である。
この場合、特許文献３のゲイン調整電流源セル(308)から出力されている電圧Ｖｂｉａｓは第１ＤＡ変換部（302）の電流源セル(355)の電流値を制御している電圧である。
このバイアス信号Ｖｂｉａｓをサンプルホールドすることで第２ＤＡ変換装置（304）で発生する熱ノイズや１／ｆノイズ、ゲイン調整電流源セル(308)で発生する熱ノイズや１／ｆノイズ分を低減することができる。さらに、低消費電流の駆動を併用することで第２ＤＡ変換装置（304）とゲイン調整電流源セル(308)で消費する電流分を削減することができる。
ここで、カッコ（）内の符号は、特許文献３の符号が引用されている。
【０１０７】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１０８】
＜６．第６の実施形態＞
［カメラシステムの構成例］
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１０９】
本カメラシステム２００は、図１６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１１０】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１１１】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１１２】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１１３】
１０，１０Ａ〜１０Ｃ・・・ＤＡ変換装置、１１・・・アナログ信号出力部、１１−１，１１−ｎ・・・基本電流源セル、１２・・・電流量制御部、１３・・・サンプルホールド回路部、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ（メモリ）、１６１・・・ＤＡ変換装置（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【特許請求の範囲】
【請求項１】
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と
を有するＤＡ変換装置。
【請求項２】
上記サンプルホールド回路部は、
上記アナログ信号出力部にバイアス電圧を供給する第１バイアス線と上記電流量制御部の上記バイアス電圧が出力される第２バイアス線との間に接続されたサンプリングスイッチと、
上記第１バイアス線側に接続されたホールド容量とを、少なくとも含み、
サンプリング期間に上記サンプリングスイッチがオン状態に保持されて、上記電流量制御部によるバイアス電圧を上記ホールド容量側に転送し、
ホールド期間に上記サンプリングスイッチがオフ状態に保持されて上記ホールド容量にバイアス電圧を保持する
請求項１記載のＤＡ変換装置。
【請求項３】
上記サンプルホールド回路は、
上記サンプリングスイッチがスイッチングトランジスタにより形成され、
上記第１バイアス線に接続され、少なくともスイッチングによるフィールドスルーをキャンセルするためのキャンセルトランジスタを含み、
上記スイッチングトランジスタと上記キャンセルトランジスタは相補的にオンオフされる
請求項２記載のＤＡ変換装置。
【請求項４】
上記電流量制御部は、
上記サンプルホールド回路部がホールド期間中は、上記バイアス電圧を出力するための電流源の電流供給を停止する機能を有する
請求項１から３のいずれか一に記載のＤＡ変換装置。
【請求項５】
上記アナログ信号出力部は、
差動トランジスタと、当該差動トランジスタの電流源としてのトランジスタとを含み、当該電流源としてのトランジスタの制御端子に共通のバイアス電圧が供給される複数の基本電流源セルを含み、
選択された上記基本電流源セルの電流出力を加算して上記出力電流を生成する
請求項１から４のいずれか一に記載のＤＡ変換装置。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と、を含む
固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と、を含む
カメラシステム。
【請求項１】
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と
を有するＤＡ変換装置。
【請求項２】
上記サンプルホールド回路部は、
上記アナログ信号出力部にバイアス電圧を供給する第１バイアス線と上記電流量制御部の上記バイアス電圧が出力される第２バイアス線との間に接続されたサンプリングスイッチと、
上記第１バイアス線側に接続されたホールド容量とを、少なくとも含み、
サンプリング期間に上記サンプリングスイッチがオン状態に保持されて、上記電流量制御部によるバイアス電圧を上記ホールド容量側に転送し、
ホールド期間に上記サンプリングスイッチがオフ状態に保持されて上記ホールド容量にバイアス電圧を保持する
請求項１記載のＤＡ変換装置。
【請求項３】
上記サンプルホールド回路は、
上記サンプリングスイッチがスイッチングトランジスタにより形成され、
上記第１バイアス線に接続され、少なくともスイッチングによるフィールドスルーをキャンセルするためのキャンセルトランジスタを含み、
上記スイッチングトランジスタと上記キャンセルトランジスタは相補的にオンオフされる
請求項２記載のＤＡ変換装置。
【請求項４】
上記電流量制御部は、
上記サンプルホールド回路部がホールド期間中は、上記バイアス電圧を出力するための電流源の電流供給を停止する機能を有する
請求項１から３のいずれか一に記載のＤＡ変換装置。
【請求項５】
上記アナログ信号出力部は、
差動トランジスタと、当該差動トランジスタの電流源としてのトランジスタとを含み、当該電流源としてのトランジスタの制御端子に共通のバイアス電圧が供給される複数の基本電流源セルを含み、
選択された上記基本電流源セルの電流出力を加算して上記出力電流を生成する
請求項１から４のいずれか一に記載のＤＡ変換装置。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と、を含む
固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
バイアス電圧を受けて、デジタル信号の値に応じた出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力するアナログ信号出力部と、
電流源と、電流源による電流を電圧信号に変換し、当該電圧信号を上記バイアス電圧として出力する電流量制御部と、
上記電流量制御部によるバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を上記アナログ信号出力部に供給するサンプルホールド回路部と、を含む
カメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２５８７３７（Ｐ２０１０−２５８７３７Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０５９２９（Ｐ２００９−１０５９２９）
【出願日】平成２１年４月２４日（２００９．４．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２４日（２００９．４．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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