ＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器
【課題】回路規模の増大を抑止しつつ、スイッチング周波数を所望の周波数にするＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器を提供すること。
【解決手段】カウンタ回路５の第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２は、ソフトスタートにおいて基準クロック信号ＣＬＫのカウンタクロック信号ＣＣＫをカウントし、通常動作において、スイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫを分周する。
【解決手段】カウンタ回路５の第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２は、ソフトスタートにおいて基準クロック信号ＣＬＫのカウンタクロック信号ＣＣＫをカウントし、通常動作において、スイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫを分周する。
【発明の詳細な説明】
【技術分野】
【０００１】
ＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器に関するものである。
【背景技術】
【０００２】
従来、電子機器にはＤＣ−ＤＣコンバータが搭載されている。ＤＣ−ＤＣコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の各半導体装置の電子部品（負荷）にそれぞれ供給する。
【０００３】
この種のＤＣ−ＤＣコンバータには、負荷急変に対して高速応答が可能なコンパレータ方式のＤＣ−ＤＣコンバータが知られている。
コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング素子を一定時間オンさせ、出力電圧及び基準電圧を比較してその比較結果に応じてスイッチング素子をオフさせる時間を制御して目標の出力電圧（目標電圧）を生成する。すなわち、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数を制御することで目標電圧を生成している。
【０００４】
ところで、コンパレータ方式のＤＣ−ＤＣコンバータは、入出力電圧差や負荷変動などによってスイッチング周波数が変動するため、広帯域の輻射ノイズ対策が必要となって輻射ノイズ対策が困難となる。その結果、一般にＡＶ機器のような高周波の微小信号を扱う機器では性能低下を招くおそれがあった。
【０００５】
上記の対策として、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数及び基準クロック信号の位相を比較する位相比較器を設け、その比較結果に応じてスイッチング周波数を一定にするように制御していた（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５９３１９号公報
【特許文献２】特開２００７−１７４７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のコンパレータ方式のＤＣ−ＤＣコンバータでは、基準クロック信号を生成するクロック生成回路を新たに設ける、又は、基準クロック信号を外部から入力する必要がある。さらに、基準クロック信号がスイッチング周波数と異なる場合、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数及びクロック信号の周波数をそろえるために分周回路が必要になる。
【０００８】
このＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器は、回路規模の増大を抑止しつつ、スイッチング周波数を所望の周波数にすることを目的とする。
【課題を解決するための手段】
【０００９】
このＤＣ−ＤＣコンバータの制御回路は、通常動作の前にソフトスタートを行うソフトスタート機能を備え、前記通常動作において、スイッチング素子のスイッチング周波数を分周するカウンタ回路とを有し、基準周波数と、前記スイッチング周波数を分周した周波数とを比較し、前記スイッチング周波数を補正することを特徴とするＤＣ−ＤＣコンバータの制御回路であって、前記カウンタ回路は、前記ソフトスタートの期間を計測するようにした。
【００１０】
このＤＣ−ＤＣコンバータの制御回路によれば、ソフトスタートにおいて使用するカウンタ回路と、通常動作においてスイッチング周波数を分周するカウンタ回路を兼用している。このため、兼用したカウンタ回路の分、回路規模を縮小することができる。
【発明の効果】
【００１１】
開示されたＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器は、回路規模の増大を抑止しつつ、スイッチング周波数を所望の周波数にすることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のＤＣ−ＤＣコンバータのブロック図である。
【図２】本実施形態のカウンタ回路の回路図である。
【図３】本実施形態の位相比較器の回路図である。
【図４】本実施形態のオン時間設定回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、実施形態を図１〜図４に従って説明する。
図１に示すＤＣ−ＤＣコンバータ１は、コンパレータ方式のＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１は、入力電圧ＶＩＮを降圧した出力電圧Ｖｏを生成する降圧型ＤＣ−ＤＣコンバータであり、コンバータ部２、制御回路３を有している。コンバータ部２は、ＮチャネルＭＯＳトランジスタからなる出力トランジスタＴｒ１、ダイオードＤ１、チョークコイルＬ１、平滑用コンデンサＣ１を含んでいる。
【００１４】
また、ＤＣ−ＤＣコンバータ１（制御回路３）はソフトスタートを設けている。ソフトスタートは、ＤＣ−ＤＣコンバータ１の入力電圧ＶＩＮを供給する時の突入電流を防ぐため、出力電圧Ｖｏを予め定めた電圧値まで徐々に上昇させる動作をいう。本実施形態では、ＤＣ−ＤＣコンバータ１は、出力電圧Ｖｏを予め定めた電圧値まで段階的に上昇させるデジタルソフトスタートを用いている。
【００１５】
なお、ＤＣ−ＤＣコンバータ１は、ソフトスタートが完了すると、つまり、入力電圧ＶＩＮが供給されて予め定めた電圧値まで段階的に出力電圧Ｖｏを上昇させると、出力電圧Ｖｏを予め定めた目標電圧となるように制御する通常動作に移行する。
【００１６】
コンバータ部２の出力トランジスタＴｒ１は、そのゲートに制御回路３からの駆動信号Ｓｄが入力され、そのソースに入力電圧ＶＩＮが供給される。また、出力トランジスタＴｒ１は、そのドレインがダイオードＤ１のカソードに接続されている。ダイオードＤ１は、そのアノードがグランド線Ｇ１に接続されている。出力トランジスタＴｒ１とダイオードＤ１との接続点（ノードＮ１）は、その電圧値をスイッチング電圧Ｖｓｗとして制御回路３に出力する。また、ノードＮ１は、チョークコイルＬ１を介して外部出力端子Ｔｏに接続されている。
【００１７】
この外部出力端子Ｔｏは、平滑用コンデンサＣ１を介してグランド線Ｇ１に接続されている。これにより、チョークコイルＬ１及び平滑用コンデンサＣ１は平滑回路として機能する。ここで、外部出力端子Ｔｏ及び平滑用コンデンサＣ１の間に接続された抵抗Ｒｅは、平滑用コンデンサＣ１に含まれる等価直列抵抗である。
【００１８】
そして、コンバータ部２は、制御回路３からの駆動信号Ｓｄに基づいて、出力トランジスタＴｒ１がオン・オフすることによって、入力電圧ＶＩＮが降圧されて出力電圧Ｖｏとして外部出力端子Ｔｏから負荷Ｚに供給する。ＤＣ−ＤＣコンバータ１は、出力トランジスタＴｒ１のオン時間とオフ時間の比（デューティー比）を変更することより出力電圧Ｖｏを予め定めた目標電圧に制御する。
【００１９】
このため、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１のオン・オフに応じて、その電圧値が入力電圧ＶＩＮ及びグランドレベルを遷移する。すなわち、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１がオンすると、入力電圧ＶＩＮなり、反対に、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１がオフすると、グランドレベルなる。つまり、スイッチング電圧Ｖｓｗの入力電圧ＶＩＮ及びグランドレベルを遷移する周波数と、出力トランジスタＴｒ１がスイッチングする周波数は同じになっている。
【００２０】
制御回路３は、カウンタ回路５、Ｄ／Ａ変換部６、第１コンパレータ回路８、パルス発生器９、位相比較器１０、オン時間設定回路１１を有している。
図２に示すように、カウンタ回路５は、第１〜第４Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）Ａ１〜Ａ４、第１ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）Ｂ１、第１切り替えスイッチＳＷＣ１、第１及び第２アンド回路１５，１６を含んでいる。
【００２１】
第１Ｄ−ＦＦ回路Ａ１は、第１切り替えスイッチＳＷＣ１を介して、図示しない外部装置からの基準クロック信号ＣＬＫ、又は、コンバータ部２からスイッチング電圧Ｖｓｗがカウンタクロック信号ＣＣＫとして入力される。このとき、第１切り替えスイッチＳＷＣ１は、図示しない外部装置からのリセット信号Ｓｒ、及び、第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏが入力される。
【００２２】
リセット信号Ｓｒは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＤＣ−ＤＣコンバータ１を初期設定に戻すための信号である。詳しくは、リセット信号Ｓｒは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＬレベルからＨレベルに一定時間立ち上がる。
【００２３】
一方、ソフトスタート完了信号Ｓｓｏは、ＤＣ−ＤＣコンバータ１のソフトスタートが完了したことを知らせるための信号である。具体的には、ソフトスタート完了信号Ｓｓｏは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＬレベルになり、そして、ソフトスタートが完了するとＨレベルになり、その後、Ｈレベルを維持するようになっている。
【００２４】
第１切り替えスイッチＳＷＣ１は、入力されたリセット信号Ｓｒ及びソフトスタート完了信号Ｓｓｏに応じて、その第１端子Ｔａを第２端子Ｔｂ又は第３端子Ｔｃに切り替えて接続し、図示しない外部装置からの基準クロック信号ＣＬＫ又はコンバータ部２からのスイッチング電圧Ｖｓｗをカウンタクロック信号ＣＣＫとして第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２５】
詳述すると、まず、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給され、第１切り替えスイッチＳＷＣ１に、図示しない外部装置からＨレベルのリセット信号Ｓｒ及び第１ＲＳ−ＦＦ回路Ｂ１からＬレベルのソフトスタート完了信号Ｓｓｏが入力された時、第１切り替えスイッチＳＷＣ１は第１端子Ｔａを第２端子Ｔｂに接続させる。これによって、第１切り替えスイッチＳＷＣ１は、基準クロック信号ＣＬＫのカウンタクロック信号ＣＣＫを第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２６】
そして、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、第１切り替えスイッチＳＷＣ１に、図示しない外部装置からＨレベルのリセット信号Ｓｒ及び第１ＲＳ−ＦＦ回路Ｂ１からＨレベルのソフトスタート完了信号Ｓｓｏが入力された時、第１切り替えスイッチＳＷＣ１は第１端子Ｔａを第３端子Ｔｃに接続させる。これによって、第１切り替えスイッチＳＷＣ１は、スイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫを第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２７】
第１Ｄ−ＦＦ回路Ａ１は、そのクロック入力端子ＣＫにカウンタクロック信号ＣＣＫが入力される。第１Ｄ−ＦＦ回路Ａ１は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。また、第１Ｄ−ＦＦ回路Ａ１は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。
【００２８】
第１Ｄ−ＦＦ回路Ａ１は、その出力端子Ｑから出力される第１分周信号Ｓｂ１を第１及び第２アンド回路１５，１６、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第１反転分周信号ＢＳｂ１を第２Ｄ−ＦＦ回路Ａ２のクロック入力端子ＣＫに出力する。
【００２９】
そして、第１Ｄ−ＦＦ回路Ａ１は、カウンタクロック信号ＣＣＫがＬレベルからＨレベルに立ち上がる毎に、第１分周信号Ｓｂ１をＬレベル及びＨレベルで遷移させる。従って、第１Ｄ−ＦＦ回路Ａ１は、カウンタクロック信号ＣＣＫを２分周した第１分周信号Ｓｂ１を生成している。
【００３０】
第２Ｄ−ＦＦ回路Ａ２は、そのクロック入力端子ＣＫに第１Ｄ−ＦＦ回路Ａ１からの第１反転分周信号ＢＳｂ１が入力されている。また、第２Ｄ−ＦＦ回路Ａ２は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第２Ｄ−ＦＦ回路Ａ２は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３１】
第２Ｄ−ＦＦ回路Ａ２は、その出力端子Ｑから出力される第２分周信号Ｓｂ２を第１及び第２アンド回路１５，１６、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第２反転分周信号ＢＳｂ２を第３Ｄ−ＦＦ回路Ａ３のクロック入力端子ＣＫに出力する。
【００３２】
そして、第２Ｄ−ＦＦ回路Ａ２は、第１反転分周信号ＢＳｂ１がＬレベルからＨレベルに立ち上がる毎に、第２分周信号Ｓｂ２をＬレベル及びＨレベルで遷移させる。つまり、第２Ｄ−ＦＦ回路Ａ２は、第１分周信号Ｓｂ１を２分周した第２分周信号Ｓｂ２を生成している。従って、第２分周信号Ｓｂ２は、カウンタクロック信号ＣＣＫを４分周した信号となっている。
【００３３】
第３Ｄ−ＦＦ回路Ａ３は、そのクロック入力端子ＣＫに第２Ｄ−ＦＦ回路Ａ２からの第２反転分周信号ＢＳｂ２が入力される。また、第３Ｄ−ＦＦ回路Ａ３は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第３Ｄ−ＦＦ回路Ａ３は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３４】
第３Ｄ−ＦＦ回路Ａ３は、その出力端子Ｑから出力される第３分周信号Ｓｂ３を第１アンド回路１５、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第３反転分周信号ＢＳｂ３を第４Ｄ−ＦＦ回路Ａ４のクロック入力端子ＣＫに出力する。
【００３５】
そして、第３Ｄ−ＦＦ回路Ａ３は、第２反転分周信号ＢＳｂ２がＬレベルからＨレベルに立ち上がる毎に、第３分周信号Ｓｂ３をＬレベル及びＨレベルで遷移させる。換言すると、第３Ｄ−ＦＦ回路Ａ３は、第２分周信号Ｓｂ２を２分周した第３分周信号Ｓｂ３を生成している。従って、第３分周信号Ｓｂ３は、カウンタクロック信号ＣＣＫを８分周した信号になっている。
【００３６】
第４Ｄ−ＦＦ回路Ａ４は、そのクロック入力端子ＣＫに第３Ｄ−ＦＦ回路Ａ３からの第３反転分周信号ＢＳｂ３が入力される。また、第４Ｄ−ＦＦ回路Ａ４は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第４Ｄ−ＦＦ回路Ａ４は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３７】
第４Ｄ−ＦＦ回路Ａ４は、その出力端子Ｑから出力される第４分周信号Ｓｂ４を第１アンド回路１５、Ｄ／Ａ変換部６に出力する。そして、第４Ｄ−ＦＦ回路Ａ４は、第３反転分周信号ＢＳｂ３がＬレベルからＨレベルに立ち上がる毎に、第４分周信号Ｓｂ４をＬレベルとＨレベルとで遷移する。つまり、第４Ｄ−ＦＦ回路Ａ４は、第３分周信号Ｓｂ３を２分周した第４分周信号Ｓｂ４を生成している。従って、第４分周信号Ｓｂ４は、カウンタクロック信号ＣＣＫを１６分周した信号になっている。
【００３８】
このような構成により、カウンタ回路５は、４ビットの２進カウンタを構成している。つまり、各Ｄ−ＦＦ回路Ａ１〜Ａ４からそれぞれ出力される第１〜第４分周信号Ｓｂ１〜Ｓｂ４は、第１分周信号Ｓｂ１、第２分周信号Ｓｂ２、第３分周信号Ｓｂ３、第４分周信号Ｓｂ４の順で最下位ビットから最上位ビットになり、４ビットのデジタルデータであるカウンタデータになっている。
【００３９】
詳述すると、カウンタ回路５は、カウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出する毎に、カウンタデータを「００００」、「０００１」、「００１０」、・・・・・・、「１１１１」とカウントアップしていく。つまり、１０進数で言い換えると、カウンタ回路５は、カウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出する毎に、カウント値を「０」、「１」、「２」、・・・・・・、「１５」とカウントアップしていく。
【００４０】
第１アンド回路１５は、各Ｄ−ＦＦ回路Ａ１〜Ａ４から第１〜第４分周信号Ｓｂ１〜Ｓｂ４が入力される。第１アンド回路１５は、入力された第１〜第４分周信号Ｓｂ１〜Ｓｂ４が共にＨレベルのとき、Ｈレベルの第１カウント信号Ｓｋ１を第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４のリセット入力端子Ｒ、第１ＲＳ−ＦＦ回路Ｂ１のセット入力端子Ｓ、位相比較器１０に出力する。
【００４１】
換言すると、第１アンド回路１５は、カウンタ回路５がカウント値「１５」までカウントアップすると、Ｈレベルの第１カウント信号Ｓｋ１を出力する。従って、第１アンド回路１５は、カウンタ回路５がカウント値「１５」までカウントアップすると、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４をリセットする。
【００４２】
第１ＲＳ−ＦＦ回路Ｂ１は、セット入力端子Ｓに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力され、リセット入力端子Ｒに外部からリセット信号Ｓｒが入力される。第１ＲＳ−ＦＦ回路Ｂ１は、出力端子Ｑから出力されるソフトスタート完了信号ＳｓｏをＤ／Ａ変換器７、第２アンド回路１６に出力する。
【００４３】
そして、第１ＲＳ−ＦＦ回路Ｂ１は、リセット信号ＳｒのＨレベルへの立ち上がりを検出すると、Ｌレベルのソフトスタート完了信号Ｓｓｏを出力する。また、第１ＲＳ−ＦＦ回路Ｂ１は、入力された第１カウント信号Ｓｋ１のＨレベルへの立ち上がりを検出すると、Ｈレベルのソフトスタート完了信号Ｓｓｏを出力する。従って、第１ＲＳ−ＦＦ回路Ｂ１は、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されると第１カウント信号Ｓｋ１をリセットしてＬレベルにしている。
【００４４】
第２アンド回路１６は、第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２から第１及び第２分周信号Ｓｂ１，Ｓｂ２、ソフトスタート完了信号Ｓｓｏが入力される。第２アンド回路１６は、入力された第１及び第２分周信号Ｓｂ１，Ｓｂ２、ソフトスタート完了信号Ｓｓｏが共にＨレベルのとき、Ｈレベルの第２カウント信号Ｓｋ２を第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４のリセット入力端子Ｒ及び位相比較器１０に出力する。
【００４５】
つまり、第２アンド回路１６は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、そして、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップして第１及び第２分周信号Ｓｂ１，Ｓｂ２が共にＨレベルになると、Ｈレベルの第２カウント信号Ｓｋ２を出力する。従って、第２アンド回路１６は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップすると、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４をリセットする。
【００４６】
詳述すると、ＤＣ−ＤＣコンバータ１のソフトスタートが完了した後、第２アンド回路１６は、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップするとＨレベルの第２カウント信号Ｓｋ２を出力し、そして、カウンタ回路５がリセットされるとＬレベルの第２カウント信号Ｓｋ２を出力する。
【００４７】
次に再度、第２アンド回路１６は、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップするとＨレベルの第２カウント信号Ｓｋ２を出力する。上記の動作を繰り返すことで、ＤＣ−ＤＣコンバータ１のソフトスタートが完了した後、第２カウント信号Ｓｋ２は、カウンタクロック信号ＣＣＫを４分周した信号になっている。
【００４８】
図１に示すように、Ｄ／Ａ変換部６は、第１〜第４スイッチＳＷ１〜ＳＷ４、Ｄ／Ａ変換器７を有している。
Ｄ／Ａ変換器７は、カウンタ回路５から第１〜第４スイッチＳＷ１〜ＳＷ４を介して第１〜第４分周信号Ｓｂ１〜Ｓｂ４が入力される。第１〜第４スイッチＳＷ１〜ＳＷ４は、図示しない外部装置からのソフトスタート完了信号Ｓｓｏに基づいて、それぞれ開放・短絡する。具体的には、第１〜第４スイッチＳＷ１〜ＳＷ４は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡し、反対に、第１〜第４スイッチＳＷ１〜ＳＷ４は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると開放する。
【００４９】
Ｄ／Ａ変換器７は、入力された第１〜第４分周信号Ｓｂ１〜Ｓｂ４であるカウントデータをアナログ信号であるソフトスタート電圧Ｖｓに変換して第１コンパレータ回路８に出力する。つまり、Ｄ／Ａ変換器７は、カウンタ回路５がカウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出してカウントアップする毎に、ソフトスタート電圧Ｖｓを段階的に上げている。そして、Ｄ／Ａ変換器７は、カウンタ回路５からＨレベルのソフトスタート完了信号Ｓｓｏを入力すると、そのときのソフトスタート電圧Ｖｓを維持するようになっている。
【００５０】
詳しくは、Ｄ／Ａ変換器７は、カウンタ回路５がカウンタクロック信号ＣＣＫをカウントアップするごとに、ソフトスタート電圧Ｖｓを段階的に上げていき、カウンタ回路５がカウント値「１５」までカウンタクロック信号ＣＣＫをカウントアップすると、ソフトスタート電圧Ｖｓを一定にしている。なお、本実施形態では、ソフトスタート電圧Ｖｓは、Ｄ／Ａ変換器７がカウントデータ「１１１１」を入力すると、第１コンパレータ回路８の非反転入力端子に入力される第１基準電圧Ｖｒ１より大きな電圧値になっている。
【００５１】
第１コンパレータ回路８は、その非反転入力端子にＤ／Ａ変換器７からのソフトスタート電圧Ｖｓ、及び、第１基準電圧Ｖｒ１がそれぞれ入力される。なお、第１基準電圧Ｖｒ１は、出力電圧Ｖｏの目標電圧より小さく、出力電圧Ｖｏの目標電圧に応じて設定される。また、第１コンパレータ回路８は、その反転入力端子に出力電圧Ｖｏが帰還されて入力される。第１コンパレータ回路８は、入力されたソフトスタート電圧Ｖｓ、第１基準電圧Ｖｒ１、出力電圧Ｖｏを比較し、その比較結果に応じた判定信号Ｊ１をパルス発生器９に出力する。
【００５２】
具体的には、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧値と、出力電圧Ｖｏとを比較している。
つまり、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧が出力電圧Ｖｏより低いとき、Ｌレベルの判定信号Ｊ１を出力する。反対に、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧値が出力電圧Ｖｏ以上のとき、Ｈレベルの判定信号Ｊ１を出力する。
【００５３】
詳しくは、まず、第１コンパレータ回路８は、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが入力されると、ソフトスタート電圧Ｖｓが第１基準電圧Ｖｒ１より小さいため、ソフトスタート電圧Ｖｓと出力電圧Ｖｏを比較する。そして、ソフトスタート電圧Ｖｓが段階的に上がっていき、ソフトスタート電圧Ｖｓが基準電圧Ｖｏ以上になると、第１コンパレータ回路８は、第１基準電圧Ｖｒ１と出力電圧Ｖｏを比較する。
【００５４】
パルス発生器９はＲＳ−ＦＦ回路であり、そのセット入力端子Ｓに第１コンパレータ回路８からの判定信号Ｊ１が入力される。パルス発生器９は、そのリセット入力端子Ｒにオン時間設定回路１１からのオン時間設定信号Ｓｅが入力される。
【００５５】
本実施形態では、オン時間設定回路１１からのオン時間設定信号Ｓｅは、パルス発生器９の出力端子ＱからＨレベルの駆動信号Ｓｄがオン時間設定回路１１に出力されるとＬレベルになり、そして、オン時間設定回路１１で設定された時間経過した後にＨレベルになる。
【００５６】
パルス発生器９は、セット入力端子ＳにＨレベルの判定信号Ｊ１が入力されると、セット状態になり、出力端子ＱからＨレベルの駆動信号Ｓｄを出力トランジスタＴｒ１に出力する。そして、パルス発生器９は、リセット入力端子ＲにＨレベルのオン時間設定信号Ｓｅが入力されると、出力端子ＱからＬレベルの駆動信号Ｓｄを出力トランジスタＴｒ１に出力する。
【００５７】
言い換えると、パルス発生器９は、出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になると、Ｈレベルの駆動信号Ｓｄを出力し、オン時間設定回路１１で設定された時間経過すると、Ｌレベルの駆動信号Ｓｄを出力する。
【００５８】
詳述すると、パルス発生器９は、出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になってからオン時間設定回路１１で設定された時間経過するまで、Ｈレベルの駆動信号Ｓｄをコンバータ部２に出力して出力電圧Ｖｏを上げるようになっている。そして、パルス発生器９は、オン時間設定回路１１で設定された時間経過してから出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になるまで、Ｌレベルの駆動信号Ｓｄをコンバータ部２に出力して出力電圧Ｖｏを下げるようになっている。
【００５９】
つまり、パルス発生器９は、オン時間設定回路１１で設定されたＨレベルの駆動信号Ｓｄを出力する時間、及び、オン時間設定回路１１で設定された時間が経過してから出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になるまでのＬレベルの駆動信号Ｓｄを出力する時間のデューティー比のパルス信号としての駆動信号Ｓｄを生成している。
【００６０】
このような第１コンパレータ回路８、パルス発生器９、コンバータ部２を含む制御ループにおいて、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく一定電圧（目標電圧）に維持されるように制御される。すなわち、この制御ループでは、パルス発生器９の駆動信号ＳｄがＬレベルとなり、出力トランジスタＴｒ１がオフされると、出力トランジスタＴｒ１のオン動作時にチョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなると、パルス発生器９の駆動信号Ｓｄが所定時間Ｈレベルとなり、出力トランジスタＴｒ１が再度オンされる。以下、このような動作が繰り返され、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく目標電圧に維持される。
【００６１】
上記のように、構成したＤＣ−ＤＣコンバータ１の制御回路３には、位相比較器１０、オン時間設定回路１１が設けられている。位相比較器１０及びオン時間設定回路１１は、オン時間設定信号ＳｅをＬレベルからＨレベルに立ち上げるタイミングを制御している。すなわち、位相比較器１０及びオン時間設定回路１１は、パルス発生器９がＨレベルの駆動信号Ｓｄを出力する時間、つまり、出力トランジスタＴｒ１がオンする時間を制御している。
【００６２】
図３に示すように、位相比較器１０は、位相比較回路２０、排他的論理和回路２１、積分回路２２を有している。
位相比較回路２０は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８、第７及び第８スイッチＳＷ７，ＳＷ８、第３アンド回路２３を含んでいる。
【００６３】
第７Ｄ−ＦＦ回路Ａ７は、そのデータ入力端子Ｄに常に入力電圧ＶＩＮが供給され、そのクロック入力端子ＣＫに第７スイッチＳＷ７を介して基準クロック信号ＣＬＫが入力される。また、第７Ｄ−ＦＦ回路Ａ７は、そのリセット入力端子Ｒに第３アンド回路２３から比較信号Ｓｃが入力される。
【００６４】
このとき、第７スイッチＳＷ７は、前記第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏに基づいて、開放・短絡する。具体的には、第７スイッチＳＷ７は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると開放し、反対に、第７スイッチＳＷ７は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡する。
【００６５】
つまり、第７スイッチＳＷ７は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて基準クロック信号ＣＬＫを第７Ｄ−ＦＦ回路Ａ７のクロック入力端子ＣＫに入力しない、反対に、第７スイッチＳＷ７は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了して通常動作になると、基準クロック信号ＣＬＫを第７Ｄ−ＦＦ回路Ａ７のクロック入力端子ＣＫに入力するようになっている。
【００６６】
従って、第７Ｄ−ＦＦ回路Ａ７は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて動作せず、反対に、第７Ｄ−ＦＦ回路Ａ７は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了して通常動作になると動作するようになっている。
【００６７】
第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出する毎に、そのときデータ入力端子Ｄに入力されているＨレベルの入力電圧ＶＩＮを第１ＦＦ信号Ｓｆ１として第３アンド回路２３及び排他的論理和回路２１に出力する。詳しくは、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出すると、出力端子ＱからＨレベルの第１ＦＦ信号Ｓｆ１を出力する。一方、第７Ｄ−ＦＦ回路Ａ７は、第３アンド回路２３からＨレベルの比較信号Ｓｃを入力すると、Ｌレベルの第１ＦＦ信号Ｓｆ１を出力する。
【００６８】
第８Ｄ−ＦＦ回路Ａ８は、そのデータ入力端子Ｄに常に入力電圧ＶＩＮが供給され、そのクロック入力端子ＣＫにカウンタ回路５（第２アンド回路１６）から第８スイッチＳＷ８を介して第２カウント信号Ｓｋ２が入力される。また、第８Ｄ−ＦＦ回路Ａ８は、そのリセット入力端子Ｒに第３アンド回路２３から比較信号Ｓｃが入力される。
【００６９】
このとき、第８スイッチＳＷ８は、前記第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏに基づいて、開放・短絡する。具体的には、第８スイッチＳＷ８は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると開放し、反対に、第８スイッチＳＷ８は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡する。
【００７０】
つまり、第８Ｄ−ＦＦ回路Ａ８は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて第２カウント信号Ｓｋ２をクロック入力端子ＣＫに入力しない、反対に、第８Ｄ−ＦＦ回路Ａ８は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了すると、第２カウント信号Ｓｋ２をクロック入力端子ＣＫに入力するようになっている。
【００７１】
第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出する毎に、そのときデータ入力端子Ｄに供給されているＨレベルの入力電圧ＶＩＮを第２ＦＦ信号Ｓｆ２として第３アンド回路２３、排他的論理和回路２１、積分回路２２に出力する。つまり、第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、出力端子ＱからＨレベルの第２ＦＦ信号Ｓｆ２を出力する。第８Ｄ−ＦＦ回路Ａ８は、第３アンド回路２３からＨレベルの比較信号Ｓｃを入力すると、Ｌレベルの第２ＦＦ信号Ｓｆ２を出力する。
【００７２】
第３アンド回路２３は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８から第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２がそれぞれ入力される。第３アンド回路２３は、入力された第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２が共にＨレベルのとき、Ｈレベルの比較信号Ｓｃを第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８のリセット入力端子Ｒに出力して第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８をリセットする。
【００７３】
上記の構成により、位相比較回路２０では、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、対応する基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを共に検出すると、リセットされる。これにより、位相比較回路２０は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差を検出している。
【００７４】
詳述すると、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが遅いとき、第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、Ｈレベルの第２ＦＦ信号Ｓｆ２を出力する。そして、第８Ｄ−ＦＦ回路Ａ８は、第７Ｄ−ＦＦ回路Ａ７が基準クロック信号ＣＬＫのＨレベルの立ち上がりを検出すると、第２ＦＦ信号Ｓｆ２をＨレベルからＬレベルに立ち下げて出力する。
【００７５】
つまり、第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じたパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力している。第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が大きいほど、大きなパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力する。反対に、第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が小さいほど、小さい大きなパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力する。
【００７６】
従って、第８Ｄ−ＦＦ回路Ａ８からのＨレベルの第２ＦＦ信号Ｓｆ２で、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いということを判定する。さらに、Ｈレベルの第２ＦＦ信号Ｓｆ２のパルス幅で、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差がわかる。
【００７７】
反対に、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが早いとき、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出すると、Ｈレベルの第１ＦＦ信号Ｓｆ１を出力する。そして、第７Ｄ−ＦＦ回路Ａ７は、第８Ｄ−ＦＦ回路Ａ８が第２カウント信号Ｓｋ２のＨレベルの立ち上がりを検出すると、第１ＦＦ信号Ｓｆ１をＨレベルからＬレベルに立ち下げて出力する。
【００７８】
つまり、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じたパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力している。第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が大きいほど、大きなパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力する。反対に、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が小さいほど、小さいパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力する。
【００７９】
従って、第７Ｄ−ＦＦ回路Ａ７からのＨレベルの第１ＦＦ信号Ｓｆ１で、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いということを判定する。さらに、Ｈレベルの第１ＦＦ信号Ｓｆ１のパルス幅で、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差がわかる。
【００８０】
さらに、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが同じとき、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、対応する基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、Ｈレベルの第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２を出力して瞬時にＬレベルに立ち下げる。これにより、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が同じということがわかる。このため、説明の便宜上、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２と周期が同じ場合、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、Ｈレベルの対応する第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２を出力しないものとみなす。
【００８１】
排他的論理和回路２１は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８から第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２がそれぞれ入力される。排他的論理和回路２１は、入力された第１又は第２ＦＦ信号Ｓｆ１，Ｓｆ２がＨレベルのとき、Ｈレベルの切り替え信号Ｓｓｗをオン時間設定回路１１に出力する。
【００８２】
このように、排他的論理和回路２１は、第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２のＨレベルへの立ち上がりの時間差を検出している。つまり、排他的論理和回路２１は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差を検出し、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差があるとき、Ｈレベルの切り替え信号Ｓｓｗを出力する。
【００８３】
言い換えると、排他的論理和回路２１は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期が異なるとき、Ｈレベルの切り替え信号Ｓｓｗを出力する。なお、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、排他的論理和回路２１は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は動作しないため、第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２は共にＬレベルになり、Ｌレベルの切り替え信号Ｓｓｗを出力している。
【００８４】
積分回路２２は、第１アンプ回路２６、第１及び第２抵抗Ｒ１，Ｒ２、第２コンデンサＣ２を有している。
第１アンプ回路２６は、その反転入力端子に第１抵抗Ｒ１を介して第２ＦＦ信号Ｓｆ２が入力されるとともに、第２抵抗Ｒ２及び第２コンデンサＣ２よりなる並列回路を介して出力端子に接続されている。第１アンプ回路２６は、その非反転入力端子に第２基準電圧Ｖｒ２（本実施形態では、ＶＩＮ／２）が入力されている。
【００８５】
このような構成により、積分回路２２は、第２ＦＦ信号Ｓｆ２を積分して積分電圧Ｖｄとしてオン時間設定回路１１に出力する。換言すると、積分回路２２は、Ｌレベルの第２ＦＦ信号Ｓｆ２を入力する時間が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して大きくする。反対に、積分回路２２は、Ｈレベルの第２ＦＦ信号Ｓｆ２を入力する時間が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して小さくする。
【００８６】
詳述すると、積分回路２２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じて、積分電圧Ｖｄをオン時間設定回路１１に出力する。つまり、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが遅いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して低くする。反対に、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが早いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して高くする。
【００８７】
言い換えると、積分回路２２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差に応じて、積分電圧Ｖｄをオン時間設定回路１１に出力する。つまり、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して高くする。反対に、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して低くする。
【００８８】
図４に示すように、オン時間設定回路１１は、設定電圧制御回路３１、比較部３２を有している。
設定電圧制御回路３１は、ｎｐｎバイポーラトランジスタである第２トランジスタＴｒ２、第２切り替えスイッチＳＷＣ２、ＰチャネルＭＯＳトランジスタである第３及び第４トランジスタＴｒ３，Ｔｒ４、ＮチャネルＭＯＳトランジスタである第５トランジスタＴｒ５、第２抵抗Ｒ２、第３コンデンサＣ３、インバータ回路３５を含んでいる。
【００８９】
第２トランジスタＴｒ２は、そのエミッタが第２抵抗Ｒ２を介してグランド線Ｇ１に接続され、そのコレクタが第３トランジスタＴｒ３のゲート及びドレイン、第４トランジスタＴｒ４のゲートに接続されている。第２トランジスタＴｒ２のベースは、第２切り替えスイッチＳＷＣ２を介して位相比較器１０からの積分電圧Ｖｄ、又は、第３基準電圧Ｖｒ３（本実施形態では、ＶＩＮ／２）を電流制御電圧Ｖｅとして入力されるようになっている。
【００９０】
第２切り替えスイッチＳＷＣ２は、位相比較器１０からの切り替え信号Ｓｓｗに基づいて、その第１端子Ｔａを第２端子Ｔｂ又は第３端子Ｔｃに切り替えて接続する。つまり、第２切り替えスイッチＳＷＣ２は、Ｌレベルの切り替え信号Ｓｓｗが入力されると、第１端子Ｔａを第２端子Ｔｂに接続して第３基準電圧Ｖｒ３を電流制御電圧Ｖｅとして出力する。また、第２切り替えスイッチＳＷＣ２は、Ｈレベルの切り替え信号Ｓｓｗが入力されると、第１端子Ｔａを第３端子Ｔｃに接続して積分電圧Ｖｄを電流制御電圧Ｖｅとして出力する。
【００９１】
詳述すると、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、第２切り替えスイッチＳＷＣ２は、第３基準電圧Ｖｒ３を電流制御電圧Ｖｅとして出力する。また、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期が同じとき、第３基準電圧Ｖｒ３の電流制御電圧Ｖｅを出力する。
【００９２】
一方、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いとき、第３基準電圧Ｖｒ３より電圧値が高い積分電圧Ｖｄの電流制御電圧Ｖｅを出力する。反対に、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いとき、第３基準電圧Ｖｒ３よりも電圧値が低い積分電圧Ｖｄを電流制御電圧Ｖｅとして出力する。
【００９３】
このような構成により、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅに応じた電流値になっている。つまり、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅが大きいほど大きくなり、反対に、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅが小さいほど小さくなる。
【００９４】
第３及び第４トランジスタＴｒ３，Ｔｒ４は、そのソースに基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、入力電圧ＶＩＮから降圧され、入力電圧ＶＩＮや温度などの変化に影響されない電圧である。第４トランジスタＴｒ４は、そのドレインが第３コンデンサＣ３を介してグランド線Ｇ１に接続され、また、第５トランジスタＴｒ５のドレインに接続されている。
【００９５】
このような構成により、第３及び第４トランジスタＴｒ３，Ｔｒ４は、カレントミラーを構成している。これにより、第３トランジスタＴｒ３のドレイン電流Ｉ３は、第２トランジスタＴｒ２のコレクタ電流Ｉ２と同じになっている。また、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、トランジスタサイズの比になっている。
【００９６】
これにより、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅに応じた電流値になっている。つまり、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅが大きいほどその電流値が大きくなり、反対に、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅが小さいほどその電流値が小さくなる。
【００９７】
そして、第３コンデンサＣ３は、第４トランジスタＴｒ４のドレイン電流Ｉ４によって充電され、その一端（第４トランジスタＴｒ４側）の電圧値であるオン時間設定電圧Ｖｔが上昇する。従って、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅに応じた電圧値になる。すなわち、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅが大きいほど第３コンデンサＣ３が早く充電され、その電圧値が早く上昇する。反対に、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅが小さいほど第３コンデンサＣ３が遅く充電され、その電圧値が遅く上昇する。
【００９８】
第５トランジスタＴｒ５は、そのゲートに前記パルス発生器９からの駆動信号Ｓｄがインバータ回路３５にて反転されて生成された反転駆動信号ＢＳｄが入力され、そのソースがグランド線Ｇ１に接続されている。そして、第５トランジスタＴｒ５は、入力される反転駆動信号ＢＳｄに基づいてオン・オフする。第５トランジスタＴｒ５は、Ｌレベルの反転駆動信号ＢＳｄが入力されるとオフする。反対に、第５トランジスタＴｒ５は、Ｈレベルの反転駆動信号ＢＳｄが入力されるとオンし、第３コンデンサＣ３に蓄積された電荷を放電してオン時間設定電圧Ｖｔをグランドレベルにする。
【００９９】
従って、第５トランジスタＴｒ５は、前記コンバータ部２の出力トランジスタＴｒ１がオフすると、オン時間設定電圧Ｖｔをグランドレベルする。第４及び第５トランジスタＴｒ４，Ｔｒ５及び第３コンデンサＣ３の接続点（ノードＮ２）は、比較部３２にオン時間設定電圧Ｖｔを出力する。
【０１００】
比較部３２は、第２コンパレータ回路３３、第４及び第５抵抗Ｒ４，Ｒ５を有している。
第２コンパレータ回路３３の非反転入力端子は、設定電圧制御回路３１からオン時間設定電圧Ｖｔが入力される。第２コンパレータ回路３３の反転入力端子は、第４及び第５抵抗Ｒ４，Ｒ５は直列回路の第４及び第５抵抗Ｒ４，Ｒ５の接続点（ノードＮ３）と接続されている。第４及び第５抵抗Ｒ４，Ｒ５の直列回路の一端（第４抵抗Ｒ４側）は出力電圧Ｖｏが供給され、他端（第５抵抗Ｒ５側）がグランド線Ｇ１に接続されている。そして、ノードＮ３の電圧値を第５基準電圧Ｖｒ５として第２コンパレータ回路３３の反転入力端子に出力している。
【０１０１】
そして、第２コンパレータ回路３３は、入力されたオン時間設定電圧Ｖｔが第５基準電圧Ｖｒ５より小さいと、Ｌレベルのオン時間設定信号Ｓｅをパルス発生器９のリセット入力端子Ｒに出力する。反対に、第２コンパレータ回路３３は、入力されたオン時間設定電圧Ｖｔが第５基準電圧Ｖｒ５以上のとき、Ｈレベルのオン時間設定信号Ｓｅをパルス発生器９のリセット入力端子Ｒに出力する。
【０１０２】
従って、オン時間設定回路１１は、パルス発生器９からＨレベルの駆動信号Ｓｄ（出力トランジスタＴｒ１がオン）が入力されると、Ｌレベルのオン時間設定信号Ｓｅを出力してコンバータ部２の出力トランジスタＴｒ１のオンを維持させる。そして、オン時間設定回路１１は、電流制御電圧Ｖｅに応じて、オン時間設定信号ＳｅをＬレベルからＨレベルに立ち上げて出力し、コンバータ部２の出力トランジスタＴｒ１をオフさせる。つまり、オン時間設定回路１１は、電流制御電圧Ｖｅが高いほど出力トランジスタＴｒ１のオン時間が短くし、反対に、オン時間設定回路１１は、電流制御電圧Ｖｅが低いほど出力トランジスタＴｒ１のオン時間が長くする。なお、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、オン時間設定回路１１は、電流制御電圧Ｖｅは一定のため、出力トランジスタＴｒ１のオン時間を一定している。
【０１０３】
すなわち、ＤＣ−ＤＣコンバータ１の通常動作において、位相比較器１０は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差を検出し、オン時間設定回路１１は、位相比較器１０が検出した時間差を無くすようにコンバータ部２の出力トランジスタＴｒ１のオン時間を制御している。
【０１０４】
このため、スイッチング電圧Ｖｓｗを４分周して第２カウント信号Ｓｋ２を生成しているため、ＤＣ−ＤＣコンバータ１は、出力トランジスタＴｒ１のスイッチングの４回に１回においてスイッチング周波数を補正することができる。
【０１０５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）カウンタ回路５は、ソフトスタートにおいて、その第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４を用いて基準クロック信号ＣＬＫをカウントしている。また、カウンタ回路５は、通常動作時において、その第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２を用いてスイッチング電圧Ｖｓｗを分周している。
【０１０６】
このため、第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２は、ソフトスタートにおいて基準クロック信号ＣＬＫのカウント、及び、通常動作においてスイッチング電圧Ｖｓｗを分周して兼用にしているため、その分、回路規模を縮小することできる。
【０１０７】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４は、Ｄ−フリップフロップ回路で構成していた。これに限らず、カウンタとしての機能を有する回路構成であれば、その回路構成は特に制限されない。
【０１０８】
・上記実施形態において、通常動作にてスイッチング電圧Ｖｓｗを分周するカウンタ回路を、ソフトスタートにて基準クロック信号ＣＬＫをカウントするカウンタ回路である第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２と兼用していた。これに限らず、通常動作にてスイッチング電圧Ｖｓｗを分周するカウンタ回路と兼用するカウンタ回路は、通常動作時に使用しないカウンタ回路であれば特に制限されない。
【０１０９】
・上記実施形態において、スイッチング電圧Ｖｓｗを４分周して第２カウント信号Ｓｋ２を生成し、また、基準クロック信号ＣＬＫをカウント値「１６」までカウントアップしていたが、その分周数及びカウント値については特に制限されない。これに伴い、分周数及びカウンタ値に応じて第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４の数は変更することになる。
【０１１０】
・上記実施形態において、第３コンデンサＣ３に充電する第４トランジスタＴｒ４のドレイン電流Ｉ４を制御してオン時間設定電圧Ｖｔを変更していた。これに限らず、第３コンデンサＣ３の容量値を制御してオン時間設定電圧Ｖｔを変更してもよい。
【０１１１】
・上記各実施形態では、入力電圧ＶＩＮを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧ＶＩＮを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。
【０１１２】
・上記各実施形態では、非同期整流方式のＤＣ−ＤＣコンバータに具体化したが、同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、電圧制御モードのＤＣ−ＤＣコンバータに具体化したが、電流制御モードのＤＣ−ＤＣコンバータに具体化してもよい。
【符号の説明】
【０１１３】
１ ＤＣ−ＤＣコンバータ
３ 制御回路
５ カウンタ回路
Ａ１〜Ａ４ Ｄ−フリップフロップ回路
ＣＬＫ 基準クロック信号
Ｔｒ１ スイッチング素子（出力トランジスタ）
【技術分野】
【０００１】
ＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器に関するものである。
【背景技術】
【０００２】
従来、電子機器にはＤＣ−ＤＣコンバータが搭載されている。ＤＣ−ＤＣコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の各半導体装置の電子部品（負荷）にそれぞれ供給する。
【０００３】
この種のＤＣ−ＤＣコンバータには、負荷急変に対して高速応答が可能なコンパレータ方式のＤＣ−ＤＣコンバータが知られている。
コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング素子を一定時間オンさせ、出力電圧及び基準電圧を比較してその比較結果に応じてスイッチング素子をオフさせる時間を制御して目標の出力電圧（目標電圧）を生成する。すなわち、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数を制御することで目標電圧を生成している。
【０００４】
ところで、コンパレータ方式のＤＣ−ＤＣコンバータは、入出力電圧差や負荷変動などによってスイッチング周波数が変動するため、広帯域の輻射ノイズ対策が必要となって輻射ノイズ対策が困難となる。その結果、一般にＡＶ機器のような高周波の微小信号を扱う機器では性能低下を招くおそれがあった。
【０００５】
上記の対策として、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数及び基準クロック信号の位相を比較する位相比較器を設け、その比較結果に応じてスイッチング周波数を一定にするように制御していた（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５９３１９号公報
【特許文献２】特開２００７−１７４７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のコンパレータ方式のＤＣ−ＤＣコンバータでは、基準クロック信号を生成するクロック生成回路を新たに設ける、又は、基準クロック信号を外部から入力する必要がある。さらに、基準クロック信号がスイッチング周波数と異なる場合、コンパレータ方式のＤＣ−ＤＣコンバータは、スイッチング周波数及びクロック信号の周波数をそろえるために分周回路が必要になる。
【０００８】
このＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器は、回路規模の増大を抑止しつつ、スイッチング周波数を所望の周波数にすることを目的とする。
【課題を解決するための手段】
【０００９】
このＤＣ−ＤＣコンバータの制御回路は、通常動作の前にソフトスタートを行うソフトスタート機能を備え、前記通常動作において、スイッチング素子のスイッチング周波数を分周するカウンタ回路とを有し、基準周波数と、前記スイッチング周波数を分周した周波数とを比較し、前記スイッチング周波数を補正することを特徴とするＤＣ−ＤＣコンバータの制御回路であって、前記カウンタ回路は、前記ソフトスタートの期間を計測するようにした。
【００１０】
このＤＣ−ＤＣコンバータの制御回路によれば、ソフトスタートにおいて使用するカウンタ回路と、通常動作においてスイッチング周波数を分周するカウンタ回路を兼用している。このため、兼用したカウンタ回路の分、回路規模を縮小することができる。
【発明の効果】
【００１１】
開示されたＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ及び電子機器は、回路規模の増大を抑止しつつ、スイッチング周波数を所望の周波数にすることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のＤＣ−ＤＣコンバータのブロック図である。
【図２】本実施形態のカウンタ回路の回路図である。
【図３】本実施形態の位相比較器の回路図である。
【図４】本実施形態のオン時間設定回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、実施形態を図１〜図４に従って説明する。
図１に示すＤＣ−ＤＣコンバータ１は、コンパレータ方式のＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１は、入力電圧ＶＩＮを降圧した出力電圧Ｖｏを生成する降圧型ＤＣ−ＤＣコンバータであり、コンバータ部２、制御回路３を有している。コンバータ部２は、ＮチャネルＭＯＳトランジスタからなる出力トランジスタＴｒ１、ダイオードＤ１、チョークコイルＬ１、平滑用コンデンサＣ１を含んでいる。
【００１４】
また、ＤＣ−ＤＣコンバータ１（制御回路３）はソフトスタートを設けている。ソフトスタートは、ＤＣ−ＤＣコンバータ１の入力電圧ＶＩＮを供給する時の突入電流を防ぐため、出力電圧Ｖｏを予め定めた電圧値まで徐々に上昇させる動作をいう。本実施形態では、ＤＣ−ＤＣコンバータ１は、出力電圧Ｖｏを予め定めた電圧値まで段階的に上昇させるデジタルソフトスタートを用いている。
【００１５】
なお、ＤＣ−ＤＣコンバータ１は、ソフトスタートが完了すると、つまり、入力電圧ＶＩＮが供給されて予め定めた電圧値まで段階的に出力電圧Ｖｏを上昇させると、出力電圧Ｖｏを予め定めた目標電圧となるように制御する通常動作に移行する。
【００１６】
コンバータ部２の出力トランジスタＴｒ１は、そのゲートに制御回路３からの駆動信号Ｓｄが入力され、そのソースに入力電圧ＶＩＮが供給される。また、出力トランジスタＴｒ１は、そのドレインがダイオードＤ１のカソードに接続されている。ダイオードＤ１は、そのアノードがグランド線Ｇ１に接続されている。出力トランジスタＴｒ１とダイオードＤ１との接続点（ノードＮ１）は、その電圧値をスイッチング電圧Ｖｓｗとして制御回路３に出力する。また、ノードＮ１は、チョークコイルＬ１を介して外部出力端子Ｔｏに接続されている。
【００１７】
この外部出力端子Ｔｏは、平滑用コンデンサＣ１を介してグランド線Ｇ１に接続されている。これにより、チョークコイルＬ１及び平滑用コンデンサＣ１は平滑回路として機能する。ここで、外部出力端子Ｔｏ及び平滑用コンデンサＣ１の間に接続された抵抗Ｒｅは、平滑用コンデンサＣ１に含まれる等価直列抵抗である。
【００１８】
そして、コンバータ部２は、制御回路３からの駆動信号Ｓｄに基づいて、出力トランジスタＴｒ１がオン・オフすることによって、入力電圧ＶＩＮが降圧されて出力電圧Ｖｏとして外部出力端子Ｔｏから負荷Ｚに供給する。ＤＣ−ＤＣコンバータ１は、出力トランジスタＴｒ１のオン時間とオフ時間の比（デューティー比）を変更することより出力電圧Ｖｏを予め定めた目標電圧に制御する。
【００１９】
このため、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１のオン・オフに応じて、その電圧値が入力電圧ＶＩＮ及びグランドレベルを遷移する。すなわち、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１がオンすると、入力電圧ＶＩＮなり、反対に、スイッチング電圧Ｖｓｗは、出力トランジスタＴｒ１がオフすると、グランドレベルなる。つまり、スイッチング電圧Ｖｓｗの入力電圧ＶＩＮ及びグランドレベルを遷移する周波数と、出力トランジスタＴｒ１がスイッチングする周波数は同じになっている。
【００２０】
制御回路３は、カウンタ回路５、Ｄ／Ａ変換部６、第１コンパレータ回路８、パルス発生器９、位相比較器１０、オン時間設定回路１１を有している。
図２に示すように、カウンタ回路５は、第１〜第４Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）Ａ１〜Ａ４、第１ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）Ｂ１、第１切り替えスイッチＳＷＣ１、第１及び第２アンド回路１５，１６を含んでいる。
【００２１】
第１Ｄ−ＦＦ回路Ａ１は、第１切り替えスイッチＳＷＣ１を介して、図示しない外部装置からの基準クロック信号ＣＬＫ、又は、コンバータ部２からスイッチング電圧Ｖｓｗがカウンタクロック信号ＣＣＫとして入力される。このとき、第１切り替えスイッチＳＷＣ１は、図示しない外部装置からのリセット信号Ｓｒ、及び、第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏが入力される。
【００２２】
リセット信号Ｓｒは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＤＣ−ＤＣコンバータ１を初期設定に戻すための信号である。詳しくは、リセット信号Ｓｒは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＬレベルからＨレベルに一定時間立ち上がる。
【００２３】
一方、ソフトスタート完了信号Ｓｓｏは、ＤＣ−ＤＣコンバータ１のソフトスタートが完了したことを知らせるための信号である。具体的には、ソフトスタート完了信号Ｓｓｏは、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されるとＬレベルになり、そして、ソフトスタートが完了するとＨレベルになり、その後、Ｈレベルを維持するようになっている。
【００２４】
第１切り替えスイッチＳＷＣ１は、入力されたリセット信号Ｓｒ及びソフトスタート完了信号Ｓｓｏに応じて、その第１端子Ｔａを第２端子Ｔｂ又は第３端子Ｔｃに切り替えて接続し、図示しない外部装置からの基準クロック信号ＣＬＫ又はコンバータ部２からのスイッチング電圧Ｖｓｗをカウンタクロック信号ＣＣＫとして第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２５】
詳述すると、まず、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給され、第１切り替えスイッチＳＷＣ１に、図示しない外部装置からＨレベルのリセット信号Ｓｒ及び第１ＲＳ−ＦＦ回路Ｂ１からＬレベルのソフトスタート完了信号Ｓｓｏが入力された時、第１切り替えスイッチＳＷＣ１は第１端子Ｔａを第２端子Ｔｂに接続させる。これによって、第１切り替えスイッチＳＷＣ１は、基準クロック信号ＣＬＫのカウンタクロック信号ＣＣＫを第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２６】
そして、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、第１切り替えスイッチＳＷＣ１に、図示しない外部装置からＨレベルのリセット信号Ｓｒ及び第１ＲＳ−ＦＦ回路Ｂ１からＨレベルのソフトスタート完了信号Ｓｓｏが入力された時、第１切り替えスイッチＳＷＣ１は第１端子Ｔａを第３端子Ｔｃに接続させる。これによって、第１切り替えスイッチＳＷＣ１は、スイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫを第１Ｄ−ＦＦ回路Ａ１に出力する。
【００２７】
第１Ｄ−ＦＦ回路Ａ１は、そのクロック入力端子ＣＫにカウンタクロック信号ＣＣＫが入力される。第１Ｄ−ＦＦ回路Ａ１は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。また、第１Ｄ−ＦＦ回路Ａ１は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。
【００２８】
第１Ｄ−ＦＦ回路Ａ１は、その出力端子Ｑから出力される第１分周信号Ｓｂ１を第１及び第２アンド回路１５，１６、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第１反転分周信号ＢＳｂ１を第２Ｄ−ＦＦ回路Ａ２のクロック入力端子ＣＫに出力する。
【００２９】
そして、第１Ｄ−ＦＦ回路Ａ１は、カウンタクロック信号ＣＣＫがＬレベルからＨレベルに立ち上がる毎に、第１分周信号Ｓｂ１をＬレベル及びＨレベルで遷移させる。従って、第１Ｄ−ＦＦ回路Ａ１は、カウンタクロック信号ＣＣＫを２分周した第１分周信号Ｓｂ１を生成している。
【００３０】
第２Ｄ−ＦＦ回路Ａ２は、そのクロック入力端子ＣＫに第１Ｄ−ＦＦ回路Ａ１からの第１反転分周信号ＢＳｂ１が入力されている。また、第２Ｄ−ＦＦ回路Ａ２は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第２Ｄ−ＦＦ回路Ａ２は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３１】
第２Ｄ−ＦＦ回路Ａ２は、その出力端子Ｑから出力される第２分周信号Ｓｂ２を第１及び第２アンド回路１５，１６、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第２反転分周信号ＢＳｂ２を第３Ｄ−ＦＦ回路Ａ３のクロック入力端子ＣＫに出力する。
【００３２】
そして、第２Ｄ−ＦＦ回路Ａ２は、第１反転分周信号ＢＳｂ１がＬレベルからＨレベルに立ち上がる毎に、第２分周信号Ｓｂ２をＬレベル及びＨレベルで遷移させる。つまり、第２Ｄ−ＦＦ回路Ａ２は、第１分周信号Ｓｂ１を２分周した第２分周信号Ｓｂ２を生成している。従って、第２分周信号Ｓｂ２は、カウンタクロック信号ＣＣＫを４分周した信号となっている。
【００３３】
第３Ｄ−ＦＦ回路Ａ３は、そのクロック入力端子ＣＫに第２Ｄ−ＦＦ回路Ａ２からの第２反転分周信号ＢＳｂ２が入力される。また、第３Ｄ−ＦＦ回路Ａ３は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第３Ｄ−ＦＦ回路Ａ３は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３４】
第３Ｄ−ＦＦ回路Ａ３は、その出力端子Ｑから出力される第３分周信号Ｓｂ３を第１アンド回路１５、Ｄ／Ａ変換部６に出力し、その反転出力端子＊Ｑから出力される第３反転分周信号ＢＳｂ３を第４Ｄ−ＦＦ回路Ａ４のクロック入力端子ＣＫに出力する。
【００３５】
そして、第３Ｄ−ＦＦ回路Ａ３は、第２反転分周信号ＢＳｂ２がＬレベルからＨレベルに立ち上がる毎に、第３分周信号Ｓｂ３をＬレベル及びＨレベルで遷移させる。換言すると、第３Ｄ−ＦＦ回路Ａ３は、第２分周信号Ｓｂ２を２分周した第３分周信号Ｓｂ３を生成している。従って、第３分周信号Ｓｂ３は、カウンタクロック信号ＣＣＫを８分周した信号になっている。
【００３６】
第４Ｄ−ＦＦ回路Ａ４は、そのクロック入力端子ＣＫに第３Ｄ−ＦＦ回路Ａ３からの第３反転分周信号ＢＳｂ３が入力される。また、第４Ｄ−ＦＦ回路Ａ４は、そのリセット入力端子Ｒに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力されるとともに、第２アンド回路１６からの第２カウント信号Ｓｋ２が入力される。また、第４Ｄ−ＦＦ回路Ａ４は、そのデータ入力端子Ｄ及び反転出力端子＊Ｑが互いに接続されている。
【００３７】
第４Ｄ−ＦＦ回路Ａ４は、その出力端子Ｑから出力される第４分周信号Ｓｂ４を第１アンド回路１５、Ｄ／Ａ変換部６に出力する。そして、第４Ｄ−ＦＦ回路Ａ４は、第３反転分周信号ＢＳｂ３がＬレベルからＨレベルに立ち上がる毎に、第４分周信号Ｓｂ４をＬレベルとＨレベルとで遷移する。つまり、第４Ｄ−ＦＦ回路Ａ４は、第３分周信号Ｓｂ３を２分周した第４分周信号Ｓｂ４を生成している。従って、第４分周信号Ｓｂ４は、カウンタクロック信号ＣＣＫを１６分周した信号になっている。
【００３８】
このような構成により、カウンタ回路５は、４ビットの２進カウンタを構成している。つまり、各Ｄ−ＦＦ回路Ａ１〜Ａ４からそれぞれ出力される第１〜第４分周信号Ｓｂ１〜Ｓｂ４は、第１分周信号Ｓｂ１、第２分周信号Ｓｂ２、第３分周信号Ｓｂ３、第４分周信号Ｓｂ４の順で最下位ビットから最上位ビットになり、４ビットのデジタルデータであるカウンタデータになっている。
【００３９】
詳述すると、カウンタ回路５は、カウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出する毎に、カウンタデータを「００００」、「０００１」、「００１０」、・・・・・・、「１１１１」とカウントアップしていく。つまり、１０進数で言い換えると、カウンタ回路５は、カウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出する毎に、カウント値を「０」、「１」、「２」、・・・・・・、「１５」とカウントアップしていく。
【００４０】
第１アンド回路１５は、各Ｄ−ＦＦ回路Ａ１〜Ａ４から第１〜第４分周信号Ｓｂ１〜Ｓｂ４が入力される。第１アンド回路１５は、入力された第１〜第４分周信号Ｓｂ１〜Ｓｂ４が共にＨレベルのとき、Ｈレベルの第１カウント信号Ｓｋ１を第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４のリセット入力端子Ｒ、第１ＲＳ−ＦＦ回路Ｂ１のセット入力端子Ｓ、位相比較器１０に出力する。
【００４１】
換言すると、第１アンド回路１５は、カウンタ回路５がカウント値「１５」までカウントアップすると、Ｈレベルの第１カウント信号Ｓｋ１を出力する。従って、第１アンド回路１５は、カウンタ回路５がカウント値「１５」までカウントアップすると、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４をリセットする。
【００４２】
第１ＲＳ−ＦＦ回路Ｂ１は、セット入力端子Ｓに第１アンド回路１５からの第１カウント信号Ｓｋ１が入力され、リセット入力端子Ｒに外部からリセット信号Ｓｒが入力される。第１ＲＳ−ＦＦ回路Ｂ１は、出力端子Ｑから出力されるソフトスタート完了信号ＳｓｏをＤ／Ａ変換器７、第２アンド回路１６に出力する。
【００４３】
そして、第１ＲＳ−ＦＦ回路Ｂ１は、リセット信号ＳｒのＨレベルへの立ち上がりを検出すると、Ｌレベルのソフトスタート完了信号Ｓｓｏを出力する。また、第１ＲＳ−ＦＦ回路Ｂ１は、入力された第１カウント信号Ｓｋ１のＨレベルへの立ち上がりを検出すると、Ｈレベルのソフトスタート完了信号Ｓｓｏを出力する。従って、第１ＲＳ−ＦＦ回路Ｂ１は、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが供給されると第１カウント信号Ｓｋ１をリセットしてＬレベルにしている。
【００４４】
第２アンド回路１６は、第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２から第１及び第２分周信号Ｓｂ１，Ｓｂ２、ソフトスタート完了信号Ｓｓｏが入力される。第２アンド回路１６は、入力された第１及び第２分周信号Ｓｂ１，Ｓｂ２、ソフトスタート完了信号Ｓｓｏが共にＨレベルのとき、Ｈレベルの第２カウント信号Ｓｋ２を第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４のリセット入力端子Ｒ及び位相比較器１０に出力する。
【００４５】
つまり、第２アンド回路１６は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、そして、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップして第１及び第２分周信号Ｓｂ１，Ｓｂ２が共にＨレベルになると、Ｈレベルの第２カウント信号Ｓｋ２を出力する。従って、第２アンド回路１６は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了し、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップすると、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４をリセットする。
【００４６】
詳述すると、ＤＣ−ＤＣコンバータ１のソフトスタートが完了した後、第２アンド回路１６は、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップするとＨレベルの第２カウント信号Ｓｋ２を出力し、そして、カウンタ回路５がリセットされるとＬレベルの第２カウント信号Ｓｋ２を出力する。
【００４７】
次に再度、第２アンド回路１６は、カウンタ回路５がカウント値「４」までスイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫをカウントアップするとＨレベルの第２カウント信号Ｓｋ２を出力する。上記の動作を繰り返すことで、ＤＣ−ＤＣコンバータ１のソフトスタートが完了した後、第２カウント信号Ｓｋ２は、カウンタクロック信号ＣＣＫを４分周した信号になっている。
【００４８】
図１に示すように、Ｄ／Ａ変換部６は、第１〜第４スイッチＳＷ１〜ＳＷ４、Ｄ／Ａ変換器７を有している。
Ｄ／Ａ変換器７は、カウンタ回路５から第１〜第４スイッチＳＷ１〜ＳＷ４を介して第１〜第４分周信号Ｓｂ１〜Ｓｂ４が入力される。第１〜第４スイッチＳＷ１〜ＳＷ４は、図示しない外部装置からのソフトスタート完了信号Ｓｓｏに基づいて、それぞれ開放・短絡する。具体的には、第１〜第４スイッチＳＷ１〜ＳＷ４は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡し、反対に、第１〜第４スイッチＳＷ１〜ＳＷ４は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると開放する。
【００４９】
Ｄ／Ａ変換器７は、入力された第１〜第４分周信号Ｓｂ１〜Ｓｂ４であるカウントデータをアナログ信号であるソフトスタート電圧Ｖｓに変換して第１コンパレータ回路８に出力する。つまり、Ｄ／Ａ変換器７は、カウンタ回路５がカウンタクロック信号ＣＣＫのＨレベルへの立ち上がりを検出してカウントアップする毎に、ソフトスタート電圧Ｖｓを段階的に上げている。そして、Ｄ／Ａ変換器７は、カウンタ回路５からＨレベルのソフトスタート完了信号Ｓｓｏを入力すると、そのときのソフトスタート電圧Ｖｓを維持するようになっている。
【００５０】
詳しくは、Ｄ／Ａ変換器７は、カウンタ回路５がカウンタクロック信号ＣＣＫをカウントアップするごとに、ソフトスタート電圧Ｖｓを段階的に上げていき、カウンタ回路５がカウント値「１５」までカウンタクロック信号ＣＣＫをカウントアップすると、ソフトスタート電圧Ｖｓを一定にしている。なお、本実施形態では、ソフトスタート電圧Ｖｓは、Ｄ／Ａ変換器７がカウントデータ「１１１１」を入力すると、第１コンパレータ回路８の非反転入力端子に入力される第１基準電圧Ｖｒ１より大きな電圧値になっている。
【００５１】
第１コンパレータ回路８は、その非反転入力端子にＤ／Ａ変換器７からのソフトスタート電圧Ｖｓ、及び、第１基準電圧Ｖｒ１がそれぞれ入力される。なお、第１基準電圧Ｖｒ１は、出力電圧Ｖｏの目標電圧より小さく、出力電圧Ｖｏの目標電圧に応じて設定される。また、第１コンパレータ回路８は、その反転入力端子に出力電圧Ｖｏが帰還されて入力される。第１コンパレータ回路８は、入力されたソフトスタート電圧Ｖｓ、第１基準電圧Ｖｒ１、出力電圧Ｖｏを比較し、その比較結果に応じた判定信号Ｊ１をパルス発生器９に出力する。
【００５２】
具体的には、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧値と、出力電圧Ｖｏとを比較している。
つまり、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧が出力電圧Ｖｏより低いとき、Ｌレベルの判定信号Ｊ１を出力する。反対に、第１コンパレータ回路８は、ソフトスタート電圧Ｖｓと第１基準電圧Ｖｒ１のうちの低い電圧値が出力電圧Ｖｏ以上のとき、Ｈレベルの判定信号Ｊ１を出力する。
【００５３】
詳しくは、まず、第１コンパレータ回路８は、ＤＣ−ＤＣコンバータ１に入力電圧ＶＩＮが入力されると、ソフトスタート電圧Ｖｓが第１基準電圧Ｖｒ１より小さいため、ソフトスタート電圧Ｖｓと出力電圧Ｖｏを比較する。そして、ソフトスタート電圧Ｖｓが段階的に上がっていき、ソフトスタート電圧Ｖｓが基準電圧Ｖｏ以上になると、第１コンパレータ回路８は、第１基準電圧Ｖｒ１と出力電圧Ｖｏを比較する。
【００５４】
パルス発生器９はＲＳ−ＦＦ回路であり、そのセット入力端子Ｓに第１コンパレータ回路８からの判定信号Ｊ１が入力される。パルス発生器９は、そのリセット入力端子Ｒにオン時間設定回路１１からのオン時間設定信号Ｓｅが入力される。
【００５５】
本実施形態では、オン時間設定回路１１からのオン時間設定信号Ｓｅは、パルス発生器９の出力端子ＱからＨレベルの駆動信号Ｓｄがオン時間設定回路１１に出力されるとＬレベルになり、そして、オン時間設定回路１１で設定された時間経過した後にＨレベルになる。
【００５６】
パルス発生器９は、セット入力端子ＳにＨレベルの判定信号Ｊ１が入力されると、セット状態になり、出力端子ＱからＨレベルの駆動信号Ｓｄを出力トランジスタＴｒ１に出力する。そして、パルス発生器９は、リセット入力端子ＲにＨレベルのオン時間設定信号Ｓｅが入力されると、出力端子ＱからＬレベルの駆動信号Ｓｄを出力トランジスタＴｒ１に出力する。
【００５７】
言い換えると、パルス発生器９は、出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になると、Ｈレベルの駆動信号Ｓｄを出力し、オン時間設定回路１１で設定された時間経過すると、Ｌレベルの駆動信号Ｓｄを出力する。
【００５８】
詳述すると、パルス発生器９は、出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になってからオン時間設定回路１１で設定された時間経過するまで、Ｈレベルの駆動信号Ｓｄをコンバータ部２に出力して出力電圧Ｖｏを上げるようになっている。そして、パルス発生器９は、オン時間設定回路１１で設定された時間経過してから出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になるまで、Ｌレベルの駆動信号Ｓｄをコンバータ部２に出力して出力電圧Ｖｏを下げるようになっている。
【００５９】
つまり、パルス発生器９は、オン時間設定回路１１で設定されたＨレベルの駆動信号Ｓｄを出力する時間、及び、オン時間設定回路１１で設定された時間が経過してから出力電圧Ｖｏが第１基準電圧Ｖｒ１以下になるまでのＬレベルの駆動信号Ｓｄを出力する時間のデューティー比のパルス信号としての駆動信号Ｓｄを生成している。
【００６０】
このような第１コンパレータ回路８、パルス発生器９、コンバータ部２を含む制御ループにおいて、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく一定電圧（目標電圧）に維持されるように制御される。すなわち、この制御ループでは、パルス発生器９の駆動信号ＳｄがＬレベルとなり、出力トランジスタＴｒ１がオフされると、出力トランジスタＴｒ１のオン動作時にチョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなると、パルス発生器９の駆動信号Ｓｄが所定時間Ｈレベルとなり、出力トランジスタＴｒ１が再度オンされる。以下、このような動作が繰り返され、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく目標電圧に維持される。
【００６１】
上記のように、構成したＤＣ−ＤＣコンバータ１の制御回路３には、位相比較器１０、オン時間設定回路１１が設けられている。位相比較器１０及びオン時間設定回路１１は、オン時間設定信号ＳｅをＬレベルからＨレベルに立ち上げるタイミングを制御している。すなわち、位相比較器１０及びオン時間設定回路１１は、パルス発生器９がＨレベルの駆動信号Ｓｄを出力する時間、つまり、出力トランジスタＴｒ１がオンする時間を制御している。
【００６２】
図３に示すように、位相比較器１０は、位相比較回路２０、排他的論理和回路２１、積分回路２２を有している。
位相比較回路２０は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８、第７及び第８スイッチＳＷ７，ＳＷ８、第３アンド回路２３を含んでいる。
【００６３】
第７Ｄ−ＦＦ回路Ａ７は、そのデータ入力端子Ｄに常に入力電圧ＶＩＮが供給され、そのクロック入力端子ＣＫに第７スイッチＳＷ７を介して基準クロック信号ＣＬＫが入力される。また、第７Ｄ−ＦＦ回路Ａ７は、そのリセット入力端子Ｒに第３アンド回路２３から比較信号Ｓｃが入力される。
【００６４】
このとき、第７スイッチＳＷ７は、前記第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏに基づいて、開放・短絡する。具体的には、第７スイッチＳＷ７は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると開放し、反対に、第７スイッチＳＷ７は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡する。
【００６５】
つまり、第７スイッチＳＷ７は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて基準クロック信号ＣＬＫを第７Ｄ−ＦＦ回路Ａ７のクロック入力端子ＣＫに入力しない、反対に、第７スイッチＳＷ７は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了して通常動作になると、基準クロック信号ＣＬＫを第７Ｄ−ＦＦ回路Ａ７のクロック入力端子ＣＫに入力するようになっている。
【００６６】
従って、第７Ｄ−ＦＦ回路Ａ７は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて動作せず、反対に、第７Ｄ−ＦＦ回路Ａ７は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了して通常動作になると動作するようになっている。
【００６７】
第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出する毎に、そのときデータ入力端子Ｄに入力されているＨレベルの入力電圧ＶＩＮを第１ＦＦ信号Ｓｆ１として第３アンド回路２３及び排他的論理和回路２１に出力する。詳しくは、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出すると、出力端子ＱからＨレベルの第１ＦＦ信号Ｓｆ１を出力する。一方、第７Ｄ−ＦＦ回路Ａ７は、第３アンド回路２３からＨレベルの比較信号Ｓｃを入力すると、Ｌレベルの第１ＦＦ信号Ｓｆ１を出力する。
【００６８】
第８Ｄ−ＦＦ回路Ａ８は、そのデータ入力端子Ｄに常に入力電圧ＶＩＮが供給され、そのクロック入力端子ＣＫにカウンタ回路５（第２アンド回路１６）から第８スイッチＳＷ８を介して第２カウント信号Ｓｋ２が入力される。また、第８Ｄ−ＦＦ回路Ａ８は、そのリセット入力端子Ｒに第３アンド回路２３から比較信号Ｓｃが入力される。
【００６９】
このとき、第８スイッチＳＷ８は、前記第１ＲＳ−ＦＦ回路Ｂ１からのソフトスタート完了信号Ｓｓｏに基づいて、開放・短絡する。具体的には、第８スイッチＳＷ８は、Ｌレベルのソフトスタート完了信号Ｓｓｏを入力すると開放し、反対に、第８スイッチＳＷ８は、Ｈレベルのソフトスタート完了信号Ｓｓｏを入力すると短絡する。
【００７０】
つまり、第８Ｄ−ＦＦ回路Ａ８は、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて第２カウント信号Ｓｋ２をクロック入力端子ＣＫに入力しない、反対に、第８Ｄ−ＦＦ回路Ａ８は、ＤＣ−ＤＣコンバータ１のソフトスタートが完了すると、第２カウント信号Ｓｋ２をクロック入力端子ＣＫに入力するようになっている。
【００７１】
第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出する毎に、そのときデータ入力端子Ｄに供給されているＨレベルの入力電圧ＶＩＮを第２ＦＦ信号Ｓｆ２として第３アンド回路２３、排他的論理和回路２１、積分回路２２に出力する。つまり、第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、出力端子ＱからＨレベルの第２ＦＦ信号Ｓｆ２を出力する。第８Ｄ−ＦＦ回路Ａ８は、第３アンド回路２３からＨレベルの比較信号Ｓｃを入力すると、Ｌレベルの第２ＦＦ信号Ｓｆ２を出力する。
【００７２】
第３アンド回路２３は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８から第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２がそれぞれ入力される。第３アンド回路２３は、入力された第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２が共にＨレベルのとき、Ｈレベルの比較信号Ｓｃを第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８のリセット入力端子Ｒに出力して第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８をリセットする。
【００７３】
上記の構成により、位相比較回路２０では、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、対応する基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを共に検出すると、リセットされる。これにより、位相比較回路２０は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差を検出している。
【００７４】
詳述すると、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが遅いとき、第８Ｄ−ＦＦ回路Ａ８は、第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、Ｈレベルの第２ＦＦ信号Ｓｆ２を出力する。そして、第８Ｄ−ＦＦ回路Ａ８は、第７Ｄ−ＦＦ回路Ａ７が基準クロック信号ＣＬＫのＨレベルの立ち上がりを検出すると、第２ＦＦ信号Ｓｆ２をＨレベルからＬレベルに立ち下げて出力する。
【００７５】
つまり、第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じたパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力している。第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が大きいほど、大きなパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力する。反対に、第８Ｄ−ＦＦ回路Ａ８は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が小さいほど、小さい大きなパルス幅のＨレベルの第２ＦＦ信号Ｓｆ２を出力する。
【００７６】
従って、第８Ｄ−ＦＦ回路Ａ８からのＨレベルの第２ＦＦ信号Ｓｆ２で、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いということを判定する。さらに、Ｈレベルの第２ＦＦ信号Ｓｆ２のパルス幅で、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差がわかる。
【００７７】
反対に、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが早いとき、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫのＨレベルへの立ち上がりを検出すると、Ｈレベルの第１ＦＦ信号Ｓｆ１を出力する。そして、第７Ｄ−ＦＦ回路Ａ７は、第８Ｄ−ＦＦ回路Ａ８が第２カウント信号Ｓｋ２のＨレベルの立ち上がりを検出すると、第１ＦＦ信号Ｓｆ１をＨレベルからＬレベルに立ち下げて出力する。
【００７８】
つまり、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じたパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力している。第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が大きいほど、大きなパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力する。反対に、第７Ｄ−ＦＦ回路Ａ７は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差が小さいほど、小さいパルス幅のＨレベルの第１ＦＦ信号Ｓｆ１を出力する。
【００７９】
従って、第７Ｄ−ＦＦ回路Ａ７からのＨレベルの第１ＦＦ信号Ｓｆ１で、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いということを判定する。さらに、Ｈレベルの第１ＦＦ信号Ｓｆ１のパルス幅で、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差がわかる。
【００８０】
さらに、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが同じとき、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、対応する基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりを検出すると、Ｈレベルの第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２を出力して瞬時にＬレベルに立ち下げる。これにより、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が同じということがわかる。このため、説明の便宜上、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２と周期が同じ場合、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は、Ｈレベルの対応する第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２を出力しないものとみなす。
【００８１】
排他的論理和回路２１は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８から第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２がそれぞれ入力される。排他的論理和回路２１は、入力された第１又は第２ＦＦ信号Ｓｆ１，Ｓｆ２がＨレベルのとき、Ｈレベルの切り替え信号Ｓｓｗをオン時間設定回路１１に出力する。
【００８２】
このように、排他的論理和回路２１は、第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２のＨレベルへの立ち上がりの時間差を検出している。つまり、排他的論理和回路２１は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差を検出し、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差があるとき、Ｈレベルの切り替え信号Ｓｓｗを出力する。
【００８３】
言い換えると、排他的論理和回路２１は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期が異なるとき、Ｈレベルの切り替え信号Ｓｓｗを出力する。なお、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、排他的論理和回路２１は、第７及び第８Ｄ−ＦＦ回路Ａ７，Ａ８は動作しないため、第１及び第２ＦＦ信号Ｓｆ１，Ｓｆ２は共にＬレベルになり、Ｌレベルの切り替え信号Ｓｓｗを出力している。
【００８４】
積分回路２２は、第１アンプ回路２６、第１及び第２抵抗Ｒ１，Ｒ２、第２コンデンサＣ２を有している。
第１アンプ回路２６は、その反転入力端子に第１抵抗Ｒ１を介して第２ＦＦ信号Ｓｆ２が入力されるとともに、第２抵抗Ｒ２及び第２コンデンサＣ２よりなる並列回路を介して出力端子に接続されている。第１アンプ回路２６は、その非反転入力端子に第２基準電圧Ｖｒ２（本実施形態では、ＶＩＮ／２）が入力されている。
【００８５】
このような構成により、積分回路２２は、第２ＦＦ信号Ｓｆ２を積分して積分電圧Ｖｄとしてオン時間設定回路１１に出力する。換言すると、積分回路２２は、Ｌレベルの第２ＦＦ信号Ｓｆ２を入力する時間が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して大きくする。反対に、積分回路２２は、Ｈレベルの第２ＦＦ信号Ｓｆ２を入力する時間が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して小さくする。
【００８６】
詳述すると、積分回路２２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２のＨレベルへの立ち上がりの時間差に応じて、積分電圧Ｖｄをオン時間設定回路１１に出力する。つまり、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが遅いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して低くする。反対に、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２よりＨレベルへの立ち上がりが早いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して高くする。
【００８７】
言い換えると、積分回路２２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差に応じて、積分電圧Ｖｄをオン時間設定回路１１に出力する。つまり、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して高くする。反対に、積分回路２２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いほど、積分電圧Ｖｄを第２基準電圧Ｖｒ２に対して低くする。
【００８８】
図４に示すように、オン時間設定回路１１は、設定電圧制御回路３１、比較部３２を有している。
設定電圧制御回路３１は、ｎｐｎバイポーラトランジスタである第２トランジスタＴｒ２、第２切り替えスイッチＳＷＣ２、ＰチャネルＭＯＳトランジスタである第３及び第４トランジスタＴｒ３，Ｔｒ４、ＮチャネルＭＯＳトランジスタである第５トランジスタＴｒ５、第２抵抗Ｒ２、第３コンデンサＣ３、インバータ回路３５を含んでいる。
【００８９】
第２トランジスタＴｒ２は、そのエミッタが第２抵抗Ｒ２を介してグランド線Ｇ１に接続され、そのコレクタが第３トランジスタＴｒ３のゲート及びドレイン、第４トランジスタＴｒ４のゲートに接続されている。第２トランジスタＴｒ２のベースは、第２切り替えスイッチＳＷＣ２を介して位相比較器１０からの積分電圧Ｖｄ、又は、第３基準電圧Ｖｒ３（本実施形態では、ＶＩＮ／２）を電流制御電圧Ｖｅとして入力されるようになっている。
【００９０】
第２切り替えスイッチＳＷＣ２は、位相比較器１０からの切り替え信号Ｓｓｗに基づいて、その第１端子Ｔａを第２端子Ｔｂ又は第３端子Ｔｃに切り替えて接続する。つまり、第２切り替えスイッチＳＷＣ２は、Ｌレベルの切り替え信号Ｓｓｗが入力されると、第１端子Ｔａを第２端子Ｔｂに接続して第３基準電圧Ｖｒ３を電流制御電圧Ｖｅとして出力する。また、第２切り替えスイッチＳＷＣ２は、Ｈレベルの切り替え信号Ｓｓｗが入力されると、第１端子Ｔａを第３端子Ｔｃに接続して積分電圧Ｖｄを電流制御電圧Ｖｅとして出力する。
【００９１】
詳述すると、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、第２切り替えスイッチＳＷＣ２は、第３基準電圧Ｖｒ３を電流制御電圧Ｖｅとして出力する。また、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期が同じとき、第３基準電圧Ｖｒ３の電流制御電圧Ｖｅを出力する。
【００９２】
一方、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が短いとき、第３基準電圧Ｖｒ３より電圧値が高い積分電圧Ｖｄの電流制御電圧Ｖｅを出力する。反対に、ＤＣ−ＤＣコンバータ１の通常動作において、第２切り替えスイッチＳＷＣ２は、基準クロック信号ＣＬＫが第２カウント信号Ｓｋ２より周期が長いとき、第３基準電圧Ｖｒ３よりも電圧値が低い積分電圧Ｖｄを電流制御電圧Ｖｅとして出力する。
【００９３】
このような構成により、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅに応じた電流値になっている。つまり、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅが大きいほど大きくなり、反対に、第２トランジスタＴｒ２のコレクタ電流Ｉ２は、電流制御電圧Ｖｅが小さいほど小さくなる。
【００９４】
第３及び第４トランジスタＴｒ３，Ｔｒ４は、そのソースに基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、入力電圧ＶＩＮから降圧され、入力電圧ＶＩＮや温度などの変化に影響されない電圧である。第４トランジスタＴｒ４は、そのドレインが第３コンデンサＣ３を介してグランド線Ｇ１に接続され、また、第５トランジスタＴｒ５のドレインに接続されている。
【００９５】
このような構成により、第３及び第４トランジスタＴｒ３，Ｔｒ４は、カレントミラーを構成している。これにより、第３トランジスタＴｒ３のドレイン電流Ｉ３は、第２トランジスタＴｒ２のコレクタ電流Ｉ２と同じになっている。また、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、トランジスタサイズの比になっている。
【００９６】
これにより、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅに応じた電流値になっている。つまり、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅが大きいほどその電流値が大きくなり、反対に、第４トランジスタＴｒ４のドレイン電流Ｉ４は、電流制御電圧Ｖｅが小さいほどその電流値が小さくなる。
【００９７】
そして、第３コンデンサＣ３は、第４トランジスタＴｒ４のドレイン電流Ｉ４によって充電され、その一端（第４トランジスタＴｒ４側）の電圧値であるオン時間設定電圧Ｖｔが上昇する。従って、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅに応じた電圧値になる。すなわち、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅが大きいほど第３コンデンサＣ３が早く充電され、その電圧値が早く上昇する。反対に、オン時間設定電圧Ｖｔは、電流制御電圧Ｖｅが小さいほど第３コンデンサＣ３が遅く充電され、その電圧値が遅く上昇する。
【００９８】
第５トランジスタＴｒ５は、そのゲートに前記パルス発生器９からの駆動信号Ｓｄがインバータ回路３５にて反転されて生成された反転駆動信号ＢＳｄが入力され、そのソースがグランド線Ｇ１に接続されている。そして、第５トランジスタＴｒ５は、入力される反転駆動信号ＢＳｄに基づいてオン・オフする。第５トランジスタＴｒ５は、Ｌレベルの反転駆動信号ＢＳｄが入力されるとオフする。反対に、第５トランジスタＴｒ５は、Ｈレベルの反転駆動信号ＢＳｄが入力されるとオンし、第３コンデンサＣ３に蓄積された電荷を放電してオン時間設定電圧Ｖｔをグランドレベルにする。
【００９９】
従って、第５トランジスタＴｒ５は、前記コンバータ部２の出力トランジスタＴｒ１がオフすると、オン時間設定電圧Ｖｔをグランドレベルする。第４及び第５トランジスタＴｒ４，Ｔｒ５及び第３コンデンサＣ３の接続点（ノードＮ２）は、比較部３２にオン時間設定電圧Ｖｔを出力する。
【０１００】
比較部３２は、第２コンパレータ回路３３、第４及び第５抵抗Ｒ４，Ｒ５を有している。
第２コンパレータ回路３３の非反転入力端子は、設定電圧制御回路３１からオン時間設定電圧Ｖｔが入力される。第２コンパレータ回路３３の反転入力端子は、第４及び第５抵抗Ｒ４，Ｒ５は直列回路の第４及び第５抵抗Ｒ４，Ｒ５の接続点（ノードＮ３）と接続されている。第４及び第５抵抗Ｒ４，Ｒ５の直列回路の一端（第４抵抗Ｒ４側）は出力電圧Ｖｏが供給され、他端（第５抵抗Ｒ５側）がグランド線Ｇ１に接続されている。そして、ノードＮ３の電圧値を第５基準電圧Ｖｒ５として第２コンパレータ回路３３の反転入力端子に出力している。
【０１０１】
そして、第２コンパレータ回路３３は、入力されたオン時間設定電圧Ｖｔが第５基準電圧Ｖｒ５より小さいと、Ｌレベルのオン時間設定信号Ｓｅをパルス発生器９のリセット入力端子Ｒに出力する。反対に、第２コンパレータ回路３３は、入力されたオン時間設定電圧Ｖｔが第５基準電圧Ｖｒ５以上のとき、Ｈレベルのオン時間設定信号Ｓｅをパルス発生器９のリセット入力端子Ｒに出力する。
【０１０２】
従って、オン時間設定回路１１は、パルス発生器９からＨレベルの駆動信号Ｓｄ（出力トランジスタＴｒ１がオン）が入力されると、Ｌレベルのオン時間設定信号Ｓｅを出力してコンバータ部２の出力トランジスタＴｒ１のオンを維持させる。そして、オン時間設定回路１１は、電流制御電圧Ｖｅに応じて、オン時間設定信号ＳｅをＬレベルからＨレベルに立ち上げて出力し、コンバータ部２の出力トランジスタＴｒ１をオフさせる。つまり、オン時間設定回路１１は、電流制御電圧Ｖｅが高いほど出力トランジスタＴｒ１のオン時間が短くし、反対に、オン時間設定回路１１は、電流制御電圧Ｖｅが低いほど出力トランジスタＴｒ１のオン時間が長くする。なお、ＤＣ−ＤＣコンバータ１のソフトスタートにおいて、オン時間設定回路１１は、電流制御電圧Ｖｅは一定のため、出力トランジスタＴｒ１のオン時間を一定している。
【０１０３】
すなわち、ＤＣ−ＤＣコンバータ１の通常動作において、位相比較器１０は、基準クロック信号ＣＬＫ及び第２カウント信号Ｓｋ２の周期の時間差を検出し、オン時間設定回路１１は、位相比較器１０が検出した時間差を無くすようにコンバータ部２の出力トランジスタＴｒ１のオン時間を制御している。
【０１０４】
このため、スイッチング電圧Ｖｓｗを４分周して第２カウント信号Ｓｋ２を生成しているため、ＤＣ−ＤＣコンバータ１は、出力トランジスタＴｒ１のスイッチングの４回に１回においてスイッチング周波数を補正することができる。
【０１０５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）カウンタ回路５は、ソフトスタートにおいて、その第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４を用いて基準クロック信号ＣＬＫをカウントしている。また、カウンタ回路５は、通常動作時において、その第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２を用いてスイッチング電圧Ｖｓｗを分周している。
【０１０６】
このため、第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２は、ソフトスタートにおいて基準クロック信号ＣＬＫのカウント、及び、通常動作においてスイッチング電圧Ｖｓｗを分周して兼用にしているため、その分、回路規模を縮小することできる。
【０１０７】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、カウンタ回路５の第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４は、Ｄ−フリップフロップ回路で構成していた。これに限らず、カウンタとしての機能を有する回路構成であれば、その回路構成は特に制限されない。
【０１０８】
・上記実施形態において、通常動作にてスイッチング電圧Ｖｓｗを分周するカウンタ回路を、ソフトスタートにて基準クロック信号ＣＬＫをカウントするカウンタ回路である第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２と兼用していた。これに限らず、通常動作にてスイッチング電圧Ｖｓｗを分周するカウンタ回路と兼用するカウンタ回路は、通常動作時に使用しないカウンタ回路であれば特に制限されない。
【０１０９】
・上記実施形態において、スイッチング電圧Ｖｓｗを４分周して第２カウント信号Ｓｋ２を生成し、また、基準クロック信号ＣＬＫをカウント値「１６」までカウントアップしていたが、その分周数及びカウント値については特に制限されない。これに伴い、分周数及びカウンタ値に応じて第１〜第４Ｄ−ＦＦ回路Ａ１〜Ａ４の数は変更することになる。
【０１１０】
・上記実施形態において、第３コンデンサＣ３に充電する第４トランジスタＴｒ４のドレイン電流Ｉ４を制御してオン時間設定電圧Ｖｔを変更していた。これに限らず、第３コンデンサＣ３の容量値を制御してオン時間設定電圧Ｖｔを変更してもよい。
【０１１１】
・上記各実施形態では、入力電圧ＶＩＮを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧ＶＩＮを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。
【０１１２】
・上記各実施形態では、非同期整流方式のＤＣ−ＤＣコンバータに具体化したが、同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、電圧制御モードのＤＣ−ＤＣコンバータに具体化したが、電流制御モードのＤＣ−ＤＣコンバータに具体化してもよい。
【符号の説明】
【０１１３】
１ ＤＣ−ＤＣコンバータ
３ 制御回路
５ カウンタ回路
Ａ１〜Ａ４ Ｄ−フリップフロップ回路
ＣＬＫ 基準クロック信号
Ｔｒ１ スイッチング素子（出力トランジスタ）
【特許請求の範囲】
【請求項１】
通常動作の前にソフトスタートを行うソフトスタート機能を備え、
前記通常動作において、スイッチング素子のスイッチング周波数を分周するカウンタ回路とを有し、
基準周波数と、前記スイッチング周波数を分周した周波数とを比較し、前記スイッチング周波数を補正することを特徴とするＤＣ−ＤＣコンバータの制御回路であって、
前記カウンタ回路は、前記ソフトスタートの期間を計測することを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項２】
請求項１に記載のＤＣ−ＤＣコンバータの制御回路であって、
前記ソフトスタートにおいて使用されるカウンタ回路は、
デジタルソフトスタートに用いられることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項３】
請求項１又は２に記載のＤＣ−ＤＣコンバータの制御回路であって、
前記ソフトスタートにおいて使用されるカウンタ回路は、
Ｄ−フリップフロップ回路を有することを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項４】
請求項１〜３のいずれか１つに記載のＤＣ−ＤＣコンバータの制御回路を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
請求項４に記載のＤＣ−ＤＣコンバータを備えることを特徴とする電子機器。
【請求項１】
通常動作の前にソフトスタートを行うソフトスタート機能を備え、
前記通常動作において、スイッチング素子のスイッチング周波数を分周するカウンタ回路とを有し、
基準周波数と、前記スイッチング周波数を分周した周波数とを比較し、前記スイッチング周波数を補正することを特徴とするＤＣ−ＤＣコンバータの制御回路であって、
前記カウンタ回路は、前記ソフトスタートの期間を計測することを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項２】
請求項１に記載のＤＣ−ＤＣコンバータの制御回路であって、
前記ソフトスタートにおいて使用されるカウンタ回路は、
デジタルソフトスタートに用いられることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項３】
請求項１又は２に記載のＤＣ−ＤＣコンバータの制御回路であって、
前記ソフトスタートにおいて使用されるカウンタ回路は、
Ｄ−フリップフロップ回路を有することを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項４】
請求項１〜３のいずれか１つに記載のＤＣ−ＤＣコンバータの制御回路を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
請求項４に記載のＤＣ−ＤＣコンバータを備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１０３９０（Ｐ２０１１−１０３９０Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４８９３０（Ｐ２００９−１４８９３０）
【出願日】平成２１年６月２３日（２００９．６．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２３日（２００９．６．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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