ＤＣ−ＤＣコンバータ
【課題】ＤＣ−ＤＣコンバータのスイッチング損失を低減する。
【解決手段】一つの実施形態によれば、ＤＣ−ＤＣコンバータは、基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成される。基板は入力電圧が入力される第一のリードと低電位側電源に接続される第二のリードが設けられる。ハイサイドトランジスタチップは制御長が短く、第一のリードを介して入力電圧が入力される第一の端子と、制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを有する。ローサイドトランジスタチップは制御長が短く、ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、第二のリードを介して低電位側電源に接続される第二の端子とを有する。ハイサイドトランジスタの第二の端子側から出力電圧が出力される。
【解決手段】一つの実施形態によれば、ＤＣ−ＤＣコンバータは、基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成される。基板は入力電圧が入力される第一のリードと低電位側電源に接続される第二のリードが設けられる。ハイサイドトランジスタチップは制御長が短く、第一のリードを介して入力電圧が入力される第一の端子と、制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを有する。ローサイドトランジスタチップは制御長が短く、ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、第二のリードを介して低電位側電源に接続される第二の端子とを有する。ハイサイドトランジスタの第二の端子側から出力電圧が出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、スイッチング素子をオン・オフ制御して直流入力電圧を昇圧、降圧、反転、或いは昇降圧して出力電圧を生成する。例えば、同期整流型降圧ＤＣ−ＤＣコンバータは、ハイサイドトランジスタ、ローサイドトランジスタ、制御ＩＣなどが設けられる。制御ＩＣは、ハイサイドトランジスタ及びローサイドトランジスタをそれぞれ制御する信号を生成する。
【０００３】
ハイサイドトランジスタ、ローサイドトランジスタ、及び制御ＩＣが基板上に配置される、例えばＭＣＭ（multi chip module）型のＤＣ−ＤＣコンバータでは、ハイサイドトランジスタのゲートと制御ＩＣを接続する第一の信号線の長さ、ローサイドトランジスタのゲートと制御ＩＣを接続する第二の信号線の長さがそれぞれ長くなる。信号線の長さが長くなるとゲート配線の抵抗成分及びインダクタ成分が増加してスイッチング損失が増大するという問題点がある。高周波動作が要求されるＤＣ−ＤＣコンバータでは、よりスイッチング損失が増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−９１９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スイッチング損失を低減することができるＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、ＤＣ−ＤＣコンバータは、基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成される。基板は、入力電圧が入力される第一のリードと低電位側電源に接続される第二のリードが設けられる。ハイサイドトランジスタチップは、第一のリードを介して入力電圧が入力される第一の端子と、制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを有する。ローサイドトランジスタチップは、ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、第二のリードを介して低電位側電源に接続される第二の端子とを有する。ハイサイドトランジスタの第二の端子側から出力電圧が出力される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】第一の実施形態に係るＤＣ−ＤＣコンバータの構成を示す平面図である。
【図３】図２のＡ−Ａ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図４】図２のＢ−Ｂ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図５】第一の実施形態に係る比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図６】第一の実施形態に係る比較例のＤＣ−ＤＣコンバータの構成を示す平面図である。
【図７】スイッチング損失を説明する図である。
【図８】変形例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図９】第二の実施形態に係るＤＣ−ＤＣコンバータの構成を示す平面図である。
【図１０】図９のＣ−Ｃ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図１１】図９のＤ−Ｄ線に沿うＤＣ−ＤＣコンバータの断面図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るＤＣ−ＤＣコンバータについて、図面を参照して説明する。図１はＤＣ−ＤＣコンバータの構成を示す回路図である。図２はＤＣ−ＤＣコンバータの構成を示す平面図である。図３は図２のＡ−Ａ線に沿うＤＣ−ＤＣコンバータの断面図である。図４は図２のＢ−Ｂ線に沿うＤＣ−ＤＣコンバータの断面図である。図５は比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。図６は比較例のＤＣ−ＤＣコンバータの構成を示す平面図である。本実施形態では、ハイサイドトランジスタ及びローサイドトランジスタのスイッチング損失を抑制するために複数の半導体チップを積層形成してゲート配線長を短縮化し、ゲート配線インピーダンスを低減している。
【００１０】
図１に示すように、ＤＣ−ＤＣコンバータ９０には、制御部１、ハイサイドトランジスタＨＳＴＲ１、ローサイドトランジスタＬＳＴＲ１、平滑コンデンサＣｏｕｔ、インダクタＬ１、端子Ｐｖｉｎ、端子Ｐｇｈ、端子Ｐｇｌ、及び端子Ｐｖｏｕｔが設けられる。
【００１１】
ＤＣ−ＤＣコンバータ９０は、例えば入力電圧Ｖｉｎを降圧し、降圧した出力電圧Ｖｏｕｔを出力する同期整流降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ９０は、基板上にハイサイドトランジスタＨＳＴＲ１、ローサイドトランジスタＬＳＴＲ１、及び制御部１が積層形成されるＭＣＭ（multi chip module）型のＤＣ−ＤＣコンバータである。
【００１２】
ＤＣ−ＤＣコンバータ９０は、負荷２に降圧された出力電圧Ｖｏｕｔを供給する。負荷２では出力電流Ｉｏｕｔが端子Ｐｖｏｕｔから低電位側電源（接地電位）Ｖｓｓ側に流れる。ＤＣ−ＤＣコンバータ９０は、センサ、無線通信回路、モータ駆動回路、インターフェース回路、計測機器などの電源として使用される。ＤＣ−ＤＣコンバータ９０は、例えば１００ＫＨｚから１０ＭＨｚの範囲内の周波数で動作する。
【００１３】
ＤＣ−ＤＣコンバータ９０は、複数の半導体チップが積層形成された構造なので実装容量の削減化が図れ、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１のゲート配線を短縮化できスイッチング損失を抑制することができる（詳細は後述する）。
【００１４】
制御部１は、ハイサイドトランジスタＨＳＴＲ１を制御する第一の制御信号Ｓｓｇ１とローサイドトランジスタＬＳＴＲ１を制御する第二の制御信号Ｓｓｇ２を生成する。
【００１５】
端子Ｐｖｉｎは、図示しない電源から入力電圧Ｖｉｎを入力する入力電圧端子である。端子Ｐｏｕｔは、ノードＮ１と負荷２の間に設けられ、負荷２に出力電圧Ｖｏｕｔを供給する。
【００１６】
ハイサイドトランジスタＨＳＴＲ１は、端子ＰｖｉｎとノードＮｌｘの間に設けられるＮｃｈ パワーＭＯＳトランジスタである。ハイサイドトランジスタＨＳＴＲ１は、ドレイン（第一の端子）に入力電圧Ｖｉｎが入力され、ゲート（制御端子）に第一の制御信号Ｓｓｇ１が入力され、ソース（第二の端子）がノードＮｌｘに接続される。ハイサイドトランジスタＨＳＴＲ１は、第一の制御信号Ｓｓｇ１に基づいてオン・オフ動作する。ハイサイドトランジスタＨＳＴＲ１のソース側（ノードＮｌｘ側）から出力電圧Ｖｏｕｔが出力される。なお、制御部１が動作しないとき、端子Ｐｇｈから制御信号がハイサイドトランジスタＨＳＴＲ１のゲートに入力される。
【００１７】
ローサイドトランジスタＬＳＴＲ１は、ノードＮｌｘと低電位側電源（接地電位）Ｖｓｓの間に設けられるＮｃｈ パワーＭＯＳトランジスタである。ローサイドトランジスタＬＳＴＲ１は、ドレイン（第一の端子）がノードＮｌｘに接続され、ゲート（制御端子）に第二の制御信号Ｓｓｇ２が入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。ローサイドトランジスタＬＳＴＲ１は、第二の制御信号Ｓｓｇ２に基づいてオン・オフ動作する。なお、制御部１が動作しないとき、端子Ｐｇｌから制御信号がローサイドトランジスタＬＳＴＲ１のゲートに入力される。
【００１８】
インダクタＬ１は、一端がノードＮｌｘに接続され、他端がノードＮ１に接続される。平滑コンデンサＣｏｕｔは、一端がノードＮ１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１９】
図１の領域Ａに示すＤＣ−ＤＣコンバータ９０は、図２に示すように、基板１１、ハイサイドトランジスタチップである半導体チップ１３、配線プレート１４、ローサイドトランジスタチップである半導体チップ１５、及び制御ＩＣ（制御部）チップである半導体チップ１６が積層形成される。
【００２０】
基板１１は、第一主面上に板状リード１２ａ乃至１２ｅが設けられる。板状リード１２ａ乃至１２ｅは、金属（例えば、Ｃｕ（銅））から構成される。基板１１は、例えば絶縁性セラミックから構成される。
【００２１】
板状リード１２ａは、領域Ａの中央部及び下端部に配置され、入力電圧Ｖｉｎが入力される。板状リード１２aの第一主面上には、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６が積層形成される。
【００２２】
板状リード１２ｂは、領域Ａの上端部に配置され、低電位側電源（接地電位）Ｖｓｓに接続される。板状リード１２ｃは、領域Ａの右端部に配置され、ノードＮｌｘに接続される。板状リード１２ｄは、領域Ａの左上端部に配置され端子Ｐｇｈに接続される。板状リード１２ｅは、領域Ａの左下端部に配置され端子Ｐｇｌに接続される。
【００２３】
半導体チップ１３の第一主面上には、チップ端子ＰＣ１ａ乃至１ｅが設けられる。チップ端子ＰＣ１ａは、ハイサイドトランジスタＨＳＴＲ１のゲート（制御端子）に接続される。チップ端子ＰＣ１ｂ乃至１ｄは、ハイサイドトランジスタＨＳＴＲ１のドレイン（第一の端子）に接続される。チップ端子ＰＣ１ｅは、ハイサイドトランジスタＨＳＴＲ１のソース（第二の端子）に接続される。
【００２４】
チップ端子ＰＣ１ａは、ボンディングワイヤＢＷ１ａを介して板状リード１２ｄに接続される。チップ端子ＰＣ１ｂは、ボンディングワイヤＢＷ１ｂを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｃは、ボンディングワイヤＢＷ１ｃを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｄは、ボンディングワイヤＢＷ１ｄを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｅは、ボンディングワイヤＢＷ１ｅを介して配線プレート１４に接続される。配線プレート１４は、金属（例えば、Ｃｕ（銅））から構成される。
【００２５】
半導体チップ１５の第一主面上には、チップ端子ＰＣ２ａ乃至２ｅが設けられる。チップ端子ＰＣ２ａは、ローサイドトランジスタＬＳＴＲ１のゲート（制御端子）に接続される。チップ端子ＰＣ２ｂ乃至２ｄは、ローサイドトランジスタＬＳＴＲ１のソース（第二の端子）に接続される。チップ端子ＰＣ２ｅは、ローサイドトランジスタＬＳＴＲ１のドレイン（第一の端子）に接続される。
【００２６】
チップ端子ＰＣ２ａは、ボンディングワイヤＢＷ２ａを介して板状リード１２ｅに接続される。チップ端子ＰＣ２ｂは、ボンディングワイヤＢＷ２ｂを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｃは、ボンディングワイヤＢＷ２ｃを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｄは、ボンディングワイヤＢＷ２ｄを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｅは、ボンディングワイヤＢＷ２ｅを介して配線プレート１４に接続される。
【００２７】
半導体チップ１６の第一主面上には、チップ端子ＰＣ３ａ乃至３ｃが設けられる。チップ端子ＰＣ３ａには、第一の制御信号Ｓｓｇ１が伝送される。チップ端子ＰＣ３ｂには、第二の制御信号Ｓｓｇ２が伝送される。
【００２８】
チップ端子ＰＣ３ａは、ボンディングワイヤ長ＬＨ１を有するボンディングワイヤＢＷ３ａを介してチップ端子ＰＣ１ａに接続される。チップ端子ＰＣ３ｂは、ボンディングワイヤ長ＬＨ２を有するボンディングワイヤＢＷ３ｂを介してチップ端子ＰＣ２ａに接続される。チップ端子ＰＣ３ｃは、ボンディングワイヤＢＷ３ｃを介して配線プレート１４に接続される。ここで、ボンディングワイヤ長ＬＨ２はボンディングワイヤ長ＬＨ１よりも短く、且つボンディングワイヤ長ＬＨ１及びＬＨ２は後述する比較例のＤＣ−ＤＣコンバータのボンディングワイヤよりも大幅に短く設定できる。
【００２９】
図３及び図４に示すように、半導体チップ１３は、板状リード１２ａの第一主面上に載置される。配線プレート１４は、半導体チップ１３の第一主面上に載置される。半導体チップ１５は、配線プレート１４の第一主面上に載置される。半導体チップ１６は、半導体チップ１５の第一主面上に載置される。
【００３０】
板状リード１２ａ乃至１２ｅ、半導体チップ１３、配線プレート１４、半導体チップ１５、半導体チップ１６、チップ端子ＰＣ１ａ乃至１ｅ、ＰＣ２ａ乃至２ｅ、ＰＣ３ａ乃至３ｃ、ボンディングワイヤＢＷ１ａ乃至１ｅ、ＢＷ２ａ乃至２ｅ、ＢＷ３ａ乃至３ｃは、封止材１８により封止される。
【００３１】
図５に示すように、比較例のＤＣ−ＤＣコンバータ１００には、制御部１ａ、ハイサイドトランジスタＨＳＴＲ１１、ローサイドトランジスタＬＳＴＲ１１、平滑コンデンサＣｏｕｔ、インダクタＬ１、端子Ｐｖｉｎ、及び端子Ｐｖｏｕｔが設けられる。
【００３２】
比較例のＤＣ−ＤＣコンバータ１００は、本実施形態のＤＣ−ＤＣコンバータ９０と同様な構成を有するが、ハイサイドトランジスタＨＳＴＲ１１のゲート配線長と、ローサイドトランジスタＬＳＴＲ１１のゲート配線長とが本実施形態のＤＣ−ＤＣコンバータ９０と比較して長い点が異なる。このためゲート配線のインピーダンスが増大する（詳細は後述する）。
【００３３】
図５の領域Ｂに示す比較例のＤＣ−ＤＣコンバータ１００は、図６に示すように、基板１１ａの第一主面上に、板状リード１２ａ、板状リード１２ｂ、板状リード１２ｃが設けられる。ハイサイドトランジスタチップである半導体チップ１３ａは、板状リード１２ｃの第一主面上に載置される。
【００３４】
ローサイドトランジスタチップである半導体チップ１５ａ及び制御ＩＣ（制御部）チップである半導体チップ１６ａは、板状リード１２ｂの第一主面上に互いに離間されて載置される。
【００３５】
半導体チップ１３ａは、領域Ｂの中央部に設けられる。半導体チップ１５ａは、領域Ｂの左上端部に設けられる。半導体チップ１６ａは、領域Ｂの右上端部に設けられる。
【００３６】
半導体チップ１３ａのチップ端子ＰＣ１ａは、第一の制御信号Ｓｓｇ１が伝送され、ボンディングワイヤ長ＬＨ１１を有するボンディングワイヤＢＷ３ａを介して半導体チップ１６ａのチップ端子ＰＣ３ａに接続される。半導体チップ１５ａのチップ端子ＰＣ２ａは、第二の制御信号Ｓｓｇ２が伝送され、ボンディングワイヤ長ＬＨ２２を有するボンディングワイヤＢＷ３ｂを介して半導体チップ１６ａのチップ端子ＰＣ３ｄに接続される。
【００３７】
ここで、本実施形態のボンディングワイヤ長ＬＨ１及びＬＨ２、比較例のボンディングワイヤ長ＬＨ１１及びＬＨ２２は、
LH22≧LH11＞＞LH1＞LH2・・・・・・・・・・・・・・式（１）
の関係になるように設定される。
【００３８】
次に、スイッチング損失について図７を参照して説明する。図７は、ターンオン時及びターンオフ時でのスイッチング損失を説明する図である。
【００３９】
図７に示すように、例えば同期整流降圧型ＤＣ−ＤＣコンバータを構成するローサイドトランジスタのターンオン及びターンオフ特性は以下のように表現することができる。
【００４０】
ターンオン時では、ゲートに制御信号が入力されるとローサイドトランジスタがターンオンし、ターンオン時間Ｔｏｎが経過後にドレイン−ソース間電圧が略低電位側電源（接地電位）Ｖｓｓ（ゼロV）となり、所定のドレイン電流Ｉｄが流れる。ターンオフ時では、ゲートに制御信号が供給されなくなりローサイドトランジスタがオフし、ターンオフ時間Ｔｏｆｆが経過後にドレイン電流Ｉｄが略０A（ゼロA）となり、ドレイン−ソース間に所定のドレイン−ソース間電圧Ｖｄｓが印可される。
【００４１】
ここで、ターンオン時間をＴｏｎ、ターンオフ時間をＴｏｆｆ、所定のドレイン−ソース間電圧をＶｄｓ、所定のドレイン電流をＩｄ、周期をＴとすると、ターンオン時のスイッチング損失Ｌｏｓｓ１とターンオフ時のスイッチング損失Ｌｏｓｓ２は、
Loss1＝(1／6)×Vds×Id×(Ton/T)・・・・・・・・・・・式（２）
Loss2＝(1／6)×Vds×Id×(Toff/T)・・・・・・・・・・・式（３）
と表される。ローサイドトランジスタの動作周波数をｆとすると、
T＝(1／f)・・・・・・・・・・・・・・・・・・・・・・・式（４）
と表される。
【００４２】
ターンオン時間Ｔｏｎ、ターンオフ時間Ｔｏｆｆ、ゲート容量Cｇ、ゲート配線のインダクタンスＲｇの関係は、
Ton＝k1×Cg×Rg・・・・・・・・・・・・・・・・・・・式（５）
Toff＝k2×Cg×Rg・・・・・・・・・・・・・・・・・・・式（６）
と表される。ｋ１、ｋ２は定数である。式（２）乃至式（６）から、
Loss1＝(1／6)・Vds・Id・f・(k1×Cg×Rg)・・・・・・・・・式（７）
Loss2＝(1／6)・Vds・Id・f・(k2×Cg×Rg)・・・・・・・・・式（８）
と表される。
【００４３】
ゲート配線のインダクタンスＲｇは、ローサイドトランジスタのゲート長に比例するので、ターンオン時のスイッチング損失Ｌｏｓｓ１とターンオフ時のスイッチング損失Ｌｏｓｓ２は、ゲート配線長に比例して増大する。つまり、ボンディングワイヤを含めたゲート配線長を最短距離にすることによりスイッチング損失を大幅に抑制することができることとなる。ここでは、ローサイドトランジスタを例にして説明したが、ハイサイドトランジスタでも同様のことが言える。
【００４４】
上述したように、本実施形態のＤＣ−ＤＣコンバータでは、基板１１、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６が積層形成される。半導体チップ１３のチップ端子ＰＣ１ａと半導体チップ１６のチップ端子ＰＣ３ａは隣接配置され、長さの短いボンディングワイヤＢＷ３ａで接続される。チップ端子ＰＣ３ａ、ボンディングワイヤＢＷ３ａ、及びチップ端子ＰＣ１ａを介して、半導体チップ１６から半導体チップ１３に第一の制御信号Ｓｇ１が伝送される。半導体チップ１５のチップ端子ＰＣ２ａと半導体チップ１６のチップ端子ＰＣ３ｂは隣接配置され、長さの短いボンディングワイヤＢＷ３ｂで接続される。チップ端子ＰＣ３ｂ、ボンディングワイヤＢＷ３ｂ、及びチップ端子ＰＣ２ａを介して、半導体チップ１６から半導体チップ１５に第二の制御信号Ｓｇ２が伝送される。
【００４５】
このため、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１のターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、ＤＣ−ＤＣコンバータ９０の高効率化を達成することができる。また、基板１１、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６を積層形成しているので、ＤＣ−ＤＣコンバータ９０の実装容量を大幅に削減することができる。
【００４６】
なお、本実施形態のＤＣ−ＤＣコンバータ９０では、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１にＮｃｈ パワーＭＯＳトランジスタを用いているが必ずしもこれに限定されるものではない。例えば、図８に示すＤＣ−ＤＣコンバータ９１（変形例）のように、ハイサイドトランジスタＨＳＴＲ１ａにＰｃｈ パワーＭＯＳトランジスタ、ローサイドトランジスタＬＳＴＲ１にＮｃｈ パワーＭＯＳトランジスタを用いてもよい。また、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１にＰｃｈ パワーＭＯＳトランジスタを用いてもよい。
【００４７】
（第二の実施形態）
次に、本発明の第二の実施形態に係るＤＣ−ＤＣコンバータについて、図面を参照して説明する。図９はＤＣ−ＤＣコンバータの構成を示す平面図である。図１０は図９のＣ−Ｃ線に沿うＤＣ−ＤＣコンバータの断面図である。図１１は図９のＤ−Ｄ線に沿うＤＣ−ＤＣコンバータの断面図である。本実施形態では、半導体チップ間の接続に貫通ビアを用いてゲート配線長を短縮化し、スイッチング損失を抑制している。
【００４８】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図９に示すように、ＤＣ−ＤＣコンバータ９２は、基板１１、ハイサイドトランジスタチップである半導体チップ１３ｂ、配線プレート１４、ローサイドトランジスタチップである半導体チップ１５ｂ、及び制御ＩＣ（制御部）チップである半導体チップ１６ｂが積層形成される。
【００５０】
なお、ＤＣ−ＤＣコンバータ９２は、第一の実施形態のＤＣ−ＤＣコンバータ９０と同様な構成を有し、図示しないインダクタＬ１、平滑コンデンサＣｏｕｔ、端子Ｐｖｉｎ、端子Ｐｇｈ、端子Ｐｇｌ、及び端子Ｐｖｏｕｔが設けられる。ＤＣ−ＤＣコンバータ９２は、例えば入力電圧Ｖｉｎを降圧し、降圧した出力電圧Ｖｏｕｔを出力する同期整流降圧型ＤＣ−ＤＣコンバータである。
【００５１】
半導体チップ１６ｂには、チップ端子ＰＣ３ａ乃至３ｃが設けられる。チップ端子ＰＣ３ａの直下には、貫通ビアＴＳＶ１が設けられる。チップ端子ＰＣ３ｂの直下には、貫通ビアＴＳＶ２が設けられる。
【００５２】
図１０に示すように、貫通ビアＴＳＶ２は半導体チップ１６ｂを貫通するように設けられる。貫通ビアＴＳＶ２は、側面に絶縁膜２１が設けられる。絶縁膜２１は、貫通ビアＴＳＶ２と半導体チップ１６ｂの基板の間を絶縁分離する。貫通ビアＴＳＶ２は、チップ端子ＰＣ３ｂと半導体チップ１５ｂの第一主面上に設けられる配線ＨＳ１の間を接続する。配線ＨＳ１はチップ端子ＰＣ２ａに接続される。
【００５３】
このため、ローサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のローサイドトランジスタＬＳＴＲ１のゲート配線長よりも短縮化することができる。
【００５４】
図１１に示すように、貫通ビアＴＳＶ１は半導体チップ１６ｂ、シート１７ｄ、半導体チップ１５ｂ、シート１７ｃ、及び配線プレート１４を貫通するように設けられる。貫通ビアＴＳＶ１は、側面に絶縁膜２１が設けられる。絶縁膜２１は、貫通ビアＴＳＶ１と半導体チップ１６ｂ及び半導体チップ１５ｂの基板の間を絶縁分離し、貫通ビアＴＳＶ１と配線プレート１４の間を絶縁分離する。貫通ビアＴＳＶ１は、チップ端子ＰＣ３ａと半導体チップ１３ｂの第一主面上に設けられる配線ＨＳ２の間を接続する。配線ＨＳ２は、図示していないがチップ端子ＰＣ２ａに接続される。
【００５５】
このため、ハイサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のハイサイドトランジスタＨＳＴＲ１のゲート配線長よりも短縮化することができる。
【００５６】
上述したように、本実施形態のＤＣ−ＤＣコンバータでは、基板１１、半導体チップ１３ｂ、配線プレート１４、半導体チップ１５ｂ、及び半導体チップ１６ｂが積層形成される。半導体チップ１３ａのチップ端子ＰＣ１ａと半導体チップ１６ｂのチップ端子ＰＣ３ａは貫通ビアＴＳＶ１を介して接続される。チップ端子ＰＣ３ａ、貫通ビアＴＳＶ１、及び配線ＨＳ２を介して、半導体チップ１６ｂから半導体チップ１３ｂに第一の制御信号Ｓｇ１が伝送される。半導体チップ１５ｂのチップ端子ＰＣ２ａと半導体チップ１６ｂのチップ端子ＰＣ３ｂは貫通ビアＴＳＶ２を介して接続される。チップ端子ＰＣ３ｂ、貫通ビアＴＳＶ２、及び配線ＨＳ１を介して、半導体チップ１６ｂから半導体チップ１５ｂに第二の制御信号Ｓｇ２が伝送される。
【００５７】
このため、ハイサイドトランジスタ及びローサイドトランジスタのターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、ＤＣ−ＤＣコンバータ９２の高効率化を達成することができる。また、基板１１、半導体チップ１３ｂ、配線プレート１４、半導体チップ１５ｂ、及び半導体チップ１６ｂを積層形成しているので、ＤＣ−ＤＣコンバータ９２の実装容量を大幅に削減することができる。
【００５８】
なお、第一及び第二の実施形態では、基板１１の第一主面上に板状リード１２ａ乃至１２ｅを設けているが必ずしもこれに限定されるものではない。例えば基板１１内部に複数のリードを埋設して半導体チップ１３、１５、１６、及び配線プレート１４と電気的に接続してもよい。また、半導体チップ１６、半導体チップ１５、配線プレート１４、及び半導体チップ１３の間に絶縁性シート１７ａ乃至ｄをそれぞれ設けているが必ずしもこれに限定されるものではない。例えば誘電体層などを代わりに用いてもよい。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 基板、第一のパワーＭＯＳトランジスタチップ、配線プレート、第二のパワーＭＯＳトランジスタチップ、及び制御ＩＣチップが積層形成される半導体装置であって、前記基板は、第一主面上に設けられ、入力電圧が入力される第一の板状リードと、第一主面上に設けられ、低電位側電源に接続される第二の板状リードと具備し、前記第一のパワーＭＯＳトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを具備し、前記配線プレートは、前記第一のパワーＭＯＳトランジスタチップの第二の端子に接続され、前記制御ＩＣチップに電気的に接続され、前記第二のパワーＭＯＳトランジスタチップは、前記配線プレートに接続される第一の端子と、前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、前記第二の板状リードを介して前記低電位側電源に接続される第二の端子とを具備し、前記第一のパワーＭＯＳトランジスタの第二の端子側から出力電圧が出力されるＤＣ−ＤＣコンバータ。
【００６１】
（付記２） 前記第一及び第二のパワーＭＯＳトランジスタチップは、Ｎｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６２】
（付記３） 前記第一のパワーＭＯＳトランジスタチップはＰｃｈ パワＭＯＳトランジスタであり、前記第二のパワーＭＯＳトランジスタチップはＮｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６３】
（付記４） 前記第一及び第二のパワーＭＯＳトランジスタチップは、Ｐｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６４】
（付記５） 前記配線プレートは、前記基板の第一主面上に設けられる第三の板状リードに電気的に接続される付記１乃至４のいづれかに記載のＤＣ−ＤＣコンバータ。
【符号の説明】
【００６５】
１ 制御部
２ 負荷
１１、１１ａ 基板
１２ａ〜１２ｅ 板状リード
１３、１３ａ、１３ｂ、１５、１５ａ、１５ｂ、１６、１６ａ、１６ｂ 半導体チップ
１４ 配線プレート
１７ａ〜ｄ シート
１８ 封止材
２１ 絶縁膜
９０、９１、９２、１００ ＤＣ−ＤＣコンバータ
ＢＷ１ａ〜１ｅ、ＢＷ２ａ〜２ｅ、ＢＷ３ａ〜３ｃ ボンディングワイヤ
Ｃｏｕｔ 平滑コンデンサ
ＨＳ１、ＨＳ２ 配線
ＨＳＴＲ１、ＨＳＴＲ１ａ、ＨＳＴＲ１１ ハイサドトランジスタ
Ｉｄ ドレイン電流
Ｉｏｕｔ 出力電流
Ｌ１ インダクタ
ＬＨ１、ＬＨ２ ボンディングワイヤ長
ＬＳＴＲ１、ＬＳＴＲ１１ ローサイドトランジスタ
Ｎ１、Ｎｌｘ ノード
ＰＣ１ａ〜１ｅ、ＰＣ２ａ〜２ｅ、ＰＣ３ａ〜３ｃ チップ端子
Ｐｇｈ、Ｐｇｌ、Ｐｖｉｎ、Ｐｏｕｔ 端子
Ｓｓｇ１、Ｓｓｇ２ 制御信号
Ｔｏｆｆ ターンオフ時間
Ｔｏｎ ターンオン時間
Ｖｄｓ ドレイン−ソース間電圧
ＴＳＶ１、ＴＳＶ２ 貫通ビア
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源（接地電位）
【技術分野】
【０００１】
本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、スイッチング素子をオン・オフ制御して直流入力電圧を昇圧、降圧、反転、或いは昇降圧して出力電圧を生成する。例えば、同期整流型降圧ＤＣ−ＤＣコンバータは、ハイサイドトランジスタ、ローサイドトランジスタ、制御ＩＣなどが設けられる。制御ＩＣは、ハイサイドトランジスタ及びローサイドトランジスタをそれぞれ制御する信号を生成する。
【０００３】
ハイサイドトランジスタ、ローサイドトランジスタ、及び制御ＩＣが基板上に配置される、例えばＭＣＭ（multi chip module）型のＤＣ−ＤＣコンバータでは、ハイサイドトランジスタのゲートと制御ＩＣを接続する第一の信号線の長さ、ローサイドトランジスタのゲートと制御ＩＣを接続する第二の信号線の長さがそれぞれ長くなる。信号線の長さが長くなるとゲート配線の抵抗成分及びインダクタ成分が増加してスイッチング損失が増大するという問題点がある。高周波動作が要求されるＤＣ−ＤＣコンバータでは、よりスイッチング損失が増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−９１９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スイッチング損失を低減することができるＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、ＤＣ−ＤＣコンバータは、基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成される。基板は、入力電圧が入力される第一のリードと低電位側電源に接続される第二のリードが設けられる。ハイサイドトランジスタチップは、第一のリードを介して入力電圧が入力される第一の端子と、制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを有する。ローサイドトランジスタチップは、ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、第二のリードを介して低電位側電源に接続される第二の端子とを有する。ハイサイドトランジスタの第二の端子側から出力電圧が出力される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】第一の実施形態に係るＤＣ−ＤＣコンバータの構成を示す平面図である。
【図３】図２のＡ−Ａ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図４】図２のＢ−Ｂ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図５】第一の実施形態に係る比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図６】第一の実施形態に係る比較例のＤＣ−ＤＣコンバータの構成を示す平面図である。
【図７】スイッチング損失を説明する図である。
【図８】変形例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図９】第二の実施形態に係るＤＣ−ＤＣコンバータの構成を示す平面図である。
【図１０】図９のＣ−Ｃ線に沿うＤＣ−ＤＣコンバータの断面図である。
【図１１】図９のＤ−Ｄ線に沿うＤＣ−ＤＣコンバータの断面図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るＤＣ−ＤＣコンバータについて、図面を参照して説明する。図１はＤＣ−ＤＣコンバータの構成を示す回路図である。図２はＤＣ−ＤＣコンバータの構成を示す平面図である。図３は図２のＡ−Ａ線に沿うＤＣ−ＤＣコンバータの断面図である。図４は図２のＢ−Ｂ線に沿うＤＣ−ＤＣコンバータの断面図である。図５は比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。図６は比較例のＤＣ−ＤＣコンバータの構成を示す平面図である。本実施形態では、ハイサイドトランジスタ及びローサイドトランジスタのスイッチング損失を抑制するために複数の半導体チップを積層形成してゲート配線長を短縮化し、ゲート配線インピーダンスを低減している。
【００１０】
図１に示すように、ＤＣ−ＤＣコンバータ９０には、制御部１、ハイサイドトランジスタＨＳＴＲ１、ローサイドトランジスタＬＳＴＲ１、平滑コンデンサＣｏｕｔ、インダクタＬ１、端子Ｐｖｉｎ、端子Ｐｇｈ、端子Ｐｇｌ、及び端子Ｐｖｏｕｔが設けられる。
【００１１】
ＤＣ−ＤＣコンバータ９０は、例えば入力電圧Ｖｉｎを降圧し、降圧した出力電圧Ｖｏｕｔを出力する同期整流降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ９０は、基板上にハイサイドトランジスタＨＳＴＲ１、ローサイドトランジスタＬＳＴＲ１、及び制御部１が積層形成されるＭＣＭ（multi chip module）型のＤＣ−ＤＣコンバータである。
【００１２】
ＤＣ−ＤＣコンバータ９０は、負荷２に降圧された出力電圧Ｖｏｕｔを供給する。負荷２では出力電流Ｉｏｕｔが端子Ｐｖｏｕｔから低電位側電源（接地電位）Ｖｓｓ側に流れる。ＤＣ−ＤＣコンバータ９０は、センサ、無線通信回路、モータ駆動回路、インターフェース回路、計測機器などの電源として使用される。ＤＣ−ＤＣコンバータ９０は、例えば１００ＫＨｚから１０ＭＨｚの範囲内の周波数で動作する。
【００１３】
ＤＣ−ＤＣコンバータ９０は、複数の半導体チップが積層形成された構造なので実装容量の削減化が図れ、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１のゲート配線を短縮化できスイッチング損失を抑制することができる（詳細は後述する）。
【００１４】
制御部１は、ハイサイドトランジスタＨＳＴＲ１を制御する第一の制御信号Ｓｓｇ１とローサイドトランジスタＬＳＴＲ１を制御する第二の制御信号Ｓｓｇ２を生成する。
【００１５】
端子Ｐｖｉｎは、図示しない電源から入力電圧Ｖｉｎを入力する入力電圧端子である。端子Ｐｏｕｔは、ノードＮ１と負荷２の間に設けられ、負荷２に出力電圧Ｖｏｕｔを供給する。
【００１６】
ハイサイドトランジスタＨＳＴＲ１は、端子ＰｖｉｎとノードＮｌｘの間に設けられるＮｃｈ パワーＭＯＳトランジスタである。ハイサイドトランジスタＨＳＴＲ１は、ドレイン（第一の端子）に入力電圧Ｖｉｎが入力され、ゲート（制御端子）に第一の制御信号Ｓｓｇ１が入力され、ソース（第二の端子）がノードＮｌｘに接続される。ハイサイドトランジスタＨＳＴＲ１は、第一の制御信号Ｓｓｇ１に基づいてオン・オフ動作する。ハイサイドトランジスタＨＳＴＲ１のソース側（ノードＮｌｘ側）から出力電圧Ｖｏｕｔが出力される。なお、制御部１が動作しないとき、端子Ｐｇｈから制御信号がハイサイドトランジスタＨＳＴＲ１のゲートに入力される。
【００１７】
ローサイドトランジスタＬＳＴＲ１は、ノードＮｌｘと低電位側電源（接地電位）Ｖｓｓの間に設けられるＮｃｈ パワーＭＯＳトランジスタである。ローサイドトランジスタＬＳＴＲ１は、ドレイン（第一の端子）がノードＮｌｘに接続され、ゲート（制御端子）に第二の制御信号Ｓｓｇ２が入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。ローサイドトランジスタＬＳＴＲ１は、第二の制御信号Ｓｓｇ２に基づいてオン・オフ動作する。なお、制御部１が動作しないとき、端子Ｐｇｌから制御信号がローサイドトランジスタＬＳＴＲ１のゲートに入力される。
【００１８】
インダクタＬ１は、一端がノードＮｌｘに接続され、他端がノードＮ１に接続される。平滑コンデンサＣｏｕｔは、一端がノードＮ１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１９】
図１の領域Ａに示すＤＣ−ＤＣコンバータ９０は、図２に示すように、基板１１、ハイサイドトランジスタチップである半導体チップ１３、配線プレート１４、ローサイドトランジスタチップである半導体チップ１５、及び制御ＩＣ（制御部）チップである半導体チップ１６が積層形成される。
【００２０】
基板１１は、第一主面上に板状リード１２ａ乃至１２ｅが設けられる。板状リード１２ａ乃至１２ｅは、金属（例えば、Ｃｕ（銅））から構成される。基板１１は、例えば絶縁性セラミックから構成される。
【００２１】
板状リード１２ａは、領域Ａの中央部及び下端部に配置され、入力電圧Ｖｉｎが入力される。板状リード１２aの第一主面上には、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６が積層形成される。
【００２２】
板状リード１２ｂは、領域Ａの上端部に配置され、低電位側電源（接地電位）Ｖｓｓに接続される。板状リード１２ｃは、領域Ａの右端部に配置され、ノードＮｌｘに接続される。板状リード１２ｄは、領域Ａの左上端部に配置され端子Ｐｇｈに接続される。板状リード１２ｅは、領域Ａの左下端部に配置され端子Ｐｇｌに接続される。
【００２３】
半導体チップ１３の第一主面上には、チップ端子ＰＣ１ａ乃至１ｅが設けられる。チップ端子ＰＣ１ａは、ハイサイドトランジスタＨＳＴＲ１のゲート（制御端子）に接続される。チップ端子ＰＣ１ｂ乃至１ｄは、ハイサイドトランジスタＨＳＴＲ１のドレイン（第一の端子）に接続される。チップ端子ＰＣ１ｅは、ハイサイドトランジスタＨＳＴＲ１のソース（第二の端子）に接続される。
【００２４】
チップ端子ＰＣ１ａは、ボンディングワイヤＢＷ１ａを介して板状リード１２ｄに接続される。チップ端子ＰＣ１ｂは、ボンディングワイヤＢＷ１ｂを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｃは、ボンディングワイヤＢＷ１ｃを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｄは、ボンディングワイヤＢＷ１ｄを介して板状リード１２ａに接続される。チップ端子ＰＣ１ｅは、ボンディングワイヤＢＷ１ｅを介して配線プレート１４に接続される。配線プレート１４は、金属（例えば、Ｃｕ（銅））から構成される。
【００２５】
半導体チップ１５の第一主面上には、チップ端子ＰＣ２ａ乃至２ｅが設けられる。チップ端子ＰＣ２ａは、ローサイドトランジスタＬＳＴＲ１のゲート（制御端子）に接続される。チップ端子ＰＣ２ｂ乃至２ｄは、ローサイドトランジスタＬＳＴＲ１のソース（第二の端子）に接続される。チップ端子ＰＣ２ｅは、ローサイドトランジスタＬＳＴＲ１のドレイン（第一の端子）に接続される。
【００２６】
チップ端子ＰＣ２ａは、ボンディングワイヤＢＷ２ａを介して板状リード１２ｅに接続される。チップ端子ＰＣ２ｂは、ボンディングワイヤＢＷ２ｂを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｃは、ボンディングワイヤＢＷ２ｃを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｄは、ボンディングワイヤＢＷ２ｄを介して板状リード１２ｂに接続される。チップ端子ＰＣ２ｅは、ボンディングワイヤＢＷ２ｅを介して配線プレート１４に接続される。
【００２７】
半導体チップ１６の第一主面上には、チップ端子ＰＣ３ａ乃至３ｃが設けられる。チップ端子ＰＣ３ａには、第一の制御信号Ｓｓｇ１が伝送される。チップ端子ＰＣ３ｂには、第二の制御信号Ｓｓｇ２が伝送される。
【００２８】
チップ端子ＰＣ３ａは、ボンディングワイヤ長ＬＨ１を有するボンディングワイヤＢＷ３ａを介してチップ端子ＰＣ１ａに接続される。チップ端子ＰＣ３ｂは、ボンディングワイヤ長ＬＨ２を有するボンディングワイヤＢＷ３ｂを介してチップ端子ＰＣ２ａに接続される。チップ端子ＰＣ３ｃは、ボンディングワイヤＢＷ３ｃを介して配線プレート１４に接続される。ここで、ボンディングワイヤ長ＬＨ２はボンディングワイヤ長ＬＨ１よりも短く、且つボンディングワイヤ長ＬＨ１及びＬＨ２は後述する比較例のＤＣ−ＤＣコンバータのボンディングワイヤよりも大幅に短く設定できる。
【００２９】
図３及び図４に示すように、半導体チップ１３は、板状リード１２ａの第一主面上に載置される。配線プレート１４は、半導体チップ１３の第一主面上に載置される。半導体チップ１５は、配線プレート１４の第一主面上に載置される。半導体チップ１６は、半導体チップ１５の第一主面上に載置される。
【００３０】
板状リード１２ａ乃至１２ｅ、半導体チップ１３、配線プレート１４、半導体チップ１５、半導体チップ１６、チップ端子ＰＣ１ａ乃至１ｅ、ＰＣ２ａ乃至２ｅ、ＰＣ３ａ乃至３ｃ、ボンディングワイヤＢＷ１ａ乃至１ｅ、ＢＷ２ａ乃至２ｅ、ＢＷ３ａ乃至３ｃは、封止材１８により封止される。
【００３１】
図５に示すように、比較例のＤＣ−ＤＣコンバータ１００には、制御部１ａ、ハイサイドトランジスタＨＳＴＲ１１、ローサイドトランジスタＬＳＴＲ１１、平滑コンデンサＣｏｕｔ、インダクタＬ１、端子Ｐｖｉｎ、及び端子Ｐｖｏｕｔが設けられる。
【００３２】
比較例のＤＣ−ＤＣコンバータ１００は、本実施形態のＤＣ−ＤＣコンバータ９０と同様な構成を有するが、ハイサイドトランジスタＨＳＴＲ１１のゲート配線長と、ローサイドトランジスタＬＳＴＲ１１のゲート配線長とが本実施形態のＤＣ−ＤＣコンバータ９０と比較して長い点が異なる。このためゲート配線のインピーダンスが増大する（詳細は後述する）。
【００３３】
図５の領域Ｂに示す比較例のＤＣ−ＤＣコンバータ１００は、図６に示すように、基板１１ａの第一主面上に、板状リード１２ａ、板状リード１２ｂ、板状リード１２ｃが設けられる。ハイサイドトランジスタチップである半導体チップ１３ａは、板状リード１２ｃの第一主面上に載置される。
【００３４】
ローサイドトランジスタチップである半導体チップ１５ａ及び制御ＩＣ（制御部）チップである半導体チップ１６ａは、板状リード１２ｂの第一主面上に互いに離間されて載置される。
【００３５】
半導体チップ１３ａは、領域Ｂの中央部に設けられる。半導体チップ１５ａは、領域Ｂの左上端部に設けられる。半導体チップ１６ａは、領域Ｂの右上端部に設けられる。
【００３６】
半導体チップ１３ａのチップ端子ＰＣ１ａは、第一の制御信号Ｓｓｇ１が伝送され、ボンディングワイヤ長ＬＨ１１を有するボンディングワイヤＢＷ３ａを介して半導体チップ１６ａのチップ端子ＰＣ３ａに接続される。半導体チップ１５ａのチップ端子ＰＣ２ａは、第二の制御信号Ｓｓｇ２が伝送され、ボンディングワイヤ長ＬＨ２２を有するボンディングワイヤＢＷ３ｂを介して半導体チップ１６ａのチップ端子ＰＣ３ｄに接続される。
【００３７】
ここで、本実施形態のボンディングワイヤ長ＬＨ１及びＬＨ２、比較例のボンディングワイヤ長ＬＨ１１及びＬＨ２２は、
LH22≧LH11＞＞LH1＞LH2・・・・・・・・・・・・・・式（１）
の関係になるように設定される。
【００３８】
次に、スイッチング損失について図７を参照して説明する。図７は、ターンオン時及びターンオフ時でのスイッチング損失を説明する図である。
【００３９】
図７に示すように、例えば同期整流降圧型ＤＣ−ＤＣコンバータを構成するローサイドトランジスタのターンオン及びターンオフ特性は以下のように表現することができる。
【００４０】
ターンオン時では、ゲートに制御信号が入力されるとローサイドトランジスタがターンオンし、ターンオン時間Ｔｏｎが経過後にドレイン−ソース間電圧が略低電位側電源（接地電位）Ｖｓｓ（ゼロV）となり、所定のドレイン電流Ｉｄが流れる。ターンオフ時では、ゲートに制御信号が供給されなくなりローサイドトランジスタがオフし、ターンオフ時間Ｔｏｆｆが経過後にドレイン電流Ｉｄが略０A（ゼロA）となり、ドレイン−ソース間に所定のドレイン−ソース間電圧Ｖｄｓが印可される。
【００４１】
ここで、ターンオン時間をＴｏｎ、ターンオフ時間をＴｏｆｆ、所定のドレイン−ソース間電圧をＶｄｓ、所定のドレイン電流をＩｄ、周期をＴとすると、ターンオン時のスイッチング損失Ｌｏｓｓ１とターンオフ時のスイッチング損失Ｌｏｓｓ２は、
Loss1＝(1／6)×Vds×Id×(Ton/T)・・・・・・・・・・・式（２）
Loss2＝(1／6)×Vds×Id×(Toff/T)・・・・・・・・・・・式（３）
と表される。ローサイドトランジスタの動作周波数をｆとすると、
T＝(1／f)・・・・・・・・・・・・・・・・・・・・・・・式（４）
と表される。
【００４２】
ターンオン時間Ｔｏｎ、ターンオフ時間Ｔｏｆｆ、ゲート容量Cｇ、ゲート配線のインダクタンスＲｇの関係は、
Ton＝k1×Cg×Rg・・・・・・・・・・・・・・・・・・・式（５）
Toff＝k2×Cg×Rg・・・・・・・・・・・・・・・・・・・式（６）
と表される。ｋ１、ｋ２は定数である。式（２）乃至式（６）から、
Loss1＝(1／6)・Vds・Id・f・(k1×Cg×Rg)・・・・・・・・・式（７）
Loss2＝(1／6)・Vds・Id・f・(k2×Cg×Rg)・・・・・・・・・式（８）
と表される。
【００４３】
ゲート配線のインダクタンスＲｇは、ローサイドトランジスタのゲート長に比例するので、ターンオン時のスイッチング損失Ｌｏｓｓ１とターンオフ時のスイッチング損失Ｌｏｓｓ２は、ゲート配線長に比例して増大する。つまり、ボンディングワイヤを含めたゲート配線長を最短距離にすることによりスイッチング損失を大幅に抑制することができることとなる。ここでは、ローサイドトランジスタを例にして説明したが、ハイサイドトランジスタでも同様のことが言える。
【００４４】
上述したように、本実施形態のＤＣ−ＤＣコンバータでは、基板１１、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６が積層形成される。半導体チップ１３のチップ端子ＰＣ１ａと半導体チップ１６のチップ端子ＰＣ３ａは隣接配置され、長さの短いボンディングワイヤＢＷ３ａで接続される。チップ端子ＰＣ３ａ、ボンディングワイヤＢＷ３ａ、及びチップ端子ＰＣ１ａを介して、半導体チップ１６から半導体チップ１３に第一の制御信号Ｓｇ１が伝送される。半導体チップ１５のチップ端子ＰＣ２ａと半導体チップ１６のチップ端子ＰＣ３ｂは隣接配置され、長さの短いボンディングワイヤＢＷ３ｂで接続される。チップ端子ＰＣ３ｂ、ボンディングワイヤＢＷ３ｂ、及びチップ端子ＰＣ２ａを介して、半導体チップ１６から半導体チップ１５に第二の制御信号Ｓｇ２が伝送される。
【００４５】
このため、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１のターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、ＤＣ−ＤＣコンバータ９０の高効率化を達成することができる。また、基板１１、半導体チップ１３、配線プレート１４、半導体チップ１５、及び半導体チップ１６を積層形成しているので、ＤＣ−ＤＣコンバータ９０の実装容量を大幅に削減することができる。
【００４６】
なお、本実施形態のＤＣ−ＤＣコンバータ９０では、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１にＮｃｈ パワーＭＯＳトランジスタを用いているが必ずしもこれに限定されるものではない。例えば、図８に示すＤＣ−ＤＣコンバータ９１（変形例）のように、ハイサイドトランジスタＨＳＴＲ１ａにＰｃｈ パワーＭＯＳトランジスタ、ローサイドトランジスタＬＳＴＲ１にＮｃｈ パワーＭＯＳトランジスタを用いてもよい。また、ハイサイドトランジスタＨＳＴＲ１及びローサイドトランジスタＬＳＴＲ１にＰｃｈ パワーＭＯＳトランジスタを用いてもよい。
【００４７】
（第二の実施形態）
次に、本発明の第二の実施形態に係るＤＣ−ＤＣコンバータについて、図面を参照して説明する。図９はＤＣ−ＤＣコンバータの構成を示す平面図である。図１０は図９のＣ−Ｃ線に沿うＤＣ−ＤＣコンバータの断面図である。図１１は図９のＤ−Ｄ線に沿うＤＣ−ＤＣコンバータの断面図である。本実施形態では、半導体チップ間の接続に貫通ビアを用いてゲート配線長を短縮化し、スイッチング損失を抑制している。
【００４８】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図９に示すように、ＤＣ−ＤＣコンバータ９２は、基板１１、ハイサイドトランジスタチップである半導体チップ１３ｂ、配線プレート１４、ローサイドトランジスタチップである半導体チップ１５ｂ、及び制御ＩＣ（制御部）チップである半導体チップ１６ｂが積層形成される。
【００５０】
なお、ＤＣ−ＤＣコンバータ９２は、第一の実施形態のＤＣ−ＤＣコンバータ９０と同様な構成を有し、図示しないインダクタＬ１、平滑コンデンサＣｏｕｔ、端子Ｐｖｉｎ、端子Ｐｇｈ、端子Ｐｇｌ、及び端子Ｐｖｏｕｔが設けられる。ＤＣ−ＤＣコンバータ９２は、例えば入力電圧Ｖｉｎを降圧し、降圧した出力電圧Ｖｏｕｔを出力する同期整流降圧型ＤＣ−ＤＣコンバータである。
【００５１】
半導体チップ１６ｂには、チップ端子ＰＣ３ａ乃至３ｃが設けられる。チップ端子ＰＣ３ａの直下には、貫通ビアＴＳＶ１が設けられる。チップ端子ＰＣ３ｂの直下には、貫通ビアＴＳＶ２が設けられる。
【００５２】
図１０に示すように、貫通ビアＴＳＶ２は半導体チップ１６ｂを貫通するように設けられる。貫通ビアＴＳＶ２は、側面に絶縁膜２１が設けられる。絶縁膜２１は、貫通ビアＴＳＶ２と半導体チップ１６ｂの基板の間を絶縁分離する。貫通ビアＴＳＶ２は、チップ端子ＰＣ３ｂと半導体チップ１５ｂの第一主面上に設けられる配線ＨＳ１の間を接続する。配線ＨＳ１はチップ端子ＰＣ２ａに接続される。
【００５３】
このため、ローサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のローサイドトランジスタＬＳＴＲ１のゲート配線長よりも短縮化することができる。
【００５４】
図１１に示すように、貫通ビアＴＳＶ１は半導体チップ１６ｂ、シート１７ｄ、半導体チップ１５ｂ、シート１７ｃ、及び配線プレート１４を貫通するように設けられる。貫通ビアＴＳＶ１は、側面に絶縁膜２１が設けられる。絶縁膜２１は、貫通ビアＴＳＶ１と半導体チップ１６ｂ及び半導体チップ１５ｂの基板の間を絶縁分離し、貫通ビアＴＳＶ１と配線プレート１４の間を絶縁分離する。貫通ビアＴＳＶ１は、チップ端子ＰＣ３ａと半導体チップ１３ｂの第一主面上に設けられる配線ＨＳ２の間を接続する。配線ＨＳ２は、図示していないがチップ端子ＰＣ２ａに接続される。
【００５５】
このため、ハイサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のハイサイドトランジスタＨＳＴＲ１のゲート配線長よりも短縮化することができる。
【００５６】
上述したように、本実施形態のＤＣ−ＤＣコンバータでは、基板１１、半導体チップ１３ｂ、配線プレート１４、半導体チップ１５ｂ、及び半導体チップ１６ｂが積層形成される。半導体チップ１３ａのチップ端子ＰＣ１ａと半導体チップ１６ｂのチップ端子ＰＣ３ａは貫通ビアＴＳＶ１を介して接続される。チップ端子ＰＣ３ａ、貫通ビアＴＳＶ１、及び配線ＨＳ２を介して、半導体チップ１６ｂから半導体チップ１３ｂに第一の制御信号Ｓｇ１が伝送される。半導体チップ１５ｂのチップ端子ＰＣ２ａと半導体チップ１６ｂのチップ端子ＰＣ３ｂは貫通ビアＴＳＶ２を介して接続される。チップ端子ＰＣ３ｂ、貫通ビアＴＳＶ２、及び配線ＨＳ１を介して、半導体チップ１６ｂから半導体チップ１５ｂに第二の制御信号Ｓｇ２が伝送される。
【００５７】
このため、ハイサイドトランジスタ及びローサイドトランジスタのターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、ＤＣ−ＤＣコンバータ９２の高効率化を達成することができる。また、基板１１、半導体チップ１３ｂ、配線プレート１４、半導体チップ１５ｂ、及び半導体チップ１６ｂを積層形成しているので、ＤＣ−ＤＣコンバータ９２の実装容量を大幅に削減することができる。
【００５８】
なお、第一及び第二の実施形態では、基板１１の第一主面上に板状リード１２ａ乃至１２ｅを設けているが必ずしもこれに限定されるものではない。例えば基板１１内部に複数のリードを埋設して半導体チップ１３、１５、１６、及び配線プレート１４と電気的に接続してもよい。また、半導体チップ１６、半導体チップ１５、配線プレート１４、及び半導体チップ１３の間に絶縁性シート１７ａ乃至ｄをそれぞれ設けているが必ずしもこれに限定されるものではない。例えば誘電体層などを代わりに用いてもよい。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 基板、第一のパワーＭＯＳトランジスタチップ、配線プレート、第二のパワーＭＯＳトランジスタチップ、及び制御ＩＣチップが積層形成される半導体装置であって、前記基板は、第一主面上に設けられ、入力電圧が入力される第一の板状リードと、第一主面上に設けられ、低電位側電源に接続される第二の板状リードと具備し、前記第一のパワーＭＯＳトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子とを具備し、前記配線プレートは、前記第一のパワーＭＯＳトランジスタチップの第二の端子に接続され、前記制御ＩＣチップに電気的に接続され、前記第二のパワーＭＯＳトランジスタチップは、前記配線プレートに接続される第一の端子と、前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、前記第二の板状リードを介して前記低電位側電源に接続される第二の端子とを具備し、前記第一のパワーＭＯＳトランジスタの第二の端子側から出力電圧が出力されるＤＣ−ＤＣコンバータ。
【００６１】
（付記２） 前記第一及び第二のパワーＭＯＳトランジスタチップは、Ｎｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６２】
（付記３） 前記第一のパワーＭＯＳトランジスタチップはＰｃｈ パワＭＯＳトランジスタであり、前記第二のパワーＭＯＳトランジスタチップはＮｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６３】
（付記４） 前記第一及び第二のパワーＭＯＳトランジスタチップは、Ｐｃｈ パワーＭＯＳトランジスタである付記１に記載のＤＣ−ＤＣコンバータ。
【００６４】
（付記５） 前記配線プレートは、前記基板の第一主面上に設けられる第三の板状リードに電気的に接続される付記１乃至４のいづれかに記載のＤＣ−ＤＣコンバータ。
【符号の説明】
【００６５】
１ 制御部
２ 負荷
１１、１１ａ 基板
１２ａ〜１２ｅ 板状リード
１３、１３ａ、１３ｂ、１５、１５ａ、１５ｂ、１６、１６ａ、１６ｂ 半導体チップ
１４ 配線プレート
１７ａ〜ｄ シート
１８ 封止材
２１ 絶縁膜
９０、９１、９２、１００ ＤＣ−ＤＣコンバータ
ＢＷ１ａ〜１ｅ、ＢＷ２ａ〜２ｅ、ＢＷ３ａ〜３ｃ ボンディングワイヤ
Ｃｏｕｔ 平滑コンデンサ
ＨＳ１、ＨＳ２ 配線
ＨＳＴＲ１、ＨＳＴＲ１ａ、ＨＳＴＲ１１ ハイサドトランジスタ
Ｉｄ ドレイン電流
Ｉｏｕｔ 出力電流
Ｌ１ インダクタ
ＬＨ１、ＬＨ２ ボンディングワイヤ長
ＬＳＴＲ１、ＬＳＴＲ１１ ローサイドトランジスタ
Ｎ１、Ｎｌｘ ノード
ＰＣ１ａ〜１ｅ、ＰＣ２ａ〜２ｅ、ＰＣ３ａ〜３ｃ チップ端子
Ｐｇｈ、Ｐｇｌ、Ｐｖｉｎ、Ｐｏｕｔ 端子
Ｓｓｇ１、Ｓｓｇ２ 制御信号
Ｔｏｆｆ ターンオフ時間
Ｔｏｎ ターンオン時間
Ｖｄｓ ドレイン−ソース間電圧
ＴＳＶ１、ＴＳＶ２ 貫通ビア
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源（接地電位）
【特許請求の範囲】
【請求項１】
基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成されるＤＣ−ＤＣコンバータであって、
前記基板は、
入力電圧が入力される第一のリードと、
低電位側電源に接続される第二のリードと、
を具備し、
前記ハイサイドトランジスタチップは、
前記第一のリードを介して前記入力電圧が入力される第一の端子と、
前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子と、
を具備し、
前記ローサイドトランジスタチップは、
前記ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、
前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、
前記第二のリードを介して前記低電位側電源に接続される第二の端子と、
を具備し、
前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
基板、ハイサイドトランジスタチップ、配線プレート、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成されるＤＣ−ＤＣコンバータであって、
前記基板は、
第一主面上に設けられ、入力電圧が入力される第一の板状リードと、
第一主面上に設けられ、低電位側電源に接続される第二の板状リードと、
を具備し、
前記ハイサイドトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、
前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、
前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子と、
を具備し、
前記配線プレートは、前記ハイサイドトランジスタチップの第二の端子に接続され、前記制御ＩＣチップに電気的に接続され、
前記ローサイドトランジスタチップは、
前記配線プレートに接続される第一の端子と、
前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、
前記第二の板状リードを介して前記低電位側電源に接続される第二の端子と、
を具備し、
前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
前記ハイサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第一のチップ端子は第一のボンディングワイヤで接続され、前記第一のボンディングワイヤを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、
前記ローサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第二のチップ端子は第二のボンディングワイヤで接続され、前記第二のボンディングワイヤを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力される
ことを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記ハイサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第一のチップ端子は、前記制御ＩＣチップ、前記ローサイドトランジスタチップ、及び前記配線プレートを貫通するように設けられる第一の貫通ビアで接続され、前記第一の貫通ビアを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、
前記ローサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第二のチップ端子は、前記制御ＩＣチップを貫通するように設けられる第二の貫通ビアで接続され、前記第二の貫通ビアを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力される
ことを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記ハイサイドトランジスタチップ及び前記ローサイドトランジスタチップは、パワーＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【請求項１】
基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成されるＤＣ−ＤＣコンバータであって、
前記基板は、
入力電圧が入力される第一のリードと、
低電位側電源に接続される第二のリードと、
を具備し、
前記ハイサイドトランジスタチップは、
前記第一のリードを介して前記入力電圧が入力される第一の端子と、
前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子と、
を具備し、
前記ローサイドトランジスタチップは、
前記ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、
前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、
前記第二のリードを介して前記低電位側電源に接続される第二の端子と、
を具備し、
前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
基板、ハイサイドトランジスタチップ、配線プレート、ローサイドトランジスタチップ、及び制御ＩＣチップが積層形成されるＤＣ−ＤＣコンバータであって、
前記基板は、
第一主面上に設けられ、入力電圧が入力される第一の板状リードと、
第一主面上に設けられ、低電位側電源に接続される第二の板状リードと、
を具備し、
前記ハイサイドトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、
前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、
前記制御ＩＣチップから出力される第一の制御信号が入力される制御端子と、
を具備し、
前記配線プレートは、前記ハイサイドトランジスタチップの第二の端子に接続され、前記制御ＩＣチップに電気的に接続され、
前記ローサイドトランジスタチップは、
前記配線プレートに接続される第一の端子と、
前記制御ＩＣチップから出力される第二の制御信号が入力される制御端子と、
前記第二の板状リードを介して前記低電位側電源に接続される第二の端子と、
を具備し、
前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
前記ハイサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第一のチップ端子は第一のボンディングワイヤで接続され、前記第一のボンディングワイヤを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、
前記ローサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第二のチップ端子は第二のボンディングワイヤで接続され、前記第二のボンディングワイヤを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力される
ことを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記ハイサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第一のチップ端子は、前記制御ＩＣチップ、前記ローサイドトランジスタチップ、及び前記配線プレートを貫通するように設けられる第一の貫通ビアで接続され、前記第一の貫通ビアを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、
前記ローサイドトランジスタチップのチップ端子と前記制御ＩＣチップの第二のチップ端子は、前記制御ＩＣチップを貫通するように設けられる第二の貫通ビアで接続され、前記第二の貫通ビアを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力される
ことを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記ハイサイドトランジスタチップ及び前記ローサイドトランジスタチップは、パワーＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１９６１１１（Ｐ２０１２−１９６１１１Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−６０３５５（Ｐ２０１１−６０３５５）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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