ＥＬ表示装置及びＥＬ表示装置の駆動方法
【課題】全階調領域で従来に比べて書き込み不足が発生しにくく、トランジスタの特性バラツキによる表示ムラを従来に比べて低減できること。
【解決手段】ＥＬ素子１５を有する画素１６がマトリックス状に形成されたＥＬ表示装置であって、所定の定電流を発生する定電流回路１０と、階調電圧を発生する階調電圧回路２０とを具備し、定電流回路１０が発生する定電流は、ソース信号線１８を介して画素１６に供給され、階調電圧回路２０が発生する階調電圧はソース信号線１８を介して画素１６に供給される構成である。
【解決手段】ＥＬ素子１５を有する画素１６がマトリックス状に形成されたＥＬ表示装置であって、所定の定電流を発生する定電流回路１０と、階調電圧を発生する階調電圧回路２０とを具備し、定電流回路１０が発生する定電流は、ソース信号線１８を介して画素１６に供給され、階調電圧回路２０が発生する階調電圧はソース信号線１８を介して画素１６に供給される構成である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いたＥＬ表示パネル（表示装置）などの自発光表示パネル（表示装置）の駆動方法、駆動回路、表示装置に関するものである。また、これらの駆動回路を用いた表示パネル（表示装置）などに関するものである。
【背景技術】
【０００２】
電気光学変換物質として有機エレクトロルミネッセンス（ＥＬ）材料あるいは無機ＥＬ材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。ＥＬ表示パネルは各画素に発光素子を有する自発光型である。ＥＬ表示パネルは、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
【０００３】
アクティブマトリクス方式の有機ＥＬ表示パネルは、特許文献１に開示されている。この表示パネルの一画素の等価回路を図３に示す。画素１６は発光素子であるＥＬ素子１５、第１のトランジスタ（駆動用トランジスタ）１１ａ、第２のトランジスタ（スイッチング用トランジスタ）１１ｂおよび蓄積容量（コンデンサ）１９からなる。発光素子１５は有機エレクトロルミネッセンス（ＥＬ）素子である。
【０００４】
図３の画素構成を駆動するドライバ回路は、電圧の強弱で示された映像信号を出力する。ドライバ回路は、液晶表示パネルを駆動するドライバ回路と構成が近似する。ドライバ回路から、映像信号としての電圧信号がソース信号線１８に印加される。印加された電圧信号が画素１６に印加されコンデンサ１９に保持される。
【０００５】
また、有機ＥＬ表示装置の駆動方法については、特許文献２に開示されている。
【０００６】
本明細書では、ＥＬ素子１５に電流を供給するトランジスタ１１ａを駆動用トランジスタと呼ぶ。また、図３のトランジスタ１１ｂのように、スイッチとして動作するトランジスタをスイッチング
用トランジスタと呼ぶ。
【特許文献１】特開平８−２３４６８３号公報
【特許文献２】特開２００５−２６６７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
有機ＥＬ表示パネルは、低温あるいは高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成する。しかし、有機ＥＬ素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
【０００８】
図３は電圧プログラム方式の画素構成である。なお、電圧プログラム方式とは、電圧の大きさあるいは強弱で示される映像信号などの電圧信号（プログラム電圧）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで電圧信号を電流信号に変換してＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【０００９】
電流プログラム方式とは、電流の大きさあるいは強弱で示される映像信号などの電流信号（プログラム電流）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで印加した電流信号をそのままＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【００１０】
ＥＬ素子に流入する電流、ＥＬ素子から流出する電流のいずれをも印加と呼ぶ。また、ＥＬ素子を駆動することも、電流を印加するあるいはＥＬ素子に電流を供給することと同義で使用することがある。あるいは電流プログラム方式とは、印加した電流信号に略比例した電流信号もしくは印加した電流に所定の変換処理を行った電流信号（プログラム電流）を直接的にあるいは間接的にＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【００１１】
図３に図示する画素構成では、電圧の強弱で示された映像信号を駆動用トランジスタ１１ａで電流信号に変換する。したがって、トランジスタ１１ａに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタ１１ａは５０％以上の特性バラツキがある。図３の構成では特性バラツキに対応した表示ムラが発生する課題がある。しかし、電圧プログラム方式は、低階調領域、高階調領域のいずれの領域にあっても、ソース信号線などの充放電能力が高く、書き込み不足による表示ムラの発生はほとんどない。
【００１２】
前記トランジスタの特性バラツキによる表示ムラは、電流プログラム方式の構成を採用することにより低減することが可能である。しかし、電流プログラム方式は、低階調領域での駆動電流が小さく、ソース信号線１８の寄生容量により良好に駆動できないという課題があった。
【００１３】
本発明は、上記従来の課題を考慮して、全階調領域で従来に比べて書き込み不足が発生しにくく、トランジスタの特性バラツキによる表示ムラを従来に比べて低減できるＥＬ表示装置、及びＥＬ表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するために、
第１の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記定電流回路が発生する前記定電流は、ソース信号線を介して前記画素に供給され、
前記階調電圧回路が発生する前記階調電圧は、前記ソース信号線を介して前記画素に供給される、ＥＬ表示装置である。
【００１５】
また、第２の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置は、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを備え、
前記画素が、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、ソース信 号線と前記駆動用トランジスタ間に電流経路を形成するスイッチング用トランジス タとを有しており、
前記ＥＬ表示装置の駆動方法は、
前記定電流回路が発生する前記定電流を、前記ソース信号線を介して前記画素に印 加するステップと、
前記定電流が前記ソース信号線に印加された状態で、前記ソース信号線の電位を取 得するステップと、
前記取得した電位と前記階調電圧を加算し又は前記取得した電位から前記階調電圧を減算して、
前記加算又は減算の結果を前記ソース信号線を介して前記画素の前記駆動用トランジスタに印加するステップと、
を備えた、ＥＬ表示装置の駆動方法である。
【００１６】
また、第３の本発明は、前記定電流を前記画素に印加する期間又は前記期間の前に、前記ソース信号線又は前記画素にプリチャージ電圧を印加する、上記第２の本発明のＥＬ表示装置の駆動方法である。
【００１７】
また、第４の本発明は、定電流回路は、複数の単位トランジスタから構成されている、請求項２記載のＥＬ表示装置の駆動方法である。
【００１８】
また、第５の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、ソース信号線と前記駆動用トランジスタ間に電気経路を形成する第１のスイッチング用トランジスタと、前記コンデンサを介して前記駆動用トランジスタに前記階調電圧を印加する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置である。
【００１９】
また、第６の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
前記画素に前記定電流を供給する第１のソース信号線と、
前記画素に前記階調電圧を供給する第２のソース信号線とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、第１のソース信号線と前記駆動用トランジスタ間に電気経路を形成する第１のスイッチング用トランジスタと、前記第２のソース信号線とコンデンサと電気経路を形成する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置である。
【００２０】
また、第７の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
コンデンサと、
前記画素に前記定電流を供給するソース信号線とを具備し、
前記階調電圧は、前記コンデンサを介して前記ソース信号線に印加される、ＥＬ表示装置である。
【００２１】
また、第８の本発明は、ＥＬ素子を有する画素がマトリックス状に形成された表示部と、
前記ＥＬ素子の駆動用トランジスタにリセット電流を出力する定電流出力回路と、
前記リセット電流を印加した状態で前記駆動用トランジスタのゲート端子電位を取得する電圧保持回路と、
映像信号に対応する階調電圧を出力する階調電圧回路と、
前記ゲート端子電位と、前記階調電圧を加算し又は前記ゲート端子電位から前記階調電圧を減算して前記加算又は減算の結果を前記駆動用トランジスタのゲート端子に印加する電圧印加回路を具備する、ＥＬ表示装置である。
【００２２】
なお、本発明のドライバ回路およびＥＬ表示装置は、電流発生回路と、電圧発生回路を具備する。電流発生回路が出力する定電流はＥＬ素子を駆動する駆動用トランジスタに印加される（電流プログラム）。定電流を駆動用トランジスタに印加することにより、駆動用トランジスタのゲート電圧は、印加された定電流を流すように電流プログラムされる。この定電流をリセット電流Ｉａと呼ぶ。リセット電流Ｉａは基準となる電流の意味として用いる場合もある。
【００２３】
ソースドライバ回路１４から出力する電流あるいは駆動用トランジスタなどに書き込む電流をプログラム電流と呼ぶ。駆動用トランジスタ１１ａなどに基準となる電流を流すように設定する電流をリセット電流Ｉａと呼ぶ。したがって、ソースドライバ回路１４から出力する電流がリセット電流である場合は、プログラム電流がリセット電流となる。
【００２４】
以上のように定電流を印加した状態あるいは変化した状態を電流リセット状態と呼ぶ。また、駆動用トランジスタが定電流を流している時に、駆動用トランジスタのゲート端子に印加される電圧または発生する電圧をリセット電圧Ｖａと呼ぶ。また、一定の基準となる電圧をリセット電圧Ｖａと呼ぶこともある。
【００２５】
電圧発生回路は、ＥＬ表示装置に入力される映像信号に対応した階調電圧Ｖｘまたは目標階調電圧Ｖｃを出力する。階調電圧などはリセット電圧Ｖａを基準として、駆動用トランジスタのゲート端子に印加される（電圧プログラム）。たとえば、リセット電圧Ｖａが３Ｖであれば、３Ｖのリセット電圧Ｖａを基準にして±の階調電圧Ｖｘを印加する。Ｖｘ＝０であれば、駆動用トランジスタ１１ａは、電流プログラムされたリセット電流Ｉａを発光電流としてＥＬ素子１５に流す。つまり、リセット電圧Ｖａを基準としてＥＬ素子１５に流す電流が決定される。
【００２６】
本発明の他の実施の形態におけるドライバ回路およびＥＬ表示装置は、定電流（リセット電流Ｉａ）を印加した状態で駆動用トランジスタのゲート端子電圧（リセット電圧Ｖａ）を測定あるいは所定期間保持する電圧保持回路を具備する。
【００２７】
なお、電流プログラム（方式）は、電流駆動（方式）と呼ぶこともある。また、電圧プログラム（方式）は、電圧駆動（方式）と呼ぶこともある。
【００２８】
また、ドライバ回路とは、シリコンなどの半導体ＩＣで構成されたものだけでなく、低温ポリシリコンなどでガラス基板に形成されたものも意味する。
【発明の効果】
【００２９】
本発明は、全階調領域で従来に比べて書き込み不足が発生しにくく、トランジスタの特性バラツキによる表示ムラを従来に比べて低減できるという効果を有する。
【００３０】
尚、本発明は、例えば各画素の駆動用トランジスタ１１ａにリセット電流Ｉａを印加し、駆動用トランジスタ１１ａのリセット電圧Ｖａを発生させる。各画素の駆動用トランジスタ１１ａのリセット電圧Ｖａは、各駆動用トランジスタ１１ａの特性により異なる。レーザーアニール状態などによりバラツキが発生するからである。このリセット電圧Ｖａを基準として目標階調電圧Ｖｃを印加すれば、各駆動用トランジスタ１１ａの特性が異なっていても精度のよい階調電流をＥＬ素子１５に印加できることになる。階調電圧の絶対値が大きくなるにしたがって、ＥＬ素子１５に流す電流のバラツキは大きくなる。しかし、バラツキは実用上問題にならない大きさである。
【００３１】
電圧プログラム方式は、画素１６の駆動用トランジスタ１１ａの特性補償が不十分であるという欠点を有していた。しかし、本発明は、例えば画素１６のトランジスタに定電流を印加するという電流プログラム方式を実施する。電流プログラムの実施により発生する、駆動用トランジスタ１１ａのゲート端子電圧（リセット電圧Ｖａ）を基準（原点）として、階調電圧Ｖｘを印加する（電圧プログラム）。したがって、駆動用トランジスタ１１ａのゲート端子に印加される目標階調電圧Ｖｃは、Ｖａ±Ｖｘとなる。したがって、駆動用トランジスタ１１ａの特性バラツキがあっても、精度のよい階調電圧に対応する階調電流をＥＬ素子１５に流すことができる。
【００３２】
リセット電流Ｉａを所定以上の大きさの電流値とすることにより、電流プログラム方式の弱点である低階調領域（低電流領域）での書き込み不足の課題が発生しない。例えばリセット電圧Ｖａを基準として階調電圧Ｖｘを加算あるいは減算することにより、電圧駆動の特徴である全階調領域で書き込み不足がないと言う利点を発揮させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明のＥＬ表示装置及びその駆動方法の実施の形態について説明する。
【００３４】
（第１の実施の形態）
図１は本発明のＥＬ表示装置の駆動回路の説明図である。ソースドライバＩＣ（回路）１４の出力端子２１はソース信号線１８に接続されている。各ソース信号線１８には、複数の画素１６が接続されている。画素１６にＥＬ素子１５が形成され、画素１６はマトリックス状に配置されている。
【００３５】
各出力端子２１には、定電流出力回路（電流階調回路）１０、電圧階調回路２０が構成あるいは形成されている。なお、定電流出力回路１０は、プログラム電流などの階調電流を出力できるものであることが好ましい。しかし、第１の実施の形態においては、定電流出力回路１０は階調電流を出力できる必要はなく、所定の定電流（プログラム電流）を出力できる構成であればよい。
【００３６】
電流量の異なる定電流を出力できるように構成することにより、階調電圧Ｖｘに対応して、リセット電流Ｉａの大きさを変化あるいは変更することができる。また、パネルサイズあるいはソース信号線１８の寄生容量の大きさに対応させて定電流の大きさを変化あるいは設定することができる。したがって、良好に電流プログラムを実施できるという利点が発揮される。
【００３７】
各出力にはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５が形成または配置されている。また、コンデンサ５２、バッファ５３が形成または配置されている。コンデンサ５２は、直流（ＤＣ）成分のカットする機能を有するものであればいずれでもよい。または、電位をレベルシフトできるものであればいずれのものでもよい。
【００３８】
バッファ５３は入力のａ部が高インピーダンスで、出力のｂ部が低インピーダンスのものであればいずれでもよい。たとえば、バッファアンプ、オペアンプなどが例示される。その他、トランジスタ素子でエミッタフォロワ回路を構成してもよい。
【００３９】
本発明のＥＬ表示パネル（ＥＬ表示装置）の画素１６の構造は、図２などに示すように、１つの画素１６が４つのトランジスタ１１ならびにＥＬ素子１５により形成される。少なくとも、ＥＬ素子１５を駆動するトランジスタ１１ａを介した電流の経路が、ソース信号線１８まで継続できる画素構成である。
【００４０】
図２の画素構成にあっては、ＥＬ素子１５に電流を供給するトランジスタ１１ａ（駆動用トランジスタ１１ａ）に流れる電流は、トランジスタ１１ｃをオン（クローズ）させることによりソース信号線に取り出すことができる。もしくは、少なくとも、ＥＬ素子１５を駆動するトランジスタのゲート端子に印加した（された）電圧が、ソース信号線１８から読み取れる画素構成である。
【００４１】
図２の画素構成にあっては、ＥＬ素子１５に電流を供給するトランジスタ１１ａ（駆動用トランジスタ１１ａ）のゲート端子電圧は、トランジスタ１１ｂ、１１ｃをオン（クローズ）させることによりソース信号線１８から読み取ることができる。
【００４２】
図２の画素回路は、１画素内に４つのトランジスタ１１（１１ａ、１１ｂ、１１ｃ、１１ｄ）を有している。駆動用トランジスタ１１ａ のゲート端子はトランジスタ１１ｂのソース端子に接続されている。トランジスタ１１ｂおよびトランジスタ１１ｃのゲート端子はゲート信号線１７ａに接続されている。トランジスタ１１ｂのドレイン端子はトランジスタ１１ｃのソース端子ならびにトランジスタ１１ｄのソース端子に接続され、トランジスタ１１ｃのドレイン端子はソース信号線１８に接続されている。トランジスタ１１ｄのゲート端子はゲート信号線１７ｂに接続され、トランジスタ１１ｄのドレイン端子はＥＬ素子１５のアノード電極（端子）に接続されている。
【００４３】
なお、トランジスタ１１は、Ｐチャンネルトランジスタで形成している。Ｐチャンネルトランジスタは、寿命信頼性が高く好ましい。また、図２の構成では、駆動用トランジスタ１１ａからソースドライバ回路１４に流れる電流Ｉａはソースドライバ回路１４に吸い込まれる電流となる。ソースドライバ回路１４には、Ｎチャンネルのトランジスタが形成されている。Ｎチャンネルのトランジスタは、吸い込み電流Ｉａを良好に吸い込むことができ、また、Ｎチャンネルトランジスタは特性バラツキが小さい。そのため、ソースドライバ回路１４を小型化できる。
【００４４】
図２の画素構成では、トランジスタ１１ｂ、１１ｃのゲート端子は、ゲート信号線１７ａに接続されている。トランジスタ１１ｂ、１１ｃは、ゲート信号線１７ａに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂに接続されている。トランジスタ１１ｄは、ゲート信号線１７ｂに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。
【００４５】
ゲートドライバ１２（図２０では、ゲートドライバ回路１２ａ、１２ｂ）は、ゲート信号線１７ａ、１７ｂを制御する。図２０に図示するように、表示領域１８４の左端にゲートドライバ回路１２ａを形成または配置し、右端にゲートドライバ回路１２ｂを形成または配置してもよい。ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、ゲートドライバ回路１２ｂはゲート信号線１７ｂを制御する。ゲートドライバ回路１２ａとゲートドライバ回路１２ｂはそれぞれ内部にシフトレジスタ回路が形成されているため、独立に動作させることができる。
【００４６】
図２に図示する有機ＥＬの画素構成では、トランジスタ１１ｂは画素を選択するためのスイッチング用トランジスタとして機能させる。また、トランジスタ１１ａはＥＬ素子１５に電流を供給するための駆動用トランジスタとして機能させている。
【００４７】
トランジスタ１１ｂは、デュアルゲート以上であるマルチゲート構造としている。本発明の表示パネルの画素１６を構成するトランジスタ１１ｂは、トランジスタ１１ａのソース−ドレイン間のスイッチとして作用する。したがって、トランジスタ１１ｂは、できるだけ低リーク電流特性が要求される。トランジスタ１１ｂのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることにより低リーク電流特性を実現できる。
【００４８】
パネルを低コストで作製するためには、画素を構成するトランジスタ１１をすべてＰチャンネルで形成し、ゲートドライバ回路１２もＰチャンネルで形成することが好ましい。このようにアレイをＰチャンネルのみのトランジスタで形成することにより、マスク枚数が５枚となり、低コスト化、高歩留まり化を実現できる。
【００４９】
以下、図１７（Ａ）〜（Ｂ）を用いて説明する。以下の説明は、電流駆動方式の画素構成を理解するための説明である。本発明は、電流駆動方式の画素構成（電流プログラムできる画素構成）を有している。本発明は、画素１６の駆動用トランジスタ１１ａにプログラム電流（リセット電流Ｉａ）を流し、プログラム電流を流した状態で駆動用トランジスタ１１ａのゲート端子電位を測定または一定の期間、保持することを特徴とする。また、ゲート端子電位に階調電圧を加減算し、加減算した電圧を画素の駆動用トランジスタ１１ａのゲート端子に書き込むことを特徴とする。
【００５０】
本発明の画素の動作は第１の動作と第２の動作の２つの動作により制御される。図１７（Ａ）〜（Ｂ）は図２の画素構成における動作の説明図である。第１の動作は電流プログラムの動作（ＥＬ素子１５に流す電流を設定する動作）である。また、第１の動作は、電流リセット動作、リセット電流Ｉａを印加し駆動用トランジスタ１１ａのゲート端子のリセット電位を読み取る電圧読み取り動作、リセット電圧Ｖａを基準（中心あるいは原点）として階調電圧あるいは目標階調電圧を印加する階調電圧印加動作に大別される。第２の動作は、ＥＬ素子１５に電流を流し、ＥＬ素子１５が発光する動作である。図１７（Ａ）は、第１の動作の説明図である。図１７（Ｂ）は第２の動作の説明図である。
【００５１】
以下、図１および図１７（Ａ）〜（Ｂ）を参照しなから、本発明のＥＬ表示パネルおよびその駆動方法について説明をする。
【００５２】
第１の動作はＥＬ素子１５に流す電流値を記憶させる動作である。まず、ソースドライバＩＣ（回路）１４の定電流出力回路１０から、所定の定電流であるリセット電流Ｉａがソース信号線１８に印加される。定電流出力回路１０の一例を図３７に示す。
【００５３】
定電流出力回路１０は、一例としてオペアンプ２９１とトランジスタ２８６および抵抗Ｒで構成される。オペアンプ２９１の＋側端子には電子ボリウム３３１が接続される。電子ボリウム３３１は、デジタルデータをアナログデータに変換するＤＡ変換回路として動作する。電子ボリウム３３１の出力電圧Ｖは設定データ（デジタルデータ）により変更される。ソース信号線１８に流れる電流Ｉａは、電子ボリウム３３１の出力電圧Ｖを抵抗Ｒで除算した値となる。
【００５４】
リセット電流Ｉａの発生は定電流出力回路１０に限定するものではなく、所定あるいは一定範囲の大きさのリセット電流Ｉａを発生できるものであればいずれのものであってもよい。たとえば、エミッタフォロワ回路でもリセット電流Ｉａを発生することができる。また、定電流出力回路１０が発生するリセット電流Ｉａは、複数の大きさのリセット電流Ｉａを発生できるように構成することが好ましい。さらに好ましくは、階調電圧のそれぞれに対応したリセット電流Ｉａを発生できることが好ましい。
【００５５】
リセット電流Ｉａとは電流０の状態（Ｉａ＝０、電流が流れない）も含む。図２の画素構成にあって、プログラム電流Ｉａ＝０とすれば、駆動用トランジスタ１１ａは、ＥＬ素子１５に電流を流さないようにゲート端子の電位（コンデンサ１９の一端子の電位）を変動（可変）させる。この変動後の駆動用トランジスタ１１ａのゲート端子のリセット電圧Ｖａは駆動用トランジスタ１１ａの特性を示していることになる。リセット電流Ｉａ＝０の時のリセット電圧Ｖａは、駆動用トランジスタ１１ａの動作開始電圧である。
【００５６】
ソースドライバＩＣ（回路）１４からソース信号線１８にプログラム電流Ｉａを印加しているときは、図１７（Ａ）に図示するように、トランジスタ１１ｂならびにトランジスタ１１ｃがオン（クローズ）する。また、トランジスタ１１ｄはオープン状態に制御される。トランジスタ１１ｂ、１１ｃ、１１ｄの制御は、ゲート信号線１７ａ、１７ｂに印加するオンオフ信号により行う。
【００５７】
図４（Ａ）に図示するように、ソースドライバＩＣ（回路）１４は、プログラム電流（リセット電流Ｉａ）を印加する前に、リセット動作を行う。リセット動作では、図１、図４（Ａ）〜（Ｃ）に図示するスイッチＳＷ４、ＳＷ５はオープン（オフ）状態に設定される。スイッチＳＷ２、ＳＷ３はクローズ（オン）にされて、コンデンサ５２にグランド電位または所定の固定電圧が印加される。なお、スイッチＳＷ１はクローズさせた状態でソース信号線１８にプログラム電流を印加してもよい。
【００５８】
以上の動作がリセット動作である。リセット動作では、コンデンサ５２の一端子ｃに固定（既知）の電圧を印加する。既知の電圧とはグランド電圧も含まれる。コンデンサ５２の容量は、０．０５ｐＦ以上２ｐＦ以下とすることが好ましい。
【００５９】
次の電圧読み取り動作では、スイッチＳＷ１をクローズさせ、プログラム電流（リセット電流Ｉａ）Ｉａをソース信号線１８に印加する。このとき、スイッチＳＷ４、ＳＷ５はオープン状態とし、スイッチＳＷ２はクローズ状態にする（図４（Ａ）を参照のこと）。
【００６０】
図１７（Ａ）〜（Ｂ）に示す画素１６の駆動用トランジスタ１１ａは、プログラム電流Ｉａを流し、また、プログラム電流Ｉａを流すようにゲート端子電位を変化させる。ゲート端子電位は、トランジスタ１１ｂ、１１ｃがクローズ状態であるため、ソース信号線１８に出力される（読み出される）。ソースドライバＩＣ（回路）１４内のスイッチＳＷ２がクローズされている。結果的にプログラム電流（リセット電流）Ｉａを流す駆動用トランジスタ１１ａのゲート端子電位は、ソースドライバＩＣ（回路）１４のａ部に印加される（読み出される）ことになる（図１参照）。
【００６１】
プログラム電流（リセット電流）Ｉａの大きさは、最大階調電流の１／８以上１倍以下の範囲となるように設定することが好ましい。なお、書き込み時間を短縮するため、最大階調電流の1倍以上１０倍以下に設定しても構わない。最大階調電流とは、最大階調でのＥＬ素子１５に流れる電流の大きさ、または画素１６にプログラムされるプログラム電流の大きさである。たとえば、２５６階調では、最大階調電流は、２５５階調目でＥＬ素子１５にプログラムされる電流である（０階調から階調番号は開始されるとしている）。
【００６２】
プログラム電流（リセット電流Ｉａ）が小さいと、ソース信号線１８の寄生容量を充放電する時間に長時間を必要とする。そのため、駆動用トランジスタ１１ａのゲート電位の変化が１水平走査期間（１Ｈ期間）の最初の短時間では収束しない。また、プログラム電流（リセット電流Ｉａ）が大きいと、比較的駆動用トランジスタ１１ａの特性ばらつきの影響が画像表示として出現しやすい低階調領域での特性補償が低くなる。
【００６３】
以上の動作により、コンデンサ５２のａ部には、駆動用トランジスタ１１ａのゲート端子電位が読み出される。または、コンデンサ５２のａ部に保持される。図１の実施の形態では、コンデンサ５２のａ部に駆動用トランジスタ１１ａのゲート端子電位を読み出し、保持するとした。本発明はこれに限定するものではない。たとえば、ａ部の電位をＡＤ（アナログ−デジタル）変換し、デジタルデータとして取得してもよい。取得したデジタルデータは、ソースドライバＩＣ（回路）１４内または外部に形成または構成されたメモリ回路に保持する。もちろん、アナログデータの状態で一定の期間、ソースドライバＩＣ（回路）１４外あるいは内の記憶手段などに保持させてもよい。
【００６４】
次の動作は、読み取った電圧を基準（中心位置あるいは原点位置）にして階調電圧を印加する動作である（図４（Ｂ）を参照のこと）。この動作では、スイッチＳＷ１、ＳＷ２、ＳＷ３がオープン状態となり、スイッチＳＷ４、ＳＷ５がクローズ状態に制御される。コンデンサ５２のａ部には、選択した画素１６の駆動用トランジスタ１１ａのゲート端子電圧（リセット電圧Ｖａ）が保持されている（図４（Ａ）参照）。リセット電流Ｉａを流した時に保持される電圧をリセット電圧Ｖａと呼ぶ。
【００６５】
ゲート端子電圧は、駆動用トランジスタ１１ａが、プログラム電流（リセット電流Ｉａ）をＥＬ素子１５に流すのに必要な電圧である。ｃ部にグランド（ＧＮＤ）電圧が印加されているとすると、コンデンサ５２の両電極間には、駆動用トランジスタ１１ａのゲート端子電圧が保持されていることになる。
【００６６】
オペアンプ５３の増幅率（ゲイン）が１とすると、ａ部の電圧がスイッチＳＷ５を介してソース信号線１８に印加されることになる。画素１６のトランジスタ１１ｂ、１１ｃは選択された１水平走査期間（１Ｈ期間）、クローズしている。この状態では、読み出された駆動用トランジスタ１１ａのゲート端子電圧が、再び画素１６の駆動用トランジスタ１１ａのゲート端子に印加されることになる。
【００６７】
したがって、駆動用トランジスタ１１ａはリセット電流Ｉａに該当する電流をＥＬ素子１５に流す。以上の状態は駆動用トランジスタ１１ａの特性バラツキを補償し、精度よくＥＬ素子１５にリセット電流Ｉａ（プログラムされた電流）を流していることになる。
【００６８】
なお、リセット電圧Ｖａは、駆動用トランジスタ１１ａの特性により各画素で異なっていることは言うまでもない。しかし、ＥＬ素子１５に流す電流は精度よくプログラム電流（リセット電流Ｉａ）が印加される。
【００６９】
電圧階調回路２０は、各階調に対応する階調電圧Ｖｘを出力する。階調電圧Ｖｘとは、映像信号の階調番号に対応する電圧である。映像信号と考えてもよい。階調電圧Ｖｘをそのままあるいは一定処理（比例処理、シフト処理、加減算処理など）を行い、駆動用トランジスタ１１ａにプログラム電圧として印加することにより画像表示を行うことができる。
【００７０】
階調電圧Ｖｘは、スイッチＳＷ４と介して、コンデンサ５２のｃ部に印加される。コンデンサ５２のａ部の電位Ｖａは、電圧階調回路２０が出力する階調電圧Ｖｘ分がシフトされる。したがって、ａ部の電位は、理想的にはＶａ＋Ｖｘとなる。
【００７１】
Ｖａ＋階調電圧Ｖｘは、ゲイン１であるオペアンプ５３で低インピーダンスにされて出力される。Ｖａ＋階調電圧Ｖｘは、スイッチＳＷ５、出力端子２１を介してソース信号線１８に印加され、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。したがって、駆動用トランジスタ１１ａは、Ｖａ＋Ｖｘに対応する電流をＥＬ素子１５に印加する。
【００７２】
図１では、オペアンプ５３は、ゲイン１としたがこれに限定するものではなく、１以外でもよい。たとえば、２倍であれば、オペアンプ５３はａ部に印加された電圧を２倍してソース信号線１８に印加される。また、印加されたａ部の電圧の極性の反転動作を行ってもよい。また、階調電圧Ｖｘとは、各階調に対する任意の電圧である。階調電圧Ｖｘは、リセット電圧Ｖａを中心として発生あるいは設定する。階調電圧Ｖｘは、プラス方向に設定してもよいし、マイナス方向に設定してもよい。また、構成により、±方向に設定してもよい。
【００７３】
図１では、オペアンプ５３を使用するとしたがこれに限定するものでない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。たとえば、図９はトランジスタによるエミッタフォロワ回路９１を用いた構成例である。トランジスタＱと抵抗Ｒでエミッタフォロワ回路９１が構成されている。
【００７４】
ａ部からトランジスタＱのゲートをみたインピーダンスは高く、ｂ部の出力インピーダンスは低くなっている。したがって、コンデンサ５２の電位を安定して保持することができ、スイッチＳＷ５を介して印加する電圧によりソース信号線１８を良好に充放電することができるため、画素１６の駆動用トランジスタ１１ａに良好に階調電圧を印加できる。
【００７５】
図１において、定電流出力回路１０は、各ソース信号線１８に対応してソースドライバＩＣ（回路）１４内に配置または形成するとしたが、本発明はこれに限定するものではない。たとえば、図３８に図示するように、１つの電流発生回路４１３が発生する定電流（リセット電流Ｉａ）を、スイッチ回路（選択切換回路）で、複数の電流保持回路５０１（図４９、図５０およびその説明を参照のこと）に印加する構成が例示される。電流保持回路５０１は各ソース信号線１８に接続あるいは配置されている。
【００７６】
電流保持回路５０１は、画素１６にリセット電流Ｉａを印加する。電流保持回路５０１は、リセット電流Ｉａを画素１６に印加するとともに、画素１６の駆動用トランジスタ１１ａのリセット電圧Ｖａを取得する機能も有する。各ソース信号線１８に印加されているリセット電圧Ｖａ、または各電流保持回路５０１が取得あるいは保持したリセット電圧Ｖａは、スイッチ回路３８１の制御により読み出だされる。読み出したリセット電圧Ｖａから、目標階調電圧Ｖｃを求め、各画素１６に印加される。
【００７７】
なお、定電流出力回路１０または電流発生回路４１３が出力するリセット電流Ｉａの大きさは、電流保持回路５０１などで増幅させてもよい。増幅などはオペアンプ、差動増幅回路などで容易に実現できる。増幅とは１以上の場合を意味するが、本明細書では１以下の場合も含まれる。
【００７８】
電流保持回路５０１はアレイ基板３８２に低温ポリシリコンなどのポリシリコン技術を用いて形成される。電流発生回路４１３もアレイ基板３８２に形成してもよいが、電流精度を要望される場合は、半導体チップで形成されたソースドライバ回路１４内に形成することが好ましい。
【００７９】
前記定電流出力回路１０または電流発生回路４１３の出力電流（リセット電流Ｉａ）はスイッチ回路３８１で切り替え、各ソース信号線１８または各出力端子２１に形成または構成された電流保持回路５０１に印加してもよい。図５０などに図示するように、電流保持回路５０１は、カレントミラー回路あるいはカレントコピア回路で構成されている。
【００８０】
定電流出力回路１０または電流発生回路４１３が出力するリセット電流Ｉａは、一定値のリセット電流Ｉａに限定するものではない。６４階調あるいは２５６階調など、複数種類の階調数、異なる大きさの電流を出力できるものであってもよい。また、リセット電流Ｉａは、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）ごとにその値を変化できるように構成してもよい。また、ドットクロックに同期して１画素ごとにその値を変化できるように構成してもよい。また、リセット電流Ｉａは、図５２のようなパネル温度検出回路を用いて、パネル温度に相関して変化させてもよい。
【００８１】
階調電圧Ｖｘは階調番号に置き換えてもよい。たとえば、リセット電圧Ｖａが２５６階調の１２８階調目とし、Ｖｘ＝Ｖｃ−Ｖａが６４階調分の電圧に該当するとする。電圧階調回路２０がＶｘを出力することにより、Ｖｃは１２８＋６４＝１９２階調となる。Ｖｘが−方向に作用するとし、Ｖａ−Ｖｘが６４階調分の電圧に該当するとすれば、電圧階調回路２０がＶｘを出力することにより、Ｖｂは１２８−６４＝６４階調となる。図７では、Ｖｂに対応する電流はＩｂである。もちろん、階調電圧Ｖｘは電圧であればいずれの単位、大きさのものであってもよいことはいうまでもない。
【００８２】
以上の階調電圧ＶｘによるＥＬ素子１５に流す電流は、図７で示される。図７の実線は、画素１６の駆動用トランジスタ１１ａのＶ−Ｉ特性を示している。図７では、リセット電圧Ｖａでは、電流ＩａがＥＬ素子１５に流れるとしている。つまり、理想的にはリセット電圧Ｖａを駆動用トランジスタ１１ａのゲート端子に印加すれば、リセット電流ＩａがＥＬ素子１５に流れる。現実には、駆動用トランジスタ１１ａのゲート端子とゲート信号線１７ａ間に発生する突き抜け電圧などの影響によりリセット電流Ｉａと差異がある電流がＥＬ素子１５に流れる。この場合も本発明を適用できることは言うまでもない。本明細書では理想状態を例示して説明を行う。また、リセット電圧Ｖａは各駆動用トランジスタの特性により異なる。
【００８３】
階調電圧Ｖｘは、各階調に対応する電圧である。階調電圧は、リセット電圧Ｖａを中心に＋側（＋Ｖｘ）と−側（−Ｖｘ）で変化させる。たとえば、＋側に変化させた時、ＥＬ素子１５に印加される電流はＩｃであり、−側に変化させた時、ＥＬ素子１５に流れる電流はＩｂである。つまり、電圧階調回路２０は、リセット電圧Ｖａを基準として＋側または−側の電圧を加減算などし、ａ部に保持させる。もちろん、リセット電圧Ｖａを基準として、階調電圧Ｖｘをプラス方向（加算）のみに設定してもよい。また、リセット電圧Ｖａを基準として、階調電圧Ｖｘをマイナス方向（減算）のみに設定してもよい。加算／減算は、アナログ電圧の加算／減算に限定するものではなく、デジタルデータを加算／減算することによって実現してもよい。
【００８４】
電圧階調回路２０は、半導体ＩＣチップで形成することに限定されない。アレイ基板３８２にポリシリコン技術を用いて形成してもよい。その場合は、点順次回路、線順次回路で構成する。また、図３５に図示するようにサンプルホールド回路などを用いて構成してもよい。
【００８５】
電圧階調回路２０が出力する電圧は０であってもよいことは言うまでもない。この場合は、定電流出力回路１０の出力電流は０とする（定電流出力回路１０は不要である）。したがって、本発明は、定電流出力回路１０を省略することができる。
【００８６】
また、各画素の駆動用トランジスタのリセット電圧Ｖａをあらかじめ測定しておき、測定したリセット電圧Ｖａを用いて、各画素に印加する階調電圧Ｖｘを補正してもよい。
【００８７】
この場合は、リセット電圧Ｖａを測定するときに、定電流出力回路１０などが出力するリセット電流Ｉａが必要であるだけで、画像表示状態では定電流出力回路１０は不要である。したがって、リセット電流Ｉａは別途ソースドライバＩＣ１４の外部に配置した回路から供給すればよい。
【００８８】
また、リセット電圧Ｖａは間接的に光学的に測定することができる。ＥＬ表示装置を電圧駆動すれば各駆動用トランジスタの特性バラツキはムラとして光学的に表示されるからである。光学的に表示されたムラを測定すれば容易に各画素の駆動用トランジスタのリセット電圧Ｖａあるいはそれに類する電圧を求めることができる。また、目標階調電圧Ｖｃ、階調電圧Ｖｘを補正することができる。
【００８９】
該当する選択画素１６のゲート信号線１７ａにオン電圧を印加する。ゲート信号線１７ａにオン電圧を印加することにより、駆動用トランジスタ１１ａは、ＥＬ素子１５に流す電流が０となるように、ゲート端子電位を変動させる。このＥＬ素子１５に流す電流が０となる電圧Ｖａが、オペアンプ５３のａ部に保持される。電圧階調回路２０が＋側の電圧を出力し、＋側の電圧とａ部に保持された電圧が加算されてオペアンプ５３のｂ部に出力される（図１１を参照のこと）。
【００９０】
図１１に示すように、定電流出力回路１０からソース信号線１８に流す電流を０とし、駆動用トランジスタ１１ａがＥＬ素子１５に流す電流が０となるように動作した後のソース信号線１８の電位Ｖ０を測定する。Ｖ０はリセット動作した後の電圧である。リセット電圧Ｖａ＝Ｖ０を駆動用トランジスタ１１ａのゲート端子に印加してもＥＬ素子１５には電流は流れない。リセット電圧Ｖ０を基準として階調電圧Ｖｘを印加すれば、ＥＬ素子１５に電流Ｉｅが流れる。
【００９１】
図４（Ｃ）、図１７（Ｂ）に示す第２の動作は、ＥＬ素子１５に電流を印加する第２の動作である。第２の動作は、図２にあっては、駆動用トランジスタ１１ａのゲート端子に印加された電圧に基づき、駆動用トランジスタ１１ａがＥＬ素子１５に電流Ｉｅを印加する。各画素１６のＥＬ素子１５は印加された電流Ｉｅにより発光動作する。
【００９２】
以上の動作は、ゲートドライバ回路１２ａが順次、画素行を選択することにより実施される。つまり、１水平走査期間に画素行を選択する。まず、１水平走査期間の最初に、選択した画素行にリセット電流Ｉａを印加する。リセット電流Ｉａを印加した状態で、前記駆動用トランジスタ１１ａがリセット電流Ｉａを流すために必要なリセット電圧Ｖａを読み取る。あるいはそのリセット電圧Ｖａをａ部に保持させる。
【００９３】
次にリセット電圧Ｖａに階調電圧Ｖｘを加減算する。加減算された電圧は、駆動用トランジスタ１１ａのゲート端子に印加する。以上で１水平走査期間が完了する。選択された画素行は、次の１水平走査期間以降の所定の期間の間、駆動用トランジスタからＥＬ素子１５に電流が供給され、ＥＬ素子１５が発光する。
【００９４】
次の１水平走査期間では、次の隣接した画素行が選択される。１水平走査期間に画素行を選択し、水平走査期間の最初に選択した画素行にリセット電流Ｉａを印加して、前記駆動用トランジスタ１１ａがリセット電流Ｉａを流すために必要なＶａを読み取る。
【００９５】
次にリセット電圧Ｖａに階調電圧を加減算して、駆動用トランジスタ１１ａのゲート端子に印加する。以上で１水平走査期間が完了する。
【００９６】
各画素１６に印加するリセット電流Ｉａの大きさを、各画素１６のＥＬ素子１５に流す電流Ｉｅの大きさ、書き換える電流差、点灯周期などに対応して、可変あるいは変化もしくは調整してもよい。また、表示領域１８４全体で使用する最大電流に対するそれぞれの画像表示で使用する電流の割合（点灯率）に対応して可変あるいは変化もしくは調整してもよい。
【００９７】
特に最大値が１００％として、点灯率が２５％以下の場合に、リセット電流Ｉａを増加させることが好ましい。つまり、点灯率に対応してリセット電流Ｉａの大きさを変化（制御）する。
【００９８】
各画素１６のＥＬ素子１５に流す電流の大きさ、書き換える電流差、点灯周期などに対応して、オペアンプ５３のアンプ倍率を変化させてもよい。また、リセット電流Ｉａを印加している期間を可変してもよい。
【００９９】
また、各画素１６のＥＬ素子１５に流す電流の大きさ、書き換える電流差、点灯周期などに対応して、電圧階調回路２０が出力する階調電圧Ｖｘの増幅率を変化してもよい。また、リセット電圧Ｖａ、リセット電圧Ｖ０に対して一定量の電圧を用いて補正して、補正したＶａ、Ｖ０を基準電圧として使用してもよい。また、スイッチＳＷ２などは省略してもよい。
【０１００】
本発明ではリセット電圧Ｖａを求めるあるいは取得するとしているが、これに限定するものではない。リセット電圧Ｖａに類するものであればよい。たとえば、リセット電圧Ｖａと比例関係にある電圧、一定のレベルシフトした電圧が例示される。また、増幅した電圧が例示される。また、光学的に求めた電圧あるいはデジタルデータが例示される。
【０１０１】
リセット電圧Ｖａはすべての画素に対して求めるあるいは取得する必要はない。一定間隔ごとに間引き行い、選択された画素から抽出したリセット電圧Ｖａであってもよい。近傍の画素のリセット電圧Ｖａは比較的一致しているからである。抽出したリセット電圧Ｖａを近傍の画素のリセット電圧Ｖａとして、直接使用するかあるいは演算などの加工を行って使用する。
【０１０２】
つまり、画素間引きを行って、選択された画素のリセット電圧Ｖａを取得し、このリセット電圧Ｖａを用いて、選択されなかった画素のリセット電圧Ｖａを求める。あるいはリセット電圧を類推する。
【０１０３】
図１は、図５のように構成してもよい。図５はスイッチＳＷ３にＤＡ（デジタル−アナログ）変換回路５１を接続した構成である。ＤＡ変換回路５１は８ビットのデジタルデータＤＡＴＡに基づきスイッチＳＷ３を介してｃ部に電圧を印加する。ｃ部には、グランド（ＧＮＤ）電位に限定せず、多種多様な電圧を印加することができる。
【０１０４】
たとえば、駆動用トランジスタ１１ａのゲート端子から読み取ったリセット電圧Ｖａをコンデンサ５２の一方の電極ｃ部に印加することができる。したがって、コンデンサ５２の初期化を容易に実施することができる。
【０１０５】
図５の構成によりａ部に印加される電圧を一定の電圧シフトを行うことができる。ゲート信号線１７ａがオン電圧印加状態からオフ電圧印加状態に変化した時に突き抜け電圧が発生する。突き抜け電圧により駆動用トランジスタ１１ａのゲート端子の電位がシフトする。図５の構成では、容易に電位シフトを補正することができる。他の構成は、図１と同様または類似であるので説明を省略する。
【０１０６】
図１では、ソース信号線１８の電位をコンデンサ５２などにより、アナログ的に保持させるとしたが、本発明はこれに限定するものではない。たとえば、図６のように構成してもよい。
【０１０７】
図６において、ソース信号線１８の電位は、アナログ−デジタル（ＡＤ）変換回路６２でアナログ−デジタル変換される。ＡＤ変換されたデジタルデータは、加算回路６１により電圧階調回路２０の出力電圧と加算される。加算された電圧は、図１と同様にオペアンプ５３の入力ａ部に印加され、インピーダンス変換されてｂ部より出力される。他の動作、構成は図１と同様あるいは類似であるので説明を省略する。
【０１０８】
加算回路６１は、図１のコンデンサ５２と電圧階調回路と同様あるいは類似の機能を発揮する。ＡＤ変換回路６２は電位を測定し、保持する機能を有するため、図１のコンデンサ５２の機能を有する。加算回路６１は、電圧階調回路２０の出力データにＡＤ変換回路６２の出力データを加算（減算でもよい。また、加算および減算してもよい）して、ａ部に出力する。
【０１０９】
したがって、コンデンサ５２のａ部のリセット電圧Ｖａと電圧階調回路の出力電圧Ｖｘを加えてａ部の電位をシフトするのと同様の動作となる。加算回路６１は減算回路でもよい。加算はアナログ加算、デジタル加算のいずれでもよい。また、加算の概念は、レベルシフトなどの概念も含む。
【０１１０】
ＡＤ変換回路６２は測定あるいは保持した電圧をデジタルデータとして加算回路６１に印加するとしたがこれに限定するものではない。たとえば、ＡＤ変換回路６２のデジタルデータをソースドライバＩＣ（回路）１４の外部あるいは内部に構成あるいは形成したメモリ回路（図示せず）に保持させてもよい。このデジタルデータを随時読み出し、加算回路６１に印加あるいは出力する。
【０１１１】
ソース信号線１８の電位は、ソースドライバＩＣ（回路）１４が出力する電圧または電流により変動する。基本的には、ソース信号線１８の電位は、１水平走査期間ごとに書き換えられる。本発明によれば１水平走査期間（１Ｈ）の最初にリセット電流Ｉａを印加して、駆動用トランジスタ１１ａを動作させ、動作が完了し定常状態となった駆動用トランジスタ１１ａのゲート電位を測定する。測定した電圧を基準として階調電圧を駆動用トランジスタ１１ａに印加することにより、駆動用トランジスタ１１ａの特性バラツキを補償する。
【０１１２】
リセット電流Ｉａは１水平走査期間（１Ｈ期間）内において、定常的に所定の一リセット電流Ｉａとすることに限定するものではない。たとえば、リセット電流Ｉａを、リセット電流Ｉａの印加開始時に大きな電流とし、一定期間後、所定のリセット電流Ｉａに設定してもよい。このように動作させることにより、ソース信号線１８などの寄生容量を短時間で充放電することができる。つまり、リセット電流Ｉａは１Ｈ期間において、多段階に変化させてもよい。また、ソース信号線１８の電位に基づいて、多段階に切り替えるリセット電流Ｉａの大きさを変化あるいは変更してもよい。
【０１１３】
駆動用トランジスタ１１ａのゲート端子の電位を変動させ、駆動用トランジスタ１１ａの特定バラツキを補償するためには、まず、リセット電流Ｉａにより（もちろん、駆動用トランジスタ１１ａの動作も加わる）ソース信号線１８の寄生容量を充放電させる必要がある。充放電時間は、１水平走査期間前のソース信号線１８の電位により左右される。そのため、ソース信号線１８の電位状態によっては、所定時間内で充放電する時間が足りない場合がある。
【０１１４】
本発明によれば、この課題を解決するため、１水平走査期間（１Ｈ）の最初の期間に、プリチャージ電圧Ｖｐをソース信号線１８に印加する。プリチャージ電圧Ｖｐは、後に説明するが、ソースドライバＩＣ（回路）１４内に形成され、所定の電圧をソース信号線１８に印加できるように構成する。なお、プリチャージ電圧Ｖｐは画素１６に直接印加するように構成してもよい。たとえば、画素に予め形成されたカソード電圧Ｖｓｓと駆動用トランジスタ１１ａのゲート端子とを短絡するスイッチング用トランジスタを画素に形成し、このトランジスタをオンさせることにより、カソード電圧をプリチャージ電圧Ｖｐとして画素に印加する方式でもよい。
【０１１５】
図１２では、各水平走査期間のＡ期間にプリチャージ電圧Ｖｐを印加している。プリチャージ電圧Ｖｐの印加により各ソース信号線は瞬時に充放電され電位Ｖｐとなる。なお、本実施の形態において、画素１６の構成は、図２を例示して説明する。画素１６の駆動用トランジスタ１１ａはＰチャンネルトランジスタとして説明をする。なお、駆動用トランジスタ１１ａがＮチャンネルトランジスタであっても、当業者であれば、以降の説明を多少変更するだけで画素１６を実施できる。本発明は、駆動用トランジスタ１１ａのチャンネル極性に限定されない。
【０１１６】
Ｐチャンネルトランジスタの場合は、駆動用トランジスタ１１ａのゲート端子電位は、Ｖｄｄ電圧（アノード電圧）に近い方が、駆動用トランジスタ１１ａの電流Ｉｅは小さくなる（黒表示もしくは低輝度表示）。駆動用トランジスタ１１ａのゲート端子電位は、ＧＮＤ電圧（グランド電圧もしくはカソード電圧）に近い方が、駆動用トランジスタ１１ａの電流Ｉｅは大きくなる（白表示もしくは高輝度表示）。
【０１１７】
プリチャージ電圧Ｖｐは、最大階調（白表示もしくは高輝度表示）に相当する電圧付近に設定する。プリチャージ電圧Ｖｐは、所定の固定電圧であってもよいが、リセット電圧Ｖａまたはリセット電圧Ｖ０に対応して可変あるいは調整できるように構成することが好ましい。
【０１１８】
図１２では、第１Ｈ〜第３Ｈ（１〜３番目の水平走査期間）は、それぞれ１水平走査期間（１Ｈ）である。また、第１〜３Ｈ（１〜３番目の水平走査期間）は画素行が選択される順番である。画素行は、第ｎ画素行あるとすると、１フィールド（フレーム）期間は、ｎ水平走査期間（画素行）とブランキング期間で構成される。それぞれの水平走査期間の最初のＡ期間にプリチャージ電圧Ｖｐが印加される。
【０１１９】
したがって、１Ｈ前のソース信号線１８の電位がどんな電位であっても、瞬時にプリチャージ電圧Ｖｐとなる。１ＨのＡ期間後のＢ期間に、定電流出力回路１０からリセット電流Ｉａが出力される。なお、リセット電流ＩａはＡ期間も印加してもよい。リセット電流Ｉａは画素１６の駆動用トランジスタ１１ａからソース信号線１８を介して定電流出力回路１０に流れ込む。
【０１２０】
リセット電流Ｉａにより画素１６の駆動用トランジスタ１１ａのゲート端子はリセット電圧Ｖａとなる。リセット電圧Ｖａは、各画素１６の駆動用トランジスタ１１ａの特性バラツキにより異なっていることは言うまでもない。しかし、リセット電圧Ｖａは最小と最大との差は、０．５Ｖ程度である。リセット電圧ＶａとＶｐ電圧との電位差は、ほぼ一定である。１Ｈ前のソース信号線１８の電位がいずれであっても、プリチャージ電圧Ｖｐの印加により、リセット電流Ｉａの印加時は、プリチャージ電圧ＶｐからＶａへの変化となっている。したがって、収束時間は略一定である。
【０１２１】
Ｂ期間の次のＣ期間は、映像信号としての目標階調電圧Ｖｃが印加される。したがって、リセット電圧Ｖａを基準として目標階調電圧Ｖｃ＝Ｖａ＋Ｖｘとしてソース信号線１８に印加される。図１２では、第１Ｈ期間では目標階調電圧がＶ１であり、第２Ｈ期間では目標階調電圧がＶ２であり、第３Ｈ期間では目標階調電圧がＶ３の例である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。以上のように、プリチャージ電圧Ｖｐの印加により、リセット電流Ｉａを画素１６の駆動用トランジスタ１１ａに印加しやすくし、収束時間を短縮することができる。プリチャージ電圧Ｖｐはアレイ基板の回路で発生してもよいし、ソースドライバＩＣ１４内に形成された回路から発生してもよい。
【０１２２】
図１２は、プリチャージ電圧Ｖｐを一定とした実施例であったが、本発明はこれに限定するものではない。たとえば、図１３に図示するようにプリチャージ電圧Ｖｐを変化させてもよい。
【０１２３】
図１３では、第１Ｈはプリチャージ電圧Ｖｐ１であり、第２Ｈはプリチャージ電圧Ｖｐ２であり、第３Ｈはプリチャージ電圧Ｖｐ３の例である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。プリチャージ電圧Ｖｐは階調電圧あるいは目標階調電圧Ｖｃに相関させて変化させることが好ましい。たとえば、目標階調電圧Ｖｃ＝Ｖａ＋Ｖｘと、プリチャージ電圧Ｖｐとの電位差が所定電圧範囲になるように、プリチャージ電圧Ｖｐを設定することが例示される。
【０１２４】
図１２は、プリチャージ電圧Ｖｐを一定とした実施例であったが、本発明はこれに限定するものではない。たとえば、図１４に図示するようにリセット電圧Ｖａを変化させてもよい。図１４では、第１Ｈ期間ではリセット電圧はＶａ１である。第２Ｈ期間ではリセット電圧はＶａ２であり、第３Ｈはリセット電圧はＶａ３である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。図１４の実施例では、リセット電圧Ｖａは各画素１６の駆動用トランジスタ１１ａのリセット電圧Ｖａを補正したものである。
【０１２５】
リセット電流Ｉａを階調的にあるいは多段階に変化させるには、電流データをソースドライバＩＣ（回路）１４に送信する必要がある。また、階調電圧Ｖｘを画素ごとに変化させるには、電圧データをソースドライバＩＣ（回路）１４に送信する必要がある。図１５はその実施例である。８ビットのリセット電流データＩＤ（７：０）と８ビットの階調電圧データＶＤ（７：０）を組として、また交互に伝送している。リセット電流データＩＤ（７：０）は定電流出力回路１０が出力するリセット電流Ｉａを発生させるデータである。電圧データＶＤ（７：０）は、電圧階調回路２０が出力する階調電圧Ｖｘを発生させるものである。
【０１２６】
以上の実施例では、プリチャージ電圧Ｖｐの印加により、ソース信号線１８の電位を初期化する。初期化の後、ソース信号線１８にリセット電流Ｉａを印加する。プリチャージ電圧Ｖｐは画素１６に直接に印加してもよい。
【０１２７】
なお、本実施の形態ではトランジスタにリセット電流Ｉａを印加し、駆動用トランジスタ１１ａのゲート端子電圧を直接あるいは間接的に測定もしくは保持するとして説明する。しかし、本発明は、これに限定するものではない。リセット電流Ｉａの意味には、電流値が０（リセット電流Ｉａを流さない）の場合をも含む。また、リセット電流Ｉａの印加による電圧の測定は、電圧の大きさの測定に限定するものではなく、前後の電圧の変化量、電圧の変化速度、電圧の差分値の測定であってもよい。
【０１２８】
電圧の測定とは、測定した電圧をアナログ−デジタル変換（ＡＤ変換）して、ドライバ回路外部あるいは内部に保持する動作あるいは構成も含む。また、電圧をデジタルデータとしてメモリに保持する動作を含む。また、測定だけでなく、コンデンサなどの保持媒体に一時的に保持あるいはラッチもしくは記憶する動作あるいは構成も含む。
【０１２９】
図１などの実施例では、ゲートドライバ回路１２ａは、１画素行を順次選択し、各画素行の画素にリセット電流Ｉａを印加するとしたが、本発明はこれに限定するものではない。たとえば、図１６（Ａ）〜（Ｂ）に図示するように複数の画素行を選択してリセット電流Ｉａを印加してもよい。また、複数画素を同時に、あるいは共通にリセット電圧Ｖａまたはリセット電圧Ｖ０（図１１参照）を測定等してもよい。リセット電圧Ｖａ、リセット電圧Ｖ０は隣接した画素行では近似しているからである。
【０１３０】
図１６（Ａ）の実施例は、隣接した２画素行を同時に選択し、２画素行でリセット電流Ｉａを定電流出力回路１０から印加した構成である。２つの画素１６を同時に選択する場合は、リセット電流Ｉａは１画素の場合の２倍にする。３つの画素１６を同時に選択する場合は、リセット電流Ｉａは１画素の場合の３倍にする。リセット電流Ｉａを整数倍にする必要はなく、実数倍であればいずれの大きさでもよい。また、複数画素１６を選択する場合においても、１画素１６を選択するリセット電流Ｉａと同一の大きさであってもよい。
【０１３１】
選択した２画素行の各画素行の駆動用トランジスタ１１ａがそれぞれ出力する電流には、駆動用トランジスタ１１ａの特性が異なるため差異がある。しかし、隣接した画素行ではその差異はわずかである。画素行の選択は、第１及び第２画素行、第３及び第４画素行、第５及び第６画素行・・・・・と２画素行ずつ順次選択してもよいし、第１及び第２画素行、第２及び第３画素行、第３及び第４画素行・・・・・と１画素行ずつずらせて順次選択してもよい。
【０１３２】
図１６（Ｂ）は、隣接した画素行でなく、１画素行離れた位置の画素行を選択した実施例である。たとえば第１及び第３画素行を選択し、次に第２及び第４画素行を選択し、次に第３及び第５画素行を選択していく。
【０１３３】
図１６（Ａ）〜（Ｂ）においても、他の構成、動作は、図１などで説明した実施例と同様であるので説明を省略する。以上のように、複数画素行を同時に選択し、リセット電圧Ｖａなどを測定することは、定電流出力回路１０の動作時間を短縮できる。また、定電流出力回路１０などの構成を簡略化できる。
【０１３４】
図１６（Ａ）〜（Ｂ）の実施例は、２画素行を同時に選択する駆動方式であった。本発明は２画素行に限定するものではない。３画素以上を同時に選択してもよい。また、画素行の選択は、画素行を順次走査して選択することに限定するものではなく、ランダムに画素行を選択してもよい。また、奇数フィールド（フレーム）目は画面の上から下方向に順次選択し、偶数フィールド（フレーム）目は画面の下から上に順次選択してもよい。
【０１３５】
１Ｈ期間に複数の画素行を順次選択し、それぞれの画素行にリセット電流Ｉａを印加し、リセット電圧Ｖａを測定してもよい。たとえば、１Ｈの前半の１／２Ｈ期間に、第１行目の画素行を選択してリセット電流Ｉａを印加し、後半の１／２Ｈ期間に次の第２行目の画素行を選択する駆動方法が例示される。
【０１３６】
リセット電圧Ｖａ（図７を参照のこと）、リセット電圧Ｖ０（図１１を参照のこと）の測定は、順次画素行を選択し、行うこととしたが、これに限定するものではない。たとえば、映像信号のブランキング時間に表示領域内の画素行を順次選択して走査し、リセット電圧Ｖａ、Ｖ０を測定などして、メモリに記憶させておいてもよい。また、複数の画素行を同時にまたは順次に選択し、リセット電圧Ｖａ、Ｖ０を測定し一定期間保持し、この保持したリセット電圧Ｖａ、Ｖ０を順次読み出して、階調電圧Ｖｘと加減算して目標階調電圧を求めあるいは発生させ、各ソース信号線１８に順次印加してもよい。
【０１３７】
図８も図１と同様に、ゲートドライバ回路１２が順次、画素列を選択することにより実施される。つまり、１水平走査期間に画素行を選択する。まず、最初に、スイッチＳＷ３をクローズし、スイッチＳＷ４、ＳＷ２、ＳＷ５をオープンする。スイッチＳＷ３のクローズにより、コンデンサ５２の一方の端子ｃ部にグランド（ＧＮＤ）電圧が印加され、グランド電圧に維持される。また、図５で説明したように任意の所定電圧を印加できるように構成してもよい。
【０１３８】
コンデンサ５２のｃ部にグランド電圧を印加しリセットを行った後、次に、図１０（Ａ）に図示するように、スイッチＳＷ２、ＳＷ３をクローズし、また、スイッチＳＷ４、ＳＷ５をオープンする。コンデンサ５２のａ部には、駆動用トランジスタ１１ａがＥＬ素子１５に電流を流さない電圧（＝駆動用トランジスタ１１ａのゲート端子電圧）が保持される。この期間も該当画素行が選択されている。該当画素行の各画素１６の駆動用トランジスタ１１ａのゲート端子電位は、オフセット状態（トランジスタ１１ｄをクローズしてもＥＬ素子１５に電流が流れない状態）に維持される。
【０１３９】
図１０（Ａ）の動作により、前記駆動用トランジスタ１１ａがオフセットとなるのに必要なリセット電圧Ｖ０が読み取られる（保持される）。したがって、駆動用トランジスタ１１ａは図１１に示すように、そのままリセット電圧Ｖ０を駆動用トランジスタ１１ａのゲート端子に印加すれば、カットオフ状態（ＥＬ素子１５に流す電流が０となる状態）となる。
【０１４０】
次に、図１０（Ｂ）に図示するように、スイッチＳＷ４、ＳＷ５をクローズし、また、スイッチＳＷ２、ＳＷ３をオープンする。電圧階調回路２０は、階調電圧Ｖｘを出力する。目標階調電圧Ｖｃ＝Ｖ０＋Ｖｘとする。この期間も該当画素行が選択されている。
【０１４１】
電圧階調回路２０に出力された電圧Ｖｘは、コンデンサ５２のａ部の電位を電位シフトさせる。ａ部の電位シフトにより、リセット電圧Ｖ０と階調電圧Ｖｘが加算される。以上で１水平走査期間が完了する。選択された画素行は次の１水平走査期間でＥＬ素子１５に電流を印加し、ＥＬ素子１５が発光する。
【０１４２】
以上の本発明の実施の形態は、リセット電圧Ｖａ、Ｖ０の測定と、これらの電圧に階調電圧Ｖｘを加減算して画素１６の駆動用トランジスタ１１ａに印加すると言う点を中心に説明した。以下、本発明のＥＬ表示装置の画像表示を中心に説明を行う。
【０１４３】
本発明では、プログラム電流（リセット電流）Ｉａを流した状態で駆動用トランジスタ１１ａのゲート端子の電位（図２のｆで示す）を測定する（電位を取得する）。または、電位を図１のコンデンサ５２に保持させる。もしくは、電位に対応するデータをメモリなどの記憶手段に保持する。
【０１４４】
図２において、ゲート端子の電位ｆは、トランジスタ１１ｂ、１１ｃがオン状態のため、ソース信号線１８の電位（ｄで示す）と、同一電位となる。したがって、ソースドライバ回路１４の端子９３を介して、ソース信号線１８の電位を測定すれば、トランジスタ１１ａのゲート端子の電位ｆを測定したことになる。
【０１４５】
第２の動作はトランジスタ１１ｂとトランジスタ１１ｃが閉じ、トランジスタ１１ｄが開いた動作状態であり、そのときの等価回路は図１７（Ｂ）となる。トランジスタ１１ａのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ１１ａは常に飽和領域で動作するため、Ｉｅ＝Ｉａの電流は一定となる。なお、Ｉｅは駆動用トランジスタ１１ａがＥＬ素子１５に流す電流であり、Ｉｅ＝Ｉａは、画素１６に突き抜け電圧などの影響がなく、理想状態の場合である。本明細書の説明では、上記の理想状態の下での実施を説明する。理想状態以外であっても本発明の技術的思想を実施していれば、本発明の技術的範疇であり、本発明の実施である。
【０１４６】
以上の動作を表示画面１８４で図示すると、図１８（Ａ）〜（Ｂ）に図示するようになる。図１８（Ａ）の１８１は、表示画面１８４における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。あるいは、リセット電圧Ｖａ、リセット電圧Ｖ０を測定している画素行（画素）である。また、目標階調電圧Ｖｃを書き込んでいる画素行（画素）である。画素（行）１８１は、非点灯（非表示画素（行））とする。非点灯にするには、ゲートドライバ回路１２ｂを制御し、画素１６のトランジスタ１１ｄをオープン状態にすればよい。
【０１４７】
非点灯（非表示）とは、ＥＬ素子１５に電流が流れていない状態をいう。もしくは、一定以内の小さな電流が流れている状態をいう（表示が暗い状態である）。つまり、暗い表示状態である。したがって、非点灯画素行とは、該当画素行のＥＬ素子１５に電流が流れていない状態あるいは比較的暗い表示状態を意味する。表示領域１８４の非表示（非点灯）の範囲を非表示領域１８２と呼ぶ。表示領域１８４の表示（点灯）の範囲を表示（点灯）領域１８３と呼ぶ。表示領域１８３の画素１６のスイッチング用トランジスタ１１ｄはクローズし、ＥＬ素子１５に電流が流れている。ただし、黒表示の画像表示ではＥＬ素子１５に電流が流れないのは当然である。スイッチング用トランジスタ１１ｄがオープンの領域は、非表示領域１８２となる。
【０１４８】
図２の画素構成の場合は、図１７（Ａ）に示すように、１Ｈの最初の期間（ＶａまたはＶ０測定期間）に、プログラム電流（リセット電流）Ｉａがソース信号線１８に流れる。このプログラム電流Ｉａが駆動用トランジスタ１１ａを流れ、プログラム電流Ｉａを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。または、駆動用トランジスタ１１ａのゲート端子にプログラム電流Ｉａを流す電流が流れるようにコンデンサ１９に電圧が保持される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
【０１４９】
ＥＬ素子１５に電流を流す期間は図１７（Ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
【０１５０】
図１７（Ａ）〜（Ｂ）、図１８（Ａ）〜（Ｂ）で説明した駆動方法のタイミングチャートを図１９（Ａ）〜（Ｃ）に図示する。図１９（Ａ）〜（Ｃ）において、選択された画素行では、ゲート信号線１７ａにオン電圧（Ｖｇｌ）が印加されている時（図１９（Ａ）を参照）には、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている（図１９（Ｂ）を参照）。この期間は、選択された画素行のＥＬ素子１５には電流が流れていない（非点灯状態）。なお、選択期間は１水平走査期間（１Ｈ）としている。
【０１５１】
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行の内で、点灯状態の画素行では、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加されている。この画素行のＥＬ素子１５には電流が流れ、ＥＬ素子１５が発光している。
【０１５２】
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行の内で、非点灯状態の画素行では、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている。この画素行のＥＬ素子１５には電流が流れず、ＥＬ素子１５は非発光状態である。
【０１５３】
リセット電圧Ｖａを測定あるいは取得する際に、ソース信号線１８の充放電を高速に行う場合、また、画像表示に黒挿入（非表示領域挿入）を行い、動画視認性を向上させる場合は、リセット電流Ｉａの大きさをＮ倍にする。リセット電流Ｉａの大きさをＮ倍にすることによりＥＬ素子１５に流れる電流もＮ倍となる。階調電圧Ｖｘを従来と同様に１倍とする場合は、Ｎ倍のリセット電流Ｉａを書き込み効果によりソース信号線１８の充放電を高速にできるという効果が発揮される。この場合は、基準となるリセット電圧ＶａがすでにＮ倍のＥＬ電流となる電圧であるから、加減算する階調電圧Ｖｘもこの点を考慮して設定する必要がある。目標階調電圧Ｖｃも同様である。
【０１５４】
なお、リセット電圧Ｖａ、目標階調電圧Ｖｃ、階調電圧Ｖｘ、リセット電流Ｉａのうち、少なくとも１つは、Ｎ倍のＮに比例もしくは相関となる関係にすることが好ましい。また、本発明は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などの実施例と組み合わせて実施することが好ましい。
【０１５５】
以下、説明を容易にするため、リセット電圧Ｖａを測定する際のリセット電流ＩａもＮ倍とし、Ｖａ、Ｖ０に加算されるＶｘも駆動用トランジスタ１１ａがＥＬ素子１５にＮ倍の電流を流すように設定されるとする。また、１倍の電流の時にＥＬ表示装置が表示する画面１８４の輝度はＢとし、Ｎ倍の電流が流れる時は発光部の輝度は、Ｂ×Ｎの輝度で表示されるものとする。
【０１５６】
ＥＬ素子１５に流すリセット電流Ｉａは、画面１８４の平均（所定）輝度Ｂを得るのに必要な電流のＮ倍とする。したがって、ＥＬ素子１５は、平均（所定）輝度ＢのＮ倍の輝度（Ｎ・Ｂ）で点灯する。点灯期間は１Ｆ／Ｎとする。１Ｆとは１フィールド（フレーム）である。つまり、なお、説明を容易にするため、１フィールド（フレーム）にブランキング期間はないとして説明をする。実用上は、ブランキング期間があるため、正確にはＮ・Ｂとはならない。つまり、１Ｆの１／Ｎの期間、Ｎ倍の輝度（Ｎ・Ｂ）でＥＬ素子１５が発光する。したがって、１Ｆを平均した表示パネルの表示輝度は、（Ｎ・Ｂ）×（１／Ｎ）＝Ｂ（所定輝度）となる。
【０１５７】
Ｎは１より大きければ、いずれの実数値でもよい。ただし、Ｎがあまりにも大きいとＥＬ素子１５に流れる瞬時電流が大きいため、Ｎは１０以下にすることが好ましい。もちろん、Ｎ＝１とし、書き込み画素行１８１以外を表示（点灯）領域１８３としてもよいことは言うまでもない。この場合は、ＥＬ素子１５に流す電流Ｉａは、画面１８４の平均（所定）輝度Ｂを得るのに必要な電流とする。したがって、ＥＬ素子１５は、所定の輝度Ｂで点灯（発光）する。また、低輝度表示を実現するために、Ｎを１より小さくしてもよい。
【０１５８】
また、発光輝度Ｎ・ＢとなるようにＮ倍のリセット電流Ｉａを流す理由の１つは、ソース信号線１８の寄生容量の影響を小さくするためである。大きな電流を流すことにより、寄生容量の電荷を短期間で充放電することができるようになる。
【０１５９】
図２０を用いて、本発明のＥＬ表示パネルで使用する電圧について説明をする。ゲートドライバ回路１２は、バッファ回路２０２とシフトレジスタ回路２０１で構成される。バッファ回路２０２はオフ電圧（Ｖｇｈ）とオン電圧（Ｖｇｌ）を電圧として使用する。一方、シフトレジスタ回路２０１はシフトレジスタの電圧ＶＧＤＤとグラント（ＧＮＤ）電圧を使用し、また、入力信号（ＣＬＫ、ＵＤ、ＳＴ）の反転信号を発生させるためのＶＲＥＦ電圧を使用する。また、ソースドライバ回路（ＩＣ）１４は、電圧Ｖｓとグランド（ＧＮＤ）電圧を使用する。ゲートドライバ回路１２を動作させることにより、リセット電流Ｉａを印加する画素行を指定する。
【０１６０】
ゲートドライバ回路１２ａは、シフトレジスタ回路２０１ａとバッファ回路２０２を具備している。したがって、ゲートドライバ回路１２ａはゲート信号線１７ａをオンオフ制御する。なお、説明を容易にするため、画素構成は図１を例にあげて説明をする。
【０１６１】
図１８（Ａ）〜（Ｂ）では表示領域１８３を１つにした方式である。しかし、本発明はこれに限定するものではない。たとえば、図２２（Ａ）〜（Ｂ）に図示するように、表示領域１８３と非表示領域１８２とを複数に分散させてもよい。
【０１６２】
図２２（Ａ）〜（Ｂ）に図示するように、間欠する間隔（非表示領域１８２／表示領域１８３）は等間隔に限定されるものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、ＲＧＢで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、Ｒ、Ｇ、Ｂ表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。
【０１６３】
非表示領域１８２とは、ある時刻において非点灯ＥＬ素子１５の画素１６領域である。表示領域１８３とは、ある時刻においてＥＬ素子１５が点灯している領域である。ただし、映像信号が黒表示ではＥＬ素子１５は点灯しない。しかし、この場合であっても、黒表示を点灯しようと動作しているのであるから、点灯領域である。非表示領域１８２、表示領域１８３は、水平同期信号に同期して、１画素行ずつ位置がシフトしていく。
【０１６４】
図１１の実施例では、電圧Ｖ０を求め、この電圧Ｖ０を基準として階調電圧Ｖｘを加算し、目標階調電圧Ｖｃを発生する方式であった。また、図４（Ａ）〜（Ｃ）は、リセット電圧Ｖａを求め、この電圧を基準にして階調電圧Ｖｘを加減算などし、目標階調電圧Ｖｃを発生させる方式であった。本発明はこれに限定するものでない。たとえば、リセット電圧Ｖａを求める際、印加するリセット電流Ｉａを最大階調Ｉａｍに該当する電流としてもよい。
【０１６５】
最大階調に該当するリセット電流Ｉａｍを駆動用トランジスタ１１ａに印加することにより、駆動用トランジスタ１１ａは最大階調の電流が流れるように、そのゲート端子にリセット電圧Ｖａｍが発生する。このＶａｍを基準にし、階調電圧Ｖｘを減算して目標階調電圧Ｖｃを発生させる。発生させた電圧Ｖｃｍを駆動用トランジスタ１１ａのゲート端子に印加する。
【０１６６】
本発明は、主として電流駆動方式の画素構成を有するＥＬ表示装置に関するものである。また、駆動用トランジスタ１１ａもしくは駆動用トランジスタ１１ａとカレントミラー結合されたトランジスタ１１ｂのドレイン端子またはソース端子が、直流的にソース信号線１８に結線されている画素構成を有するＥＬ表示装置に関するものである。また、駆動用トランジスタ１１ａ（図２、図２３など）などを流れる電流をソース信号線１８に取り出す、もしくはソース信号線１８から取得できる構成のＥＬ表示パネルに関するものである。
【０１６７】
本発明の駆動方式は、リセット電流Ｉａを駆動用トランジスタ１１に印加し、もしくは駆動用トランジスタ１１からリセット電流Ｉａを流し、略定常状態となった時以降に、前記駆動用トランジスタ１１のゲート端子電位を測定（取得）する。
【０１６８】
また、本発明の駆動方式は、測定（取得）した電位を基準（原点もしくは相対的な位置）として、階調電圧に対応する電圧を加減算などの処理をして、目標階調電圧Ｖｃを発生させる。発生した目標階調電圧を前記駆動用トランジスタ１１のゲート端子などに印加する。また、前記駆動用トランジスタ１１が目標階調電圧に対応する電流をＥＬ素子１５に流すようにするものである。なお、ＥＬ素子１５に電流を流すとは、ＥＬ素子１５に電流を供給する場合と、ＥＬ素子１５から前記駆動用トランジスタ１１に流れ込む場合の両方を含む。
【０１６９】
また、以上の実施例は、リセット電圧Ｖａ、Ｖ０、またはＶａｍを基準として駆動用トランジスタ１１に略１倍の電流Ｉｅを流す実施例であった。しかし、本発明はこれに限定するものではない。たとえば、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などで説明した、「１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）／Ｎ）は電流を流さない」駆動方式では、リセット電流ＩａをＮ倍（Ｎは実数）に設定してもよいことは言うまでもない。つまり、Ｎ倍の定電流（リセット電流Ｉａ）に対応するリセット電圧Ｖａを求め、このリセット電圧Ｖａを基準にして目標階調電圧Ｖｃを発生させる。
【０１７０】
本発明の駆動方法では、図２１（Ａ）〜（Ｂ）に図示するように赤（Ｒ）、緑（Ｇ）、青（Ｂ）ごとに間欠表示実施することができる。図２１（Ａ）では、Ｒ、Ｇ、Ｂで点灯領域１８３の面積を異ならせている。図２１（Ｂ）は、Ｒ、Ｇ、Ｂで点灯領域１８３の面積は同一であるが、Ｂの点灯領域を複数とすることにより、点灯領域の面積の総和を異ならせている。Ｒ、Ｇ、Ｂの点灯領域１８３の面積を異ならせるあるいは変化もしくは調整することにより、画像表示のホワイトバランスを調整することができる。
【０１７１】
前述の実施例では、点灯領域１８３の面積を異ならせるとしたが、逆に、非点灯領域１８２の面積を異ならせたと考えてもよい。
【０１７２】
図１８（Ａ）〜（Ｂ）の表示では、１つの表示領域１８３もしくは非表示領域１８２が画面の上から下方向に帯状に移動する。フレームレートが低いと、表示領域１８３が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
【０１７３】
この課題に対しては、図２２（Ａ）〜（Ｂ）に図示するように、表示領域１８３を複数に分割するとよい。この分割された総和がＳ（Ｎ−１）／Ｎの面積となれば、図１８（Ａ）〜（Ｂ）の明るさと同等になる。なお、分割された表示領域１８３は等しく（等分に）する必要はない。また、分割された非表示領域１８２も等しく（当分）する必要はない。
【０１７４】
本発明の画素構成は、図２の構成を例示して説明するが、これに限定するものではない。たとえば、図２３などの他の画素構成であってもよい。
【０１７５】
図２３の画素構成は、プログラム時は、トランジスタ１１ｃ、１１ｄがオン（クローズ）する。ソースドライバＩＣ（回路）１４がプログラム電流（リセット電流）Ｉａを出力する。駆動用トランジスタ１１ｂとカレントミラー回路を構成するトランジスタ１１ａにプログラム電流（リセット電流Ｉａ）Ｉａが流れ、プログラム電流に対応した電圧がコンデンサ１９に保持される。なお、トランジスタ１１ｅはゲート信号線１７ｂに印加した制御信号（オンオフ信号）により、オンオフ（クローズオープン）制御されて図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などで説明した間欠制御などを実現する。
【０１７６】
図２３の実施例は、ＥＬ素子１５に電流Ｉｅを印加するトランジスタ１１ｂにプログラム電流（リセット電流）Ｉａを流す実施例ではない。図２の実施例は、ＥＬ素子１５に電流Ｉｅを印加するトランジスタ１１ａにプログラム電流（リセット電流）Ｉａを流す実施例である。本発明の技術的思想は、ソースドライバＩＣ（回路）１４などからリセット電流Ｉａなどを流し、直接的に駆動用トランジスタ１１ａまたは間接的にＥＬ素子１５に１電流を流す駆動用トランジスタ１１ｂの特性補償を行う点にある。したがって、図２３の構成も本発明の技術的範疇である。なお、図２３の構成では、トランジスタ１１ｅを省略してもよい。Ｖａ測定時などにリセット電流Ｉａが分流されてＥＬ素子１５に流れることがないからである。
【０１７７】
図２などの画素構成は、トランジスタ１１ｄによりＥＬ素子１５に流す電流をトランジスタ１１ｄにより制御するものであったが、本発明はこれに限定するものではない。たとえば、図２６に図示するように、トランジスタ１１ｄがなくともＥＬ素子１５に印加する電流をオンオフ制御することができる。
【０１７８】
図２６では、ゲートドライバ回路１２ｂは、ゲート信号線１７ｂを制御し、ゲート信号線１７ｂの電位は、Ｖｄｄ電圧と、それより低い電圧であるＥＬ素子１５に電流が流れない電圧Ｖｇで駆動される。つまり、ゲート信号線１７ｂには、Ｖｄｄ電圧とＶｇ電圧が出力される。ゲート信号線１７ｂにＶｄｄ電圧が印加されたときは、ＥＬ素子１５に電流が流れ、ゲート信号線１７ｂにＶｇ電圧が印加されたときには、ＥＬ素子１５には電流が流れない。駆動用トランジスタ１１ａにリセット電流Ｉａを印加する点において、図２６でも図２と同様である。したがって、図２６のように、ゲートドライバ１２ｂを有さない構成も本発明の技術的範疇である。
【０１７９】
図２の変形として、図２７の画素構成も例示される。図２と図２７との差異は、トランジスタ１１ｂが、トランジスタ１１ｂ１とトランジスタ１１ｂ２に分離されている点、ゲート信号線１７ａが、ゲート信号線１７ａ１、１７ａ２に分離されている点である。
【０１８０】
トランジスタ１１ｂ１はトランジスタ１１ｃとともに、ゲート信号線１７ａ１で制御される。また、トランジスタ１１ｂ２はゲート信号線１７ａ２で制御される。プログラム電流（リセット電流）Ｉａを印加し、リセット電圧Ｖａまたはリセット電圧Ｖ０を測定し、階調電圧Ｖｃを選択した画素１６に印加するときは、トランジスタ１１ｂ１、１１ｂ２、１１ｃがクローズ状態である。
【０１８１】
画素の選択期間が完了（１Ｈ期間）する際、まず、ゲート信号線１７ａ２にオフ電圧が印加され、トランジスタ１１ｂ２がオープン状態になる。次に、０．５μｓｅｃ以上５μｓｅｃ以下の期間おいて、ゲート信号線１７ａ１にオフ電圧が印加され、トランジスタ１１ｂ１、１１ｃがオフ状態となる。なお、ゲート信号線１７ａ１にオフ電圧が印加されるまで、あるいはトランジスタ１１ｂ１がオープン状態になるまでが、画素行の選択期間（１Ｈ期間）である。
【０１８２】
トランジスタ１１ｂ２がトランジスタ１１ｂ１より、先にオープン（オフ）状態となることより、ゲート信号線１７ａ１に印加したオン電圧がオフ電圧に変化する時に発生する突き抜け電圧の影響を軽減できる。ゲート信号線１７ａ１にオフ電圧が印加されてとき、トランジスタ１１ｂ２がすでにオフ（オープン）状態であるからである。したがって、突き抜け電圧の影響がトランジスタ１１ａのゲート端子に及ばない。
【０１８３】
図２などで説明した画素構成では、駆動用トランジスタ１１ａは各画素１６に１つの構成である。しかし、本発明において、駆動用トランジスタ１１ａは１つに限定されるものでなない。たとえば、図２４の画素構成が例示される。
【０１８４】
図２４は画素１６を構成するトランジスタ数を６個とし、プログラム用トランジスタ１１ａｎはトランジスタ１１ｂ２とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成し、駆動用トランジスタ１１ａ１はトランジスタ１１ｂ１とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成した実施例である。
【０１８５】
図２４において、駆動用トランジスタ１１ａ１のゲート端子とプログラム用トランジスタ１１ａｎのゲート端子とを共通にしている。トランジスタ１１ｂ１は電流プログラム時に駆動用トランジスタ１１ａ１のドレイン端子とゲート端子とを短絡するように動作する。トランジスタ１１ｂ２は電流プログラム時にプログラム用トランジスタ１１ａｎのドレイン端子とゲート端子とを短絡するように動作する。
【０１８６】
図２４において、駆動用トランジスタ１１ａ１、トランジスタ１１ａｎと各１個のように図示しているが、本発明はこれに限定するものではない。たとえば、駆動用トランジスタ１１ａ１を２個以上に形成してもよい。また、トランジスタ１１ａｎを２個以上形成してもよい。また、トランジスタ１１ａ１、１１ａｎの双方を複数個で形成してもよいことはいうまでもない。
【０１８７】
トランジスタ１１ｃは駆動用トランジスタ１１ａ１のゲート端子に接続されており、トランジスタ１１ｄは駆動用トランジスタ１１ａ１とＥＬ素子１５間に形成または配置され、ＥＬ素子１５に流れる電流を制御する。また、駆動用トランジスタ１１ａ１のゲート端子とアノード（Ｖｄｄ）端子間には付加コンデンサ１９が形成または配置されており、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎのソース端子はアノード（Ｖｄｄ）端子に接続されている。
【０１８８】
以上のように、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。つまり、駆動用トランジスタ１１ａ１を流れる電流は、トランジスタ１１ｂ１、トランジスタ１１ｃを通じてソース信号線１８に流れる。また、プログラム用トランジスタ１１ａｎを流れる電流は、トランジスタ１１ｂ２、トランジスタ１１ｃを通じてソース信号線１８に流れる。したがって、駆動用トランジスタ１１ａ１の電流と、プログラム用トランジスタ１１ａｎの電流は、同数の２つのトランジスタを通過してソース信号線１８に流れるように構成されている。
【０１８９】
図２５（Ａ）〜（Ｂ）は図２４の画素構成の動作の説明図である。図２５（Ａ）は電流プログラム状態あるいはＶａの測定状態の透過回路図である。図２５（Ｂ）はＥＬ素子１５に電流を供給している状態を示している。なお、図２５（Ｂ）の状態で、トランジスタ１１ｄをオンオフ（クローズオープン）させて間欠表示を実施してもよいことは言うまでもない。
【０１９０】
図２５（Ａ）では、ゲート信号線１７ａにオン電圧が印加され、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオンする。トランジスタ１１ａ１は電流Ｉｅを供給し、トランジスタ１１ａｎは電流Ｉａ−Ｉｅを供給し、合成したリセット電流ＩａがソースドライバＩｃにプログラム電流（リセット電流Ｉａ）Ｉａとなる。したがって、ソースドライバＩＣ（回路）１４はこのリセット電流Ｉａを画素１６に供給する。
【０１９１】
以上の動作により、プログラム電流Ｉａに対応するリセット電圧Ｖａがコンデンサ５２に保持される。この期間にはトランジスタ１１ｄはオフ状態に保持される（ゲート信号線１７ｂにはオフ電圧が印加されている）。その後、表示階調に対応する目標階調電圧Ｖｃが画素１６に書き込まれる。
【０１９２】
ＥＬ素子１５に電流を流す場合が、図２５（Ｂ）の動作状態にされる。ゲート信号線１７ａにオフ電圧が印加され、ゲート信号線１７ｂにオン電圧が印加される。この状態では、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオフ状態になり、トランジスタ１１ｄがオン状態になる。ＥＬ素子１５にＩｅ電流が供給される。
【０１９３】
以上のように、図２、図２３、図２４、図２６、図２７などの多種多様の画素構成において、本発明を適用することができる。
【０１９４】
図２、図５、図６では、１０は定電流出力回路とした。以下、この定電流出力回路１０の構成、動作を中心としてソースドライバＩＣ（回路）１４を説明する。
【０１９５】
定電流出力回路１０は、図２８に図示するように、単位トランジスタ２８４の集合として構成される。単位電流とは、基準電流の大きさに対応して単位トランジスタが出力する１単位のプログラム電流の大きさである。また、単位トランジスタとは、１単位あるいは最小単位のプログラム電流を出力するトランジスタもしくは電流源である。つまり、単位トランジスタ＝単位電流源である。また、複数の単位トランジスタが集合し、プログラム電流またはリセット電流Ｉａを出力する構成あるいは部分を単位トランジスタ群と呼ぶ。
【０１９６】
単位電流の大きさは基準電流回路が出力する基準電流Ｉｃの大きさあるいは強さを調整することにより可変することができる。基準電流の調整は、ソースドライバＩＣ（回路）１４内に内蔵した電子ボリウム３３１などで行う。基準電流を発生する基準電流回路は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）回路ごとに設けられており、それぞれのＲＧＢ基準電流回路の基準電流の大きさを調整することによりホワイトバランスをとることができる。したがって、Ｒ、Ｇ、Ｂの画素のそれぞれのリセット電流Ｉａ、リセット電圧Ｖａなどの大きさを独立に設定することができる。また、Ｒ、Ｇ、Ｂの画素のそれぞれの目標階調電圧Ｖｃ、階調電圧Ｖｘを独立に設定することができる。図３３にこの実施例を図示している。
【０１９７】
ＲＧＢの各出力段は単位トランジスタ２８４の集合で構成されており、単位トランジスタの出力電流（単位プログラム電流）の大きさは、基準電流の大きさで調整できる。基準電流の大きさを調整すれば、ＲＧＢごとに各階調のプログラム電流（リセット電流）Ｉａの大きさを変更あるいは可変することができる。したがって、ＲＧＢの単位トランジスタの特性が同一であるような理想的状態では、ＲＧＢの基準電流の大きさの比率を変化させることにより、ホワイトバランスをとることができる。
【０１９８】
以下の実施例では、単位トランジスタ群２８５などはソースドライバ回路（ＩＣ）１４に形成あるいは構成するとして説明するが、本発明はこれに限定するものではない。たとえば、単位トランジスタ群２８５などはアレイ基板に形成してもよい。画素１６と単位トランジスタ群２８５、ゲートドライバ回路１２をアレイ基板に形成し、他の部分をソースドライバ回路（ＩＣ）１４に形成してもよい。
【０１９９】
図２８、図２９（Ａ）〜（Ｂ）などで示すように、ソースドライバ回路（ＩＣ）１４は、出力端子数に対応する出力段（トランジスタ群）２８５が形成または配置されている。各出力段であるトランジスタ群２８５には、リセット電流Ｉａの可変のビット数に対応する単位トランジスタ２８４が形成または配置されている。たとえば、基本的にはリセット電流Ｉａの制御信号（きざみ）が６ビット（Ｄ０〜Ｄ５）の場合は、２の６乗−１＝６３個のトランジスタ２８４が形成される。階調０は電流０であるから、いずれの単位トランジスタの出力もソース信号線１８に出力されない状態である。リセット電流Ｉａの制御信号が８ビット（Ｄ０〜Ｄ７）の場合は、２の８乗−１＝２５５個のトランジスタ２８４が形成される。
【０２００】
以下、説明を容易にする、また作図を容易にするため、ソースドライバ回路（ＩＣ）１４の定電流出力回路１０は６ビットであるとして説明をする。図２２（Ａ）〜（Ｂ）において、各単位トランジスタ２８４は、定電流データ（Ｄ０〜Ｄ５）ごとに配置される。Ｄ０ビットには１個の単位トランジスタ２８４が配置される。Ｄ１ビットには２個の単位トランジスタ２８４が配置される。Ｄ２ビットには４個の単位トランジスタ２８４が配置され、Ｄ３ビットには８個の単位トランジスタ２８４が配置され、Ｄ４ビットには１６個の単位トランジスタ２８４が配置される。同様に、Ｄ５ビットには３２個の単位トランジスタ２８４が配置されている。
【０２０１】
各ビットの単位トランジスタ２８４の出力電流が出力端子２１に出力されるか否かは、アナログスイッチ２８１（２８１ａ〜２８１ｆ）によるオンオフ制御で実現される。アナログスイッチ２８１ａ〜２８１ｆは定電流の制御信号の各ビット（一例として６ビット）に対応する。Ｄ０ビットに対応するスイッチ２８１ａが閉じると、１単位電流が出力端子２１から出力（入力）される。出力端子２１には、ソース信号線１８が接続されている。同様に、Ｄ１ビットに対応するスイッチ２８１ｂが閉じると、２単位電流が出力端子２１から出力（入力）される。
【０２０２】
以下同様に、Ｄ２ビットに対応するスイッチ２８１ｃが閉じると、４単位電流が出力端子２１から出力（入力）される。Ｄ３ビットに対応するスイッチ２８１ｃが閉じると、８単位電流が出力端子２１から出力（入力）される。Ｄ４ビットに対応するスイッチ２８１ｄが閉じると、１６単位電流が出力端子２１から出力（入力）される。Ｄ５ビットに対応するスイッチ２８１ｃが閉じると、３２単位電流が出力端子２１から出力（入力）される。
【０２０３】
以上のように、リセット電流Ｉａの制御信号のビットに対応して、デジタル的にスイッチ２８１がクローズまたはオープンし、単位電流の総和（プログラム電流）が出力端子２１から出力される。
【０２０４】
単位トランジスタ２８４はトランジスタ２８６ｂとカレントミラー回路を構成している。なお、図２８、図２９（Ａ）〜（Ｂ）では、理解を容易にするためトランジスタ２８６ｂを１つと図示している。実際は、複数のトランジスタ（トランジスタ群）で構成（形成）される。
【０２０５】
トランジスタ２８６ｂには基準電流Ｉｃが流れ、この基準電流Ｉｃのカレントミラー比に応じた電流が単位トランジスタ２８４に流れる。図２８の６３個の単位トランジスタ２８４はすべて同一の単位電流を出力する。単位電流が流れるためには、該当のスイッチ２８１が閉じ、電流経路を構成する必要がある。
【０２０６】
基準電流Ｉｃはオペアンプ２９１ａと抵抗Ｒ１からなる定電流発生回路で発生する。基準電流Ｉｃは基準電圧Ｖｓを安定化かつ高精度化することにより一定化する。基準電流Ｉｃを設定する電圧ＶｉとＶｓが抵抗Ｒ１の両端に印加される。したがって、基準電流Ｉｃ＝（Ｖｓ−Ｖｉ）／Ｒ１となる。基準電流ＩｃはＲＧＢごとに設定することができる。つまり、ＲＧＢごとにトランジスタ群２８５が構成（形成）されている。
【０２０７】
図２９（Ａ）は基準電流Ｉｃを、Ｖｓ電圧を用いて発生する回路構成である。図２９（Ｂ）はＧＮＤとオペアンプ２９１ａの−端子間に配置（挿入）された抵抗Ｒ１を用いて基本的な電流を発生させ、トランジスタ２９２ｂとトランジスタ２８６ａからなるカレントミラー回路で折り返し、トランジスタ２８６ｂに基準電流Ｉｃを流す構成である。図２９（Ｂ）の方が、基準電流のＩｃの大きさを調整しやすい。しかし、トランジスタ２９２ｂとトランジスタ２８６ａからなるカレントミラー回路で折り返すために、バラツキが発生しやすい。
【０２０８】
本発明は図３０（Ａ）に図示するように、各ビットに１個または複数の単位トランジスタ２８４を形成または配置するとした。たとえば、１ビット目は、１個の単位トランジスタを形成し、２ビット目は２個の単位トランジスタを形成する。
【０２０９】
しかし、本発明はこれに限定するものではない。たとえば、各ビットに、各ビットに応じた電流を出力する１つのトランジスタ２８４を形成または配置してもよいことは言うまでもない。たとえば、１ビット目のトランジスタは、０ビット目のトランジスタの２倍の電流を出力するトランジスタを１個形成または配置する。２ビット目のトランジスタは、０ビット目のトランジスタの４倍の電流を出力するトランジスタを１個形成または形成する。その他、２ビット目のトランジスタは、１ビット目のトランジスタの２倍の電流を出力するトランジスタを２個形成または配置してもよい。
【０２１０】
図３０（Ａ）に図示するように、６４階調（ＲＧＢ各６ビット）の場合は、６３個の単位トランジスタ２８４を形成するとした。したがって、２５６階調（ＲＧＢ各８ビット）の場合、２５５個の単位トランジスタ２８４が必要になることになる。
【０２１１】
図３０（Ａ）は、各ビットに対して同一のサイズの単位トランジスタ２８４を配置したトランジスタ群２８５の構成である。説明を容易にするため、図３０（Ａ）は６３個の単位トランジスタ２８４が構成され、６ビットのトランジスタ群２８５を構成（形成）しているとする。また、図３０（Ｂ）は８ビットであるとする。
【０２１２】
図３０（Ｂ）では、下位２ビット（Ａで示す）は、単位トランジスタ２８４よりも小さいサイズのトランジスタで構成している。最小ビット目の第０ビット目は、単位トランジスタ２８４のチャンネル幅Ｗの１／４で形成している（単位トランジスタ２８４ｂで示す）。また、第１ビット目は、単位トランジスタ２８４のチャンネル幅Ｗの１／２で形成している（単位トランジスタ２８４ａで示す）。なお、単位トランジスタ２８４ａは、単位トランジスタ２８４のチャンネル幅Ｗの１／４である単位トランジスタ２８４ｂを２個で形成してもよい。
【０２１３】
単位トランジスタ２８４ａ、２８４ｂ、２８４のゲート端子は同一のゲート配線２８２に接続される。ゲート配線２８３はトランジスタ２８６ｂのゲート端子と接続されている。
【０２１４】
以上のように、下位２ビットは上位の単位トランジスタ２８４よりも小さいサイズの単位トランジスタ（２８４ａ、２８４ｂ）で形成している。したがって、単位トランジスタ２８４ａ、２８４ｂは、単位トランジスタ２８４の１／２、１／４の単位電流と出力することができる。単位トランジスタ２８４ａ、２８４ｂが占める面積はわずかである。また、正規の単位トランジスタ２８４の個数は６３個で変化がない。したがって、６ビット（６４階調）から８ビット（２５６階調）に変更しても、トランジスタ群２８５の形成面積は図３０（Ａ）と図３０（Ｂ）で大差はない。つまり、プログラム電流方式で用いるソースドライバＩＣ（回路）１４のチップサイズは階調数にほとんど依存しない。逆に、プログラム電圧方式で用いるソースドライバＩＣ（回路）１４は、階調数に大きく依存する。
【０２１５】
図３２でも図示しているように、トランジスタ群２８５を構成する単位トランジスタ２８４のゲート端子は、１つのゲート配線２８３で接続されている。ゲート配線２８３に印加された電圧により単位トランジスタ２８４の出力電流が決定される。したがって、トランジスタ群２８５内の単位トランジスタ２８４の形状が同一であれば、各単位トランジスタ２８４は同一の単位電流を出力する。
【０２１６】
本発明は、トランジスタ群２８５を構成する単位トランジスタ２８４のゲート配線２８３を共通にすることには限定されない。たとえば、図３１（Ａ）のように構成してもよい。なお、トランジスタ群２５１ｂとはトランジスタ２８６ｂが対応する。トランジスタ群２８５によりトランジスタ２８６ｂが構成されている。図３１（Ａ）において、トランジスタ群２５１ｂ１とカレントミラー回路を構成する単位トランジスタ２８４と、トランジスタ群２５１ｂ２とカレントミラー回路を構成する単位トランジスタ２８４とが配置されている。トランジスタ群２８５は階調電圧に対応した階調電流を出力することができる。したがって、目標階調電圧Ｖｃ、階調電圧Ｖｘに比例してあるいは相関したリセット電流Ｉａを発生することができる。当然のことなから、所定値のリセット電流Ｉａ、多段階のリセット電流Ｉａを発生することができる。また、リセット電流Ｉａの大きさはＲＧＢで独立に設定あるいは調整することができる。
【０２１７】
トランジスタ群２５１ｂ１はゲート配線２８３ａで接続されている。トランジスタ群２５１ｂ２はゲート配線２８３ｂで接続されている。図３１（Ａ）の一番上の１個の単位トランジスタ２８４はＬＳＢ（０ビット目）であり、２段目の２個の単位トランジスタ２８４は１ビット目、３段目の４個の単位トランジスタ２８４は２ビット目である。また、４段目の組の８個の単位トランジスタ２８４は３ビット目である。
【０２１８】
図３１（Ａ）において、ゲート配線２８３ａとゲート配線２８３ｂの印加電圧を変化させることにより、各単位トランジスタ２８４のサイズ、形状が同一であっても、各単位トランジスタ２８４の出力電流を変化（変更）することができる。
【０２１９】
図３１（Ａ）において、単位トランジスタ２８４のサイズなどを同一にして、ゲート配線２８３ａ、２８３ｂの電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ２８４のサイズなどを異ならせ、印加するゲート配線２８３ａ、２８３ｂの電圧を調整することにより、異なる形状の単位トランジスタ２８４の出力電流を同一となるようにしてもよい。
【０２２０】
基準電流Ｉｃの変化させるのは、図３３などの電子ボリウム３３１を変化させる方法がある。なお、図３３には、電子ボリウム３３１と、ＲＧＢごとに構成された電子ボリウム３３１Ｒ、３３１Ｇ、３３１Ｂを表している。基準電流Ｉｃを水平走査期間（Ｈ）の同期信号（ＨＤ）、垂直走査期間（Ｖ）の同期信号（ＶＤ）に同期させて変化させることができる。ＶＤ、ＨＤはソースドライバ回路の内部クロックに同期して発生させる。
【０２２１】
ソースドライバ回路（ＩＣ）１４は、ソース信号線１８の電荷を強制的に放出または充電するプリチャージ回路を内蔵する（図１２、図１３、図１４を参照のこと）。ソース信号線１８の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧（電流）出力値は、Ｒ、Ｇ、Ｂで独立に設定できるように構成することが好ましい。ＥＬ素子１５の閾値がＲＧＢで異なるからである。また、ＲＧＢでリセット電圧Ｖａが異なるからである。
【０２２２】
図３４はプリチャージ部の構成図である。Ｖｐはプリチャージ電圧である。プリチャージ電圧Ｖｐの印加期間は映像データＤ０〜Ｄ５により決定することが好ましい。もしくは階調電圧Ｖｘに対応してＶｐの印加期間を決定することが好ましい。また、プリチャージ電圧Ｖｐの大きさは映像データまたは階調電圧Ｖｘにより決定することが好ましい。
【０２２３】
プリチャージ電圧Ｖｐは、ＨＤまたはＶＤに同期して出力される。プリチャージ電圧を出力する時間は、水平同期信号ＨＤを基点としてカウンタ３４２の設定値で決定される。カウンタ３４２はクロックＣＬＫ信号に同期してカウントアップされる。プリチャージ電圧出力期間は、ＨＤの最初から開始される。カウンタ３４２はカウントしたカウント値と設定値が一致すると、プリチャージ電圧の出力期間が終了する。カウンタ回路３４２の出力はアンド（ＡＮＤ）回路３４３のａ部入力となる。なお、プリチャージ電圧Ｖｐは、オン（印加する）／オフ（印加しない）を切り替えられるように構成する。
【０２２４】
図３４の構成では、どのような条件でプリチャージするかは、一致回路３４１で決定される。一致回路３４１には、映像データＤ０〜Ｄ５が印加される。一致回路はプリチャージ電圧範囲がメモリされている。一致回路３４１はクロックＣＬＫで同期して動作する。また、イネーブル信号ＥＮがＨの時、プリチャージ電圧は出力され、Ｌの時は映像データの値によらず、プリチャージ電圧は出力されない。一致回路３４１の出力はアンド回路３４３のｂ端子入力となる。
【０２２５】
アンド回路３４３のａ部入力がＨで、ｂ端子入力がＨの時、スイッチ２８１ａが閉じ、プリチャージ電圧Ｖｐが内部配線２８２に印加され、かつＨＩ信号がＨの時、スイッチ２８１ｂが閉じて出力端子２１からプリチャージ電圧が出力される。
【０２２６】
図３５は、ソースドライバ回路（ＩＣ）１４のプリチャージ回路（プリチャージ電圧を出力する回路構成部）３５３を中心とするブロック図である。プリチャージ回路３５３とは、プリチャージ制御回路によりプリチャージ制御信号ＰＣ信号（赤（ＲＰＣ）、緑（ＧＰＣ）、青（ＢＰＣ））が出力される回路である。
【０２２７】
選択（セレクタ）回路３５２は、メインクロックに同期して出力段に対応するラッチ回路３５１に順次ラッチしていく。ラッチ回路３５１はラッチ回路３５１ａとラッチ回路３５１ｂの２段構成である。ラッチ回路３５１ｂは水平走査クロック（１Ｈ）に同期してプリチャージ回路３５３にデータを送出する。つまり、セレクタは、１画素行分の画像データおよびＰＣデータを順次ラッチしていき、水平走査クロック（１Ｈ）に同期して、ラッチ回路３５１ｂでデータをストアする。
【０２２８】
図３５では、ラッチ回路３５１のＲ、Ｇ、ＢはＲＧＢの画像データ６ビットのラッチ回路であり、Ｐはプリチャージ信号（ＲＰＣ、ＧＰＣ、ＢＰＣ）の３ビットをラッチするラッチ回路である。
【０２２９】
プリチャージ回路３５３は、ラッチ回路３５１ｂの出力がＨレベルの時、スイッチ２８１ａをオンさせ、ソース信号線１８にプリチャージ電圧Ｖｐを出力する。定電流出力回路１０は画像データに応じて、プログラム電流（リセット電流Ｉａ）をソース信号線１８に出力する。
【０２３０】
以下、電圧階調回路２０について説明をする。電圧階調回路２０が出力する電圧Ｖｘをプログラム電圧と呼ぶ。プログラム電圧Ｖｘはリセット電圧Ｖａまたはリセット電圧Ｖ０と加算されることにより目標の階調電圧Ｖｃ（一例として、Ｖｃ＝Ｖａ＋Ｖｘ）となる。
【０２３１】
図３６に図示するように、８ビットの映像ＤＡＴＡに対応する電圧（プログラム電圧）が、映像クロックに同期して電子ボリウム３３１から出力される。プログラム電圧はＣｃ容量に一時的に保持され、バッファアンプ２９１ａから出力される。出力された電圧は、サンプルホールド回路（この実施例では切り換え回路のように図示している）３６１により、各出力端子２１に順次振り分けられる（出力端子２１ａ、２１ｂ、２１ｃ、２１ｄ・・・・・、２１ｎ、２１ａ、２１ｂ、２１ｃ、・・・・・・・２１ｎ・・・・・・）。振り分けはクロックＣＬＫに同期して実施される。
【０２３２】
電圧階調回路２０が出力する電圧は、ＥＬ表示パネルの駆動用トランジスタ１１ａの特性バラツキを反映したものであってもよい。各駆動用トランジスタ１１ａのリセット電圧Ｖａあるいはそれに類する電圧をあらかじめ測定しておく。測定とは、図１のように、リセット電圧Ｖａを電気的に読み出す方法が例示される。また、ＥＬ表示装置の表示領域に所定電圧を印加し、点灯している各ＥＬ素子の発光状態を、スキャナなどを用いて光学的に測定する。測定した測定した画像データから、各駆動用トランジスタ１１ａの特性バラツキを求める。求めたデータを用いて階調電圧Ｖｘを補正する。
【０２３３】
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明をする。なお、以下の実施の形態において、先に第１の実施の形態と同様な箇所、動作などは説明を省略する。説明は第１の実施の形態との差異を中心として説明をする。以前に説明した内容は、以降の実施の形態に適用される。たとえば、図５、図６、図８、図９などのドライバ回路に関する構成が適用でき、適時組み合わせることができる。図１２、図１３、図１４などのプリチャージ方法、図３４のプリチャージ回路に関する構成が適用でき、適時組み合わせることができる。また、図１５のデータ伝送方法に関する構成が適用でき、適時組み合わせることができる。また、図２０のゲートドライバ回路、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の間欠表示、図２８、図２９（Ａ）〜（Ｂ）、図３０（Ａ）〜（Ｂ）、図３１（Ａ）〜（Ｂ）、図３２、図３３、図３５、図３６、図３８のソースドライバ回路に関する構成が適用でき、適時組み合わせることができる。以上の事項は、第２の実施の形態だけでなく、他の実施の形態にも適用される。
【０２３４】
図３９は本発明の第２の実施の形態のおけるＥＬ表示装置の画素構成などの説明図である。図２との差異は、コンデンサ１９ｂとスイッチング用トランジスタ１１ｅが付加された点である。コンデンサ１９ｂは、駆動用トランジスタ１１ａのゲート端子とトランジスタ１１ｅのドレイン端子間に配置される。コンデンサ１９ｂは、信号の直流成分をカットする。ＥＬ表示装置には、ＲＧＢの３種類の色の画素がマトリックス状に形成されている。説明を容易にするため、図３９でも図２と同様に１画素を抽出して図示している。
【０２３５】
トランジスタ１１ｂ、トランジスタ１１ｃは、ソース信号線１８に印加された電流信号を駆動用トランジスタ１１ａに印加するために動作する（電流プログラム）。コンデンサ１９ｂとトランジスタ１１ｅはソース信号線１８に印加された電圧信号を駆動用トランジスタ１１ａに印加するために動作する（電圧プログラム）。
【０２３６】
ゲートドライバ回路１２は１２ａ、１２ｂ、１２ｃの３つを有する。ゲートドライバ回路１２ａはゲート信号線１７ａを制御する。ゲートドライバ回路１２ｂはゲート信号線１７ｂを制御する。ゲートドライバ回路１２ｃはゲート信号線１７ｃを制御する。ゲートドライバ回路１２ａ、１２ｂ、１２ｃはそれぞれ内部にシフトレジスタ回路を有し、同期を取って、画素行を選択するゲート信号線１２位置をシフトさせる。
【０２３７】
図４０、図４１は図３９の本発明のＥＬ表示装置の駆動方法の説明図である。ソースドライバ回路１４は、先の実施の形態と同様に定電流出力回路と電圧階調回路を具備する。動作は、図４２に表に示すように、リセット期間と、書込み期間、保持（発光）期間に大別される。リセット期間は、駆動用トランジスタ１１ａにリセット電流Ｉａを印加する期間である。書込み期間は、目標階調電圧Ｖｃを画素１６に書き込む期間である。保持期間は、ＥＬ素子１５が発光する期間である。
【０２３８】
リセット期間は１Ｈの最初に実施される。リセット期間の後に、書込み期間が開始される。リセット期間＋書込み期間＝１水平走査期間（１画素行を選択する期間）である。なお、場合によっては、リセット期間の開始直後に書込み期間を開始してもよい。
【０２３９】
第２の実施の形態も第１の実施の形態と同様に、画素１６にリセット電流Ｉａを印加する段階と、画素１６に目標階調電圧Ｖｃを印加する段階とを有する。また、リセット電圧Ｖａと階調電圧Ｖｘから目標階調電圧Ｖｃを発生させる動作と有する。
【０２４０】
以下、図４２および図４０、図４１を参照しなから本発明のＥＬ表示装置の動作について説明をする。
【０２４１】
図４０に示すように、リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４のスイッチＳＷ１はオンし、定電流出力回路４１３はリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。なお、スイッチＳＷ２はオフ状態である。
【０２４２】
駆動用トランジスタ１１ａにリセット電流Ｉａが流れることにより、駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第１の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子に接続されたコンデンサ１９ｂに保持される（ａ点）。同時にトランジスタ１１ｃ、トランジスタ１１ｂがオン状態であるから、コンデンサ１９ｂのａ点の電位と、ｂ点の電位は同一電位となる。したがて、コンデンサ１９ｂの両端子には電位差が発生しない。以上の動作のとき、ゲート信号線１７ｃおよびゲート信号線１７ｂにはオフ電圧が印加されており、トランジスタ１１ｅ、トランジスタ１１ｄはオフ（オープン）状態に保持される。
【０２４３】
図４１は、書込み期間の動作の説明図である。書込み期間は電圧プログラムの期間である。書き込み期間では、ゲートドライバ回路１２ｃはゲート信号線１７ｃを制御し、リセット電流Ｉａを印加した１画素行を選択する。選択された画素行のトランジスタ１１ｅはオン（クローズ）状態となる。ソースドライバ回路１４のスイッチＳＷ２はオンし、階調電圧回路４１１は階調電圧Ｖｘをソース信号線１８に印加する。なお、スイッチＳＷ１はオフ状態である。また、トランジスタ１１ｂ、１１ｃ、１１ｄはオフ状態である。
【０２４４】
階調電圧Ｖｘは、トランジスタ１１ｅを介して選択された画素１６のコンデンサ１９ｂのｂ端子に印加される。階調電圧ＶｘはＶ１とする。なお、説明を容易にするため、階調電圧Ｖ１はリセット電圧Ｖａを基準としてＶ１の電位差を発生するものとする。
【０２４５】
階調電圧Ｖ１がコンデンサ１９ｂのｂ端子に印加されると、コンデンサ１９ｂのａ端子は、Ｖ１の電位だけ電位シフトする。つまり、コンデンサ１９ｂのａ端子の電位は、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２４６】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。トランジスタ１１ｄのオンオフ制御は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の駆動方法に対応するように実施される。保持（発光）期間では、トランジスタ１１ｅ、１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２４７】
以上のように、ゲート信号線１７ａとゲート信号線１７ｃは組となって、画素行を順次選択する。選択された画素行には、リセット電流Ｉａと階調電圧Ｖｘが印加され画素行の各画素には目標階調電圧Ｖｃが印加される。
【０２４８】
本発明の第１の実施の形態では、目標階調電圧Ｖｃはソースドライバ内などに形成されたコンデンサ５２を用いて発生させていた。発生された目標階調電圧Ｖｃはソース信号線１８に出力され駆動用トランジスタ１１ａに印加されていた。
【０２４９】
本発明の第２の実施の形態では、ソース信号線１８には階調電圧Ｖｘが出力され、画素１６のコンデンサ１９ｂにより、リセット電圧Ｖａと階調電圧Ｖｘが加算（減算）され、目標階調電圧Ｖｃを発生させる。
【０２５０】
図３４などのプリチャージ電圧Ｖｐ発生回路により、プリチャージ電圧Ｖｐを１Ｈの最初に印加すれば、図１２〜１４の駆動方式を実現できることは言うまでもない。また、第２の実施の形態において、図１６（Ａ）〜（Ｂ）の複数画素行を選択する駆動方法と組み合わせることができる。また、定電流出力回路として、図２８などの構成を採用することができる。
【０２５１】
以上のように、本発明の第２の実施の形態は、他の実施の形態と相互に組み合わせることができる。また、各構成部品、駆動方法を採用することができる。また、本明細書に記載する画素構成においても採用することができる。以上の事項は本発明の他の実施の形態においても同様に適用される。
【０２５２】
（第３の実施の形態）
図４３は第３の実施の形態である。図４３では、リセット電流Ｉａを発生するソースドライバ回路１４ａと、階調電圧Ｖｘを発生するソースドライバ回路１４ｂを具備する。ソースドライバ回路１４ａの出力端子は、ソース信号線１８ａに接続されている。ソースドライバ回路１４ｂの出力端子は、ソース信号線１８ｂに接続されている。トランジスタ１１ｃのソース端子はソース信号線１８ａに接続され、トランジスタ１１ｅのソース端子はソース信号線１８ｂに接続されている。他の構成などは第１の実施の形態および第２の実施の形態と同様である。
【０２５３】
図４４の表は本発明の第３の実施の形態の各構成要素の動作状態を示す。以下、図４３および図４４を参照しながら、本発明の第３の実施の形態について説明をする。なお、第２の実施の形態と同様に、階調電圧ＶｘはＶ１として説明する。
【０２５４】
リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４はリセット電流Ｉａをソース信号線１８ａに印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８ａを流れる。なお、前述の実施の形態などでも説明したが、リセット電流Ｉａの電流方向は、画素１６の構成にあわせて、吐き出し電流方向、吸い込み電流方向のいずれかを選択して採用する。
【０２５５】
駆動用トランジスタ１１ａにリセット電流Ｉａが流れる。駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。したがって、駆動用トランジスタ１１ａのゲート端子にはリセット電流Ｉａを流すようにリセット電圧Ｖａが設定される。リセット電圧Ｖａはコンデンサ１９ｂのａ点に保持される。
【０２５６】
書込み期間では、ゲート信号線１７ｃにオン電圧が印加され、トランジスタ１１ｅがオンされる。なお、トランジスタ１１ｅはリセット期間にオンさせ、書込み期間にオン状態を継続させてもよい。書込み期間では、トランジスタ１１ｂ、１１ｃ、１１ｄはオフ状態に維持される。
【０２５７】
書込み期間に、ソースドライバ回路１４ｂは、入力される映像信号に基づいた階調電圧Ｖ１をソース信号線１８ｂに印加する。トランジスタ１１ｅをオンさせることにより、ソース信号線１８ｂに印加された電圧Ｖ１がコンデンサ１９ｂのｂ端子に印加される。コンデンサ１９ｂのｂ端子の電位が初期状態の電圧ＶｂからＶ１に変化する。
【０２５８】
ｂ端子の電圧が初期状態の電圧ＶｂからＶ１電圧に変化することにより、コンデンサ１９ｂのａ端子の電位が、Ｖａ電圧からＶａ＋Ｖ１に変化する（加算方向の時）。もしくは、Ｖａ−Ｖ１に変化する（減算方向の時）。したがって、駆動用トランジスタ１１ａにゲート端子には、目標階調電圧Ｖｃ＝Ｖａ±Ｖｘが印加される。
【０２５９】
初期状態の電圧Ｖｂは、リセット電圧Ｖａとしてもよい。リセット期間にソース信号線１８ａとソース信号線１８ｂを電気的に短絡することにより実現できる。短絡は、ソース信号線１８ａとソース信号線１８ｂ間にアナログスイッチを形成することにより容易に実現できる。リセット期間にアナログスイッチをオンさせることにより、ソース信号線１８ａの電位Ｖａがソース信号線１８ｂに印加される。
【０２６０】
ソースドライバ回路１４ａは各ソース信号線１８ａに、リセット電流Ｉａを定常的に印加する。したがって、ソース信号線１８ａの電位を安定的に保持できる。ただし、画素行の選択にしたがって、駆動用トランジスタ１１ａの特性に対応してリセット電圧Ｖａは変化する。
【０２６１】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。トランジスタ１１ｄのオンオフ制御は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の駆動方法に対応するように実施される。保持（発光）期間では、トランジスタ１１ｅ、１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２６２】
以上のように、ゲート信号線１７ａとゲート信号線１７ｃは組となって、画素行を順次選択する。選択された画素行の駆動用トランジスタにはリセット電流Ｉａが印加され、駆動用トランジスタ１１ａのゲート端子には目標階調電圧Ｖｃが印加される。
【０２６３】
（第４の実施の形態）
図４５は第４の実施の形態である。図４６の表は、図４５の動作の説明図である。図４５の実施例では、図１、図３９の実施例と同様に、各画素１６は１本のソース信号線１８に接続されている。大きな差異は、定電流出力回路を有するソースドライバ回路１２ａの出力端子と、階調電圧回路を有するソースドライバ回路１２ｂの出力端子間が、コンデンサ１９ｂで接続されている点である。
【０２６４】
リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４ａはリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。
【０２６５】
駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第１の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子およびソース信号線１８に保持される。トランジスタ１１ｄはリセット期間および書込み期間ではオフ状態である。
【０２６６】
リセット期間後に書込み期間が開始される。書き込み期間ではソースドライバ回路１４ｂは階調電圧Ｖｘを出力する。なお、図４６の表に示すように、リセット期間では、ソースドライバ回路１４ｂの出力電圧はＶｂ電圧であるとし、書込み期間では階調電圧Ｖｘ＝Ｖ１を出力するものとして説明する。
【０２６７】
書込み期間では、ソースドライバ回路１４ｂの階調電圧回路４１１から階調電圧Ｖ１が出力される。階調電圧Ｖ１はコンデンサ１９ｂを介して、ソース信号線１８に印加される。したがって、ソース信号線１８には、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２６８】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。保持（発光）期間では、トランジスタ１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２６９】
以上のように、ゲート信号線１７ａは画素行を順次選択する。選択された画素行には、リセット電流Ｉａが印加され、ソース信号線１８にリセット電圧Ｖａが取り出され、リセット電圧Ｖａと階調電圧Ｖｘが加減算された電圧Ｖｃが、駆動用トランジスタ１１ａのゲート端子に印加される。
【０２７０】
（第５の実施の形態）
図４７は第５の実施の形態である。図４８の表は、図４７の動作状態の説明図である。第５の実施の形態と第４の実施の形態の差異は、トランジスタ１１ｂとトランジスタ１１ｃがゲート信号線１７ａとゲート信号線１７ｃにより個別にオンオフ制御できる点である。
【０２７１】
図４７も図４５の実施例と同様に、各画素１６は１本のソース信号線１８に接続されている。リセット期間では、ゲートドライバ回路１２ａおよびゲートドライバ１１ｃはゲート信号線１７ａ、１７ｃを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４ａはリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。
【０２７２】
駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第４の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子およびソース信号線１８に出力される。トランジスタ１１ｄはリセット期間および書込み期間ではオフ状態である。
【０２７３】
書込み期間では、ゲート信号線１７ａオン電圧が印加され、トランジスタ１１ｃのオン状態が維持される。ゲート信号線１７ｃにはオフ電圧が印加され、トランジスタ１１ｂはオフ状態に制御される。書込み期間では、ソースドライバ回路１４ｂの階調電圧回路４１１から階調電圧Ｖ１が出力される。階調電圧Ｖ１はコンデンサ１９ｂを介して、ソース信号線１８に印加される。したがって、ソース信号線１８には、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２７４】
第５の実施の形態では、第４の実施の形態と相違して、書込み期間にトランジスタ１１ｂをオフ状態にしているため、良好に駆動用トランジスタ１１ａに目標階調電圧Ｖｃを書き込むことができる。
【０２７５】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。保持（発光）期間では、トランジスタ１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２７６】
本発明の実施の形態において、画素１６に印加するリセット電流Ｉａは１種類としたが、これに限定するものではない。たとえば、１０μＡである第１のリセット電流Ｉａ１と、２０μＡである第２のリセット電流Ｉａ２との２つのリセット電流を発生させ、これらのリセット電流を画素に印加して、それぞれの目標階調電圧などを求めてもよい。求めた目標階調電圧は、平均化処理を行うことにより、精度のよい目標階調電圧を得ることができる。
【０２７７】
本発明の実施の形態において、画素１６に印加するリセット電流Ｉａの回数は１回としたが、これに限定するものではない。たとえば、画素１６に１０μＡのリセット電流Ｉａを４回印加し、それぞれの目標階調電圧などを求めてもよい。求めた目標階調電圧は、平均化処理を行うことにより、精度のよい目標階調電圧を得ることができる。
【０２７８】
以下の事項は、第１の実施の形態〜第５の実施の形態に共通の事項である。
【０２７９】
第１〜第５の実施の形態では、定電流出力回路を使用している。定電流出力回路はソースドライバ回路１４内に形成される場合もあるし、アレイ基板３０に形成される場合もある。図４９は、定電流出力回路を半導体ＩＣ技術で作製したソースドライバ回路１４内に形成した例である。アレイ基板３１には、電流保持回路５０１が形成されている。ソースドライバ回路１４の１出力端子には、２の電流保持回路５０１（５０１ａ、５０１ｂ）が接続されている。ソースドライバ回路１４は吐き出し電流方向であるリセット電流Ｉａを出力する。
【０２８０】
図５０は、２つの電流保持回路（５０１ａ、５０１ｂ）の詳細構成図である。電流保持回路５０１は、電流を保持するコンデンサ１９と、書き込まれた電流（保持された電流）を出力あるいは発生する駆動用トランジスタ１１から構成される。また、スイッチＳＡ、ＳＢから構成される。
【０２８１】
画素１６のリセット電流Ｉａが電流保持回路５０１ａに流れ込んでいるときは、ソースドライバ回路１４は電流保持回路５０１ｂにリセット電流Ｉａを書き込んでいる。画素１６のリセット電流Ｉｂが電流保持回路５０１ｂに流れ込んでいるときは、ソースドライバ回路１４は電流保持回路５０１ａにリセット電流Ｉａを書き込んでいる。電流保持回路５０１ａと５０１ｂは交互にソースドライバ回路１４からリセット電流Ｉａが書き込まれる。
【０２８２】
電流保持回路５０１ａにソースドライバ回路１４からリセット電流Ｉａを書き込むときは、トランジスタ（スイッチ）ＳＡａをオンさせる。そのとき、トランジスタ（スイッチ）ＳＡｂはオフにされる。画素１６から電流が電流保持回路５０１ａに流れ込ますときには、トランジスタ（スイッチ）ＳＡｂをオンさせる。そのとき、トランジスタ（スイッチ）ＳＡａはオフにされる。
【０２８３】
同様に、電流保持回路５０１ｂにソースドライバ回路１４からリセット電流Ｉａを書き込むときは、トランジスタ（スイッチ）ＳＢａをオンさせる。そのとき、トランジスタ（スイッチ）ＳＢｂはオフにされる。画素１６から電流が電流保持回路５０１ａに流れ込ますときには、トランジスタ（スイッチ）ＳＢｂをオンさせる。そのとき、トランジスタ（スイッチ）ＳＢａはオフにされる。以上のように構成することにより、ソースドライバ回路１４の構成を簡略化でき、また、出力端子数を削減することができる。
【０２８４】
ソースドライバ回路１４の出力端子２１を削減するには、図５１に示す様に画素１６ａ、１６ｂを構成することも効果的である。１つの出力端子２１には、１本のソース信号線１８が接続されている。１本のソース信号線には、２画素列が接続されている。画素１６ａと画素１６ｂは同一のソース信号線１８に接続されている。
【０２８５】
ソース信号線１８にはリセット電流Ｉａ、階調電圧Ｖｘまたは目標階調電圧Ｖｃが印加される。また、本発明の実施の形態の構成によっては、リセット電圧Ｖａが出力される。
【０２８６】
画素１６ａは１水平走査期間の前半にリセット電流Ｉａが印加され、画素１６ｂには前記画素１６ｂが選択されている期間以外の期間にリセット電流Ｉａが印加される。つまり、画素１６ａと画素１６ｂとは時分割で選択される。
【０２８７】
電圧プログラム方式では、階調電圧Ｖｘ、目標階調電圧Ｖｃに対して温度補償を実施することが好ましい。駆動用トランジスタ１１ａの電圧−電流（Ｖ−Ｉ）特性が温度依存性を有しているためである。
【０２８８】
本発明では、図５２に図示するように、画素１６に構成と同一あるいは類似の構成の温度検出回路（画素）５２１をアレイ基板に形成している。温度検出回路５２１はリセット電圧Ｖａの温度変化を検出する駆動用トランジスタ１１と保持用コンデンサ１９から構成される。
【０２８９】
温度検出回路５２１は、複数個がアレイ基板に形成される。１つの温度検出回路５２１では、この１つの温度検出回路５２１に欠陥があると、パネルモジュールが不良品となってしまうからである。図５２の実施例のように、複数個の温度検出回路５２１を形成しておけば、少なくとも１つの温度検出回路５２１が良品であればよい。複数個の温度検出回路５２１から１つの温度検出回路５２１の選択は、セレクタ回路５２４によって行う。
【０２９０】
各温度検出回路５２１には、定電流回路４１３が接続されている。定電流回路４１３はソースドライバ回路１４内に形成されている。また、定電流回路４１３はリセット電流Ｉａを出力する回路と同一である。定電流回路４１３は、リセット電流Ｉａと同一の大きさの電流を温度検出回路５２１に流す。したがって、温度検出回路５２１の駆動用トランジスタ１１のリセット電圧Ｖａが検出配線５２７に取り出される。
【０２９１】
セレクタ５２４は、１つの検出配線５２７を選択し、検出配線５２７に出力されているリセット電圧ＶａをＡＤ変換回路５２３に出力する。なお、セレクタ５２４はＶＤあるいはＨＤのタイミングで選択する温度検出回路５２１を変化させてもよいことは言うまでもない。この場合は、複数の温度検出回路５２１の出力Ｖａを平均化処理する。
【０２９２】
ＡＤ変換回路５２３はリセット電圧Ｖａをデジタルデータに変換する。データ比較回路５２５は、変換されたデジタルデータのリセット電圧Ｖａを外部記憶回路（たとえば、ＥＥＰＲＯＭ）５２２のデータと比較する。外部記憶回路５２２には、常温あるいは所定温度でのデジタルデータのリセット電圧Ｖａが記憶されている。
【０２９３】
常温あるいは所定温度でのデジタルデータのリセット電圧Ｖａと、温度検出回路５２１で取得したリセット電圧Ｖａと比較することにより、現パネルの温度に対応する電圧変動値が求まる。温度補償回路５２６は、この電圧変動値を用いて、階調電圧Ｖｘ、目標階調電圧Ｖｃに対して温度補償を実施する。
【０２９４】
以下、本発明のＥＬ表示パネルまたはＥＬ表示装置もしくはその駆動方法などを用いた装置などについて説明をする。以下の装置は、以前に説明した本発明の装置または方法を実施する。図５３は情報端末装置の一例としての携帯電話の平面図である。筐体５３３にアンテナ５３１、テンキー５３２などが取り付けられている。
【０２９５】
図５４はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部５４２とビデオかメラ本体５３３と具備し、撮影レンズ部５４２とビューファインダ部５３３とは背中合わせとなっている。また、ビューファインダ５３３には接眼カバーが取り付けられている。観察者（ユーザー）はこの接眼カバー部から表示パネル５３４の表示画面１８４を観察する。
【０２９６】
本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部１８４は支点５４１で角度を自由に調整できる。表示部１８４を使用しない時は、格納部５４３に格納される。
【０２９７】
上記実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図５５に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体５５１に付属されたモニター１８４として用いる。カメラ本体５５１にはシャッタ５５３の他、スイッチ５４４が取り付けられている。
【０２９８】
本発明の実施の形態で説明した表示装置あるいは駆動方法あるいは制御方法あるいは方式などの技術的思想は、ビデオカメラ、プロジェクター、立体（３Ｄ）テレビ、プロジェクションテレビ、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キャノンと東芝が開発したディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）などに適用できる。
【０２９９】
また、ビューファインダ、携帯電話のメインモニターおよびサブモニターあるいは時計表示部、ＰＨＳ、携帯情報端末およびそのモニター、デジタルカメラ、衛星テレビ、衛星モバイルテレビおよびそのモニターにも適用できる。電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、デジタルスチルカメラ、電子スチルカメラにも適用できる。
【０３００】
なお、本明細書では、駆動用トランジスタ１１ａ、スイッチング用トランジスタ１１ｂなどは薄膜トランジスタとして説明するが、これに限定するものではない。ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。
【０３０１】
ソースドライバ回路（ＩＣ）１４は、単なるドライバ機能だけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、レベルシフタ回路、データ変換回路、ラッチ回路、コマンドデコーダ、アドレス変換回路、画像メモリ（ＲＡＭ）などを内蔵させてもよい。
【０３０２】
アレイ３８２基板はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、アレイ基板３８２は、金属基板、セラミック基板、プラスティックシート（板）などを使用してよい。
【０３０３】
なお、本明細書に記載する加算あるいは減算とは、計算による算出を意味するものではない。電圧レベルシフト、レベル変換、電圧多重、増幅などの広い概念を意味するものである。取得したアナログデータをデジタルデータに変換して加算あるいは減算してもよいことは言うまでもない。また、電圧を測定とは、電圧を取得すること、電圧などを保持すること、電圧サンプルホールドすることまで含む広い技術概念である。
【０３０４】
なお、本発明は上記各実施形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形・変更が可能である。また、各実施形態は可能な限り適宜組み合わせて実施されてもよい。
【図面の簡単な説明】
【０３０５】
【図１】本発明の表示装置の構成図
【図２】本発明の表示装置の画素の構成図
【図３】従来の表示装置の構成図
【図４】（Ａ）〜（Ｃ）：本発明の表示装置の動作の説明図
【図５】本発明の表示装置の構成図
【図６】本発明の表示装置の構成図
【図７】本発明の表示装置の説明図
【図８】本発明の表示装置の構成図
【図９】本発明の表示装置の構成図
【図１０】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図１１】本発明の表示装置の説明図
【図１２】本発明の表示装置の説明図
【図１３】本発明の表示装置の説明図
【図１４】本発明の表示装置の説明図
【図１５】本発明の表示装置の駆動方法の説明図
【図１６】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図１７】（Ａ）〜（Ｂ）：本発明の表示装置の説明図
【図１８】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図１９】（Ａ）〜（Ｃ）：本発明の表示装置の駆動方法の説明図
【図２０】本発明の表示装置の構成図
【図２１】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図２２】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の構成図
【図２３】本発明の表示装置の説明図
【図２４】本発明の表示装置の説明図
【図２５】（Ａ）〜（Ｂ）：本発明の表示装置の説明図
【図２６】本発明の表示装置の説明図
【図２７】本発明の表示装置の説明図
【図２８】本発明の表示装置の構成図
【図２９】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３０】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３１】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３２】本発明の表示装置の構成図
【図３３】本発明の表示装置の構成図
【図３４】本発明の表示装置の構成図
【図３５】本発明の表示装置の構成図
【図３６】本発明の表示装置の構成図
【図３７】本発明の表示装置の構成図
【図３８】本発明の表示装置の構成図
【図３９】本発明の表示装置の構成図
【図４０】本発明の表示装置の構成図
【図４１】本発明の表示装置の構成図
【図４２】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４３】本発明の表示装置の構成図
【図４４】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４５】本発明の表示装置の構成図
【図４６】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４７】本発明の表示装置の構成図
【図４８】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４９】本発明の表示装置の構成図
【図５０】本発明の表示装置の構成図
【図５１】本発明の表示装置の構成図
【図５２】本発明の表示装置の構成図
【図５３】本発明の表示装置を用いた携帯電話の平面図
【図５４】本発明の表示装置を用いたビデオカメラの斜視図
【図５５】本発明の表示装置を用いた電子カメラの斜視図
【符号の説明】
【０３０６】
１０ 定電流出力回路
１１ トランジスタ（薄膜トランジスタ、ＴＦＴ）
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバＩＣ（回路）
１５ ＥＬ（素子、発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
２０ 電圧階調回路
２１ 出力端子
５５ ＤＡ変換回路
５２ コンデンサ（ＤＣ成分カット回路）
５３ オペアンプ
６１ 加算回路
６２ ＡＤ変換回路
９１ エミッタフォロワ回路
１８１ 書き込み行
１８２ 非表示領域（非点灯領域、黒表示領域）
１８３ 表示領域（点灯領域、画像表示領域）
１８４ 表示領域（表示画面、表示部）
２０１ シフトレジスタ回路
２０２ バッファ回路
２８１ スイッチ（オンオフ手段）
２８２ 内部配線（出力配線）
２８３ ゲート配線
２８４ 単位トランジスタ
２９１ オペアンプ
２９２ トランジスタ
３３１ 電子ボリウム
３４１ 一致回路
３４２ カウンタ
３４３ ＡＮＤ回路
３５１ ラッチ回路
３５２ セレクタ回路
３５３ プリチャージ回路
３６１ サンプルホールド回路（電圧保持手段）
３８１ スイッチ回路
４１１ 階調電圧回路
４１３ 定電流回路（電流発生回路）
５０１ 電流保持回路
５２１ 温度検出回路
５２２ 外部記憶回路
５２３ Ａ／Ｄ変換回路
５２４ セレクタ回路
５２５ データ比較回路
５２６ 温度補償回路
５３１ アンテナ
５３２ キー
５３３ 筐体
５３４ 表示パネル
５４１ 支点（回転部）
５４２ 撮影レンズ（撮影手段）
５４３ 格納部
５４４ スイッチ
５５１ 本体
５５２ 撮影部
５５３ シャッタスイッチ
【技術分野】
【０００１】
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いたＥＬ表示パネル（表示装置）などの自発光表示パネル（表示装置）の駆動方法、駆動回路、表示装置に関するものである。また、これらの駆動回路を用いた表示パネル（表示装置）などに関するものである。
【背景技術】
【０００２】
電気光学変換物質として有機エレクトロルミネッセンス（ＥＬ）材料あるいは無機ＥＬ材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。ＥＬ表示パネルは各画素に発光素子を有する自発光型である。ＥＬ表示パネルは、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
【０００３】
アクティブマトリクス方式の有機ＥＬ表示パネルは、特許文献１に開示されている。この表示パネルの一画素の等価回路を図３に示す。画素１６は発光素子であるＥＬ素子１５、第１のトランジスタ（駆動用トランジスタ）１１ａ、第２のトランジスタ（スイッチング用トランジスタ）１１ｂおよび蓄積容量（コンデンサ）１９からなる。発光素子１５は有機エレクトロルミネッセンス（ＥＬ）素子である。
【０００４】
図３の画素構成を駆動するドライバ回路は、電圧の強弱で示された映像信号を出力する。ドライバ回路は、液晶表示パネルを駆動するドライバ回路と構成が近似する。ドライバ回路から、映像信号としての電圧信号がソース信号線１８に印加される。印加された電圧信号が画素１６に印加されコンデンサ１９に保持される。
【０００５】
また、有機ＥＬ表示装置の駆動方法については、特許文献２に開示されている。
【０００６】
本明細書では、ＥＬ素子１５に電流を供給するトランジスタ１１ａを駆動用トランジスタと呼ぶ。また、図３のトランジスタ１１ｂのように、スイッチとして動作するトランジスタをスイッチング
用トランジスタと呼ぶ。
【特許文献１】特開平８−２３４６８３号公報
【特許文献２】特開２００５−２６６７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
有機ＥＬ表示パネルは、低温あるいは高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成する。しかし、有機ＥＬ素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
【０００８】
図３は電圧プログラム方式の画素構成である。なお、電圧プログラム方式とは、電圧の大きさあるいは強弱で示される映像信号などの電圧信号（プログラム電圧）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで電圧信号を電流信号に変換してＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【０００９】
電流プログラム方式とは、電流の大きさあるいは強弱で示される映像信号などの電流信号（プログラム電流）をデータ信号線、ソース信号線あるいは画素などに印加し、画素のトランジスタなどで印加した電流信号をそのままＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【００１０】
ＥＬ素子に流入する電流、ＥＬ素子から流出する電流のいずれをも印加と呼ぶ。また、ＥＬ素子を駆動することも、電流を印加するあるいはＥＬ素子に電流を供給することと同義で使用することがある。あるいは電流プログラム方式とは、印加した電流信号に略比例した電流信号もしくは印加した電流に所定の変換処理を行った電流信号（プログラム電流）を直接的にあるいは間接的にＥＬ素子に印加する構成あるいは回路もしくは駆動方法を言う。
【００１１】
図３に図示する画素構成では、電圧の強弱で示された映像信号を駆動用トランジスタ１１ａで電流信号に変換する。したがって、トランジスタ１１ａに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタ１１ａは５０％以上の特性バラツキがある。図３の構成では特性バラツキに対応した表示ムラが発生する課題がある。しかし、電圧プログラム方式は、低階調領域、高階調領域のいずれの領域にあっても、ソース信号線などの充放電能力が高く、書き込み不足による表示ムラの発生はほとんどない。
【００１２】
前記トランジスタの特性バラツキによる表示ムラは、電流プログラム方式の構成を採用することにより低減することが可能である。しかし、電流プログラム方式は、低階調領域での駆動電流が小さく、ソース信号線１８の寄生容量により良好に駆動できないという課題があった。
【００１３】
本発明は、上記従来の課題を考慮して、全階調領域で従来に比べて書き込み不足が発生しにくく、トランジスタの特性バラツキによる表示ムラを従来に比べて低減できるＥＬ表示装置、及びＥＬ表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するために、
第１の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記定電流回路が発生する前記定電流は、ソース信号線を介して前記画素に供給され、
前記階調電圧回路が発生する前記階調電圧は、前記ソース信号線を介して前記画素に供給される、ＥＬ表示装置である。
【００１５】
また、第２の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置は、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを備え、
前記画素が、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、ソース信 号線と前記駆動用トランジスタ間に電流経路を形成するスイッチング用トランジス タとを有しており、
前記ＥＬ表示装置の駆動方法は、
前記定電流回路が発生する前記定電流を、前記ソース信号線を介して前記画素に印 加するステップと、
前記定電流が前記ソース信号線に印加された状態で、前記ソース信号線の電位を取 得するステップと、
前記取得した電位と前記階調電圧を加算し又は前記取得した電位から前記階調電圧を減算して、
前記加算又は減算の結果を前記ソース信号線を介して前記画素の前記駆動用トランジスタに印加するステップと、
を備えた、ＥＬ表示装置の駆動方法である。
【００１６】
また、第３の本発明は、前記定電流を前記画素に印加する期間又は前記期間の前に、前記ソース信号線又は前記画素にプリチャージ電圧を印加する、上記第２の本発明のＥＬ表示装置の駆動方法である。
【００１７】
また、第４の本発明は、定電流回路は、複数の単位トランジスタから構成されている、請求項２記載のＥＬ表示装置の駆動方法である。
【００１８】
また、第５の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、ソース信号線と前記駆動用トランジスタ間に電気経路を形成する第１のスイッチング用トランジスタと、前記コンデンサを介して前記駆動用トランジスタに前記階調電圧を印加する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置である。
【００１９】
また、第６の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
前記画素に前記定電流を供給する第１のソース信号線と、
前記画素に前記階調電圧を供給する第２のソース信号線とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、第１のソース信号線と前記駆動用トランジスタ間に電気経路を形成する第１のスイッチング用トランジスタと、前記第２のソース信号線とコンデンサと電気経路を形成する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置である。
【００２０】
また、第７の本発明は、ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
コンデンサと、
前記画素に前記定電流を供給するソース信号線とを具備し、
前記階調電圧は、前記コンデンサを介して前記ソース信号線に印加される、ＥＬ表示装置である。
【００２１】
また、第８の本発明は、ＥＬ素子を有する画素がマトリックス状に形成された表示部と、
前記ＥＬ素子の駆動用トランジスタにリセット電流を出力する定電流出力回路と、
前記リセット電流を印加した状態で前記駆動用トランジスタのゲート端子電位を取得する電圧保持回路と、
映像信号に対応する階調電圧を出力する階調電圧回路と、
前記ゲート端子電位と、前記階調電圧を加算し又は前記ゲート端子電位から前記階調電圧を減算して前記加算又は減算の結果を前記駆動用トランジスタのゲート端子に印加する電圧印加回路を具備する、ＥＬ表示装置である。
【００２２】
なお、本発明のドライバ回路およびＥＬ表示装置は、電流発生回路と、電圧発生回路を具備する。電流発生回路が出力する定電流はＥＬ素子を駆動する駆動用トランジスタに印加される（電流プログラム）。定電流を駆動用トランジスタに印加することにより、駆動用トランジスタのゲート電圧は、印加された定電流を流すように電流プログラムされる。この定電流をリセット電流Ｉａと呼ぶ。リセット電流Ｉａは基準となる電流の意味として用いる場合もある。
【００２３】
ソースドライバ回路１４から出力する電流あるいは駆動用トランジスタなどに書き込む電流をプログラム電流と呼ぶ。駆動用トランジスタ１１ａなどに基準となる電流を流すように設定する電流をリセット電流Ｉａと呼ぶ。したがって、ソースドライバ回路１４から出力する電流がリセット電流である場合は、プログラム電流がリセット電流となる。
【００２４】
以上のように定電流を印加した状態あるいは変化した状態を電流リセット状態と呼ぶ。また、駆動用トランジスタが定電流を流している時に、駆動用トランジスタのゲート端子に印加される電圧または発生する電圧をリセット電圧Ｖａと呼ぶ。また、一定の基準となる電圧をリセット電圧Ｖａと呼ぶこともある。
【００２５】
電圧発生回路は、ＥＬ表示装置に入力される映像信号に対応した階調電圧Ｖｘまたは目標階調電圧Ｖｃを出力する。階調電圧などはリセット電圧Ｖａを基準として、駆動用トランジスタのゲート端子に印加される（電圧プログラム）。たとえば、リセット電圧Ｖａが３Ｖであれば、３Ｖのリセット電圧Ｖａを基準にして±の階調電圧Ｖｘを印加する。Ｖｘ＝０であれば、駆動用トランジスタ１１ａは、電流プログラムされたリセット電流Ｉａを発光電流としてＥＬ素子１５に流す。つまり、リセット電圧Ｖａを基準としてＥＬ素子１５に流す電流が決定される。
【００２６】
本発明の他の実施の形態におけるドライバ回路およびＥＬ表示装置は、定電流（リセット電流Ｉａ）を印加した状態で駆動用トランジスタのゲート端子電圧（リセット電圧Ｖａ）を測定あるいは所定期間保持する電圧保持回路を具備する。
【００２７】
なお、電流プログラム（方式）は、電流駆動（方式）と呼ぶこともある。また、電圧プログラム（方式）は、電圧駆動（方式）と呼ぶこともある。
【００２８】
また、ドライバ回路とは、シリコンなどの半導体ＩＣで構成されたものだけでなく、低温ポリシリコンなどでガラス基板に形成されたものも意味する。
【発明の効果】
【００２９】
本発明は、全階調領域で従来に比べて書き込み不足が発生しにくく、トランジスタの特性バラツキによる表示ムラを従来に比べて低減できるという効果を有する。
【００３０】
尚、本発明は、例えば各画素の駆動用トランジスタ１１ａにリセット電流Ｉａを印加し、駆動用トランジスタ１１ａのリセット電圧Ｖａを発生させる。各画素の駆動用トランジスタ１１ａのリセット電圧Ｖａは、各駆動用トランジスタ１１ａの特性により異なる。レーザーアニール状態などによりバラツキが発生するからである。このリセット電圧Ｖａを基準として目標階調電圧Ｖｃを印加すれば、各駆動用トランジスタ１１ａの特性が異なっていても精度のよい階調電流をＥＬ素子１５に印加できることになる。階調電圧の絶対値が大きくなるにしたがって、ＥＬ素子１５に流す電流のバラツキは大きくなる。しかし、バラツキは実用上問題にならない大きさである。
【００３１】
電圧プログラム方式は、画素１６の駆動用トランジスタ１１ａの特性補償が不十分であるという欠点を有していた。しかし、本発明は、例えば画素１６のトランジスタに定電流を印加するという電流プログラム方式を実施する。電流プログラムの実施により発生する、駆動用トランジスタ１１ａのゲート端子電圧（リセット電圧Ｖａ）を基準（原点）として、階調電圧Ｖｘを印加する（電圧プログラム）。したがって、駆動用トランジスタ１１ａのゲート端子に印加される目標階調電圧Ｖｃは、Ｖａ±Ｖｘとなる。したがって、駆動用トランジスタ１１ａの特性バラツキがあっても、精度のよい階調電圧に対応する階調電流をＥＬ素子１５に流すことができる。
【００３２】
リセット電流Ｉａを所定以上の大きさの電流値とすることにより、電流プログラム方式の弱点である低階調領域（低電流領域）での書き込み不足の課題が発生しない。例えばリセット電圧Ｖａを基準として階調電圧Ｖｘを加算あるいは減算することにより、電圧駆動の特徴である全階調領域で書き込み不足がないと言う利点を発揮させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明のＥＬ表示装置及びその駆動方法の実施の形態について説明する。
【００３４】
（第１の実施の形態）
図１は本発明のＥＬ表示装置の駆動回路の説明図である。ソースドライバＩＣ（回路）１４の出力端子２１はソース信号線１８に接続されている。各ソース信号線１８には、複数の画素１６が接続されている。画素１６にＥＬ素子１５が形成され、画素１６はマトリックス状に配置されている。
【００３５】
各出力端子２１には、定電流出力回路（電流階調回路）１０、電圧階調回路２０が構成あるいは形成されている。なお、定電流出力回路１０は、プログラム電流などの階調電流を出力できるものであることが好ましい。しかし、第１の実施の形態においては、定電流出力回路１０は階調電流を出力できる必要はなく、所定の定電流（プログラム電流）を出力できる構成であればよい。
【００３６】
電流量の異なる定電流を出力できるように構成することにより、階調電圧Ｖｘに対応して、リセット電流Ｉａの大きさを変化あるいは変更することができる。また、パネルサイズあるいはソース信号線１８の寄生容量の大きさに対応させて定電流の大きさを変化あるいは設定することができる。したがって、良好に電流プログラムを実施できるという利点が発揮される。
【００３７】
各出力にはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５が形成または配置されている。また、コンデンサ５２、バッファ５３が形成または配置されている。コンデンサ５２は、直流（ＤＣ）成分のカットする機能を有するものであればいずれでもよい。または、電位をレベルシフトできるものであればいずれのものでもよい。
【００３８】
バッファ５３は入力のａ部が高インピーダンスで、出力のｂ部が低インピーダンスのものであればいずれでもよい。たとえば、バッファアンプ、オペアンプなどが例示される。その他、トランジスタ素子でエミッタフォロワ回路を構成してもよい。
【００３９】
本発明のＥＬ表示パネル（ＥＬ表示装置）の画素１６の構造は、図２などに示すように、１つの画素１６が４つのトランジスタ１１ならびにＥＬ素子１５により形成される。少なくとも、ＥＬ素子１５を駆動するトランジスタ１１ａを介した電流の経路が、ソース信号線１８まで継続できる画素構成である。
【００４０】
図２の画素構成にあっては、ＥＬ素子１５に電流を供給するトランジスタ１１ａ（駆動用トランジスタ１１ａ）に流れる電流は、トランジスタ１１ｃをオン（クローズ）させることによりソース信号線に取り出すことができる。もしくは、少なくとも、ＥＬ素子１５を駆動するトランジスタのゲート端子に印加した（された）電圧が、ソース信号線１８から読み取れる画素構成である。
【００４１】
図２の画素構成にあっては、ＥＬ素子１５に電流を供給するトランジスタ１１ａ（駆動用トランジスタ１１ａ）のゲート端子電圧は、トランジスタ１１ｂ、１１ｃをオン（クローズ）させることによりソース信号線１８から読み取ることができる。
【００４２】
図２の画素回路は、１画素内に４つのトランジスタ１１（１１ａ、１１ｂ、１１ｃ、１１ｄ）を有している。駆動用トランジスタ１１ａ のゲート端子はトランジスタ１１ｂのソース端子に接続されている。トランジスタ１１ｂおよびトランジスタ１１ｃのゲート端子はゲート信号線１７ａに接続されている。トランジスタ１１ｂのドレイン端子はトランジスタ１１ｃのソース端子ならびにトランジスタ１１ｄのソース端子に接続され、トランジスタ１１ｃのドレイン端子はソース信号線１８に接続されている。トランジスタ１１ｄのゲート端子はゲート信号線１７ｂに接続され、トランジスタ１１ｄのドレイン端子はＥＬ素子１５のアノード電極（端子）に接続されている。
【００４３】
なお、トランジスタ１１は、Ｐチャンネルトランジスタで形成している。Ｐチャンネルトランジスタは、寿命信頼性が高く好ましい。また、図２の構成では、駆動用トランジスタ１１ａからソースドライバ回路１４に流れる電流Ｉａはソースドライバ回路１４に吸い込まれる電流となる。ソースドライバ回路１４には、Ｎチャンネルのトランジスタが形成されている。Ｎチャンネルのトランジスタは、吸い込み電流Ｉａを良好に吸い込むことができ、また、Ｎチャンネルトランジスタは特性バラツキが小さい。そのため、ソースドライバ回路１４を小型化できる。
【００４４】
図２の画素構成では、トランジスタ１１ｂ、１１ｃのゲート端子は、ゲート信号線１７ａに接続されている。トランジスタ１１ｂ、１１ｃは、ゲート信号線１７ａに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂに接続されている。トランジスタ１１ｄは、ゲート信号線１７ｂに印加されたオンオフ制御信号によりオン（クローズ）、オフ（オープン）制御される。
【００４５】
ゲートドライバ１２（図２０では、ゲートドライバ回路１２ａ、１２ｂ）は、ゲート信号線１７ａ、１７ｂを制御する。図２０に図示するように、表示領域１８４の左端にゲートドライバ回路１２ａを形成または配置し、右端にゲートドライバ回路１２ｂを形成または配置してもよい。ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、ゲートドライバ回路１２ｂはゲート信号線１７ｂを制御する。ゲートドライバ回路１２ａとゲートドライバ回路１２ｂはそれぞれ内部にシフトレジスタ回路が形成されているため、独立に動作させることができる。
【００４６】
図２に図示する有機ＥＬの画素構成では、トランジスタ１１ｂは画素を選択するためのスイッチング用トランジスタとして機能させる。また、トランジスタ１１ａはＥＬ素子１５に電流を供給するための駆動用トランジスタとして機能させている。
【００４７】
トランジスタ１１ｂは、デュアルゲート以上であるマルチゲート構造としている。本発明の表示パネルの画素１６を構成するトランジスタ１１ｂは、トランジスタ１１ａのソース−ドレイン間のスイッチとして作用する。したがって、トランジスタ１１ｂは、できるだけ低リーク電流特性が要求される。トランジスタ１１ｂのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることにより低リーク電流特性を実現できる。
【００４８】
パネルを低コストで作製するためには、画素を構成するトランジスタ１１をすべてＰチャンネルで形成し、ゲートドライバ回路１２もＰチャンネルで形成することが好ましい。このようにアレイをＰチャンネルのみのトランジスタで形成することにより、マスク枚数が５枚となり、低コスト化、高歩留まり化を実現できる。
【００４９】
以下、図１７（Ａ）〜（Ｂ）を用いて説明する。以下の説明は、電流駆動方式の画素構成を理解するための説明である。本発明は、電流駆動方式の画素構成（電流プログラムできる画素構成）を有している。本発明は、画素１６の駆動用トランジスタ１１ａにプログラム電流（リセット電流Ｉａ）を流し、プログラム電流を流した状態で駆動用トランジスタ１１ａのゲート端子電位を測定または一定の期間、保持することを特徴とする。また、ゲート端子電位に階調電圧を加減算し、加減算した電圧を画素の駆動用トランジスタ１１ａのゲート端子に書き込むことを特徴とする。
【００５０】
本発明の画素の動作は第１の動作と第２の動作の２つの動作により制御される。図１７（Ａ）〜（Ｂ）は図２の画素構成における動作の説明図である。第１の動作は電流プログラムの動作（ＥＬ素子１５に流す電流を設定する動作）である。また、第１の動作は、電流リセット動作、リセット電流Ｉａを印加し駆動用トランジスタ１１ａのゲート端子のリセット電位を読み取る電圧読み取り動作、リセット電圧Ｖａを基準（中心あるいは原点）として階調電圧あるいは目標階調電圧を印加する階調電圧印加動作に大別される。第２の動作は、ＥＬ素子１５に電流を流し、ＥＬ素子１５が発光する動作である。図１７（Ａ）は、第１の動作の説明図である。図１７（Ｂ）は第２の動作の説明図である。
【００５１】
以下、図１および図１７（Ａ）〜（Ｂ）を参照しなから、本発明のＥＬ表示パネルおよびその駆動方法について説明をする。
【００５２】
第１の動作はＥＬ素子１５に流す電流値を記憶させる動作である。まず、ソースドライバＩＣ（回路）１４の定電流出力回路１０から、所定の定電流であるリセット電流Ｉａがソース信号線１８に印加される。定電流出力回路１０の一例を図３７に示す。
【００５３】
定電流出力回路１０は、一例としてオペアンプ２９１とトランジスタ２８６および抵抗Ｒで構成される。オペアンプ２９１の＋側端子には電子ボリウム３３１が接続される。電子ボリウム３３１は、デジタルデータをアナログデータに変換するＤＡ変換回路として動作する。電子ボリウム３３１の出力電圧Ｖは設定データ（デジタルデータ）により変更される。ソース信号線１８に流れる電流Ｉａは、電子ボリウム３３１の出力電圧Ｖを抵抗Ｒで除算した値となる。
【００５４】
リセット電流Ｉａの発生は定電流出力回路１０に限定するものではなく、所定あるいは一定範囲の大きさのリセット電流Ｉａを発生できるものであればいずれのものであってもよい。たとえば、エミッタフォロワ回路でもリセット電流Ｉａを発生することができる。また、定電流出力回路１０が発生するリセット電流Ｉａは、複数の大きさのリセット電流Ｉａを発生できるように構成することが好ましい。さらに好ましくは、階調電圧のそれぞれに対応したリセット電流Ｉａを発生できることが好ましい。
【００５５】
リセット電流Ｉａとは電流０の状態（Ｉａ＝０、電流が流れない）も含む。図２の画素構成にあって、プログラム電流Ｉａ＝０とすれば、駆動用トランジスタ１１ａは、ＥＬ素子１５に電流を流さないようにゲート端子の電位（コンデンサ１９の一端子の電位）を変動（可変）させる。この変動後の駆動用トランジスタ１１ａのゲート端子のリセット電圧Ｖａは駆動用トランジスタ１１ａの特性を示していることになる。リセット電流Ｉａ＝０の時のリセット電圧Ｖａは、駆動用トランジスタ１１ａの動作開始電圧である。
【００５６】
ソースドライバＩＣ（回路）１４からソース信号線１８にプログラム電流Ｉａを印加しているときは、図１７（Ａ）に図示するように、トランジスタ１１ｂならびにトランジスタ１１ｃがオン（クローズ）する。また、トランジスタ１１ｄはオープン状態に制御される。トランジスタ１１ｂ、１１ｃ、１１ｄの制御は、ゲート信号線１７ａ、１７ｂに印加するオンオフ信号により行う。
【００５７】
図４（Ａ）に図示するように、ソースドライバＩＣ（回路）１４は、プログラム電流（リセット電流Ｉａ）を印加する前に、リセット動作を行う。リセット動作では、図１、図４（Ａ）〜（Ｃ）に図示するスイッチＳＷ４、ＳＷ５はオープン（オフ）状態に設定される。スイッチＳＷ２、ＳＷ３はクローズ（オン）にされて、コンデンサ５２にグランド電位または所定の固定電圧が印加される。なお、スイッチＳＷ１はクローズさせた状態でソース信号線１８にプログラム電流を印加してもよい。
【００５８】
以上の動作がリセット動作である。リセット動作では、コンデンサ５２の一端子ｃに固定（既知）の電圧を印加する。既知の電圧とはグランド電圧も含まれる。コンデンサ５２の容量は、０．０５ｐＦ以上２ｐＦ以下とすることが好ましい。
【００５９】
次の電圧読み取り動作では、スイッチＳＷ１をクローズさせ、プログラム電流（リセット電流Ｉａ）Ｉａをソース信号線１８に印加する。このとき、スイッチＳＷ４、ＳＷ５はオープン状態とし、スイッチＳＷ２はクローズ状態にする（図４（Ａ）を参照のこと）。
【００６０】
図１７（Ａ）〜（Ｂ）に示す画素１６の駆動用トランジスタ１１ａは、プログラム電流Ｉａを流し、また、プログラム電流Ｉａを流すようにゲート端子電位を変化させる。ゲート端子電位は、トランジスタ１１ｂ、１１ｃがクローズ状態であるため、ソース信号線１８に出力される（読み出される）。ソースドライバＩＣ（回路）１４内のスイッチＳＷ２がクローズされている。結果的にプログラム電流（リセット電流）Ｉａを流す駆動用トランジスタ１１ａのゲート端子電位は、ソースドライバＩＣ（回路）１４のａ部に印加される（読み出される）ことになる（図１参照）。
【００６１】
プログラム電流（リセット電流）Ｉａの大きさは、最大階調電流の１／８以上１倍以下の範囲となるように設定することが好ましい。なお、書き込み時間を短縮するため、最大階調電流の1倍以上１０倍以下に設定しても構わない。最大階調電流とは、最大階調でのＥＬ素子１５に流れる電流の大きさ、または画素１６にプログラムされるプログラム電流の大きさである。たとえば、２５６階調では、最大階調電流は、２５５階調目でＥＬ素子１５にプログラムされる電流である（０階調から階調番号は開始されるとしている）。
【００６２】
プログラム電流（リセット電流Ｉａ）が小さいと、ソース信号線１８の寄生容量を充放電する時間に長時間を必要とする。そのため、駆動用トランジスタ１１ａのゲート電位の変化が１水平走査期間（１Ｈ期間）の最初の短時間では収束しない。また、プログラム電流（リセット電流Ｉａ）が大きいと、比較的駆動用トランジスタ１１ａの特性ばらつきの影響が画像表示として出現しやすい低階調領域での特性補償が低くなる。
【００６３】
以上の動作により、コンデンサ５２のａ部には、駆動用トランジスタ１１ａのゲート端子電位が読み出される。または、コンデンサ５２のａ部に保持される。図１の実施の形態では、コンデンサ５２のａ部に駆動用トランジスタ１１ａのゲート端子電位を読み出し、保持するとした。本発明はこれに限定するものではない。たとえば、ａ部の電位をＡＤ（アナログ−デジタル）変換し、デジタルデータとして取得してもよい。取得したデジタルデータは、ソースドライバＩＣ（回路）１４内または外部に形成または構成されたメモリ回路に保持する。もちろん、アナログデータの状態で一定の期間、ソースドライバＩＣ（回路）１４外あるいは内の記憶手段などに保持させてもよい。
【００６４】
次の動作は、読み取った電圧を基準（中心位置あるいは原点位置）にして階調電圧を印加する動作である（図４（Ｂ）を参照のこと）。この動作では、スイッチＳＷ１、ＳＷ２、ＳＷ３がオープン状態となり、スイッチＳＷ４、ＳＷ５がクローズ状態に制御される。コンデンサ５２のａ部には、選択した画素１６の駆動用トランジスタ１１ａのゲート端子電圧（リセット電圧Ｖａ）が保持されている（図４（Ａ）参照）。リセット電流Ｉａを流した時に保持される電圧をリセット電圧Ｖａと呼ぶ。
【００６５】
ゲート端子電圧は、駆動用トランジスタ１１ａが、プログラム電流（リセット電流Ｉａ）をＥＬ素子１５に流すのに必要な電圧である。ｃ部にグランド（ＧＮＤ）電圧が印加されているとすると、コンデンサ５２の両電極間には、駆動用トランジスタ１１ａのゲート端子電圧が保持されていることになる。
【００６６】
オペアンプ５３の増幅率（ゲイン）が１とすると、ａ部の電圧がスイッチＳＷ５を介してソース信号線１８に印加されることになる。画素１６のトランジスタ１１ｂ、１１ｃは選択された１水平走査期間（１Ｈ期間）、クローズしている。この状態では、読み出された駆動用トランジスタ１１ａのゲート端子電圧が、再び画素１６の駆動用トランジスタ１１ａのゲート端子に印加されることになる。
【００６７】
したがって、駆動用トランジスタ１１ａはリセット電流Ｉａに該当する電流をＥＬ素子１５に流す。以上の状態は駆動用トランジスタ１１ａの特性バラツキを補償し、精度よくＥＬ素子１５にリセット電流Ｉａ（プログラムされた電流）を流していることになる。
【００６８】
なお、リセット電圧Ｖａは、駆動用トランジスタ１１ａの特性により各画素で異なっていることは言うまでもない。しかし、ＥＬ素子１５に流す電流は精度よくプログラム電流（リセット電流Ｉａ）が印加される。
【００６９】
電圧階調回路２０は、各階調に対応する階調電圧Ｖｘを出力する。階調電圧Ｖｘとは、映像信号の階調番号に対応する電圧である。映像信号と考えてもよい。階調電圧Ｖｘをそのままあるいは一定処理（比例処理、シフト処理、加減算処理など）を行い、駆動用トランジスタ１１ａにプログラム電圧として印加することにより画像表示を行うことができる。
【００７０】
階調電圧Ｖｘは、スイッチＳＷ４と介して、コンデンサ５２のｃ部に印加される。コンデンサ５２のａ部の電位Ｖａは、電圧階調回路２０が出力する階調電圧Ｖｘ分がシフトされる。したがって、ａ部の電位は、理想的にはＶａ＋Ｖｘとなる。
【００７１】
Ｖａ＋階調電圧Ｖｘは、ゲイン１であるオペアンプ５３で低インピーダンスにされて出力される。Ｖａ＋階調電圧Ｖｘは、スイッチＳＷ５、出力端子２１を介してソース信号線１８に印加され、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。したがって、駆動用トランジスタ１１ａは、Ｖａ＋Ｖｘに対応する電流をＥＬ素子１５に印加する。
【００７２】
図１では、オペアンプ５３は、ゲイン１としたがこれに限定するものではなく、１以外でもよい。たとえば、２倍であれば、オペアンプ５３はａ部に印加された電圧を２倍してソース信号線１８に印加される。また、印加されたａ部の電圧の極性の反転動作を行ってもよい。また、階調電圧Ｖｘとは、各階調に対する任意の電圧である。階調電圧Ｖｘは、リセット電圧Ｖａを中心として発生あるいは設定する。階調電圧Ｖｘは、プラス方向に設定してもよいし、マイナス方向に設定してもよい。また、構成により、±方向に設定してもよい。
【００７３】
図１では、オペアンプ５３を使用するとしたがこれに限定するものでない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。たとえば、図９はトランジスタによるエミッタフォロワ回路９１を用いた構成例である。トランジスタＱと抵抗Ｒでエミッタフォロワ回路９１が構成されている。
【００７４】
ａ部からトランジスタＱのゲートをみたインピーダンスは高く、ｂ部の出力インピーダンスは低くなっている。したがって、コンデンサ５２の電位を安定して保持することができ、スイッチＳＷ５を介して印加する電圧によりソース信号線１８を良好に充放電することができるため、画素１６の駆動用トランジスタ１１ａに良好に階調電圧を印加できる。
【００７５】
図１において、定電流出力回路１０は、各ソース信号線１８に対応してソースドライバＩＣ（回路）１４内に配置または形成するとしたが、本発明はこれに限定するものではない。たとえば、図３８に図示するように、１つの電流発生回路４１３が発生する定電流（リセット電流Ｉａ）を、スイッチ回路（選択切換回路）で、複数の電流保持回路５０１（図４９、図５０およびその説明を参照のこと）に印加する構成が例示される。電流保持回路５０１は各ソース信号線１８に接続あるいは配置されている。
【００７６】
電流保持回路５０１は、画素１６にリセット電流Ｉａを印加する。電流保持回路５０１は、リセット電流Ｉａを画素１６に印加するとともに、画素１６の駆動用トランジスタ１１ａのリセット電圧Ｖａを取得する機能も有する。各ソース信号線１８に印加されているリセット電圧Ｖａ、または各電流保持回路５０１が取得あるいは保持したリセット電圧Ｖａは、スイッチ回路３８１の制御により読み出だされる。読み出したリセット電圧Ｖａから、目標階調電圧Ｖｃを求め、各画素１６に印加される。
【００７７】
なお、定電流出力回路１０または電流発生回路４１３が出力するリセット電流Ｉａの大きさは、電流保持回路５０１などで増幅させてもよい。増幅などはオペアンプ、差動増幅回路などで容易に実現できる。増幅とは１以上の場合を意味するが、本明細書では１以下の場合も含まれる。
【００７８】
電流保持回路５０１はアレイ基板３８２に低温ポリシリコンなどのポリシリコン技術を用いて形成される。電流発生回路４１３もアレイ基板３８２に形成してもよいが、電流精度を要望される場合は、半導体チップで形成されたソースドライバ回路１４内に形成することが好ましい。
【００７９】
前記定電流出力回路１０または電流発生回路４１３の出力電流（リセット電流Ｉａ）はスイッチ回路３８１で切り替え、各ソース信号線１８または各出力端子２１に形成または構成された電流保持回路５０１に印加してもよい。図５０などに図示するように、電流保持回路５０１は、カレントミラー回路あるいはカレントコピア回路で構成されている。
【００８０】
定電流出力回路１０または電流発生回路４１３が出力するリセット電流Ｉａは、一定値のリセット電流Ｉａに限定するものではない。６４階調あるいは２５６階調など、複数種類の階調数、異なる大きさの電流を出力できるものであってもよい。また、リセット電流Ｉａは、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）ごとにその値を変化できるように構成してもよい。また、ドットクロックに同期して１画素ごとにその値を変化できるように構成してもよい。また、リセット電流Ｉａは、図５２のようなパネル温度検出回路を用いて、パネル温度に相関して変化させてもよい。
【００８１】
階調電圧Ｖｘは階調番号に置き換えてもよい。たとえば、リセット電圧Ｖａが２５６階調の１２８階調目とし、Ｖｘ＝Ｖｃ−Ｖａが６４階調分の電圧に該当するとする。電圧階調回路２０がＶｘを出力することにより、Ｖｃは１２８＋６４＝１９２階調となる。Ｖｘが−方向に作用するとし、Ｖａ−Ｖｘが６４階調分の電圧に該当するとすれば、電圧階調回路２０がＶｘを出力することにより、Ｖｂは１２８−６４＝６４階調となる。図７では、Ｖｂに対応する電流はＩｂである。もちろん、階調電圧Ｖｘは電圧であればいずれの単位、大きさのものであってもよいことはいうまでもない。
【００８２】
以上の階調電圧ＶｘによるＥＬ素子１５に流す電流は、図７で示される。図７の実線は、画素１６の駆動用トランジスタ１１ａのＶ−Ｉ特性を示している。図７では、リセット電圧Ｖａでは、電流ＩａがＥＬ素子１５に流れるとしている。つまり、理想的にはリセット電圧Ｖａを駆動用トランジスタ１１ａのゲート端子に印加すれば、リセット電流ＩａがＥＬ素子１５に流れる。現実には、駆動用トランジスタ１１ａのゲート端子とゲート信号線１７ａ間に発生する突き抜け電圧などの影響によりリセット電流Ｉａと差異がある電流がＥＬ素子１５に流れる。この場合も本発明を適用できることは言うまでもない。本明細書では理想状態を例示して説明を行う。また、リセット電圧Ｖａは各駆動用トランジスタの特性により異なる。
【００８３】
階調電圧Ｖｘは、各階調に対応する電圧である。階調電圧は、リセット電圧Ｖａを中心に＋側（＋Ｖｘ）と−側（−Ｖｘ）で変化させる。たとえば、＋側に変化させた時、ＥＬ素子１５に印加される電流はＩｃであり、−側に変化させた時、ＥＬ素子１５に流れる電流はＩｂである。つまり、電圧階調回路２０は、リセット電圧Ｖａを基準として＋側または−側の電圧を加減算などし、ａ部に保持させる。もちろん、リセット電圧Ｖａを基準として、階調電圧Ｖｘをプラス方向（加算）のみに設定してもよい。また、リセット電圧Ｖａを基準として、階調電圧Ｖｘをマイナス方向（減算）のみに設定してもよい。加算／減算は、アナログ電圧の加算／減算に限定するものではなく、デジタルデータを加算／減算することによって実現してもよい。
【００８４】
電圧階調回路２０は、半導体ＩＣチップで形成することに限定されない。アレイ基板３８２にポリシリコン技術を用いて形成してもよい。その場合は、点順次回路、線順次回路で構成する。また、図３５に図示するようにサンプルホールド回路などを用いて構成してもよい。
【００８５】
電圧階調回路２０が出力する電圧は０であってもよいことは言うまでもない。この場合は、定電流出力回路１０の出力電流は０とする（定電流出力回路１０は不要である）。したがって、本発明は、定電流出力回路１０を省略することができる。
【００８６】
また、各画素の駆動用トランジスタのリセット電圧Ｖａをあらかじめ測定しておき、測定したリセット電圧Ｖａを用いて、各画素に印加する階調電圧Ｖｘを補正してもよい。
【００８７】
この場合は、リセット電圧Ｖａを測定するときに、定電流出力回路１０などが出力するリセット電流Ｉａが必要であるだけで、画像表示状態では定電流出力回路１０は不要である。したがって、リセット電流Ｉａは別途ソースドライバＩＣ１４の外部に配置した回路から供給すればよい。
【００８８】
また、リセット電圧Ｖａは間接的に光学的に測定することができる。ＥＬ表示装置を電圧駆動すれば各駆動用トランジスタの特性バラツキはムラとして光学的に表示されるからである。光学的に表示されたムラを測定すれば容易に各画素の駆動用トランジスタのリセット電圧Ｖａあるいはそれに類する電圧を求めることができる。また、目標階調電圧Ｖｃ、階調電圧Ｖｘを補正することができる。
【００８９】
該当する選択画素１６のゲート信号線１７ａにオン電圧を印加する。ゲート信号線１７ａにオン電圧を印加することにより、駆動用トランジスタ１１ａは、ＥＬ素子１５に流す電流が０となるように、ゲート端子電位を変動させる。このＥＬ素子１５に流す電流が０となる電圧Ｖａが、オペアンプ５３のａ部に保持される。電圧階調回路２０が＋側の電圧を出力し、＋側の電圧とａ部に保持された電圧が加算されてオペアンプ５３のｂ部に出力される（図１１を参照のこと）。
【００９０】
図１１に示すように、定電流出力回路１０からソース信号線１８に流す電流を０とし、駆動用トランジスタ１１ａがＥＬ素子１５に流す電流が０となるように動作した後のソース信号線１８の電位Ｖ０を測定する。Ｖ０はリセット動作した後の電圧である。リセット電圧Ｖａ＝Ｖ０を駆動用トランジスタ１１ａのゲート端子に印加してもＥＬ素子１５には電流は流れない。リセット電圧Ｖ０を基準として階調電圧Ｖｘを印加すれば、ＥＬ素子１５に電流Ｉｅが流れる。
【００９１】
図４（Ｃ）、図１７（Ｂ）に示す第２の動作は、ＥＬ素子１５に電流を印加する第２の動作である。第２の動作は、図２にあっては、駆動用トランジスタ１１ａのゲート端子に印加された電圧に基づき、駆動用トランジスタ１１ａがＥＬ素子１５に電流Ｉｅを印加する。各画素１６のＥＬ素子１５は印加された電流Ｉｅにより発光動作する。
【００９２】
以上の動作は、ゲートドライバ回路１２ａが順次、画素行を選択することにより実施される。つまり、１水平走査期間に画素行を選択する。まず、１水平走査期間の最初に、選択した画素行にリセット電流Ｉａを印加する。リセット電流Ｉａを印加した状態で、前記駆動用トランジスタ１１ａがリセット電流Ｉａを流すために必要なリセット電圧Ｖａを読み取る。あるいはそのリセット電圧Ｖａをａ部に保持させる。
【００９３】
次にリセット電圧Ｖａに階調電圧Ｖｘを加減算する。加減算された電圧は、駆動用トランジスタ１１ａのゲート端子に印加する。以上で１水平走査期間が完了する。選択された画素行は、次の１水平走査期間以降の所定の期間の間、駆動用トランジスタからＥＬ素子１５に電流が供給され、ＥＬ素子１５が発光する。
【００９４】
次の１水平走査期間では、次の隣接した画素行が選択される。１水平走査期間に画素行を選択し、水平走査期間の最初に選択した画素行にリセット電流Ｉａを印加して、前記駆動用トランジスタ１１ａがリセット電流Ｉａを流すために必要なＶａを読み取る。
【００９５】
次にリセット電圧Ｖａに階調電圧を加減算して、駆動用トランジスタ１１ａのゲート端子に印加する。以上で１水平走査期間が完了する。
【００９６】
各画素１６に印加するリセット電流Ｉａの大きさを、各画素１６のＥＬ素子１５に流す電流Ｉｅの大きさ、書き換える電流差、点灯周期などに対応して、可変あるいは変化もしくは調整してもよい。また、表示領域１８４全体で使用する最大電流に対するそれぞれの画像表示で使用する電流の割合（点灯率）に対応して可変あるいは変化もしくは調整してもよい。
【００９７】
特に最大値が１００％として、点灯率が２５％以下の場合に、リセット電流Ｉａを増加させることが好ましい。つまり、点灯率に対応してリセット電流Ｉａの大きさを変化（制御）する。
【００９８】
各画素１６のＥＬ素子１５に流す電流の大きさ、書き換える電流差、点灯周期などに対応して、オペアンプ５３のアンプ倍率を変化させてもよい。また、リセット電流Ｉａを印加している期間を可変してもよい。
【００９９】
また、各画素１６のＥＬ素子１５に流す電流の大きさ、書き換える電流差、点灯周期などに対応して、電圧階調回路２０が出力する階調電圧Ｖｘの増幅率を変化してもよい。また、リセット電圧Ｖａ、リセット電圧Ｖ０に対して一定量の電圧を用いて補正して、補正したＶａ、Ｖ０を基準電圧として使用してもよい。また、スイッチＳＷ２などは省略してもよい。
【０１００】
本発明ではリセット電圧Ｖａを求めるあるいは取得するとしているが、これに限定するものではない。リセット電圧Ｖａに類するものであればよい。たとえば、リセット電圧Ｖａと比例関係にある電圧、一定のレベルシフトした電圧が例示される。また、増幅した電圧が例示される。また、光学的に求めた電圧あるいはデジタルデータが例示される。
【０１０１】
リセット電圧Ｖａはすべての画素に対して求めるあるいは取得する必要はない。一定間隔ごとに間引き行い、選択された画素から抽出したリセット電圧Ｖａであってもよい。近傍の画素のリセット電圧Ｖａは比較的一致しているからである。抽出したリセット電圧Ｖａを近傍の画素のリセット電圧Ｖａとして、直接使用するかあるいは演算などの加工を行って使用する。
【０１０２】
つまり、画素間引きを行って、選択された画素のリセット電圧Ｖａを取得し、このリセット電圧Ｖａを用いて、選択されなかった画素のリセット電圧Ｖａを求める。あるいはリセット電圧を類推する。
【０１０３】
図１は、図５のように構成してもよい。図５はスイッチＳＷ３にＤＡ（デジタル−アナログ）変換回路５１を接続した構成である。ＤＡ変換回路５１は８ビットのデジタルデータＤＡＴＡに基づきスイッチＳＷ３を介してｃ部に電圧を印加する。ｃ部には、グランド（ＧＮＤ）電位に限定せず、多種多様な電圧を印加することができる。
【０１０４】
たとえば、駆動用トランジスタ１１ａのゲート端子から読み取ったリセット電圧Ｖａをコンデンサ５２の一方の電極ｃ部に印加することができる。したがって、コンデンサ５２の初期化を容易に実施することができる。
【０１０５】
図５の構成によりａ部に印加される電圧を一定の電圧シフトを行うことができる。ゲート信号線１７ａがオン電圧印加状態からオフ電圧印加状態に変化した時に突き抜け電圧が発生する。突き抜け電圧により駆動用トランジスタ１１ａのゲート端子の電位がシフトする。図５の構成では、容易に電位シフトを補正することができる。他の構成は、図１と同様または類似であるので説明を省略する。
【０１０６】
図１では、ソース信号線１８の電位をコンデンサ５２などにより、アナログ的に保持させるとしたが、本発明はこれに限定するものではない。たとえば、図６のように構成してもよい。
【０１０７】
図６において、ソース信号線１８の電位は、アナログ−デジタル（ＡＤ）変換回路６２でアナログ−デジタル変換される。ＡＤ変換されたデジタルデータは、加算回路６１により電圧階調回路２０の出力電圧と加算される。加算された電圧は、図１と同様にオペアンプ５３の入力ａ部に印加され、インピーダンス変換されてｂ部より出力される。他の動作、構成は図１と同様あるいは類似であるので説明を省略する。
【０１０８】
加算回路６１は、図１のコンデンサ５２と電圧階調回路と同様あるいは類似の機能を発揮する。ＡＤ変換回路６２は電位を測定し、保持する機能を有するため、図１のコンデンサ５２の機能を有する。加算回路６１は、電圧階調回路２０の出力データにＡＤ変換回路６２の出力データを加算（減算でもよい。また、加算および減算してもよい）して、ａ部に出力する。
【０１０９】
したがって、コンデンサ５２のａ部のリセット電圧Ｖａと電圧階調回路の出力電圧Ｖｘを加えてａ部の電位をシフトするのと同様の動作となる。加算回路６１は減算回路でもよい。加算はアナログ加算、デジタル加算のいずれでもよい。また、加算の概念は、レベルシフトなどの概念も含む。
【０１１０】
ＡＤ変換回路６２は測定あるいは保持した電圧をデジタルデータとして加算回路６１に印加するとしたがこれに限定するものではない。たとえば、ＡＤ変換回路６２のデジタルデータをソースドライバＩＣ（回路）１４の外部あるいは内部に構成あるいは形成したメモリ回路（図示せず）に保持させてもよい。このデジタルデータを随時読み出し、加算回路６１に印加あるいは出力する。
【０１１１】
ソース信号線１８の電位は、ソースドライバＩＣ（回路）１４が出力する電圧または電流により変動する。基本的には、ソース信号線１８の電位は、１水平走査期間ごとに書き換えられる。本発明によれば１水平走査期間（１Ｈ）の最初にリセット電流Ｉａを印加して、駆動用トランジスタ１１ａを動作させ、動作が完了し定常状態となった駆動用トランジスタ１１ａのゲート電位を測定する。測定した電圧を基準として階調電圧を駆動用トランジスタ１１ａに印加することにより、駆動用トランジスタ１１ａの特性バラツキを補償する。
【０１１２】
リセット電流Ｉａは１水平走査期間（１Ｈ期間）内において、定常的に所定の一リセット電流Ｉａとすることに限定するものではない。たとえば、リセット電流Ｉａを、リセット電流Ｉａの印加開始時に大きな電流とし、一定期間後、所定のリセット電流Ｉａに設定してもよい。このように動作させることにより、ソース信号線１８などの寄生容量を短時間で充放電することができる。つまり、リセット電流Ｉａは１Ｈ期間において、多段階に変化させてもよい。また、ソース信号線１８の電位に基づいて、多段階に切り替えるリセット電流Ｉａの大きさを変化あるいは変更してもよい。
【０１１３】
駆動用トランジスタ１１ａのゲート端子の電位を変動させ、駆動用トランジスタ１１ａの特定バラツキを補償するためには、まず、リセット電流Ｉａにより（もちろん、駆動用トランジスタ１１ａの動作も加わる）ソース信号線１８の寄生容量を充放電させる必要がある。充放電時間は、１水平走査期間前のソース信号線１８の電位により左右される。そのため、ソース信号線１８の電位状態によっては、所定時間内で充放電する時間が足りない場合がある。
【０１１４】
本発明によれば、この課題を解決するため、１水平走査期間（１Ｈ）の最初の期間に、プリチャージ電圧Ｖｐをソース信号線１８に印加する。プリチャージ電圧Ｖｐは、後に説明するが、ソースドライバＩＣ（回路）１４内に形成され、所定の電圧をソース信号線１８に印加できるように構成する。なお、プリチャージ電圧Ｖｐは画素１６に直接印加するように構成してもよい。たとえば、画素に予め形成されたカソード電圧Ｖｓｓと駆動用トランジスタ１１ａのゲート端子とを短絡するスイッチング用トランジスタを画素に形成し、このトランジスタをオンさせることにより、カソード電圧をプリチャージ電圧Ｖｐとして画素に印加する方式でもよい。
【０１１５】
図１２では、各水平走査期間のＡ期間にプリチャージ電圧Ｖｐを印加している。プリチャージ電圧Ｖｐの印加により各ソース信号線は瞬時に充放電され電位Ｖｐとなる。なお、本実施の形態において、画素１６の構成は、図２を例示して説明する。画素１６の駆動用トランジスタ１１ａはＰチャンネルトランジスタとして説明をする。なお、駆動用トランジスタ１１ａがＮチャンネルトランジスタであっても、当業者であれば、以降の説明を多少変更するだけで画素１６を実施できる。本発明は、駆動用トランジスタ１１ａのチャンネル極性に限定されない。
【０１１６】
Ｐチャンネルトランジスタの場合は、駆動用トランジスタ１１ａのゲート端子電位は、Ｖｄｄ電圧（アノード電圧）に近い方が、駆動用トランジスタ１１ａの電流Ｉｅは小さくなる（黒表示もしくは低輝度表示）。駆動用トランジスタ１１ａのゲート端子電位は、ＧＮＤ電圧（グランド電圧もしくはカソード電圧）に近い方が、駆動用トランジスタ１１ａの電流Ｉｅは大きくなる（白表示もしくは高輝度表示）。
【０１１７】
プリチャージ電圧Ｖｐは、最大階調（白表示もしくは高輝度表示）に相当する電圧付近に設定する。プリチャージ電圧Ｖｐは、所定の固定電圧であってもよいが、リセット電圧Ｖａまたはリセット電圧Ｖ０に対応して可変あるいは調整できるように構成することが好ましい。
【０１１８】
図１２では、第１Ｈ〜第３Ｈ（１〜３番目の水平走査期間）は、それぞれ１水平走査期間（１Ｈ）である。また、第１〜３Ｈ（１〜３番目の水平走査期間）は画素行が選択される順番である。画素行は、第ｎ画素行あるとすると、１フィールド（フレーム）期間は、ｎ水平走査期間（画素行）とブランキング期間で構成される。それぞれの水平走査期間の最初のＡ期間にプリチャージ電圧Ｖｐが印加される。
【０１１９】
したがって、１Ｈ前のソース信号線１８の電位がどんな電位であっても、瞬時にプリチャージ電圧Ｖｐとなる。１ＨのＡ期間後のＢ期間に、定電流出力回路１０からリセット電流Ｉａが出力される。なお、リセット電流ＩａはＡ期間も印加してもよい。リセット電流Ｉａは画素１６の駆動用トランジスタ１１ａからソース信号線１８を介して定電流出力回路１０に流れ込む。
【０１２０】
リセット電流Ｉａにより画素１６の駆動用トランジスタ１１ａのゲート端子はリセット電圧Ｖａとなる。リセット電圧Ｖａは、各画素１６の駆動用トランジスタ１１ａの特性バラツキにより異なっていることは言うまでもない。しかし、リセット電圧Ｖａは最小と最大との差は、０．５Ｖ程度である。リセット電圧ＶａとＶｐ電圧との電位差は、ほぼ一定である。１Ｈ前のソース信号線１８の電位がいずれであっても、プリチャージ電圧Ｖｐの印加により、リセット電流Ｉａの印加時は、プリチャージ電圧ＶｐからＶａへの変化となっている。したがって、収束時間は略一定である。
【０１２１】
Ｂ期間の次のＣ期間は、映像信号としての目標階調電圧Ｖｃが印加される。したがって、リセット電圧Ｖａを基準として目標階調電圧Ｖｃ＝Ｖａ＋Ｖｘとしてソース信号線１８に印加される。図１２では、第１Ｈ期間では目標階調電圧がＶ１であり、第２Ｈ期間では目標階調電圧がＶ２であり、第３Ｈ期間では目標階調電圧がＶ３の例である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。以上のように、プリチャージ電圧Ｖｐの印加により、リセット電流Ｉａを画素１６の駆動用トランジスタ１１ａに印加しやすくし、収束時間を短縮することができる。プリチャージ電圧Ｖｐはアレイ基板の回路で発生してもよいし、ソースドライバＩＣ１４内に形成された回路から発生してもよい。
【０１２２】
図１２は、プリチャージ電圧Ｖｐを一定とした実施例であったが、本発明はこれに限定するものではない。たとえば、図１３に図示するようにプリチャージ電圧Ｖｐを変化させてもよい。
【０１２３】
図１３では、第１Ｈはプリチャージ電圧Ｖｐ１であり、第２Ｈはプリチャージ電圧Ｖｐ２であり、第３Ｈはプリチャージ電圧Ｖｐ３の例である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。プリチャージ電圧Ｖｐは階調電圧あるいは目標階調電圧Ｖｃに相関させて変化させることが好ましい。たとえば、目標階調電圧Ｖｃ＝Ｖａ＋Ｖｘと、プリチャージ電圧Ｖｐとの電位差が所定電圧範囲になるように、プリチャージ電圧Ｖｐを設定することが例示される。
【０１２４】
図１２は、プリチャージ電圧Ｖｐを一定とした実施例であったが、本発明はこれに限定するものではない。たとえば、図１４に図示するようにリセット電圧Ｖａを変化させてもよい。図１４では、第１Ｈ期間ではリセット電圧はＶａ１である。第２Ｈ期間ではリセット電圧はＶａ２であり、第３Ｈはリセット電圧はＶａ３である。以降第ｎＨまで画素行の選択位置がシフトされ上記と同様の動作が実施される。図１４の実施例では、リセット電圧Ｖａは各画素１６の駆動用トランジスタ１１ａのリセット電圧Ｖａを補正したものである。
【０１２５】
リセット電流Ｉａを階調的にあるいは多段階に変化させるには、電流データをソースドライバＩＣ（回路）１４に送信する必要がある。また、階調電圧Ｖｘを画素ごとに変化させるには、電圧データをソースドライバＩＣ（回路）１４に送信する必要がある。図１５はその実施例である。８ビットのリセット電流データＩＤ（７：０）と８ビットの階調電圧データＶＤ（７：０）を組として、また交互に伝送している。リセット電流データＩＤ（７：０）は定電流出力回路１０が出力するリセット電流Ｉａを発生させるデータである。電圧データＶＤ（７：０）は、電圧階調回路２０が出力する階調電圧Ｖｘを発生させるものである。
【０１２６】
以上の実施例では、プリチャージ電圧Ｖｐの印加により、ソース信号線１８の電位を初期化する。初期化の後、ソース信号線１８にリセット電流Ｉａを印加する。プリチャージ電圧Ｖｐは画素１６に直接に印加してもよい。
【０１２７】
なお、本実施の形態ではトランジスタにリセット電流Ｉａを印加し、駆動用トランジスタ１１ａのゲート端子電圧を直接あるいは間接的に測定もしくは保持するとして説明する。しかし、本発明は、これに限定するものではない。リセット電流Ｉａの意味には、電流値が０（リセット電流Ｉａを流さない）の場合をも含む。また、リセット電流Ｉａの印加による電圧の測定は、電圧の大きさの測定に限定するものではなく、前後の電圧の変化量、電圧の変化速度、電圧の差分値の測定であってもよい。
【０１２８】
電圧の測定とは、測定した電圧をアナログ−デジタル変換（ＡＤ変換）して、ドライバ回路外部あるいは内部に保持する動作あるいは構成も含む。また、電圧をデジタルデータとしてメモリに保持する動作を含む。また、測定だけでなく、コンデンサなどの保持媒体に一時的に保持あるいはラッチもしくは記憶する動作あるいは構成も含む。
【０１２９】
図１などの実施例では、ゲートドライバ回路１２ａは、１画素行を順次選択し、各画素行の画素にリセット電流Ｉａを印加するとしたが、本発明はこれに限定するものではない。たとえば、図１６（Ａ）〜（Ｂ）に図示するように複数の画素行を選択してリセット電流Ｉａを印加してもよい。また、複数画素を同時に、あるいは共通にリセット電圧Ｖａまたはリセット電圧Ｖ０（図１１参照）を測定等してもよい。リセット電圧Ｖａ、リセット電圧Ｖ０は隣接した画素行では近似しているからである。
【０１３０】
図１６（Ａ）の実施例は、隣接した２画素行を同時に選択し、２画素行でリセット電流Ｉａを定電流出力回路１０から印加した構成である。２つの画素１６を同時に選択する場合は、リセット電流Ｉａは１画素の場合の２倍にする。３つの画素１６を同時に選択する場合は、リセット電流Ｉａは１画素の場合の３倍にする。リセット電流Ｉａを整数倍にする必要はなく、実数倍であればいずれの大きさでもよい。また、複数画素１６を選択する場合においても、１画素１６を選択するリセット電流Ｉａと同一の大きさであってもよい。
【０１３１】
選択した２画素行の各画素行の駆動用トランジスタ１１ａがそれぞれ出力する電流には、駆動用トランジスタ１１ａの特性が異なるため差異がある。しかし、隣接した画素行ではその差異はわずかである。画素行の選択は、第１及び第２画素行、第３及び第４画素行、第５及び第６画素行・・・・・と２画素行ずつ順次選択してもよいし、第１及び第２画素行、第２及び第３画素行、第３及び第４画素行・・・・・と１画素行ずつずらせて順次選択してもよい。
【０１３２】
図１６（Ｂ）は、隣接した画素行でなく、１画素行離れた位置の画素行を選択した実施例である。たとえば第１及び第３画素行を選択し、次に第２及び第４画素行を選択し、次に第３及び第５画素行を選択していく。
【０１３３】
図１６（Ａ）〜（Ｂ）においても、他の構成、動作は、図１などで説明した実施例と同様であるので説明を省略する。以上のように、複数画素行を同時に選択し、リセット電圧Ｖａなどを測定することは、定電流出力回路１０の動作時間を短縮できる。また、定電流出力回路１０などの構成を簡略化できる。
【０１３４】
図１６（Ａ）〜（Ｂ）の実施例は、２画素行を同時に選択する駆動方式であった。本発明は２画素行に限定するものではない。３画素以上を同時に選択してもよい。また、画素行の選択は、画素行を順次走査して選択することに限定するものではなく、ランダムに画素行を選択してもよい。また、奇数フィールド（フレーム）目は画面の上から下方向に順次選択し、偶数フィールド（フレーム）目は画面の下から上に順次選択してもよい。
【０１３５】
１Ｈ期間に複数の画素行を順次選択し、それぞれの画素行にリセット電流Ｉａを印加し、リセット電圧Ｖａを測定してもよい。たとえば、１Ｈの前半の１／２Ｈ期間に、第１行目の画素行を選択してリセット電流Ｉａを印加し、後半の１／２Ｈ期間に次の第２行目の画素行を選択する駆動方法が例示される。
【０１３６】
リセット電圧Ｖａ（図７を参照のこと）、リセット電圧Ｖ０（図１１を参照のこと）の測定は、順次画素行を選択し、行うこととしたが、これに限定するものではない。たとえば、映像信号のブランキング時間に表示領域内の画素行を順次選択して走査し、リセット電圧Ｖａ、Ｖ０を測定などして、メモリに記憶させておいてもよい。また、複数の画素行を同時にまたは順次に選択し、リセット電圧Ｖａ、Ｖ０を測定し一定期間保持し、この保持したリセット電圧Ｖａ、Ｖ０を順次読み出して、階調電圧Ｖｘと加減算して目標階調電圧を求めあるいは発生させ、各ソース信号線１８に順次印加してもよい。
【０１３７】
図８も図１と同様に、ゲートドライバ回路１２が順次、画素列を選択することにより実施される。つまり、１水平走査期間に画素行を選択する。まず、最初に、スイッチＳＷ３をクローズし、スイッチＳＷ４、ＳＷ２、ＳＷ５をオープンする。スイッチＳＷ３のクローズにより、コンデンサ５２の一方の端子ｃ部にグランド（ＧＮＤ）電圧が印加され、グランド電圧に維持される。また、図５で説明したように任意の所定電圧を印加できるように構成してもよい。
【０１３８】
コンデンサ５２のｃ部にグランド電圧を印加しリセットを行った後、次に、図１０（Ａ）に図示するように、スイッチＳＷ２、ＳＷ３をクローズし、また、スイッチＳＷ４、ＳＷ５をオープンする。コンデンサ５２のａ部には、駆動用トランジスタ１１ａがＥＬ素子１５に電流を流さない電圧（＝駆動用トランジスタ１１ａのゲート端子電圧）が保持される。この期間も該当画素行が選択されている。該当画素行の各画素１６の駆動用トランジスタ１１ａのゲート端子電位は、オフセット状態（トランジスタ１１ｄをクローズしてもＥＬ素子１５に電流が流れない状態）に維持される。
【０１３９】
図１０（Ａ）の動作により、前記駆動用トランジスタ１１ａがオフセットとなるのに必要なリセット電圧Ｖ０が読み取られる（保持される）。したがって、駆動用トランジスタ１１ａは図１１に示すように、そのままリセット電圧Ｖ０を駆動用トランジスタ１１ａのゲート端子に印加すれば、カットオフ状態（ＥＬ素子１５に流す電流が０となる状態）となる。
【０１４０】
次に、図１０（Ｂ）に図示するように、スイッチＳＷ４、ＳＷ５をクローズし、また、スイッチＳＷ２、ＳＷ３をオープンする。電圧階調回路２０は、階調電圧Ｖｘを出力する。目標階調電圧Ｖｃ＝Ｖ０＋Ｖｘとする。この期間も該当画素行が選択されている。
【０１４１】
電圧階調回路２０に出力された電圧Ｖｘは、コンデンサ５２のａ部の電位を電位シフトさせる。ａ部の電位シフトにより、リセット電圧Ｖ０と階調電圧Ｖｘが加算される。以上で１水平走査期間が完了する。選択された画素行は次の１水平走査期間でＥＬ素子１５に電流を印加し、ＥＬ素子１５が発光する。
【０１４２】
以上の本発明の実施の形態は、リセット電圧Ｖａ、Ｖ０の測定と、これらの電圧に階調電圧Ｖｘを加減算して画素１６の駆動用トランジスタ１１ａに印加すると言う点を中心に説明した。以下、本発明のＥＬ表示装置の画像表示を中心に説明を行う。
【０１４３】
本発明では、プログラム電流（リセット電流）Ｉａを流した状態で駆動用トランジスタ１１ａのゲート端子の電位（図２のｆで示す）を測定する（電位を取得する）。または、電位を図１のコンデンサ５２に保持させる。もしくは、電位に対応するデータをメモリなどの記憶手段に保持する。
【０１４４】
図２において、ゲート端子の電位ｆは、トランジスタ１１ｂ、１１ｃがオン状態のため、ソース信号線１８の電位（ｄで示す）と、同一電位となる。したがって、ソースドライバ回路１４の端子９３を介して、ソース信号線１８の電位を測定すれば、トランジスタ１１ａのゲート端子の電位ｆを測定したことになる。
【０１４５】
第２の動作はトランジスタ１１ｂとトランジスタ１１ｃが閉じ、トランジスタ１１ｄが開いた動作状態であり、そのときの等価回路は図１７（Ｂ）となる。トランジスタ１１ａのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ１１ａは常に飽和領域で動作するため、Ｉｅ＝Ｉａの電流は一定となる。なお、Ｉｅは駆動用トランジスタ１１ａがＥＬ素子１５に流す電流であり、Ｉｅ＝Ｉａは、画素１６に突き抜け電圧などの影響がなく、理想状態の場合である。本明細書の説明では、上記の理想状態の下での実施を説明する。理想状態以外であっても本発明の技術的思想を実施していれば、本発明の技術的範疇であり、本発明の実施である。
【０１４６】
以上の動作を表示画面１８４で図示すると、図１８（Ａ）〜（Ｂ）に図示するようになる。図１８（Ａ）の１８１は、表示画面１８４における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。あるいは、リセット電圧Ｖａ、リセット電圧Ｖ０を測定している画素行（画素）である。また、目標階調電圧Ｖｃを書き込んでいる画素行（画素）である。画素（行）１８１は、非点灯（非表示画素（行））とする。非点灯にするには、ゲートドライバ回路１２ｂを制御し、画素１６のトランジスタ１１ｄをオープン状態にすればよい。
【０１４７】
非点灯（非表示）とは、ＥＬ素子１５に電流が流れていない状態をいう。もしくは、一定以内の小さな電流が流れている状態をいう（表示が暗い状態である）。つまり、暗い表示状態である。したがって、非点灯画素行とは、該当画素行のＥＬ素子１５に電流が流れていない状態あるいは比較的暗い表示状態を意味する。表示領域１８４の非表示（非点灯）の範囲を非表示領域１８２と呼ぶ。表示領域１８４の表示（点灯）の範囲を表示（点灯）領域１８３と呼ぶ。表示領域１８３の画素１６のスイッチング用トランジスタ１１ｄはクローズし、ＥＬ素子１５に電流が流れている。ただし、黒表示の画像表示ではＥＬ素子１５に電流が流れないのは当然である。スイッチング用トランジスタ１１ｄがオープンの領域は、非表示領域１８２となる。
【０１４８】
図２の画素構成の場合は、図１７（Ａ）に示すように、１Ｈの最初の期間（ＶａまたはＶ０測定期間）に、プログラム電流（リセット電流）Ｉａがソース信号線１８に流れる。このプログラム電流Ｉａが駆動用トランジスタ１１ａを流れ、プログラム電流Ｉａを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。または、駆動用トランジスタ１１ａのゲート端子にプログラム電流Ｉａを流す電流が流れるようにコンデンサ１９に電圧が保持される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
【０１４９】
ＥＬ素子１５に電流を流す期間は図１７（Ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
【０１５０】
図１７（Ａ）〜（Ｂ）、図１８（Ａ）〜（Ｂ）で説明した駆動方法のタイミングチャートを図１９（Ａ）〜（Ｃ）に図示する。図１９（Ａ）〜（Ｃ）において、選択された画素行では、ゲート信号線１７ａにオン電圧（Ｖｇｌ）が印加されている時（図１９（Ａ）を参照）には、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている（図１９（Ｂ）を参照）。この期間は、選択された画素行のＥＬ素子１５には電流が流れていない（非点灯状態）。なお、選択期間は１水平走査期間（１Ｈ）としている。
【０１５１】
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行の内で、点灯状態の画素行では、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加されている。この画素行のＥＬ素子１５には電流が流れ、ＥＬ素子１５が発光している。
【０１５２】
ゲート信号線１７ａにオン電圧が印加されていない（選択されていない）画素行の内で、非点灯状態の画素行では、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている。この画素行のＥＬ素子１５には電流が流れず、ＥＬ素子１５は非発光状態である。
【０１５３】
リセット電圧Ｖａを測定あるいは取得する際に、ソース信号線１８の充放電を高速に行う場合、また、画像表示に黒挿入（非表示領域挿入）を行い、動画視認性を向上させる場合は、リセット電流Ｉａの大きさをＮ倍にする。リセット電流Ｉａの大きさをＮ倍にすることによりＥＬ素子１５に流れる電流もＮ倍となる。階調電圧Ｖｘを従来と同様に１倍とする場合は、Ｎ倍のリセット電流Ｉａを書き込み効果によりソース信号線１８の充放電を高速にできるという効果が発揮される。この場合は、基準となるリセット電圧ＶａがすでにＮ倍のＥＬ電流となる電圧であるから、加減算する階調電圧Ｖｘもこの点を考慮して設定する必要がある。目標階調電圧Ｖｃも同様である。
【０１５４】
なお、リセット電圧Ｖａ、目標階調電圧Ｖｃ、階調電圧Ｖｘ、リセット電流Ｉａのうち、少なくとも１つは、Ｎ倍のＮに比例もしくは相関となる関係にすることが好ましい。また、本発明は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などの実施例と組み合わせて実施することが好ましい。
【０１５５】
以下、説明を容易にするため、リセット電圧Ｖａを測定する際のリセット電流ＩａもＮ倍とし、Ｖａ、Ｖ０に加算されるＶｘも駆動用トランジスタ１１ａがＥＬ素子１５にＮ倍の電流を流すように設定されるとする。また、１倍の電流の時にＥＬ表示装置が表示する画面１８４の輝度はＢとし、Ｎ倍の電流が流れる時は発光部の輝度は、Ｂ×Ｎの輝度で表示されるものとする。
【０１５６】
ＥＬ素子１５に流すリセット電流Ｉａは、画面１８４の平均（所定）輝度Ｂを得るのに必要な電流のＮ倍とする。したがって、ＥＬ素子１５は、平均（所定）輝度ＢのＮ倍の輝度（Ｎ・Ｂ）で点灯する。点灯期間は１Ｆ／Ｎとする。１Ｆとは１フィールド（フレーム）である。つまり、なお、説明を容易にするため、１フィールド（フレーム）にブランキング期間はないとして説明をする。実用上は、ブランキング期間があるため、正確にはＮ・Ｂとはならない。つまり、１Ｆの１／Ｎの期間、Ｎ倍の輝度（Ｎ・Ｂ）でＥＬ素子１５が発光する。したがって、１Ｆを平均した表示パネルの表示輝度は、（Ｎ・Ｂ）×（１／Ｎ）＝Ｂ（所定輝度）となる。
【０１５７】
Ｎは１より大きければ、いずれの実数値でもよい。ただし、Ｎがあまりにも大きいとＥＬ素子１５に流れる瞬時電流が大きいため、Ｎは１０以下にすることが好ましい。もちろん、Ｎ＝１とし、書き込み画素行１８１以外を表示（点灯）領域１８３としてもよいことは言うまでもない。この場合は、ＥＬ素子１５に流す電流Ｉａは、画面１８４の平均（所定）輝度Ｂを得るのに必要な電流とする。したがって、ＥＬ素子１５は、所定の輝度Ｂで点灯（発光）する。また、低輝度表示を実現するために、Ｎを１より小さくしてもよい。
【０１５８】
また、発光輝度Ｎ・ＢとなるようにＮ倍のリセット電流Ｉａを流す理由の１つは、ソース信号線１８の寄生容量の影響を小さくするためである。大きな電流を流すことにより、寄生容量の電荷を短期間で充放電することができるようになる。
【０１５９】
図２０を用いて、本発明のＥＬ表示パネルで使用する電圧について説明をする。ゲートドライバ回路１２は、バッファ回路２０２とシフトレジスタ回路２０１で構成される。バッファ回路２０２はオフ電圧（Ｖｇｈ）とオン電圧（Ｖｇｌ）を電圧として使用する。一方、シフトレジスタ回路２０１はシフトレジスタの電圧ＶＧＤＤとグラント（ＧＮＤ）電圧を使用し、また、入力信号（ＣＬＫ、ＵＤ、ＳＴ）の反転信号を発生させるためのＶＲＥＦ電圧を使用する。また、ソースドライバ回路（ＩＣ）１４は、電圧Ｖｓとグランド（ＧＮＤ）電圧を使用する。ゲートドライバ回路１２を動作させることにより、リセット電流Ｉａを印加する画素行を指定する。
【０１６０】
ゲートドライバ回路１２ａは、シフトレジスタ回路２０１ａとバッファ回路２０２を具備している。したがって、ゲートドライバ回路１２ａはゲート信号線１７ａをオンオフ制御する。なお、説明を容易にするため、画素構成は図１を例にあげて説明をする。
【０１６１】
図１８（Ａ）〜（Ｂ）では表示領域１８３を１つにした方式である。しかし、本発明はこれに限定するものではない。たとえば、図２２（Ａ）〜（Ｂ）に図示するように、表示領域１８３と非表示領域１８２とを複数に分散させてもよい。
【０１６２】
図２２（Ａ）〜（Ｂ）に図示するように、間欠する間隔（非表示領域１８２／表示領域１８３）は等間隔に限定されるものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、ＲＧＢで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、Ｒ、Ｇ、Ｂ表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。
【０１６３】
非表示領域１８２とは、ある時刻において非点灯ＥＬ素子１５の画素１６領域である。表示領域１８３とは、ある時刻においてＥＬ素子１５が点灯している領域である。ただし、映像信号が黒表示ではＥＬ素子１５は点灯しない。しかし、この場合であっても、黒表示を点灯しようと動作しているのであるから、点灯領域である。非表示領域１８２、表示領域１８３は、水平同期信号に同期して、１画素行ずつ位置がシフトしていく。
【０１６４】
図１１の実施例では、電圧Ｖ０を求め、この電圧Ｖ０を基準として階調電圧Ｖｘを加算し、目標階調電圧Ｖｃを発生する方式であった。また、図４（Ａ）〜（Ｃ）は、リセット電圧Ｖａを求め、この電圧を基準にして階調電圧Ｖｘを加減算などし、目標階調電圧Ｖｃを発生させる方式であった。本発明はこれに限定するものでない。たとえば、リセット電圧Ｖａを求める際、印加するリセット電流Ｉａを最大階調Ｉａｍに該当する電流としてもよい。
【０１６５】
最大階調に該当するリセット電流Ｉａｍを駆動用トランジスタ１１ａに印加することにより、駆動用トランジスタ１１ａは最大階調の電流が流れるように、そのゲート端子にリセット電圧Ｖａｍが発生する。このＶａｍを基準にし、階調電圧Ｖｘを減算して目標階調電圧Ｖｃを発生させる。発生させた電圧Ｖｃｍを駆動用トランジスタ１１ａのゲート端子に印加する。
【０１６６】
本発明は、主として電流駆動方式の画素構成を有するＥＬ表示装置に関するものである。また、駆動用トランジスタ１１ａもしくは駆動用トランジスタ１１ａとカレントミラー結合されたトランジスタ１１ｂのドレイン端子またはソース端子が、直流的にソース信号線１８に結線されている画素構成を有するＥＬ表示装置に関するものである。また、駆動用トランジスタ１１ａ（図２、図２３など）などを流れる電流をソース信号線１８に取り出す、もしくはソース信号線１８から取得できる構成のＥＬ表示パネルに関するものである。
【０１６７】
本発明の駆動方式は、リセット電流Ｉａを駆動用トランジスタ１１に印加し、もしくは駆動用トランジスタ１１からリセット電流Ｉａを流し、略定常状態となった時以降に、前記駆動用トランジスタ１１のゲート端子電位を測定（取得）する。
【０１６８】
また、本発明の駆動方式は、測定（取得）した電位を基準（原点もしくは相対的な位置）として、階調電圧に対応する電圧を加減算などの処理をして、目標階調電圧Ｖｃを発生させる。発生した目標階調電圧を前記駆動用トランジスタ１１のゲート端子などに印加する。また、前記駆動用トランジスタ１１が目標階調電圧に対応する電流をＥＬ素子１５に流すようにするものである。なお、ＥＬ素子１５に電流を流すとは、ＥＬ素子１５に電流を供給する場合と、ＥＬ素子１５から前記駆動用トランジスタ１１に流れ込む場合の両方を含む。
【０１６９】
また、以上の実施例は、リセット電圧Ｖａ、Ｖ０、またはＶａｍを基準として駆動用トランジスタ１１に略１倍の電流Ｉｅを流す実施例であった。しかし、本発明はこれに限定するものではない。たとえば、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などで説明した、「１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）／Ｎ）は電流を流さない」駆動方式では、リセット電流ＩａをＮ倍（Ｎは実数）に設定してもよいことは言うまでもない。つまり、Ｎ倍の定電流（リセット電流Ｉａ）に対応するリセット電圧Ｖａを求め、このリセット電圧Ｖａを基準にして目標階調電圧Ｖｃを発生させる。
【０１７０】
本発明の駆動方法では、図２１（Ａ）〜（Ｂ）に図示するように赤（Ｒ）、緑（Ｇ）、青（Ｂ）ごとに間欠表示実施することができる。図２１（Ａ）では、Ｒ、Ｇ、Ｂで点灯領域１８３の面積を異ならせている。図２１（Ｂ）は、Ｒ、Ｇ、Ｂで点灯領域１８３の面積は同一であるが、Ｂの点灯領域を複数とすることにより、点灯領域の面積の総和を異ならせている。Ｒ、Ｇ、Ｂの点灯領域１８３の面積を異ならせるあるいは変化もしくは調整することにより、画像表示のホワイトバランスを調整することができる。
【０１７１】
前述の実施例では、点灯領域１８３の面積を異ならせるとしたが、逆に、非点灯領域１８２の面積を異ならせたと考えてもよい。
【０１７２】
図１８（Ａ）〜（Ｂ）の表示では、１つの表示領域１８３もしくは非表示領域１８２が画面の上から下方向に帯状に移動する。フレームレートが低いと、表示領域１８３が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
【０１７３】
この課題に対しては、図２２（Ａ）〜（Ｂ）に図示するように、表示領域１８３を複数に分割するとよい。この分割された総和がＳ（Ｎ−１）／Ｎの面積となれば、図１８（Ａ）〜（Ｂ）の明るさと同等になる。なお、分割された表示領域１８３は等しく（等分に）する必要はない。また、分割された非表示領域１８２も等しく（当分）する必要はない。
【０１７４】
本発明の画素構成は、図２の構成を例示して説明するが、これに限定するものではない。たとえば、図２３などの他の画素構成であってもよい。
【０１７５】
図２３の画素構成は、プログラム時は、トランジスタ１１ｃ、１１ｄがオン（クローズ）する。ソースドライバＩＣ（回路）１４がプログラム電流（リセット電流）Ｉａを出力する。駆動用トランジスタ１１ｂとカレントミラー回路を構成するトランジスタ１１ａにプログラム電流（リセット電流Ｉａ）Ｉａが流れ、プログラム電流に対応した電圧がコンデンサ１９に保持される。なお、トランジスタ１１ｅはゲート信号線１７ｂに印加した制御信号（オンオフ信号）により、オンオフ（クローズオープン）制御されて図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）などで説明した間欠制御などを実現する。
【０１７６】
図２３の実施例は、ＥＬ素子１５に電流Ｉｅを印加するトランジスタ１１ｂにプログラム電流（リセット電流）Ｉａを流す実施例ではない。図２の実施例は、ＥＬ素子１５に電流Ｉｅを印加するトランジスタ１１ａにプログラム電流（リセット電流）Ｉａを流す実施例である。本発明の技術的思想は、ソースドライバＩＣ（回路）１４などからリセット電流Ｉａなどを流し、直接的に駆動用トランジスタ１１ａまたは間接的にＥＬ素子１５に１電流を流す駆動用トランジスタ１１ｂの特性補償を行う点にある。したがって、図２３の構成も本発明の技術的範疇である。なお、図２３の構成では、トランジスタ１１ｅを省略してもよい。Ｖａ測定時などにリセット電流Ｉａが分流されてＥＬ素子１５に流れることがないからである。
【０１７７】
図２などの画素構成は、トランジスタ１１ｄによりＥＬ素子１５に流す電流をトランジスタ１１ｄにより制御するものであったが、本発明はこれに限定するものではない。たとえば、図２６に図示するように、トランジスタ１１ｄがなくともＥＬ素子１５に印加する電流をオンオフ制御することができる。
【０１７８】
図２６では、ゲートドライバ回路１２ｂは、ゲート信号線１７ｂを制御し、ゲート信号線１７ｂの電位は、Ｖｄｄ電圧と、それより低い電圧であるＥＬ素子１５に電流が流れない電圧Ｖｇで駆動される。つまり、ゲート信号線１７ｂには、Ｖｄｄ電圧とＶｇ電圧が出力される。ゲート信号線１７ｂにＶｄｄ電圧が印加されたときは、ＥＬ素子１５に電流が流れ、ゲート信号線１７ｂにＶｇ電圧が印加されたときには、ＥＬ素子１５には電流が流れない。駆動用トランジスタ１１ａにリセット電流Ｉａを印加する点において、図２６でも図２と同様である。したがって、図２６のように、ゲートドライバ１２ｂを有さない構成も本発明の技術的範疇である。
【０１７９】
図２の変形として、図２７の画素構成も例示される。図２と図２７との差異は、トランジスタ１１ｂが、トランジスタ１１ｂ１とトランジスタ１１ｂ２に分離されている点、ゲート信号線１７ａが、ゲート信号線１７ａ１、１７ａ２に分離されている点である。
【０１８０】
トランジスタ１１ｂ１はトランジスタ１１ｃとともに、ゲート信号線１７ａ１で制御される。また、トランジスタ１１ｂ２はゲート信号線１７ａ２で制御される。プログラム電流（リセット電流）Ｉａを印加し、リセット電圧Ｖａまたはリセット電圧Ｖ０を測定し、階調電圧Ｖｃを選択した画素１６に印加するときは、トランジスタ１１ｂ１、１１ｂ２、１１ｃがクローズ状態である。
【０１８１】
画素の選択期間が完了（１Ｈ期間）する際、まず、ゲート信号線１７ａ２にオフ電圧が印加され、トランジスタ１１ｂ２がオープン状態になる。次に、０．５μｓｅｃ以上５μｓｅｃ以下の期間おいて、ゲート信号線１７ａ１にオフ電圧が印加され、トランジスタ１１ｂ１、１１ｃがオフ状態となる。なお、ゲート信号線１７ａ１にオフ電圧が印加されるまで、あるいはトランジスタ１１ｂ１がオープン状態になるまでが、画素行の選択期間（１Ｈ期間）である。
【０１８２】
トランジスタ１１ｂ２がトランジスタ１１ｂ１より、先にオープン（オフ）状態となることより、ゲート信号線１７ａ１に印加したオン電圧がオフ電圧に変化する時に発生する突き抜け電圧の影響を軽減できる。ゲート信号線１７ａ１にオフ電圧が印加されてとき、トランジスタ１１ｂ２がすでにオフ（オープン）状態であるからである。したがって、突き抜け電圧の影響がトランジスタ１１ａのゲート端子に及ばない。
【０１８３】
図２などで説明した画素構成では、駆動用トランジスタ１１ａは各画素１６に１つの構成である。しかし、本発明において、駆動用トランジスタ１１ａは１つに限定されるものでなない。たとえば、図２４の画素構成が例示される。
【０１８４】
図２４は画素１６を構成するトランジスタ数を６個とし、プログラム用トランジスタ１１ａｎはトランジスタ１１ｂ２とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成し、駆動用トランジスタ１１ａ１はトランジスタ１１ｂ１とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成した実施例である。
【０１８５】
図２４において、駆動用トランジスタ１１ａ１のゲート端子とプログラム用トランジスタ１１ａｎのゲート端子とを共通にしている。トランジスタ１１ｂ１は電流プログラム時に駆動用トランジスタ１１ａ１のドレイン端子とゲート端子とを短絡するように動作する。トランジスタ１１ｂ２は電流プログラム時にプログラム用トランジスタ１１ａｎのドレイン端子とゲート端子とを短絡するように動作する。
【０１８６】
図２４において、駆動用トランジスタ１１ａ１、トランジスタ１１ａｎと各１個のように図示しているが、本発明はこれに限定するものではない。たとえば、駆動用トランジスタ１１ａ１を２個以上に形成してもよい。また、トランジスタ１１ａｎを２個以上形成してもよい。また、トランジスタ１１ａ１、１１ａｎの双方を複数個で形成してもよいことはいうまでもない。
【０１８７】
トランジスタ１１ｃは駆動用トランジスタ１１ａ１のゲート端子に接続されており、トランジスタ１１ｄは駆動用トランジスタ１１ａ１とＥＬ素子１５間に形成または配置され、ＥＬ素子１５に流れる電流を制御する。また、駆動用トランジスタ１１ａ１のゲート端子とアノード（Ｖｄｄ）端子間には付加コンデンサ１９が形成または配置されており、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎのソース端子はアノード（Ｖｄｄ）端子に接続されている。
【０１８８】
以上のように、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。つまり、駆動用トランジスタ１１ａ１を流れる電流は、トランジスタ１１ｂ１、トランジスタ１１ｃを通じてソース信号線１８に流れる。また、プログラム用トランジスタ１１ａｎを流れる電流は、トランジスタ１１ｂ２、トランジスタ１１ｃを通じてソース信号線１８に流れる。したがって、駆動用トランジスタ１１ａ１の電流と、プログラム用トランジスタ１１ａｎの電流は、同数の２つのトランジスタを通過してソース信号線１８に流れるように構成されている。
【０１８９】
図２５（Ａ）〜（Ｂ）は図２４の画素構成の動作の説明図である。図２５（Ａ）は電流プログラム状態あるいはＶａの測定状態の透過回路図である。図２５（Ｂ）はＥＬ素子１５に電流を供給している状態を示している。なお、図２５（Ｂ）の状態で、トランジスタ１１ｄをオンオフ（クローズオープン）させて間欠表示を実施してもよいことは言うまでもない。
【０１９０】
図２５（Ａ）では、ゲート信号線１７ａにオン電圧が印加され、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオンする。トランジスタ１１ａ１は電流Ｉｅを供給し、トランジスタ１１ａｎは電流Ｉａ−Ｉｅを供給し、合成したリセット電流ＩａがソースドライバＩｃにプログラム電流（リセット電流Ｉａ）Ｉａとなる。したがって、ソースドライバＩＣ（回路）１４はこのリセット電流Ｉａを画素１６に供給する。
【０１９１】
以上の動作により、プログラム電流Ｉａに対応するリセット電圧Ｖａがコンデンサ５２に保持される。この期間にはトランジスタ１１ｄはオフ状態に保持される（ゲート信号線１７ｂにはオフ電圧が印加されている）。その後、表示階調に対応する目標階調電圧Ｖｃが画素１６に書き込まれる。
【０１９２】
ＥＬ素子１５に電流を流す場合が、図２５（Ｂ）の動作状態にされる。ゲート信号線１７ａにオフ電圧が印加され、ゲート信号線１７ｂにオン電圧が印加される。この状態では、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオフ状態になり、トランジスタ１１ｄがオン状態になる。ＥＬ素子１５にＩｅ電流が供給される。
【０１９３】
以上のように、図２、図２３、図２４、図２６、図２７などの多種多様の画素構成において、本発明を適用することができる。
【０１９４】
図２、図５、図６では、１０は定電流出力回路とした。以下、この定電流出力回路１０の構成、動作を中心としてソースドライバＩＣ（回路）１４を説明する。
【０１９５】
定電流出力回路１０は、図２８に図示するように、単位トランジスタ２８４の集合として構成される。単位電流とは、基準電流の大きさに対応して単位トランジスタが出力する１単位のプログラム電流の大きさである。また、単位トランジスタとは、１単位あるいは最小単位のプログラム電流を出力するトランジスタもしくは電流源である。つまり、単位トランジスタ＝単位電流源である。また、複数の単位トランジスタが集合し、プログラム電流またはリセット電流Ｉａを出力する構成あるいは部分を単位トランジスタ群と呼ぶ。
【０１９６】
単位電流の大きさは基準電流回路が出力する基準電流Ｉｃの大きさあるいは強さを調整することにより可変することができる。基準電流の調整は、ソースドライバＩＣ（回路）１４内に内蔵した電子ボリウム３３１などで行う。基準電流を発生する基準電流回路は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）回路ごとに設けられており、それぞれのＲＧＢ基準電流回路の基準電流の大きさを調整することによりホワイトバランスをとることができる。したがって、Ｒ、Ｇ、Ｂの画素のそれぞれのリセット電流Ｉａ、リセット電圧Ｖａなどの大きさを独立に設定することができる。また、Ｒ、Ｇ、Ｂの画素のそれぞれの目標階調電圧Ｖｃ、階調電圧Ｖｘを独立に設定することができる。図３３にこの実施例を図示している。
【０１９７】
ＲＧＢの各出力段は単位トランジスタ２８４の集合で構成されており、単位トランジスタの出力電流（単位プログラム電流）の大きさは、基準電流の大きさで調整できる。基準電流の大きさを調整すれば、ＲＧＢごとに各階調のプログラム電流（リセット電流）Ｉａの大きさを変更あるいは可変することができる。したがって、ＲＧＢの単位トランジスタの特性が同一であるような理想的状態では、ＲＧＢの基準電流の大きさの比率を変化させることにより、ホワイトバランスをとることができる。
【０１９８】
以下の実施例では、単位トランジスタ群２８５などはソースドライバ回路（ＩＣ）１４に形成あるいは構成するとして説明するが、本発明はこれに限定するものではない。たとえば、単位トランジスタ群２８５などはアレイ基板に形成してもよい。画素１６と単位トランジスタ群２８５、ゲートドライバ回路１２をアレイ基板に形成し、他の部分をソースドライバ回路（ＩＣ）１４に形成してもよい。
【０１９９】
図２８、図２９（Ａ）〜（Ｂ）などで示すように、ソースドライバ回路（ＩＣ）１４は、出力端子数に対応する出力段（トランジスタ群）２８５が形成または配置されている。各出力段であるトランジスタ群２８５には、リセット電流Ｉａの可変のビット数に対応する単位トランジスタ２８４が形成または配置されている。たとえば、基本的にはリセット電流Ｉａの制御信号（きざみ）が６ビット（Ｄ０〜Ｄ５）の場合は、２の６乗−１＝６３個のトランジスタ２８４が形成される。階調０は電流０であるから、いずれの単位トランジスタの出力もソース信号線１８に出力されない状態である。リセット電流Ｉａの制御信号が８ビット（Ｄ０〜Ｄ７）の場合は、２の８乗−１＝２５５個のトランジスタ２８４が形成される。
【０２００】
以下、説明を容易にする、また作図を容易にするため、ソースドライバ回路（ＩＣ）１４の定電流出力回路１０は６ビットであるとして説明をする。図２２（Ａ）〜（Ｂ）において、各単位トランジスタ２８４は、定電流データ（Ｄ０〜Ｄ５）ごとに配置される。Ｄ０ビットには１個の単位トランジスタ２８４が配置される。Ｄ１ビットには２個の単位トランジスタ２８４が配置される。Ｄ２ビットには４個の単位トランジスタ２８４が配置され、Ｄ３ビットには８個の単位トランジスタ２８４が配置され、Ｄ４ビットには１６個の単位トランジスタ２８４が配置される。同様に、Ｄ５ビットには３２個の単位トランジスタ２８４が配置されている。
【０２０１】
各ビットの単位トランジスタ２８４の出力電流が出力端子２１に出力されるか否かは、アナログスイッチ２８１（２８１ａ〜２８１ｆ）によるオンオフ制御で実現される。アナログスイッチ２８１ａ〜２８１ｆは定電流の制御信号の各ビット（一例として６ビット）に対応する。Ｄ０ビットに対応するスイッチ２８１ａが閉じると、１単位電流が出力端子２１から出力（入力）される。出力端子２１には、ソース信号線１８が接続されている。同様に、Ｄ１ビットに対応するスイッチ２８１ｂが閉じると、２単位電流が出力端子２１から出力（入力）される。
【０２０２】
以下同様に、Ｄ２ビットに対応するスイッチ２８１ｃが閉じると、４単位電流が出力端子２１から出力（入力）される。Ｄ３ビットに対応するスイッチ２８１ｃが閉じると、８単位電流が出力端子２１から出力（入力）される。Ｄ４ビットに対応するスイッチ２８１ｄが閉じると、１６単位電流が出力端子２１から出力（入力）される。Ｄ５ビットに対応するスイッチ２８１ｃが閉じると、３２単位電流が出力端子２１から出力（入力）される。
【０２０３】
以上のように、リセット電流Ｉａの制御信号のビットに対応して、デジタル的にスイッチ２８１がクローズまたはオープンし、単位電流の総和（プログラム電流）が出力端子２１から出力される。
【０２０４】
単位トランジスタ２８４はトランジスタ２８６ｂとカレントミラー回路を構成している。なお、図２８、図２９（Ａ）〜（Ｂ）では、理解を容易にするためトランジスタ２８６ｂを１つと図示している。実際は、複数のトランジスタ（トランジスタ群）で構成（形成）される。
【０２０５】
トランジスタ２８６ｂには基準電流Ｉｃが流れ、この基準電流Ｉｃのカレントミラー比に応じた電流が単位トランジスタ２８４に流れる。図２８の６３個の単位トランジスタ２８４はすべて同一の単位電流を出力する。単位電流が流れるためには、該当のスイッチ２８１が閉じ、電流経路を構成する必要がある。
【０２０６】
基準電流Ｉｃはオペアンプ２９１ａと抵抗Ｒ１からなる定電流発生回路で発生する。基準電流Ｉｃは基準電圧Ｖｓを安定化かつ高精度化することにより一定化する。基準電流Ｉｃを設定する電圧ＶｉとＶｓが抵抗Ｒ１の両端に印加される。したがって、基準電流Ｉｃ＝（Ｖｓ−Ｖｉ）／Ｒ１となる。基準電流ＩｃはＲＧＢごとに設定することができる。つまり、ＲＧＢごとにトランジスタ群２８５が構成（形成）されている。
【０２０７】
図２９（Ａ）は基準電流Ｉｃを、Ｖｓ電圧を用いて発生する回路構成である。図２９（Ｂ）はＧＮＤとオペアンプ２９１ａの−端子間に配置（挿入）された抵抗Ｒ１を用いて基本的な電流を発生させ、トランジスタ２９２ｂとトランジスタ２８６ａからなるカレントミラー回路で折り返し、トランジスタ２８６ｂに基準電流Ｉｃを流す構成である。図２９（Ｂ）の方が、基準電流のＩｃの大きさを調整しやすい。しかし、トランジスタ２９２ｂとトランジスタ２８６ａからなるカレントミラー回路で折り返すために、バラツキが発生しやすい。
【０２０８】
本発明は図３０（Ａ）に図示するように、各ビットに１個または複数の単位トランジスタ２８４を形成または配置するとした。たとえば、１ビット目は、１個の単位トランジスタを形成し、２ビット目は２個の単位トランジスタを形成する。
【０２０９】
しかし、本発明はこれに限定するものではない。たとえば、各ビットに、各ビットに応じた電流を出力する１つのトランジスタ２８４を形成または配置してもよいことは言うまでもない。たとえば、１ビット目のトランジスタは、０ビット目のトランジスタの２倍の電流を出力するトランジスタを１個形成または配置する。２ビット目のトランジスタは、０ビット目のトランジスタの４倍の電流を出力するトランジスタを１個形成または形成する。その他、２ビット目のトランジスタは、１ビット目のトランジスタの２倍の電流を出力するトランジスタを２個形成または配置してもよい。
【０２１０】
図３０（Ａ）に図示するように、６４階調（ＲＧＢ各６ビット）の場合は、６３個の単位トランジスタ２８４を形成するとした。したがって、２５６階調（ＲＧＢ各８ビット）の場合、２５５個の単位トランジスタ２８４が必要になることになる。
【０２１１】
図３０（Ａ）は、各ビットに対して同一のサイズの単位トランジスタ２８４を配置したトランジスタ群２８５の構成である。説明を容易にするため、図３０（Ａ）は６３個の単位トランジスタ２８４が構成され、６ビットのトランジスタ群２８５を構成（形成）しているとする。また、図３０（Ｂ）は８ビットであるとする。
【０２１２】
図３０（Ｂ）では、下位２ビット（Ａで示す）は、単位トランジスタ２８４よりも小さいサイズのトランジスタで構成している。最小ビット目の第０ビット目は、単位トランジスタ２８４のチャンネル幅Ｗの１／４で形成している（単位トランジスタ２８４ｂで示す）。また、第１ビット目は、単位トランジスタ２８４のチャンネル幅Ｗの１／２で形成している（単位トランジスタ２８４ａで示す）。なお、単位トランジスタ２８４ａは、単位トランジスタ２８４のチャンネル幅Ｗの１／４である単位トランジスタ２８４ｂを２個で形成してもよい。
【０２１３】
単位トランジスタ２８４ａ、２８４ｂ、２８４のゲート端子は同一のゲート配線２８２に接続される。ゲート配線２８３はトランジスタ２８６ｂのゲート端子と接続されている。
【０２１４】
以上のように、下位２ビットは上位の単位トランジスタ２８４よりも小さいサイズの単位トランジスタ（２８４ａ、２８４ｂ）で形成している。したがって、単位トランジスタ２８４ａ、２８４ｂは、単位トランジスタ２８４の１／２、１／４の単位電流と出力することができる。単位トランジスタ２８４ａ、２８４ｂが占める面積はわずかである。また、正規の単位トランジスタ２８４の個数は６３個で変化がない。したがって、６ビット（６４階調）から８ビット（２５６階調）に変更しても、トランジスタ群２８５の形成面積は図３０（Ａ）と図３０（Ｂ）で大差はない。つまり、プログラム電流方式で用いるソースドライバＩＣ（回路）１４のチップサイズは階調数にほとんど依存しない。逆に、プログラム電圧方式で用いるソースドライバＩＣ（回路）１４は、階調数に大きく依存する。
【０２１５】
図３２でも図示しているように、トランジスタ群２８５を構成する単位トランジスタ２８４のゲート端子は、１つのゲート配線２８３で接続されている。ゲート配線２８３に印加された電圧により単位トランジスタ２８４の出力電流が決定される。したがって、トランジスタ群２８５内の単位トランジスタ２８４の形状が同一であれば、各単位トランジスタ２８４は同一の単位電流を出力する。
【０２１６】
本発明は、トランジスタ群２８５を構成する単位トランジスタ２８４のゲート配線２８３を共通にすることには限定されない。たとえば、図３１（Ａ）のように構成してもよい。なお、トランジスタ群２５１ｂとはトランジスタ２８６ｂが対応する。トランジスタ群２８５によりトランジスタ２８６ｂが構成されている。図３１（Ａ）において、トランジスタ群２５１ｂ１とカレントミラー回路を構成する単位トランジスタ２８４と、トランジスタ群２５１ｂ２とカレントミラー回路を構成する単位トランジスタ２８４とが配置されている。トランジスタ群２８５は階調電圧に対応した階調電流を出力することができる。したがって、目標階調電圧Ｖｃ、階調電圧Ｖｘに比例してあるいは相関したリセット電流Ｉａを発生することができる。当然のことなから、所定値のリセット電流Ｉａ、多段階のリセット電流Ｉａを発生することができる。また、リセット電流Ｉａの大きさはＲＧＢで独立に設定あるいは調整することができる。
【０２１７】
トランジスタ群２５１ｂ１はゲート配線２８３ａで接続されている。トランジスタ群２５１ｂ２はゲート配線２８３ｂで接続されている。図３１（Ａ）の一番上の１個の単位トランジスタ２８４はＬＳＢ（０ビット目）であり、２段目の２個の単位トランジスタ２８４は１ビット目、３段目の４個の単位トランジスタ２８４は２ビット目である。また、４段目の組の８個の単位トランジスタ２８４は３ビット目である。
【０２１８】
図３１（Ａ）において、ゲート配線２８３ａとゲート配線２８３ｂの印加電圧を変化させることにより、各単位トランジスタ２８４のサイズ、形状が同一であっても、各単位トランジスタ２８４の出力電流を変化（変更）することができる。
【０２１９】
図３１（Ａ）において、単位トランジスタ２８４のサイズなどを同一にして、ゲート配線２８３ａ、２８３ｂの電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ２８４のサイズなどを異ならせ、印加するゲート配線２８３ａ、２８３ｂの電圧を調整することにより、異なる形状の単位トランジスタ２８４の出力電流を同一となるようにしてもよい。
【０２２０】
基準電流Ｉｃの変化させるのは、図３３などの電子ボリウム３３１を変化させる方法がある。なお、図３３には、電子ボリウム３３１と、ＲＧＢごとに構成された電子ボリウム３３１Ｒ、３３１Ｇ、３３１Ｂを表している。基準電流Ｉｃを水平走査期間（Ｈ）の同期信号（ＨＤ）、垂直走査期間（Ｖ）の同期信号（ＶＤ）に同期させて変化させることができる。ＶＤ、ＨＤはソースドライバ回路の内部クロックに同期して発生させる。
【０２２１】
ソースドライバ回路（ＩＣ）１４は、ソース信号線１８の電荷を強制的に放出または充電するプリチャージ回路を内蔵する（図１２、図１３、図１４を参照のこと）。ソース信号線１８の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧（電流）出力値は、Ｒ、Ｇ、Ｂで独立に設定できるように構成することが好ましい。ＥＬ素子１５の閾値がＲＧＢで異なるからである。また、ＲＧＢでリセット電圧Ｖａが異なるからである。
【０２２２】
図３４はプリチャージ部の構成図である。Ｖｐはプリチャージ電圧である。プリチャージ電圧Ｖｐの印加期間は映像データＤ０〜Ｄ５により決定することが好ましい。もしくは階調電圧Ｖｘに対応してＶｐの印加期間を決定することが好ましい。また、プリチャージ電圧Ｖｐの大きさは映像データまたは階調電圧Ｖｘにより決定することが好ましい。
【０２２３】
プリチャージ電圧Ｖｐは、ＨＤまたはＶＤに同期して出力される。プリチャージ電圧を出力する時間は、水平同期信号ＨＤを基点としてカウンタ３４２の設定値で決定される。カウンタ３４２はクロックＣＬＫ信号に同期してカウントアップされる。プリチャージ電圧出力期間は、ＨＤの最初から開始される。カウンタ３４２はカウントしたカウント値と設定値が一致すると、プリチャージ電圧の出力期間が終了する。カウンタ回路３４２の出力はアンド（ＡＮＤ）回路３４３のａ部入力となる。なお、プリチャージ電圧Ｖｐは、オン（印加する）／オフ（印加しない）を切り替えられるように構成する。
【０２２４】
図３４の構成では、どのような条件でプリチャージするかは、一致回路３４１で決定される。一致回路３４１には、映像データＤ０〜Ｄ５が印加される。一致回路はプリチャージ電圧範囲がメモリされている。一致回路３４１はクロックＣＬＫで同期して動作する。また、イネーブル信号ＥＮがＨの時、プリチャージ電圧は出力され、Ｌの時は映像データの値によらず、プリチャージ電圧は出力されない。一致回路３４１の出力はアンド回路３４３のｂ端子入力となる。
【０２２５】
アンド回路３４３のａ部入力がＨで、ｂ端子入力がＨの時、スイッチ２８１ａが閉じ、プリチャージ電圧Ｖｐが内部配線２８２に印加され、かつＨＩ信号がＨの時、スイッチ２８１ｂが閉じて出力端子２１からプリチャージ電圧が出力される。
【０２２６】
図３５は、ソースドライバ回路（ＩＣ）１４のプリチャージ回路（プリチャージ電圧を出力する回路構成部）３５３を中心とするブロック図である。プリチャージ回路３５３とは、プリチャージ制御回路によりプリチャージ制御信号ＰＣ信号（赤（ＲＰＣ）、緑（ＧＰＣ）、青（ＢＰＣ））が出力される回路である。
【０２２７】
選択（セレクタ）回路３５２は、メインクロックに同期して出力段に対応するラッチ回路３５１に順次ラッチしていく。ラッチ回路３５１はラッチ回路３５１ａとラッチ回路３５１ｂの２段構成である。ラッチ回路３５１ｂは水平走査クロック（１Ｈ）に同期してプリチャージ回路３５３にデータを送出する。つまり、セレクタは、１画素行分の画像データおよびＰＣデータを順次ラッチしていき、水平走査クロック（１Ｈ）に同期して、ラッチ回路３５１ｂでデータをストアする。
【０２２８】
図３５では、ラッチ回路３５１のＲ、Ｇ、ＢはＲＧＢの画像データ６ビットのラッチ回路であり、Ｐはプリチャージ信号（ＲＰＣ、ＧＰＣ、ＢＰＣ）の３ビットをラッチするラッチ回路である。
【０２２９】
プリチャージ回路３５３は、ラッチ回路３５１ｂの出力がＨレベルの時、スイッチ２８１ａをオンさせ、ソース信号線１８にプリチャージ電圧Ｖｐを出力する。定電流出力回路１０は画像データに応じて、プログラム電流（リセット電流Ｉａ）をソース信号線１８に出力する。
【０２３０】
以下、電圧階調回路２０について説明をする。電圧階調回路２０が出力する電圧Ｖｘをプログラム電圧と呼ぶ。プログラム電圧Ｖｘはリセット電圧Ｖａまたはリセット電圧Ｖ０と加算されることにより目標の階調電圧Ｖｃ（一例として、Ｖｃ＝Ｖａ＋Ｖｘ）となる。
【０２３１】
図３６に図示するように、８ビットの映像ＤＡＴＡに対応する電圧（プログラム電圧）が、映像クロックに同期して電子ボリウム３３１から出力される。プログラム電圧はＣｃ容量に一時的に保持され、バッファアンプ２９１ａから出力される。出力された電圧は、サンプルホールド回路（この実施例では切り換え回路のように図示している）３６１により、各出力端子２１に順次振り分けられる（出力端子２１ａ、２１ｂ、２１ｃ、２１ｄ・・・・・、２１ｎ、２１ａ、２１ｂ、２１ｃ、・・・・・・・２１ｎ・・・・・・）。振り分けはクロックＣＬＫに同期して実施される。
【０２３２】
電圧階調回路２０が出力する電圧は、ＥＬ表示パネルの駆動用トランジスタ１１ａの特性バラツキを反映したものであってもよい。各駆動用トランジスタ１１ａのリセット電圧Ｖａあるいはそれに類する電圧をあらかじめ測定しておく。測定とは、図１のように、リセット電圧Ｖａを電気的に読み出す方法が例示される。また、ＥＬ表示装置の表示領域に所定電圧を印加し、点灯している各ＥＬ素子の発光状態を、スキャナなどを用いて光学的に測定する。測定した測定した画像データから、各駆動用トランジスタ１１ａの特性バラツキを求める。求めたデータを用いて階調電圧Ｖｘを補正する。
【０２３３】
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明をする。なお、以下の実施の形態において、先に第１の実施の形態と同様な箇所、動作などは説明を省略する。説明は第１の実施の形態との差異を中心として説明をする。以前に説明した内容は、以降の実施の形態に適用される。たとえば、図５、図６、図８、図９などのドライバ回路に関する構成が適用でき、適時組み合わせることができる。図１２、図１３、図１４などのプリチャージ方法、図３４のプリチャージ回路に関する構成が適用でき、適時組み合わせることができる。また、図１５のデータ伝送方法に関する構成が適用でき、適時組み合わせることができる。また、図２０のゲートドライバ回路、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の間欠表示、図２８、図２９（Ａ）〜（Ｂ）、図３０（Ａ）〜（Ｂ）、図３１（Ａ）〜（Ｂ）、図３２、図３３、図３５、図３６、図３８のソースドライバ回路に関する構成が適用でき、適時組み合わせることができる。以上の事項は、第２の実施の形態だけでなく、他の実施の形態にも適用される。
【０２３４】
図３９は本発明の第２の実施の形態のおけるＥＬ表示装置の画素構成などの説明図である。図２との差異は、コンデンサ１９ｂとスイッチング用トランジスタ１１ｅが付加された点である。コンデンサ１９ｂは、駆動用トランジスタ１１ａのゲート端子とトランジスタ１１ｅのドレイン端子間に配置される。コンデンサ１９ｂは、信号の直流成分をカットする。ＥＬ表示装置には、ＲＧＢの３種類の色の画素がマトリックス状に形成されている。説明を容易にするため、図３９でも図２と同様に１画素を抽出して図示している。
【０２３５】
トランジスタ１１ｂ、トランジスタ１１ｃは、ソース信号線１８に印加された電流信号を駆動用トランジスタ１１ａに印加するために動作する（電流プログラム）。コンデンサ１９ｂとトランジスタ１１ｅはソース信号線１８に印加された電圧信号を駆動用トランジスタ１１ａに印加するために動作する（電圧プログラム）。
【０２３６】
ゲートドライバ回路１２は１２ａ、１２ｂ、１２ｃの３つを有する。ゲートドライバ回路１２ａはゲート信号線１７ａを制御する。ゲートドライバ回路１２ｂはゲート信号線１７ｂを制御する。ゲートドライバ回路１２ｃはゲート信号線１７ｃを制御する。ゲートドライバ回路１２ａ、１２ｂ、１２ｃはそれぞれ内部にシフトレジスタ回路を有し、同期を取って、画素行を選択するゲート信号線１２位置をシフトさせる。
【０２３７】
図４０、図４１は図３９の本発明のＥＬ表示装置の駆動方法の説明図である。ソースドライバ回路１４は、先の実施の形態と同様に定電流出力回路と電圧階調回路を具備する。動作は、図４２に表に示すように、リセット期間と、書込み期間、保持（発光）期間に大別される。リセット期間は、駆動用トランジスタ１１ａにリセット電流Ｉａを印加する期間である。書込み期間は、目標階調電圧Ｖｃを画素１６に書き込む期間である。保持期間は、ＥＬ素子１５が発光する期間である。
【０２３８】
リセット期間は１Ｈの最初に実施される。リセット期間の後に、書込み期間が開始される。リセット期間＋書込み期間＝１水平走査期間（１画素行を選択する期間）である。なお、場合によっては、リセット期間の開始直後に書込み期間を開始してもよい。
【０２３９】
第２の実施の形態も第１の実施の形態と同様に、画素１６にリセット電流Ｉａを印加する段階と、画素１６に目標階調電圧Ｖｃを印加する段階とを有する。また、リセット電圧Ｖａと階調電圧Ｖｘから目標階調電圧Ｖｃを発生させる動作と有する。
【０２４０】
以下、図４２および図４０、図４１を参照しなから本発明のＥＬ表示装置の動作について説明をする。
【０２４１】
図４０に示すように、リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４のスイッチＳＷ１はオンし、定電流出力回路４１３はリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。なお、スイッチＳＷ２はオフ状態である。
【０２４２】
駆動用トランジスタ１１ａにリセット電流Ｉａが流れることにより、駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第１の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子に接続されたコンデンサ１９ｂに保持される（ａ点）。同時にトランジスタ１１ｃ、トランジスタ１１ｂがオン状態であるから、コンデンサ１９ｂのａ点の電位と、ｂ点の電位は同一電位となる。したがて、コンデンサ１９ｂの両端子には電位差が発生しない。以上の動作のとき、ゲート信号線１７ｃおよびゲート信号線１７ｂにはオフ電圧が印加されており、トランジスタ１１ｅ、トランジスタ１１ｄはオフ（オープン）状態に保持される。
【０２４３】
図４１は、書込み期間の動作の説明図である。書込み期間は電圧プログラムの期間である。書き込み期間では、ゲートドライバ回路１２ｃはゲート信号線１７ｃを制御し、リセット電流Ｉａを印加した１画素行を選択する。選択された画素行のトランジスタ１１ｅはオン（クローズ）状態となる。ソースドライバ回路１４のスイッチＳＷ２はオンし、階調電圧回路４１１は階調電圧Ｖｘをソース信号線１８に印加する。なお、スイッチＳＷ１はオフ状態である。また、トランジスタ１１ｂ、１１ｃ、１１ｄはオフ状態である。
【０２４４】
階調電圧Ｖｘは、トランジスタ１１ｅを介して選択された画素１６のコンデンサ１９ｂのｂ端子に印加される。階調電圧ＶｘはＶ１とする。なお、説明を容易にするため、階調電圧Ｖ１はリセット電圧Ｖａを基準としてＶ１の電位差を発生するものとする。
【０２４５】
階調電圧Ｖ１がコンデンサ１９ｂのｂ端子に印加されると、コンデンサ１９ｂのａ端子は、Ｖ１の電位だけ電位シフトする。つまり、コンデンサ１９ｂのａ端子の電位は、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２４６】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。トランジスタ１１ｄのオンオフ制御は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の駆動方法に対応するように実施される。保持（発光）期間では、トランジスタ１１ｅ、１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２４７】
以上のように、ゲート信号線１７ａとゲート信号線１７ｃは組となって、画素行を順次選択する。選択された画素行には、リセット電流Ｉａと階調電圧Ｖｘが印加され画素行の各画素には目標階調電圧Ｖｃが印加される。
【０２４８】
本発明の第１の実施の形態では、目標階調電圧Ｖｃはソースドライバ内などに形成されたコンデンサ５２を用いて発生させていた。発生された目標階調電圧Ｖｃはソース信号線１８に出力され駆動用トランジスタ１１ａに印加されていた。
【０２４９】
本発明の第２の実施の形態では、ソース信号線１８には階調電圧Ｖｘが出力され、画素１６のコンデンサ１９ｂにより、リセット電圧Ｖａと階調電圧Ｖｘが加算（減算）され、目標階調電圧Ｖｃを発生させる。
【０２５０】
図３４などのプリチャージ電圧Ｖｐ発生回路により、プリチャージ電圧Ｖｐを１Ｈの最初に印加すれば、図１２〜１４の駆動方式を実現できることは言うまでもない。また、第２の実施の形態において、図１６（Ａ）〜（Ｂ）の複数画素行を選択する駆動方法と組み合わせることができる。また、定電流出力回路として、図２８などの構成を採用することができる。
【０２５１】
以上のように、本発明の第２の実施の形態は、他の実施の形態と相互に組み合わせることができる。また、各構成部品、駆動方法を採用することができる。また、本明細書に記載する画素構成においても採用することができる。以上の事項は本発明の他の実施の形態においても同様に適用される。
【０２５２】
（第３の実施の形態）
図４３は第３の実施の形態である。図４３では、リセット電流Ｉａを発生するソースドライバ回路１４ａと、階調電圧Ｖｘを発生するソースドライバ回路１４ｂを具備する。ソースドライバ回路１４ａの出力端子は、ソース信号線１８ａに接続されている。ソースドライバ回路１４ｂの出力端子は、ソース信号線１８ｂに接続されている。トランジスタ１１ｃのソース端子はソース信号線１８ａに接続され、トランジスタ１１ｅのソース端子はソース信号線１８ｂに接続されている。他の構成などは第１の実施の形態および第２の実施の形態と同様である。
【０２５３】
図４４の表は本発明の第３の実施の形態の各構成要素の動作状態を示す。以下、図４３および図４４を参照しながら、本発明の第３の実施の形態について説明をする。なお、第２の実施の形態と同様に、階調電圧ＶｘはＶ１として説明する。
【０２５４】
リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４はリセット電流Ｉａをソース信号線１８ａに印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８ａを流れる。なお、前述の実施の形態などでも説明したが、リセット電流Ｉａの電流方向は、画素１６の構成にあわせて、吐き出し電流方向、吸い込み電流方向のいずれかを選択して採用する。
【０２５５】
駆動用トランジスタ１１ａにリセット電流Ｉａが流れる。駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。したがって、駆動用トランジスタ１１ａのゲート端子にはリセット電流Ｉａを流すようにリセット電圧Ｖａが設定される。リセット電圧Ｖａはコンデンサ１９ｂのａ点に保持される。
【０２５６】
書込み期間では、ゲート信号線１７ｃにオン電圧が印加され、トランジスタ１１ｅがオンされる。なお、トランジスタ１１ｅはリセット期間にオンさせ、書込み期間にオン状態を継続させてもよい。書込み期間では、トランジスタ１１ｂ、１１ｃ、１１ｄはオフ状態に維持される。
【０２５７】
書込み期間に、ソースドライバ回路１４ｂは、入力される映像信号に基づいた階調電圧Ｖ１をソース信号線１８ｂに印加する。トランジスタ１１ｅをオンさせることにより、ソース信号線１８ｂに印加された電圧Ｖ１がコンデンサ１９ｂのｂ端子に印加される。コンデンサ１９ｂのｂ端子の電位が初期状態の電圧ＶｂからＶ１に変化する。
【０２５８】
ｂ端子の電圧が初期状態の電圧ＶｂからＶ１電圧に変化することにより、コンデンサ１９ｂのａ端子の電位が、Ｖａ電圧からＶａ＋Ｖ１に変化する（加算方向の時）。もしくは、Ｖａ−Ｖ１に変化する（減算方向の時）。したがって、駆動用トランジスタ１１ａにゲート端子には、目標階調電圧Ｖｃ＝Ｖａ±Ｖｘが印加される。
【０２５９】
初期状態の電圧Ｖｂは、リセット電圧Ｖａとしてもよい。リセット期間にソース信号線１８ａとソース信号線１８ｂを電気的に短絡することにより実現できる。短絡は、ソース信号線１８ａとソース信号線１８ｂ間にアナログスイッチを形成することにより容易に実現できる。リセット期間にアナログスイッチをオンさせることにより、ソース信号線１８ａの電位Ｖａがソース信号線１８ｂに印加される。
【０２６０】
ソースドライバ回路１４ａは各ソース信号線１８ａに、リセット電流Ｉａを定常的に印加する。したがって、ソース信号線１８ａの電位を安定的に保持できる。ただし、画素行の選択にしたがって、駆動用トランジスタ１１ａの特性に対応してリセット電圧Ｖａは変化する。
【０２６１】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。トランジスタ１１ｄのオンオフ制御は、図１８（Ａ）〜（Ｂ）、図２１（Ａ）〜（Ｂ）、図２２（Ａ）〜（Ｂ）の駆動方法に対応するように実施される。保持（発光）期間では、トランジスタ１１ｅ、１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２６２】
以上のように、ゲート信号線１７ａとゲート信号線１７ｃは組となって、画素行を順次選択する。選択された画素行の駆動用トランジスタにはリセット電流Ｉａが印加され、駆動用トランジスタ１１ａのゲート端子には目標階調電圧Ｖｃが印加される。
【０２６３】
（第４の実施の形態）
図４５は第４の実施の形態である。図４６の表は、図４５の動作の説明図である。図４５の実施例では、図１、図３９の実施例と同様に、各画素１６は１本のソース信号線１８に接続されている。大きな差異は、定電流出力回路を有するソースドライバ回路１２ａの出力端子と、階調電圧回路を有するソースドライバ回路１２ｂの出力端子間が、コンデンサ１９ｂで接続されている点である。
【０２６４】
リセット期間では、ゲートドライバ回路１２ａはゲート信号線１７ａを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４ａはリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。
【０２６５】
駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第１の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子およびソース信号線１８に保持される。トランジスタ１１ｄはリセット期間および書込み期間ではオフ状態である。
【０２６６】
リセット期間後に書込み期間が開始される。書き込み期間ではソースドライバ回路１４ｂは階調電圧Ｖｘを出力する。なお、図４６の表に示すように、リセット期間では、ソースドライバ回路１４ｂの出力電圧はＶｂ電圧であるとし、書込み期間では階調電圧Ｖｘ＝Ｖ１を出力するものとして説明する。
【０２６７】
書込み期間では、ソースドライバ回路１４ｂの階調電圧回路４１１から階調電圧Ｖ１が出力される。階調電圧Ｖ１はコンデンサ１９ｂを介して、ソース信号線１８に印加される。したがって、ソース信号線１８には、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２６８】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。保持（発光）期間では、トランジスタ１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２６９】
以上のように、ゲート信号線１７ａは画素行を順次選択する。選択された画素行には、リセット電流Ｉａが印加され、ソース信号線１８にリセット電圧Ｖａが取り出され、リセット電圧Ｖａと階調電圧Ｖｘが加減算された電圧Ｖｃが、駆動用トランジスタ１１ａのゲート端子に印加される。
【０２７０】
（第５の実施の形態）
図４７は第５の実施の形態である。図４８の表は、図４７の動作状態の説明図である。第５の実施の形態と第４の実施の形態の差異は、トランジスタ１１ｂとトランジスタ１１ｃがゲート信号線１７ａとゲート信号線１７ｃにより個別にオンオフ制御できる点である。
【０２７１】
図４７も図４５の実施例と同様に、各画素１６は１本のソース信号線１８に接続されている。リセット期間では、ゲートドライバ回路１２ａおよびゲートドライバ１１ｃはゲート信号線１７ａ、１７ｃを制御し、１画素行を選択する。選択された画素行のトランジスタ１１ｃ、１１ｂはオン（クローズ）状態となる。ソースドライバ回路１４ａはリセット電流Ｉａをソース信号線１８に印加する。リセット電流Ｉａは選択された画素１６のアノード電圧Ｖｄｄ→駆動用トランジスタ１１ａ→トランジスタ１１ｃ→ソース信号線１８を流れる。
【０２７２】
駆動用トランジスタ１１ａのゲート端子には、リセット電流Ｉａが流れるように電流プログラムが行われる。リセット電流Ｉａを流すように設定するリセット電圧Ｖａは第４の実施の形態と同様に駆動用トランジスタ１１ａにゲート端子およびソース信号線１８に出力される。トランジスタ１１ｄはリセット期間および書込み期間ではオフ状態である。
【０２７３】
書込み期間では、ゲート信号線１７ａオン電圧が印加され、トランジスタ１１ｃのオン状態が維持される。ゲート信号線１７ｃにはオフ電圧が印加され、トランジスタ１１ｂはオフ状態に制御される。書込み期間では、ソースドライバ回路１４ｂの階調電圧回路４１１から階調電圧Ｖ１が出力される。階調電圧Ｖ１はコンデンサ１９ｂを介して、ソース信号線１８に印加される。したがって、ソース信号線１８には、リセット電圧Ｖａ＋階調電圧Ｖ１＝目標階調電圧Ｖｃとなる。この目標階調電圧Ｖｃが駆動用トランジスタ１１ａのゲート端子に印加される。
【０２７４】
第５の実施の形態では、第４の実施の形態と相違して、書込み期間にトランジスタ１１ｂをオフ状態にしているため、良好に駆動用トランジスタ１１ａに目標階調電圧Ｖｃを書き込むことができる。
【０２７５】
保持（発光）期間では、ゲート信号線１７ｂにオン電圧が印加され、トランジスタ１１ｄがオン状態となる。保持（発光）期間では、トランジスタ１１ｂ、１１ｃはオフ状態に保持される。駆動用トランジスタ１１ａは目標階調電圧Ｖｃを電圧−電流変換し、変換した電流をＥＬ素子１５に印加する。ＥＬ素子１５は印加された電流に対応して発光する。
【０２７６】
本発明の実施の形態において、画素１６に印加するリセット電流Ｉａは１種類としたが、これに限定するものではない。たとえば、１０μＡである第１のリセット電流Ｉａ１と、２０μＡである第２のリセット電流Ｉａ２との２つのリセット電流を発生させ、これらのリセット電流を画素に印加して、それぞれの目標階調電圧などを求めてもよい。求めた目標階調電圧は、平均化処理を行うことにより、精度のよい目標階調電圧を得ることができる。
【０２７７】
本発明の実施の形態において、画素１６に印加するリセット電流Ｉａの回数は１回としたが、これに限定するものではない。たとえば、画素１６に１０μＡのリセット電流Ｉａを４回印加し、それぞれの目標階調電圧などを求めてもよい。求めた目標階調電圧は、平均化処理を行うことにより、精度のよい目標階調電圧を得ることができる。
【０２７８】
以下の事項は、第１の実施の形態〜第５の実施の形態に共通の事項である。
【０２７９】
第１〜第５の実施の形態では、定電流出力回路を使用している。定電流出力回路はソースドライバ回路１４内に形成される場合もあるし、アレイ基板３０に形成される場合もある。図４９は、定電流出力回路を半導体ＩＣ技術で作製したソースドライバ回路１４内に形成した例である。アレイ基板３１には、電流保持回路５０１が形成されている。ソースドライバ回路１４の１出力端子には、２の電流保持回路５０１（５０１ａ、５０１ｂ）が接続されている。ソースドライバ回路１４は吐き出し電流方向であるリセット電流Ｉａを出力する。
【０２８０】
図５０は、２つの電流保持回路（５０１ａ、５０１ｂ）の詳細構成図である。電流保持回路５０１は、電流を保持するコンデンサ１９と、書き込まれた電流（保持された電流）を出力あるいは発生する駆動用トランジスタ１１から構成される。また、スイッチＳＡ、ＳＢから構成される。
【０２８１】
画素１６のリセット電流Ｉａが電流保持回路５０１ａに流れ込んでいるときは、ソースドライバ回路１４は電流保持回路５０１ｂにリセット電流Ｉａを書き込んでいる。画素１６のリセット電流Ｉｂが電流保持回路５０１ｂに流れ込んでいるときは、ソースドライバ回路１４は電流保持回路５０１ａにリセット電流Ｉａを書き込んでいる。電流保持回路５０１ａと５０１ｂは交互にソースドライバ回路１４からリセット電流Ｉａが書き込まれる。
【０２８２】
電流保持回路５０１ａにソースドライバ回路１４からリセット電流Ｉａを書き込むときは、トランジスタ（スイッチ）ＳＡａをオンさせる。そのとき、トランジスタ（スイッチ）ＳＡｂはオフにされる。画素１６から電流が電流保持回路５０１ａに流れ込ますときには、トランジスタ（スイッチ）ＳＡｂをオンさせる。そのとき、トランジスタ（スイッチ）ＳＡａはオフにされる。
【０２８３】
同様に、電流保持回路５０１ｂにソースドライバ回路１４からリセット電流Ｉａを書き込むときは、トランジスタ（スイッチ）ＳＢａをオンさせる。そのとき、トランジスタ（スイッチ）ＳＢｂはオフにされる。画素１６から電流が電流保持回路５０１ａに流れ込ますときには、トランジスタ（スイッチ）ＳＢｂをオンさせる。そのとき、トランジスタ（スイッチ）ＳＢａはオフにされる。以上のように構成することにより、ソースドライバ回路１４の構成を簡略化でき、また、出力端子数を削減することができる。
【０２８４】
ソースドライバ回路１４の出力端子２１を削減するには、図５１に示す様に画素１６ａ、１６ｂを構成することも効果的である。１つの出力端子２１には、１本のソース信号線１８が接続されている。１本のソース信号線には、２画素列が接続されている。画素１６ａと画素１６ｂは同一のソース信号線１８に接続されている。
【０２８５】
ソース信号線１８にはリセット電流Ｉａ、階調電圧Ｖｘまたは目標階調電圧Ｖｃが印加される。また、本発明の実施の形態の構成によっては、リセット電圧Ｖａが出力される。
【０２８６】
画素１６ａは１水平走査期間の前半にリセット電流Ｉａが印加され、画素１６ｂには前記画素１６ｂが選択されている期間以外の期間にリセット電流Ｉａが印加される。つまり、画素１６ａと画素１６ｂとは時分割で選択される。
【０２８７】
電圧プログラム方式では、階調電圧Ｖｘ、目標階調電圧Ｖｃに対して温度補償を実施することが好ましい。駆動用トランジスタ１１ａの電圧−電流（Ｖ−Ｉ）特性が温度依存性を有しているためである。
【０２８８】
本発明では、図５２に図示するように、画素１６に構成と同一あるいは類似の構成の温度検出回路（画素）５２１をアレイ基板に形成している。温度検出回路５２１はリセット電圧Ｖａの温度変化を検出する駆動用トランジスタ１１と保持用コンデンサ１９から構成される。
【０２８９】
温度検出回路５２１は、複数個がアレイ基板に形成される。１つの温度検出回路５２１では、この１つの温度検出回路５２１に欠陥があると、パネルモジュールが不良品となってしまうからである。図５２の実施例のように、複数個の温度検出回路５２１を形成しておけば、少なくとも１つの温度検出回路５２１が良品であればよい。複数個の温度検出回路５２１から１つの温度検出回路５２１の選択は、セレクタ回路５２４によって行う。
【０２９０】
各温度検出回路５２１には、定電流回路４１３が接続されている。定電流回路４１３はソースドライバ回路１４内に形成されている。また、定電流回路４１３はリセット電流Ｉａを出力する回路と同一である。定電流回路４１３は、リセット電流Ｉａと同一の大きさの電流を温度検出回路５２１に流す。したがって、温度検出回路５２１の駆動用トランジスタ１１のリセット電圧Ｖａが検出配線５２７に取り出される。
【０２９１】
セレクタ５２４は、１つの検出配線５２７を選択し、検出配線５２７に出力されているリセット電圧ＶａをＡＤ変換回路５２３に出力する。なお、セレクタ５２４はＶＤあるいはＨＤのタイミングで選択する温度検出回路５２１を変化させてもよいことは言うまでもない。この場合は、複数の温度検出回路５２１の出力Ｖａを平均化処理する。
【０２９２】
ＡＤ変換回路５２３はリセット電圧Ｖａをデジタルデータに変換する。データ比較回路５２５は、変換されたデジタルデータのリセット電圧Ｖａを外部記憶回路（たとえば、ＥＥＰＲＯＭ）５２２のデータと比較する。外部記憶回路５２２には、常温あるいは所定温度でのデジタルデータのリセット電圧Ｖａが記憶されている。
【０２９３】
常温あるいは所定温度でのデジタルデータのリセット電圧Ｖａと、温度検出回路５２１で取得したリセット電圧Ｖａと比較することにより、現パネルの温度に対応する電圧変動値が求まる。温度補償回路５２６は、この電圧変動値を用いて、階調電圧Ｖｘ、目標階調電圧Ｖｃに対して温度補償を実施する。
【０２９４】
以下、本発明のＥＬ表示パネルまたはＥＬ表示装置もしくはその駆動方法などを用いた装置などについて説明をする。以下の装置は、以前に説明した本発明の装置または方法を実施する。図５３は情報端末装置の一例としての携帯電話の平面図である。筐体５３３にアンテナ５３１、テンキー５３２などが取り付けられている。
【０２９５】
図５４はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部５４２とビデオかメラ本体５３３と具備し、撮影レンズ部５４２とビューファインダ部５３３とは背中合わせとなっている。また、ビューファインダ５３３には接眼カバーが取り付けられている。観察者（ユーザー）はこの接眼カバー部から表示パネル５３４の表示画面１８４を観察する。
【０２９６】
本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部１８４は支点５４１で角度を自由に調整できる。表示部１８４を使用しない時は、格納部５４３に格納される。
【０２９７】
上記実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図５５に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体５５１に付属されたモニター１８４として用いる。カメラ本体５５１にはシャッタ５５３の他、スイッチ５４４が取り付けられている。
【０２９８】
本発明の実施の形態で説明した表示装置あるいは駆動方法あるいは制御方法あるいは方式などの技術的思想は、ビデオカメラ、プロジェクター、立体（３Ｄ）テレビ、プロジェクションテレビ、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キャノンと東芝が開発したディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）などに適用できる。
【０２９９】
また、ビューファインダ、携帯電話のメインモニターおよびサブモニターあるいは時計表示部、ＰＨＳ、携帯情報端末およびそのモニター、デジタルカメラ、衛星テレビ、衛星モバイルテレビおよびそのモニターにも適用できる。電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、デジタルスチルカメラ、電子スチルカメラにも適用できる。
【０３００】
なお、本明細書では、駆動用トランジスタ１１ａ、スイッチング用トランジスタ１１ｂなどは薄膜トランジスタとして説明するが、これに限定するものではない。ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。
【０３０１】
ソースドライバ回路（ＩＣ）１４は、単なるドライバ機能だけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、レベルシフタ回路、データ変換回路、ラッチ回路、コマンドデコーダ、アドレス変換回路、画像メモリ（ＲＡＭ）などを内蔵させてもよい。
【０３０２】
アレイ３８２基板はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、アレイ基板３８２は、金属基板、セラミック基板、プラスティックシート（板）などを使用してよい。
【０３０３】
なお、本明細書に記載する加算あるいは減算とは、計算による算出を意味するものではない。電圧レベルシフト、レベル変換、電圧多重、増幅などの広い概念を意味するものである。取得したアナログデータをデジタルデータに変換して加算あるいは減算してもよいことは言うまでもない。また、電圧を測定とは、電圧を取得すること、電圧などを保持すること、電圧サンプルホールドすることまで含む広い技術概念である。
【０３０４】
なお、本発明は上記各実施形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形・変更が可能である。また、各実施形態は可能な限り適宜組み合わせて実施されてもよい。
【図面の簡単な説明】
【０３０５】
【図１】本発明の表示装置の構成図
【図２】本発明の表示装置の画素の構成図
【図３】従来の表示装置の構成図
【図４】（Ａ）〜（Ｃ）：本発明の表示装置の動作の説明図
【図５】本発明の表示装置の構成図
【図６】本発明の表示装置の構成図
【図７】本発明の表示装置の説明図
【図８】本発明の表示装置の構成図
【図９】本発明の表示装置の構成図
【図１０】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図１１】本発明の表示装置の説明図
【図１２】本発明の表示装置の説明図
【図１３】本発明の表示装置の説明図
【図１４】本発明の表示装置の説明図
【図１５】本発明の表示装置の駆動方法の説明図
【図１６】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図１７】（Ａ）〜（Ｂ）：本発明の表示装置の説明図
【図１８】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図１９】（Ａ）〜（Ｃ）：本発明の表示装置の駆動方法の説明図
【図２０】本発明の表示装置の構成図
【図２１】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の説明図
【図２２】（Ａ）〜（Ｂ）：本発明の表示装置の駆動方法の構成図
【図２３】本発明の表示装置の説明図
【図２４】本発明の表示装置の説明図
【図２５】（Ａ）〜（Ｂ）：本発明の表示装置の説明図
【図２６】本発明の表示装置の説明図
【図２７】本発明の表示装置の説明図
【図２８】本発明の表示装置の構成図
【図２９】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３０】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３１】（Ａ）〜（Ｂ）：本発明の表示装置の構成図
【図３２】本発明の表示装置の構成図
【図３３】本発明の表示装置の構成図
【図３４】本発明の表示装置の構成図
【図３５】本発明の表示装置の構成図
【図３６】本発明の表示装置の構成図
【図３７】本発明の表示装置の構成図
【図３８】本発明の表示装置の構成図
【図３９】本発明の表示装置の構成図
【図４０】本発明の表示装置の構成図
【図４１】本発明の表示装置の構成図
【図４２】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４３】本発明の表示装置の構成図
【図４４】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４５】本発明の表示装置の構成図
【図４６】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４７】本発明の表示装置の構成図
【図４８】本発明の表示装置のトランジスタなどの動作を示した説明図
【図４９】本発明の表示装置の構成図
【図５０】本発明の表示装置の構成図
【図５１】本発明の表示装置の構成図
【図５２】本発明の表示装置の構成図
【図５３】本発明の表示装置を用いた携帯電話の平面図
【図５４】本発明の表示装置を用いたビデオカメラの斜視図
【図５５】本発明の表示装置を用いた電子カメラの斜視図
【符号の説明】
【０３０６】
１０ 定電流出力回路
１１ トランジスタ（薄膜トランジスタ、ＴＦＴ）
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバＩＣ（回路）
１５ ＥＬ（素子、発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
２０ 電圧階調回路
２１ 出力端子
５５ ＤＡ変換回路
５２ コンデンサ（ＤＣ成分カット回路）
５３ オペアンプ
６１ 加算回路
６２ ＡＤ変換回路
９１ エミッタフォロワ回路
１８１ 書き込み行
１８２ 非表示領域（非点灯領域、黒表示領域）
１８３ 表示領域（点灯領域、画像表示領域）
１８４ 表示領域（表示画面、表示部）
２０１ シフトレジスタ回路
２０２ バッファ回路
２８１ スイッチ（オンオフ手段）
２８２ 内部配線（出力配線）
２８３ ゲート配線
２８４ 単位トランジスタ
２９１ オペアンプ
２９２ トランジスタ
３３１ 電子ボリウム
３４１ 一致回路
３４２ カウンタ
３４３ ＡＮＤ回路
３５１ ラッチ回路
３５２ セレクタ回路
３５３ プリチャージ回路
３６１ サンプルホールド回路（電圧保持手段）
３８１ スイッチ回路
４１１ 階調電圧回路
４１３ 定電流回路（電流発生回路）
５０１ 電流保持回路
５２１ 温度検出回路
５２２ 外部記憶回路
５２３ Ａ／Ｄ変換回路
５２４ セレクタ回路
５２５ データ比較回路
５２６ 温度補償回路
５３１ アンテナ
５３２ キー
５３３ 筐体
５３４ 表示パネル
５４１ 支点（回転部）
５４２ 撮影レンズ（撮影手段）
５４３ 格納部
５４４ スイッチ
５５１ 本体
５５２ 撮影部
５５３ シャッタスイッチ
【特許請求の範囲】
【請求項１】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記定電流回路が発生する前記定電流は、ソース信号線を介して前記画素に供給され、
前記階調電圧回路が発生する前記階調電圧は、前記ソース信号線を介して前記画素に供給される、ＥＬ表示装置。
【請求項２】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置は、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを備え、
前記画素が、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、ソース信 号線と前記駆動用トランジスタ間に電流経路を形成するスイッチング用トランジス タとを有しており、
前記ＥＬ表示装置の駆動方法は、
前記定電流回路が発生する前記定電流を、前記ソース信号線を介して前記画素に印 加するステップと、
前記定電流が前記ソース信号線に印加された状態で、前記ソース信号線の電位を取 得するステップと、
前記取得した電位と前記階調電圧を加算し又は前記取得した電位から前記階調電圧 を減算して、前記加算又は減算の結果を前記ソース信号線を介して前記画素の前 記駆動用トランジスタに印加するステップと、
を備えた、ＥＬ表示装置の駆動方法。
【請求項３】
前記定電流を前記画素に印加する期間又は前記期間の前に、前記ソース信号線又は前記画素にプリチャージ電圧を印加する、請求項２記載のＥＬ表示装置の駆動方法。
【請求項４】
前記定電流回路は、複数の単位トランジスタから構成されている、請求項２記載のＥＬ表示装置の駆動方法。
【請求項５】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、ソース信号線と前記駆動用トランジスタ間に電流経路を形成する第１のスイッチング用トランジスタと、前記コンデンサを介して前記駆動用トランジスタに前記階調電圧を印加する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置。
【請求項６】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
前記画素に前記定電流を供給する第１のソース信号線と、
前記画素に前記階調電圧を供給する第２のソース信号線とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、前記第１のソース信号線と前記駆動用トランジスタ間に電流経路を形成する第１のスイッチング用トランジスタと、前記第２のソース信号線とコンデンサ間に電気経路を形成する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置。
【請求項７】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
コンデンサと、
前記画素に前記定電流を供給するソース信号線とを具備し、
前記階調電圧は、前記コンデンサを介して前記ソース信号線に印加される、ＥＬ表示装置。
【請求項８】
ＥＬ素子を有する画素がマトリックス状に形成された表示部と、
前記ＥＬ素子の駆動用トランジスタにリセット電流を出力する定電流出力回路と、
前記リセット電流を印加した状態で前記駆動用トランジスタのゲート端子電位を取得する電圧保持回路と、
映像信号に対応する階調電圧を出力する階調電圧回路と、
前記ゲート端子電位と、前記階調電圧を加算し又は前記ゲート端子電位から前記階調電圧を減算して前記加算又は減算の結果を前記駆動用トランジスタのゲート端子に印加する電圧印加回路を具備する、ＥＬ表示装置。
【請求項１】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記定電流回路が発生する前記定電流は、ソース信号線を介して前記画素に供給され、
前記階調電圧回路が発生する前記階調電圧は、前記ソース信号線を介して前記画素に供給される、ＥＬ表示装置。
【請求項２】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置の駆動方法であって、
前記ＥＬ表示装置は、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを備え、
前記画素が、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、ソース信 号線と前記駆動用トランジスタ間に電流経路を形成するスイッチング用トランジス タとを有しており、
前記ＥＬ表示装置の駆動方法は、
前記定電流回路が発生する前記定電流を、前記ソース信号線を介して前記画素に印 加するステップと、
前記定電流が前記ソース信号線に印加された状態で、前記ソース信号線の電位を取 得するステップと、
前記取得した電位と前記階調電圧を加算し又は前記取得した電位から前記階調電圧 を減算して、前記加算又は減算の結果を前記ソース信号線を介して前記画素の前 記駆動用トランジスタに印加するステップと、
を備えた、ＥＬ表示装置の駆動方法。
【請求項３】
前記定電流を前記画素に印加する期間又は前記期間の前に、前記ソース信号線又は前記画素にプリチャージ電圧を印加する、請求項２記載のＥＬ表示装置の駆動方法。
【請求項４】
前記定電流回路は、複数の単位トランジスタから構成されている、請求項２記載のＥＬ表示装置の駆動方法。
【請求項５】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、ソース信号線と前記駆動用トランジスタ間に電流経路を形成する第１のスイッチング用トランジスタと、前記コンデンサを介して前記駆動用トランジスタに前記階調電圧を印加する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置。
【請求項６】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
前記画素に前記定電流を供給する第１のソース信号線と、
前記画素に前記階調電圧を供給する第２のソース信号線とを具備し、
前記画素は、前記ＥＬ素子に駆動電流を供給する駆動用トランジスタと、前記駆動用トランジスタのゲート端子と接続されたコンデンサと、前記第１のソース信号線と前記駆動用トランジスタ間に電流経路を形成する第１のスイッチング用トランジスタと、前記第２のソース信号線とコンデンサ間に電気経路を形成する第２のスイッチング用トランジスタとを有する、ＥＬ表示装置。
【請求項７】
ＥＬ素子を有する画素がマトリックス状に形成されたＥＬ表示装置であって、
所定の定電流を発生する定電流回路と、
階調電圧を発生する階調電圧回路と、
コンデンサと、
前記画素に前記定電流を供給するソース信号線とを具備し、
前記階調電圧は、前記コンデンサを介して前記ソース信号線に印加される、ＥＬ表示装置。
【請求項８】
ＥＬ素子を有する画素がマトリックス状に形成された表示部と、
前記ＥＬ素子の駆動用トランジスタにリセット電流を出力する定電流出力回路と、
前記リセット電流を印加した状態で前記駆動用トランジスタのゲート端子電位を取得する電圧保持回路と、
映像信号に対応する階調電圧を出力する階調電圧回路と、
前記ゲート端子電位と、前記階調電圧を加算し又は前記ゲート端子電位から前記階調電圧を減算して前記加算又は減算の結果を前記駆動用トランジスタのゲート端子に印加する電圧印加回路を具備する、ＥＬ表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【公開番号】特開２００７−１７９０３７（Ｐ２００７−１７９０３７Ａ）
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００６−３２５００５（Ｐ２００６−３２５００５）
【出願日】平成１８年１１月３０日（２００６．１１．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１８年１１月３０日（２００６．１１．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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