ＶＣＯ位相テスト回路
【課題】簡便な冶具や計測器を用いて多相出力を有するＶＣＯにおける出力クロック信号間の位相差を容易に測定、評価することができるＶＣＯ位相テスト回路を実現する。
【解決手段】本発明のＶＣＯ位相テスト回路は、基準となるクロック信号ＴＰ０が第１の入力に接続され、ＴＰ０と周期が同じで位相が異なるクロック信号ＴＰ１〜ｎが第２の入力に接続され、ＴＰ０とＴＰ１〜ｎとの間のそれぞれの位相差に対応するパルス幅を持ちＴＰ０と周期が同じパルス信号ＰＷＭ１〜ｎを生成するＰＷＭパルス生成回路１１と、ＰＷＭ１〜ｎが入力され、ＰＷＭ１〜ｎのパルス幅に対応した電圧のＤＣ電圧ＤＣＬ１〜ｎを生成するローパスフィルターＬＰＦ１〜ｎと、ＤＣＬ１〜ｎが所定の電圧範囲にある場合に有効となる判定結果信号ＯＵＴを生成する合否判定回路１２を有する。
【解決手段】本発明のＶＣＯ位相テスト回路は、基準となるクロック信号ＴＰ０が第１の入力に接続され、ＴＰ０と周期が同じで位相が異なるクロック信号ＴＰ１〜ｎが第２の入力に接続され、ＴＰ０とＴＰ１〜ｎとの間のそれぞれの位相差に対応するパルス幅を持ちＴＰ０と周期が同じパルス信号ＰＷＭ１〜ｎを生成するＰＷＭパルス生成回路１１と、ＰＷＭ１〜ｎが入力され、ＰＷＭ１〜ｎのパルス幅に対応した電圧のＤＣ電圧ＤＣＬ１〜ｎを生成するローパスフィルターＬＰＦ１〜ｎと、ＤＣＬ１〜ｎが所定の電圧範囲にある場合に有効となる判定結果信号ＯＵＴを生成する合否判定回路１２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＣＯ位相テスト回路に係わり、特に、多相出力タップを有するＶＣＯの位相テスト回路に関する。
【背景技術】
【０００２】
近年、コンピュータ、ゲーム機器、およびネットワーク機器等の高速化に伴い、システム上での各半導体チップ間のデータ転送速度も高速化されている。このようなシステムでは、入出力回路のデータレートを高速化するために、ＰＬＬ（位相同期化ループ）回路を用いて、外部の基準クロックよりも多相の高周波クロックを生成して高いデータレートの入出力を実現することが行われている。多相出力ＶＣＯ（電圧制御発振回路）は、このようなＰＬＬ回路で広く用いられている（例えば、「特許文献１」を参照。）。従来、多相出力ＶＣＯの出力クロック信号間の位相評価では、多相出力ＶＣＯからの各出力クロック信号をＭＵＸ（選択回路）で選択し、デバイスの外部に接続した位相測定器によって位相を測定し評価を行っていた。
【０００３】
しかしながら、近年のＶＣＯは発振周波数がより高くなっており、半導体チップ外部に信号を取り出そうとすると、外界ノイズや、パッケージ、ソケット、評価ボード、配線などによるＬＣＲ成分や、インピーダンス不整合による反射、配線長によるスキュー等によって波形が乱れ位相がズレやすく、位相測定が難しい状況であった。また、物理的な限界もあるために波形の乱れによる測定誤差の増大も否めなく、ＶＣＯの諸特性や信頼性評価が難しくなる一方であった。このように、従来の多相出力ＶＣＯの出力間位相評価では、僅かな位相差を測定しなければならないために、高精度な計測器や対ノイズ／対スキュー対策を入れ込んだ特注の評価冶具やケーブルが必要不可欠であり、信頼性の高い測定値を得るためには、評価インフラの整備面で評価コストが非常に高く付くという問題があった。
【０００４】
また、近年の多相出力ＶＣＯの出力タップ数は大変多いものがあり、従来の半導体チップでは、外部信号数の削減のためにＶＣＯからの出力クロック信号をＭＵＸで切換えて出力する場合が少なくなかった。このため、測定に際しては出力タップからのクロック信号の切換えや、出力タップの切換えごとに計測器の調整やスタンバイなどの煩雑な作業が必要となり、その作業効率の悪さは評価時間の増加を招き、量産時にはテストコスト増大としてデバイス単価にはね返る懸念があるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０２４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、簡便な冶具や計測器を用いて出力クロック信号間の位相差を容易に測定、評価することができるＶＣＯ位相テスト回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基準となる第１のクロック信号が第１の入力に接続され、前記第１のクロック信号と周期が同じで位相が異なる第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応した電圧のＤＣ電圧を生成するローパスフィルターと、前記ローパスフィルターからの前記ＤＣ電圧が所定の電圧範囲にある場合に有効となる判定結果信号を生成する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【０００８】
また、本発明の別の一態様によれば、基準となる第１のクロック信号と周期が同じで前記第１のクロック信号と位相が異なる複数のクロック信号が入力され、入力される選択切り替え信号に基づいて前記複数のクロック信号のうち１つを逐次選択して第２のクロック信号として出力する選択手段と、前記第１のクロック信号が第１の入力に接続され、前記選択手段からの前記第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応して順次電圧レベルが変化するＤＣ電圧を生成するローパスフィルターと、前記選択切り替え信号に対応して異なる電圧レベルの基準電圧を順次生成する判定レベル発生手段と、前記ローパスフィルターからの前記ＤＣ電圧と前記判定レベル発生手段からの前記参照電圧とを前記選択切り替え信号に対応して順次比較し、前記比較の結果が前記複数のクロック信号に対してすべて所定の電圧範囲にある場合に判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【０００９】
さらに、本発明の別の一態様によれば、周期が同じで位相の異なる複数のクロック信号が入力され、入力される第１の選択切り替え信号に基づいて前記複数のクロック信号のうち１つを選択して第１のクロック信号として出力する第１の選択手段と、入力される第１の遅延切り替え信号に基づいて前記第１の選択手段からの前記第１のクロック信号を所定の時間遅延させて第１の遅延クロック信号として出力する第１の可変遅延手段と、前記複数のクロック信号が入力され、入力される第２の選択切り替え信号に基づいて前記複数のクロックのうち前記第１のクロック信号とは異なる１つを選択して第２のクロック信号として出力する第２の選択手段と、入力される第２の遅延切り替え信号に基づいて前記第２の選択手段からの前記第２のクロック信号を所定の時間遅延させて第２の遅延クロック信号として出力する第２の可変遅延手段と、前記第１の遅延クロック信号および前記第２の遅延クロック信号が入力され、前記第１の遅延クロック信号と前記第２の遅延クロック信号との位相の順序を判定する位相順判定手段と、前記位相順判定手段の判定結果が所定の順序である場合に有効となる判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【発明の効果】
【００１０】
本発明によれば、簡便な冶具や計測器を用いて容易に測定、評価することができ、半導体チップの評価時間および評価コストを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図２】本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す図。
【図３】本発明の実施例２に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図４】本発明の実施例２に係るＶＣＯ位相テスト回路の動作を示す特性図。
【図５】本発明の実施例２に係るＶＣＯ位相テスト回路の他の回路を示す特性図。
【図６】本発明の実施例３に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図７】本発明の実施例３に係るＶＣＯ位相テスト回路の動作を示す特性図。
【図８】本発明の実施例４に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図９】本発明の実施例５に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図１０】本発明の実施例６に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、位相の異なる（ｎ＋１）個の出力クロック信号０〜ｎ（ｎは１以上の整数。以下、「ＴＰ０〜ＴＰｎ」という。）を出力する複数の出力タップを有する多相出力タップ付きＶＣＯ１０に対して、ＴＰ０〜ＴＰｎ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
【００１４】
本発明の実施例１に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号１〜ｎ（以下、「ＰＷＭ１〜ＰＷＭｎ」という。）を生成するＰＷＭパルス生成回路１１、ＤＣレベル信号１〜ｎ（以下、「ＤＣＬ１〜ＤＣＬｎ」という。）を生成するｎ個のローパスフィルター１〜ｎ（以下、「ＬＰＦ１〜ＬＰＦｎ」という。）、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号（以下、「ＯＵＴ」という。）を出力する合否判定回路１２を備えている。
【００１５】
ＰＷＭパルス生成回路１１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路１１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路１１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路１１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００１６】
ＰＷＭパルス生成回路１１は、図１に示したように、ｎ個の２入力ＡＮＤゲート回路１１〜１ｎ（以下、「ＡＮＤ１１〜１ｎ」という。）で構成され、ＡＮＤ１１の第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１１の第２の入力にはＰＷＭパルス生成回路１１の第２の入力であるＴＰ１が接続され、ＡＮＤ１１の出力はＰＷＭパルス生成回路１１の第１の出力であるＰＷＭ１として出力され、ＡＮＤ１２の第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１２の第２の入力にはＰＷＭパルス生成回路１１の第３の入力であるＴＰ２が接続され、ＡＮＤ１２の出力はＰＷＭパルス生成回路１１の第２の出力であるＰＷＭ２として出力され、同様に、ＡＮＤ１ｎの第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１ｎの第２の入力にはＰＷＭパルス生成回路１１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＡＮＤ１ｎの出力はＰＷＭパルス生成回路１１の第ｎの出力であるＰＷＭｎとして出力されている。
【００１７】
ＰＷＭパルス生成回路１１は、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に対応するパルス幅を持つｎ個のパルス信号ＰＷＭ１〜ＰＷＭｎを生成し、それぞれをＬＰＦ１〜ＬＰＦｎに出力する。
【００１８】
ＬＰＦ１の入力にはＰＷＭパルス生成回路１１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路１２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路１１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路１２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路１１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路１２の第ｎの入力に供給されている。
【００１９】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路１２に出力する。
【００２０】
合否判定回路１２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００２１】
ＯＵＴは論理レベルの出力であるので、外部に接続された測定器は、ＯＵＴを検査することで、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００２２】
合否判定回路１２は、図１に示したように、基準電圧１〜ｉ（以下、「ｒ１〜ｒｉ」という。）を生成する抵抗アレイ１３、ＤＣＬ１〜ＤＣＬｎとｒ１〜ｒｉを比較して位相差を判定し出力タップごとの位相差判定信号１〜ｎ（以下、「ＰＨ１〜ＰＨｎ」という。）を出力するｎ個の位相差判定回路１４１〜１４ｎ、およびＰＨ１〜ＰＨｎを判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路３（以下、「ＡＮＤ３」という。）を備えている。
【００２３】
位相差判定回路１４１の第１の入力には合否判定回路１２の第１の入力であるＤＣＬ１が入力され、位相差判定回路１４１の第２の入力には抵抗アレイ１３からのｒ１が入力され、位相差判定回路１４１の第３の入力には抵抗アレイ１３からのｒ２が入力され、位相差判定回路１４１の出力であるＰＨ１はＡＮＤ３の第１の入力に供給されている。
【００２４】
位相差判定回路１４２の第１の入力には合否判定回路１２の第２の入力であるＤＣＬ２が入力され、位相差判定回路１４２の第２の入力には抵抗アレイ１３からのｒ３が入力され、位相差判定回路１４２の第３の入力には抵抗アレイ１３からのｒ４が入力され、位相差判定回路１４２の出力であるＰＨ２はＡＮＤ３の第２の入力に供給されている。
【００２５】
同様に、位相差判定回路１４ｎの第１の入力には合否判定回路１２の第ｎの入力であるＤＣＬｎが入力され、位相差判定回路１４ｎの第２の入力には抵抗アレイ１３からのｒｉ−１が入力され、位相差判定回路１４ｎの第３の入力には抵抗アレイ１３からのｒｉが入力され、位相差判定回路１４ｎの出力であるＰＨｎはＡＮＤ３の第ｎの入力に供給され、ＡＮＤ３の出力は合否判定回路１２の出力ＯＵＴとして出力されている。
【００２６】
抵抗アレイ１３は、ｋ個の抵抗Ｒ１〜Ｒｋで構成され、Ｒ１の一端は電源電位Ｖｐｐおよび抵抗アレイ１３の第１の出力に接続され、Ｒ１の他端はＲ２の一端および抵抗アレイ１３の第２の出力に接続され、Ｒ２の他端はＲ３の一端および抵抗アレイ１３の第３の出力に接続され、同様に、Ｒｋ−２の他端はＲｋ−１の一端および抵抗アレイ１３の第(ｋ−１)の出力に接続され、Ｒｋ−１の他端はＲｋの一端および抵抗アレイ１３の第ｋの出力接続され、Ｒｋの他端は接地電位ＧＮＤおよび抵抗アレイ１３の第(ｋ＋１)の出力に接続されている。
【００２７】
Ｒ１〜Ｒｋの抵抗値は、基準となるＴＰ０に対するＴＰ１〜ＴＰｎの位相差が満たすべきスペックに対応して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。ｒ１〜ｒｉの詳細な決定方法は、図２（ｂ）を用いて後述する。
【００２８】
位相差判定回路１４１は２つのコンパレータ１１、２１（以下、「ＣＰ１１、２１」という。）および１つの２入力ＡＮＤゲート回路２１（以下、「ＡＮＤ２１」という。）で構成され、ＣＰ１１の(＋)入力には位相差判定回路１４１の第２の入力であるｒ１が接続され、ＣＰ１１の(−)入力には位相差判定回路１４１の第１の入力であるＤＣＬ１が接続され、ＣＰ１１の出力はＡＮＤ２１の第１の入力に接続され、ＣＰ２１の(−)入力には位相差判定回路１４１の第３の入力であるｒ２が接続され、ＣＰ２１の(＋)入力には位相差判定回路１４１の第１の入力であるＤＣＬ１が接続され、ＣＰ２１の出力はＡＮＤ２１の第２の入力に接続され、ＡＮＤ２１の出力は位相差判定回路１４１の出力ＰＨ１に接続されている。
【００２９】
位相差判定回路１４２は２つのコンパレータ１２、２２（以下、「ＣＰ１２、２２」という。）および１つの２入力ＡＮＤゲート回路２２（以下、「ＡＮＤ２２」という。）で構成され、ＣＰ１２の(＋)入力には位相差判定回路１４２の第２の入力であるｒ３が接続され、ＣＰ１２の(−)入力には位相差判定回路１４２の第１の入力であるＤＣＬ２が接続され、ＣＰ１２の出力はＡＮＤ２２の第１の入力に接続され、ＣＰ２２の(−)入力には位相差判定回路１４２の第３の入力であるｒ４が接続され、ＣＰ２２の(＋)入力には位相差判定回路１４２の第１の入力であるＤＣＬ２が接続され、ＣＰ２２の出力はＡＮＤ２２の第２の入力に接続され、ＡＮＤ２２の出力は位相差判定回路１４２の出力ＰＨ２に接続されている。
【００３０】
同様に、位相差判定回路１４ｎは２つのコンパレータ１ｎ、２ｎ（以下、「ＣＰ１ｎ、２ｎ」という。）および１つの２入力ＡＮＤゲート回路２ｎ（以下、「ＡＮＤ２ｎ」という。）で構成され、ＣＰ１ｎの(＋)入力には位相差判定回路１４ｎの第２の入力であるｒｉ−１が接続され、ＣＰ１ｎの(−)入力には位相差判定回路１４ｎの第１の入力であるＤＣＬｎが接続され、ＣＰ１ｎの出力はＡＮＤ２ｎの第１の入力に接続され、ＣＰ２ｎの(−)入力には位相差判定回路１４ｎの第３の入力であるｒｉが接続され、ＣＰ２ｎの(＋)入力には位相差判定回路１４ｎの第１の入力であるＤＣＬｎが接続され、ＣＰ２ｎの出力はＡＮＤ２ｎの第２の入力に接続され、ＡＮＤ２ｎの出力は位相差判定回路１４ｎの出力ＰＨｎに接続されている。
【００３１】
位相差判定回路１４１〜１４ｎは、ＤＣＬ１〜ＤＣＬｎとｒ１〜ｒｉを比較し、ＤＣＬ１〜ＤＣＬｎがそれぞれ所定の電圧範囲に収まっているかを判定する。例えば、位相差判定回路１４１の出力ＰＨ１は、ＤＣＬ１の電圧がｒ２＜ＤＣＬ１＜ｒ１である場合に“Ｈ”レベル（ＯＫ）となり、それ以外の場合に“Ｌ”レベル（ＮＧ）となる。
【００３２】
ＡＮＤ３の出力ＯＵＴは、ＰＨ１〜ＰＨｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ１〜ＰＨｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【００３３】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図２（ａ）は、本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す波形図である。ここでは、説明のため、ＴＰ１およびＴＰ２に係る信号、すなわち、ＴＰ０、ＴＰ１、ＴＰ２、ＰＷＭ１、ＰＷＭ２、ＤＣＬ１、およびＤＣＬ２の波形を示した。
【００３４】
また、図２（ｂ）は、本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路１１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００３５】
図２（ａ）に示したように、ＰＷＭ１はＴＰ０およびＴＰ１がともに“Ｈ”レベルの時に“Ｈ”レベルになり、ＰＷＭ２はＴＰ０およびＴＰ２がともに“Ｈ”レベルの時に“Ｈ”レベルになる。すなわち、ＰＷＭ１〜ＰＷＭｎは、それぞれ、基準となるＴＰ０からの位相差に応じた“Ｈ”レベルのバルス幅を有するパルス信号として生成される。
【００３６】
したがって、ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図２（ｂ）に特性図で示したように、それぞれのＴＰ０からの位相差に応じて変化する。
【００３７】
例えば、基準となるＴＰ０のデューティー比（“Ｈ”レベル幅の周期Ｔに対する比率。）が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。以後、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。
【００３８】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００３９】
位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図２（ｂ）から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００４０】
上記実施例１によれば、基準となるＴＰ０とＴＰ１〜ＴＰｎとの位相差をそれぞれＤＣレベルの電圧に変換してｒ１〜ｒｉと比較し、判定結果が論理レベル（“Ｈ／Ｌ”）で出力されるので、ＴＰ０〜ＴＰｎの周波数に関わりなく簡便な冶具や計測器を用いて容易に測定、評価することができ、半導体チップの評価時間および評価コストを抑制することができる。
【実施例２】
【００４１】
図３は、本発明の実施例２に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例１と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の構成、機能を有する回路、信号には実施例１と同じ符号を用いた。
【００４２】
本発明の実施例２に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号ＰＷＭ１〜ＰＷＭｎを生成するＰＷＭパルス生成回路３１、ＤＣレベル信号ＤＣＬ１〜ＤＣＬｎを生成するｎ個のローパスフィルターＬＰＦ１〜ＬＰＦｎ、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路３２を備えている。
【００４３】
ＰＷＭパルス生成回路３１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路３１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路３１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路３１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００４４】
ＬＰＦ１の入力にはＰＷＭパルス生成回路３１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路３２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路３１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路３２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路３１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路３２の第ｎの入力に供給されている。
【００４５】
ＰＷＭパルス生成回路３１は、図３に示したように、ｎ個の２入力ＯＲゲート回路１１〜１ｎ（以下、「ＯＲ１１〜１ｎ」という。）で構成され、ＯＲ１１の第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１１の第２の入力にはＰＷＭパルス生成回路３１の第２の入力であるＴＰ１が接続され、ＯＲ１１の出力はＰＷＭパルス生成回路３１の第１の出力であるＰＷＭ１として出力され、ＯＲ１２の第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１２の第２の入力にはＰＷＭパルス生成回路３１の第３の入力であるＴＰ２が接続され、ＯＲ１２の出力はＰＷＭパルス生成回路３１の第２の出力であるＰＷＭ２として出力され、同様に、ＯＲ１ｎの第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１ｎの第２の入力にはＰＷＭパルス生成回路３１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＯＲ１ｎの出力はＰＷＭパルス生成回路３１の第ｎの出力であるＰＷＭｎとして出力されている。
【００４６】
ＰＷＭパルス生成回路３１は、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に対応するパルス幅を持つｎ個のパルス信号ＰＷＭ１〜ＰＷＭｎを生成し、それぞれをＬＰＦ１〜ＬＰＦｎに出力する。
【００４７】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路３２に出力する。
【００４８】
合否判定回路３２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００４９】
合否判定回路３２の構成、機能は実施例１と同様であるので、詳細な説明は省略する。実施例１との違いは、ＰＷＭ１〜ＰＷＭｎの生成方法に応じて抵抗アレイ１３からの出力ｒ１〜ｒｉの電圧値が異なることである。
【００５０】
合否判定回路３２の出力ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００５１】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図４は、本発明の実施例２に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路３１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００５２】
ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図４に特性図で示したように、それぞれのＴＰ０からの位相差に応じて変化する。
【００５３】
例えば、基準となるＴＰ０のデューティー比が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。ＰＷＭパルス生成回路３１はＯＲゲート回路で構成されているので、以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００５４】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００５５】
合否判定回路３２の位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図４から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００５６】
上記実施例２によれば、実施例１と同様の効果が得られる。
【００５７】
上述の実施例２の説明では、ＰＷＭパルス生成回路３１はｎ個の２入力ＯＲゲート回路で構成されるとしたが、本発明はこれに限られるものではなく、例えば、図５に特性図を示したように、種々の論理ゲート回路を使用して構成することもできる。
【００５８】
図５（ａ）に示したように、ＮＡＮＤゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％であれば、動作の特性はＯＲゲート回路を用いた場合と同じになる。
【００５９】
また、図５（ｂ）に示したように、ＮＯＲゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％であれば、動作の特性はＡＮＤゲート回路を用いた場合と同じになる。
【００６０】
さらに、図５（ｃ）に示したように、ＸＯＲ（排他的論理和）ゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００６１】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。
【００６２】
さらに、図５（ｄ）に示したように、ＸＮＯＲ（排他的論理和の否定）ゲート回路を用いた場合には、ＸＯＲゲート回路と逆の特性となる。すなわち、位相差０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなり、位相差１８０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなり、位相差３６０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなる。
【００６３】
また、上述の実施例１および実施例２の説明では、ＰＷＭパルス生成回路１１またはＰＷＭパルス生成回路３１はｎ個の２入力論理ゲート回路で構成されるとしたが、本発明はこれに限られるものではなく、例えば、３入力の論理ゲート回路を用い第３の入力にテスト信号などの状態判別信号を入力するようにしても良い。
【実施例３】
【００６４】
図６は、本発明の実施例３に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例１と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の構成、機能を有する回路、信号には実施例１と同じ符号を用いた。
【００６５】
本発明の実施例３に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号ＰＷＭ１〜ＰＷＭｎを生成するＰＷＭパルス生成回路６１、ＤＣレベル信号ＤＣＬ１〜ＤＣＬｎを生成するｎ個のローパスフィルターＬＰＦ１〜ＬＰＦｎ、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路６２を備えている。
【００６６】
ＰＷＭパルス生成回路６１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路６１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路６１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路６１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００６７】
ＬＰＦ１の入力にはＰＷＭパルス生成回路６１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路６２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路６１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路６２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路６１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路６２の第ｎの入力に供給されている。
【００６８】
ＰＷＭパルス生成回路６１は、図６に示したように、ｎ個の同期クリアー付きデータラッチ回路１１〜１ｎ（以下、「ＤＬ１１〜１ｎ」という。）で構成され、ＤＬ１１のＤ入力（データ入力）には電源（“Ｈ”レベル）が接続され、ＤＬ１１のＣＬ入力（同期クリアー入力）にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１１のＣＫ入力（ラッチクロック入力）にはＰＷＭパルス生成回路６１の第２の入力であるＴＰ１が接続され、ＤＬ１１の/Ｑ出力（反転出力）はＰＷＭパルス生成回路６１の第１の出力であるＰＷＭ１として出力され、ＤＬ１２のＤ入力には電源（“Ｈ”レベル）が接続され、ＤＬ１２のＣＬ入力にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１２のＣＫ入力にはＰＷＭパルス生成回路６１の第３の入力であるＴＰ２が接続され、ＤＬ１２の/Ｑ出力はＰＷＭパルス生成回路６１の第２の出力であるＰＷＭ２として出力され、同様に、ＤＬ１ｎのＤ入力には電源（“Ｈ”レベル）が接続され、ＤＬ１ｎのＣＬ入力にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１ｎのＣＫ入力にはＰＷＭパルス生成回路６１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＤＬ１ｎの/Ｑ出力はＰＷＭパルス生成回路６１の第ｎの出力であるＰＷＭｎとして出力されている。
【００６９】
ＤＬ１１〜ＤＬ１ｎは、ＴＰ０の立ち上がりで/Ｑ出力がクリアー（“Ｈ”レベル）され、ＣＫに入力されるＴＰ１〜ＴＰｎの立ち上がりで/Ｑ出力がセット（“Ｌ”レベル）される。すなわち、ＰＷＭパルス生成回路６１からＬＰＦ１〜ＬＰＦｎに出力されるＰＷＭ１〜ＰＷＭｎは、ＴＰ０と周期Ｔが同じで、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に応じて“Ｈ”レベルのパルス幅が異なるパルス信号である。
【００７０】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路６２に出力する。
【００７１】
合否判定回路６２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００７２】
合否判定回路６２の構成、機能は実施例１と同様であるので、詳細な説明は省略する。実施例１との違いは、ＰＷＭ１〜ＰＷＭｎの生成方法に応じて抵抗アレイ１３からの出力ｒ１〜ｒｉの電圧値が異なることである。
【００７３】
合否判定回路６２の出力ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００７４】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図７は、本発明の実施例３に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路６１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００７５】
ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図７に特性図で示したように、それぞれのＴＰ０からの位相差に応じて直線的に変化する。
【００７６】
すなわち、ＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００７７】
ＴＰ０との位相差が１８０°以上では、位相差増加と共にデューティー比はさらに増加し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００７８】
合否判定回路６２の位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図７から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００７９】
上記実施例３によれば、実施例１と同様の効果が得られるばかりでなく、基準となるＴＰ０に対するＴＰ１〜ＴＰｎの位相差が１８０°を超えても平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルが反転せず、連続した直線上の合否判定レベルによって合否判定ができるというメリットがある。
【００８０】
上述の実施例３の説明では、ＰＷＭパルス生成回路６１はｎ個の同期クリアー付きデータラッチ回路ＤＬ１１〜ＤＬ１ｎで構成されるとしたが、本発明はこれに限られるものではなく、例えば、ｎ個の同期プリセット付きデータラッチ回路を用いて構成しても良い。すなわち、データ入力は“Ｌ”レベルに固定し、同期ラッチプリセット入力には基準となるＴＰ０を接続し、ラッチクロック入力にはＴＰ１〜ＴＰｎをそれぞれ接続して構成することもできる。
【００８１】
また、上述の実施例１〜実施例３の説明では、合否判定回路はチップ上に設けられるとしたが、本発明はこれに限られるものではない。ＤＣＬ１〜ＤＣＬｎはＴＰ０〜ＴＰｎの周波数にほとんど依存しないＤＣレベルの電圧であるので、合否判定回路をチップの外部、例えば、測定用治具が取り付けられている測定ボード上などに設けるようにしても良い。
【００８２】
さらに、合否判定回路をチップ上に設ける場合でも、基準電圧ｒ１〜ｒｉを外部から入力するようにしても良い。
【実施例４】
【００８３】
図８は、本発明の実施例４に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、実施例１と同様の多相出力タップ付きＶＣＯ１０に対して、タップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の信号には実施例１と同じ符号を用いた。
【００８４】
本発明の実施例４に係るＶＣＯ位相テスト回路は、ＴＰ１〜ＴＰｎの中から１つを選択して選択クロック信号ＭＰ１として順次出力する選択回路８０（以下、「ＭＵＸ８０」という。）、ＴＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路８２、合否判定の基準となる基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、および信号切り替え制御回路８５を備えている。
【００８５】
ＭＵＸ８０の第１の入力には信号切り替え制御回路８５からの選択信号ｓｗ８０が入力され、ＭＵＸ８０の第２の入力にはＴＰ１が入力され、ＭＵＸ８０の第３の入力にはＴＰ２が入力され、同様に、ＭＵＸ８０の第(ｎ＋１)の入力にはＴＰｎが入力され、ＭＵＸ８０の出力はＭＰ１としてＰＷＭパルス生成回路８１に供給されている。
【００８６】
ＰＷＭパルス生成回路８１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【００８７】
ＬＰＦ８０の出力はＤＣＬ８０として合否判定回路８２の第１の入力に供給され、合否判定レベル発生回路８３の入力には信号切り替え制御回路８５からの基準電圧切り替え信号ｓｗ８１が入力され、合否判定レベル発生回路８３の出力はｒ８１およびｒ８２として合否判定回路８２の第２の入力に供給され、合否判定回路８２の第３の入力には信号切り替え制御回路８５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【００８８】
ＭＵＸ８０は、信号切り替え制御回路８５からのｓｗ８０に基づいて、一定期間ごとにＴＰ１〜ＴＰｎの中から１つを順次選択し、ＭＰ１として出力する。
【００８９】
ＰＷＭパルス生成回路８１は、図８に示したように、同期クリアー付きデータラッチ回路８０（以下、「ＤＬ８０」という。）で構成され、ＤＬ８０のＤ入力（データ入力）には電源（“Ｈ”レベル）が接続され、ＤＬ８０のＣＬ入力（同期クリアー入力）にはＰＷＭパルス生成回路８１の第１の入力であるＴＰ０が接続され、ＤＬ８０のＣＫ入力（ラッチクロック入力）にはＰＷＭパルス生成回路８１の第２の入力であるＭＰ１が接続され、ＤＬ８０の/Ｑ出力（反転出力）はＰＷＭパルス生成回路８１の出力であるＰＷＭ８０として出力されている。
【００９０】
ＤＬ８０は、ＴＰ０の立ち上がりで/Ｑ出力がクリアー（“Ｈ”レベル）され、ＣＫに入力されるＭＰ１の立ち上がりで/Ｑ出力がセット（“Ｌ”レベル）される。したがって、ＰＷＭパルス生成回路８１からＬＰＦ８０に出力されるＰＷＭ８０は、ＴＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ８０によるＴＰ１〜ＴＰｎの切り替えに対応して発生する。
【００９１】
ＬＰＦ８０は、入力されたＰＷＭ８０のバルス幅の変化に対応して電圧値が一定期間ごとに変化するＤＣ電圧をＤＣＬ８０として生成し、合否判定回路８２に出力する。
【００９２】
合否判定レベル発生回路８３は、信号切り替え制御回路８５からのｓｗ８１に基づいて、ＤＣＬ８０に対応した基準電圧ｒ８１およびｒ８２を生成し、合否判定回路８２に出力する。具体的には、例えば、実施例１の図１で示した抵抗アレイ１３と、ｓｗ８１に従って抵抗アレイ１３のｒ１〜ｒｉを順次切り替えて出力する選択回路とで構成される。
【００９３】
合否判定回路８２は、入力されたＤＣＬ８０の一定期間ごとのそれぞれでＤＣＬ８０があらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。すなわち、本実施例では、信号切り替え制御回路８５によりＴＰ１〜ＴＰｎを順次切り替えて、それぞれのＴＰ０との位相差を合否判定して、それらの判定結果を保持し最後に全体の合否判定を行ってＯＵＴを出力する。
【００９４】
ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００９５】
合否判定回路８２は、図８に示したように、ＤＣＬ８０とｒ８１およびｒ８２とを比較して位相差を判定し位相差判定信号ＰＨ８０を出力する位相差判定回路８４、ＰＨ８０を一定期間ごとにラッチして保持するｎ個のデータラッチ回路ＤＬ８２１〜ＤＬ８２ｎ、およびＤＬ８２１〜ＤＬ８２ｎの出力を判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路ＡＮＤ８３を備えている。
【００９６】
位相差判定回路８４の第１の入力には合否判定回路８２の第１の入力であるＤＣＬ８０が入力され、位相差判定回路８４の第２の入力には合否判定レベル発生回路８３からのｒ８１が入力され、位相差判定回路８４の第３の入力には合否判定レベル発生回路８３からのｒ８２が入力され、位相差判定回路８４の出力であるＰＨ８０はＤＬ８２１〜ＤＬ８２ｎのそれぞれのＤ入力に供給されている。
【００９７】
ＤＬ８２１のＣＫ入力には信号切り替え制御回路８５からのＣ１が接続され、ＤＬ８２１のＱ出力はＴＰ１に対応するタップ位相判定信号ＰＨ８１としてＡＮＤ８３の第１の入力に供給され、ＤＬ８２２のＣＫ入力には信号切り替え制御回路８５からのＣ２が接続され、ＤＬ８２２のＱ出力はＴＰ２に対応するタップ位相判定信号ＰＨ８２としてＡＮＤ８３の第２の入力に供給され、同様に、ＤＬ８２ｎのＣＫ入力には信号切り替え制御回路８５からのＣｎが接続され、ＤＬ８２ｎのＱ出力はＴＰｎに対応するタップ位相判定信号ＰＨ８ｎとしてＡＮＤ８３の第ｎの入力に供給され、ＡＮＤ８３の出力は合否判定回路８２の出力ＯＵＴとして出力されている。
【００９８】
位相差判定回路８４は２つのコンパレータＣＰ８１、８２および１つの２入力ＡＮＤゲート回路ＡＮＤ８２で構成され、ＣＰ８１の(＋)入力には位相差判定回路８４の第２の入力であるｒ８１が接続され、ＣＰ８１の(−)入力には位相差判定回路８４の第１の入力であるＤＣＬ８０が接続され、ＣＰ８１の出力はＡＮＤ８２の第１の入力に接続され、ＣＰ８２の(−)入力には位相差判定回路８４の第３の入力であるｒ８２が接続され、ＣＰ８２の(＋)入力には位相差判定回路８４の第１の入力であるＤＣＬ８０が接続され、ＣＰ８２の出力はＡＮＤ８２の第２の入力に接続され、ＡＮＤ８２の出力は位相差判定回路８４の出力ＰＨ８０に接続されている。
【００９９】
位相差判定回路８４は、ｓｗ８０およびｓｗ８１によって一定期間ごとに変化するＤＣＬ８０とｒ８１およびｒ８２とを逐次比較し、それぞれの期間ごとにＤＣＬ８０が所定の電圧範囲に収まっているかを判定する。
【０１００】
ＤＬ８２１〜ＤＬ８２ｎは、信号切り替え制御回路８５からのＣ１〜Ｃｎに基づいて、一定期間ごとに位相差判定回路８４で判定された結果ＰＨ８０を逐次ラッチし保持する。Ｃ１〜Ｃｎは、ｓｗ８０およびｓｗ８１の切り替えタイミングに同期して順次有効となるラッチ信号である。
【０１０１】
例えば、ｓｗ８０がＭＵＸ８０でＴＰ１を選択し、ｓｗ８１がＴＰ１のＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合に、信号切り替え制御回路８５がＣ１を有効にして、ＤＬ８２１がＴＰ１に対応するＰＨ８０をラッチしてＰＨ８１として出力する。
【０１０２】
次に、ｓｗ８０がＭＵＸ８０でＴＰ２を選択し、ｓｗ８１がＴＰ２のＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合には、信号切り替え制御回路８５はＣ１を無効にするとともにＣ２を有効にし、ＤＬ８２１は取り込んだＴＰ１に対応するＰＨ８０を保持してＰＨ８１として出力し、ＤＬ８２２はＴＰ２に対応するＰＨ８０をラッチしてＰＨ８２として出力する。
【０１０３】
同様に、ｓｗ８０がＭＵＸ８０でＴＰｎを選択し、ｓｗ８１がＴＰｎのＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合には、信号切り替え制御回路８５はＣ１〜Ｃｎ−１を無効にするとともにＣｎを有効にし、ＤＬ８２１〜ＤＬ８２ｎ−１は取り込んだＴＰ１〜ＴＰｎ−１に対応するＰＨ８０を保持してＰＨ８１〜ＰＨ８ｎ−１として出力し、ＤＬ８２ｎがＴＰｎに対応するＰＨ８０をラッチしてＰＨ８ｎとして出力する。
【０１０４】
ＡＮＤ８３の出力ＯＵＴは、ＰＨ８１〜ＰＨ８ｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ８１〜ＰＨ８ｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【０１０５】
信号切り替え制御回路８５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ８０、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＭＵＸ８０、合否判定レベル発生回路８３、および合否判定回路８２に出力する。
【０１０６】
本実施例では、ＰＷＭパルス生成回路８１に同期クリアー付きデータラッチ回路（ＤＬ８０）を使用しているので、動作の特性は実施例３の図７に示した特性図と同じになる。したがって、ｒ８１およびｒ８２の電圧値の決定方法も実施例３と同様である。
【０１０７】
実施例３との違いは、信号切り替え制御回路８５からの制御信号（ｓｗ８０、ｓｗ８１、およびＣ１〜Ｃｎ）に基づいてＴＰ１〜ＴＰｎと基準となるＴＰ０との位相差を逐次判定し、最後にそれらの判定結果（ＰＨ８１〜ＰＨ８ｎ）が全てＯＫである場合にＯＵＴに“Ｈ”レベル（ＯＫ）を出力することである。
【０１０８】
本実施例では、ＰＷＭパルス生成回路８１、ＬＰＦ８０、および位相差判定回路８４が共用されるので、多相出力タップ付きＶＣＯ１０のタップ数が多い場合に回路規模を抑えることができ、また、ローバスフィルターなどの回路特性のばらつきによる測定誤差を抑えることができる。さらに、本実施例では、信号経路がＴＰ１〜ＴＰｎに対して共通になるので、信号スキューによる遅延誤差などを抑えることができる。
【０１０９】
上記実施例４によれば、実施例１と同様の効果を得られるばかりでなく、位相差判定の主要回路が共用されるので、タップ数（ＴＰ０〜ＴＰｎ）が多い場合に回路規模を抑えることができ、さらに、回路特性のばらつきによる測定誤差や信号スキューによる遅延誤差などを抑えることができる。
【実施例５】
【０１１０】
図９は、本発明の実施例５に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例４と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例４と同様の構成、機能を有する回路、信号には実施例４と同じ符号を用いた。
【０１１１】
本発明の実施例５に係るＶＣＯ位相テスト回路は、ＴＰ０〜ＴＰｎの中から１つを選択して基準となる選択クロック信号ＭＰ０として出力する選択回路９６（以下、「ＣＬ用ＭＵＸ９６」という。）、ＴＰ０〜ＴＰｎの中から１つを選択して選択クロック信号ＭＰ１として順次出力する選択回路９７（以下、「ＣＫ用ＭＵＸ９７」という。）、ＭＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路８２、合否判定の基準となる基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、および信号切り替え制御回路９５を備えている。
【０１１２】
ＰＷＭパルス生成回路８１、ＬＰＦ８０、合否判定回路８２、および合否判定レベル発生回路８３の回路構成、機能は実施例４と同様であるので、詳しい説明は省略する。実施例４との違いは、基準となるクロック信号をＴＰ０〜ＴＰｎの中から任意に選択できるようにしたことである。
【０１１３】
ＣＬ用ＭＵＸ９６の第１の入力には信号切り替え制御回路９５からの選択信号ｓｗ８００が入力され、ＣＬ用ＭＵＸ９６の第２の入力にはＴＰ０が入力され、ＣＬ用ＭＵＸ９６の第３の入力にはＴＰ１が入力され、ＣＬ用ＭＵＸ９６の第４の入力にはＴＰ２が入力され、同様に、ＣＬ用ＭＵＸ９６の第(ｎ＋２)の入力にはＴＰｎが入力され、ＣＬ用ＭＵＸ９６の出力はＭＰ０としてＰＷＭパルス生成回路８１に供給されている。
【０１１４】
ＣＫ用ＭＵＸ９７の第１の入力には信号切り替え制御回路９５からの選択信号ｓｗ８０１が入力され、ＣＫ用ＭＵＸ９７の第２の入力にはＴＰ０が入力され、ＣＫ用ＭＵＸ９７の第３の入力にはＴＰ１が入力され、ＣＫ用ＭＵＸ９７の第４の入力にはＴＰ２が入力され、同様に、ＣＫ用ＭＵＸ９７の第(ｎ＋２)の入力にはＴＰｎが入力され、ＣＫ用ＭＵＸ９７の出力はＭＰ１としてＰＷＭパルス生成回路８１に供給されている。
【０１１５】
ＰＷＭパルス生成回路８１の第１の入力にはＭＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【０１１６】
ＬＰＦ８０の出力はＤＣＬ８０として合否判定回路８２の第１の入力に供給され、合否判定レベル発生回路８３の入力には信号切り替え制御回路９５からの基準電圧切り替え信号ｓｗ８１が入力され、合否判定レベル発生回路８３の出力はｒ８１およびｒ８２として合否判定回路８２の第２の入力に供給され、合否判定回路８２の第３の入力には信号切り替え制御回路９５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【０１１７】
ＣＬ用ＭＵＸ９６は、信号切り替え制御回路９５からのｓｗ８００に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＭＰ０として出力する。
【０１１８】
ＣＫ用ＭＵＸ９７は、信号切り替え制御回路９５からのｓｗ８０１に基づいて、一定期間ごとにＴＰ０〜ＴＰｎの中から１つを順次選択し、ＭＰ１として出力する。
【０１１９】
ＰＷＭパルス生成回路８１は、実施例４と同様に、ＭＰ０の立ち上がりでＰＷＭ８０が“Ｈ”レベルになり、ＭＰ１の立ち上がりでＰＷＭ８０が“Ｌ”レベルになるよう動作する。したがって、ＰＷＭ８０は、ＭＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ８００およびｓｗ８０１によるＴＰ０〜ＴＰｎの切り替えに対応して発生する。
【０１２０】
信号切り替え制御回路９５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ８００、ｓｗ８０１、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＣＬ用ＭＵＸ９６、ＣＫ用ＭＵＸ９７、合否判定レベル発生回路８３、および合否判定回路８２に出力する。
【０１２１】
本実施例では、実施例４と同様に、動作の特性は実施例３の図７に示した特性図と同じになる。実施例４との違いは、信号切り替え制御回路９５からのｓｗ８００に基づいて、位相差比較の基準となるＭＰ０をＴＰ０〜ＴＰｎの中から選択できることである。
【０１２２】
したがって、本実施例では、多相出力タップ付きＶＣＯ１０の任意のタップ間での位相差をテストすることができ、これによりいろいろな側面からの解析が可能で、不具合発生時などの不良解析において内部テスト回路だけである程度の解析が行えるメリットがある。
【０１２３】
上記実施例５によれば、実施例４と同様の効果を得られるばかりでなく、位相比較の基準となるＭＰ０をＴＰ０〜ＴＰｎの中から任意に選択できるので、不良解析などを効率よく行うことができ、半導体チップの評価時間および評価コストを抑制することができる。
【実施例６】
【０１２４】
図１０は、本発明の実施例６に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例５と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例４または実施例５と同様の構成、機能を有する回路、信号には実施例４、実施例５と同じ符号を用いた。
【０１２５】
本発明の実施例６に係るＶＣＯ位相テスト回路は、ＴＰ０〜ＴＰｎの中から１つを選択して出力するＣＬ用ＭＵＸ９６、ＣＬ用ＭＵＸ９６からの信号を遅延させて基準となる選択クロック信号ＭＰ０として出力する可変遅延回路１６（以下、「ＤＬＹ１６」という。）、ＴＰ０〜ＴＰｎの中から１つを選択して出力するＣＫ用ＭＵＸ９７、ＣＫ用ＭＵＸ９７からの信号を遅延させて選択クロック信号ＭＰ１として出力する可変遅延回路１７（以下、「ＤＬＹ１７」という。）、ＭＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、ＤＣＬ８０と比較する基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、ＤＣＬ８０とｒ８１、ｒ８２を比較し位相差判定信号ＰＨ８０を生成する位相差判定回路８４、ＭＰ０とＭＰ１との位相順を判定して位相順判定信号ＰＨ１００を生成する位相順判定回路１０６、ＰＨ８０またはＰＨ１００を選択して出力する選択回路２０（以下、「ＭＵＸ２０」という。）、ＭＵＸ２０からの信号を判定して多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路１０２、および信号切り替え制御回路１０５を備えている。
【０１２６】
ＰＷＭパルス生成回路８１、ＬＰＦ８０、位相差判定回路８４、および合否判定レベル発生回路８３の回路構成、機能は実施例４と同様であるので、詳しい説明は省略する。また、ＣＬ用ＭＵＸ９６、およびＣＫ用ＭＵＸ９７の回路構成、機能は実施例５と同様であるので、詳しい説明は省略する。実施例４、実施例５との違いは、新たに位相順判定回路１０６を設け、ＴＰ０〜ＴＰｎの位相間の順序も判定できるようにしたことである。
【０１２７】
ＣＬ用ＭＵＸ９６の第１の入力には信号切り替え制御回路１０５からの選択信号ｓｗ１０が入力され、ＣＬ用ＭＵＸ９６の第２の入力にはＴＰ０が入力され、ＣＬ用ＭＵＸ９６の第３の入力にはＴＰ１が入力され、ＣＬ用ＭＵＸ９６の第４の入力にはＴＰ２が入力され、同様に、ＣＬ用ＭＵＸ９６の第(ｎ＋２)の入力にはＴＰｎが入力されている。
【０１２８】
ＣＬ用ＭＵＸ９６の出力はＤＬＹ１６の第１の入力に供給され、ＤＬＹ１６の第２の入力には信号切り替え制御回路１０５からのＤＬＹ制御信号ｓｗ１２が入力され、ＤＬＹ１６の出力はＭＰ０としてＰＷＭパルス生成回路８１および位相順判定回路１０６に供給されている。
【０１２９】
ＣＫ用ＭＵＸ９７の第１の入力には信号切り替え制御回路１０５からの選択信号ｓｗ１１が入力され、ＣＫ用ＭＵＸ９７の第２の入力にはＴＰ０が入力され、ＣＫ用ＭＵＸ９７の第３の入力にはＴＰ１が入力され、ＣＫ用ＭＵＸ９７の第４の入力にはＴＰ２が入力され、同様に、ＣＫ用ＭＵＸ９７の第(ｎ＋２)の入力にはＴＰｎが入力されている。
【０１３０】
ＣＫ用ＭＵＸ９７の出力はＤＬＹ１７の第１の入力に供給され、ＤＬＹ１７の第２の入力には信号切り替え制御回路１０５からのＤＬＹ制御信号ｓｗ１３が入力され、ＤＬＹ１７の出力はＭＰ１としてＰＷＭパルス生成回路８１および位相順判定回路１０６に供給されている。
【０１３１】
ＰＷＭパルス生成回路８１の第１の入力にはＭＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【０１３２】
ＬＰＦ８０の出力はＤＣＬ８０として位相差判定回路８４の第１の入力に供給され、位相差判定回路８４の第２の入力には合否判定レベル発生回路８３からのｒ８１およびｒ８２が入力され、合否判定レベル発生回路８３の入力には信号切り替え制御回路１０５からの基準電圧切り替え信号ｓｗ８１が入力され、位相差判定回路８４の出力はＰＨ８０としてＭＵＸ２０の第１の入力に供給されている。
【０１３３】
位相順判定回路１０６の第１の入力にはＤＬＹ１６からのＭＰ０が入力され、位相順判定回路１０６の第２の入力にはＤＬＹ１７からのＭＰ１が入力され、位相順判定回路の出力はＰＨ１００としてＭＵＸ２０の第２の入力に供給されている。
【０１３４】
ＭＵＸ２０の第３の入力には信号切り替え制御回路１０５からのＰＨ選択信号ｓｗ２０が入力され、ＭＵＸ２０の出力は合否判定回路１０２の第１の入力に供給され、合否判定回路１０２の第２の入力には信号切り替え制御回路１０５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【０１３５】
ＣＬ用ＭＵＸ９６は、信号切り替え制御回路１０５からのｓｗ１０に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＤＬＹ１６に出力する。
【０１３６】
ＤＬＹ１６は、信号切り替え制御回路１０５からのｓｗ１２に基づいて、ＣＬ用ＭＵＸ９６の出力に遅延をかけてＭＰ０として出力する。
【０１３７】
ＣＫ用ＭＵＸ９７は、信号切り替え制御回路１０５からのｓｗ１１に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＤＬＹ１７に出力する。
【０１３８】
ＤＬＹ１７は、信号切り替え制御回路１０５からのｓｗ１３に基づいて、ＣＫ用ＭＵＸ９７の出力に遅延をかけてＭＰ１として出力する。
【０１３９】
ＰＷＭパルス生成回路８１は、実施例４と同様に、ＭＰ０の立ち上がりでＰＷＭ８０が“Ｈ”レベルになり、ＭＰ１の立ち上がりでＰＷＭ８０が“Ｌ”レベルになるよう動作する。したがって、ＰＷＭ８０は、ＭＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ１０およびｓｗ１１によるＴＰ０〜ＴＰｎの切り替えに対応して発生する。
【０１４０】
位相順判定回路１０６は、図１０に示したように、２個の同期クリアー付きデータラッチ回路ＤＬ１０２およびＤＬ１０３、３個の２入力ＮＡＮＤゲート回路ＮＡＮＤ１０１〜１０３、および２個のインバータ回路ＩＮＶ１０１および１０２で構成されている。
【０１４１】
ＤＬ１０２のＤ入力は電源（“Ｈ”レベル）に固定され、ＤＬ１０２のＣＫ入力には位相順判定回路１０６の第１の入力であるＭＰ０が接続され、ＤＬ１０２のＱ出力はＩＮＶ１０１の入力およびＮＡＮＤ１０１の第１の入力に接続され、ＤＬ１０３のＤ入力は電源（“Ｈ”レベル）に固定され、ＤＬ１０３のＣＫ入力には位相順判定回路１０６の第２の入力であるＭＰ１が接続され、ＤＬ１０３のＱ出力はＩＮＶ１０２の入力およびＮＡＮＤ１０１の第２の入力に接続され、ＮＡＮＤ１０１の出力はＤＬ１０２のＣＬ入力およびＤＬ１０３のＣＬ入力に接続されている。
【０１４２】
ＩＮＶ１０１の出力はＮＡＮＤ１０２の第１の入力に接続され、ＩＮＶ１０２の出力はＮＡＮＤ１０３の第１の入力に接続され、ＮＡＮＤ１０２の出力はＮＡＮＤ１０３の第２の入力に接続され、ＮＡＮＤ１０３の出力はＮＡＮＤ１０２の第２の入力および位相順判定回路１０６の出力であるＰＨ１００に接続されている。
【０１４３】
位相順判定回路１０６はＭＰ０およびＭＰ１の位相順を識別できる回路であり、ＭＰ０およびＭＰ１はＤＬＹ１６およびＤＬＹ１７で遅延量を調整できるので、これらの遅延量を調整しながらＭＰ０とＭＰ１との位相順を判定することで、多相出力タップ付きＶＣＯ１０の任意のタップ間の位相差をある程度簡易判定することができる。
【０１４４】
ＭＵＸ２０は、信号切り替え制御回路１０５からのｓｗ２０に基づいて、ＰＨ８０またはＰＨ１００を選択して合否判定回路１０５に出力する。
【０１４５】
合否判定回路１０２は、図１０に示したように、ＭＵＸ２０の出力をラッチして保持するｎ個のデータラッチ回路ＤＬ１２１〜ＤＬ１２ｎ、およびＤＬ１２１〜ＤＬ１２ｎの出力を判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路ＡＮＤ１０３を備えている。
【０１４６】
ＤＬ１２１〜ＤＬ１２ｎのそれぞれのＤ入力にはＭＵＸ２０からの出力が接続され、ＤＬ１２１のＣＫ入力には信号切り替え制御回路１０５からのＣ１が接続され、ＤＬ１２１のＱ出力はタップ位相判定信号ＰＨ１０１としてＡＮＤ１０３の第１の入力に供給され、ＤＬ１２２のＣＫ入力には信号切り替え制御回路１０５からのＣ２が接続され、ＤＬ１２２のＱ出力はタップ位相判定信号ＰＨ１０２としてＡＮＤ１０３の第２の入力に供給され、同様に、ＤＬ１２ｎのＣＫ入力には信号切り替え制御回路１０５からのＣｎが接続され、ＤＬ１２ｎのＱ出力はタップ位相判定信号ＰＨ１０ｎとしてＡＮＤ１０３の第ｎの入力に供給され、ＡＮＤ１０３の出力は合否判定回路１０２の出力ＯＵＴとして出力されている。
【０１４７】
ＤＬ１２１〜ＤＬ１２ｎは、信号切り替え制御回路１０５からのＣ１〜Ｃｎに基づいて、位相差判定回路８４で判定された結果ＰＨ８０、または位相順判定回路１０６で判定された結果ＰＨ１００を逐次ラッチし保持する。Ｃ１〜Ｃｎは、ｓｗ１０、ｓｗ１１、およびｓｗ８１の切り替えタイミングに同期して順次有効となるラッチ信号である。
【０１４８】
ＡＮＤ１０３の出力ＯＵＴは、ＰＨ１０１〜ＰＨ１０ｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ１０１〜ＰＨ１０ｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【０１４９】
信号切り替え制御回路１０５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ１０〜ｓｗ１３、ｓｗ２０、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＣＬ用ＭＵＸ９６、ＣＫ用ＭＵＸ９７、ＤＬＹ１６、ＤＬＹ１７、ＭＵＸ２０、合否判定レベル発生回路８３、および合否判定回路１０２に出力する。
【０１５０】
本実施例では、ＴＰ０〜ＴＰｎの遅延量を調整できる可変遅延回路ＤＬＹ１６およびＤＬＹ１７と位相順を識別できる位相順判定回路１０６とが設けられ、遅延量を調整してある程度の位相差を簡易判定できるになっている。
【０１５１】
上記実施例６によれば、実施例４および実施例５と同様の効果を得られるばかりでなく、ＴＰ０〜ＴＰｎに任意の遅延量を付加してＭＰ０およびＭＰ１を生成し、ＭＰ０とＭＰ１の位相順を判定するので、より簡便な回路構成で不良解析などを効率よく行うことができ、半導体チップの評価時間および評価コストを抑制することができる。
【０１５２】
上述の実施例４〜実施例６の説明では、ＰＷＭパルス生成回路８１は同期クリアー付きデータラッチ回路ＤＬ８０で構成されるとしたが、本発明はこれに限られるものではなく、実施例３と同様に、例えば、同期プリセット付きデータラッチ回路を用いて構成することもできる。また、例えば、実施例１および実施例２に示した論理ゲート回路を用いて構成することもできる。
【符号の説明】
【０１５３】
１０ 多相出力タップ付きＶＣＯ
１１、３１、６１、８１ ＰＷＭパルス生成回路
１２、３２、６２、８２、１０２ 合否判定回路
１３ 抵抗アレイ
１４１〜１４ｎ、８４ 位相差判定回路
ｒ０〜ｒｉ、ｒ８１、ｒ８２ 基準電圧
ＤＣＬ１〜ＤＣＬｎ、ＤＣＬ８０ ＤＣレベル信号
ＬＰＦ１〜ＬＰＦｎ、ＬＰＦ８０ ローパスフィルター
ＯＵＴ 合否判定結果信号
ＰＨ１〜ＰＨｎ、ＰＨ８０ 位相差判定信号
ＰＷＭ１〜ＰＷＭｎ、ＰＷＭ８０ 位相差パルス信号
ＴＰ０〜ＴＰｎ 出力クロック信号
【技術分野】
【０００１】
本発明は、ＶＣＯ位相テスト回路に係わり、特に、多相出力タップを有するＶＣＯの位相テスト回路に関する。
【背景技術】
【０００２】
近年、コンピュータ、ゲーム機器、およびネットワーク機器等の高速化に伴い、システム上での各半導体チップ間のデータ転送速度も高速化されている。このようなシステムでは、入出力回路のデータレートを高速化するために、ＰＬＬ（位相同期化ループ）回路を用いて、外部の基準クロックよりも多相の高周波クロックを生成して高いデータレートの入出力を実現することが行われている。多相出力ＶＣＯ（電圧制御発振回路）は、このようなＰＬＬ回路で広く用いられている（例えば、「特許文献１」を参照。）。従来、多相出力ＶＣＯの出力クロック信号間の位相評価では、多相出力ＶＣＯからの各出力クロック信号をＭＵＸ（選択回路）で選択し、デバイスの外部に接続した位相測定器によって位相を測定し評価を行っていた。
【０００３】
しかしながら、近年のＶＣＯは発振周波数がより高くなっており、半導体チップ外部に信号を取り出そうとすると、外界ノイズや、パッケージ、ソケット、評価ボード、配線などによるＬＣＲ成分や、インピーダンス不整合による反射、配線長によるスキュー等によって波形が乱れ位相がズレやすく、位相測定が難しい状況であった。また、物理的な限界もあるために波形の乱れによる測定誤差の増大も否めなく、ＶＣＯの諸特性や信頼性評価が難しくなる一方であった。このように、従来の多相出力ＶＣＯの出力間位相評価では、僅かな位相差を測定しなければならないために、高精度な計測器や対ノイズ／対スキュー対策を入れ込んだ特注の評価冶具やケーブルが必要不可欠であり、信頼性の高い測定値を得るためには、評価インフラの整備面で評価コストが非常に高く付くという問題があった。
【０００４】
また、近年の多相出力ＶＣＯの出力タップ数は大変多いものがあり、従来の半導体チップでは、外部信号数の削減のためにＶＣＯからの出力クロック信号をＭＵＸで切換えて出力する場合が少なくなかった。このため、測定に際しては出力タップからのクロック信号の切換えや、出力タップの切換えごとに計測器の調整やスタンバイなどの煩雑な作業が必要となり、その作業効率の悪さは評価時間の増加を招き、量産時にはテストコスト増大としてデバイス単価にはね返る懸念があるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０２４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、簡便な冶具や計測器を用いて出力クロック信号間の位相差を容易に測定、評価することができるＶＣＯ位相テスト回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基準となる第１のクロック信号が第１の入力に接続され、前記第１のクロック信号と周期が同じで位相が異なる第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応した電圧のＤＣ電圧を生成するローパスフィルターと、前記ローパスフィルターからの前記ＤＣ電圧が所定の電圧範囲にある場合に有効となる判定結果信号を生成する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【０００８】
また、本発明の別の一態様によれば、基準となる第１のクロック信号と周期が同じで前記第１のクロック信号と位相が異なる複数のクロック信号が入力され、入力される選択切り替え信号に基づいて前記複数のクロック信号のうち１つを逐次選択して第２のクロック信号として出力する選択手段と、前記第１のクロック信号が第１の入力に接続され、前記選択手段からの前記第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応して順次電圧レベルが変化するＤＣ電圧を生成するローパスフィルターと、前記選択切り替え信号に対応して異なる電圧レベルの基準電圧を順次生成する判定レベル発生手段と、前記ローパスフィルターからの前記ＤＣ電圧と前記判定レベル発生手段からの前記参照電圧とを前記選択切り替え信号に対応して順次比較し、前記比較の結果が前記複数のクロック信号に対してすべて所定の電圧範囲にある場合に判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【０００９】
さらに、本発明の別の一態様によれば、周期が同じで位相の異なる複数のクロック信号が入力され、入力される第１の選択切り替え信号に基づいて前記複数のクロック信号のうち１つを選択して第１のクロック信号として出力する第１の選択手段と、入力される第１の遅延切り替え信号に基づいて前記第１の選択手段からの前記第１のクロック信号を所定の時間遅延させて第１の遅延クロック信号として出力する第１の可変遅延手段と、前記複数のクロック信号が入力され、入力される第２の選択切り替え信号に基づいて前記複数のクロックのうち前記第１のクロック信号とは異なる１つを選択して第２のクロック信号として出力する第２の選択手段と、入力される第２の遅延切り替え信号に基づいて前記第２の選択手段からの前記第２のクロック信号を所定の時間遅延させて第２の遅延クロック信号として出力する第２の可変遅延手段と、前記第１の遅延クロック信号および前記第２の遅延クロック信号が入力され、前記第１の遅延クロック信号と前記第２の遅延クロック信号との位相の順序を判定する位相順判定手段と、前記位相順判定手段の判定結果が所定の順序である場合に有効となる判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路が提供される。
【発明の効果】
【００１０】
本発明によれば、簡便な冶具や計測器を用いて容易に測定、評価することができ、半導体チップの評価時間および評価コストを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図２】本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す図。
【図３】本発明の実施例２に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図４】本発明の実施例２に係るＶＣＯ位相テスト回路の動作を示す特性図。
【図５】本発明の実施例２に係るＶＣＯ位相テスト回路の他の回路を示す特性図。
【図６】本発明の実施例３に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図７】本発明の実施例３に係るＶＣＯ位相テスト回路の動作を示す特性図。
【図８】本発明の実施例４に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図９】本発明の実施例５に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【図１０】本発明の実施例６に係るＶＣＯ位相テスト回路を示す回路ブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、位相の異なる（ｎ＋１）個の出力クロック信号０〜ｎ（ｎは１以上の整数。以下、「ＴＰ０〜ＴＰｎ」という。）を出力する複数の出力タップを有する多相出力タップ付きＶＣＯ１０に対して、ＴＰ０〜ＴＰｎ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
【００１４】
本発明の実施例１に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号１〜ｎ（以下、「ＰＷＭ１〜ＰＷＭｎ」という。）を生成するＰＷＭパルス生成回路１１、ＤＣレベル信号１〜ｎ（以下、「ＤＣＬ１〜ＤＣＬｎ」という。）を生成するｎ個のローパスフィルター１〜ｎ（以下、「ＬＰＦ１〜ＬＰＦｎ」という。）、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号（以下、「ＯＵＴ」という。）を出力する合否判定回路１２を備えている。
【００１５】
ＰＷＭパルス生成回路１１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路１１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路１１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路１１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００１６】
ＰＷＭパルス生成回路１１は、図１に示したように、ｎ個の２入力ＡＮＤゲート回路１１〜１ｎ（以下、「ＡＮＤ１１〜１ｎ」という。）で構成され、ＡＮＤ１１の第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１１の第２の入力にはＰＷＭパルス生成回路１１の第２の入力であるＴＰ１が接続され、ＡＮＤ１１の出力はＰＷＭパルス生成回路１１の第１の出力であるＰＷＭ１として出力され、ＡＮＤ１２の第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１２の第２の入力にはＰＷＭパルス生成回路１１の第３の入力であるＴＰ２が接続され、ＡＮＤ１２の出力はＰＷＭパルス生成回路１１の第２の出力であるＰＷＭ２として出力され、同様に、ＡＮＤ１ｎの第１の入力にはＰＷＭパルス生成回路１１の第１の入力であるＴＰ０が接続され、ＡＮＤ１ｎの第２の入力にはＰＷＭパルス生成回路１１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＡＮＤ１ｎの出力はＰＷＭパルス生成回路１１の第ｎの出力であるＰＷＭｎとして出力されている。
【００１７】
ＰＷＭパルス生成回路１１は、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に対応するパルス幅を持つｎ個のパルス信号ＰＷＭ１〜ＰＷＭｎを生成し、それぞれをＬＰＦ１〜ＬＰＦｎに出力する。
【００１８】
ＬＰＦ１の入力にはＰＷＭパルス生成回路１１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路１２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路１１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路１２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路１１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路１２の第ｎの入力に供給されている。
【００１９】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路１２に出力する。
【００２０】
合否判定回路１２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００２１】
ＯＵＴは論理レベルの出力であるので、外部に接続された測定器は、ＯＵＴを検査することで、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００２２】
合否判定回路１２は、図１に示したように、基準電圧１〜ｉ（以下、「ｒ１〜ｒｉ」という。）を生成する抵抗アレイ１３、ＤＣＬ１〜ＤＣＬｎとｒ１〜ｒｉを比較して位相差を判定し出力タップごとの位相差判定信号１〜ｎ（以下、「ＰＨ１〜ＰＨｎ」という。）を出力するｎ個の位相差判定回路１４１〜１４ｎ、およびＰＨ１〜ＰＨｎを判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路３（以下、「ＡＮＤ３」という。）を備えている。
【００２３】
位相差判定回路１４１の第１の入力には合否判定回路１２の第１の入力であるＤＣＬ１が入力され、位相差判定回路１４１の第２の入力には抵抗アレイ１３からのｒ１が入力され、位相差判定回路１４１の第３の入力には抵抗アレイ１３からのｒ２が入力され、位相差判定回路１４１の出力であるＰＨ１はＡＮＤ３の第１の入力に供給されている。
【００２４】
位相差判定回路１４２の第１の入力には合否判定回路１２の第２の入力であるＤＣＬ２が入力され、位相差判定回路１４２の第２の入力には抵抗アレイ１３からのｒ３が入力され、位相差判定回路１４２の第３の入力には抵抗アレイ１３からのｒ４が入力され、位相差判定回路１４２の出力であるＰＨ２はＡＮＤ３の第２の入力に供給されている。
【００２５】
同様に、位相差判定回路１４ｎの第１の入力には合否判定回路１２の第ｎの入力であるＤＣＬｎが入力され、位相差判定回路１４ｎの第２の入力には抵抗アレイ１３からのｒｉ−１が入力され、位相差判定回路１４ｎの第３の入力には抵抗アレイ１３からのｒｉが入力され、位相差判定回路１４ｎの出力であるＰＨｎはＡＮＤ３の第ｎの入力に供給され、ＡＮＤ３の出力は合否判定回路１２の出力ＯＵＴとして出力されている。
【００２６】
抵抗アレイ１３は、ｋ個の抵抗Ｒ１〜Ｒｋで構成され、Ｒ１の一端は電源電位Ｖｐｐおよび抵抗アレイ１３の第１の出力に接続され、Ｒ１の他端はＲ２の一端および抵抗アレイ１３の第２の出力に接続され、Ｒ２の他端はＲ３の一端および抵抗アレイ１３の第３の出力に接続され、同様に、Ｒｋ−２の他端はＲｋ−１の一端および抵抗アレイ１３の第(ｋ−１)の出力に接続され、Ｒｋ−１の他端はＲｋの一端および抵抗アレイ１３の第ｋの出力接続され、Ｒｋの他端は接地電位ＧＮＤおよび抵抗アレイ１３の第(ｋ＋１)の出力に接続されている。
【００２７】
Ｒ１〜Ｒｋの抵抗値は、基準となるＴＰ０に対するＴＰ１〜ＴＰｎの位相差が満たすべきスペックに対応して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。ｒ１〜ｒｉの詳細な決定方法は、図２（ｂ）を用いて後述する。
【００２８】
位相差判定回路１４１は２つのコンパレータ１１、２１（以下、「ＣＰ１１、２１」という。）および１つの２入力ＡＮＤゲート回路２１（以下、「ＡＮＤ２１」という。）で構成され、ＣＰ１１の(＋)入力には位相差判定回路１４１の第２の入力であるｒ１が接続され、ＣＰ１１の(−)入力には位相差判定回路１４１の第１の入力であるＤＣＬ１が接続され、ＣＰ１１の出力はＡＮＤ２１の第１の入力に接続され、ＣＰ２１の(−)入力には位相差判定回路１４１の第３の入力であるｒ２が接続され、ＣＰ２１の(＋)入力には位相差判定回路１４１の第１の入力であるＤＣＬ１が接続され、ＣＰ２１の出力はＡＮＤ２１の第２の入力に接続され、ＡＮＤ２１の出力は位相差判定回路１４１の出力ＰＨ１に接続されている。
【００２９】
位相差判定回路１４２は２つのコンパレータ１２、２２（以下、「ＣＰ１２、２２」という。）および１つの２入力ＡＮＤゲート回路２２（以下、「ＡＮＤ２２」という。）で構成され、ＣＰ１２の(＋)入力には位相差判定回路１４２の第２の入力であるｒ３が接続され、ＣＰ１２の(−)入力には位相差判定回路１４２の第１の入力であるＤＣＬ２が接続され、ＣＰ１２の出力はＡＮＤ２２の第１の入力に接続され、ＣＰ２２の(−)入力には位相差判定回路１４２の第３の入力であるｒ４が接続され、ＣＰ２２の(＋)入力には位相差判定回路１４２の第１の入力であるＤＣＬ２が接続され、ＣＰ２２の出力はＡＮＤ２２の第２の入力に接続され、ＡＮＤ２２の出力は位相差判定回路１４２の出力ＰＨ２に接続されている。
【００３０】
同様に、位相差判定回路１４ｎは２つのコンパレータ１ｎ、２ｎ（以下、「ＣＰ１ｎ、２ｎ」という。）および１つの２入力ＡＮＤゲート回路２ｎ（以下、「ＡＮＤ２ｎ」という。）で構成され、ＣＰ１ｎの(＋)入力には位相差判定回路１４ｎの第２の入力であるｒｉ−１が接続され、ＣＰ１ｎの(−)入力には位相差判定回路１４ｎの第１の入力であるＤＣＬｎが接続され、ＣＰ１ｎの出力はＡＮＤ２ｎの第１の入力に接続され、ＣＰ２ｎの(−)入力には位相差判定回路１４ｎの第３の入力であるｒｉが接続され、ＣＰ２ｎの(＋)入力には位相差判定回路１４ｎの第１の入力であるＤＣＬｎが接続され、ＣＰ２ｎの出力はＡＮＤ２ｎの第２の入力に接続され、ＡＮＤ２ｎの出力は位相差判定回路１４ｎの出力ＰＨｎに接続されている。
【００３１】
位相差判定回路１４１〜１４ｎは、ＤＣＬ１〜ＤＣＬｎとｒ１〜ｒｉを比較し、ＤＣＬ１〜ＤＣＬｎがそれぞれ所定の電圧範囲に収まっているかを判定する。例えば、位相差判定回路１４１の出力ＰＨ１は、ＤＣＬ１の電圧がｒ２＜ＤＣＬ１＜ｒ１である場合に“Ｈ”レベル（ＯＫ）となり、それ以外の場合に“Ｌ”レベル（ＮＧ）となる。
【００３２】
ＡＮＤ３の出力ＯＵＴは、ＰＨ１〜ＰＨｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ１〜ＰＨｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【００３３】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図２（ａ）は、本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す波形図である。ここでは、説明のため、ＴＰ１およびＴＰ２に係る信号、すなわち、ＴＰ０、ＴＰ１、ＴＰ２、ＰＷＭ１、ＰＷＭ２、ＤＣＬ１、およびＤＣＬ２の波形を示した。
【００３４】
また、図２（ｂ）は、本発明の実施例１に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路１１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００３５】
図２（ａ）に示したように、ＰＷＭ１はＴＰ０およびＴＰ１がともに“Ｈ”レベルの時に“Ｈ”レベルになり、ＰＷＭ２はＴＰ０およびＴＰ２がともに“Ｈ”レベルの時に“Ｈ”レベルになる。すなわち、ＰＷＭ１〜ＰＷＭｎは、それぞれ、基準となるＴＰ０からの位相差に応じた“Ｈ”レベルのバルス幅を有するパルス信号として生成される。
【００３６】
したがって、ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図２（ｂ）に特性図で示したように、それぞれのＴＰ０からの位相差に応じて変化する。
【００３７】
例えば、基準となるＴＰ０のデューティー比（“Ｈ”レベル幅の周期Ｔに対する比率。）が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。以後、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。
【００３８】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００３９】
位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図２（ｂ）から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００４０】
上記実施例１によれば、基準となるＴＰ０とＴＰ１〜ＴＰｎとの位相差をそれぞれＤＣレベルの電圧に変換してｒ１〜ｒｉと比較し、判定結果が論理レベル（“Ｈ／Ｌ”）で出力されるので、ＴＰ０〜ＴＰｎの周波数に関わりなく簡便な冶具や計測器を用いて容易に測定、評価することができ、半導体チップの評価時間および評価コストを抑制することができる。
【実施例２】
【００４１】
図３は、本発明の実施例２に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例１と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の構成、機能を有する回路、信号には実施例１と同じ符号を用いた。
【００４２】
本発明の実施例２に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号ＰＷＭ１〜ＰＷＭｎを生成するＰＷＭパルス生成回路３１、ＤＣレベル信号ＤＣＬ１〜ＤＣＬｎを生成するｎ個のローパスフィルターＬＰＦ１〜ＬＰＦｎ、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路３２を備えている。
【００４３】
ＰＷＭパルス生成回路３１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路３１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路３１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路３１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００４４】
ＬＰＦ１の入力にはＰＷＭパルス生成回路３１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路３２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路３１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路３２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路３１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路３２の第ｎの入力に供給されている。
【００４５】
ＰＷＭパルス生成回路３１は、図３に示したように、ｎ個の２入力ＯＲゲート回路１１〜１ｎ（以下、「ＯＲ１１〜１ｎ」という。）で構成され、ＯＲ１１の第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１１の第２の入力にはＰＷＭパルス生成回路３１の第２の入力であるＴＰ１が接続され、ＯＲ１１の出力はＰＷＭパルス生成回路３１の第１の出力であるＰＷＭ１として出力され、ＯＲ１２の第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１２の第２の入力にはＰＷＭパルス生成回路３１の第３の入力であるＴＰ２が接続され、ＯＲ１２の出力はＰＷＭパルス生成回路３１の第２の出力であるＰＷＭ２として出力され、同様に、ＯＲ１ｎの第１の入力にはＰＷＭパルス生成回路３１の第１の入力であるＴＰ０が接続され、ＯＲ１ｎの第２の入力にはＰＷＭパルス生成回路３１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＯＲ１ｎの出力はＰＷＭパルス生成回路３１の第ｎの出力であるＰＷＭｎとして出力されている。
【００４６】
ＰＷＭパルス生成回路３１は、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に対応するパルス幅を持つｎ個のパルス信号ＰＷＭ１〜ＰＷＭｎを生成し、それぞれをＬＰＦ１〜ＬＰＦｎに出力する。
【００４７】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路３２に出力する。
【００４８】
合否判定回路３２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００４９】
合否判定回路３２の構成、機能は実施例１と同様であるので、詳細な説明は省略する。実施例１との違いは、ＰＷＭ１〜ＰＷＭｎの生成方法に応じて抵抗アレイ１３からの出力ｒ１〜ｒｉの電圧値が異なることである。
【００５０】
合否判定回路３２の出力ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００５１】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図４は、本発明の実施例２に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路３１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００５２】
ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図４に特性図で示したように、それぞれのＴＰ０からの位相差に応じて変化する。
【００５３】
例えば、基準となるＴＰ０のデューティー比が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。ＰＷＭパルス生成回路３１はＯＲゲート回路で構成されているので、以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００５４】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００５５】
合否判定回路３２の位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図４から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００５６】
上記実施例２によれば、実施例１と同様の効果が得られる。
【００５７】
上述の実施例２の説明では、ＰＷＭパルス生成回路３１はｎ個の２入力ＯＲゲート回路で構成されるとしたが、本発明はこれに限られるものではなく、例えば、図５に特性図を示したように、種々の論理ゲート回路を使用して構成することもできる。
【００５８】
図５（ａ）に示したように、ＮＡＮＤゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％であれば、動作の特性はＯＲゲート回路を用いた場合と同じになる。
【００５９】
また、図５（ｂ）に示したように、ＮＯＲゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％であれば、動作の特性はＡＮＤゲート回路を用いた場合と同じになる。
【００６０】
さらに、図５（ｃ）に示したように、ＸＯＲ（排他的論理和）ゲート回路を用いた場合には、基準となるＴＰ０のデューティー比が５０％でＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００６１】
ＴＰ０との位相差が１８０°以上では、逆に、位相差増加と共にデューティー比は減少し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は再び０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。
【００６２】
さらに、図５（ｄ）に示したように、ＸＮＯＲ（排他的論理和の否定）ゲート回路を用いた場合には、ＸＯＲゲート回路と逆の特性となる。すなわち、位相差０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなり、位相差１８０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなり、位相差３６０°でＤＣＬ１〜ＤＣＬｎの電圧はＶｐｐとなる。
【００６３】
また、上述の実施例１および実施例２の説明では、ＰＷＭパルス生成回路１１またはＰＷＭパルス生成回路３１はｎ個の２入力論理ゲート回路で構成されるとしたが、本発明はこれに限られるものではなく、例えば、３入力の論理ゲート回路を用い第３の入力にテスト信号などの状態判別信号を入力するようにしても良い。
【実施例３】
【００６４】
図６は、本発明の実施例３に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例１と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の構成、機能を有する回路、信号には実施例１と同じ符号を用いた。
【００６５】
本発明の実施例３に係るＶＣＯ位相テスト回路は、ｎ個の位相差パルス信号ＰＷＭ１〜ＰＷＭｎを生成するＰＷＭパルス生成回路６１、ＤＣレベル信号ＤＣＬ１〜ＤＣＬｎを生成するｎ個のローパスフィルターＬＰＦ１〜ＬＰＦｎ、および出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路６２を備えている。
【００６６】
ＰＷＭパルス生成回路６１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路６１の第２の入力にはＴＰ１が入力され、ＰＷＭパルス生成回路６１の第３の入力にはＴＰ２が入力され、同様に、ＰＷＭパルス生成回路６１の第(ｎ＋１)の入力にはＴＰｎが入力されている。
【００６７】
ＬＰＦ１の入力にはＰＷＭパルス生成回路６１の第１の出力からのＰＷＭ１が入力され、ＬＰＦ１の出力はＤＣＬ１として合否判定回路６２の第１の入力に供給され、ＬＰＦ２の入力にはＰＷＭパルス生成回路６１の第２の出力からのＰＷＭ２が入力され、ＬＰＦ２の出力はＤＣＬ２として合否判定回路６２の第２の入力に供給され、同様に、ＬＰＦｎの入力にはＰＷＭパルス生成回路６１の第ｎの出力からのＰＷＭｎが入力され、ＬＰＦｎの出力はＤＣＬｎとして合否判定回路６２の第ｎの入力に供給されている。
【００６８】
ＰＷＭパルス生成回路６１は、図６に示したように、ｎ個の同期クリアー付きデータラッチ回路１１〜１ｎ（以下、「ＤＬ１１〜１ｎ」という。）で構成され、ＤＬ１１のＤ入力（データ入力）には電源（“Ｈ”レベル）が接続され、ＤＬ１１のＣＬ入力（同期クリアー入力）にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１１のＣＫ入力（ラッチクロック入力）にはＰＷＭパルス生成回路６１の第２の入力であるＴＰ１が接続され、ＤＬ１１の/Ｑ出力（反転出力）はＰＷＭパルス生成回路６１の第１の出力であるＰＷＭ１として出力され、ＤＬ１２のＤ入力には電源（“Ｈ”レベル）が接続され、ＤＬ１２のＣＬ入力にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１２のＣＫ入力にはＰＷＭパルス生成回路６１の第３の入力であるＴＰ２が接続され、ＤＬ１２の/Ｑ出力はＰＷＭパルス生成回路６１の第２の出力であるＰＷＭ２として出力され、同様に、ＤＬ１ｎのＤ入力には電源（“Ｈ”レベル）が接続され、ＤＬ１ｎのＣＬ入力にはＰＷＭパルス生成回路６１の第１の入力であるＴＰ０が接続され、ＤＬ１ｎのＣＫ入力にはＰＷＭパルス生成回路６１の第(ｎ＋１)の入力であるＴＰｎが接続され、ＤＬ１ｎの/Ｑ出力はＰＷＭパルス生成回路６１の第ｎの出力であるＰＷＭｎとして出力されている。
【００６９】
ＤＬ１１〜ＤＬ１ｎは、ＴＰ０の立ち上がりで/Ｑ出力がクリアー（“Ｈ”レベル）され、ＣＫに入力されるＴＰ１〜ＴＰｎの立ち上がりで/Ｑ出力がセット（“Ｌ”レベル）される。すなわち、ＰＷＭパルス生成回路６１からＬＰＦ１〜ＬＰＦｎに出力されるＰＷＭ１〜ＰＷＭｎは、ＴＰ０と周期Ｔが同じで、ＴＰ０とＴＰ１〜ＴＰｎとの間のそれぞれの位相差に応じて“Ｈ”レベルのパルス幅が異なるパルス信号である。
【００７０】
ＬＰＦ１〜ＬＰＦｎは、入力されたＰＷＭ１〜ＰＷＭｎのそれぞれのバルス幅に対応した電圧値を有するＤＣ電圧をＤＣＬ１〜ＤＣＬｎとして生成し、合否判定回路６２に出力する。
【００７１】
合否判定回路６２は、入力されたＤＣＬ１〜ＤＣＬｎの全てがそれぞれあらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。
【００７２】
合否判定回路６２の構成、機能は実施例１と同様であるので、詳細な説明は省略する。実施例１との違いは、ＰＷＭ１〜ＰＷＭｎの生成方法に応じて抵抗アレイ１３からの出力ｒ１〜ｒｉの電圧値が異なることである。
【００７３】
合否判定回路６２の出力ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００７４】
次に、上述した構成を持つＶＣＯ位相テスト回路の動作について説明する。
図７は、本発明の実施例３に係るＶＣＯ位相テスト回路の動作を示す特性図である。横軸はＰＷＭパルス生成回路６１の入力におけるＴＰ１〜ＴＰｎのＴＰ０に対する位相差を示し、縦軸はＬＰＦ１〜ＬＰＦｎの出力であるＤＣＬ１〜ＤＣＬｎのＤＣ電圧レベルを示している。
【００７５】
ＰＷＭ１〜ＰＷＭｎがそれぞれＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは、図７に特性図で示したように、それぞれのＴＰ０からの位相差に応じて直線的に変化する。
【００７６】
すなわち、ＴＰ１〜ＴＰｎのＴＰ０に対する位相差が０°であれば、ＰＷＭ１〜ＰＷＭｎのデューティー比は０％となり、ＬＰＦ１〜ＬＰＦｎで平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルは０となる。以後、位相差増加と共にデューティー比は増加し、ＴＰ０との位相差が１８０°（周期Ｔの１／２。）でＰＷＭ１〜ＰＷＭｎのデューティー比は５０％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐ／２となる。
【００７７】
ＴＰ０との位相差が１８０°以上では、位相差増加と共にデューティー比はさらに増加し、ＴＰ０との位相差が３６０°（周期Ｔ。）でＰＷＭ１〜ＰＷＭｎのデューティー比は１００％となり、ＤＣＬ１〜ＤＣＬｎの電圧レベルはＶｐｐとなる。
【００７８】
合否判定回路６２の位相差判定回路１４１〜１４ｎに入力される抵抗アレイ１３からのｒ１〜ｒｉは、ＴＰ０に対するＴＰ１〜ＴＰｎのそれぞれの所望の位相差に応じて図７から求められるＤＣＬ１〜ＤＣＬｎの所望の電圧レベルに±のマージン値を加味して決定されている。すなわち、ｒ１がＤＣＬ１のスペック上限値になり、ｒ２がＤＣＬ１のスペック下限値になり、ｒ３がＤＣＬ２のスペック上限値になり、ｒ４がＤＣＬ２のスペック下限値になり、同様に、ｒｉ−１がＤＣＬｎのスペック上限値になり、ｒｉがＤＣＬｎのスペック下限値になるように決定されている。
【００７９】
上記実施例３によれば、実施例１と同様の効果が得られるばかりでなく、基準となるＴＰ０に対するＴＰ１〜ＴＰｎの位相差が１８０°を超えても平滑化されたＤＣＬ１〜ＤＣＬｎの電圧レベルが反転せず、連続した直線上の合否判定レベルによって合否判定ができるというメリットがある。
【００８０】
上述の実施例３の説明では、ＰＷＭパルス生成回路６１はｎ個の同期クリアー付きデータラッチ回路ＤＬ１１〜ＤＬ１ｎで構成されるとしたが、本発明はこれに限られるものではなく、例えば、ｎ個の同期プリセット付きデータラッチ回路を用いて構成しても良い。すなわち、データ入力は“Ｌ”レベルに固定し、同期ラッチプリセット入力には基準となるＴＰ０を接続し、ラッチクロック入力にはＴＰ１〜ＴＰｎをそれぞれ接続して構成することもできる。
【００８１】
また、上述の実施例１〜実施例３の説明では、合否判定回路はチップ上に設けられるとしたが、本発明はこれに限られるものではない。ＤＣＬ１〜ＤＣＬｎはＴＰ０〜ＴＰｎの周波数にほとんど依存しないＤＣレベルの電圧であるので、合否判定回路をチップの外部、例えば、測定用治具が取り付けられている測定ボード上などに設けるようにしても良い。
【００８２】
さらに、合否判定回路をチップ上に設ける場合でも、基準電圧ｒ１〜ｒｉを外部から入力するようにしても良い。
【実施例４】
【００８３】
図８は、本発明の実施例４に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、実施例１と同様の多相出力タップ付きＶＣＯ１０に対して、タップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例１と同様の信号には実施例１と同じ符号を用いた。
【００８４】
本発明の実施例４に係るＶＣＯ位相テスト回路は、ＴＰ１〜ＴＰｎの中から１つを選択して選択クロック信号ＭＰ１として順次出力する選択回路８０（以下、「ＭＵＸ８０」という。）、ＴＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路８２、合否判定の基準となる基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、および信号切り替え制御回路８５を備えている。
【００８５】
ＭＵＸ８０の第１の入力には信号切り替え制御回路８５からの選択信号ｓｗ８０が入力され、ＭＵＸ８０の第２の入力にはＴＰ１が入力され、ＭＵＸ８０の第３の入力にはＴＰ２が入力され、同様に、ＭＵＸ８０の第(ｎ＋１)の入力にはＴＰｎが入力され、ＭＵＸ８０の出力はＭＰ１としてＰＷＭパルス生成回路８１に供給されている。
【００８６】
ＰＷＭパルス生成回路８１の第１の入力にはＴＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【００８７】
ＬＰＦ８０の出力はＤＣＬ８０として合否判定回路８２の第１の入力に供給され、合否判定レベル発生回路８３の入力には信号切り替え制御回路８５からの基準電圧切り替え信号ｓｗ８１が入力され、合否判定レベル発生回路８３の出力はｒ８１およびｒ８２として合否判定回路８２の第２の入力に供給され、合否判定回路８２の第３の入力には信号切り替え制御回路８５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【００８８】
ＭＵＸ８０は、信号切り替え制御回路８５からのｓｗ８０に基づいて、一定期間ごとにＴＰ１〜ＴＰｎの中から１つを順次選択し、ＭＰ１として出力する。
【００８９】
ＰＷＭパルス生成回路８１は、図８に示したように、同期クリアー付きデータラッチ回路８０（以下、「ＤＬ８０」という。）で構成され、ＤＬ８０のＤ入力（データ入力）には電源（“Ｈ”レベル）が接続され、ＤＬ８０のＣＬ入力（同期クリアー入力）にはＰＷＭパルス生成回路８１の第１の入力であるＴＰ０が接続され、ＤＬ８０のＣＫ入力（ラッチクロック入力）にはＰＷＭパルス生成回路８１の第２の入力であるＭＰ１が接続され、ＤＬ８０の/Ｑ出力（反転出力）はＰＷＭパルス生成回路８１の出力であるＰＷＭ８０として出力されている。
【００９０】
ＤＬ８０は、ＴＰ０の立ち上がりで/Ｑ出力がクリアー（“Ｈ”レベル）され、ＣＫに入力されるＭＰ１の立ち上がりで/Ｑ出力がセット（“Ｌ”レベル）される。したがって、ＰＷＭパルス生成回路８１からＬＰＦ８０に出力されるＰＷＭ８０は、ＴＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ８０によるＴＰ１〜ＴＰｎの切り替えに対応して発生する。
【００９１】
ＬＰＦ８０は、入力されたＰＷＭ８０のバルス幅の変化に対応して電圧値が一定期間ごとに変化するＤＣ電圧をＤＣＬ８０として生成し、合否判定回路８２に出力する。
【００９２】
合否判定レベル発生回路８３は、信号切り替え制御回路８５からのｓｗ８１に基づいて、ＤＣＬ８０に対応した基準電圧ｒ８１およびｒ８２を生成し、合否判定回路８２に出力する。具体的には、例えば、実施例１の図１で示した抵抗アレイ１３と、ｓｗ８１に従って抵抗アレイ１３のｒ１〜ｒｉを順次切り替えて出力する選択回路とで構成される。
【００９３】
合否判定回路８２は、入力されたＤＣＬ８０の一定期間ごとのそれぞれでＤＣＬ８０があらかじめ定められたスペックを満たす所定の電圧範囲にある場合に有効（“Ｈ”レベル）となるＯＵＴを生成し出力する。すなわち、本実施例では、信号切り替え制御回路８５によりＴＰ１〜ＴＰｎを順次切り替えて、それぞれのＴＰ０との位相差を合否判定して、それらの判定結果を保持し最後に全体の合否判定を行ってＯＵＴを出力する。
【００９４】
ＯＵＴは論理レベルの出力であるので、実施例１と同様に、ＴＰ１〜ＴＰｎのそれぞれのＴＰ０に対する位相差が所望の範囲に収まっていることを容易に判定することができる。
【００９５】
合否判定回路８２は、図８に示したように、ＤＣＬ８０とｒ８１およびｒ８２とを比較して位相差を判定し位相差判定信号ＰＨ８０を出力する位相差判定回路８４、ＰＨ８０を一定期間ごとにラッチして保持するｎ個のデータラッチ回路ＤＬ８２１〜ＤＬ８２ｎ、およびＤＬ８２１〜ＤＬ８２ｎの出力を判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路ＡＮＤ８３を備えている。
【００９６】
位相差判定回路８４の第１の入力には合否判定回路８２の第１の入力であるＤＣＬ８０が入力され、位相差判定回路８４の第２の入力には合否判定レベル発生回路８３からのｒ８１が入力され、位相差判定回路８４の第３の入力には合否判定レベル発生回路８３からのｒ８２が入力され、位相差判定回路８４の出力であるＰＨ８０はＤＬ８２１〜ＤＬ８２ｎのそれぞれのＤ入力に供給されている。
【００９７】
ＤＬ８２１のＣＫ入力には信号切り替え制御回路８５からのＣ１が接続され、ＤＬ８２１のＱ出力はＴＰ１に対応するタップ位相判定信号ＰＨ８１としてＡＮＤ８３の第１の入力に供給され、ＤＬ８２２のＣＫ入力には信号切り替え制御回路８５からのＣ２が接続され、ＤＬ８２２のＱ出力はＴＰ２に対応するタップ位相判定信号ＰＨ８２としてＡＮＤ８３の第２の入力に供給され、同様に、ＤＬ８２ｎのＣＫ入力には信号切り替え制御回路８５からのＣｎが接続され、ＤＬ８２ｎのＱ出力はＴＰｎに対応するタップ位相判定信号ＰＨ８ｎとしてＡＮＤ８３の第ｎの入力に供給され、ＡＮＤ８３の出力は合否判定回路８２の出力ＯＵＴとして出力されている。
【００９８】
位相差判定回路８４は２つのコンパレータＣＰ８１、８２および１つの２入力ＡＮＤゲート回路ＡＮＤ８２で構成され、ＣＰ８１の(＋)入力には位相差判定回路８４の第２の入力であるｒ８１が接続され、ＣＰ８１の(−)入力には位相差判定回路８４の第１の入力であるＤＣＬ８０が接続され、ＣＰ８１の出力はＡＮＤ８２の第１の入力に接続され、ＣＰ８２の(−)入力には位相差判定回路８４の第３の入力であるｒ８２が接続され、ＣＰ８２の(＋)入力には位相差判定回路８４の第１の入力であるＤＣＬ８０が接続され、ＣＰ８２の出力はＡＮＤ８２の第２の入力に接続され、ＡＮＤ８２の出力は位相差判定回路８４の出力ＰＨ８０に接続されている。
【００９９】
位相差判定回路８４は、ｓｗ８０およびｓｗ８１によって一定期間ごとに変化するＤＣＬ８０とｒ８１およびｒ８２とを逐次比較し、それぞれの期間ごとにＤＣＬ８０が所定の電圧範囲に収まっているかを判定する。
【０１００】
ＤＬ８２１〜ＤＬ８２ｎは、信号切り替え制御回路８５からのＣ１〜Ｃｎに基づいて、一定期間ごとに位相差判定回路８４で判定された結果ＰＨ８０を逐次ラッチし保持する。Ｃ１〜Ｃｎは、ｓｗ８０およびｓｗ８１の切り替えタイミングに同期して順次有効となるラッチ信号である。
【０１０１】
例えば、ｓｗ８０がＭＵＸ８０でＴＰ１を選択し、ｓｗ８１がＴＰ１のＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合に、信号切り替え制御回路８５がＣ１を有効にして、ＤＬ８２１がＴＰ１に対応するＰＨ８０をラッチしてＰＨ８１として出力する。
【０１０２】
次に、ｓｗ８０がＭＵＸ８０でＴＰ２を選択し、ｓｗ８１がＴＰ２のＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合には、信号切り替え制御回路８５はＣ１を無効にするとともにＣ２を有効にし、ＤＬ８２１は取り込んだＴＰ１に対応するＰＨ８０を保持してＰＨ８１として出力し、ＤＬ８２２はＴＰ２に対応するＰＨ８０をラッチしてＰＨ８２として出力する。
【０１０３】
同様に、ｓｗ８０がＭＵＸ８０でＴＰｎを選択し、ｓｗ８１がＴＰｎのＴＰ０に対する位相差のスペックに対応するｒ８１およびｒ８２を合否判定レベル発生回路８３から出力させている場合には、信号切り替え制御回路８５はＣ１〜Ｃｎ−１を無効にするとともにＣｎを有効にし、ＤＬ８２１〜ＤＬ８２ｎ−１は取り込んだＴＰ１〜ＴＰｎ−１に対応するＰＨ８０を保持してＰＨ８１〜ＰＨ８ｎ−１として出力し、ＤＬ８２ｎがＴＰｎに対応するＰＨ８０をラッチしてＰＨ８ｎとして出力する。
【０１０４】
ＡＮＤ８３の出力ＯＵＴは、ＰＨ８１〜ＰＨ８ｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ８１〜ＰＨ８ｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【０１０５】
信号切り替え制御回路８５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ８０、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＭＵＸ８０、合否判定レベル発生回路８３、および合否判定回路８２に出力する。
【０１０６】
本実施例では、ＰＷＭパルス生成回路８１に同期クリアー付きデータラッチ回路（ＤＬ８０）を使用しているので、動作の特性は実施例３の図７に示した特性図と同じになる。したがって、ｒ８１およびｒ８２の電圧値の決定方法も実施例３と同様である。
【０１０７】
実施例３との違いは、信号切り替え制御回路８５からの制御信号（ｓｗ８０、ｓｗ８１、およびＣ１〜Ｃｎ）に基づいてＴＰ１〜ＴＰｎと基準となるＴＰ０との位相差を逐次判定し、最後にそれらの判定結果（ＰＨ８１〜ＰＨ８ｎ）が全てＯＫである場合にＯＵＴに“Ｈ”レベル（ＯＫ）を出力することである。
【０１０８】
本実施例では、ＰＷＭパルス生成回路８１、ＬＰＦ８０、および位相差判定回路８４が共用されるので、多相出力タップ付きＶＣＯ１０のタップ数が多い場合に回路規模を抑えることができ、また、ローバスフィルターなどの回路特性のばらつきによる測定誤差を抑えることができる。さらに、本実施例では、信号経路がＴＰ１〜ＴＰｎに対して共通になるので、信号スキューによる遅延誤差などを抑えることができる。
【０１０９】
上記実施例４によれば、実施例１と同様の効果を得られるばかりでなく、位相差判定の主要回路が共用されるので、タップ数（ＴＰ０〜ＴＰｎ）が多い場合に回路規模を抑えることができ、さらに、回路特性のばらつきによる測定誤差や信号スキューによる遅延誤差などを抑えることができる。
【実施例５】
【０１１０】
図９は、本発明の実施例５に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例４と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例４と同様の構成、機能を有する回路、信号には実施例４と同じ符号を用いた。
【０１１１】
本発明の実施例５に係るＶＣＯ位相テスト回路は、ＴＰ０〜ＴＰｎの中から１つを選択して基準となる選択クロック信号ＭＰ０として出力する選択回路９６（以下、「ＣＬ用ＭＵＸ９６」という。）、ＴＰ０〜ＴＰｎの中から１つを選択して選択クロック信号ＭＰ１として順次出力する選択回路９７（以下、「ＣＫ用ＭＵＸ９７」という。）、ＭＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路８２、合否判定の基準となる基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、および信号切り替え制御回路９５を備えている。
【０１１２】
ＰＷＭパルス生成回路８１、ＬＰＦ８０、合否判定回路８２、および合否判定レベル発生回路８３の回路構成、機能は実施例４と同様であるので、詳しい説明は省略する。実施例４との違いは、基準となるクロック信号をＴＰ０〜ＴＰｎの中から任意に選択できるようにしたことである。
【０１１３】
ＣＬ用ＭＵＸ９６の第１の入力には信号切り替え制御回路９５からの選択信号ｓｗ８００が入力され、ＣＬ用ＭＵＸ９６の第２の入力にはＴＰ０が入力され、ＣＬ用ＭＵＸ９６の第３の入力にはＴＰ１が入力され、ＣＬ用ＭＵＸ９６の第４の入力にはＴＰ２が入力され、同様に、ＣＬ用ＭＵＸ９６の第(ｎ＋２)の入力にはＴＰｎが入力され、ＣＬ用ＭＵＸ９６の出力はＭＰ０としてＰＷＭパルス生成回路８１に供給されている。
【０１１４】
ＣＫ用ＭＵＸ９７の第１の入力には信号切り替え制御回路９５からの選択信号ｓｗ８０１が入力され、ＣＫ用ＭＵＸ９７の第２の入力にはＴＰ０が入力され、ＣＫ用ＭＵＸ９７の第３の入力にはＴＰ１が入力され、ＣＫ用ＭＵＸ９７の第４の入力にはＴＰ２が入力され、同様に、ＣＫ用ＭＵＸ９７の第(ｎ＋２)の入力にはＴＰｎが入力され、ＣＫ用ＭＵＸ９７の出力はＭＰ１としてＰＷＭパルス生成回路８１に供給されている。
【０１１５】
ＰＷＭパルス生成回路８１の第１の入力にはＭＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【０１１６】
ＬＰＦ８０の出力はＤＣＬ８０として合否判定回路８２の第１の入力に供給され、合否判定レベル発生回路８３の入力には信号切り替え制御回路９５からの基準電圧切り替え信号ｓｗ８１が入力され、合否判定レベル発生回路８３の出力はｒ８１およびｒ８２として合否判定回路８２の第２の入力に供給され、合否判定回路８２の第３の入力には信号切り替え制御回路９５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【０１１７】
ＣＬ用ＭＵＸ９６は、信号切り替え制御回路９５からのｓｗ８００に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＭＰ０として出力する。
【０１１８】
ＣＫ用ＭＵＸ９７は、信号切り替え制御回路９５からのｓｗ８０１に基づいて、一定期間ごとにＴＰ０〜ＴＰｎの中から１つを順次選択し、ＭＰ１として出力する。
【０１１９】
ＰＷＭパルス生成回路８１は、実施例４と同様に、ＭＰ０の立ち上がりでＰＷＭ８０が“Ｈ”レベルになり、ＭＰ１の立ち上がりでＰＷＭ８０が“Ｌ”レベルになるよう動作する。したがって、ＰＷＭ８０は、ＭＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ８００およびｓｗ８０１によるＴＰ０〜ＴＰｎの切り替えに対応して発生する。
【０１２０】
信号切り替え制御回路９５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ８００、ｓｗ８０１、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＣＬ用ＭＵＸ９６、ＣＫ用ＭＵＸ９７、合否判定レベル発生回路８３、および合否判定回路８２に出力する。
【０１２１】
本実施例では、実施例４と同様に、動作の特性は実施例３の図７に示した特性図と同じになる。実施例４との違いは、信号切り替え制御回路９５からのｓｗ８００に基づいて、位相差比較の基準となるＭＰ０をＴＰ０〜ＴＰｎの中から選択できることである。
【０１２２】
したがって、本実施例では、多相出力タップ付きＶＣＯ１０の任意のタップ間での位相差をテストすることができ、これによりいろいろな側面からの解析が可能で、不具合発生時などの不良解析において内部テスト回路だけである程度の解析が行えるメリットがある。
【０１２３】
上記実施例５によれば、実施例４と同様の効果を得られるばかりでなく、位相比較の基準となるＭＰ０をＴＰ０〜ＴＰｎの中から任意に選択できるので、不良解析などを効率よく行うことができ、半導体チップの評価時間および評価コストを抑制することができる。
【実施例６】
【０１２４】
図１０は、本発明の実施例６に係るＶＣＯ位相テスト回路を示す回路ブロック図である。ここでは、一例として、多相出力タップ付きＶＣＯ１０に対して、実施例５と同様にタップ間の位相差を判定するＶＣＯ位相テスト回路にかかわる部分を示した。
また、特に記載のない限り、実施例４または実施例５と同様の構成、機能を有する回路、信号には実施例４、実施例５と同じ符号を用いた。
【０１２５】
本発明の実施例６に係るＶＣＯ位相テスト回路は、ＴＰ０〜ＴＰｎの中から１つを選択して出力するＣＬ用ＭＵＸ９６、ＣＬ用ＭＵＸ９６からの信号を遅延させて基準となる選択クロック信号ＭＰ０として出力する可変遅延回路１６（以下、「ＤＬＹ１６」という。）、ＴＰ０〜ＴＰｎの中から１つを選択して出力するＣＫ用ＭＵＸ９７、ＣＫ用ＭＵＸ９７からの信号を遅延させて選択クロック信号ＭＰ１として出力する可変遅延回路１７（以下、「ＤＬＹ１７」という。）、ＭＰ０およびＭＰ１から位相差パルス信号ＰＷＭ８０を生成するＰＷＭパルス生成回路８１、ＰＷＭ８０からＤＣレベル信号ＤＣＬ８０を生成するローパスフィルターＬＰＦ８０、ＤＣＬ８０と比較する基準電圧ｒ８１およびｒ８２を生成する合否判定レベル発生回路８３、ＤＣＬ８０とｒ８１、ｒ８２を比較し位相差判定信号ＰＨ８０を生成する位相差判定回路８４、ＭＰ０とＭＰ１との位相順を判定して位相順判定信号ＰＨ１００を生成する位相順判定回路１０６、ＰＨ８０またはＰＨ１００を選択して出力する選択回路２０（以下、「ＭＵＸ２０」という。）、ＭＵＸ２０からの信号を判定して多相出力タップ付きＶＣＯ１０の出力タップ間の位相差が所定のスペックを満たしているかを示す合否判定結果信号ＯＵＴを出力する合否判定回路１０２、および信号切り替え制御回路１０５を備えている。
【０１２６】
ＰＷＭパルス生成回路８１、ＬＰＦ８０、位相差判定回路８４、および合否判定レベル発生回路８３の回路構成、機能は実施例４と同様であるので、詳しい説明は省略する。また、ＣＬ用ＭＵＸ９６、およびＣＫ用ＭＵＸ９７の回路構成、機能は実施例５と同様であるので、詳しい説明は省略する。実施例４、実施例５との違いは、新たに位相順判定回路１０６を設け、ＴＰ０〜ＴＰｎの位相間の順序も判定できるようにしたことである。
【０１２７】
ＣＬ用ＭＵＸ９６の第１の入力には信号切り替え制御回路１０５からの選択信号ｓｗ１０が入力され、ＣＬ用ＭＵＸ９６の第２の入力にはＴＰ０が入力され、ＣＬ用ＭＵＸ９６の第３の入力にはＴＰ１が入力され、ＣＬ用ＭＵＸ９６の第４の入力にはＴＰ２が入力され、同様に、ＣＬ用ＭＵＸ９６の第(ｎ＋２)の入力にはＴＰｎが入力されている。
【０１２８】
ＣＬ用ＭＵＸ９６の出力はＤＬＹ１６の第１の入力に供給され、ＤＬＹ１６の第２の入力には信号切り替え制御回路１０５からのＤＬＹ制御信号ｓｗ１２が入力され、ＤＬＹ１６の出力はＭＰ０としてＰＷＭパルス生成回路８１および位相順判定回路１０６に供給されている。
【０１２９】
ＣＫ用ＭＵＸ９７の第１の入力には信号切り替え制御回路１０５からの選択信号ｓｗ１１が入力され、ＣＫ用ＭＵＸ９７の第２の入力にはＴＰ０が入力され、ＣＫ用ＭＵＸ９７の第３の入力にはＴＰ１が入力され、ＣＫ用ＭＵＸ９７の第４の入力にはＴＰ２が入力され、同様に、ＣＫ用ＭＵＸ９７の第(ｎ＋２)の入力にはＴＰｎが入力されている。
【０１３０】
ＣＫ用ＭＵＸ９７の出力はＤＬＹ１７の第１の入力に供給され、ＤＬＹ１７の第２の入力には信号切り替え制御回路１０５からのＤＬＹ制御信号ｓｗ１３が入力され、ＤＬＹ１７の出力はＭＰ１としてＰＷＭパルス生成回路８１および位相順判定回路１０６に供給されている。
【０１３１】
ＰＷＭパルス生成回路８１の第１の入力にはＭＰ０が入力され、ＰＷＭパルス生成回路８１の第２の入力にはＭＰ１が入力され、ＰＷＭパルス生成回路８１の出力はＰＷＭ８０としてＬＰＦ８０の入力に供給されている。
【０１３２】
ＬＰＦ８０の出力はＤＣＬ８０として位相差判定回路８４の第１の入力に供給され、位相差判定回路８４の第２の入力には合否判定レベル発生回路８３からのｒ８１およびｒ８２が入力され、合否判定レベル発生回路８３の入力には信号切り替え制御回路１０５からの基準電圧切り替え信号ｓｗ８１が入力され、位相差判定回路８４の出力はＰＨ８０としてＭＵＸ２０の第１の入力に供給されている。
【０１３３】
位相順判定回路１０６の第１の入力にはＤＬＹ１６からのＭＰ０が入力され、位相順判定回路１０６の第２の入力にはＤＬＹ１７からのＭＰ１が入力され、位相順判定回路の出力はＰＨ１００としてＭＵＸ２０の第２の入力に供給されている。
【０１３４】
ＭＵＸ２０の第３の入力には信号切り替え制御回路１０５からのＰＨ選択信号ｓｗ２０が入力され、ＭＵＸ２０の出力は合否判定回路１０２の第１の入力に供給され、合否判定回路１０２の第２の入力には信号切り替え制御回路１０５からの位相差判定ラッチ信号Ｃ１〜Ｃｎが入力されている。
【０１３５】
ＣＬ用ＭＵＸ９６は、信号切り替え制御回路１０５からのｓｗ１０に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＤＬＹ１６に出力する。
【０１３６】
ＤＬＹ１６は、信号切り替え制御回路１０５からのｓｗ１２に基づいて、ＣＬ用ＭＵＸ９６の出力に遅延をかけてＭＰ０として出力する。
【０１３７】
ＣＫ用ＭＵＸ９７は、信号切り替え制御回路１０５からのｓｗ１１に基づいて、ＴＰ０〜ＴＰｎの中から１つを選択し、ＤＬＹ１７に出力する。
【０１３８】
ＤＬＹ１７は、信号切り替え制御回路１０５からのｓｗ１３に基づいて、ＣＫ用ＭＵＸ９７の出力に遅延をかけてＭＰ１として出力する。
【０１３９】
ＰＷＭパルス生成回路８１は、実施例４と同様に、ＭＰ０の立ち上がりでＰＷＭ８０が“Ｈ”レベルになり、ＭＰ１の立ち上がりでＰＷＭ８０が“Ｌ”レベルになるよう動作する。したがって、ＰＷＭ８０は、ＭＰ０とＭＰ１との間の位相差に応じて“Ｈ”レベルのパルス幅が一定期間ごとに順次変化するパルス信号である。ＰＷＭ８０のパルス幅の変化は、ｓｗ１０およびｓｗ１１によるＴＰ０〜ＴＰｎの切り替えに対応して発生する。
【０１４０】
位相順判定回路１０６は、図１０に示したように、２個の同期クリアー付きデータラッチ回路ＤＬ１０２およびＤＬ１０３、３個の２入力ＮＡＮＤゲート回路ＮＡＮＤ１０１〜１０３、および２個のインバータ回路ＩＮＶ１０１および１０２で構成されている。
【０１４１】
ＤＬ１０２のＤ入力は電源（“Ｈ”レベル）に固定され、ＤＬ１０２のＣＫ入力には位相順判定回路１０６の第１の入力であるＭＰ０が接続され、ＤＬ１０２のＱ出力はＩＮＶ１０１の入力およびＮＡＮＤ１０１の第１の入力に接続され、ＤＬ１０３のＤ入力は電源（“Ｈ”レベル）に固定され、ＤＬ１０３のＣＫ入力には位相順判定回路１０６の第２の入力であるＭＰ１が接続され、ＤＬ１０３のＱ出力はＩＮＶ１０２の入力およびＮＡＮＤ１０１の第２の入力に接続され、ＮＡＮＤ１０１の出力はＤＬ１０２のＣＬ入力およびＤＬ１０３のＣＬ入力に接続されている。
【０１４２】
ＩＮＶ１０１の出力はＮＡＮＤ１０２の第１の入力に接続され、ＩＮＶ１０２の出力はＮＡＮＤ１０３の第１の入力に接続され、ＮＡＮＤ１０２の出力はＮＡＮＤ１０３の第２の入力に接続され、ＮＡＮＤ１０３の出力はＮＡＮＤ１０２の第２の入力および位相順判定回路１０６の出力であるＰＨ１００に接続されている。
【０１４３】
位相順判定回路１０６はＭＰ０およびＭＰ１の位相順を識別できる回路であり、ＭＰ０およびＭＰ１はＤＬＹ１６およびＤＬＹ１７で遅延量を調整できるので、これらの遅延量を調整しながらＭＰ０とＭＰ１との位相順を判定することで、多相出力タップ付きＶＣＯ１０の任意のタップ間の位相差をある程度簡易判定することができる。
【０１４４】
ＭＵＸ２０は、信号切り替え制御回路１０５からのｓｗ２０に基づいて、ＰＨ８０またはＰＨ１００を選択して合否判定回路１０５に出力する。
【０１４５】
合否判定回路１０２は、図１０に示したように、ＭＵＸ２０の出力をラッチして保持するｎ個のデータラッチ回路ＤＬ１２１〜ＤＬ１２ｎ、およびＤＬ１２１〜ＤＬ１２ｎの出力を判定しＯＵＴを生成するｎ入力ＡＮＤゲート回路ＡＮＤ１０３を備えている。
【０１４６】
ＤＬ１２１〜ＤＬ１２ｎのそれぞれのＤ入力にはＭＵＸ２０からの出力が接続され、ＤＬ１２１のＣＫ入力には信号切り替え制御回路１０５からのＣ１が接続され、ＤＬ１２１のＱ出力はタップ位相判定信号ＰＨ１０１としてＡＮＤ１０３の第１の入力に供給され、ＤＬ１２２のＣＫ入力には信号切り替え制御回路１０５からのＣ２が接続され、ＤＬ１２２のＱ出力はタップ位相判定信号ＰＨ１０２としてＡＮＤ１０３の第２の入力に供給され、同様に、ＤＬ１２ｎのＣＫ入力には信号切り替え制御回路１０５からのＣｎが接続され、ＤＬ１２ｎのＱ出力はタップ位相判定信号ＰＨ１０ｎとしてＡＮＤ１０３の第ｎの入力に供給され、ＡＮＤ１０３の出力は合否判定回路１０２の出力ＯＵＴとして出力されている。
【０１４７】
ＤＬ１２１〜ＤＬ１２ｎは、信号切り替え制御回路１０５からのＣ１〜Ｃｎに基づいて、位相差判定回路８４で判定された結果ＰＨ８０、または位相順判定回路１０６で判定された結果ＰＨ１００を逐次ラッチし保持する。Ｃ１〜Ｃｎは、ｓｗ１０、ｓｗ１１、およびｓｗ８１の切り替えタイミングに同期して順次有効となるラッチ信号である。
【０１４８】
ＡＮＤ１０３の出力ＯＵＴは、ＰＨ１０１〜ＰＨ１０ｎがすべてＯＫの場合に“Ｈ”レベル（ＯＫ）となり、ＰＨ１０１〜ＰＨ１０ｎのうち１つでもＮＧがある場合には“Ｌ”レベル（ＮＧ）となる。
【０１４９】
信号切り替え制御回路１０５は、外部から入力されるテスト制御信号ＴＥＳＴに基づいて、ｓｗ１０〜ｓｗ１３、ｓｗ２０、ｓｗ８１、およびＣ１〜Ｃｎを生成し、それぞれＣＬ用ＭＵＸ９６、ＣＫ用ＭＵＸ９７、ＤＬＹ１６、ＤＬＹ１７、ＭＵＸ２０、合否判定レベル発生回路８３、および合否判定回路１０２に出力する。
【０１５０】
本実施例では、ＴＰ０〜ＴＰｎの遅延量を調整できる可変遅延回路ＤＬＹ１６およびＤＬＹ１７と位相順を識別できる位相順判定回路１０６とが設けられ、遅延量を調整してある程度の位相差を簡易判定できるになっている。
【０１５１】
上記実施例６によれば、実施例４および実施例５と同様の効果を得られるばかりでなく、ＴＰ０〜ＴＰｎに任意の遅延量を付加してＭＰ０およびＭＰ１を生成し、ＭＰ０とＭＰ１の位相順を判定するので、より簡便な回路構成で不良解析などを効率よく行うことができ、半導体チップの評価時間および評価コストを抑制することができる。
【０１５２】
上述の実施例４〜実施例６の説明では、ＰＷＭパルス生成回路８１は同期クリアー付きデータラッチ回路ＤＬ８０で構成されるとしたが、本発明はこれに限られるものではなく、実施例３と同様に、例えば、同期プリセット付きデータラッチ回路を用いて構成することもできる。また、例えば、実施例１および実施例２に示した論理ゲート回路を用いて構成することもできる。
【符号の説明】
【０１５３】
１０ 多相出力タップ付きＶＣＯ
１１、３１、６１、８１ ＰＷＭパルス生成回路
１２、３２、６２、８２、１０２ 合否判定回路
１３ 抵抗アレイ
１４１〜１４ｎ、８４ 位相差判定回路
ｒ０〜ｒｉ、ｒ８１、ｒ８２ 基準電圧
ＤＣＬ１〜ＤＣＬｎ、ＤＣＬ８０ ＤＣレベル信号
ＬＰＦ１〜ＬＰＦｎ、ＬＰＦ８０ ローパスフィルター
ＯＵＴ 合否判定結果信号
ＰＨ１〜ＰＨｎ、ＰＨ８０ 位相差判定信号
ＰＷＭ１〜ＰＷＭｎ、ＰＷＭ８０ 位相差パルス信号
ＴＰ０〜ＴＰｎ 出力クロック信号
【特許請求の範囲】
【請求項１】
基準となる第１のクロック信号が第１の入力に接続され、前記第１のクロック信号と周期が同じで位相が異なる第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、
前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応した電圧のＤＣ電圧を生成するローパスフィルターと、
前記ローパスフィルターからの前記ＤＣ電圧が所定の電圧範囲にある場合に有効となる判定結果信号を生成する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【請求項２】
基準となる第１のクロック信号と周期が同じで前記第１のクロック信号と位相が異なる複数のクロック信号が入力され、入力される選択切り替え信号に基づいて前記複数のクロック信号のうち１つを順次選択して第２のクロック信号として出力する選択手段と、
前記第１のクロック信号が第１の入力に接続され、前記選択手段からの前記第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、
前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応して順次電圧レベルが変化するＤＣ電圧を生成するローパスフィルターと、
前記選択切り替え信号に対応して異なる電圧レベルの基準電圧を順次生成する判定レベル発生手段と、
前記ローパスフィルターからの前記ＤＣ電圧と前記判定レベル発生手段からの前記基準電圧とを前記選択切り替え信号に対応して逐次比較し、前記比較の結果が前記複数のクロック信号に対してすべて所定の電圧範囲にある場合に判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【請求項３】
前記パルス生成手段は、前記第１のクロック信号が第１の入力に接続され、前記第２のクロック信号が第２の入力に接続された論理ゲート回路であることを特徴とする請求項１または請求項２のいずれかに記載のＶＣＯ位相テスト回路。
【請求項４】
前記パルス生成手段は、前記第１のクロック信号がクリアー（ＣＬ）入力に接続され、前記第２のクロック信号がクロック（ＣＫ）入力に接続され、データ（Ｄ）入力が電源に接続された同期クリアー付きラッチ回路であることを特徴とする請求項１または請求項２のいずれかに記載のＶＣＯ位相テスト回路。
【請求項５】
周期が同じで位相の異なる複数のクロック信号が入力され、入力される第１の選択切り替え信号に基づいて前記複数のクロック信号のうち１つを選択して第１のクロック信号として出力する第１の選択手段と、
入力される第１の遅延切り替え信号に基づいて前記第１の選択手段からの前記第１のクロック信号を所定の時間遅延させて第１の遅延クロック信号として出力する第１の可変遅延手段と、
前記複数のクロック信号が入力され、入力される第２の選択切り替え信号に基づいて前記複数のクロックのうち前記第１のクロック信号とは異なる１つを選択して第２のクロック信号として出力する第２の選択手段と、
入力される第２の遅延切り替え信号に基づいて前記第２の選択手段からの前記第２のクロック信号を所定の時間遅延させて第２の遅延クロック信号として出力する第２の可変遅延手段と、
前記第１の遅延クロック信号および前記第２の遅延クロック信号が入力され、前記第１の遅延クロック信号と前記第２の遅延クロック信号との位相の順序を判定する位相順判定手段と、
前記位相順判定手段の判定結果が所定の順序である場合に有効となる判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【請求項１】
基準となる第１のクロック信号が第１の入力に接続され、前記第１のクロック信号と周期が同じで位相が異なる第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、
前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応した電圧のＤＣ電圧を生成するローパスフィルターと、
前記ローパスフィルターからの前記ＤＣ電圧が所定の電圧範囲にある場合に有効となる判定結果信号を生成する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【請求項２】
基準となる第１のクロック信号と周期が同じで前記第１のクロック信号と位相が異なる複数のクロック信号が入力され、入力される選択切り替え信号に基づいて前記複数のクロック信号のうち１つを順次選択して第２のクロック信号として出力する選択手段と、
前記第１のクロック信号が第１の入力に接続され、前記選択手段からの前記第２のクロック信号が第２の入力に接続され、前記第１の入力と前記第２の入力との間の位相差に対応するパルス幅を持ち前記第１のクロック信号と周期が同じパルス信号を生成するパルス生成手段と、
前記パルス生成手段からの前記パルス信号が入力され、前記パルス信号の前記パルス幅に対応して順次電圧レベルが変化するＤＣ電圧を生成するローパスフィルターと、
前記選択切り替え信号に対応して異なる電圧レベルの基準電圧を順次生成する判定レベル発生手段と、
前記ローパスフィルターからの前記ＤＣ電圧と前記判定レベル発生手段からの前記基準電圧とを前記選択切り替え信号に対応して逐次比較し、前記比較の結果が前記複数のクロック信号に対してすべて所定の電圧範囲にある場合に判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【請求項３】
前記パルス生成手段は、前記第１のクロック信号が第１の入力に接続され、前記第２のクロック信号が第２の入力に接続された論理ゲート回路であることを特徴とする請求項１または請求項２のいずれかに記載のＶＣＯ位相テスト回路。
【請求項４】
前記パルス生成手段は、前記第１のクロック信号がクリアー（ＣＬ）入力に接続され、前記第２のクロック信号がクロック（ＣＫ）入力に接続され、データ（Ｄ）入力が電源に接続された同期クリアー付きラッチ回路であることを特徴とする請求項１または請求項２のいずれかに記載のＶＣＯ位相テスト回路。
【請求項５】
周期が同じで位相の異なる複数のクロック信号が入力され、入力される第１の選択切り替え信号に基づいて前記複数のクロック信号のうち１つを選択して第１のクロック信号として出力する第１の選択手段と、
入力される第１の遅延切り替え信号に基づいて前記第１の選択手段からの前記第１のクロック信号を所定の時間遅延させて第１の遅延クロック信号として出力する第１の可変遅延手段と、
前記複数のクロック信号が入力され、入力される第２の選択切り替え信号に基づいて前記複数のクロックのうち前記第１のクロック信号とは異なる１つを選択して第２のクロック信号として出力する第２の選択手段と、
入力される第２の遅延切り替え信号に基づいて前記第２の選択手段からの前記第２のクロック信号を所定の時間遅延させて第２の遅延クロック信号として出力する第２の可変遅延手段と、
前記第１の遅延クロック信号および前記第２の遅延クロック信号が入力され、前記第１の遅延クロック信号と前記第２の遅延クロック信号との位相の順序を判定する位相順判定手段と、
前記位相順判定手段の判定結果が所定の順序である場合に有効となる判定結果信号を出力する合否判定手段を有することを特徴とするＶＣＯ位相テスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１９２９８６（Ｐ２０１０−１９２９８６Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３２８１１（Ｐ２００９−３２８１１）
【出願日】平成２１年２月１６日（２００９．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１６日（２００９．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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