【課題】スレーブチップに動作命令を印加するマスタチップがスレーブチップの動作速度と関連した情報を取得するようにし、最適のレイテンシ設定が可能なようにする集積回路チップを提供すること。
【解決手段】第１のチップと第２のチップとを備え、前記第１のチップが前記第２のチップにトレーニング命令を印加すれば、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を前記第１のチップに報知することを特徴とする。 （もっと読む）

【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】セルフリフレッシュ（ＳＲ）モードにおける不要な電流消費を最小化できる半導体メモリ素子の駆動方法を提供する。
【解決方法】１）各行のリフレッシュタイム特性に対応する第１格納値を初期化し、２）第１格納値が設定された行のうちの第１行目に対して、各列のデータを第２格納値として格納し、３）リフレッシュ周期の設定のための検出動作を行い、その結果に応じて第１格納値を設定し、４）第２格納値を第１行に再格納し、５）残りの全ての行に対して第１格納値の設定が完了するまで、又は、ＳＲモードが終了するまで２）〜４）を繰り返し、６）ＳＲモードを脱出した後、ノーマルアクティブモードで書き込み動作を行う行に対応する第１格納値を「０」に設定し、７） ２）〜６）をＳＲモードの度に繰り返す工程を含み、第１格納値によって選択されたリフレッシュ周期によって残りの行に対するリフレッシュ動作の実行又は省略の可否を決定する。 （もっと読む）

【課題】信号の歪曲を低減したビア構造物を有する半導体パッケージを提供する。
【解決手段】第１領域ＦＲ、ＦＲの周辺に配置された第２領域ＳＲ、およびＳＲに配置された第１接続パッド３１２を有する第１基板３１１、並びに第１接続パッドに電気的に接続された第１半導体チップ３１８を有する第１半導体パッケージ３１０、第１半導体パッケージ上に配置されて、ＦＲに対応する第３領域ＴＲおよびＳＲに対応する第４領域ＦＲ１、ＦＲ１に配置された第２接続パッド３２２を有する第２基板３２１、並びに第２接続パッドに電気的に接続された第２半導体チップ３２８を有する第２半導体パッケージ３２０、第１接続パッドおよび第２接続パッドに電気的に連結されて第１信号が印加される導電性コネクター３３０、並びに、第１基板と第２基板との間に配置されて、第２信号が印加され第１信号の歪曲を防止するための導電性シールド部材３４０を含む。 （もっと読む）

【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板２１上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に順に積層して形成された第１電極膜２３、第２電極膜２４、及びハードマスク膜２５を有するゲート１００と、該ゲートの第１電極膜２３及び第２電極膜２４の両側壁に形成された一対の再酸化側壁スペーサ２７と、該再酸化側壁スペーサ及びゲート１００のハードマスク膜２５の両側壁上に形成された一対の側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、半導体基板２１内に形成された一対のＬＤＤ領域２６と、半導体基板２１内に形成されたソース／ドレイン領域３０とを備え、導電性側壁スペーサ２９Ｂが、ゲート１００及び側壁スペーサ２８Ａよりも低い高さを有する。 （もっと読む）

【課題】規格サイズを満足させるだけではく、集積度を向上させる。
【解決手段】第１のボンディングパッドグループ３１５を含む第１の半導体チップ３１０、及び第２のボンディングパッドグループ３２５を有する第２の半導体チップ３２０を含む半導体チップモジュール３３０、第１及び第２のボンディングパッドグループ３１５，３２５を露出する開口を有する第１の絶縁部材３７１、第１及び第２のボンディングパッドグループ３１５，３２５とそれぞれ電気的に連結される第１の再配線３７２、第１の再配線３７２の一部を露出する第２の絶縁部材３７４、第１の再配線３７２と電気的に連結される第２の再配線３７６、第２の再配線３７６を絶縁する第３の絶縁部材３７８、及び第２の再配線３７６と連結されるパッド３７９を含む再配線構造物３７０、並びに再配線構造物３７０を半導体チップモジュール３３０に付着する付着部材３８０を含む半導体パッケージ３００。 （もっと読む）

【課題】信号の歪曲を低減したビア構造物を有する回路基板およびこれを備える半導体パッケージを提供する。
【解決手段】回路基板２１０は、貫通ホール２１３を有する基板本体２１０、貫通ホール２１３によって形成された基板本体２１０の内側面上に配置された導電性シールド部材２２０、基板本体２１０の表面および導電性シールド部材２２０を覆う絶縁部材２３０、並びに、導電性シールド部材２２０に対応する絶縁部材２３０上に配置された導電性コネクター２４０を含む。 （もっと読む）

【課題】 不揮発性メモリ素子の特性に応じてセルしきい電圧に変動を生じることで発生する種々のエラー不良を防ぐためにセルしきい電圧を補償できるようにした不揮発性メモリ素子とその自己補償方法を提供する。
【解決手段】 入力アドレスに応じて動作のためのメモリセルを前記メモリセルアレイから選択するＸデコーダおよびＹデコーダと、前記ＸデコーダおよびＹデコーダによって選択されたメモリセルにデータをプログラムし、またはプログラムされたデータを読み出すためのページバッファと、前記メモリセルアレイのブロックに備わるメモリセルに対して周期的な読み出し動作を行うように制御し、エラーの発生したメモリセルの数が設定数以上か否かを判断して、メモリセルの変化したしきい電圧を補償するように前記メモリセルアレイ、前記ＸデコーダおよびＹデコーダ、前記ページバッファを制御する制御部と、を含んでなっていることを特徴とする。
【選択図】 図７
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【課題】Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子の消去速度を改善することができる不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、を含む。 （もっと読む）

【課題】積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供する。
【解決手段】パイプゲート内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合うメモリブロックの間に位置された第１スリットと、一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第２スリットと、を含む。 （もっと読む）