不揮発性メモリ素子及びその製造方法
【課題】Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子の消去速度を改善することができる不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、を含む。
【解決手段】半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に関し、特に３次元構造の不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子などのメモリ素子分野産業が高度に発展するにつれてメモリ素子の高集積化に対する要求が増加している。従来には、半導体基板の上部に２次元的に配列されたメモリセルの大きさを減らす方法を通じて一定面積内でのメモリ素子の集積度を高めて来た。しかし、メモリセルの大きさを減らすには物理的に限界がある。
【０００３】
このため、最近はメモリセルを半導体基板上部に３次元的に配列してメモリ素子を高集積化する方案が提案されている。このように３次元的にメモリセルを配列すれば、半導体基板の面積を効率的に活用することができ、２次元的にメモリセルを配列する場合に比べて集積度を高めることができる。
【０００４】
３次元不揮発性メモリ素子のうちＵ字状メモリストリングを有する３次元不揮発性メモリ素子は、Ｕ字状チャンネル膜を含む。Ｕ字状チャンネル膜は互いに並んでいるような第１及び第２垂直チャンネル膜、そして第１及び第２垂直チャンネル膜の間を連結するパイプチャンネル膜を含む。また、Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子は、第１及び第２垂直チャンネル膜それぞれに沿って形成されて、階間絶縁膜を間に置いて互いに絶縁されるように積層された複数のセルゲート、及びＵ字状チャンネル膜の両端に形成されたセレクトゲートを含む。セルゲート及びセレクトゲートはＵ字状チャンネル膜を取り囲むように形成される。
【０００５】
セルゲートとＵ字状チャンネル膜との間にはメモリ膜が形成される。メモリ膜はＵ字状チャンネル膜の外壁面に接してＵ字状チャンネル膜を取り囲むトンネル絶縁膜、トンネル絶縁膜を取り囲む電荷格納膜、及び電荷格納膜を取り囲むブロッキング絶縁膜を含む。セルゲートとＵ字状チャンネル膜との間にはゲート絶縁膜が形成される。
【０００６】
上述した３次元不揮発性メモリ素子は、セルゲートとＵ字状チャンネル膜の交差部に形成された電荷格納膜に電子を注入することでデータを格納することができ、電荷格納膜に注入された電荷を電荷格納膜からＵ字状チャンネル膜に放出させることで、データを消去することができる。特に、消去動作の際セレクトゲート側にホールを生成させるためにＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を誘導し、生成されたホールをＵ字状チャンネル膜に流入させる。これによってＵ字状チャンネル膜と電荷格納膜との間に電位差が発生して電荷格納膜内部の電子が放出される。このような消去動作によれば、ＧＩＤＬを誘導するために消去動作信号の波形が複雑になり、消去時間が長くなるような短所があり、かつセレクトゲートの信頼性が低下されるような短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子の消去速度を改善することができる不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明の一実施例による不揮発性メモリ素子は、半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、を含む。
【０００９】
また、本発明の実施例による不揮発性メモリ素子の製造方法は、半導体基板上に犠牲膜パターンを形成する段階と、前記犠牲膜パターン上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、前記犠牲膜パターンを除去してパイプチャンネルホールを形成する段階と、前記パイプチャンネルホールの表面と、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、前記第１及び第２チャンネルホールの間の前記積層構造及び前記半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、前記パイプチャンネルホールと前記パイプチャンネルホールから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、を含む。
【００１０】
さらに、本発明の他の実施例による不揮発性メモリ素子の製造方法は、半導体基板の上部または半導体基板内に第１パイプゲート膜を形成する段階と 、前記第１パイプゲート膜をエッチングして前記第１パイプゲート膜内に第１トレンチを形成する段階と、前記第１トレンチから前記半導体基板まで延長された第２トレンチを形成する段階と、前記第１及び第２トレンチの内部に犠牲膜パターンを形成する段階と、前記犠牲膜パターンを含む全体構造上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、前記犠牲膜パターンを除去して前記第１及び第２トレンチを開口させる段階と、前記第１トレンチの表面、前記第２トレンチの内部、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、前記第１及び第２チャンネルホールの間の前記積層構造及び前記第２トレンチの内部の半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、前記第１及び第２トレンチと、第２トレンチから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、を含む。
【発明の効果】
【００１１】
以上のように、本発明によれば、消去動作の際にＵ字状メモリストリングのチャンネル膜にホールが供給されることができるようにチャンネル膜を半導体基板に接続させることで、消去動作の際にチャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。したがって、本発明による不揮発性メモリ素子の消去動作信号の波形を単純化して消去速度を改善することができ、かつセレクトゲートの信頼性を改善することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施例による不揮発性メモリ素子を示した図面である。
【図２】本発明の実施例による不揮発性メモリ素子の素子分離膜の形成領域を説明するための図面である。
【図３】本発明の実施例による不揮発性メモリ素子の読出し動作を説明するための図面である。
【図４Ａ】本発明の実施例による不揮発性メモリ素子のプログラム動作を説明するための図面である。
【図４Ｂ】本発明の実施例による不揮発性メモリ素子のプログラム動作を説明するための図面である。
【図５】本発明の実施例による不揮発性メモリ素子の消去動作を説明するための図面である。
【図６Ａ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｂ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｃ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｄ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｅ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｆ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｇ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｈ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｉ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｊ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｋ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｌ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｍ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｎ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｏ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図７Ａ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｂ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｃ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｄ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｅ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図８】本発明の第２実施例による不揮発性メモリ素子を示した図面である。
【図９Ａ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｂ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｃ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｄ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｅ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｆ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図１０Ａ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１０Ｂ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１０Ｃ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１１】本発明の第３実施例による不揮発性メモリ素子及びその製造方法を説明するための図面である。
【発明を実施するための形態】
【００１３】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１４】
一方、ある膜が他の膜または半導体基板の'上'にあると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在されることもできる。また、図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張される。図面において同一の符号は同一の要素を指称する。以下の図面では、ＸＹＺ直交座標係を使用して方向を説明し、半導体基板の上面に並行に互いに直交する二つの方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向に対して直交して導電膜及び絶縁膜の積層方向をＺ方向とする。
【００１５】
図１は、本発明の第１実施例による不揮発性メモリ素子を示した図面である。図１では図示の便宜のために絶縁膜一部に対する図示を略した。図１を参照すれば、本発明の第１実施例による不揮発性メモリ素子は、複数の列及び複数の行を含むマトリックス形態に配列された複数のメモリストリングＳＴを含む。それぞれのメモリストリングＳＴは、半導体基板１０１に接続されたチャンネル膜を含む。
【００１６】
メモリストリングＳＴのチャンネル膜は、Ｕ字状チャンネル膜とチャンネル膜延長部１５７ａを含む。Ｕ字状チャンネル膜は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３を含む。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２は、半導体基板１０１上部に突出されてＺ方向に沿って形成され、互いに離隔されて並ぶように形成される。チャンネル膜延長部１５７ａは、パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されてパイプチャンネル膜ＣＨ３と半導体基板１０１とを接続させる。
【００１７】
メモリストリングＳＴは、第１垂直チャンネル膜ＣＨ１の最上端に形成されたドレインセレクトトランジスタＤＳＴ、第２垂直チャンネル膜ＣＨ２の最上端に形成されたソースセレクトトランジスタＳＳＴ、半導体基板１０１とドレインセレクトトランジスタＤＳＴとの間の第１垂直チャンネル膜ＣＨ１に沿って一列に積層された複数のメモリセルＭＣを含む第１メモリセルグループ、半導体基板１０１とソースセレクトトランジスタＳＳＴとの間の第２垂直チャンネル膜ＣＨ２に沿って一列に積層された複数のメモリセルＭＣを含む第２メモリセルグループ、及び第１及び第２メモリセルグループの間に形成されたパイプトランジスタを含む。
【００１８】
ドレインセレクトトランジスタＤＳＴのゲートは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成され、Ｙ方向に延長されたドレインセレクトラインＤＳＬに繋がれる。ドレインセレクトラインＤＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のドレインセレクトトランジスタＤＳＴに共通に接続される。そして、ドレインセレクトトランジスタＤＳＴのゲートは、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層１３１、１３３、１３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成されることができる。
【００１９】
ソースセレクトトランジスタＳＳＴのゲートは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長されたソースセレクトラインＳＳＬに繋がれる。ソースセレクトラインＳＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のソースセレクトトランジスタＳＳＴに共通に接続される。そして、ソースセレクトトランジスタＳＳＴのゲートは、ゲート絶縁膜の役目をし、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成されることができる。
【００２０】
第１メモリセルグループのゲートは、第１垂直チャンネル膜ＣＨ１に沿って積層されて階間絶縁膜を間に置いて隔離されたワードラインＷＬに繋がれる。第２メモリセルグループのゲートは、第２垂直チャンネル膜ＣＨ２に沿って積層されて階間絶縁膜を間に置いて隔離されたワードラインＷＬに繋がれる。第１メモリセルグループの第１ゲートグループに接続されたワードラインＷＬは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成されて、Ｙ方向に延長される。第２メモリセルグループの第２ゲートグループに接続されたワードラインＷＬは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長される。ワードラインＷＬは、メモリ膜として利用される積層膜１３１、１３３、１３５を間に置いて第１または第２垂直チャンネル膜（ＣＨ１またはＣＨ２）を取り囲むように形成される。
【００２１】
パイプトランジスタは、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３を含む。パイプトランジスタのゲートは、パイプチャンネル膜ＣＨ３と第第１メモリセルグループとの間に形成された第１パイプゲートＰＧ１、及びパイプチャンネル膜ＣＨ３と第２メモリセルグループとの間に形成された第２パイプゲートＰＧ２とを含む。第１パイプゲートＰＧ１は、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成されて、Ｙ方向に延長される。
【００２２】
このような第１パイプゲートＰＧ１は、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、第１パイプゲートＰＧ１は、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成される。第２パイプゲートＰＧ２は、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長される。このような第２パイプゲートＰＧ２は、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、第２パイプゲートＰＧ２は、ゲート絶縁膜の役目をし、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成される。
【００２３】
ドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間、第１垂直チャンネル膜ＣＨ１を取り囲むワードラインＷＬで構成された第１ゲートグループと第２垂直チャンネル膜ＣＨ２を取り囲むワードラインＷＬで構成された第２ゲートグループとの間、そして第１及び第２パイプゲートＰＧ１、ＰＧ２の間は、Ｙ方向に沿って形成されたスリット１５３によって分離され、スリット１５３は半導体基板１０１まで延長される。また、スリット１５３はＸ方向に隣合うメモリストリングＳＴが分離するようにＸ方向に隣合うメモリストリングＳＴの間ごとにＹ方向に沿って形成される。積層膜１３１、１３３、１３５は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の外壁面と、チャンネル膜延長部１５７ａを除いたパイプチャンネル膜ＣＨ３の外壁面を取り囲むように形成される。
【００２４】
スリット１５３を間に置いて分離して互いに隣合うメモリストリングＳＴは、スリット１５３を基準として対称されるように配置される。これによってＸ方向に隣合うメモリストリングＳＴの第２垂直チャンネル膜ＣＨ２同士に隣合って配置され、Ｘ方向に隣合うメモリストリングＳＴの第１垂直チャンネル膜ＣＨ１同士に隣合って配置される。互いに隣合う２列の第２垂直チャンネル膜ＣＨ２は、ソースセレクトラインＳＳＬの上部にソースセレクトラインＳＳＬと離隔されて形成された共通ソースラインＣＳＬに共通接続される。共通ソースラインＣＳＬはＹ方向に沿って延長される。
【００２５】
第１垂直チャンネル膜ＣＨ１は、第１垂直チャンネル膜ＣＨ１の上部に形成されたドレインコンタクトプラグＤＣＴに接続され、ドレインコンタクトプラグＤＣＴはドレインコンタクトプラグＤＣＴ上部に形成されてＸ方向に沿って形成されたビットラインＢＬに接続される。
【００２６】
図面には省略されたが、ビットラインＢＬと共通ソースラインＣＳＬとの間、ソースセレクトラインＳＳＬと共通ソースラインＣＳＬとの間、ワードラインＷＬとソースセレクトラインＳＳＬとの間、ドレインセレクトラインＤＳＬとビットラインＢＬとの間、及び互いに隣接して積層されたワードラインＷＬの間には、階間絶縁膜が形成される。そして、第１ゲートグループと第１パイプゲートＰＧ１との間、第２ゲートグループと第２パイプゲートＰＧ２との間にはパイプゲート絶縁膜が形成される。
【００２７】
前記ドレインコンタクトプラグＤＣＴは、ビットラインＢＬとドレインセレクトラインＤＳＬとの間の階間絶縁膜を貫通して形成される。第１垂直チャンネル膜ＣＨ１は、ドレインコンタクトプラグＤＣＴとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第１ゲートグループ用導電膜、第１パイプゲートＰＧ１用導電膜、及び第１ゲートグループと第１パイプゲートＰＧ１との間のパイプゲート絶縁膜を貫通して形成される。第２垂直チャンネル膜ＣＨ２は、共通ソースラインＣＳＬとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第２ゲートグループ用導電膜、第２パイプゲートＰＧ２用導電膜、及び第２ゲートグループと第２パイプゲートＰＧ２との間のパイプゲート絶縁膜を貫通して形成される。
【００２８】
上記において、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、パイプチャンネル膜ＣＨ３は、アンドープドポリシリコン膜で形成されることができる。ビットラインＢＬ、ドレインコンタクトプラグＤＣＴ、共通ソースラインＣＳＬは金属で形成されることができる。ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、ワードラインＷＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２は、金属膜で形成されるか、あるいはポリシリコン膜とポリシリコン膜の側壁上に形成された金属シリサイド膜を含む二重膜構造で形成されることができる。そして積層膜１３１、１３３、１３５は、メモリセルＭＣのブロッキング絶縁膜の役目をすることができる第１積層膜１３１、メモリセルＭＣの電荷格納膜の役目をすることがができる第２積層膜１３３、メモリセルＭＣのトンネル絶縁膜の役目をすることがができる第３積層膜１３５を含む。
【００２９】
第３積層膜１３５は、Ｕ字状チャンネル膜の外壁面に沿って形成されて、第２積層膜１３３は第３積層膜１３５の外壁面に沿って形成され、第１積層膜１３１は第２積層膜１３３の外壁面に沿って形成される。上記において第１積層膜１３１及び第３積層膜１３５は、酸化膜も可能であり、第２積層膜１３３は窒化膜も可能である。
【００３０】
パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたスリット１５３の一部を埋め込むチャンネル膜延長部１５７ａは、半導体基板１０１の表面に形成された不純物領域１０３に接続されることができる。一方、不純物領域１０３はチャンネル膜延長部１５７ａ内にも形成されることができる。不純物領域１０３は、半導体基板１０１の表面に第１不純物を注入して形成する。第１不純物はＰ型不純物である場合がある。
【００３１】
本発明による半導体基板１０１は、Ｐ型不純物が注入されたＰ型である。そして、不純物領域１０３は半導体基板１０１に注入されたＰ型不純物より高い濃度の第１不純物が注入された領域である場合がある。 不純物領域１０３は素子分離のために半導体基板１０１の所定深みでＰ型またはＮ型不純物を注入して形成するウェル構造と区分される領域である。不純物領域１０３には消去動作の際円滑なホール供給のために１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３の第１不純物が注入されることができる。
【００３２】
このように、本発明の第１実施例による不揮発性メモリ素子は、Ｕ字状チャンネル膜が半導体基板１０１に接続されて消去動作の際Ｕ字状チャンネル膜にホールを供給することができるので、消去動作の際Ｕ字状チャンネル膜にホールを流入させるためにセレクトゲート側でＧＩＤＬを誘導する必要がない。また、本発明の第１実施例による不揮発性メモリ素子は、別途の空間を消費せず、スリットによってＵ字状チャンネル膜と半導体基板１０１を接続させるので、不揮発性メモリ素子のサイズを増加させずにＵ字状チャンネル膜と半導体基板を接続させることができる。一方、半導体基板１０１に形成された不純物領域１０３はウェルピックアップ領域として利用されることができる。
【００３３】
さらに、本発明の第１実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のパイプチャンネル膜ＣＨ３の表面をシリサイド化させてパイプチャンネル膜ＣＨ３の表面に金属シリサイド膜１７１を形成することができる。これによって本発明はパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【００３４】
また、本発明の第１実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のパイプチャンネル膜ＣＨ３の表面に第2不純物を注入してパイプチャンネル膜ＣＨ３の一部に不純物領域１６５を形成することができる。パイプチャンネル膜ＣＨ３に不純物領域１６５と金属シリサイド膜１７１がすべて形成された場合、 不純物領域１６５は金属シリサイド膜１７１の周辺を取り囲むように形成されることができる。第2不純物は半導体基板１０１と不純物領域１６５がＰＮダイオードを形成するように第１不純物と他の型の不純物である場合がある。第２不純物はＮ型不純物である場合がある。上述した不純物領域１６５を通じてパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【００３５】
本発明の第１実施例による不純物領域１６５または金属シリサイド膜１７１は、メモリストリングＳＴの動作の際第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと、第２パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルとの間を連結する。このように本発明では、チャンネルをパイプチャンネル膜ＣＨ３の上部面に沿って連結することができるので、チャンネルをパイプチャンネル膜ＣＨ３の側壁及び底面に沿って連結する場合よりチャンネル抵抗を改善することができる。
【００３６】
上述したように、本発明の実施例では、チャンネル抵抗を改善することができるのでチャンネル抵抗確保のために第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨと２を近く形成しなくても良いので、第１メモリセルグループと第２メモリセルグループ間の間隔を広く確保することができる。したがって、本発明は第１メモリセルグループと第２メモリセルグループ間の干渉現象を改善することができる。
【００３７】
本発明の第１実施例による不揮発性メモリ素子の素子分離膜１０９は、メモリストリングＳＴ間の絶縁改善のためにメモリストリングＳＴの境界ごとに形成されることができる。
【００３８】
図２は、本発明による不揮発性メモリ素子の素子分離膜の形成領域を説明するための図面である。図１及び図２を参照すれば、素子分離膜１０９はパイプチャンネル膜ＣＨ３を取り囲むように網形態で形成される。これによって素子分離膜１０９によって複数のメモリストリングＳＴがＸ方向及びＹ方向に分離されることができる。一方、素子分離膜１０９が形成されていない領域には、素子分離膜１０９が形成されるべき領域を定義するエッチングマスクとして利用された犠牲膜パターンが残余し、第１または第２パイプゲート（ＰＧ１またはＰＧ２）と半導体基板１０１との間を分離することができる。
【００３９】
以下、図３ないし図５を参照して本発明による不揮発性メモリ素子の動作方法について詳しく説明する。図３は、本発明による不揮発性メモリ素子の読出し動作を説明するための図面である。図３を参照すれば、選択されたメモリストリングＳＴ_ｓｅｌの選択されたメモリセルＭＣ_ｓｅｌに格納されたデータを読出すために、ビットラインＢＬに所定レベル（例えば、１Ｖ）のビットライン電圧を印加し、共通ソースラインＣＳＬ及び半導体基板１０１に０Ｖの接地電圧ＧＮＤを印加する。半導体基板１０１には半導体基板１０１の不純物領域１０３を通じて電圧が供給されることができる。そして、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬに電源電圧を印加してソースセレクトトランジスタ及びドレインセレクトトランジスタをターンオンさせる。また、第１及び第２パイプゲートＰＧ１、ＰＧ２に電源電圧を印加してパイプトランジスタをターンオンさせる。
【００４０】
一方、選択されたメモリセルＭＣ_ｓｅｌに接続された選択されたワードラインＷＬ_ｓｅｌに読出し電圧Ｖreａdを印加し、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌに読出しパス電圧Ｖｐａｓｓを印加する。読出しパス電圧Ｖｐａｓｓは、非選択されたメモリセルがすべてオン状態になることができるように設定される。
【００４１】
上述した読出し動作によって第１及び第２パイプゲートＰＧ１、ＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面にチャンネルが形成される。第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと、第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルは不純物領域１６５または金属シリサイド膜１７１によって連結されることができる。そして、選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧が読出し電圧Ｖreａd以上であるか以下であるかの可否によってビットラインＢＬから共通ソースラインＣＳＬに電流が流れるのかどうかが決定される。その結果、ビットラインＢＬの電位レベルの変化を感知することで、選択されたメモリセルＭＣ_ｓｅｌに格納されたデータを読出しすることができる。
【００４２】
本発明はパイプチャンネル膜ＣＨ３の上部面に沿ってチャンネルを連結することができるので、パイプチャンネル膜ＣＨ３の側壁及び底面に沿ってチャンネルを連結する場合よりチャンネルの抵抗を改善することができる。これによって、本発明はメモリストリングＳＴ_ｓｅｌに流れるセル電流を改善することができる。
【００４３】
図４Ａ及び図４Ｂは、本発明による不揮発性メモリ素子のプログラム動作を説明するための図面である。図４Ａを参照すれば、選択されたメモリストリングＳＴ_ｓｅｌの選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧を高めて選択されたメモリセルＭＣ_ｓｅｌにデータをプログラムする場合、選択されたメモリストリングＳＴ_ｓｅｌに接続された選択されたビットラインＢＬ_ｓｅｌと半導体基板１０１に０Ｖの接地電圧ＧＮＤを印加する。そして、共通ソースラインＣＳＬに電源電圧Ｖｃｃを印加する。また、ドレインセレクトラインＤＳＬに電源電圧Ｖｃｃを印加し、ソースセレクトラインＳＳＬにオフ電圧を印加する。
【００４４】
一方、選択されたメモリセルＭＣ_ｓｅｌに接続された選択されたワードラインＷＬ_ｓｅｌにプログラム電圧Ｖｐｇｍを印加し、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌにプログラムパス電圧Ｖｐａｓｓを印加する。プログラムパス電圧Ｖｐａｓｓは、非選択されたメモリセルがすべてオン状態になることができるように設定される。また、第１及び第２パイプゲートＰＧ１、ＰＧ２に電源電圧を印加してパイプトランジスタをターンオンさせる。
【００４５】
上述したプログラム動作によって選択されたメモリストリングＳＴ_ｓｅｌのソースセレクトトランジスタがオフ状態になり、ドレインセレクトトランジスタはオン状態になる。そして、第１及び第２パイプゲートＰＧ１、ＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面にチャンネルが形成される。第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルは、不純物領域１６５または金属シリサイド膜１７１によって連結されることができる。その結果、選択されたメモリセルＭＣ_ｓｅｌのチャンネルに０Ｖの接地電圧が印加されて選択されたメモリセルＭＣ_ｓｅｌのチャンネルと選択されたワードラインＷＬ_ｓｅｌとの間にＦ-Ｎトンネリングが発生するほどの高い電圧差が発生する。これによって、選択されたメモリセルＭＣ_ｓｅｌの電荷格納膜に電子が注入されて選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧が上昇する。
【００４６】
図４Ｂを参照すれば、プログラム動作の間選択されたワードラインＷＬ_ｓｅｌに繋がれて、しきい値電圧が上昇してはならないプログラム禁止セルを、ＭＣ_ｉｎｈを含むプログラム禁止メモリストリングＳＴ_ｉｎｈの動作を説明すれば以下のようである。
【００４７】
プログラム禁止メモリストリングＳＴ_ｉｎｈに接続されたプログラム禁止ビットラインＢＬ_ｉｎｈに所定レベルの電源電圧Ｖｃｃを印加する。この時、半導体基板１０１には０Ｖの接地電圧ＧＮＤが印加され、共通ソースラインＣＳＬには電源電圧Ｖｃｃが印加される。そして、ドレインセレクトラインＤＳＬには電源電圧Ｖｃｃが印加され、ソースセレクトラインＳＳＬにはオフ電圧が印加される。また、プログラム禁止セルをＭＣ_ｉｎｈに接続された選択されたワードラインＷＬ_ｓｅｌには、プログラム電圧Ｖｐｇｍが印加され、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌにはプログラムパス電圧Ｖｐａｓｓが印加される。また、第１及び第２パイプゲートＰＧ１、ＰＧ２には電源電圧が印加されてパイプトランジスタがオン状態になる。
【００４８】
上述したプログラム動作によって、プログラム禁止メモリストリングＳＴ_ｉｎｈのソースセレクトトランジスタがオフ状態になる。そして、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧は、プログラム禁止ビットラインＢＬ_ｉｎｈ電圧とドレインセレクトトランジスタのしきい値電圧との差と同一のレベルになる。これによって、プログラム禁止メモリストリングＳＴ_ｉｎｈに接続されたドレインセレクトトランジスタはカットオフ状態になる。その結果、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネルとプログラム禁止メモリストリングＳＴ_ｉｎｈのゲートＷＬ_ｕｎｓｅｌ、ＷＬ_ｓｅｌ、ＰＧ１、ＰＧ２との間にキャパシタンスカップリング（Ｃａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌｉｎｇ）現象が発生する。
【００４９】
このようなキャパシタンスカップリング現象によって、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧がブスティングされて上昇する。このようにプログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧がブスティングされながら不純物領域１０３に隣接したパイプチャンネルＣＨ３内にはディプリーション領域（Ｄｅｐｌｅｔｉｏｎ Ｒｅｇｉｏｎ）が発生する。その結果、プログラム禁止メモリストリングＳＴ_ｉｎｈと半導体基板１０１の絶縁が自動的に確保される。一方、ブスティングされたチャンネル電圧によって選択されたワードラインＷＬ_ｓｅｌとプログラム禁止メモリセルＭＣ-ｉｎｈとの間の電圧差が小さくてＦ-Ｎトンネリングが発生しない。したがって、プログラム禁止メモリセルＭＣ-ｉｎｈのしきい値電圧の上昇が防止される。
【００５０】
図５は、本発明による不揮発性メモリ素子の消去動作を説明するための図面である。消去動作はメモリブロック単位で実施される。メモリブロックは共通ソースラインＣＳＬに並列に接続された複数のメモリストリングで構成される。図５を参照すれば、消去動作のために選択されたメモリブロックのビットラインＢＬ、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬをフローティングさせて、ワードラインＷＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２に０Ｖの接地電圧ＧＮＤを印加する。そして、半導体基板１０１に高電位の消去電圧Ｖｅｒｓを印加する。これによって、不純物領域１０３のホールＨがＵ字状チャンネル膜に注入される。その結果、Ｕ字状チャンネル膜とワードラインＷＬとの間の電圧差によってメモリセルに格納された電子がＵ字状チャンネル膜に放出され、メモリセルに格納されたデータが一括的に消去される。
【００５１】
上述したように本発明は、消去動作の際半導体基板１０１からＵ字状チャンネル膜にホールＨを供給することで、消去動作の際Ｕ字状チャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。したがって、本発明による不揮発性メモリ素子の消去動作信号の波形を単純化して消去速度を改善することができ、セレクトゲートの信頼性を改善することができる。
【００５２】
図６Ａないし図６Ｏは、図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。図６Ａを参照すれば、単結晶シリコンであるＰ型半導体基板１０１の表面にＰ型不純物を注入して第１不純物領域１０３ａを形成する。第１不純物領域１０３ａは、不揮発性メモリ素子のウェルピックアップの役目をするか、消去動作の際チャンネル膜へのホール供給を改善するための役目をすることで、１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物を２０ＫｅＶないし８０ＫｅＶのエネルギーで注入して形成することが好ましい。
【００５３】
図６Ｂを参照すれば、第１不純物領域１０３ａ上部に犠牲膜１０５を形成する。犠牲膜１０５は半導体基板１０１をエッチングする後続工程でエッチングマスクの役目をすることができる窒化膜であることが好ましい。
【００５４】
図６Ｃを参照すれば、フォトリソグラフィ工程によって犠牲膜１０５をパターニングし、犠牲膜パターン１０５ａを形成する。ここで、犠牲膜パターン１０５ａは半導体基板１０１の素子分離領域を露出させるパターンであり、後続工程でエッチングマスクの役目をする第１ハードマスクパターンとして利用されることができる。以後、犠牲膜パターン１０５ａによって露出された半導体基板１０１の素子分離領域をエッチングして半導体基板１０１に素子分離トレンチ１０７を形成する。素子分離トレンチ１０７は、第１不純物領域１０３ａより深く形成されることが好ましい。素子分離トレンチ１０７は素子分離膜が形成される領域を定義する。
【００５５】
図６Ｄを参照すれば、素子分離トレンチ１０７の内部が埋め込まれるように全体構造上部に十分な厚さの絶縁物を形成した後、犠牲膜パターン１０５ａが露出するように犠牲膜パターン１０５ａ上部の絶縁物を除去して素子分離トレンチ１０７の内部に素子分離膜１０９を形成する。素子分離膜１０９用絶縁物は、酸化膜になりうる。そして、犠牲膜パターン１０５ａ上部の絶縁物を除去するためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を実施することができる。
【００５６】
以後、素子分離膜１０９及び犠牲膜パターン１０５ａ上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬａを形成する。第１物質膜はゲート導電膜１１１、１１５、１１９で、第２物質膜は階間絶縁膜１１３、１１７、１２１でありうる。複数のゲート導電膜最下層はパイプゲート膜１１１で、最上層はセレクトゲート膜１１９であり、パイプゲート膜１１１とセレクトゲート膜１１９との間のゲート導電膜はセルゲート膜１１５でありうる。複数の階間絶縁膜最下層は、パイプゲート絶縁膜１１３でありうる。積層構造ＭＬａのパイプゲート絶縁膜１１３とセレクトゲート膜１１９との間のセルゲート膜１１５及び階間絶縁膜１１７の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【００５７】
複数のゲート導電膜１１１、１１５、１１９は、ポリシリコン膜または金属膜でありうる。そして、複数の階間絶縁膜１１３、１１７、１２１は、酸化膜で形成されることができる。
【００５８】
図６Ｅを参照すれば、エッチング工程で積層構造ＭＬａを貫通する複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程は以下のような方式で実施されることができる。まず、階間絶縁膜１２１上部にフォトリソグラフィ工程で第２ハードマスクパターン（図示せず）を形成する。この後、第２ハードマスクパターンをエッチングマスクにして窒化膜である犠牲膜パターン１０５ａの露出の時停止されるエッチング工程を実施する。
【００５９】
上記において、第１及び第２チャンネルホールＨ１、Ｈ２一対で構成された垂直ホールは、素子分離膜１０９によって分離される犠牲膜パターン１０５ａそれぞれの上部に形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んで形成される。
【００６０】
図６Ｆを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を通じてエッチング物質を浸透させて犠牲膜パターン１０５ａをストリップし、一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を形成する。これにより、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３とを含むＵ字状のチャンネルホールが形成される。残余する第２ハードマスクパターンはＵ字状チャンネルホールの形成後、除去されることができる。
【００６１】
図６Ｇを参照すれば、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って第１積層膜１３１、第２積層膜１３３及び第３積層膜１３５を順次形成する。第１ないし第３積層膜１３１、１３３、１３５を含む積層膜は酸化膜/窒化膜/酸化膜を順次積層して形成すること以外に、高誘電常数を有する多層の誘電薄膜で形成することができる。
【００６２】
この後、第１及び第２チャンネルホールＨ１、Ｈ２が埋め込まれるように十分な厚さの半導体膜１３７を形成する。半導体膜１３７はアンドープドポリシリコン膜でありうる。続いて、半導体膜１３７が第１及び第２チャンネルホールＨ１、Ｈ２の内部のみに残留するようにＣＭＰなどの平坦化工程を実施する。これにより、積層膜１３１、１３３、１３５によって取り囲まれた外壁面を有し、積層構造ＭＬａを貫通する第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２とが形成される。第１垂直チャンネル膜ＣＨ１は、第１チャンネルホールＨ１の内部に形成され、第２垂直チャンネル膜ＣＨ２は第２チャンネルホールＨ２の内部に形成される。一方、半導体膜１３７はパイプチャンネルホールＨ３を埋め込むことなく、パイプチャンネルホールＨ３の内壁に沿って形成されることができる。
【００６３】
図６Ｈを参照すれば、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造上部に第３ハードマスクパターン１５１を形成する。第３ハードマスクパターン１５１は窒化膜で形成されることができ、積層構造ＭＬａを複数のラインパターンで分離するためのエッチング工程の際、エッチングマスクの役目をするパターンである。このような第３ハードマスクパターン１５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。
【００６４】
上述した第３ハードマスクパターン１５１をエッチングマスクにするエッチング工程で、積層構造ＭＬａ、積層膜１３１、１３３、１３５、及び半導体膜１３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬａ及び積層膜１３１、１３３、１３５を貫通して半導体基板１０１まで延長されたスリット１５３が形成される。そして、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には、積層構造ＭＬａを貫通して素子分離膜１０９まで延長されたスリット１５３が形成される。上述したスリット１５３によって半導体基板１０１、特に半導体基板１０１の第１不純物領域１０３ａが露出される。
【００６５】
図６Ｉを参照すれば、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｈ：選択的エピタクシャル）成長方法を通じて半導体膜であるポリシリコン膜１５７を成長させ、パイプチャンネルホールＨ３及びパイプチャンネルホールＨ３から半導体基板１０１まで延長されたスリット１５３の一部（以下、「スリット１５３の延長部」とする）をポリシリコン膜１５７で埋め込む。スリット１５３によって露出されてポリシリコン膜で形成されたパイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９の側壁にもＳＥＧ方法によってポリシリコン膜１５７が成長することができる。
【００６６】
図６Ｊを参照すれば、第３ハードマスクマック１５１をエッチングマスクにするエッチング工程によってパイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９の側壁に形成されたポリシリコン膜１５７を除去する。これにより、ポリシリコン膜１５７がパイプチャンネルホールＨ３及びスリット１５３の延長部の内部のみに残余して一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３とパイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたチャンネル膜延長部１５７ａが形成される。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２とパイプチャンネル膜ＣＨ３を含むＵ字状チャンネル膜は、半導体基板１０１を露出させるスリット１５３の延長部を埋め込むチャンネル膜延長部１５７ａを通じて半導体基板１０１に接続される。
【００６７】
チャンネル膜延長部１５７ａを通じて半導体基板１０１に接続されたＵ字状チャンネル膜形成後、スリット１５３の開口領域を介してＰ型不純物を追加注入してＳＥＧ工程の際第１不純物領域１０３ａで損失されたＰ型不純物を補う。Ｐ型不純物の追加注入工程によって半導体基板１０１の表面にＰ型不純物領域である第２不純物領域１０３が形成される。第２不純物領域１０３は半導体基板１０１に接続されたチャンネル膜延長部１５７ａにも形成されることができる。このような第２不純物領域１０３の形成工程は、チャンネル膜延長部１５７ａ及び半導体基板１０１まで不純物が注入されることができるように第１不純物領域１０３ａ形成工程に比べて高いエネルギーを加えて形成することが好ましい。第２不純物領域１０３は、消去動作の際ホール供給が円滑になるようにＰ型半導体基板１０１に注入されたＰ型不純物より高い濃度の不純物を注入して形成されることが好ましく、例えば１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物を注入して形成されることができる。
【００６８】
図６Ｋを参照すれば、スリット１５３の開口領域を介してＮ型不純物を注入し、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域１６５を形成する。第３不純物領域１６５の形成工程は、第２不純物領域１０３の形成工程に比べて低いエネルギーで不純物を注入して形成することが好ましい。第３不純物領域１６５は、後続工程でスリット１５３によって開口されたパイプチャンネル膜ＣＨ３の一部に形成される金属シリサイド膜１７１の表面を取り囲むように形成される。第３不純物領域１６５の形成面積は、不純物注入工程の際注入深さまたは不純物拡散のための熱工程によって制御することができる。
【００６９】
上述した第２及び第３不純物領域１０３、１６５の形成のために注入された不純物は別途の熱工程によって活性化または拡散するか、後続で加えられる熱によって活性化または拡散されることができる。
【００７０】
一方、ポリシリコン膜で形成された不揮発性メモリ素子のワードライン、セレクトライン、及びパイプゲートのＲＣ遅延及び、チャンネルの抵抗を改善するための金属シリサイド膜形成のためにシリサイド化工程をさらに実施することができる。シリサイド化工程のためにまず、スリット１５３の表面及びスリット１５３によって露出されたパイプチャンネル膜ＣＨ３の表面に沿って金属膜１６９を形成する。金属膜１６９はタングステン、ニッケル、またはコバルトが可能である。
【００７１】
図６Ｌを参照すれば、金属膜１６９とポリシリコン膜であるパイプチャンネル膜ＣＨ３、パイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９が応じて金属シリサイド膜１７１、１７３、１７５、１７７が形成されることができるように熱を加える。以後、反応しないで残余する金属膜１６９を除去する。これにより、セレクトゲート用ポリシリコン膜１１９及びその外壁を取り囲む金属シリサイド膜１７７で構成されたソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが形成される。そして、セルゲート用ポリシリコン膜１１５及びその外壁を取り囲む金属シリサイド膜１７５で構成されたワードラインＷＬが形成される。また、パイプゲート用ポリシリコン膜１１１及びその外壁を取り囲む金属シリサイド膜１７３で構成された第１及び第２パイプゲートＰＧ１、ＰＧ２が形成される。そして、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面に第３不純物領域１６５によって取り囲まれた金属シリサイド膜１７１が形成される。
【００７２】
図６Ｍを参照すれば、スリット１５３を埋め込むほど十分な厚さで階間絶縁膜１８１を形成する。階間絶縁膜１８１は酸化膜が可能である。図６Ｎを参照すれば、第３ハードマスクパターン１５１が露出されるように階間絶縁膜１８１を平坦化した後、第３ハードマスクパターン１５１をストリップ工程で除去する。
【００７３】
図６Ｏを参照すれば、互いに隣接した一対の第２垂直チャンネル膜ＣＨ３に繋がれた共通ソースラインＣＳＬを形成し、共通ソースラインＣＳＬの間を絶縁する階間絶縁膜１８３を形成した後、共通ソースラインＣＳＬを覆う階間絶縁膜１８５を形成する。そして、階間絶縁膜１８５、１８３を貫通して第１垂直チャンネル膜ＣＨ１に接続されたドレインコンタクトプラグＤＣＴを形成する。以後、ドレインコンタクトプラグＤＣＴに接続されたビットラインＢＬを形成する。
【００７４】
図７Ａないし図７Ｅは、図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。図７ａを参照すれば、図６Ａで説明した方法と同じ方法で単結晶シリコンであるＰ型半導体基板１０１の表面にウェルピックアップの役目をするか、消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域１０３ａを形成する。そして、図６Ｂないし図６Ｄで説明した方法と同じ方法で犠牲膜パターン１０５ａ、トレンチ１０７、及び素子分離膜１０９を形成する。
【００７５】
以後、素子分離膜１０９及び犠牲膜パターン１０５ａの上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｂを形成する。第１物質膜は犠牲膜２１５で、第２物質膜は階間絶縁膜１１３、１１７、１２１である場合がある。複数の階間絶縁膜の最下層階間絶縁膜はパイプゲート絶縁膜１１３である場合がある。積層構造ＭＬｂの犠牲膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【００７６】
複数の階間絶縁膜１１３、１１７、１２１は酸化膜で形成されることができる。複数の犠牲膜２１５は、複数の階間絶縁膜１１３、１１７、１２１に対するエッチング選択比を有する物質で形成されることが好ましい。例えば、複数の階間絶縁膜１１３、１１７、１２１が酸化膜の場合、複数の犠牲膜２１５は窒化膜である場合がある。
【００７７】
以後、エッチング工程で積層構造ＭＬｂを貫通する複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程は、階間絶縁膜１２１の上部にフォトリソグラフィ工程で第２ハードマスクパターン（図示せず）を形成した後、第２ハードマスクパターンをエッチングマスクとして犠牲膜パターン１０５ａの露出の際停止されるエッチング工程で実施されることができる。
【００７８】
上記において、第１及び第２チャンネルホールＨ１、Ｈ２で構成された一対の垂直ホールは、素子分離膜１０９によって分離される犠牲膜パターン１０５ａそれぞれの上部で形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んで形成される。
【００７９】
以後、第１及び第２チャンネルホールＨ１、Ｈ２の側壁に保護膜２３１を形成する。保護膜２３１は、犠牲膜パターン１０５ａ及び積層構造ＭＬｂに対するエッチング選択比を有する物質で形成されることが好ましい。例えば、犠牲膜パターン１０５ａ及び犠牲膜２１５が窒化膜で、複数の階間絶縁膜１１３、１１７、１２１が酸化膜である場合、保護膜２３１はＴｉＮ膜である場合がある。
【００８０】
図７Ｂを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を通じてエッチング物質を浸透させて犠牲膜パターン１０５ａをストリップして一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を形成する。そして、残余する第２ハードマスクパターン及び保護膜２３１を除去する。これにより、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３を含むＵ字状のチャンネルホールが形成される。
【００８１】
図７Ｃを参照すれば、図６Ｇで説明したように第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って積層膜１３１、１３３、１３５を形成し、第１及び第２チャンネルホールＨ１、Ｈ２内部を埋め込む半導体膜１３７を形成して第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２とを形成する。
【００８２】
以後、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造の上部に第３ハードマスクパターン２５１を形成する。第３ハードマスクパターン２５１は、積層構造ＭＬｂに対するエッチング選択比を有する物質で形成されることが好ましい。また、第３ハードマスクパターン２５１は積層構造ＭＬｂを複数のラインパターンに分離するためのエッチング工程の際エッチングマスクの役目をするパターンである。このような第３ハードマスクパターン２５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ドルＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。
【００８３】
上述した第３ハードマスクパターン２５１をエッチングマスクにするエッチング工程で積層構造ＭＬｂ、積層膜１３１、１３３、１３５、及び半導体膜１３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｂ、積層膜１３１、１３３、１３５、及び半導体膜１３７を貫通して半導体基板１０１まで延長されたスリット１５３が形成される。そして、互いに隣接した第１垂直チャンネル膜ドルＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｂを貫通して素子分離膜１０９まで延長されたスリット１５３が形成される。上述したスリット１５３の延長部を通じて半導体基板１０１、特に半導体基板１０１の第１不純物領域１０３ａが露出される。
【００８４】
図７Ｄを参照すれば、ＳＥＧ成長方法を通じて半導体膜であるポリシリコン膜１５７を成長させ、パイプチャンネルホールＨ３及びスリット１５３の延長部をポリシリコン膜１５７で埋め込む。これにより、ポリシリコン膜１５７がパイプチャンネルホールＨ３及びスリット１５３の延長部の内部に残余して一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３と、パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたチャンネル膜延長部１５７ａが形成される。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２とパイプチャンネル膜ＣＨ３を含むＵ字状チャンネル膜は、半導体基板１０１を露出させるスリット１５３の延長部を埋め込むチャンネル膜延長部１５７ａを介して半導体基板１０１に接続される。
【００８５】
チャンネル膜延長部１５７ａを介して半導体基板１０１に接続されたＵ字状チャンネル膜形成後、図６Ｊで説明下方法と同じ方法でスリット１５３の開口領域を介してＰ型不純物を追加注入し、半導体基板１０１の表面にＰ型不純物領域である第２不純物領域１０３を形成する。第２不純物領域１０３は、半導体基板１０１に接続されたチャンネル膜延長部１５７ａ内にも形成されることができる。
【００８６】
そして、図６Ｋで説明した方法と同じ方法でスリット１５３の開口領域を介してＮ型不純物を注入し、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域１６５を形成する。続いて、スリット１５３によって露出された複数の犠牲膜２１５除去し、リセス領域Ｒ１、Ｒ２、Ｒ３を形成する。
【００８７】
図７Ｅを参照すれば、リセス領域Ｒ１、Ｒ２、Ｒ３を導電膜で埋め込んで最下層のリセス領域Ｒ１の内部にパイプゲート膜１１１を形成し、最上層のリセス領域Ｒ３の内部にセレクトゲート膜１１９を形成し、最下層のリセス領域Ｒ１と最上層のリセス領域Ｒ３との間のリセス領域Ｒ２それぞれの内部にセルゲート膜１１５を形成する。導電膜は金属膜またはポリシリコンである場合がある。
【００８８】
続いて、シリサイド化工程で金属シリサイド膜１７１、１７３、１７５、１７７を形成する。リセス領域Ｒ１、Ｒ２、Ｒ３を埋め込む導電膜がポリシリコン膜である場合、シリサイド化工程によってパイプゲート膜１１１、セルゲート膜１１５及びセレクトゲート膜１１９の側壁が一定の厚さでシリサイド化される。
【００８９】
上述した工程により、ワードラインＷＬ、ドレイン及びソースセレクトラインＤＳＬ、ＳＳＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２の形成後、図６Ｍ及び図６０で説明下方法と同じ方法で後続工程を実施し、階間絶縁膜１８１、共通ソースラインＣＳＬ、階間絶縁膜１８３、１８５、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【００９０】
図８は、本発明の第２実施例による不揮発性メモリ素子を示した図面である。図８を参照すれば、本発明の第２実施例による不揮発性メモリ素子は、複数の列及び複数の行を含むマトリックス形態に配列された複数のメモリストリングＳＴを含む。それぞれのメモリストリングＳＴは、Ｕ字状チャンネル膜と、Ｕ字状チャンネル膜から半導体基板３０１の方へ延長されたチャンネル膜延長部３５７ａを含む。
【００９１】
Ｕ字状チャンネル膜は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２との間に繋がれたパイプチャンネル膜ＣＨ３を含む。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２は、半導体基板３０１の上部に突出されてＺ方向に沿って形成され、互いに離隔されて並ぶように形成される。パイプチャンネル膜ＣＨ３は、チャンネル膜延長部３５７ａを介して半導体基板３０１に接続される。
【００９２】
さらに、本発明の第２実施例によるメモリストリングＳＴは、第１垂直チャンネル膜ＣＨ１の最上端に形成されたドレインセレクトトランジスタＤＳＴ、第２垂直チャンネル膜ＣＨ２の最上端に形成されたソースセレクトトランジスタＳＳＴ、半導体基板３０１とドレインセレクトトランジスタＤＳＴとの間の第１垂直チャンネル膜ＣＨ１に沿って一列に積層された複数のメモリセルＭＣを含む第１メモリセルグループ、半導体基板３０１とソースセレクトトランジスタＳＳＴの間の第２垂直チャンネル膜ＣＨ２に沿って一列に積層された複数のメモリセルＭＣを含む第２メモリセルグループ、及び第１及び第２メモリセルグループの間に形成されたパイプトランジスタとを含む。
【００９３】
ドレインセレクトトランジスタＤＳＴのゲートは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成され、Ｙ方向に延長されたドレインセレクトラインＤＳＬに繋がれる。ドレインセレクトラインＤＳＬはＹ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のドレインセレクトトランジスタＤＳＴに共通に接続される。そして、ドレインセレクトトランジスタＤＳＴのゲートは、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成されることができる。
【００９４】
ソースセレクトトランジスタＳＳＴのゲートは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成され、Ｙ方向に延長されたソースセレクトラインＳＳＬに繋がれる。ソースセレクトラインＳＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のソースセレクトトランジスタＳＳＴに共通に接続される。そして、ソースセレクトトランジスタＳＳＴのゲートは、ゲート絶縁膜の役目をして第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成されることができる。
【００９５】
メモリセルＭＣのゲートは、第１または第２垂直チャンネル膜ＣＨ１またはＣＨ２の外壁面を取り囲むように形成され、Ｙ方向に延長されたワードラインＷＬに繋がれる。ワードラインＷＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のメモリセルＭＣに共通に接続される。そして、メモリセルＭＣのゲートは、メモリ膜として利用される積層膜３３１、３３３、３３５を間に置いて第１または第２垂直チャンネル膜ＣＨ１またはＣＨ２を取り囲むように形成される。
【００９６】
パイプトランジスタは、パイプチャンネル膜ＣＨ３を含む。パイプトランジスタのパイプゲートＰＧは、第１パイプゲート膜３１１ａ及び第２パイプゲート膜３１１ｂの積層構造で形成されることができる。第１パイプゲート膜３１１ａは、パイプチャンネル膜ＣＨ３の側壁及び底面を取り囲むように形成され、Ｙ方向に延長される。第２パイプゲート膜３１１ｂはパイプチャンネル膜ＣＨ３及び第１パイプゲート膜３１１ａの上部に形成され、Ｙ方向に延長される。また、第２パイプゲート膜３１１ｂは、図１に示されたパイプゲートＰＧ１、ＰＧ２と同一の構造で形成される。パイプゲートＰＧは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、パイプゲートＰＧはゲート絶縁膜の役目をし、パイプチャンネル膜ＣＨ３の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いてパイプチャンネル膜ＣＨ３を取り囲むように形成されることができる。パイプゲートＰＧと半導体基板３０１との間は基板絶縁膜３０４によって隔離される。
【００９７】
ドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間、第１垂直チャンネル膜ＣＨ１を取り囲むワードラインＷＬで構成された第１ゲートグループと第２垂直チャンネル膜ＣＨ２とを取り囲むワードラインＷＬで構成された第２ゲートグループの間は、Ｙ方向に沿って形成されてパイプゲートＰＧ及び基板絶縁膜３０４を貫通して半導体基板３０１まで延長されたスリット３５３によって分離される。また、スリット３５３は、Ｘ方向に隣合うメモリストリングＳＴが分離されるようにＸ方向に隣合うメモリストリングＳＴの間ごとにＹ方向に沿って形成される。積層膜３３１、３３３、３３５は、パイプチャンネル膜ＣＨ３の表面からチャンネル膜延長部３５７ａの側壁まで延長されて形成される。
【００９８】
スリット３５３を間に置いて分離して互いに隣合うメモリストリングＳＴは、スリット３５３を基準に対称されるように配置される。これによってＸ方向に隣合うメモリストリングＳＴの第２垂直チャンネル膜ＣＨ２同士に隣合って配置され、Ｘ方向に隣合うメモリストリングＳＴの第１垂直チャンネル膜ＣＨ１同士に隣合って配置される。互いに隣合う２列の第２垂直チャンネル膜ＣＨ２は、ソースセレクトラインＳＳＬの上部にソースセレクトラインＳＳＬと離隔されて形成された共通ソースラインＣＳＬに共通に接続される。共通ソースラインＣＳＬはＹ方向に沿って延長される。
【００９９】
第１垂直チャンネル膜ＣＨ１は、第１垂直チャンネル膜ＣＨ１の上部に形成されたドレインコンタクトプラグＤＣＴに接続され、ドレインコンタクトプラグＤＣＴはドレインコンタクトプラグＤＣＴの上部に形成されてＸ方向に沿って形成されたビットラインＢＬに接続される。
【０１００】
図面では省略されたが、ビットラインＢＬと共通ソースラインＣＳＬとの間、ソースセレクトラインＳＳＬと共通ソースラインＣＳＬとの間、ワードラインＷＬとソースセレクトラインＳＳＬとの間、ドレインセレクトラインＤＳＬとビットラインＢＬとの間、及び互いに隣接して積層されたワードラインＷＬの間には階間絶縁膜が形成される。そして、第１ゲートグループとパイプゲートＰＧとの間、及び第２ゲートグループとパイプゲートＰＧとの間にはパイプゲート絶縁膜が形成される。
【０１０１】
上記において、ドレインコンタクトプラグＤＣＴは、ビットラインＢＬとドレインセレクトラインＤＳＬとの間の階間絶縁膜を貫通して形成される。第１垂直チャンネル膜ＣＨ１は、ドレインコンタクトプラグＤＣＴとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第１ゲートグループ用導電膜を貫通して形成される。第２垂直チャンネル膜ＣＨ２は、共通ソースラインＣＳＬとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第２ゲートグループ用導電膜を貫通して形成される。
【０１０２】
第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、パイプチャンネル膜ＣＨ３はアンドープドポリシリコン膜で形成されることができる。そして、ビットラインＢＬ、ドレインコンタクトプラグＤＣＴ、共通ソースラインＣＳＬは金属で形成されることができる。そして、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、ワードラインＷＬ、及び第２パイプゲート膜３１１ｂは金属膜で形成されるか、またはポリシリコン膜とポリシリコン膜の側壁上に形成される金属シリサイド膜を含む二重膜で形成されることができる。
【０１０３】
積層膜３３１、３３３、３３５は、メモリセルＭＣのブロッキング絶縁膜の役目をすることができる第１積層膜３３１、メモリセルＭＣの電荷格納膜の役目をすることができる第２積層膜３３３、メモリセルＭＣのトンネル絶縁膜の役目をすることができる第３積層膜３３５を含む。
【０１０４】
第３積層膜３３５は、チャンネル膜の外壁面に沿って形成され、第２積層膜３３３は第３積層膜３３５の外壁面に沿って形成され、第１積層膜３３１は第２積層膜３３３の外壁面に沿って形成される。上記において、第１積層膜３３１及び第３積層膜３３５は酸化膜である場合があり、第２積層膜３３３は窒化膜である場合がある。
【０１０５】
半導体基板３０１の方へ延長されたスリット３５３の一部を埋め込み、パイプチャンネル膜ＣＨ３から半導体基板３０１へ延長されたチャンネル膜延長部３５７ａは、パイプチャンネル膜ＣＨ３と半導体基板３０１とを接続させる。チャンネル膜延長部３５７ａは半導体基板３０１の表面に形成されたＰ型不純物領域３０３に接続されることができる。一方、Ｐ型不純物領域３０３は、半導体基板３０１に隣接するチャンネル膜延長部３５７ａ内にも形成されることができる。
【０１０６】
本発明による半導体基板３０１は、Ｐ型不純物が注入されたＰ型である。そして、Ｐ型不純物領域３０３は、半導体基板３０１に注入されたＰ型不純物より高い濃度のＰ型不純物が注入された領域であり、素子分離のために半導体基板３０１の所定の深みにＰ型またはＮ型不純物を注入して形成するウェル（ｗｅｌｌ）構造と区分されるされる領域である。Ｐ型不純物領域３０３には、消去動作の際円滑なホール供給のために１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物が注入されることができる。
【０１０７】
このように本発明の第２実施例による不揮発性メモリ素子は、チャンネル膜が半導体基板３０１に接続されて消去動作の際チャンネル膜にホールを供給することができるので、消去動作の際チャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。また、本発明の第２実施例による不揮発性メモリ素子は、別途の空間を消費せず、スリットによってチャンネル膜と半導体基板３０１を接続させるので不揮発性メモリ素子のサイズを増加させずにチャンネル膜と半導体基板とを接続させることができる。一方、半導体基板１０１に形成されたＰ型不純物領域３０３はウェルピックアップ領域として利用されることができる。
【０１０８】
さらに、本発明の第２実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のスリット３５３によって露出されたパイプチャンネル膜ＣＨ３の上面をシリサイド化させてパイプチャンネル膜ＣＨ３の上部に金属シリサイド膜３７１を形成することができる。これによってパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【０１０９】
また、本発明の第２実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のスリット３５３によって露出されたパイプチャンネル膜ＣＨ３の表面に不純物を注入してチャンネル膜延長部３５７ａの上部にＮ型不純物領域３６５を形成することができる。パイプチャンネル膜ＣＨ３にＮ型不純物領域３６５と金属シリサイド膜３７１がすべて形成された場合、半導体基板３０１とＮ型不純物領域３６５がＰＮダイオードを形成できるようにＮ型不純物領域３６５は金属シリサイド膜３７１の周辺を取り囲むように形成されることがさらに好ましい。上述したＮ型不純物領域３６５によってパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【０１１０】
本発明の第２実施例によるＮ型不純物領域３６５または金属シリサイド膜３７１は、メモリストリングＳＴの動作の時第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルの間を連結する。このように本発明の第２実施例では、パイプチャンネル膜ＣＨ３の上部面に沿ってチャンネルを連結することができるので、パイプチャンネル膜ＣＨ３の側壁及び底面に沿ってチャンネルを連結する場合よりチャンネル抵抗を改善することができる。
【０１１１】
上述したように本発明の第２実施例ではチャンネル抵抗を改善することができるので、チャンネル抵抗の確保のために第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２を近く形成しなくても良いので、第１メモリセルグループと第２メモリセルグループ間の間隔を広く確保することができる。したがって、本発明は第１メモリセルグループと第２メモリセルグループ間の干渉現象を改善することができる。
【０１１２】
本発明の第２実施例による不揮発性メモリ素子の素子分離膜３０９は、メモリストリングＳＴ間の絶縁改善のために図１及び図２で説明したようにメモリストリングＳＴの境界ごとで形成されることができる。
【０１１３】
上述した本発明の第２実施例による不揮発性メモリ素子は、図１に示された不揮発性メモリ素子に比べて基板絶縁膜３０４をさらに含み、パイプゲートＰＧ及びパイプチャンネル膜ＣＨ３の構造のみ異なるだけで残りの構成は同一である。そして、本発明の第２実施例による不揮発性メモリ素子の動作方法は、図３ないし図５で説明したところと同一である。
【０１１４】
図９Ａないし図９Ｆは、図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。図９Ａを参照すれば、図６Ａで説明した方法と同じ方法で単結晶シリコンであるＰ型半導体基板３０１にＰ型不純物を注入して不揮発性メモリ素子のウェルピックアップの役目をするか、または消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域３０３ａを形成する。以後、半導体基板３０１の上部に基板絶縁膜３０４を形成する。そして、図６Ｂないし図６Ｄで説明した方法と同じ方法で第１ハードマスクパターンを形成した後、基板絶縁膜３０４及び半導体基板３０１のエッチング工程を実施し、半導体基板３０１に素子分離トレンチ３０７を形成して素子分離トレンチ３０７の内部に素子分離膜３０９を形成する。
【０１１５】
以後、第１ハードマスクパターンを除去し、第１ハードマスクパターンが除去された領域の基板絶縁膜３０４の上部に第１パイプゲート膜３１１ａを形成する。続いて、第１パイプゲート膜３１１ａの上部に第１トレンチ形成用マスクパターンを形成した後、第１トレンチ形成用マスクパターンによって露出された第１パイプゲート膜３１１ａを所定の深みでエッチングする。これにより、第１パイプゲート膜３１１ａに第１幅Ｗ１を有する第１トレンチが形成される。第１パイプゲート膜３１１ａは、金属膜またはポリシリコン膜である場合がある。第１トレンチ形成用マスクパターンは、第１パイプゲート膜３１１ａに対するエッチング選択比を有する物質で形成され、第１トレンチの形成後除去される。続いて、第２トレンチ形成用マスクパターンを形成する。第２トレンチ形成用マスクパターンは第１トレンチの底面に形成された第１パイプゲート膜３１１ａ及び基板絶縁膜３０４を露出させる。このような第２トレンチ形成用マスクパターンによって露出された第１パイプゲート膜３１１ａ及び基板絶縁膜３０４をエッチングして第１トレンチから半導体基板３０１まで延長された第２トレンチを形成する。
【０１１６】
第２トレンチ形成用マスクパターンは、第１パイプゲート膜３１１ａ及び基板絶縁膜３０４に対するエッチング選択比を有する物質で形成され、第２トレンチの形成後除去される。第２トレンチは第１トレンチの底面中央に形成されて半導体基板３０１を露出させ、第１幅Ｗ１より狭い第２幅Ｗ２を持って形成されることができる。第１及び第２トレンチの形成工程は、反対になることもある。すなわち、第２トレンチを先に形成した後、第１トレンチを形成することができる。上述した工程によって第１パイプゲート膜３１１ａの内部に第１及び第２トレンチを含むパイプチャンネルホールが形成される。以後、第１パイプゲート膜３１１ａに形成されたパイプチャンネルホールの内部を犠牲膜パターン３１２で埋め込む。犠牲膜パターン３１２は窒化膜である場合がある。
【０１１７】
図９Ｂを参照すれば、犠牲膜パターン３１２が形成された全体構造の上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｃを形成する。第１物質膜は導電膜３１１ｂ、３１５、３１９である場合があって、第２物質膜は階間絶縁膜３１３、３１７、３２１である場合がある。複数の階間絶縁膜の中で最下層の階間絶縁膜はパイプゲート絶縁膜３１３であり、複数の導電膜の中で最下層の導電膜は第２パイプゲート膜３１１ｂであり、最上層の導電膜はセレクトゲート膜３１９であり、その間の導電膜はセルゲート膜３１５である場合がある。積層構造ＭＬｃの導電膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【０１１８】
複数の導電膜３１１ｂ、３１５、３１９は、金属膜またはポリシリコン膜である場合がある。そして、複数の階間絶縁膜３１３、３１７、３２１は酸化膜である場合がある。続いて、エッチング工程で積層構造ＭＬｃを貫通して犠牲膜パターン３１２を露出させる複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２の一対で構成された垂直ホールは犠牲膜パターン３１２それぞれの両端に形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んでいるように形成される。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程の時窒化膜である犠牲膜パターン３１２がエッチング停止膜の役目をすることができる。
【０１１９】
図９Ｃを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を介してエッチング物質を浸透させて犠牲膜パターン３１２をストリップし、一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を開口させる。これにより、第１チャンネルホール、第２チャンネルホール及びパイプチャンネルホールＨ１、Ｈ２、Ｈ３を含むチャンネルホールが形成される。
【０１２０】
チャンネルホール形成後、チャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って第１積層膜３３１、第２積層膜３３３及び第３積層膜３３５を順に形成する。第１ないし第３積層膜３３１、３３３、３３５を含む積層膜は、酸化膜/窒化膜/酸化膜を順次積層して形成すること以外に、高誘電常数を有する多層の誘電薄膜で形成することができる。
【０１２１】
図９Ｄを参照すれば、この後、第１及び第２チャンネルホールＨ１、Ｈ２を埋め込む半導体膜３３７を形成する。これにより、積層膜３３１、３３３、３３５によって取り囲まれた外壁面を持って、積層構造ＭＬｃを貫通する第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２が形成される。第１垂直チャンネル膜ＣＨ１は第１チャンネルホールＨ１の内部に形成されるものであり、第２垂直チャンネル膜ＣＨ２は第２チャンネルホールＨ２の内部に形成されるものである。一方、半導体膜３３７はパイプチャンネルホールＨ３を埋め込むことなくパイプチャンネルホールＨ３の内壁に沿って形成されることができる。
【０１２２】
図９Ｅを参照すれば、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造の上部に第２ハードマスクパターン３５１を形成する。第２ハードマスクパターン３５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させる。このような第２ハードマスクパターン３５１をエッチングマスクにしたエッチング工程で積層構造ＭＬｃ、積層絶縁膜３３１、３３３、３３５、半導体膜３３７、及び基板絶縁膜３０４をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｃ、半導体膜３３７、積層膜３３１、３３３、３３５、及び基板絶縁膜３０４を貫通して半導体基板３０１まで延長されたスリット３５３が形成される。特に第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間で形成されたスリット３５３は図９Ａで説明した第２トレンチの内部の半導体膜３３７を貫通する。
【０１２３】
以下、第２トレンチから半導体基板３０１まで延長されたスリット３５３の一部をスリット３５３の延長部と言う。上述したスリット３５３の延長部を介して半導体基板３０１、特に半導体基板３０１の第１不純物領域３０３ａが露出される。一方、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｃを貫通して素子分離膜３０９まで延長されたスリット３５３が形成されることができる。
【０１２４】
図９Ｆを参照すれば、図６Ｉないし図６Ｊで説明した方法と同じ方法でパイプチャンネルホールＨ３を埋め込むパイプチャンネル膜ＣＨ３とスリット３５３の延長部を埋め込んで半導体基板３０１に接続されたチャンネル膜延長部３５７ａを形成する。以後、図６Ｊで説明した方法と同じ方法でＰ型不純物を追加注入して半導体基板３０１の表面及びチャンネル膜延長部３５７ａにＰ型不純物領域である第２不純物領域３０３を形成する。続いて、図６Ｋで説明下方法と同じ方法でスリット３５３の開口領域を介してＮ型不純物を注入し、スリット３５３によって開口されたパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域３６５を形成する。
【０１２５】
一方、ポリシリコン膜で形成された不揮発性メモリ素子のワードラインＷＬ、セレクトラインＤＳＬ、ＳＳＬ、及びパイプゲートＰＧのＲＣ遅延及び、チャンネル抵抗を改善するための金属シリサイド膜形成のために図６Ｋ及び図６Ｌで説明下方法と同じ方法でシリサイド化工程をさらに実施することができる。これにより、セレクトゲート用ポリシリコン膜３１９及びその側壁上に形成された金属シリサイド膜３７７で構成されたソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが形成される。そして、セルゲート用ポリシリコン膜３１５及びその側壁上に形成された金属シリサイド膜３７５で構成されたワードラインＷＬが形成される。そして、スリット３５３によって露出されたパイプチャンネル膜ＣＨ３の表面と第２パイプゲート膜３１１ｂの側壁に金属シリサイド膜３７１、３７３が形成される。以後、図６Ｍ及び図６Ｏで説明下方法と同じ方法で後続工程を実施して階間絶縁膜３８１、３８３、３８５、共通ソースラインＣＳＬ、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【０１２６】
図１０Ａないし図１０Ｃは図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。図１０Ａを参照すれば、図９Ａで説明下方法と同じ方法で第１不純物領域３０３ａ、基板絶縁膜３０４、第１パイプゲート膜３１１ａ、第１及び第２トレンチを含むパイプチャンネルホール、犠牲膜パターン３１２、素子分離トレンチ３０７、及び素子分離膜３０９を含む下部構造物を形成する。第１パイプゲート膜３１１ａは、基板絶縁膜３０４を間に置いて半導体基板３０１上部に形成される。
【０１２７】
パイプチャンネルホールは、第１パイプゲート膜３１１ａの内部に形成された第１トレンチと第１トレンチ底面中央に形成されて第１不純物領域３０３ａを露出させる第２トレンチを含む。犠牲膜パターン３１２はパイプチャンネルホール内部に形成される。素子分離トレンチ３０７及び素子分離膜３０９は、半導体基板３０３の素子分離領域に形成される。それから、犠牲膜パターン３１２が形成された全体構造の上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｄを形成する。第１物質膜は犠牲膜４１５である場合があり、第２物質膜は階間絶縁膜３１３、３１７、３２１である場合がある。複数の階間絶縁膜の中で最下層の階間絶縁膜はパイプゲート絶縁膜３１３である。積層構造ＭＬｄの犠牲膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。複数の階間絶縁膜３１３、３１７、３２１は酸化膜であり、複数の犠牲膜４１５は階間絶縁膜３１３、３１７、３２１に対するエッチング選択比を有する窒化膜である場合がある。
【０１２８】
以後、エッチング工程で積層構造ＭＬｄを貫通してパイプチャンネルホール内部の犠牲膜パターンを露出させる複数の第１チャンネルホール及び複数の第２チャンネルホールを形成する。第１及び第２チャンネルホールの一対で構成された垂直ホールはパイプチャンネルホールの両端に形成される。そして、第１及び第２チャンネルホールは互いに並んでいるように形成される。続いて、第１及び第２チャンネルホールの側壁に保護膜を形成する。保護膜はパイプチャンネルホール内部の犠牲膜パターンと積層構造ＭＬｄの階間絶縁膜３１３、３１７、３２１及び犠牲膜４１５に対するエッチング選択比を有する物質で形成されることが好ましい。例えば、保護膜は窒化膜及び酸化膜に対するエッチング選択比を有するＴｉＮ膜である場合がある。
【０１２９】
以後、図９Ｃで説明したようにパイプチャンネルホール内部の犠牲膜パターンをストリップして第１及び第２チャンネルホールの間を連結するパイプチャンネルホールを開口させる。これにより、第１チャンネルホール、第２チャンネルホール、及びパイプチャンネルホールＨ１、Ｈ２、Ｈ３を含んで半導体基板３０１を露出させるチャンネルホールが形成される。
【０１３０】
チャンネルホール形成後、保護膜を除去する。それからチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って図９Ｄで説明した方法と同じ方法で積層膜３３１、３３３、３３５を形成し、第１及び第２チャンネルホールの内部を埋め込む半導体膜３３７を形成して第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を形成する。
【０１３１】
以後、図９Ｅで説明下方法と同じ方法で第２ハードマスクパターン３５１を形成する。第２ハードマスクパターン３５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。このような第２ハードマスクパターン３５１をエッチングマスクにしたエッチング工程で積層構造ＭＬｄ、積層膜３３１、３３３、３３５、及び半導体膜３３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｄ、半導体膜３３７、及び積層膜３３１、３３３、３３５を貫通して半導体基板３０１まで延長されたスリット３５３が形成される。特に第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間に形成されたスリット３５３は、図１０Ａで説明した第２トレンチの内部の半導体膜３３７を貫通して半導体基板３０１まで延長されて第１不純物領域３０３ａを露出させることができる。一方、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｄを貫通して素子分離膜３０９まで延長されたスリット３５３が形成される。
【０１３２】
図１０Ｂを参照すれば、ＳＥＧ成長方法を通じて半導体膜であるポリシリコン膜３５７を成長させ、パイプチャンネルホールＨ３及び第２トレンチから半導体基板３０１まで延長されたスリット３５３の延長部をポリシリコン膜３５７で埋め込む。これにより、ポリシリコン膜３５７がパイプチャンネルホールＨ３及びスリット３５３の延長部の内部に形成されて一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３と、パイプチャンネル膜ＣＨ３から半導体基板３０１の方へ延長されたチャンネル膜延長部３５７ａが形成される。
【０１３３】
本発明によるチャンネル膜はチャンネル膜延長部３５７ａを介して半導体基板３０１に接続される。チャンネル膜形成後、図６Ｊで説明下方法と同じ方法でスリット３５３の開口領域を介してＰ型不純物を追加注入し、半導体基板３０１の表面にＰ型不純物領域である第２不純物領域３０３を形成する。第２不純物領域３０３は半導体基板３０１に接続されたチャンネル膜延長部３５７ａ内にも形成されることができる。そして、図６Ｋで説明下方法と同じ方法でスリット３５３の開口領域を介してＮ型不純物を注入し、スリット３５３によって開口されたパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域３６５を形成する。続いて、スリット３５３によって露出された犠牲膜４１５を除去し、リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを形成する。最上層のリセス領域Ｒ３ａはセレクトゲート膜が形成される領域であり、最下層のリセス領域Ｒ１ａは第２パイプゲート膜３１１ｂが形成される領域であり、その間のリセス領域Ｒ２ａはセルゲート膜が形成される領域である。
【０１３４】
図１０Ｃを参照すれば、リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを導電膜で埋め込んで第２パイプゲート膜３１１ｂ、セルゲート膜３１５、及びセレクトゲート膜３１９を形成する。導電膜は金属膜またはポリシリコン膜である場合がある。続いて、シリサイド化工程で金属シリサイド膜３７１、３７３、３７５、３７７を形成する。リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを埋め込む導電膜がポリシリコン膜の場合、シリサイド化工程を第２パイプゲート膜３１１ｂ、セルゲート膜３１５及びセレクトゲート膜３１９の側壁が一定の厚さでシリサイド化される。
【０１３５】
上述した工程によってワードラインＷＬ、ドレイン及びソースセレクトラインＤＳＬ、ＳＳＬ形成後、図６Ｍ及び図６Ｏで説明下方法と同じ方法で後続工程を実施して階間絶縁膜３８１、３８３、３８５、共通ソースラインＣＳＬ、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【０１３６】
図１１は、本発明の第３実施例による不揮発性メモリ素子及びその製造方法を説明するための図面である。本発明の第３実施例による不揮発性メモリ素子は、本発明の第２実施例による不揮発性メモリ素子に比べて第２パイプゲート下部の構造のみ異なるだけで、それ以外の構成は同一である。したがって、以下では第２ゲート下部に形成される構造及びその形成方法を主に説明する。
【０１３７】
図１１を参照すれば、図６Ａで説明下方法と同じ方法で単結晶シリコンであるＰ型半導体基板４０１にＰ型不純物を注入して不揮発性メモリ素子のウェルピックアップの役目をするか、または消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域４０３ａを形成することができる。続いて、半導体基板４０１をエッチングしてパイプトレンチを形成する。パイプトレンチを含む半導体基板４０１の表面に沿って基板絶縁膜４０４を形成する。
【０１３８】
以後、パイプトレンチが埋め込まれるように基板絶縁膜４０４上に第１パイプゲート膜４１１ａを形成し、第１パイプゲート膜４１１ａを所定の深みでエッチングして第１パイプゲート膜４１１ａに第１幅Ｗ１を有する第１トレンチを形成する。第１パイプゲート膜４１１ａは金属膜またはポリシリコン膜である場合がある。そして、第１トレンチの底面を介して露出された第１パイプゲート膜４１１ａ及び基板絶縁膜４０４をエッチングして第１トレンチから半導体基板４０１まで延長された第２トレンチを形成する。
【０１３９】
第２トレンチは、第１トレンチの底面中央に形成されて半導体基板４０１を露出させ、第１幅Ｗ１より狭い第２幅Ｗ２を持って形成されることができる。これにより、第１パイプゲート膜４１１ａの内部に第１及び第２トレンチを含むパイプチャンネルホールが形成される。第１及び第２トレンチの具体的形成工程は、図９Ａで説明したところと同様である。以後、第１パイプゲート膜４１１ａに形成されたパイプチャンネルホールの内部を犠牲膜パターン４１２で埋め込む。犠牲膜パターン４１２は窒化膜である場合がある。犠牲膜パターン４１２を形成した後、続く工程は図９Ｂないし図９Ｆで説明した方法または図１０Ａないし図１０Ｃで説明したところと同一であるから省略する。
【０１４０】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【０１４１】
１０１、３０１ 半導体基板、
１０３、３０３ Ｐ型不純物領域、
１０５、３０５ 第１絶縁膜、
１０９、３０９ 素子分離膜、
１１１、３１１ パイプゲート膜、
１１３、３１３ パイプゲート絶縁膜、
１１５、３１５ セルゲート膜、
１１７、３１７ 階間絶縁膜、
Ｈ１ 第１チャンネルホール、
Ｈ２ 第２チャンネルホール、
Ｈ３ パイプチャンネルホール、
ＣＨ１ 第１垂直チャンネル膜、
ＣＨ２ 第２垂直チャンネル膜、
ＣＨ３ パイプチャンネル膜、
ＰＧ１、ＰＧ２、ＰＧ パイプゲート、
ＷＬ ワードライン、
１５３、３５３ スリット、
１６５、３６５ Ｎ型不純物領域、
１５７ａ、３５７ａ チャンネル膜延長部
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に関し、特に３次元構造の不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子などのメモリ素子分野産業が高度に発展するにつれてメモリ素子の高集積化に対する要求が増加している。従来には、半導体基板の上部に２次元的に配列されたメモリセルの大きさを減らす方法を通じて一定面積内でのメモリ素子の集積度を高めて来た。しかし、メモリセルの大きさを減らすには物理的に限界がある。
【０００３】
このため、最近はメモリセルを半導体基板上部に３次元的に配列してメモリ素子を高集積化する方案が提案されている。このように３次元的にメモリセルを配列すれば、半導体基板の面積を効率的に活用することができ、２次元的にメモリセルを配列する場合に比べて集積度を高めることができる。
【０００４】
３次元不揮発性メモリ素子のうちＵ字状メモリストリングを有する３次元不揮発性メモリ素子は、Ｕ字状チャンネル膜を含む。Ｕ字状チャンネル膜は互いに並んでいるような第１及び第２垂直チャンネル膜、そして第１及び第２垂直チャンネル膜の間を連結するパイプチャンネル膜を含む。また、Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子は、第１及び第２垂直チャンネル膜それぞれに沿って形成されて、階間絶縁膜を間に置いて互いに絶縁されるように積層された複数のセルゲート、及びＵ字状チャンネル膜の両端に形成されたセレクトゲートを含む。セルゲート及びセレクトゲートはＵ字状チャンネル膜を取り囲むように形成される。
【０００５】
セルゲートとＵ字状チャンネル膜との間にはメモリ膜が形成される。メモリ膜はＵ字状チャンネル膜の外壁面に接してＵ字状チャンネル膜を取り囲むトンネル絶縁膜、トンネル絶縁膜を取り囲む電荷格納膜、及び電荷格納膜を取り囲むブロッキング絶縁膜を含む。セルゲートとＵ字状チャンネル膜との間にはゲート絶縁膜が形成される。
【０００６】
上述した３次元不揮発性メモリ素子は、セルゲートとＵ字状チャンネル膜の交差部に形成された電荷格納膜に電子を注入することでデータを格納することができ、電荷格納膜に注入された電荷を電荷格納膜からＵ字状チャンネル膜に放出させることで、データを消去することができる。特に、消去動作の際セレクトゲート側にホールを生成させるためにＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を誘導し、生成されたホールをＵ字状チャンネル膜に流入させる。これによってＵ字状チャンネル膜と電荷格納膜との間に電位差が発生して電荷格納膜内部の電子が放出される。このような消去動作によれば、ＧＩＤＬを誘導するために消去動作信号の波形が複雑になり、消去時間が長くなるような短所があり、かつセレクトゲートの信頼性が低下されるような短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、Ｕ字状メモリストリングを有する３次元不揮発性メモリ素子の消去速度を改善することができる不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明の一実施例による不揮発性メモリ素子は、半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、を含む。
【０００９】
また、本発明の実施例による不揮発性メモリ素子の製造方法は、半導体基板上に犠牲膜パターンを形成する段階と、前記犠牲膜パターン上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、前記犠牲膜パターンを除去してパイプチャンネルホールを形成する段階と、前記パイプチャンネルホールの表面と、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、前記第１及び第２チャンネルホールの間の前記積層構造及び前記半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、前記パイプチャンネルホールと前記パイプチャンネルホールから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、を含む。
【００１０】
さらに、本発明の他の実施例による不揮発性メモリ素子の製造方法は、半導体基板の上部または半導体基板内に第１パイプゲート膜を形成する段階と 、前記第１パイプゲート膜をエッチングして前記第１パイプゲート膜内に第１トレンチを形成する段階と、前記第１トレンチから前記半導体基板まで延長された第２トレンチを形成する段階と、前記第１及び第２トレンチの内部に犠牲膜パターンを形成する段階と、前記犠牲膜パターンを含む全体構造上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、前記犠牲膜パターンを除去して前記第１及び第２トレンチを開口させる段階と、前記第１トレンチの表面、前記第２トレンチの内部、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、前記第１及び第２チャンネルホールの間の前記積層構造及び前記第２トレンチの内部の半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、前記第１及び第２トレンチと、第２トレンチから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、を含む。
【発明の効果】
【００１１】
以上のように、本発明によれば、消去動作の際にＵ字状メモリストリングのチャンネル膜にホールが供給されることができるようにチャンネル膜を半導体基板に接続させることで、消去動作の際にチャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。したがって、本発明による不揮発性メモリ素子の消去動作信号の波形を単純化して消去速度を改善することができ、かつセレクトゲートの信頼性を改善することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施例による不揮発性メモリ素子を示した図面である。
【図２】本発明の実施例による不揮発性メモリ素子の素子分離膜の形成領域を説明するための図面である。
【図３】本発明の実施例による不揮発性メモリ素子の読出し動作を説明するための図面である。
【図４Ａ】本発明の実施例による不揮発性メモリ素子のプログラム動作を説明するための図面である。
【図４Ｂ】本発明の実施例による不揮発性メモリ素子のプログラム動作を説明するための図面である。
【図５】本発明の実施例による不揮発性メモリ素子の消去動作を説明するための図面である。
【図６Ａ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｂ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｃ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｄ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｅ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｆ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｇ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｈ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｉ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｊ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｋ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｌ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｍ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｎ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図６Ｏ】図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図７Ａ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｂ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｃ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｄ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図７Ｅ】図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図８】本発明の第２実施例による不揮発性メモリ素子を示した図面である。
【図９Ａ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｂ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｃ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｄ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｅ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図９Ｆ】図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。
【図１０Ａ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１０Ｂ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１０Ｃ】図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。
【図１１】本発明の第３実施例による不揮発性メモリ素子及びその製造方法を説明するための図面である。
【発明を実施するための形態】
【００１３】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１４】
一方、ある膜が他の膜または半導体基板の'上'にあると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在されることもできる。また、図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張される。図面において同一の符号は同一の要素を指称する。以下の図面では、ＸＹＺ直交座標係を使用して方向を説明し、半導体基板の上面に並行に互いに直交する二つの方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向に対して直交して導電膜及び絶縁膜の積層方向をＺ方向とする。
【００１５】
図１は、本発明の第１実施例による不揮発性メモリ素子を示した図面である。図１では図示の便宜のために絶縁膜一部に対する図示を略した。図１を参照すれば、本発明の第１実施例による不揮発性メモリ素子は、複数の列及び複数の行を含むマトリックス形態に配列された複数のメモリストリングＳＴを含む。それぞれのメモリストリングＳＴは、半導体基板１０１に接続されたチャンネル膜を含む。
【００１６】
メモリストリングＳＴのチャンネル膜は、Ｕ字状チャンネル膜とチャンネル膜延長部１５７ａを含む。Ｕ字状チャンネル膜は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３を含む。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２は、半導体基板１０１上部に突出されてＺ方向に沿って形成され、互いに離隔されて並ぶように形成される。チャンネル膜延長部１５７ａは、パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されてパイプチャンネル膜ＣＨ３と半導体基板１０１とを接続させる。
【００１７】
メモリストリングＳＴは、第１垂直チャンネル膜ＣＨ１の最上端に形成されたドレインセレクトトランジスタＤＳＴ、第２垂直チャンネル膜ＣＨ２の最上端に形成されたソースセレクトトランジスタＳＳＴ、半導体基板１０１とドレインセレクトトランジスタＤＳＴとの間の第１垂直チャンネル膜ＣＨ１に沿って一列に積層された複数のメモリセルＭＣを含む第１メモリセルグループ、半導体基板１０１とソースセレクトトランジスタＳＳＴとの間の第２垂直チャンネル膜ＣＨ２に沿って一列に積層された複数のメモリセルＭＣを含む第２メモリセルグループ、及び第１及び第２メモリセルグループの間に形成されたパイプトランジスタを含む。
【００１８】
ドレインセレクトトランジスタＤＳＴのゲートは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成され、Ｙ方向に延長されたドレインセレクトラインＤＳＬに繋がれる。ドレインセレクトラインＤＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のドレインセレクトトランジスタＤＳＴに共通に接続される。そして、ドレインセレクトトランジスタＤＳＴのゲートは、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層１３１、１３３、１３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成されることができる。
【００１９】
ソースセレクトトランジスタＳＳＴのゲートは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長されたソースセレクトラインＳＳＬに繋がれる。ソースセレクトラインＳＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のソースセレクトトランジスタＳＳＴに共通に接続される。そして、ソースセレクトトランジスタＳＳＴのゲートは、ゲート絶縁膜の役目をし、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成されることができる。
【００２０】
第１メモリセルグループのゲートは、第１垂直チャンネル膜ＣＨ１に沿って積層されて階間絶縁膜を間に置いて隔離されたワードラインＷＬに繋がれる。第２メモリセルグループのゲートは、第２垂直チャンネル膜ＣＨ２に沿って積層されて階間絶縁膜を間に置いて隔離されたワードラインＷＬに繋がれる。第１メモリセルグループの第１ゲートグループに接続されたワードラインＷＬは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成されて、Ｙ方向に延長される。第２メモリセルグループの第２ゲートグループに接続されたワードラインＷＬは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長される。ワードラインＷＬは、メモリ膜として利用される積層膜１３１、１３３、１３５を間に置いて第１または第２垂直チャンネル膜（ＣＨ１またはＣＨ２）を取り囲むように形成される。
【００２１】
パイプトランジスタは、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３を含む。パイプトランジスタのゲートは、パイプチャンネル膜ＣＨ３と第第１メモリセルグループとの間に形成された第１パイプゲートＰＧ１、及びパイプチャンネル膜ＣＨ３と第２メモリセルグループとの間に形成された第２パイプゲートＰＧ２とを含む。第１パイプゲートＰＧ１は、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成されて、Ｙ方向に延長される。
【００２２】
このような第１パイプゲートＰＧ１は、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、第１パイプゲートＰＧ１は、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成される。第２パイプゲートＰＧ２は、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成されて、Ｙ方向に延長される。このような第２パイプゲートＰＧ２は、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、第２パイプゲートＰＧ２は、ゲート絶縁膜の役目をし、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜１３１、１３３、１３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成される。
【００２３】
ドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間、第１垂直チャンネル膜ＣＨ１を取り囲むワードラインＷＬで構成された第１ゲートグループと第２垂直チャンネル膜ＣＨ２を取り囲むワードラインＷＬで構成された第２ゲートグループとの間、そして第１及び第２パイプゲートＰＧ１、ＰＧ２の間は、Ｙ方向に沿って形成されたスリット１５３によって分離され、スリット１５３は半導体基板１０１まで延長される。また、スリット１５３はＸ方向に隣合うメモリストリングＳＴが分離するようにＸ方向に隣合うメモリストリングＳＴの間ごとにＹ方向に沿って形成される。積層膜１３１、１３３、１３５は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の外壁面と、チャンネル膜延長部１５７ａを除いたパイプチャンネル膜ＣＨ３の外壁面を取り囲むように形成される。
【００２４】
スリット１５３を間に置いて分離して互いに隣合うメモリストリングＳＴは、スリット１５３を基準として対称されるように配置される。これによってＸ方向に隣合うメモリストリングＳＴの第２垂直チャンネル膜ＣＨ２同士に隣合って配置され、Ｘ方向に隣合うメモリストリングＳＴの第１垂直チャンネル膜ＣＨ１同士に隣合って配置される。互いに隣合う２列の第２垂直チャンネル膜ＣＨ２は、ソースセレクトラインＳＳＬの上部にソースセレクトラインＳＳＬと離隔されて形成された共通ソースラインＣＳＬに共通接続される。共通ソースラインＣＳＬはＹ方向に沿って延長される。
【００２５】
第１垂直チャンネル膜ＣＨ１は、第１垂直チャンネル膜ＣＨ１の上部に形成されたドレインコンタクトプラグＤＣＴに接続され、ドレインコンタクトプラグＤＣＴはドレインコンタクトプラグＤＣＴ上部に形成されてＸ方向に沿って形成されたビットラインＢＬに接続される。
【００２６】
図面には省略されたが、ビットラインＢＬと共通ソースラインＣＳＬとの間、ソースセレクトラインＳＳＬと共通ソースラインＣＳＬとの間、ワードラインＷＬとソースセレクトラインＳＳＬとの間、ドレインセレクトラインＤＳＬとビットラインＢＬとの間、及び互いに隣接して積層されたワードラインＷＬの間には、階間絶縁膜が形成される。そして、第１ゲートグループと第１パイプゲートＰＧ１との間、第２ゲートグループと第２パイプゲートＰＧ２との間にはパイプゲート絶縁膜が形成される。
【００２７】
前記ドレインコンタクトプラグＤＣＴは、ビットラインＢＬとドレインセレクトラインＤＳＬとの間の階間絶縁膜を貫通して形成される。第１垂直チャンネル膜ＣＨ１は、ドレインコンタクトプラグＤＣＴとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第１ゲートグループ用導電膜、第１パイプゲートＰＧ１用導電膜、及び第１ゲートグループと第１パイプゲートＰＧ１との間のパイプゲート絶縁膜を貫通して形成される。第２垂直チャンネル膜ＣＨ２は、共通ソースラインＣＳＬとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第２ゲートグループ用導電膜、第２パイプゲートＰＧ２用導電膜、及び第２ゲートグループと第２パイプゲートＰＧ２との間のパイプゲート絶縁膜を貫通して形成される。
【００２８】
上記において、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、パイプチャンネル膜ＣＨ３は、アンドープドポリシリコン膜で形成されることができる。ビットラインＢＬ、ドレインコンタクトプラグＤＣＴ、共通ソースラインＣＳＬは金属で形成されることができる。ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、ワードラインＷＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２は、金属膜で形成されるか、あるいはポリシリコン膜とポリシリコン膜の側壁上に形成された金属シリサイド膜を含む二重膜構造で形成されることができる。そして積層膜１３１、１３３、１３５は、メモリセルＭＣのブロッキング絶縁膜の役目をすることができる第１積層膜１３１、メモリセルＭＣの電荷格納膜の役目をすることがができる第２積層膜１３３、メモリセルＭＣのトンネル絶縁膜の役目をすることがができる第３積層膜１３５を含む。
【００２９】
第３積層膜１３５は、Ｕ字状チャンネル膜の外壁面に沿って形成されて、第２積層膜１３３は第３積層膜１３５の外壁面に沿って形成され、第１積層膜１３１は第２積層膜１３３の外壁面に沿って形成される。上記において第１積層膜１３１及び第３積層膜１３５は、酸化膜も可能であり、第２積層膜１３３は窒化膜も可能である。
【００３０】
パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたスリット１５３の一部を埋め込むチャンネル膜延長部１５７ａは、半導体基板１０１の表面に形成された不純物領域１０３に接続されることができる。一方、不純物領域１０３はチャンネル膜延長部１５７ａ内にも形成されることができる。不純物領域１０３は、半導体基板１０１の表面に第１不純物を注入して形成する。第１不純物はＰ型不純物である場合がある。
【００３１】
本発明による半導体基板１０１は、Ｐ型不純物が注入されたＰ型である。そして、不純物領域１０３は半導体基板１０１に注入されたＰ型不純物より高い濃度の第１不純物が注入された領域である場合がある。 不純物領域１０３は素子分離のために半導体基板１０１の所定深みでＰ型またはＮ型不純物を注入して形成するウェル構造と区分される領域である。不純物領域１０３には消去動作の際円滑なホール供給のために１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３の第１不純物が注入されることができる。
【００３２】
このように、本発明の第１実施例による不揮発性メモリ素子は、Ｕ字状チャンネル膜が半導体基板１０１に接続されて消去動作の際Ｕ字状チャンネル膜にホールを供給することができるので、消去動作の際Ｕ字状チャンネル膜にホールを流入させるためにセレクトゲート側でＧＩＤＬを誘導する必要がない。また、本発明の第１実施例による不揮発性メモリ素子は、別途の空間を消費せず、スリットによってＵ字状チャンネル膜と半導体基板１０１を接続させるので、不揮発性メモリ素子のサイズを増加させずにＵ字状チャンネル膜と半導体基板を接続させることができる。一方、半導体基板１０１に形成された不純物領域１０３はウェルピックアップ領域として利用されることができる。
【００３３】
さらに、本発明の第１実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のパイプチャンネル膜ＣＨ３の表面をシリサイド化させてパイプチャンネル膜ＣＨ３の表面に金属シリサイド膜１７１を形成することができる。これによって本発明はパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【００３４】
また、本発明の第１実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のパイプチャンネル膜ＣＨ３の表面に第2不純物を注入してパイプチャンネル膜ＣＨ３の一部に不純物領域１６５を形成することができる。パイプチャンネル膜ＣＨ３に不純物領域１６５と金属シリサイド膜１７１がすべて形成された場合、 不純物領域１６５は金属シリサイド膜１７１の周辺を取り囲むように形成されることができる。第2不純物は半導体基板１０１と不純物領域１６５がＰＮダイオードを形成するように第１不純物と他の型の不純物である場合がある。第２不純物はＮ型不純物である場合がある。上述した不純物領域１６５を通じてパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【００３５】
本発明の第１実施例による不純物領域１６５または金属シリサイド膜１７１は、メモリストリングＳＴの動作の際第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと、第２パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルとの間を連結する。このように本発明では、チャンネルをパイプチャンネル膜ＣＨ３の上部面に沿って連結することができるので、チャンネルをパイプチャンネル膜ＣＨ３の側壁及び底面に沿って連結する場合よりチャンネル抵抗を改善することができる。
【００３６】
上述したように、本発明の実施例では、チャンネル抵抗を改善することができるのでチャンネル抵抗確保のために第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨと２を近く形成しなくても良いので、第１メモリセルグループと第２メモリセルグループ間の間隔を広く確保することができる。したがって、本発明は第１メモリセルグループと第２メモリセルグループ間の干渉現象を改善することができる。
【００３７】
本発明の第１実施例による不揮発性メモリ素子の素子分離膜１０９は、メモリストリングＳＴ間の絶縁改善のためにメモリストリングＳＴの境界ごとに形成されることができる。
【００３８】
図２は、本発明による不揮発性メモリ素子の素子分離膜の形成領域を説明するための図面である。図１及び図２を参照すれば、素子分離膜１０９はパイプチャンネル膜ＣＨ３を取り囲むように網形態で形成される。これによって素子分離膜１０９によって複数のメモリストリングＳＴがＸ方向及びＹ方向に分離されることができる。一方、素子分離膜１０９が形成されていない領域には、素子分離膜１０９が形成されるべき領域を定義するエッチングマスクとして利用された犠牲膜パターンが残余し、第１または第２パイプゲート（ＰＧ１またはＰＧ２）と半導体基板１０１との間を分離することができる。
【００３９】
以下、図３ないし図５を参照して本発明による不揮発性メモリ素子の動作方法について詳しく説明する。図３は、本発明による不揮発性メモリ素子の読出し動作を説明するための図面である。図３を参照すれば、選択されたメモリストリングＳＴ_ｓｅｌの選択されたメモリセルＭＣ_ｓｅｌに格納されたデータを読出すために、ビットラインＢＬに所定レベル（例えば、１Ｖ）のビットライン電圧を印加し、共通ソースラインＣＳＬ及び半導体基板１０１に０Ｖの接地電圧ＧＮＤを印加する。半導体基板１０１には半導体基板１０１の不純物領域１０３を通じて電圧が供給されることができる。そして、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬに電源電圧を印加してソースセレクトトランジスタ及びドレインセレクトトランジスタをターンオンさせる。また、第１及び第２パイプゲートＰＧ１、ＰＧ２に電源電圧を印加してパイプトランジスタをターンオンさせる。
【００４０】
一方、選択されたメモリセルＭＣ_ｓｅｌに接続された選択されたワードラインＷＬ_ｓｅｌに読出し電圧Ｖreａdを印加し、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌに読出しパス電圧Ｖｐａｓｓを印加する。読出しパス電圧Ｖｐａｓｓは、非選択されたメモリセルがすべてオン状態になることができるように設定される。
【００４１】
上述した読出し動作によって第１及び第２パイプゲートＰＧ１、ＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面にチャンネルが形成される。第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと、第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルは不純物領域１６５または金属シリサイド膜１７１によって連結されることができる。そして、選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧が読出し電圧Ｖreａd以上であるか以下であるかの可否によってビットラインＢＬから共通ソースラインＣＳＬに電流が流れるのかどうかが決定される。その結果、ビットラインＢＬの電位レベルの変化を感知することで、選択されたメモリセルＭＣ_ｓｅｌに格納されたデータを読出しすることができる。
【００４２】
本発明はパイプチャンネル膜ＣＨ３の上部面に沿ってチャンネルを連結することができるので、パイプチャンネル膜ＣＨ３の側壁及び底面に沿ってチャンネルを連結する場合よりチャンネルの抵抗を改善することができる。これによって、本発明はメモリストリングＳＴ_ｓｅｌに流れるセル電流を改善することができる。
【００４３】
図４Ａ及び図４Ｂは、本発明による不揮発性メモリ素子のプログラム動作を説明するための図面である。図４Ａを参照すれば、選択されたメモリストリングＳＴ_ｓｅｌの選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧を高めて選択されたメモリセルＭＣ_ｓｅｌにデータをプログラムする場合、選択されたメモリストリングＳＴ_ｓｅｌに接続された選択されたビットラインＢＬ_ｓｅｌと半導体基板１０１に０Ｖの接地電圧ＧＮＤを印加する。そして、共通ソースラインＣＳＬに電源電圧Ｖｃｃを印加する。また、ドレインセレクトラインＤＳＬに電源電圧Ｖｃｃを印加し、ソースセレクトラインＳＳＬにオフ電圧を印加する。
【００４４】
一方、選択されたメモリセルＭＣ_ｓｅｌに接続された選択されたワードラインＷＬ_ｓｅｌにプログラム電圧Ｖｐｇｍを印加し、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌにプログラムパス電圧Ｖｐａｓｓを印加する。プログラムパス電圧Ｖｐａｓｓは、非選択されたメモリセルがすべてオン状態になることができるように設定される。また、第１及び第２パイプゲートＰＧ１、ＰＧ２に電源電圧を印加してパイプトランジスタをターンオンさせる。
【００４５】
上述したプログラム動作によって選択されたメモリストリングＳＴ_ｓｅｌのソースセレクトトランジスタがオフ状態になり、ドレインセレクトトランジスタはオン状態になる。そして、第１及び第２パイプゲートＰＧ１、ＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面にチャンネルが形成される。第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルは、不純物領域１６５または金属シリサイド膜１７１によって連結されることができる。その結果、選択されたメモリセルＭＣ_ｓｅｌのチャンネルに０Ｖの接地電圧が印加されて選択されたメモリセルＭＣ_ｓｅｌのチャンネルと選択されたワードラインＷＬ_ｓｅｌとの間にＦ-Ｎトンネリングが発生するほどの高い電圧差が発生する。これによって、選択されたメモリセルＭＣ_ｓｅｌの電荷格納膜に電子が注入されて選択されたメモリセルＭＣ_ｓｅｌのしきい値電圧が上昇する。
【００４６】
図４Ｂを参照すれば、プログラム動作の間選択されたワードラインＷＬ_ｓｅｌに繋がれて、しきい値電圧が上昇してはならないプログラム禁止セルを、ＭＣ_ｉｎｈを含むプログラム禁止メモリストリングＳＴ_ｉｎｈの動作を説明すれば以下のようである。
【００４７】
プログラム禁止メモリストリングＳＴ_ｉｎｈに接続されたプログラム禁止ビットラインＢＬ_ｉｎｈに所定レベルの電源電圧Ｖｃｃを印加する。この時、半導体基板１０１には０Ｖの接地電圧ＧＮＤが印加され、共通ソースラインＣＳＬには電源電圧Ｖｃｃが印加される。そして、ドレインセレクトラインＤＳＬには電源電圧Ｖｃｃが印加され、ソースセレクトラインＳＳＬにはオフ電圧が印加される。また、プログラム禁止セルをＭＣ_ｉｎｈに接続された選択されたワードラインＷＬ_ｓｅｌには、プログラム電圧Ｖｐｇｍが印加され、選択されたワードラインＷＬ_ｓｅｌを除いた残りの非選択されたワードラインＷＬ_ｕｎｓｅｌにはプログラムパス電圧Ｖｐａｓｓが印加される。また、第１及び第２パイプゲートＰＧ１、ＰＧ２には電源電圧が印加されてパイプトランジスタがオン状態になる。
【００４８】
上述したプログラム動作によって、プログラム禁止メモリストリングＳＴ_ｉｎｈのソースセレクトトランジスタがオフ状態になる。そして、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧は、プログラム禁止ビットラインＢＬ_ｉｎｈ電圧とドレインセレクトトランジスタのしきい値電圧との差と同一のレベルになる。これによって、プログラム禁止メモリストリングＳＴ_ｉｎｈに接続されたドレインセレクトトランジスタはカットオフ状態になる。その結果、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネルとプログラム禁止メモリストリングＳＴ_ｉｎｈのゲートＷＬ_ｕｎｓｅｌ、ＷＬ_ｓｅｌ、ＰＧ１、ＰＧ２との間にキャパシタンスカップリング（Ｃａｐａｃｉｔａｎｃｅ Ｃｏｕｐｌｉｎｇ）現象が発生する。
【００４９】
このようなキャパシタンスカップリング現象によって、プログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧がブスティングされて上昇する。このようにプログラム禁止メモリストリングＳＴ_ｉｎｈのチャンネル電圧がブスティングされながら不純物領域１０３に隣接したパイプチャンネルＣＨ３内にはディプリーション領域（Ｄｅｐｌｅｔｉｏｎ Ｒｅｇｉｏｎ）が発生する。その結果、プログラム禁止メモリストリングＳＴ_ｉｎｈと半導体基板１０１の絶縁が自動的に確保される。一方、ブスティングされたチャンネル電圧によって選択されたワードラインＷＬ_ｓｅｌとプログラム禁止メモリセルＭＣ-ｉｎｈとの間の電圧差が小さくてＦ-Ｎトンネリングが発生しない。したがって、プログラム禁止メモリセルＭＣ-ｉｎｈのしきい値電圧の上昇が防止される。
【００５０】
図５は、本発明による不揮発性メモリ素子の消去動作を説明するための図面である。消去動作はメモリブロック単位で実施される。メモリブロックは共通ソースラインＣＳＬに並列に接続された複数のメモリストリングで構成される。図５を参照すれば、消去動作のために選択されたメモリブロックのビットラインＢＬ、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬをフローティングさせて、ワードラインＷＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２に０Ｖの接地電圧ＧＮＤを印加する。そして、半導体基板１０１に高電位の消去電圧Ｖｅｒｓを印加する。これによって、不純物領域１０３のホールＨがＵ字状チャンネル膜に注入される。その結果、Ｕ字状チャンネル膜とワードラインＷＬとの間の電圧差によってメモリセルに格納された電子がＵ字状チャンネル膜に放出され、メモリセルに格納されたデータが一括的に消去される。
【００５１】
上述したように本発明は、消去動作の際半導体基板１０１からＵ字状チャンネル膜にホールＨを供給することで、消去動作の際Ｕ字状チャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。したがって、本発明による不揮発性メモリ素子の消去動作信号の波形を単純化して消去速度を改善することができ、セレクトゲートの信頼性を改善することができる。
【００５２】
図６Ａないし図６Ｏは、図１に示された不揮発性メモリ素子の製造方法を説明するための図面である。図６Ａを参照すれば、単結晶シリコンであるＰ型半導体基板１０１の表面にＰ型不純物を注入して第１不純物領域１０３ａを形成する。第１不純物領域１０３ａは、不揮発性メモリ素子のウェルピックアップの役目をするか、消去動作の際チャンネル膜へのホール供給を改善するための役目をすることで、１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物を２０ＫｅＶないし８０ＫｅＶのエネルギーで注入して形成することが好ましい。
【００５３】
図６Ｂを参照すれば、第１不純物領域１０３ａ上部に犠牲膜１０５を形成する。犠牲膜１０５は半導体基板１０１をエッチングする後続工程でエッチングマスクの役目をすることができる窒化膜であることが好ましい。
【００５４】
図６Ｃを参照すれば、フォトリソグラフィ工程によって犠牲膜１０５をパターニングし、犠牲膜パターン１０５ａを形成する。ここで、犠牲膜パターン１０５ａは半導体基板１０１の素子分離領域を露出させるパターンであり、後続工程でエッチングマスクの役目をする第１ハードマスクパターンとして利用されることができる。以後、犠牲膜パターン１０５ａによって露出された半導体基板１０１の素子分離領域をエッチングして半導体基板１０１に素子分離トレンチ１０７を形成する。素子分離トレンチ１０７は、第１不純物領域１０３ａより深く形成されることが好ましい。素子分離トレンチ１０７は素子分離膜が形成される領域を定義する。
【００５５】
図６Ｄを参照すれば、素子分離トレンチ１０７の内部が埋め込まれるように全体構造上部に十分な厚さの絶縁物を形成した後、犠牲膜パターン１０５ａが露出するように犠牲膜パターン１０５ａ上部の絶縁物を除去して素子分離トレンチ１０７の内部に素子分離膜１０９を形成する。素子分離膜１０９用絶縁物は、酸化膜になりうる。そして、犠牲膜パターン１０５ａ上部の絶縁物を除去するためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を実施することができる。
【００５６】
以後、素子分離膜１０９及び犠牲膜パターン１０５ａ上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬａを形成する。第１物質膜はゲート導電膜１１１、１１５、１１９で、第２物質膜は階間絶縁膜１１３、１１７、１２１でありうる。複数のゲート導電膜最下層はパイプゲート膜１１１で、最上層はセレクトゲート膜１１９であり、パイプゲート膜１１１とセレクトゲート膜１１９との間のゲート導電膜はセルゲート膜１１５でありうる。複数の階間絶縁膜最下層は、パイプゲート絶縁膜１１３でありうる。積層構造ＭＬａのパイプゲート絶縁膜１１３とセレクトゲート膜１１９との間のセルゲート膜１１５及び階間絶縁膜１１７の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【００５７】
複数のゲート導電膜１１１、１１５、１１９は、ポリシリコン膜または金属膜でありうる。そして、複数の階間絶縁膜１１３、１１７、１２１は、酸化膜で形成されることができる。
【００５８】
図６Ｅを参照すれば、エッチング工程で積層構造ＭＬａを貫通する複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程は以下のような方式で実施されることができる。まず、階間絶縁膜１２１上部にフォトリソグラフィ工程で第２ハードマスクパターン（図示せず）を形成する。この後、第２ハードマスクパターンをエッチングマスクにして窒化膜である犠牲膜パターン１０５ａの露出の時停止されるエッチング工程を実施する。
【００５９】
上記において、第１及び第２チャンネルホールＨ１、Ｈ２一対で構成された垂直ホールは、素子分離膜１０９によって分離される犠牲膜パターン１０５ａそれぞれの上部に形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んで形成される。
【００６０】
図６Ｆを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を通じてエッチング物質を浸透させて犠牲膜パターン１０５ａをストリップし、一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を形成する。これにより、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３とを含むＵ字状のチャンネルホールが形成される。残余する第２ハードマスクパターンはＵ字状チャンネルホールの形成後、除去されることができる。
【００６１】
図６Ｇを参照すれば、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って第１積層膜１３１、第２積層膜１３３及び第３積層膜１３５を順次形成する。第１ないし第３積層膜１３１、１３３、１３５を含む積層膜は酸化膜/窒化膜/酸化膜を順次積層して形成すること以外に、高誘電常数を有する多層の誘電薄膜で形成することができる。
【００６２】
この後、第１及び第２チャンネルホールＨ１、Ｈ２が埋め込まれるように十分な厚さの半導体膜１３７を形成する。半導体膜１３７はアンドープドポリシリコン膜でありうる。続いて、半導体膜１３７が第１及び第２チャンネルホールＨ１、Ｈ２の内部のみに残留するようにＣＭＰなどの平坦化工程を実施する。これにより、積層膜１３１、１３３、１３５によって取り囲まれた外壁面を有し、積層構造ＭＬａを貫通する第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２とが形成される。第１垂直チャンネル膜ＣＨ１は、第１チャンネルホールＨ１の内部に形成され、第２垂直チャンネル膜ＣＨ２は第２チャンネルホールＨ２の内部に形成される。一方、半導体膜１３７はパイプチャンネルホールＨ３を埋め込むことなく、パイプチャンネルホールＨ３の内壁に沿って形成されることができる。
【００６３】
図６Ｈを参照すれば、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造上部に第３ハードマスクパターン１５１を形成する。第３ハードマスクパターン１５１は窒化膜で形成されることができ、積層構造ＭＬａを複数のラインパターンで分離するためのエッチング工程の際、エッチングマスクの役目をするパターンである。このような第３ハードマスクパターン１５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。
【００６４】
上述した第３ハードマスクパターン１５１をエッチングマスクにするエッチング工程で、積層構造ＭＬａ、積層膜１３１、１３３、１３５、及び半導体膜１３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬａ及び積層膜１３１、１３３、１３５を貫通して半導体基板１０１まで延長されたスリット１５３が形成される。そして、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には、積層構造ＭＬａを貫通して素子分離膜１０９まで延長されたスリット１５３が形成される。上述したスリット１５３によって半導体基板１０１、特に半導体基板１０１の第１不純物領域１０３ａが露出される。
【００６５】
図６Ｉを参照すれば、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｈ：選択的エピタクシャル）成長方法を通じて半導体膜であるポリシリコン膜１５７を成長させ、パイプチャンネルホールＨ３及びパイプチャンネルホールＨ３から半導体基板１０１まで延長されたスリット１５３の一部（以下、「スリット１５３の延長部」とする）をポリシリコン膜１５７で埋め込む。スリット１５３によって露出されてポリシリコン膜で形成されたパイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９の側壁にもＳＥＧ方法によってポリシリコン膜１５７が成長することができる。
【００６６】
図６Ｊを参照すれば、第３ハードマスクマック１５１をエッチングマスクにするエッチング工程によってパイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９の側壁に形成されたポリシリコン膜１５７を除去する。これにより、ポリシリコン膜１５７がパイプチャンネルホールＨ３及びスリット１５３の延長部の内部のみに残余して一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３とパイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたチャンネル膜延長部１５７ａが形成される。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２とパイプチャンネル膜ＣＨ３を含むＵ字状チャンネル膜は、半導体基板１０１を露出させるスリット１５３の延長部を埋め込むチャンネル膜延長部１５７ａを通じて半導体基板１０１に接続される。
【００６７】
チャンネル膜延長部１５７ａを通じて半導体基板１０１に接続されたＵ字状チャンネル膜形成後、スリット１５３の開口領域を介してＰ型不純物を追加注入してＳＥＧ工程の際第１不純物領域１０３ａで損失されたＰ型不純物を補う。Ｐ型不純物の追加注入工程によって半導体基板１０１の表面にＰ型不純物領域である第２不純物領域１０３が形成される。第２不純物領域１０３は半導体基板１０１に接続されたチャンネル膜延長部１５７ａにも形成されることができる。このような第２不純物領域１０３の形成工程は、チャンネル膜延長部１５７ａ及び半導体基板１０１まで不純物が注入されることができるように第１不純物領域１０３ａ形成工程に比べて高いエネルギーを加えて形成することが好ましい。第２不純物領域１０３は、消去動作の際ホール供給が円滑になるようにＰ型半導体基板１０１に注入されたＰ型不純物より高い濃度の不純物を注入して形成されることが好ましく、例えば１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物を注入して形成されることができる。
【００６８】
図６Ｋを参照すれば、スリット１５３の開口領域を介してＮ型不純物を注入し、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域１６５を形成する。第３不純物領域１６５の形成工程は、第２不純物領域１０３の形成工程に比べて低いエネルギーで不純物を注入して形成することが好ましい。第３不純物領域１６５は、後続工程でスリット１５３によって開口されたパイプチャンネル膜ＣＨ３の一部に形成される金属シリサイド膜１７１の表面を取り囲むように形成される。第３不純物領域１６５の形成面積は、不純物注入工程の際注入深さまたは不純物拡散のための熱工程によって制御することができる。
【００６９】
上述した第２及び第３不純物領域１０３、１６５の形成のために注入された不純物は別途の熱工程によって活性化または拡散するか、後続で加えられる熱によって活性化または拡散されることができる。
【００７０】
一方、ポリシリコン膜で形成された不揮発性メモリ素子のワードライン、セレクトライン、及びパイプゲートのＲＣ遅延及び、チャンネルの抵抗を改善するための金属シリサイド膜形成のためにシリサイド化工程をさらに実施することができる。シリサイド化工程のためにまず、スリット１５３の表面及びスリット１５３によって露出されたパイプチャンネル膜ＣＨ３の表面に沿って金属膜１６９を形成する。金属膜１６９はタングステン、ニッケル、またはコバルトが可能である。
【００７１】
図６Ｌを参照すれば、金属膜１６９とポリシリコン膜であるパイプチャンネル膜ＣＨ３、パイプゲート膜１１１、セルゲート膜１１５、及びセレクトゲート膜１１９が応じて金属シリサイド膜１７１、１７３、１７５、１７７が形成されることができるように熱を加える。以後、反応しないで残余する金属膜１６９を除去する。これにより、セレクトゲート用ポリシリコン膜１１９及びその外壁を取り囲む金属シリサイド膜１７７で構成されたソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが形成される。そして、セルゲート用ポリシリコン膜１１５及びその外壁を取り囲む金属シリサイド膜１７５で構成されたワードラインＷＬが形成される。また、パイプゲート用ポリシリコン膜１１１及びその外壁を取り囲む金属シリサイド膜１７３で構成された第１及び第２パイプゲートＰＧ１、ＰＧ２が形成される。そして、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面に第３不純物領域１６５によって取り囲まれた金属シリサイド膜１７１が形成される。
【００７２】
図６Ｍを参照すれば、スリット１５３を埋め込むほど十分な厚さで階間絶縁膜１８１を形成する。階間絶縁膜１８１は酸化膜が可能である。図６Ｎを参照すれば、第３ハードマスクパターン１５１が露出されるように階間絶縁膜１８１を平坦化した後、第３ハードマスクパターン１５１をストリップ工程で除去する。
【００７３】
図６Ｏを参照すれば、互いに隣接した一対の第２垂直チャンネル膜ＣＨ３に繋がれた共通ソースラインＣＳＬを形成し、共通ソースラインＣＳＬの間を絶縁する階間絶縁膜１８３を形成した後、共通ソースラインＣＳＬを覆う階間絶縁膜１８５を形成する。そして、階間絶縁膜１８５、１８３を貫通して第１垂直チャンネル膜ＣＨ１に接続されたドレインコンタクトプラグＤＣＴを形成する。以後、ドレインコンタクトプラグＤＣＴに接続されたビットラインＢＬを形成する。
【００７４】
図７Ａないし図７Ｅは、図１に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。図７ａを参照すれば、図６Ａで説明した方法と同じ方法で単結晶シリコンであるＰ型半導体基板１０１の表面にウェルピックアップの役目をするか、消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域１０３ａを形成する。そして、図６Ｂないし図６Ｄで説明した方法と同じ方法で犠牲膜パターン１０５ａ、トレンチ１０７、及び素子分離膜１０９を形成する。
【００７５】
以後、素子分離膜１０９及び犠牲膜パターン１０５ａの上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｂを形成する。第１物質膜は犠牲膜２１５で、第２物質膜は階間絶縁膜１１３、１１７、１２１である場合がある。複数の階間絶縁膜の最下層階間絶縁膜はパイプゲート絶縁膜１１３である場合がある。積層構造ＭＬｂの犠牲膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【００７６】
複数の階間絶縁膜１１３、１１７、１２１は酸化膜で形成されることができる。複数の犠牲膜２１５は、複数の階間絶縁膜１１３、１１７、１２１に対するエッチング選択比を有する物質で形成されることが好ましい。例えば、複数の階間絶縁膜１１３、１１７、１２１が酸化膜の場合、複数の犠牲膜２１５は窒化膜である場合がある。
【００７７】
以後、エッチング工程で積層構造ＭＬｂを貫通する複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程は、階間絶縁膜１２１の上部にフォトリソグラフィ工程で第２ハードマスクパターン（図示せず）を形成した後、第２ハードマスクパターンをエッチングマスクとして犠牲膜パターン１０５ａの露出の際停止されるエッチング工程で実施されることができる。
【００７８】
上記において、第１及び第２チャンネルホールＨ１、Ｈ２で構成された一対の垂直ホールは、素子分離膜１０９によって分離される犠牲膜パターン１０５ａそれぞれの上部で形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んで形成される。
【００７９】
以後、第１及び第２チャンネルホールＨ１、Ｈ２の側壁に保護膜２３１を形成する。保護膜２３１は、犠牲膜パターン１０５ａ及び積層構造ＭＬｂに対するエッチング選択比を有する物質で形成されることが好ましい。例えば、犠牲膜パターン１０５ａ及び犠牲膜２１５が窒化膜で、複数の階間絶縁膜１１３、１１７、１２１が酸化膜である場合、保護膜２３１はＴｉＮ膜である場合がある。
【００８０】
図７Ｂを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を通じてエッチング物質を浸透させて犠牲膜パターン１０５ａをストリップして一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を形成する。そして、残余する第２ハードマスクパターン及び保護膜２３１を除去する。これにより、第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３を含むＵ字状のチャンネルホールが形成される。
【００８１】
図７Ｃを参照すれば、図６Ｇで説明したように第１及び第２チャンネルホールと、パイプチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って積層膜１３１、１３３、１３５を形成し、第１及び第２チャンネルホールＨ１、Ｈ２内部を埋め込む半導体膜１３７を形成して第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２とを形成する。
【００８２】
以後、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造の上部に第３ハードマスクパターン２５１を形成する。第３ハードマスクパターン２５１は、積層構造ＭＬｂに対するエッチング選択比を有する物質で形成されることが好ましい。また、第３ハードマスクパターン２５１は積層構造ＭＬｂを複数のラインパターンに分離するためのエッチング工程の際エッチングマスクの役目をするパターンである。このような第３ハードマスクパターン２５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ドルＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。
【００８３】
上述した第３ハードマスクパターン２５１をエッチングマスクにするエッチング工程で積層構造ＭＬｂ、積層膜１３１、１３３、１３５、及び半導体膜１３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｂ、積層膜１３１、１３３、１３５、及び半導体膜１３７を貫通して半導体基板１０１まで延長されたスリット１５３が形成される。そして、互いに隣接した第１垂直チャンネル膜ドルＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｂを貫通して素子分離膜１０９まで延長されたスリット１５３が形成される。上述したスリット１５３の延長部を通じて半導体基板１０１、特に半導体基板１０１の第１不純物領域１０３ａが露出される。
【００８４】
図７Ｄを参照すれば、ＳＥＧ成長方法を通じて半導体膜であるポリシリコン膜１５７を成長させ、パイプチャンネルホールＨ３及びスリット１５３の延長部をポリシリコン膜１５７で埋め込む。これにより、ポリシリコン膜１５７がパイプチャンネルホールＨ３及びスリット１５３の延長部の内部に残余して一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３と、パイプチャンネル膜ＣＨ３から半導体基板１０１の方へ延長されたチャンネル膜延長部１５７ａが形成される。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２とパイプチャンネル膜ＣＨ３を含むＵ字状チャンネル膜は、半導体基板１０１を露出させるスリット１５３の延長部を埋め込むチャンネル膜延長部１５７ａを介して半導体基板１０１に接続される。
【００８５】
チャンネル膜延長部１５７ａを介して半導体基板１０１に接続されたＵ字状チャンネル膜形成後、図６Ｊで説明下方法と同じ方法でスリット１５３の開口領域を介してＰ型不純物を追加注入し、半導体基板１０１の表面にＰ型不純物領域である第２不純物領域１０３を形成する。第２不純物領域１０３は、半導体基板１０１に接続されたチャンネル膜延長部１５７ａ内にも形成されることができる。
【００８６】
そして、図６Ｋで説明した方法と同じ方法でスリット１５３の開口領域を介してＮ型不純物を注入し、スリット１５３によって開口された第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間のパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域１６５を形成する。続いて、スリット１５３によって露出された複数の犠牲膜２１５除去し、リセス領域Ｒ１、Ｒ２、Ｒ３を形成する。
【００８７】
図７Ｅを参照すれば、リセス領域Ｒ１、Ｒ２、Ｒ３を導電膜で埋め込んで最下層のリセス領域Ｒ１の内部にパイプゲート膜１１１を形成し、最上層のリセス領域Ｒ３の内部にセレクトゲート膜１１９を形成し、最下層のリセス領域Ｒ１と最上層のリセス領域Ｒ３との間のリセス領域Ｒ２それぞれの内部にセルゲート膜１１５を形成する。導電膜は金属膜またはポリシリコンである場合がある。
【００８８】
続いて、シリサイド化工程で金属シリサイド膜１７１、１７３、１７５、１７７を形成する。リセス領域Ｒ１、Ｒ２、Ｒ３を埋め込む導電膜がポリシリコン膜である場合、シリサイド化工程によってパイプゲート膜１１１、セルゲート膜１１５及びセレクトゲート膜１１９の側壁が一定の厚さでシリサイド化される。
【００８９】
上述した工程により、ワードラインＷＬ、ドレイン及びソースセレクトラインＤＳＬ、ＳＳＬ、第１及び第２パイプゲートＰＧ１、ＰＧ２の形成後、図６Ｍ及び図６０で説明下方法と同じ方法で後続工程を実施し、階間絶縁膜１８１、共通ソースラインＣＳＬ、階間絶縁膜１８３、１８５、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【００９０】
図８は、本発明の第２実施例による不揮発性メモリ素子を示した図面である。図８を参照すれば、本発明の第２実施例による不揮発性メモリ素子は、複数の列及び複数の行を含むマトリックス形態に配列された複数のメモリストリングＳＴを含む。それぞれのメモリストリングＳＴは、Ｕ字状チャンネル膜と、Ｕ字状チャンネル膜から半導体基板３０１の方へ延長されたチャンネル膜延長部３５７ａを含む。
【００９１】
Ｕ字状チャンネル膜は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２との間に繋がれたパイプチャンネル膜ＣＨ３を含む。第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２は、半導体基板３０１の上部に突出されてＺ方向に沿って形成され、互いに離隔されて並ぶように形成される。パイプチャンネル膜ＣＨ３は、チャンネル膜延長部３５７ａを介して半導体基板３０１に接続される。
【００９２】
さらに、本発明の第２実施例によるメモリストリングＳＴは、第１垂直チャンネル膜ＣＨ１の最上端に形成されたドレインセレクトトランジスタＤＳＴ、第２垂直チャンネル膜ＣＨ２の最上端に形成されたソースセレクトトランジスタＳＳＴ、半導体基板３０１とドレインセレクトトランジスタＤＳＴとの間の第１垂直チャンネル膜ＣＨ１に沿って一列に積層された複数のメモリセルＭＣを含む第１メモリセルグループ、半導体基板３０１とソースセレクトトランジスタＳＳＴの間の第２垂直チャンネル膜ＣＨ２に沿って一列に積層された複数のメモリセルＭＣを含む第２メモリセルグループ、及び第１及び第２メモリセルグループの間に形成されたパイプトランジスタとを含む。
【００９３】
ドレインセレクトトランジスタＤＳＴのゲートは、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲むように形成され、Ｙ方向に延長されたドレインセレクトラインＤＳＬに繋がれる。ドレインセレクトラインＤＳＬはＹ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のドレインセレクトトランジスタＤＳＴに共通に接続される。そして、ドレインセレクトトランジスタＤＳＴのゲートは、ゲート絶縁膜の役目をし、第１垂直チャンネル膜ＣＨ１の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いて第１垂直チャンネル膜ＣＨ１を取り囲むように形成されることができる。
【００９４】
ソースセレクトトランジスタＳＳＴのゲートは、第２垂直チャンネル膜ＣＨ２の外壁面を取り囲むように形成され、Ｙ方向に延長されたソースセレクトラインＳＳＬに繋がれる。ソースセレクトラインＳＳＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のソースセレクトトランジスタＳＳＴに共通に接続される。そして、ソースセレクトトランジスタＳＳＴのゲートは、ゲート絶縁膜の役目をして第２垂直チャンネル膜ＣＨ２の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いて第２垂直チャンネル膜ＣＨ２を取り囲むように形成されることができる。
【００９５】
メモリセルＭＣのゲートは、第１または第２垂直チャンネル膜ＣＨ１またはＣＨ２の外壁面を取り囲むように形成され、Ｙ方向に延長されたワードラインＷＬに繋がれる。ワードラインＷＬは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴの複数のメモリセルＭＣに共通に接続される。そして、メモリセルＭＣのゲートは、メモリ膜として利用される積層膜３３１、３３３、３３５を間に置いて第１または第２垂直チャンネル膜ＣＨ１またはＣＨ２を取り囲むように形成される。
【００９６】
パイプトランジスタは、パイプチャンネル膜ＣＨ３を含む。パイプトランジスタのパイプゲートＰＧは、第１パイプゲート膜３１１ａ及び第２パイプゲート膜３１１ｂの積層構造で形成されることができる。第１パイプゲート膜３１１ａは、パイプチャンネル膜ＣＨ３の側壁及び底面を取り囲むように形成され、Ｙ方向に延長される。第２パイプゲート膜３１１ｂはパイプチャンネル膜ＣＨ３及び第１パイプゲート膜３１１ａの上部に形成され、Ｙ方向に延長される。また、第２パイプゲート膜３１１ｂは、図１に示されたパイプゲートＰＧ１、ＰＧ２と同一の構造で形成される。パイプゲートＰＧは、Ｙ方向に沿って一列に配列された複数のメモリストリングＳＴに共通に接続される。そして、パイプゲートＰＧはゲート絶縁膜の役目をし、パイプチャンネル膜ＣＨ３の外壁面を取り囲む積層膜３３１、３３３、３３５を間に置いてパイプチャンネル膜ＣＨ３を取り囲むように形成されることができる。パイプゲートＰＧと半導体基板３０１との間は基板絶縁膜３０４によって隔離される。
【００９７】
ドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間、第１垂直チャンネル膜ＣＨ１を取り囲むワードラインＷＬで構成された第１ゲートグループと第２垂直チャンネル膜ＣＨ２とを取り囲むワードラインＷＬで構成された第２ゲートグループの間は、Ｙ方向に沿って形成されてパイプゲートＰＧ及び基板絶縁膜３０４を貫通して半導体基板３０１まで延長されたスリット３５３によって分離される。また、スリット３５３は、Ｘ方向に隣合うメモリストリングＳＴが分離されるようにＸ方向に隣合うメモリストリングＳＴの間ごとにＹ方向に沿って形成される。積層膜３３１、３３３、３３５は、パイプチャンネル膜ＣＨ３の表面からチャンネル膜延長部３５７ａの側壁まで延長されて形成される。
【００９８】
スリット３５３を間に置いて分離して互いに隣合うメモリストリングＳＴは、スリット３５３を基準に対称されるように配置される。これによってＸ方向に隣合うメモリストリングＳＴの第２垂直チャンネル膜ＣＨ２同士に隣合って配置され、Ｘ方向に隣合うメモリストリングＳＴの第１垂直チャンネル膜ＣＨ１同士に隣合って配置される。互いに隣合う２列の第２垂直チャンネル膜ＣＨ２は、ソースセレクトラインＳＳＬの上部にソースセレクトラインＳＳＬと離隔されて形成された共通ソースラインＣＳＬに共通に接続される。共通ソースラインＣＳＬはＹ方向に沿って延長される。
【００９９】
第１垂直チャンネル膜ＣＨ１は、第１垂直チャンネル膜ＣＨ１の上部に形成されたドレインコンタクトプラグＤＣＴに接続され、ドレインコンタクトプラグＤＣＴはドレインコンタクトプラグＤＣＴの上部に形成されてＸ方向に沿って形成されたビットラインＢＬに接続される。
【０１００】
図面では省略されたが、ビットラインＢＬと共通ソースラインＣＳＬとの間、ソースセレクトラインＳＳＬと共通ソースラインＣＳＬとの間、ワードラインＷＬとソースセレクトラインＳＳＬとの間、ドレインセレクトラインＤＳＬとビットラインＢＬとの間、及び互いに隣接して積層されたワードラインＷＬの間には階間絶縁膜が形成される。そして、第１ゲートグループとパイプゲートＰＧとの間、及び第２ゲートグループとパイプゲートＰＧとの間にはパイプゲート絶縁膜が形成される。
【０１０１】
上記において、ドレインコンタクトプラグＤＣＴは、ビットラインＢＬとドレインセレクトラインＤＳＬとの間の階間絶縁膜を貫通して形成される。第１垂直チャンネル膜ＣＨ１は、ドレインコンタクトプラグＤＣＴとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第１ゲートグループ用導電膜を貫通して形成される。第２垂直チャンネル膜ＣＨ２は、共通ソースラインＣＳＬとパイプチャンネル膜ＣＨ３との間の階間絶縁膜、第２ゲートグループ用導電膜を貫通して形成される。
【０１０２】
第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２と、パイプチャンネル膜ＣＨ３はアンドープドポリシリコン膜で形成されることができる。そして、ビットラインＢＬ、ドレインコンタクトプラグＤＣＴ、共通ソースラインＣＳＬは金属で形成されることができる。そして、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、ワードラインＷＬ、及び第２パイプゲート膜３１１ｂは金属膜で形成されるか、またはポリシリコン膜とポリシリコン膜の側壁上に形成される金属シリサイド膜を含む二重膜で形成されることができる。
【０１０３】
積層膜３３１、３３３、３３５は、メモリセルＭＣのブロッキング絶縁膜の役目をすることができる第１積層膜３３１、メモリセルＭＣの電荷格納膜の役目をすることができる第２積層膜３３３、メモリセルＭＣのトンネル絶縁膜の役目をすることができる第３積層膜３３５を含む。
【０１０４】
第３積層膜３３５は、チャンネル膜の外壁面に沿って形成され、第２積層膜３３３は第３積層膜３３５の外壁面に沿って形成され、第１積層膜３３１は第２積層膜３３３の外壁面に沿って形成される。上記において、第１積層膜３３１及び第３積層膜３３５は酸化膜である場合があり、第２積層膜３３３は窒化膜である場合がある。
【０１０５】
半導体基板３０１の方へ延長されたスリット３５３の一部を埋め込み、パイプチャンネル膜ＣＨ３から半導体基板３０１へ延長されたチャンネル膜延長部３５７ａは、パイプチャンネル膜ＣＨ３と半導体基板３０１とを接続させる。チャンネル膜延長部３５７ａは半導体基板３０１の表面に形成されたＰ型不純物領域３０３に接続されることができる。一方、Ｐ型不純物領域３０３は、半導体基板３０１に隣接するチャンネル膜延長部３５７ａ内にも形成されることができる。
【０１０６】
本発明による半導体基板３０１は、Ｐ型不純物が注入されたＰ型である。そして、Ｐ型不純物領域３０３は、半導体基板３０１に注入されたＰ型不純物より高い濃度のＰ型不純物が注入された領域であり、素子分離のために半導体基板３０１の所定の深みにＰ型またはＮ型不純物を注入して形成するウェル（ｗｅｌｌ）構造と区分されるされる領域である。Ｐ型不純物領域３０３には、消去動作の際円滑なホール供給のために１０１２ａｔｏｍｓ／ｃｍ３ないし１０１３ａｔｏｍｓ／ｃｍ３のＰ型不純物が注入されることができる。
【０１０７】
このように本発明の第２実施例による不揮発性メモリ素子は、チャンネル膜が半導体基板３０１に接続されて消去動作の際チャンネル膜にホールを供給することができるので、消去動作の際チャンネル膜にホールを流入させるためにセレクトゲート側からＧＩＤＬを誘導する必要がない。また、本発明の第２実施例による不揮発性メモリ素子は、別途の空間を消費せず、スリットによってチャンネル膜と半導体基板３０１を接続させるので不揮発性メモリ素子のサイズを増加させずにチャンネル膜と半導体基板とを接続させることができる。一方、半導体基板１０１に形成されたＰ型不純物領域３０３はウェルピックアップ領域として利用されることができる。
【０１０８】
さらに、本発明の第２実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のスリット３５３によって露出されたパイプチャンネル膜ＣＨ３の上面をシリサイド化させてパイプチャンネル膜ＣＨ３の上部に金属シリサイド膜３７１を形成することができる。これによってパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【０１０９】
また、本発明の第２実施例による不揮発性メモリ素子は、第１及び第２ゲートグループの間のスリット３５３によって露出されたパイプチャンネル膜ＣＨ３の表面に不純物を注入してチャンネル膜延長部３５７ａの上部にＮ型不純物領域３６５を形成することができる。パイプチャンネル膜ＣＨ３にＮ型不純物領域３６５と金属シリサイド膜３７１がすべて形成された場合、半導体基板３０１とＮ型不純物領域３６５がＰＮダイオードを形成できるようにＮ型不純物領域３６５は金属シリサイド膜３７１の周辺を取り囲むように形成されることがさらに好ましい。上述したＮ型不純物領域３６５によってパイプチャンネル膜ＣＨ３の抵抗を改善することができる。
【０１１０】
本発明の第２実施例によるＮ型不純物領域３６５または金属シリサイド膜３７１は、メモリストリングＳＴの動作の時第１パイプゲートＰＧ１に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルと第２パイプゲートＰＧ２に隣接したパイプチャンネル膜ＣＨ３の表面に形成されたチャンネルの間を連結する。このように本発明の第２実施例では、パイプチャンネル膜ＣＨ３の上部面に沿ってチャンネルを連結することができるので、パイプチャンネル膜ＣＨ３の側壁及び底面に沿ってチャンネルを連結する場合よりチャンネル抵抗を改善することができる。
【０１１１】
上述したように本発明の第２実施例ではチャンネル抵抗を改善することができるので、チャンネル抵抗の確保のために第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２を近く形成しなくても良いので、第１メモリセルグループと第２メモリセルグループ間の間隔を広く確保することができる。したがって、本発明は第１メモリセルグループと第２メモリセルグループ間の干渉現象を改善することができる。
【０１１２】
本発明の第２実施例による不揮発性メモリ素子の素子分離膜３０９は、メモリストリングＳＴ間の絶縁改善のために図１及び図２で説明したようにメモリストリングＳＴの境界ごとで形成されることができる。
【０１１３】
上述した本発明の第２実施例による不揮発性メモリ素子は、図１に示された不揮発性メモリ素子に比べて基板絶縁膜３０４をさらに含み、パイプゲートＰＧ及びパイプチャンネル膜ＣＨ３の構造のみ異なるだけで残りの構成は同一である。そして、本発明の第２実施例による不揮発性メモリ素子の動作方法は、図３ないし図５で説明したところと同一である。
【０１１４】
図９Ａないし図９Ｆは、図８に示された不揮発性メモリ素子の製造方法を説明するための図面である。図９Ａを参照すれば、図６Ａで説明した方法と同じ方法で単結晶シリコンであるＰ型半導体基板３０１にＰ型不純物を注入して不揮発性メモリ素子のウェルピックアップの役目をするか、または消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域３０３ａを形成する。以後、半導体基板３０１の上部に基板絶縁膜３０４を形成する。そして、図６Ｂないし図６Ｄで説明した方法と同じ方法で第１ハードマスクパターンを形成した後、基板絶縁膜３０４及び半導体基板３０１のエッチング工程を実施し、半導体基板３０１に素子分離トレンチ３０７を形成して素子分離トレンチ３０７の内部に素子分離膜３０９を形成する。
【０１１５】
以後、第１ハードマスクパターンを除去し、第１ハードマスクパターンが除去された領域の基板絶縁膜３０４の上部に第１パイプゲート膜３１１ａを形成する。続いて、第１パイプゲート膜３１１ａの上部に第１トレンチ形成用マスクパターンを形成した後、第１トレンチ形成用マスクパターンによって露出された第１パイプゲート膜３１１ａを所定の深みでエッチングする。これにより、第１パイプゲート膜３１１ａに第１幅Ｗ１を有する第１トレンチが形成される。第１パイプゲート膜３１１ａは、金属膜またはポリシリコン膜である場合がある。第１トレンチ形成用マスクパターンは、第１パイプゲート膜３１１ａに対するエッチング選択比を有する物質で形成され、第１トレンチの形成後除去される。続いて、第２トレンチ形成用マスクパターンを形成する。第２トレンチ形成用マスクパターンは第１トレンチの底面に形成された第１パイプゲート膜３１１ａ及び基板絶縁膜３０４を露出させる。このような第２トレンチ形成用マスクパターンによって露出された第１パイプゲート膜３１１ａ及び基板絶縁膜３０４をエッチングして第１トレンチから半導体基板３０１まで延長された第２トレンチを形成する。
【０１１６】
第２トレンチ形成用マスクパターンは、第１パイプゲート膜３１１ａ及び基板絶縁膜３０４に対するエッチング選択比を有する物質で形成され、第２トレンチの形成後除去される。第２トレンチは第１トレンチの底面中央に形成されて半導体基板３０１を露出させ、第１幅Ｗ１より狭い第２幅Ｗ２を持って形成されることができる。第１及び第２トレンチの形成工程は、反対になることもある。すなわち、第２トレンチを先に形成した後、第１トレンチを形成することができる。上述した工程によって第１パイプゲート膜３１１ａの内部に第１及び第２トレンチを含むパイプチャンネルホールが形成される。以後、第１パイプゲート膜３１１ａに形成されたパイプチャンネルホールの内部を犠牲膜パターン３１２で埋め込む。犠牲膜パターン３１２は窒化膜である場合がある。
【０１１７】
図９Ｂを参照すれば、犠牲膜パターン３１２が形成された全体構造の上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｃを形成する。第１物質膜は導電膜３１１ｂ、３１５、３１９である場合があって、第２物質膜は階間絶縁膜３１３、３１７、３２１である場合がある。複数の階間絶縁膜の中で最下層の階間絶縁膜はパイプゲート絶縁膜３１３であり、複数の導電膜の中で最下層の導電膜は第２パイプゲート膜３１１ｂであり、最上層の導電膜はセレクトゲート膜３１９であり、その間の導電膜はセルゲート膜３１５である場合がある。積層構造ＭＬｃの導電膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。
【０１１８】
複数の導電膜３１１ｂ、３１５、３１９は、金属膜またはポリシリコン膜である場合がある。そして、複数の階間絶縁膜３１３、３１７、３２１は酸化膜である場合がある。続いて、エッチング工程で積層構造ＭＬｃを貫通して犠牲膜パターン３１２を露出させる複数の第１チャンネルホールＨ１及び複数の第２チャンネルホールＨ２を形成する。第１及び第２チャンネルホールＨ１、Ｈ２の一対で構成された垂直ホールは犠牲膜パターン３１２それぞれの両端に形成される。そして、第１及び第２チャンネルホールＨ１、Ｈ２は互いに並んでいるように形成される。第１及び第２チャンネルホールＨ１、Ｈ２を形成するためのエッチング工程の時窒化膜である犠牲膜パターン３１２がエッチング停止膜の役目をすることができる。
【０１１９】
図９Ｃを参照すれば、第１及び第２チャンネルホールＨ１、Ｈ２を介してエッチング物質を浸透させて犠牲膜パターン３１２をストリップし、一対の第１及び第２チャンネルホールＨ１、Ｈ２の間を連結するパイプチャンネルホールＨ３を開口させる。これにより、第１チャンネルホール、第２チャンネルホール及びパイプチャンネルホールＨ１、Ｈ２、Ｈ３を含むチャンネルホールが形成される。
【０１２０】
チャンネルホール形成後、チャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って第１積層膜３３１、第２積層膜３３３及び第３積層膜３３５を順に形成する。第１ないし第３積層膜３３１、３３３、３３５を含む積層膜は、酸化膜/窒化膜/酸化膜を順次積層して形成すること以外に、高誘電常数を有する多層の誘電薄膜で形成することができる。
【０１２１】
図９Ｄを参照すれば、この後、第１及び第２チャンネルホールＨ１、Ｈ２を埋め込む半導体膜３３７を形成する。これにより、積層膜３３１、３３３、３３５によって取り囲まれた外壁面を持って、積層構造ＭＬｃを貫通する第１垂直チャンネル膜ＣＨ１と第２垂直チャンネル膜ＣＨ２が形成される。第１垂直チャンネル膜ＣＨ１は第１チャンネルホールＨ１の内部に形成されるものであり、第２垂直チャンネル膜ＣＨ２は第２チャンネルホールＨ２の内部に形成されるものである。一方、半導体膜３３７はパイプチャンネルホールＨ３を埋め込むことなくパイプチャンネルホールＨ３の内壁に沿って形成されることができる。
【０１２２】
図９Ｅを参照すれば、フォトリソグラフィ工程によって第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２が形成された全体構造の上部に第２ハードマスクパターン３５１を形成する。第２ハードマスクパターン３５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させる。このような第２ハードマスクパターン３５１をエッチングマスクにしたエッチング工程で積層構造ＭＬｃ、積層絶縁膜３３１、３３３、３３５、半導体膜３３７、及び基板絶縁膜３０４をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｃ、半導体膜３３７、積層膜３３１、３３３、３３５、及び基板絶縁膜３０４を貫通して半導体基板３０１まで延長されたスリット３５３が形成される。特に第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間で形成されたスリット３５３は図９Ａで説明した第２トレンチの内部の半導体膜３３７を貫通する。
【０１２３】
以下、第２トレンチから半導体基板３０１まで延長されたスリット３５３の一部をスリット３５３の延長部と言う。上述したスリット３５３の延長部を介して半導体基板３０１、特に半導体基板３０１の第１不純物領域３０３ａが露出される。一方、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｃを貫通して素子分離膜３０９まで延長されたスリット３５３が形成されることができる。
【０１２４】
図９Ｆを参照すれば、図６Ｉないし図６Ｊで説明した方法と同じ方法でパイプチャンネルホールＨ３を埋め込むパイプチャンネル膜ＣＨ３とスリット３５３の延長部を埋め込んで半導体基板３０１に接続されたチャンネル膜延長部３５７ａを形成する。以後、図６Ｊで説明した方法と同じ方法でＰ型不純物を追加注入して半導体基板３０１の表面及びチャンネル膜延長部３５７ａにＰ型不純物領域である第２不純物領域３０３を形成する。続いて、図６Ｋで説明下方法と同じ方法でスリット３５３の開口領域を介してＮ型不純物を注入し、スリット３５３によって開口されたパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域３６５を形成する。
【０１２５】
一方、ポリシリコン膜で形成された不揮発性メモリ素子のワードラインＷＬ、セレクトラインＤＳＬ、ＳＳＬ、及びパイプゲートＰＧのＲＣ遅延及び、チャンネル抵抗を改善するための金属シリサイド膜形成のために図６Ｋ及び図６Ｌで説明下方法と同じ方法でシリサイド化工程をさらに実施することができる。これにより、セレクトゲート用ポリシリコン膜３１９及びその側壁上に形成された金属シリサイド膜３７７で構成されたソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが形成される。そして、セルゲート用ポリシリコン膜３１５及びその側壁上に形成された金属シリサイド膜３７５で構成されたワードラインＷＬが形成される。そして、スリット３５３によって露出されたパイプチャンネル膜ＣＨ３の表面と第２パイプゲート膜３１１ｂの側壁に金属シリサイド膜３７１、３７３が形成される。以後、図６Ｍ及び図６Ｏで説明下方法と同じ方法で後続工程を実施して階間絶縁膜３８１、３８３、３８５、共通ソースラインＣＳＬ、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【０１２６】
図１０Ａないし図１０Ｃは図８に示された不揮発性メモリ素子の他の製造方法を説明するための図面である。図１０Ａを参照すれば、図９Ａで説明下方法と同じ方法で第１不純物領域３０３ａ、基板絶縁膜３０４、第１パイプゲート膜３１１ａ、第１及び第２トレンチを含むパイプチャンネルホール、犠牲膜パターン３１２、素子分離トレンチ３０７、及び素子分離膜３０９を含む下部構造物を形成する。第１パイプゲート膜３１１ａは、基板絶縁膜３０４を間に置いて半導体基板３０１上部に形成される。
【０１２７】
パイプチャンネルホールは、第１パイプゲート膜３１１ａの内部に形成された第１トレンチと第１トレンチ底面中央に形成されて第１不純物領域３０３ａを露出させる第２トレンチを含む。犠牲膜パターン３１２はパイプチャンネルホール内部に形成される。素子分離トレンチ３０７及び素子分離膜３０９は、半導体基板３０３の素子分離領域に形成される。それから、犠牲膜パターン３１２が形成された全体構造の上部に複数の第１及び第２物質膜を交互に積層して積層構造ＭＬｄを形成する。第１物質膜は犠牲膜４１５である場合があり、第２物質膜は階間絶縁膜３１３、３１７、３２１である場合がある。複数の階間絶縁膜の中で最下層の階間絶縁膜はパイプゲート絶縁膜３１３である。積層構造ＭＬｄの犠牲膜及び階間絶縁膜の積層個数は形成しようとするメモリセルの積層個数に応じて多様に設定されることができる。複数の階間絶縁膜３１３、３１７、３２１は酸化膜であり、複数の犠牲膜４１５は階間絶縁膜３１３、３１７、３２１に対するエッチング選択比を有する窒化膜である場合がある。
【０１２８】
以後、エッチング工程で積層構造ＭＬｄを貫通してパイプチャンネルホール内部の犠牲膜パターンを露出させる複数の第１チャンネルホール及び複数の第２チャンネルホールを形成する。第１及び第２チャンネルホールの一対で構成された垂直ホールはパイプチャンネルホールの両端に形成される。そして、第１及び第２チャンネルホールは互いに並んでいるように形成される。続いて、第１及び第２チャンネルホールの側壁に保護膜を形成する。保護膜はパイプチャンネルホール内部の犠牲膜パターンと積層構造ＭＬｄの階間絶縁膜３１３、３１７、３２１及び犠牲膜４１５に対するエッチング選択比を有する物質で形成されることが好ましい。例えば、保護膜は窒化膜及び酸化膜に対するエッチング選択比を有するＴｉＮ膜である場合がある。
【０１２９】
以後、図９Ｃで説明したようにパイプチャンネルホール内部の犠牲膜パターンをストリップして第１及び第２チャンネルホールの間を連結するパイプチャンネルホールを開口させる。これにより、第１チャンネルホール、第２チャンネルホール、及びパイプチャンネルホールＨ１、Ｈ２、Ｈ３を含んで半導体基板３０１を露出させるチャンネルホールが形成される。
【０１３０】
チャンネルホール形成後、保護膜を除去する。それからチャンネルホールＨ１、Ｈ２、Ｈ３の内壁面に沿って図９Ｄで説明した方法と同じ方法で積層膜３３１、３３３、３３５を形成し、第１及び第２チャンネルホールの内部を埋め込む半導体膜３３７を形成して第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を形成する。
【０１３１】
以後、図９Ｅで説明下方法と同じ方法で第２ハードマスクパターン３５１を形成する。第２ハードマスクパターン３５１は、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間の領域、互いに隣接した第１垂直チャンネル膜ＣＨ１の間の領域、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間の領域をＹ方向に沿うラインタイプで露出させることができる。このような第２ハードマスクパターン３５１をエッチングマスクにしたエッチング工程で積層構造ＭＬｄ、積層膜３３１、３３３、３３５、及び半導体膜３３７をエッチングする。これにより、第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間には積層構造ＭＬｄ、半導体膜３３７、及び積層膜３３１、３３３、３３５を貫通して半導体基板３０１まで延長されたスリット３５３が形成される。特に第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２の間に形成されたスリット３５３は、図１０Ａで説明した第２トレンチの内部の半導体膜３３７を貫通して半導体基板３０１まで延長されて第１不純物領域３０３ａを露出させることができる。一方、互いに隣接した第１垂直チャンネル膜ＣＨ１の間、及び互いに隣接した第２垂直チャンネル膜ＣＨ２の間には積層構造ＭＬｄを貫通して素子分離膜３０９まで延長されたスリット３５３が形成される。
【０１３２】
図１０Ｂを参照すれば、ＳＥＧ成長方法を通じて半導体膜であるポリシリコン膜３５７を成長させ、パイプチャンネルホールＨ３及び第２トレンチから半導体基板３０１まで延長されたスリット３５３の延長部をポリシリコン膜３５７で埋め込む。これにより、ポリシリコン膜３５７がパイプチャンネルホールＨ３及びスリット３５３の延長部の内部に形成されて一対の第１及び第２垂直チャンネル膜ＣＨ１、ＣＨ２を連結するパイプチャンネル膜ＣＨ３と、パイプチャンネル膜ＣＨ３から半導体基板３０１の方へ延長されたチャンネル膜延長部３５７ａが形成される。
【０１３３】
本発明によるチャンネル膜はチャンネル膜延長部３５７ａを介して半導体基板３０１に接続される。チャンネル膜形成後、図６Ｊで説明下方法と同じ方法でスリット３５３の開口領域を介してＰ型不純物を追加注入し、半導体基板３０１の表面にＰ型不純物領域である第２不純物領域３０３を形成する。第２不純物領域３０３は半導体基板３０１に接続されたチャンネル膜延長部３５７ａ内にも形成されることができる。そして、図６Ｋで説明下方法と同じ方法でスリット３５３の開口領域を介してＮ型不純物を注入し、スリット３５３によって開口されたパイプチャンネル膜ＣＨ３の表面にＮ型不純物領域である第３不純物領域３６５を形成する。続いて、スリット３５３によって露出された犠牲膜４１５を除去し、リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを形成する。最上層のリセス領域Ｒ３ａはセレクトゲート膜が形成される領域であり、最下層のリセス領域Ｒ１ａは第２パイプゲート膜３１１ｂが形成される領域であり、その間のリセス領域Ｒ２ａはセルゲート膜が形成される領域である。
【０１３４】
図１０Ｃを参照すれば、リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを導電膜で埋め込んで第２パイプゲート膜３１１ｂ、セルゲート膜３１５、及びセレクトゲート膜３１９を形成する。導電膜は金属膜またはポリシリコン膜である場合がある。続いて、シリサイド化工程で金属シリサイド膜３７１、３７３、３７５、３７７を形成する。リセス領域Ｒ１ａ、Ｒ２ａ、Ｒ３ａを埋め込む導電膜がポリシリコン膜の場合、シリサイド化工程を第２パイプゲート膜３１１ｂ、セルゲート膜３１５及びセレクトゲート膜３１９の側壁が一定の厚さでシリサイド化される。
【０１３５】
上述した工程によってワードラインＷＬ、ドレイン及びソースセレクトラインＤＳＬ、ＳＳＬ形成後、図６Ｍ及び図６Ｏで説明下方法と同じ方法で後続工程を実施して階間絶縁膜３８１、３８３、３８５、共通ソースラインＣＳＬ、ドレインコンタクトプラグＤＣＴ、及びビットラインＢＬを形成する。
【０１３６】
図１１は、本発明の第３実施例による不揮発性メモリ素子及びその製造方法を説明するための図面である。本発明の第３実施例による不揮発性メモリ素子は、本発明の第２実施例による不揮発性メモリ素子に比べて第２パイプゲート下部の構造のみ異なるだけで、それ以外の構成は同一である。したがって、以下では第２ゲート下部に形成される構造及びその形成方法を主に説明する。
【０１３７】
図１１を参照すれば、図６Ａで説明下方法と同じ方法で単結晶シリコンであるＰ型半導体基板４０１にＰ型不純物を注入して不揮発性メモリ素子のウェルピックアップの役目をするか、または消去動作の際チャンネル膜へのホール供給を改善するための役目をする第１不純物領域４０３ａを形成することができる。続いて、半導体基板４０１をエッチングしてパイプトレンチを形成する。パイプトレンチを含む半導体基板４０１の表面に沿って基板絶縁膜４０４を形成する。
【０１３８】
以後、パイプトレンチが埋め込まれるように基板絶縁膜４０４上に第１パイプゲート膜４１１ａを形成し、第１パイプゲート膜４１１ａを所定の深みでエッチングして第１パイプゲート膜４１１ａに第１幅Ｗ１を有する第１トレンチを形成する。第１パイプゲート膜４１１ａは金属膜またはポリシリコン膜である場合がある。そして、第１トレンチの底面を介して露出された第１パイプゲート膜４１１ａ及び基板絶縁膜４０４をエッチングして第１トレンチから半導体基板４０１まで延長された第２トレンチを形成する。
【０１３９】
第２トレンチは、第１トレンチの底面中央に形成されて半導体基板４０１を露出させ、第１幅Ｗ１より狭い第２幅Ｗ２を持って形成されることができる。これにより、第１パイプゲート膜４１１ａの内部に第１及び第２トレンチを含むパイプチャンネルホールが形成される。第１及び第２トレンチの具体的形成工程は、図９Ａで説明したところと同様である。以後、第１パイプゲート膜４１１ａに形成されたパイプチャンネルホールの内部を犠牲膜パターン４１２で埋め込む。犠牲膜パターン４１２は窒化膜である場合がある。犠牲膜パターン４１２を形成した後、続く工程は図９Ｂないし図９Ｆで説明した方法または図１０Ａないし図１０Ｃで説明したところと同一であるから省略する。
【０１４０】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【０１４１】
１０１、３０１ 半導体基板、
１０３、３０３ Ｐ型不純物領域、
１０５、３０５ 第１絶縁膜、
１０９、３０９ 素子分離膜、
１１１、３１１ パイプゲート膜、
１１３、３１３ パイプゲート絶縁膜、
１１５、３１５ セルゲート膜、
１１７、３１７ 階間絶縁膜、
Ｈ１ 第１チャンネルホール、
Ｈ２ 第２チャンネルホール、
Ｈ３ パイプチャンネルホール、
ＣＨ１ 第１垂直チャンネル膜、
ＣＨ２ 第２垂直チャンネル膜、
ＣＨ３ パイプチャンネル膜、
ＰＧ１、ＰＧ２、ＰＧ パイプゲート、
ＷＬ ワードライン、
１５３、３５３ スリット、
１６５、３６５ Ｎ型不純物領域、
１５７ａ、３５７ａ チャンネル膜延長部
【特許請求の範囲】
【請求項１】
半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、
前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、
前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、
前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、
前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記パイプチャンネル膜と前記第１ゲートグループとの間に形成されて、前記第１垂直チャンネル膜を取り囲む第１パイプゲートと、
前記パイプチャンネル膜と前記第２ゲートグループとの間に形成されて、前記第２垂直チャンネル膜を取り囲む第２パイプゲートと、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記パイプチャンネル膜を取り囲む第１パイプゲートと、
前記第１パイプゲート上に前記第１パイプゲートに接触されるように形成されて、前記第１及び第２垂直チャンネル膜それぞれを取り囲む第２パイプゲートと、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１パイプゲートは、前記半導体基板の内部に形成されるか、または前記半導体基板の上部に形成されることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記チャンネル膜延長部に接続されて、前記半導体基板の表面に形成されたＰ型不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記チャンネル膜延長部に形成された第１不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第１不純物領域は、Ｐ型不純物領域であることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１及び第２ゲートグループの間の前記パイプチャンネル膜の表面に形成された第２不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記第２不純物領域は、Ｎ型不純物領域であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記第１及び第２ゲートグループの間の前記パイプチャンネル膜の表面に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記メモリセルゲートの側壁に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
半導体基板上に犠牲膜パターンを形成する段階と、
前記犠牲膜パターン上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、
前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、
前記犠牲膜パターンを除去してパイプチャンネルホールを形成する段階と、
前記パイプチャンネルホールの表面と前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、
前記第１及び第２チャンネルホールの間の前記積層構造及び前記半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、
前記パイプチャンネルホールと前記パイプチャンネルホールから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１３】
前記犠牲膜パターンを形成する段階は、
前記半導体基板上部に犠牲膜を形成する段階と、
前記半導体基板の素子分離領域上に形成された前記犠牲膜を除去する段階と、
前記犠牲膜が除去された領域を介して露出された前記半導体基板をエッチングして素子分離トレンチを形成する段階と、
前記素子分離トレンチの内部を埋め込む素子分離絶縁膜を形成する段階と、
を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記スリットを形成する段階以後、
前記スリットによって露出された前記半導体基板の表面に第１不純物を注入して第１不純物領域を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記第１不純物領域を形成する段階より高いエネルギーで前記第１不純物領域と前記スリットの一部を埋め込む前記半導体膜に前記第１不純物を追加注入する段階をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第１不純物は、Ｐ型不純物であることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって第２不純物を注入し、前記スリットによって露出された前記半導体膜の表面に第２不純物領域を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第２不純物は、Ｎ型不純物であることを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階は、ＳＥＧ方式でポリシリコン膜を形成する段階を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記半導体膜の表面をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第１物質膜は、導電膜で形成されて、前記第２物質膜は絶縁膜で形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜を除去する段階と、
前記第１物質膜が除去された領域を導電膜で埋め込む段階と、
をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記第１物質膜が除去された領域を導電膜で埋め込む段階以後、
前記スリットによって露出された前記導電膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
半導体基板の上部または半導体基板内に第１パイプゲート膜を形成する段階と、
前記第１パイプゲート膜をエッチングして前記第１パイプゲート膜内に第１トレンチを形成する段階と、
前記第１トレンチから前記半導体基板まで延長された第２トレンチを形成する段階と、
前記第１及び第２トレンチの内部に犠牲膜パターンを形成する段階と、
前記犠牲膜パターンを含む全体構造上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、
前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、
前記犠牲膜パターンを除去して前記第１及び第２トレンチを開口させる段階と、
前記第１トレンチの表面、前記第２トレンチの内部、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、
前記第１及び第２チャンネルホールの間の前記積層構造及び前記第２トレンチの内部の半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、
前記第１及び第２トレンチと第２トレンチから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２６】
前記第１パイプゲート膜を形成する段階は、
前記半導体基板上部に基板絶縁膜及び素子分離マスクパターンを順次形成する段階と、
前記素子分離マスクパターンによって露出された前記基板絶縁膜及び前記半導体基板をエッチングして素子分離トレンチを形成する段階と、
前記素子分離トレンチの内部を埋め込む素子分離絶縁膜を形成する段階と、
前記素子分離マスクパターンを除去する段階と、
前記素子分離マスクパターンが除去された領域を通じて露出された前記基板絶縁膜の上部に導電膜を形成する段階と、
を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２７】
前記第１パイプゲート膜を形成する段階は、
前記半導体基板をエッチングしてパイプトレンチを形成する段階と、
前記パイプトレンチを含む前記半導体基板の表面に沿って基板絶縁膜を形成する段階と、
前記基板絶縁膜の上部に前記パイプトレンチを埋め込む導電膜を形成する段階と、
を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記スリットを形成する段階以後、
前記スリットによって露出された前記半導体基板の表面に第１不純物を注入して第１不純物領域を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記第１不純物領域を形成する段階より高いエネルギーで前記第１不純物領域と前記スリットの一部を埋め込む前記半導体膜に前記第１不純物を追加注入する段階をさらに含むことを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記第１不純物は、Ｐ型不純物であることを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
【請求項３１】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって第２不純物を注入して前記スリットによって露出された前記半導体膜の表面に第２不純物領域を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３２】
前記第２不純物は、Ｎ型不純物であることを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
【請求項３３】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階は、ＳＥＧ方式でポリシリコン膜を形成する段階を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３４】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記半導体膜の表面をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３５】
前記第１物質膜は、導電膜で形成されて、前記第２物質膜は絶縁膜で形成されることを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３６】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項３５に記載の不揮発性メモリ素子の製造方法。
【請求項３７】
前記第１及び第２トレンチと、前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜を除去する段階と、
前記第１物質膜が除去された領域を導電膜で埋め込む段階と、
をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３８】
前記第１物質膜が除去された領域を導電膜で埋め込む段階以後、
前記スリットによって露出された前記導電膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項３７に記載の不揮発性メモリ素子の製造方法。
【請求項１】
半導体基板上部に互いに並ぶように突出された第１及び第２垂直チャンネル膜と、
前記第１垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第１ゲートグループと、
前記第２垂直チャンネル膜に沿って積層されて階間絶縁膜を間に置いて隔離された複数のメモリセルゲートを含む第２ゲートグループと、
前記第１及び第２垂直チャンネル膜を連結するパイプチャンネル膜と、
前記パイプチャンネル膜から前記半導体基板に延長されて前記パイプチャンネル膜と前記半導体基板とを接続させるチャンネル膜延長部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記パイプチャンネル膜と前記第１ゲートグループとの間に形成されて、前記第１垂直チャンネル膜を取り囲む第１パイプゲートと、
前記パイプチャンネル膜と前記第２ゲートグループとの間に形成されて、前記第２垂直チャンネル膜を取り囲む第２パイプゲートと、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記パイプチャンネル膜を取り囲む第１パイプゲートと、
前記第１パイプゲート上に前記第１パイプゲートに接触されるように形成されて、前記第１及び第２垂直チャンネル膜それぞれを取り囲む第２パイプゲートと、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１パイプゲートは、前記半導体基板の内部に形成されるか、または前記半導体基板の上部に形成されることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記チャンネル膜延長部に接続されて、前記半導体基板の表面に形成されたＰ型不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記チャンネル膜延長部に形成された第１不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第１不純物領域は、Ｐ型不純物領域であることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１及び第２ゲートグループの間の前記パイプチャンネル膜の表面に形成された第２不純物領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記第２不純物領域は、Ｎ型不純物領域であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記第１及び第２ゲートグループの間の前記パイプチャンネル膜の表面に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記メモリセルゲートの側壁に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
半導体基板上に犠牲膜パターンを形成する段階と、
前記犠牲膜パターン上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、
前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、
前記犠牲膜パターンを除去してパイプチャンネルホールを形成する段階と、
前記パイプチャンネルホールの表面と前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、
前記第１及び第２チャンネルホールの間の前記積層構造及び前記半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、
前記パイプチャンネルホールと前記パイプチャンネルホールから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１３】
前記犠牲膜パターンを形成する段階は、
前記半導体基板上部に犠牲膜を形成する段階と、
前記半導体基板の素子分離領域上に形成された前記犠牲膜を除去する段階と、
前記犠牲膜が除去された領域を介して露出された前記半導体基板をエッチングして素子分離トレンチを形成する段階と、
前記素子分離トレンチの内部を埋め込む素子分離絶縁膜を形成する段階と、
を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記スリットを形成する段階以後、
前記スリットによって露出された前記半導体基板の表面に第１不純物を注入して第１不純物領域を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記第１不純物領域を形成する段階より高いエネルギーで前記第１不純物領域と前記スリットの一部を埋め込む前記半導体膜に前記第１不純物を追加注入する段階をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第１不純物は、Ｐ型不純物であることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって第２不純物を注入し、前記スリットによって露出された前記半導体膜の表面に第２不純物領域を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第２不純物は、Ｎ型不純物であることを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階は、ＳＥＧ方式でポリシリコン膜を形成する段階を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記半導体膜の表面をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第１物質膜は、導電膜で形成されて、前記第２物質膜は絶縁膜で形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記パイプチャンネルホールと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜を除去する段階と、
前記第１物質膜が除去された領域を導電膜で埋め込む段階と、
をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記第１物質膜が除去された領域を導電膜で埋め込む段階以後、
前記スリットによって露出された前記導電膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
半導体基板の上部または半導体基板内に第１パイプゲート膜を形成する段階と、
前記第１パイプゲート膜をエッチングして前記第１パイプゲート膜内に第１トレンチを形成する段階と、
前記第１トレンチから前記半導体基板まで延長された第２トレンチを形成する段階と、
前記第１及び第２トレンチの内部に犠牲膜パターンを形成する段階と、
前記犠牲膜パターンを含む全体構造上に複数の第１及び第２物質膜を交互に積層して積層構造を形成する段階と、
前記積層構造を貫通して前記犠牲膜パターンを露出させる第１及び第２チャンネルホールを形成する段階と、
前記犠牲膜パターンを除去して前記第１及び第２トレンチを開口させる段階と、
前記第１トレンチの表面、前記第２トレンチの内部、前記第１及び第２チャンネルホールの内部に半導体膜を形成する段階と、
前記第１及び第２チャンネルホールの間の前記積層構造及び前記第２トレンチの内部の半導体膜を貫通して前記半導体基板まで延長されたスリットを形成する段階と、
前記第１及び第２トレンチと第２トレンチから前記半導体基板まで延長された前記スリットの一部を半導体膜で埋め込む段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２６】
前記第１パイプゲート膜を形成する段階は、
前記半導体基板上部に基板絶縁膜及び素子分離マスクパターンを順次形成する段階と、
前記素子分離マスクパターンによって露出された前記基板絶縁膜及び前記半導体基板をエッチングして素子分離トレンチを形成する段階と、
前記素子分離トレンチの内部を埋め込む素子分離絶縁膜を形成する段階と、
前記素子分離マスクパターンを除去する段階と、
前記素子分離マスクパターンが除去された領域を通じて露出された前記基板絶縁膜の上部に導電膜を形成する段階と、
を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２７】
前記第１パイプゲート膜を形成する段階は、
前記半導体基板をエッチングしてパイプトレンチを形成する段階と、
前記パイプトレンチを含む前記半導体基板の表面に沿って基板絶縁膜を形成する段階と、
前記基板絶縁膜の上部に前記パイプトレンチを埋め込む導電膜を形成する段階と、
を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記スリットを形成する段階以後、
前記スリットによって露出された前記半導体基板の表面に第１不純物を注入して第１不純物領域を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記第１不純物領域を形成する段階より高いエネルギーで前記第１不純物領域と前記スリットの一部を埋め込む前記半導体膜に前記第１不純物を追加注入する段階をさらに含むことを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記第１不純物は、Ｐ型不純物であることを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
【請求項３１】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって第２不純物を注入して前記スリットによって露出された前記半導体膜の表面に第２不純物領域を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３２】
前記第２不純物は、Ｎ型不純物であることを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
【請求項３３】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階は、ＳＥＧ方式でポリシリコン膜を形成する段階を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３４】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記半導体膜の表面をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３５】
前記第１物質膜は、導電膜で形成されて、前記第２物質膜は絶縁膜で形成されることを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３６】
前記第１及び第２トレンチと前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項３５に記載の不揮発性メモリ素子の製造方法。
【請求項３７】
前記第１及び第２トレンチと、前記スリットの一部を半導体膜で埋め込む段階以後、
前記スリットによって露出された前記第１物質膜を除去する段階と、
前記第１物質膜が除去された領域を導電膜で埋め込む段階と、
をさらに含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
【請求項３８】
前記第１物質膜が除去された領域を導電膜で埋め込む段階以後、
前記スリットによって露出された前記導電膜の側壁をシリサイド化して金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項３７に記載の不揮発性メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図６Ｌ】
【図６Ｍ】
【図６Ｎ】
【図６Ｏ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図６Ｌ】
【図６Ｍ】
【図６Ｎ】
【図６Ｏ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【公開番号】特開２０１３−２１３２２（Ｐ２０１３−２１３２２Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−１４９０３２（Ｐ２０１２−１４９０３２）
【出願日】平成２４年７月３日（２０１２．７．３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２４年７月３日（２０１２．７．３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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