半導体装置及びその製造方法
【課題】積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供する。
【解決手段】パイプゲート内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合うメモリブロックの間に位置された第1スリットと、一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第2スリットと、を含む。
【解決手段】パイプゲート内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合うメモリブロックの間に位置された第1スリットと、一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第2スリットと、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、より詳しくは3次元不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリ素子は、電源供給が遮られても記憶されたデータがそのまま維持されるメモリ素子である。近年、シリコン基板上に断層でメモリ素子を製造する2次元構造のメモリ素子の集積図向上が限界に逹することによって、シリコン基板から垂直にメモリセルを積層する3次元不揮発性メモリ素子が提案されている。
【0003】
3次元不揮発性メモリ素子は、メモリセルを積層させるためにワードラインを多層に積層した積層構造物を含む。したがって、メモリ素子を製造する過程で積層構造物が傾いたり崩壊されたりする問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0005】
上記目的を達成するために本発明の一実施例による半導体装置は、パイプゲート内に埋め込まれたパイプチャンネル、および前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、およびソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合う前記メモリブロックの間に位置された第1スリットと、前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第2スリットと、を含む。
【0006】
また、本発明の他の実施例による半導体装置は、基板から突出されたチャンネルを含むメモリブロックと、前記メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットと、前記チャンネルの間に位置された少なくとも一つの第2スリットと、隣合う前記メモリブロックの間に位置された第3スリットと、を含む。
【0007】
本発明のまた他の実施例による半導体装置の製造方法は、パイプゲート上に第1物質膜及び第2物質膜を交互に形成する段階と、前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第1物質膜及び前記第2物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル及びソースサイドチャンネルを含むチャンネルを形成する段階と、前記第1物質膜及び第2物質膜をエッチングして隣合うメモリブロックの間に位置された複数の第1スリットを形成する段階と、前記複数の第1スリット内に絶縁膜を埋め込む段階と、前記第1物質膜及び前記第2物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された複数の第2スリットを形成する段階と、前記複数の第2スリットによって露出した前記第2物質膜をリセスする段階と、前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、を含む。
【0008】
本発明のまた他の実施例による半導体装置の製造方法は、基板上に第1物質膜及び第2物質膜を交互に形成する段階と、前記基板から突出されながら前記第1物質膜及び前記第2物質膜を貫通するチャンネルを形成する段階と、前記第1物質膜及び前記第2物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットを形成する段階と、前記第1スリット内に絶縁膜を埋め込む段階と、前記第1物質膜及び前記第2物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第2スリットを形成する段階と、前記第2スリットによって露出した前記第2物質膜をリセスする段階と、前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、を含む。
【発明の効果】
【0009】
以上のように、本発明のよれば、半導体装置に含まれた積層構造物が傾いたり崩壊されたりすることを防止することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図2】本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図。
【図3】本発明の第1実施例による3次元不揮発性メモリ素子のレイアウト図。
【図4】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図5】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図6】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図7】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図8】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図9】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図10】本発明の第2実施例による3次元不揮発性メモリ素子のレイアウト図。
【図11】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図12】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図13】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図14】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図15】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図16】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図17】本発明の第3実施例による3次元不揮発性メモリ素子のレイアウト図。
【図18】本発明の第4実施例による3次元不揮発性メモリ素子のレイアウト図。
【図19】本発明の第5実施例による3次元不揮発性メモリ素子のレイアウト図。
【図20】本発明の第6ないし第20実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図21】本発明の第6実施例による3次元不揮発性メモリ素子のレイアウト図。
【図22】本発明の第7実施例による3次元不揮発性メモリ素子のレイアウト図。
【図23】本発明の第8実施例による3次元不揮発性メモリ素子のレイアウト図。
【図24】本発明の第9実施例による3次元不揮発性メモリ素子のレイアウト図。
【図25】本発明の第10実施例による3次元不揮発性メモリ素子のレイアウト図。
【図26】本発明の第11実施例による3次元不揮発性メモリ素子のレイアウト図。
【図27】本発明の第12実施例による3次元不揮発性メモリ素子のレイアウト図。
【図28】本発明の第13実施例による3次元不揮発性メモリ素子のレイアウト図。
【図29】本発明の第14実施例による3次元不揮発性メモリ素子のレイアウト図。
【図30】本発明の第15実施例による3次元不揮発性メモリ素子のレイアウト図。
【図31】本発明の第16実施例による3次元不揮発性メモリ素子のレイアウト図。
【図32】本発明の第17実施例による3次元不揮発性メモリ素子のレイアウト図。
【図33】本発明の第18実施例による3次元不揮発性メモリ素子のレイアウト図。
【図34】本発明の第19実施例による3次元不揮発性メモリ素子のレイアウト図。
【図35】本発明の第20実施例による3次元不揮発性メモリ素子のレイアウト図。
【図36】本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図37】本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図。
【図38】本発明の第21実施例による3次元不揮発性メモリ素子のレイアウト図。
【図39】本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図40】本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図41】本発明の第22実施例による3次元不揮発性メモリ素子のレイアウト図。
【図42】本発明の第23実施例による3次元不揮発性メモリ素子のレイアウト図。
【図43】本発明の第24実施例による3次元不揮発性メモリ素子のレイアウト図。
【図44】本発明の一実施例によるメモリシステムの構成を示した構成図。
【図45】本発明の一実施例によるコンピューティングシステムの構成を示す構成図。
【発明を実施するための形態】
【0011】
以下、図面を参照して本発明の好ましい実施例を説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際に物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略されうる。各図面の構成要素に参照符号を付けるにあたり、同一の構成要素に限ってはたとえ他の図面上に表示されてもできるだけ同一の符号を付するようにした。
【0012】
図1は、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜等は省略して図示した。
【0013】
第1ないし第5実施例ではU字形でストリングを配列させる3次元不揮発性メモリ素子の構造及び製造方法について説明する。図1に示されたように、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子は、パイプゲートPG内に埋め込まれたパイプチャンネルP_CH、パイプチャンネルP_CHと繋がれた一対のソースサイドチャンネルS_CH、及びドレインサイドチャンネルD_CHで構成されたチャンネルCHを備える。ここで、第2方向II-II’に隣合うストリングST0、ST1のソースサイドチャンネルS_CHは、一つのソースラインSLに共通に繋がれて、第2方向II-II’に拡張されたストリング列に含まれたストリングST0、ST1のドレインサイドチャンネルD_CHは一つのビットラインBLに共通に繋がれる。
【0014】
また、メモリ素子はソースサイドチャンネルS_CHを取り囲みながら多層で積層されたソースサイドワードラインS_WL及びドレインサイドチャンネルD_CHを取り囲みながら多層で積層されたドレインサイドワードラインD_WLを含む。
【0015】
ソースサイドワードラインS_WLとドレインサイドワードラインD_WLは、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置されたスリットによって分離される。ソースサイドワードラインS_WLの上部には、ソース選択ラインSSLが備えられ、ドレインサイドワードラインD_WLの上部にはドレイン選択ラインDSLが備えられる。ここで、第2方向II-II’に隣合うストリングST0、ST1のソースサイドワードラインS_WL、ソース選択ラインSSL、ドレインサイドワードラインD_WL、及びドレイン選択ラインDSLは相互繋がれるか、またはスリットによって相互分離されうる。
【0016】
本図面では、一例として第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WL及びソース選択ラインSSLは交互繋がれて、第2方向II-II’で隣合うストリングST0、ST1のドレインサイドワードラインD_WL及びドレイン選択ラインDSLはスリットによって相互分離した場合に対して図示している。
【0017】
それ以外にも、第2方向II-II’で隣合うストリングST0、ST1のドレインサイドワードラインD_WL及びドレイン選択ラインDSLは交互繋がれて、第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WL及びソース選択ラインSSLはスリットによって相互分離することができる。
【0018】
または、隣合うドレインサイドチャンネルD_CHの間または隣合うソースサイドチャンネルS_CHの間に位置されたスリットを選択ラインが形成された深みで形成することで、第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WLまたはドレインサイドワードラインD_WLは交互連結させるが、ソース選択ラインSSLまたはドレイン選択ラインDSLは相互分離させることができる。
【0019】
図2は、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図で、図1を参照して説明したメモリ素子のレイアウト図である。本図面で図面符号「30」は、層間絶縁膜と導電膜が交互に積層された領域を示し、図面符号「31」は、層間絶縁膜と犠牲膜が交互に蒸着された領域を示す。また、「ST」はストリングを示し、「CT」はコンタクトパッドに繋がれたコンタクトプラグを示す。
【0020】
図2に示されたように、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子は、第1ないし第6スリット(S1〜S6)のうち少なくとも二つのスリットを含み、第1ないし第6スリット(S1〜S6)を多様に組み合わせて含むことができる。特に、本発明は1次スリット形成段階によって形成されたスリットに絶縁膜を埋め込んだ後、2次スリット形成段階を進行する。したがって、第1ないし第6スリット(S1〜S6)のうちどのスリットを先で形成し、どのスリットを後で形成するかは必要に応じて多様に組み合わせることができる。また、各スリット形成段階では一つのスリットを形成するか、あるいは二つ以上のスリットを同時で形成することができる。
【0021】
第1スリットS1は、隣合うメモリブロックMBの間に位置されて隣合うメモリブロックを相互分離させる。ここで、各メモリブロックMBは、ストリングが配列されたセル領域及びセル領域の上下に配置されてコンタクトパッドが配列されたスリミング領域を含む。したがって、第1スリットS1は隣合うメモリブロックMBのセル領域の間及びスリミング領域の間に位置されるように十分な長さで形成されることができる。それによって、隣合うメモリブロックMBの境界に位置されたドレイン選択ラインDSLは、第1スリットS1によって相互分離される。したがって、メモリ素子に第1スリットS1を具備させることで、隣合うメモリブロックMBの境界で形成されたドレイン選択ラインDSLを個別的に駆動することができる。すなわち、メモリブロックMBごとにメモリセルを容易に駆動させることができる。
【0022】
第2スリットS2は、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置されて、ソースサイドワードラインS_WLとドレインサイドワードラインD_WLを相互分離させる。ここで、第2スリットS2は第1方向I-I’に平行に拡張された複数のライン型スリットも可能である。または、スリミング領域の縁で前記複数のライン型スリットを相互連結して図4に示されたようなジグザグ形態の第2スリットS2を形成することができる。
【0023】
第3スリットS3は、隣合うドレインサイドチャンネルD_CHの間、または隣合うソースサイドチャンネルS_CHの間に位置される。第3スリットS3が隣合うドレインサイドチャンネルD_CHの間に位置される場合、第2方向II-II’に隣合うストリングのドレインサイドワードラインD_WL及びドレイン選択ラインDSLを相互分離させる。第3スリットS3が隣合うソースサイドチャンネルS_CHの間に位置される場合、第2方向II-II’に隣合うストリングのソースサイドワードラインS_WL及びソース選択ラインSSLを相互分離させる。
【0024】
第4スリットS4は、隣合うドレインサイドチャンネルD_CHの間、または隣合うソースサイドチャンネルS_CHの間に位置されて、選択ラインDSL、SSLが形成された深みで形成される。すなわち、第4スリットS4は選択ラインDSL、SSLのみを相互分離させるほどの深みで形成される。したがって、第2方向II-II’に隣合うストリングの選択ラインDSL、SSLのみを相互分離させて、第2方向II-II’に隣合うストリングのワードラインD_WL、S_WLは交互繋がれる。
【0025】
第5スリットS5は、スリミング領域の内部に位置されるか、またはスリミング領域の縁に位置されるか、あるいはスリミング領域の内部及び縁に位置されることができる。また、第5スリットS5はライン形態で形成されるか、または突出部を有するライン形態で形成されることができる。一般に、一つのメモリブロックMBは上部スリミング領域及び下部スリミング領域を備えるが、第5スリットS5は上部及び下部スリミング領域にすべて形成されるか、ふたつの中で一つのスリミング領域に限って形成されることができる。
【0026】
第5スリットS5は、1次スリット形成段階で形成されるか2次スリット形成段階で形成されることができる。一例として、第5スリットS5が1次スリット形成段階で形成される場合、犠牲膜リセス段階でスリミング領域に形成された層間絶縁膜が崩壊されることを防止することができる。また他の例として、第5スリットS5が2次スリット形成段階で形成される場合、スリミング領域内にコンタクトパッドを形成することができる。また、ライン形態で第5スリットS5を形成する場合、第5スリットS5は選択ライン(DSLまたはSSL)領域(図面の’SG edge’参照)と重ならないように位置される。
【0027】
第6スリットS6は、第1スリットS1とスリミング領域との間に位置される。第6スリットS6が2次スリット形成段階で形成される場合、図2に示されたようにスリミング領域の両側端にコンタクトパッドを形成することができる。
【0028】
図3は、本発明の第1実施例による3次元不揮発性メモリ素子のレイアウト図である。図3に示されたように、本発明の第1実施例による3次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第3スリットS3及び第1スリットS1とスリミング領域との間に位置された第6スリットS6を備える。
【0029】
このような構造によれば、第1スリットS1によって隣合うメモリブロックの境界で形成されたドレイン選択ラインDSLを相互分離させることができる。第3スリットS3によって第2方向II-II’に隣合うストリングのドレインサイドワードラインD_WL及びドレイン選択ラインDSLを相互分離させることができる。また、第6スリットS6によってスリミング領域の両側端にコンタクトパッドを形成することができる。
【0030】
図4ないし図9は、本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図3のA-A’断面を示す。図4に示されたように、基板60上に第1層間絶縁膜61及びパイプゲート用導電膜を形成した後、パイプゲート用導電膜をエッチングしてパイプゲート62を形成する。続いて、パイプゲート用導電膜がエッチングされた領域に絶縁膜63を埋め込んで隣合うメモリブロックMBのパイプゲート62を相互分離させる。
【0031】
続いて、パイプゲート62をエッチングしてトレンチを形成した後、トレンチ内に犠牲膜(図示せず)を埋め込む。
【0032】
続いて、本図面には図示されなかったが、犠牲膜が埋め込まれたパイプゲート62上にキャッピング膜(図示せず)をさらで形成することができる。キャッピング膜は後続スリットの形成工程の際エッチング停止膜として使用することができる。また、導電膜でキャッピング膜を形成する場合、パイプゲート62のみで形成する場合に比べてパイプチャンネルに流れるセル電流を改善することができる。
【0033】
続いて、犠牲膜が埋め込まれたパイプゲート62上に第1物質膜64及び第2物質膜65を交互に形成する。積層される第1物質膜64及び第2物質膜65の数は積層しようとするメモリセルの個数に応じて決定される。ここで、第1物質膜64はワードラインまたは選択ラインを形成するためのもので、第2物質膜65は積層されたワードライン及び積層された選択ラインを相互分離させるためのものである。
【0034】
第1物質膜64と第2物質膜65は、エッチング選択比の大きい物質で形成される。一例として、第1物質膜64はポリシリコン膜などの導電膜で形成され、第2物質膜65は酸化膜などの絶縁膜で形成されることができる。他の例として、第1物質膜64はドープドポリシリコン膜、ドープド非晶質シリコン膜などの導電膜で形成され、第2物質膜65はアンドープドポリシリコン膜、アンドープド非晶質シリコン膜などの犠牲膜で形成されることができる。また他の例として、第1物質膜64は窒化膜などの犠牲膜で形成され、第2物質膜65は酸化膜などの絶縁膜で形成されることができる。
【0035】
第1実施例では、第1物質膜64は犠牲膜で形成され、第2物質膜65は層間絶縁膜で形成される場合について説明する。
【0036】
続いて、第1物質膜64及び第2物質膜65をエッチングしてトレンチと繋がれた一対のチャンネルホールを形成する。
【0037】
続いて、一対のチャンネルホールの底面に露出した第1犠牲膜を除去した後、トレンチ及び一対のチャンネルホールの内面に電荷遮断膜、メモリ膜及びトンネル絶縁膜66を順に形成する。
【0038】
続いて、トンネル絶縁膜上にチャンネル用膜67を形成し、トレンチ内にパイプチャンネルP_CHを形成して一対のチャンネルホール内にソースサイドチャンネルS_CH及びドレインサイドチャンネルD_CHを形成する。ここで、パイプチャンネルP_CH、ソースサイドチャンネルS_CH及びドレインサイドチャンネルD_CHはトレンチ内に完全に埋め込まれた構造で形成されるか、中心領域がオープンされた構造で形成されることができる。本図面では中心領域がオープンされた構造で形成された場合について図示し、このような場合、オープンされた中心領域内に絶縁膜68を埋め込む。また、絶縁膜68を一部深くリセスした後、リセスされた領域内に導電性プラグ69を埋め込むことも可能である。
【0039】
続いて、第1物質膜64及び第2物質膜65をエッチングして隣合うメモリブロックMBの間に位置された複数の第1スリットS1を形成する。この際、第1スリットS1の形成の時、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第3スリットS3をともに形成することができる。ここで、第3スリットS3の底面にはパイプゲート62が存在するのに反して、第1スリットS1の下部には絶縁膜63が埋め込められている。したがって、第3スリットS3形成の際にはパイプゲート62が一種のエッチング停止層として役目をすることができる反面、絶縁膜63はこのような役目を遂行することができないため、第1スリットS1は第3スリットS3に比べてさらに深く形成されることができる。
【0040】
図5に示されたように、複数の第1スリットS1及び複数の第3スリットS3内に絶縁膜70を埋め込む。ここで、絶縁膜70は酸化膜で形成されることができる。
【0041】
図6に示されたように、第1物質膜64及び第2物質膜65をエッチングして、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2を形成する。また、本図面には図示されなかったが、複数の第2スリットS2形成の時、第1スリットS1とスリミング領域との間に位置された複数の第6スリットS6をともに形成することができる。ここで、第2スリットS2及び第6スリットS6は、第1物質膜64をすべて露出させることができる深みで形成されることができる。
【0042】
本図面では第2スリットS2及び第6スリットS6形成の時エッチングされた第1物質膜を図面符号「64A」で示し、エッチングされた第2物質膜を図面符号「65A」で示した。
【0043】
図7に示されたように、複数の第2スリットS2及び複数の第6スリットS6によって露出した第1物質膜64Aをリセスして、ワードライン領域及び選択ライン領域を形成する。この時、複数の第1スリットS1及び複数の第3スリットS3内に埋め込まれた絶縁膜70及び第1物質膜65Aは維持される状態で、第2物質膜64Aのみ選択的にリセスされる。したがって、複数の第1スリットS1及び第3スリットS3内に埋め込まれた絶縁膜70によって、第1物質膜64A除去の際残留する第2物質膜65Aが崩壊されることを防止することができる。
【0044】
図8に示されたように、ワードライン領域及び選択ライン領域内に第1導電膜を埋め込んで多層に積層されたワードラインWL及び少なくとも一階に積層された選択ラインDSL、SSLを形成する。例えば、ワードライン領域及び選択ライン領域が埋め込まれるように第1導電膜を形成した後、第2スリットS2及び第6スリットS6の底面及び内壁に形成された第1導電膜を除去し、積層されたワードラインWL及び選択ラインDSL、SSLを相互分離させる。この時、複数の第1スリットS1内に絶縁膜70が埋め込まれていない状態で第1導電膜を形成する場合、深みの深い第1スリットS1内に第1導電膜が残留することがありうるが、第1実施例では複数の第1スリットS1内に絶縁膜70が埋め込まれた状態で第1導電膜が形成されるので、第1導電膜が残留されることを防止することができる。ちなみに、本図面には図示されなかったが、スリミング領域に埋め込まれた第1導電膜は積層されたワードラインWLにコンタクトプラグをそれぞれ連結させるためのコンタクトパッドを形成する。
【0045】
図9に示されたように、ワードラインWL及び選択ラインDSL、SSLが形成された結果物上に第3層間絶縁膜73を形成して複数の第2スリットS2及び複数の第6スリットS6を埋め込む。一方、第1物質膜64及び第2物質膜65の種類に応じて第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。一例として、第1物質膜64は導電膜で形成され、第2物質膜65は絶縁膜で形成された場合、第2スリットS2及び第6スリットS6によって露出した第1物質膜64をシリサイド化した後に第2スリットS2及び第6スリットS6内に絶縁膜73を埋め込む。
【0046】
他の例として、第1物質膜64は導電膜で形成され、第2物質膜65は犠牲膜で形成された場合、第2スリットS2及び第6スリットS6内に露出した第2物質膜65を除去する。続いて、第2物質膜65が除去された領域及びスリット内に絶縁膜73を埋め込む。
【0047】
図10は、本発明の第2実施例による3次元不揮発性メモリ素子のレイアウト図である。図10に示されたように、本発明の第2実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、第3スリットS3の代りに第4スリットS4を含む。
【0048】
このような構造によれば、第2方向II-II’に隣合うストリングSTのドレインサイドワードラインD_WLは、相互繋がれた状態で、第4スリットS4によって第2方向II-II’で隣合うストリングSTのドレイン選択ラインDSLのみを相互分離させることができる。
【0049】
図11ないし図16は、本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図10のB-B’断面を示す。以下、前に説明した内容と重複された内容は略して説明する。
【0050】
図11に示されたように、基板80上に第1層間絶縁膜81、絶縁膜83によって相互分離されたパイプゲート82、パイプゲート82上に交互に積層された第1物質膜84及び第2物質膜85を形成する。第2実施例では第1物質膜84が犠牲膜で形成され、第2物質膜85が層間絶縁膜で形成された場合について説明する。
【0051】
続いて、パイプゲート82内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のソースサイドチャンネル及びドレインサイドチャンネルを含むチャンネル膜87を形成する。ここで、チャンネル膜87はメモリ膜86によって取り囲まれる。また、チャンネル膜87の中心領域には絶縁膜88が埋め込まれ、絶縁膜88をリセスした領域に導電性プラグ89が形成されることができる。
【0052】
続いて、第1物質膜84及び第2物質膜85をエッチングして隣合うメモリブロックの間に位置された複数の第1スリットS1を形成する。
【0053】
図12に示されたように、複数の第1スリットS1内に絶縁膜90を埋め込んだ後、複数の第2犠牲膜84及び複数の第2層間絶縁膜85を一部深みエッチングして隣合うドレインサイドチャンネルD_CHの間に位置された複数の第4スリットS4を形成する。ここで、第4スリットS4はドレイン選択ラインDSLが形成される深みで形成される。本図面では第4スリットS4形成の時エッチングされた第1物質膜を図面符号「84A」で示し、エッチングされた第2物質膜を図面符号「85A」で示した。
【0054】
図13に示されたように、複数の第4スリットS4内に絶縁膜91を埋め込む。ここで、絶縁膜91は酸化膜で形成されることができる。続いて、第1物質膜84A及び第2物質膜85Aをエッチングして、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2を形成する。また、本図面には図示されなかったが、複数の第2スリットS2形成の時第1スリットS1とスリミング領域の間に位置された複数の第6スリットS6をともに形成する。ここで、第2スリットS2及び第6スリットS6は第1物質膜84Aをすべて露出させることができる深みで形成されることができる。本図面では第2スリットS2及び第6スリットS6形成の時エッチングされた第1物質膜を図面符号「84B」で示し、エッチングされた第2物質膜を図面符号「85B」で示した。
【0055】
図14に示されたように、複数の第2スリットS2及び複数の第6スリットS6によって露出した第1物質膜84Bをリセスし、ワードライン領域及び選択ライン領域を形成する。この時、第2物質膜85Bは維持される状態で第1物質膜84Bのみ選択的にリセスされるが、複数の第1スリットS1及び第4スリットS4内に埋め込まれた絶縁膜90、91によって残留する第2物質膜85Bが崩壊することを防止することができる。
【0056】
図15に示されたように、ワードライン領域及び選択ライン領域内に第1導電膜を埋め込んでワードラインWL及び選択ラインDSL、SSLを形成する。
【0057】
図16に示されたように、ワードラインWL及び選択ラインDSL、SSLが形成された結果物上に第3層間絶縁膜94を形成して複数の第2スリットS2及び複数の第6スリットS6を埋め込む。ちなみに、第1物質膜84及び第2物質膜85の種類に応じて第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。
【0058】
図17は、本発明の第3実施例による3次元不揮発性メモリ素子のレイアウト図である。図17に示されたように、本発明の第3実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、上部及び下部のスリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0059】
第3実施例では、1次スリット形成段階で第1スリットS1、第3スリットS3及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。この場合、少なくとも一つの第5スリットS5内に埋め込まれた絶縁膜によって、第2犠牲膜除去の時上部スリミング領域に形成された複数の第2層間絶縁膜が崩壊されることを効果的に防止することができる。
【0060】
図18は、本発明の第4実施例による3次元不揮発性メモリ素子のレイアウト図である。図18に示されたように、本発明の第4実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、第6スリットS6の代りに上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0061】
第4実施例では、1次スリット形成段階で第1スリットS1及び第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2及び第5スリットS5を形成した後、第2犠牲膜をリセスする。この場合、第5スリットS5によって上部及び下部スリミング領域の中で少なくとも一つの内部にコンタクトパッドを形成することができる。
【0062】
図19は、本発明の第5実施例による3次元不揮発性メモリ素子のレイアウト図である。図19に示されたように、本発明の第5実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0063】
第5実施例では、1次スリット形成段階で第1スリットS1及び第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2、第5スリットS5及び第6スリットS6を形成した後、第2犠牲膜をリセスする。この場合、上部スリミング領域は第6スリットS6によってスリミング領域の両側端に第1コンタクトパッドが形成されて、下部スリミング領域は第5スリットS5によってスリミング領域の内部に第2コンタクトパッドが形成される。
【0064】
図20は、本発明の第6ないし第20実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図20に示されたように、本発明の第6ないし第20実施例による3次元不揮発性メモリ素子は、前の図3で説明したメモリ素子と類似な構造を有するが、第2方向II-II’に拡張された一つのストリング列がジグザグ形態で配列されて、少なくとも二つのビットラインBL0、BL1と繋がれる。すなわち、一つのストリング列に含まれたストリングST0、ST1が第1方向I-I’にずれるように配列されて少なくとも二つのビットラインBL0、BL1と繋がれる。本図面ではストリングST0はビットラインBL0と繋がれ、ストリングST1はビットラインBL1と繋がれた場合について図示した。
【0065】
図21は本発明の第6実施例による3次元不揮発性メモリ素子のレイアウト図である。図21に示されたように、本発明の第6実施例による3次元不揮発性メモリ素子は、第2方向II-II’に拡張された一つのストリング列がジグザグ形態で配列されて(図中、丸付き文字1)、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第4スリットS4及び第1スリットS1と上部及び下部スリミング領域の間に位置された第6スリットS6を備える。
【0066】
第6実施例では、1次スリットの形成工程で第1スリットS1を形成した後、絶縁膜を埋め込む。続いて、第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0067】
図22は、本発明の第7実施例による3次元不揮発性メモリ素子のレイアウト図である。図22に示されたように、本発明の第7実施例による3次元不揮発性メモリ素子は第6実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。ここで、5スリットS5Aはジグザグ形態で配列された第2スリットS2の凹部と接した位置に形成されることができる。したがって、上部スリミング領域と下部スリミング領域は互いに異なる位置に異なる個数の第5スリットS5を含むことができる。
【0068】
第7実施例では、1次スリットの形成工程で第1スリットS1及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0069】
図23は、本発明の第8実施例による3次元不揮発性メモリ素子のレイアウト図である。図23に示されたように、本発明の第8実施例による3次元不揮発性メモリ素子は第7実施例と類似なレイアウトを有し、第4スリットS4の代りに第3スリットS3を含む。
【0070】
第8実施例では、1次スリットの形成工程で第1スリットS1、第3スリットS3及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0071】
図24は、本発明の第9実施例による3次元不揮発性メモリ素子のレイアウト図である。図24に示されたように、本発明の第9実施例による3次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、上部及び下部スリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第5スリットS5及び第1スリットS1と上部及び下部スリミング領域の間に位置された第6スリットS6を備える。ここで、第5スリットS5はスリミング領域の端に位置されて、ライン形態で形成されることができる。
【0072】
第9実施例では、1次スリットの形成工程で第1スリットS1及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0073】
図25は、本発明の第10実施例による3次元不揮発性メモリ素子のレイアウト図である。図25に示されたように、本発明の第10実施例による3次元不揮発性メモリ素子は第9実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0074】
第5スリットS5は少なくとも一つの突出部を有するライン形態で形成されることができる。突出部はコンタクトパッドに向けて突出され、コンタクトプラグは突出部の間に位置されることができる。特に、コンタクトプラグは突出部の間の凹部内に位置されることができる。また、上部スリミング領域内に形成された第5スリットS5と下部スリミング領域内に形成された第5スリットS5は同一の形態を有するかあるいは異なる形態を有することができる。第10実施例は第9実施例と同じ手順にスリットを形成することができる。
【0075】
図26は、本発明の第11実施例による3次元不揮発性メモリ素子のレイアウト図である。図26に示されたように、本発明の第11実施例による3次元不揮発性メモリ素子は第9実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0076】
第5スリットS5A、S5Bは、第1方向I-I’へ平行に拡張されるライン形態で形成されることができ、一部第5スリットS5Aは1次スリットの形成工程で形成されて、残りの第5スリットS5Bは2次スリットの形成工程で形成されることができる。この場合、2次スリットの形成工程で形成された第5スリットS5Bの両側にコンタクトパッドが形成される。すなわち、上部及び下部スリミング領域のうち少なくとも一つの内部にコンタクトパッドが形成される。
【0077】
第11実施例では、1次スリットの形成工程で第1スリットS1及び一部第5スリットS5Aを形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2、残りの第5スリットS5B及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0078】
図27は、本発明の第12実施例による3次元不揮発性メモリ素子のレイアウト図である。図27に示されたように、本発明の第12実施例による3次元不揮発性メモリ素子は第11実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0079】
第5スリットS5のうち一部第5スリットS5Aは突出部を有するライン形態を有し、残りの第5スリットS5Bはライン形態を有する。ここで、スリミング領域の端に位置された第5スリットS5Aはコンタクトパッドに向けて突出された突出部を有し、隣合う第5スリットS5Aは対称形態を有することができる。すなわち、隣合う第5スリットS5Aは、互いに異なる方向に突出された突出部を有することができる。一方、スリミング領域の中心部に位置された第5スリットS5Bはライン形態を有することができる。第12実施例は第11実施例と同じ手順にスリットを形成することができる。
【0080】
図28は、本発明の第13実施例による3次元不揮発性メモリ素子のレイアウト図である。図28に示されたように、本発明の第13実施例による3次元不揮発性メモリ素子は第11実施例と類似なレイアウトを有し、第5スリットS5A、S5Bの形態が異なっている。一部第5スリットS5Aは第2方向II-II’へ平行に拡張されたライン形態を有し、残りの第5スリットS5Bは第1方向I-I’へ拡張されたライン形態を有する。各第5スリットS5A、S5Bはコンタクトパッドの間に位置されることができる。第13実施例は第11実施例と同じ手順にスリットを形成することができる。
【0081】
図29は、本発明の第14実施例による3次元不揮発性メモリ素子のレイアウト図である。図29に示されたように、本発明の第14実施例による3次元不揮発性メモリ素子は第13実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0082】
一部第5スリットS5Aは、第1方向I-I’へ拡張された第1ラインパターンと第2方向II-II’へ平行に拡張された第2ラインパターンが交差された形態を有し、残り第5スリットS5Bは第1方向I-I’へ拡張されたライン形態を有する。ここで、上部スリミング領域内に形成された第5スリットS5Aと下部スリミング領域内に形成された第5スリットS5Aは異なる形態を有することができ、ジグザグ形態に配列された第2スリットS2の凹部と突出部のうちいずれかの部分と接しているかによって形態が異なる場合がある。例えば、上部スリミング領域内に形成された第5スリットS5Aは、第2スリットS2の凹部と接するので第1方向I-I’へ拡張されたラインパターンが突出された形態を有する。また、下部スリミング領域内に形成された第5スリットS5Aは、第2スリットS2の突出部と接するので、第1方向I-I’へ拡張されたラインパターンが突出されない。第14実施例は第11実施例と同じ手順にスリットを形成することができる。
【0083】
図30は、本発明の第15実施例による3次元不揮発性メモリ素子のレイアウト図である。図30に示されたように、本発明の第15実施例による3次元不揮発性メモリ素子は第13実施例と類似なレイアウトを有するが、第5スリットS5A、S5Bの個数が相異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aは4個が一つのグループに並んで整列され、スリミング領域ごとに総三つのグループの第5スリットS5Aが形成される。また、第1方向I-I’へ拡張された第5スリットS5Bが隣合うグループの間ごとに形成されるか、あるいは一部に限って形成される。第15実施例のように、隣合うグループの間ごとに第5スリットS5Bが形成される場合、第5スリットS5Bを通じてスリミング領域に積層された第1物質膜を充分にリセスすることができる。この時、第5スリットS5Aに埋め込まれた絶縁膜を支持台として用いるので、スリミング領域の第1物質膜を完全に除去して十分な大きさのコンタクトパッドを形成することができる。また、スリミング領域全体的にコンタクトパッドが形成されるので、第5スリットS5Aの間ごとにコンタクトプラグCTを形成することができる。
【0084】
ちなみに、第15実施例では第1スリットS1が均一な幅を有するライン形態の場合について図示したが、前に説明した実施例と同様にスリミング領域では相対的に広い幅を有し、セル領域では相対的に狭い幅を有するように第1スリットS1を形成することも可能である。第15実施例は第11実施例と同じ手順にスリットを形成することができる。
【0085】
図31は、本発明の第16実施例による3次元不揮発性メモリ素子のレイアウト図である。図31に示されたように、本発明の第16実施例による3次元不揮発性メモリ素子は第15実施例と類似なレイアウトを有するが、第5スリットS5Bの個数が異なっている。
【0086】
第1方向I-I’へ拡張された第5スリットS5Bは、隣合うグループの間の一部に限って形成されることができる。第5スリットS5Bは2次スリットの形成工程で形成されて第1物質膜を除去するのに用いられるので、第16実施例によれば、第5スリットS5Bが形成されない領域には第1物質膜が残留されることができる(図面符号「31」参照)。第16実施例は第11実施例と同じ手順にスリットを形成することができる。
【0087】
図32は、本発明の第17実施例による3次元不揮発性メモリ素子のレイアウト図である。図32に示されたように、本発明の第17実施例による3次元不揮発性メモリ素子は第16実施例と類似なレイアウトを有するが、第5スリットS5Aの長さが異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aの一部は残りに比べて長い長さで形成されることができる。この場合、長い長さの第5スリットS5Aが形成された領域の中心に第1物質膜が残留されることができる(図面符号「31」参照)。第17実施例は第11実施例と同じ手順にスリットを形成することができる。
【0088】
図33は、本発明の第18実施例による3次元不揮発性メモリ素子のレイアウト図である。図33に示されたように、本発明の第18実施例による3次元不揮発性メモリ素子は第15実施例と類似なレイアウトを有するが、第5スリットS5Aが形成される位置が異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aのうち一部は隣合う前記メモリブロックの境界を横切るように形成される。この場合、第5スリットS5Aはメモリブロックの境界で第1スリットS1と交差するようになる。また、第18実施例によれば、第5スリットS5Aの間にコンタクトプラグCTが形成されることができる。特に、スリミング領域の端領域のみならず、内部領域にもコンタクトプラグCTを形成することができる。第18実施例は第11実施例と同じ手順にスリットを形成することができる。
【0089】
図34は、本発明の第19実施例による3次元不揮発性メモリ素子のレイアウト図である。図34に示されたように、本発明の第19実施例による3次元不揮発性メモリ素子は第18実施例と類似なレイアウトを有するが、コンタクトプラグが形成される位置が異なっている。第19実施例によれば、スリミング領域の端領域に限ってコンタクトプラグCTが形成される。第19実施例は第11実施例と同じ手順にスリットを形成することができる。
【0090】
図35は、本発明の第20実施例による3次元不揮発性メモリ素子のレイアウト図である。図35に示されたように、本発明の第20実施例による3次元不揮発性メモリ素子は第18実施例と類似なレイアウトを有するが、一部第5スリットS5Aの形態が異なっている。第20実施例によれば、一部第5スリットS5Aが第1方向I-I’へ拡張された第1ラインパターンと第2方向II-II’へ平行に拡張された第2ラインパターンが交差された形態を有する。また、残りの第5スリットS5Aは第2方向II-II’へ拡張されたライン形態を有し、隣合うメモリブロックの境界を横切るように形成される。ここで、第1及び第2ラインパターンが交差された形態を有する第5スリットS5Aは、1次スリット工程で形成されることができる。したがって、第1ラインパターンの周辺に第1物質膜が残留されることができる(図面符号「31」参照)。第20実施例は第11実施例と同じ手順にスリットを形成することができる。
【0091】
図36は、本発明の第21ないし第18実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図36に示されたように、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子は、ソースラインSLが具備された基板(図示せず)上に下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLが順に積層された構造を有する。また、上部選択ラインUSLの上部には複数のビットラインBLが備えられる。このような構造によれば、基板から突出された複数のチャンネルCHに沿って複数のメモリセルが積層され、基板から垂直にストリングが配列される。また、第2方向II-II’へ拡張された一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインBL0、BL1と繋がれることができる。
【0092】
図37は、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図として、前述の図を参照して説明したメモリ素子のレイアウト図である。図37に示されたように、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子は第2方向II-II’へ拡張された一つのチャンネル列がジグザグ形態に配列されて(図中、丸付き文字2)、第1ないし第7スリットS1〜S7のうち少なくとも二つのスリットを含む。特に、第1ないし第7スリットS1〜S7を多様に組み合わせる含むことができ、スリットの形成手順を多様に組み合わせることもできるし、一部スリットは同時に形成されることができる。
【0093】
第1スリットS1は、スリミング領域に位置されるが、スリミング領域の内部に位置されるか、あるいはスリミング領域の縁に位置されるか、またはスリミング領域の内部及び縁に位置される。ここで、第1スリットS1は少なくとも一つのライン型スリットで形成されることができ、上部及び下部スリミング領域にすべて形成されるか、あるいはふたつのうち一つのスリミングに限って形成されることができる。
【0094】
また、第1スリットS1は1次スリットの形成段階または2次スリットの形成段階で形成されることができる。一例として、1次スリットの形成段階で第1スリットS1を形成して絶縁膜を埋め込んだ後、他のスリットを形成して犠牲膜をリセスする場合、犠牲膜リセスのときスリミング領域の層間絶縁膜が崩壊されることを防止することができる。他の例として、2次スリットの形成段階で第1スリットS1を形成して犠牲膜を除去する場合、スリミング領域内にコンタクトパッドを形成することができる。
【0095】
第2スリットS2、第4スリットS4及び第7スリットS7は、チャンネルの間に位置される。ここで、第2スリットS2と第4スリットS4は、それぞれ異なる段階で形成される。第4スリットS4は1次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。第2スリットS2は、2次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。
【0096】
第7スリットは、チャンネルの間に位置されて選択ラインが形成された深みまで形成されたスリットである。第7スリットは1次スリットの形成段階で形成されるか、あるいは2次スリットの形成段階で形成されることができる。
【0097】
メモリ素子が第2スリットS2、第4スリットS4及び第7スリットS7のうち少なくとも二つを含む場合、各スリットは互いに異なる位置に形成される。
【0098】
第3スリットS3及び第6スリットS6は、隣合うメモリブロックの間に位置される。ここで、第3スリットS3と第6スリットS6は、それぞれ異なる段階で形成される。第3スリットS3は1次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。
【0099】
第6スリットS6は、2次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。メモリ素子が第3スリットS3及び第6スリットS6を両方共に含む場合、第3スリットS3と第6スリットS6はそれぞれ異なる位置に形成される。
【0100】
第5スリットS5は、第3スリットS3とスリミング領域との間に位置される。例えば、1次スリットの形成段階で第3スリットS3を形成した後、絶縁膜を埋め込んだ場合、2次スリミングの形成段階で第5スリットS5を形成してスリミング両側の犠牲膜を除去することで、スリミング領域の両側にコンタクトパッドを形成することができる。ここで、第5スリットS5は第3スリットS3と一部領域オーバーラップされて形成されることができる。
【0101】
図38は、本発明の第21実施例による3次元不揮発性メモリ素子のレイアウト図である。図38に示されたように、本発明の第21実施例による3次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第1スリットS1、チャンネルの間に位置された少なくとも一つの第2スリットS2及び隣合うメモリブロックの間に位置された第6スリットS6を備える。
【0102】
図39及び図40は、本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図38のC-C’断面を示す。以下、前述の内容と重複される内容は略して説明する。図39に示されたように、絶縁膜107で相互分離されたソースラインSLが具備された基板(図示せず)上に第1物質膜101及び第2物質膜102を交互に形成する。ここで、最下端の少なくとも一階の第1物質膜101は下部選択ラインを形成するためのものであり、最上端の少なくとも一階の第1物質膜101は上部選択ラインを形成するためのもので、残りの第1物質膜101はワードラインを形成するためのものである。下部及び上部選択ライン用第1物質膜101はワードライン用第1物質膜101に比べて厚く形成されることができる。
【0103】
第22実施例では、第1物質膜101は犠牲膜で形成され、第2物質膜102は層間絶縁膜で形成される場合について説明する。続いて、第1物質膜101及び第2物質膜102をエッチングして複数のトレンチを形成する。
【0104】
続いて、複数のトレンチの内面にメモリ膜103を形成した後、メモリ膜103上にチャンネル用膜104を形成して基板から突出されたチャンネルCHを形成する。
【0105】
続いて、第1物質膜101及び第2物質膜102をエッチングしてスリミング領域に位置された少なくとも一つの第1スリットS1を形成した後、少なくとも一つの第1スリットS1内に絶縁膜を埋め込む。ただし、本図面で第1スリットS1の位置は図示されていない。
【0106】
続いて、第1物質膜101及び第2物質膜102をエッチングしてチャンネルの間に位置された少なくとも一つの第2スリットS2を形成する。この時、隣合うメモリブロックの間に位置された複数の第6スリットS6をともに形成することができる。
【0107】
図40に示されたように、複数の第6スリットS6及び少なくとも一つの第2スリットS2によって露出した第1物質膜101をリセスして下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域を形成する。
【0108】
続いて、下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域内に導電膜を埋め込んで下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLを形成する。
【0109】
続いて、下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLが形成された結果物の全体構造上に絶縁膜108を形成して複数の第6スリットS6及び少なくとも一つの第2スリットS2を埋め込む。ちなみに、第1物質膜101及び第2物質膜102の種類に応じて、第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。
【0110】
図41は、本発明の第22実施例による3次元不揮発性メモリ素子のレイアウト図である。図41に示されたように、本発明の第22実施例による3次元不揮発性メモリ素子は、スリミング領域の縁に位置された少なくとも一つの第1スリットS1、メモリブロックの間に位置された複数の第6スリットS6及びチャンネルの間に位置された少なくとも一つの第2スリットS2を備える。特に、第1スリットS1はスリミング領域の縁に位置されるように「コ」の形態で形成されることができる。
【0111】
第22実施例では、1次スリット形成段階で第1スリットS1を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第6スリットS6及び第2スリットS2を形成した後、犠牲膜をリセスする。この場合、少なくとも一つの第1スリットS1内に埋め込まれた絶縁膜によって取り囲まれた層間絶縁膜はリセスされず、第6スリットS6によってスリミング領域の両側にコンタクトパッドが形成される。
【0112】
図42は、本発明の第23実施例による3次元不揮発性メモリ素子のレイアウト図である。図42に示されたように、本発明の第23実施例による3次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第1スリットS1、チャンネルの間に位置された少なくとも一つの第2、第4スリットS2、S4、メモリブロックの間に位置された複数の第3スリットS3及び第3スリットS3とスリミング領域との間に位置された第5スリットS5を備える。
【0113】
第23実施例では、1次スリットの形成段階で第1スリットS1、第3スリットS3及び第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成段階で第2スリットS2及び第5スリットS5を形成した後、犠牲膜をリセスする。この場合、第1スリットS1、第3スリットS3及び第4スリットS4内に埋め込まれた絶縁膜によって、犠牲膜除去の時残留する複数の層間絶縁膜が崩壊されることを効果的に防止することができる。
【0114】
図43は、本発明の第24実施例による3次元不揮発性メモリ素子のレイアウト図である。図43に示されたように、本発明の第24実施例による3次元不揮発性メモリ素子はスリミング領域内部に位置された少なくとも一つの第1スリットS1、メモリブロックの間に位置された複数の第3スリットS3及びチャンネルの間に位置された少なくとも一つの第2スリットS2を備える。
【0115】
第24実施例では、1次スリットの形成段階で第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成段階で第1スリットS1及び第2スリットS2を形成した後、犠牲膜をリセスする。この場合、第1スリットS1によってスリミング領域の内部にコンタクトパッドを形成することができる。
【0116】
図44は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図44に示されたように、本発明の一実施例によるメモリシステム100は不揮発性メモリ素子120とメモリコントローラー110と、を含む。
【0117】
不揮発性メモリ素子120は前述の第1ないし第24実施例において説明されたレイアウトによるスリットを含むように構成される。また、不揮発性メモリ素子120は、複数のフラッシュメモリチップで構成されたマルチ-チップパッケージになりうる。
【0118】
メモリコントローラー110は、不揮発性メモリ素子120を制御するように構成されて、SRAM111、CPU112、ホストインターフェース113、ECC114、メモリインターフェース115を含むことができる。SRAM111はCPU112の動作メモリとして使用されて、CPU112はメモリコントローラー110のデータ交換のための諸制御動作を遂行し、ホストインターフェース113はメモリシステム100と接続されるホストのデータ交換プロトコルを備える。
【0119】
また、ECC114は不揮発性メモリ素子120からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース115は不揮発性メモリ素子120とのインタペーシングを遂行する。それ以外にもメモリコントローラー110はホストとのインタペーシングのためのコードデータを記憶するRCMなどをさらに含むことができる。
【0120】
このような構成を有するメモリシステム100は不揮発性メモリ素子120とコントローラー110が結合されたメモリカードまたはSSD(Solid State Disk)でありえる。例えば、メモリシステム100がSSDの場合、メモリコントローラー110はUSB、MMC、PCI−E、SATA、PATA、SCSI、ESDI、IDEなどのような多様なインターフェースプロトコルの中で一つを通じて外部(例えば、ホスト)と通信することができる。
【0121】
図45は、本発明の一実施例によるコンピューティングシステムの構成を示す構成図である。図45に示されたように、本発明の一実施例によるコンピューティングシステム200はシステムバス260に電気的に繋がれたCPU220、RAM230、ユーザーインターフェース240、モデム250、メモリシステム210を含むことができる。また、コンピューティングシステム200がモバイル装置である場合、コンピューティングシステム200に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサCIS、モバイルDRAMなどがさらに含まれることができる。
【0122】
メモリシステム210は、前述の図44を参照して説明したように、不揮発性メモリ212、メモリコントローラー211で構成されることができる。
【0123】
一方、本明細書ではセル領域に形成されたストリングの配列形態によってスリットの形態及びスリットの形成手順を説明した。しかし、これは説明の便宜のための実一実施例であるだけで、本発明がこれに限定されるのではない。特に、本明細書で提示したスリミング領域に形成されたスリットの形態は前述した実施例に限定されず、本発明はこれらを組み合わせるか、これらを参照して変形した多様な形態のスリットを含む。また、本発明の一実施例による半導体装置は、ストリングの配列形態に関係なく、本明細書に提示された多様な形態のスリットを含むことができる。例えば、垂直形態のストリングを配列させた場合にも、スリミング領域に第6ないし第20実施例で提示された多様な形態の第5スリットを含むことができる。
【0124】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【0125】
60、80 基板、
61、81 第1層間絶縁膜、
62、82 パイプゲート、
63、83 絶縁膜、
64、74、84、95 第1物質膜、
65、85 第2物質膜、
66、86 電荷遮断膜、メモリ膜及びトンネル絶縁膜、
67、87 チャンネル用膜、
68、88 絶縁膜、
69、89 導電性プラグ、
70、90、91 絶縁膜、
73、94 第3層間絶縁膜
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、より詳しくは3次元不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリ素子は、電源供給が遮られても記憶されたデータがそのまま維持されるメモリ素子である。近年、シリコン基板上に断層でメモリ素子を製造する2次元構造のメモリ素子の集積図向上が限界に逹することによって、シリコン基板から垂直にメモリセルを積層する3次元不揮発性メモリ素子が提案されている。
【0003】
3次元不揮発性メモリ素子は、メモリセルを積層させるためにワードラインを多層に積層した積層構造物を含む。したがって、メモリ素子を製造する過程で積層構造物が傾いたり崩壊されたりする問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0005】
上記目的を達成するために本発明の一実施例による半導体装置は、パイプゲート内に埋め込まれたパイプチャンネル、および前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、およびソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合う前記メモリブロックの間に位置された第1スリットと、前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第2スリットと、を含む。
【0006】
また、本発明の他の実施例による半導体装置は、基板から突出されたチャンネルを含むメモリブロックと、前記メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットと、前記チャンネルの間に位置された少なくとも一つの第2スリットと、隣合う前記メモリブロックの間に位置された第3スリットと、を含む。
【0007】
本発明のまた他の実施例による半導体装置の製造方法は、パイプゲート上に第1物質膜及び第2物質膜を交互に形成する段階と、前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第1物質膜及び前記第2物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル及びソースサイドチャンネルを含むチャンネルを形成する段階と、前記第1物質膜及び第2物質膜をエッチングして隣合うメモリブロックの間に位置された複数の第1スリットを形成する段階と、前記複数の第1スリット内に絶縁膜を埋め込む段階と、前記第1物質膜及び前記第2物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された複数の第2スリットを形成する段階と、前記複数の第2スリットによって露出した前記第2物質膜をリセスする段階と、前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、を含む。
【0008】
本発明のまた他の実施例による半導体装置の製造方法は、基板上に第1物質膜及び第2物質膜を交互に形成する段階と、前記基板から突出されながら前記第1物質膜及び前記第2物質膜を貫通するチャンネルを形成する段階と、前記第1物質膜及び前記第2物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットを形成する段階と、前記第1スリット内に絶縁膜を埋め込む段階と、前記第1物質膜及び前記第2物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第2スリットを形成する段階と、前記第2スリットによって露出した前記第2物質膜をリセスする段階と、前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、を含む。
【発明の効果】
【0009】
以上のように、本発明のよれば、半導体装置に含まれた積層構造物が傾いたり崩壊されたりすることを防止することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図2】本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図。
【図3】本発明の第1実施例による3次元不揮発性メモリ素子のレイアウト図。
【図4】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図5】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図6】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図7】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図8】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図9】本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図10】本発明の第2実施例による3次元不揮発性メモリ素子のレイアウト図。
【図11】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図12】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図13】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図14】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図15】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図16】本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図17】本発明の第3実施例による3次元不揮発性メモリ素子のレイアウト図。
【図18】本発明の第4実施例による3次元不揮発性メモリ素子のレイアウト図。
【図19】本発明の第5実施例による3次元不揮発性メモリ素子のレイアウト図。
【図20】本発明の第6ないし第20実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図21】本発明の第6実施例による3次元不揮発性メモリ素子のレイアウト図。
【図22】本発明の第7実施例による3次元不揮発性メモリ素子のレイアウト図。
【図23】本発明の第8実施例による3次元不揮発性メモリ素子のレイアウト図。
【図24】本発明の第9実施例による3次元不揮発性メモリ素子のレイアウト図。
【図25】本発明の第10実施例による3次元不揮発性メモリ素子のレイアウト図。
【図26】本発明の第11実施例による3次元不揮発性メモリ素子のレイアウト図。
【図27】本発明の第12実施例による3次元不揮発性メモリ素子のレイアウト図。
【図28】本発明の第13実施例による3次元不揮発性メモリ素子のレイアウト図。
【図29】本発明の第14実施例による3次元不揮発性メモリ素子のレイアウト図。
【図30】本発明の第15実施例による3次元不揮発性メモリ素子のレイアウト図。
【図31】本発明の第16実施例による3次元不揮発性メモリ素子のレイアウト図。
【図32】本発明の第17実施例による3次元不揮発性メモリ素子のレイアウト図。
【図33】本発明の第18実施例による3次元不揮発性メモリ素子のレイアウト図。
【図34】本発明の第19実施例による3次元不揮発性メモリ素子のレイアウト図。
【図35】本発明の第20実施例による3次元不揮発性メモリ素子のレイアウト図。
【図36】本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図。
【図37】本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図。
【図38】本発明の第21実施例による3次元不揮発性メモリ素子のレイアウト図。
【図39】本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図40】本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図。
【図41】本発明の第22実施例による3次元不揮発性メモリ素子のレイアウト図。
【図42】本発明の第23実施例による3次元不揮発性メモリ素子のレイアウト図。
【図43】本発明の第24実施例による3次元不揮発性メモリ素子のレイアウト図。
【図44】本発明の一実施例によるメモリシステムの構成を示した構成図。
【図45】本発明の一実施例によるコンピューティングシステムの構成を示す構成図。
【発明を実施するための形態】
【0011】
以下、図面を参照して本発明の好ましい実施例を説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際に物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略されうる。各図面の構成要素に参照符号を付けるにあたり、同一の構成要素に限ってはたとえ他の図面上に表示されてもできるだけ同一の符号を付するようにした。
【0012】
図1は、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜等は省略して図示した。
【0013】
第1ないし第5実施例ではU字形でストリングを配列させる3次元不揮発性メモリ素子の構造及び製造方法について説明する。図1に示されたように、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子は、パイプゲートPG内に埋め込まれたパイプチャンネルP_CH、パイプチャンネルP_CHと繋がれた一対のソースサイドチャンネルS_CH、及びドレインサイドチャンネルD_CHで構成されたチャンネルCHを備える。ここで、第2方向II-II’に隣合うストリングST0、ST1のソースサイドチャンネルS_CHは、一つのソースラインSLに共通に繋がれて、第2方向II-II’に拡張されたストリング列に含まれたストリングST0、ST1のドレインサイドチャンネルD_CHは一つのビットラインBLに共通に繋がれる。
【0014】
また、メモリ素子はソースサイドチャンネルS_CHを取り囲みながら多層で積層されたソースサイドワードラインS_WL及びドレインサイドチャンネルD_CHを取り囲みながら多層で積層されたドレインサイドワードラインD_WLを含む。
【0015】
ソースサイドワードラインS_WLとドレインサイドワードラインD_WLは、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置されたスリットによって分離される。ソースサイドワードラインS_WLの上部には、ソース選択ラインSSLが備えられ、ドレインサイドワードラインD_WLの上部にはドレイン選択ラインDSLが備えられる。ここで、第2方向II-II’に隣合うストリングST0、ST1のソースサイドワードラインS_WL、ソース選択ラインSSL、ドレインサイドワードラインD_WL、及びドレイン選択ラインDSLは相互繋がれるか、またはスリットによって相互分離されうる。
【0016】
本図面では、一例として第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WL及びソース選択ラインSSLは交互繋がれて、第2方向II-II’で隣合うストリングST0、ST1のドレインサイドワードラインD_WL及びドレイン選択ラインDSLはスリットによって相互分離した場合に対して図示している。
【0017】
それ以外にも、第2方向II-II’で隣合うストリングST0、ST1のドレインサイドワードラインD_WL及びドレイン選択ラインDSLは交互繋がれて、第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WL及びソース選択ラインSSLはスリットによって相互分離することができる。
【0018】
または、隣合うドレインサイドチャンネルD_CHの間または隣合うソースサイドチャンネルS_CHの間に位置されたスリットを選択ラインが形成された深みで形成することで、第2方向II-II’で隣合うストリングST0、ST1のソースサイドワードラインS_WLまたはドレインサイドワードラインD_WLは交互連結させるが、ソース選択ラインSSLまたはドレイン選択ラインDSLは相互分離させることができる。
【0019】
図2は、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図で、図1を参照して説明したメモリ素子のレイアウト図である。本図面で図面符号「30」は、層間絶縁膜と導電膜が交互に積層された領域を示し、図面符号「31」は、層間絶縁膜と犠牲膜が交互に蒸着された領域を示す。また、「ST」はストリングを示し、「CT」はコンタクトパッドに繋がれたコンタクトプラグを示す。
【0020】
図2に示されたように、本発明の第1ないし第5実施例による3次元不揮発性メモリ素子は、第1ないし第6スリット(S1〜S6)のうち少なくとも二つのスリットを含み、第1ないし第6スリット(S1〜S6)を多様に組み合わせて含むことができる。特に、本発明は1次スリット形成段階によって形成されたスリットに絶縁膜を埋め込んだ後、2次スリット形成段階を進行する。したがって、第1ないし第6スリット(S1〜S6)のうちどのスリットを先で形成し、どのスリットを後で形成するかは必要に応じて多様に組み合わせることができる。また、各スリット形成段階では一つのスリットを形成するか、あるいは二つ以上のスリットを同時で形成することができる。
【0021】
第1スリットS1は、隣合うメモリブロックMBの間に位置されて隣合うメモリブロックを相互分離させる。ここで、各メモリブロックMBは、ストリングが配列されたセル領域及びセル領域の上下に配置されてコンタクトパッドが配列されたスリミング領域を含む。したがって、第1スリットS1は隣合うメモリブロックMBのセル領域の間及びスリミング領域の間に位置されるように十分な長さで形成されることができる。それによって、隣合うメモリブロックMBの境界に位置されたドレイン選択ラインDSLは、第1スリットS1によって相互分離される。したがって、メモリ素子に第1スリットS1を具備させることで、隣合うメモリブロックMBの境界で形成されたドレイン選択ラインDSLを個別的に駆動することができる。すなわち、メモリブロックMBごとにメモリセルを容易に駆動させることができる。
【0022】
第2スリットS2は、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置されて、ソースサイドワードラインS_WLとドレインサイドワードラインD_WLを相互分離させる。ここで、第2スリットS2は第1方向I-I’に平行に拡張された複数のライン型スリットも可能である。または、スリミング領域の縁で前記複数のライン型スリットを相互連結して図4に示されたようなジグザグ形態の第2スリットS2を形成することができる。
【0023】
第3スリットS3は、隣合うドレインサイドチャンネルD_CHの間、または隣合うソースサイドチャンネルS_CHの間に位置される。第3スリットS3が隣合うドレインサイドチャンネルD_CHの間に位置される場合、第2方向II-II’に隣合うストリングのドレインサイドワードラインD_WL及びドレイン選択ラインDSLを相互分離させる。第3スリットS3が隣合うソースサイドチャンネルS_CHの間に位置される場合、第2方向II-II’に隣合うストリングのソースサイドワードラインS_WL及びソース選択ラインSSLを相互分離させる。
【0024】
第4スリットS4は、隣合うドレインサイドチャンネルD_CHの間、または隣合うソースサイドチャンネルS_CHの間に位置されて、選択ラインDSL、SSLが形成された深みで形成される。すなわち、第4スリットS4は選択ラインDSL、SSLのみを相互分離させるほどの深みで形成される。したがって、第2方向II-II’に隣合うストリングの選択ラインDSL、SSLのみを相互分離させて、第2方向II-II’に隣合うストリングのワードラインD_WL、S_WLは交互繋がれる。
【0025】
第5スリットS5は、スリミング領域の内部に位置されるか、またはスリミング領域の縁に位置されるか、あるいはスリミング領域の内部及び縁に位置されることができる。また、第5スリットS5はライン形態で形成されるか、または突出部を有するライン形態で形成されることができる。一般に、一つのメモリブロックMBは上部スリミング領域及び下部スリミング領域を備えるが、第5スリットS5は上部及び下部スリミング領域にすべて形成されるか、ふたつの中で一つのスリミング領域に限って形成されることができる。
【0026】
第5スリットS5は、1次スリット形成段階で形成されるか2次スリット形成段階で形成されることができる。一例として、第5スリットS5が1次スリット形成段階で形成される場合、犠牲膜リセス段階でスリミング領域に形成された層間絶縁膜が崩壊されることを防止することができる。また他の例として、第5スリットS5が2次スリット形成段階で形成される場合、スリミング領域内にコンタクトパッドを形成することができる。また、ライン形態で第5スリットS5を形成する場合、第5スリットS5は選択ライン(DSLまたはSSL)領域(図面の’SG edge’参照)と重ならないように位置される。
【0027】
第6スリットS6は、第1スリットS1とスリミング領域との間に位置される。第6スリットS6が2次スリット形成段階で形成される場合、図2に示されたようにスリミング領域の両側端にコンタクトパッドを形成することができる。
【0028】
図3は、本発明の第1実施例による3次元不揮発性メモリ素子のレイアウト図である。図3に示されたように、本発明の第1実施例による3次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第3スリットS3及び第1スリットS1とスリミング領域との間に位置された第6スリットS6を備える。
【0029】
このような構造によれば、第1スリットS1によって隣合うメモリブロックの境界で形成されたドレイン選択ラインDSLを相互分離させることができる。第3スリットS3によって第2方向II-II’に隣合うストリングのドレインサイドワードラインD_WL及びドレイン選択ラインDSLを相互分離させることができる。また、第6スリットS6によってスリミング領域の両側端にコンタクトパッドを形成することができる。
【0030】
図4ないし図9は、本発明の第1実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図3のA-A’断面を示す。図4に示されたように、基板60上に第1層間絶縁膜61及びパイプゲート用導電膜を形成した後、パイプゲート用導電膜をエッチングしてパイプゲート62を形成する。続いて、パイプゲート用導電膜がエッチングされた領域に絶縁膜63を埋め込んで隣合うメモリブロックMBのパイプゲート62を相互分離させる。
【0031】
続いて、パイプゲート62をエッチングしてトレンチを形成した後、トレンチ内に犠牲膜(図示せず)を埋め込む。
【0032】
続いて、本図面には図示されなかったが、犠牲膜が埋め込まれたパイプゲート62上にキャッピング膜(図示せず)をさらで形成することができる。キャッピング膜は後続スリットの形成工程の際エッチング停止膜として使用することができる。また、導電膜でキャッピング膜を形成する場合、パイプゲート62のみで形成する場合に比べてパイプチャンネルに流れるセル電流を改善することができる。
【0033】
続いて、犠牲膜が埋め込まれたパイプゲート62上に第1物質膜64及び第2物質膜65を交互に形成する。積層される第1物質膜64及び第2物質膜65の数は積層しようとするメモリセルの個数に応じて決定される。ここで、第1物質膜64はワードラインまたは選択ラインを形成するためのもので、第2物質膜65は積層されたワードライン及び積層された選択ラインを相互分離させるためのものである。
【0034】
第1物質膜64と第2物質膜65は、エッチング選択比の大きい物質で形成される。一例として、第1物質膜64はポリシリコン膜などの導電膜で形成され、第2物質膜65は酸化膜などの絶縁膜で形成されることができる。他の例として、第1物質膜64はドープドポリシリコン膜、ドープド非晶質シリコン膜などの導電膜で形成され、第2物質膜65はアンドープドポリシリコン膜、アンドープド非晶質シリコン膜などの犠牲膜で形成されることができる。また他の例として、第1物質膜64は窒化膜などの犠牲膜で形成され、第2物質膜65は酸化膜などの絶縁膜で形成されることができる。
【0035】
第1実施例では、第1物質膜64は犠牲膜で形成され、第2物質膜65は層間絶縁膜で形成される場合について説明する。
【0036】
続いて、第1物質膜64及び第2物質膜65をエッチングしてトレンチと繋がれた一対のチャンネルホールを形成する。
【0037】
続いて、一対のチャンネルホールの底面に露出した第1犠牲膜を除去した後、トレンチ及び一対のチャンネルホールの内面に電荷遮断膜、メモリ膜及びトンネル絶縁膜66を順に形成する。
【0038】
続いて、トンネル絶縁膜上にチャンネル用膜67を形成し、トレンチ内にパイプチャンネルP_CHを形成して一対のチャンネルホール内にソースサイドチャンネルS_CH及びドレインサイドチャンネルD_CHを形成する。ここで、パイプチャンネルP_CH、ソースサイドチャンネルS_CH及びドレインサイドチャンネルD_CHはトレンチ内に完全に埋め込まれた構造で形成されるか、中心領域がオープンされた構造で形成されることができる。本図面では中心領域がオープンされた構造で形成された場合について図示し、このような場合、オープンされた中心領域内に絶縁膜68を埋め込む。また、絶縁膜68を一部深くリセスした後、リセスされた領域内に導電性プラグ69を埋め込むことも可能である。
【0039】
続いて、第1物質膜64及び第2物質膜65をエッチングして隣合うメモリブロックMBの間に位置された複数の第1スリットS1を形成する。この際、第1スリットS1の形成の時、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第3スリットS3をともに形成することができる。ここで、第3スリットS3の底面にはパイプゲート62が存在するのに反して、第1スリットS1の下部には絶縁膜63が埋め込められている。したがって、第3スリットS3形成の際にはパイプゲート62が一種のエッチング停止層として役目をすることができる反面、絶縁膜63はこのような役目を遂行することができないため、第1スリットS1は第3スリットS3に比べてさらに深く形成されることができる。
【0040】
図5に示されたように、複数の第1スリットS1及び複数の第3スリットS3内に絶縁膜70を埋め込む。ここで、絶縁膜70は酸化膜で形成されることができる。
【0041】
図6に示されたように、第1物質膜64及び第2物質膜65をエッチングして、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2を形成する。また、本図面には図示されなかったが、複数の第2スリットS2形成の時、第1スリットS1とスリミング領域との間に位置された複数の第6スリットS6をともに形成することができる。ここで、第2スリットS2及び第6スリットS6は、第1物質膜64をすべて露出させることができる深みで形成されることができる。
【0042】
本図面では第2スリットS2及び第6スリットS6形成の時エッチングされた第1物質膜を図面符号「64A」で示し、エッチングされた第2物質膜を図面符号「65A」で示した。
【0043】
図7に示されたように、複数の第2スリットS2及び複数の第6スリットS6によって露出した第1物質膜64Aをリセスして、ワードライン領域及び選択ライン領域を形成する。この時、複数の第1スリットS1及び複数の第3スリットS3内に埋め込まれた絶縁膜70及び第1物質膜65Aは維持される状態で、第2物質膜64Aのみ選択的にリセスされる。したがって、複数の第1スリットS1及び第3スリットS3内に埋め込まれた絶縁膜70によって、第1物質膜64A除去の際残留する第2物質膜65Aが崩壊されることを防止することができる。
【0044】
図8に示されたように、ワードライン領域及び選択ライン領域内に第1導電膜を埋め込んで多層に積層されたワードラインWL及び少なくとも一階に積層された選択ラインDSL、SSLを形成する。例えば、ワードライン領域及び選択ライン領域が埋め込まれるように第1導電膜を形成した後、第2スリットS2及び第6スリットS6の底面及び内壁に形成された第1導電膜を除去し、積層されたワードラインWL及び選択ラインDSL、SSLを相互分離させる。この時、複数の第1スリットS1内に絶縁膜70が埋め込まれていない状態で第1導電膜を形成する場合、深みの深い第1スリットS1内に第1導電膜が残留することがありうるが、第1実施例では複数の第1スリットS1内に絶縁膜70が埋め込まれた状態で第1導電膜が形成されるので、第1導電膜が残留されることを防止することができる。ちなみに、本図面には図示されなかったが、スリミング領域に埋め込まれた第1導電膜は積層されたワードラインWLにコンタクトプラグをそれぞれ連結させるためのコンタクトパッドを形成する。
【0045】
図9に示されたように、ワードラインWL及び選択ラインDSL、SSLが形成された結果物上に第3層間絶縁膜73を形成して複数の第2スリットS2及び複数の第6スリットS6を埋め込む。一方、第1物質膜64及び第2物質膜65の種類に応じて第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。一例として、第1物質膜64は導電膜で形成され、第2物質膜65は絶縁膜で形成された場合、第2スリットS2及び第6スリットS6によって露出した第1物質膜64をシリサイド化した後に第2スリットS2及び第6スリットS6内に絶縁膜73を埋め込む。
【0046】
他の例として、第1物質膜64は導電膜で形成され、第2物質膜65は犠牲膜で形成された場合、第2スリットS2及び第6スリットS6内に露出した第2物質膜65を除去する。続いて、第2物質膜65が除去された領域及びスリット内に絶縁膜73を埋め込む。
【0047】
図10は、本発明の第2実施例による3次元不揮発性メモリ素子のレイアウト図である。図10に示されたように、本発明の第2実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、第3スリットS3の代りに第4スリットS4を含む。
【0048】
このような構造によれば、第2方向II-II’に隣合うストリングSTのドレインサイドワードラインD_WLは、相互繋がれた状態で、第4スリットS4によって第2方向II-II’で隣合うストリングSTのドレイン選択ラインDSLのみを相互分離させることができる。
【0049】
図11ないし図16は、本発明の第2実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図10のB-B’断面を示す。以下、前に説明した内容と重複された内容は略して説明する。
【0050】
図11に示されたように、基板80上に第1層間絶縁膜81、絶縁膜83によって相互分離されたパイプゲート82、パイプゲート82上に交互に積層された第1物質膜84及び第2物質膜85を形成する。第2実施例では第1物質膜84が犠牲膜で形成され、第2物質膜85が層間絶縁膜で形成された場合について説明する。
【0051】
続いて、パイプゲート82内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のソースサイドチャンネル及びドレインサイドチャンネルを含むチャンネル膜87を形成する。ここで、チャンネル膜87はメモリ膜86によって取り囲まれる。また、チャンネル膜87の中心領域には絶縁膜88が埋め込まれ、絶縁膜88をリセスした領域に導電性プラグ89が形成されることができる。
【0052】
続いて、第1物質膜84及び第2物質膜85をエッチングして隣合うメモリブロックの間に位置された複数の第1スリットS1を形成する。
【0053】
図12に示されたように、複数の第1スリットS1内に絶縁膜90を埋め込んだ後、複数の第2犠牲膜84及び複数の第2層間絶縁膜85を一部深みエッチングして隣合うドレインサイドチャンネルD_CHの間に位置された複数の第4スリットS4を形成する。ここで、第4スリットS4はドレイン選択ラインDSLが形成される深みで形成される。本図面では第4スリットS4形成の時エッチングされた第1物質膜を図面符号「84A」で示し、エッチングされた第2物質膜を図面符号「85A」で示した。
【0054】
図13に示されたように、複数の第4スリットS4内に絶縁膜91を埋め込む。ここで、絶縁膜91は酸化膜で形成されることができる。続いて、第1物質膜84A及び第2物質膜85Aをエッチングして、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2を形成する。また、本図面には図示されなかったが、複数の第2スリットS2形成の時第1スリットS1とスリミング領域の間に位置された複数の第6スリットS6をともに形成する。ここで、第2スリットS2及び第6スリットS6は第1物質膜84Aをすべて露出させることができる深みで形成されることができる。本図面では第2スリットS2及び第6スリットS6形成の時エッチングされた第1物質膜を図面符号「84B」で示し、エッチングされた第2物質膜を図面符号「85B」で示した。
【0055】
図14に示されたように、複数の第2スリットS2及び複数の第6スリットS6によって露出した第1物質膜84Bをリセスし、ワードライン領域及び選択ライン領域を形成する。この時、第2物質膜85Bは維持される状態で第1物質膜84Bのみ選択的にリセスされるが、複数の第1スリットS1及び第4スリットS4内に埋め込まれた絶縁膜90、91によって残留する第2物質膜85Bが崩壊することを防止することができる。
【0056】
図15に示されたように、ワードライン領域及び選択ライン領域内に第1導電膜を埋め込んでワードラインWL及び選択ラインDSL、SSLを形成する。
【0057】
図16に示されたように、ワードラインWL及び選択ラインDSL、SSLが形成された結果物上に第3層間絶縁膜94を形成して複数の第2スリットS2及び複数の第6スリットS6を埋め込む。ちなみに、第1物質膜84及び第2物質膜85の種類に応じて第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。
【0058】
図17は、本発明の第3実施例による3次元不揮発性メモリ素子のレイアウト図である。図17に示されたように、本発明の第3実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、上部及び下部のスリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0059】
第3実施例では、1次スリット形成段階で第1スリットS1、第3スリットS3及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。この場合、少なくとも一つの第5スリットS5内に埋め込まれた絶縁膜によって、第2犠牲膜除去の時上部スリミング領域に形成された複数の第2層間絶縁膜が崩壊されることを効果的に防止することができる。
【0060】
図18は、本発明の第4実施例による3次元不揮発性メモリ素子のレイアウト図である。図18に示されたように、本発明の第4実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、第6スリットS6の代りに上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0061】
第4実施例では、1次スリット形成段階で第1スリットS1及び第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2及び第5スリットS5を形成した後、第2犠牲膜をリセスする。この場合、第5スリットS5によって上部及び下部スリミング領域の中で少なくとも一つの内部にコンタクトパッドを形成することができる。
【0062】
図19は、本発明の第5実施例による3次元不揮発性メモリ素子のレイアウト図である。図19に示されたように、本発明の第5実施例による3次元不揮発性メモリ素子は、第1実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。
【0063】
第5実施例では、1次スリット形成段階で第1スリットS1及び第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第2スリットS2、第5スリットS5及び第6スリットS6を形成した後、第2犠牲膜をリセスする。この場合、上部スリミング領域は第6スリットS6によってスリミング領域の両側端に第1コンタクトパッドが形成されて、下部スリミング領域は第5スリットS5によってスリミング領域の内部に第2コンタクトパッドが形成される。
【0064】
図20は、本発明の第6ないし第20実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図20に示されたように、本発明の第6ないし第20実施例による3次元不揮発性メモリ素子は、前の図3で説明したメモリ素子と類似な構造を有するが、第2方向II-II’に拡張された一つのストリング列がジグザグ形態で配列されて、少なくとも二つのビットラインBL0、BL1と繋がれる。すなわち、一つのストリング列に含まれたストリングST0、ST1が第1方向I-I’にずれるように配列されて少なくとも二つのビットラインBL0、BL1と繋がれる。本図面ではストリングST0はビットラインBL0と繋がれ、ストリングST1はビットラインBL1と繋がれた場合について図示した。
【0065】
図21は本発明の第6実施例による3次元不揮発性メモリ素子のレイアウト図である。図21に示されたように、本発明の第6実施例による3次元不揮発性メモリ素子は、第2方向II-II’に拡張された一つのストリング列がジグザグ形態で配列されて(図中、丸付き文字1)、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、隣合うドレインサイドチャンネルD_CHの間に位置された複数の第4スリットS4及び第1スリットS1と上部及び下部スリミング領域の間に位置された第6スリットS6を備える。
【0066】
第6実施例では、1次スリットの形成工程で第1スリットS1を形成した後、絶縁膜を埋め込む。続いて、第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0067】
図22は、本発明の第7実施例による3次元不揮発性メモリ素子のレイアウト図である。図22に示されたように、本発明の第7実施例による3次元不揮発性メモリ素子は第6実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第5スリットS5をさらに含む。ここで、5スリットS5Aはジグザグ形態で配列された第2スリットS2の凹部と接した位置に形成されることができる。したがって、上部スリミング領域と下部スリミング領域は互いに異なる位置に異なる個数の第5スリットS5を含むことができる。
【0068】
第7実施例では、1次スリットの形成工程で第1スリットS1及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0069】
図23は、本発明の第8実施例による3次元不揮発性メモリ素子のレイアウト図である。図23に示されたように、本発明の第8実施例による3次元不揮発性メモリ素子は第7実施例と類似なレイアウトを有し、第4スリットS4の代りに第3スリットS3を含む。
【0070】
第8実施例では、1次スリットの形成工程で第1スリットS1、第3スリットS3及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0071】
図24は、本発明の第9実施例による3次元不揮発性メモリ素子のレイアウト図である。図24に示されたように、本発明の第9実施例による3次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第1スリットS1、一対のソースサイドチャンネルS_CHとドレインサイドチャンネルD_CHとの間に位置された複数の第2スリットS2、上部及び下部スリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第5スリットS5及び第1スリットS1と上部及び下部スリミング領域の間に位置された第6スリットS6を備える。ここで、第5スリットS5はスリミング領域の端に位置されて、ライン形態で形成されることができる。
【0072】
第9実施例では、1次スリットの形成工程で第1スリットS1及び第5スリットS5を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0073】
図25は、本発明の第10実施例による3次元不揮発性メモリ素子のレイアウト図である。図25に示されたように、本発明の第10実施例による3次元不揮発性メモリ素子は第9実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0074】
第5スリットS5は少なくとも一つの突出部を有するライン形態で形成されることができる。突出部はコンタクトパッドに向けて突出され、コンタクトプラグは突出部の間に位置されることができる。特に、コンタクトプラグは突出部の間の凹部内に位置されることができる。また、上部スリミング領域内に形成された第5スリットS5と下部スリミング領域内に形成された第5スリットS5は同一の形態を有するかあるいは異なる形態を有することができる。第10実施例は第9実施例と同じ手順にスリットを形成することができる。
【0075】
図26は、本発明の第11実施例による3次元不揮発性メモリ素子のレイアウト図である。図26に示されたように、本発明の第11実施例による3次元不揮発性メモリ素子は第9実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0076】
第5スリットS5A、S5Bは、第1方向I-I’へ平行に拡張されるライン形態で形成されることができ、一部第5スリットS5Aは1次スリットの形成工程で形成されて、残りの第5スリットS5Bは2次スリットの形成工程で形成されることができる。この場合、2次スリットの形成工程で形成された第5スリットS5Bの両側にコンタクトパッドが形成される。すなわち、上部及び下部スリミング領域のうち少なくとも一つの内部にコンタクトパッドが形成される。
【0077】
第11実施例では、1次スリットの形成工程で第1スリットS1及び一部第5スリットS5Aを形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成工程で第2スリットS2、残りの第5スリットS5B及び第6スリットS6を形成した後、第2犠牲膜をリセスする。
【0078】
図27は、本発明の第12実施例による3次元不揮発性メモリ素子のレイアウト図である。図27に示されたように、本発明の第12実施例による3次元不揮発性メモリ素子は第11実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0079】
第5スリットS5のうち一部第5スリットS5Aは突出部を有するライン形態を有し、残りの第5スリットS5Bはライン形態を有する。ここで、スリミング領域の端に位置された第5スリットS5Aはコンタクトパッドに向けて突出された突出部を有し、隣合う第5スリットS5Aは対称形態を有することができる。すなわち、隣合う第5スリットS5Aは、互いに異なる方向に突出された突出部を有することができる。一方、スリミング領域の中心部に位置された第5スリットS5Bはライン形態を有することができる。第12実施例は第11実施例と同じ手順にスリットを形成することができる。
【0080】
図28は、本発明の第13実施例による3次元不揮発性メモリ素子のレイアウト図である。図28に示されたように、本発明の第13実施例による3次元不揮発性メモリ素子は第11実施例と類似なレイアウトを有し、第5スリットS5A、S5Bの形態が異なっている。一部第5スリットS5Aは第2方向II-II’へ平行に拡張されたライン形態を有し、残りの第5スリットS5Bは第1方向I-I’へ拡張されたライン形態を有する。各第5スリットS5A、S5Bはコンタクトパッドの間に位置されることができる。第13実施例は第11実施例と同じ手順にスリットを形成することができる。
【0081】
図29は、本発明の第14実施例による3次元不揮発性メモリ素子のレイアウト図である。図29に示されたように、本発明の第14実施例による3次元不揮発性メモリ素子は第13実施例と類似なレイアウトを有し、第5スリットS5の形態が異なっている。
【0082】
一部第5スリットS5Aは、第1方向I-I’へ拡張された第1ラインパターンと第2方向II-II’へ平行に拡張された第2ラインパターンが交差された形態を有し、残り第5スリットS5Bは第1方向I-I’へ拡張されたライン形態を有する。ここで、上部スリミング領域内に形成された第5スリットS5Aと下部スリミング領域内に形成された第5スリットS5Aは異なる形態を有することができ、ジグザグ形態に配列された第2スリットS2の凹部と突出部のうちいずれかの部分と接しているかによって形態が異なる場合がある。例えば、上部スリミング領域内に形成された第5スリットS5Aは、第2スリットS2の凹部と接するので第1方向I-I’へ拡張されたラインパターンが突出された形態を有する。また、下部スリミング領域内に形成された第5スリットS5Aは、第2スリットS2の突出部と接するので、第1方向I-I’へ拡張されたラインパターンが突出されない。第14実施例は第11実施例と同じ手順にスリットを形成することができる。
【0083】
図30は、本発明の第15実施例による3次元不揮発性メモリ素子のレイアウト図である。図30に示されたように、本発明の第15実施例による3次元不揮発性メモリ素子は第13実施例と類似なレイアウトを有するが、第5スリットS5A、S5Bの個数が相異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aは4個が一つのグループに並んで整列され、スリミング領域ごとに総三つのグループの第5スリットS5Aが形成される。また、第1方向I-I’へ拡張された第5スリットS5Bが隣合うグループの間ごとに形成されるか、あるいは一部に限って形成される。第15実施例のように、隣合うグループの間ごとに第5スリットS5Bが形成される場合、第5スリットS5Bを通じてスリミング領域に積層された第1物質膜を充分にリセスすることができる。この時、第5スリットS5Aに埋め込まれた絶縁膜を支持台として用いるので、スリミング領域の第1物質膜を完全に除去して十分な大きさのコンタクトパッドを形成することができる。また、スリミング領域全体的にコンタクトパッドが形成されるので、第5スリットS5Aの間ごとにコンタクトプラグCTを形成することができる。
【0084】
ちなみに、第15実施例では第1スリットS1が均一な幅を有するライン形態の場合について図示したが、前に説明した実施例と同様にスリミング領域では相対的に広い幅を有し、セル領域では相対的に狭い幅を有するように第1スリットS1を形成することも可能である。第15実施例は第11実施例と同じ手順にスリットを形成することができる。
【0085】
図31は、本発明の第16実施例による3次元不揮発性メモリ素子のレイアウト図である。図31に示されたように、本発明の第16実施例による3次元不揮発性メモリ素子は第15実施例と類似なレイアウトを有するが、第5スリットS5Bの個数が異なっている。
【0086】
第1方向I-I’へ拡張された第5スリットS5Bは、隣合うグループの間の一部に限って形成されることができる。第5スリットS5Bは2次スリットの形成工程で形成されて第1物質膜を除去するのに用いられるので、第16実施例によれば、第5スリットS5Bが形成されない領域には第1物質膜が残留されることができる(図面符号「31」参照)。第16実施例は第11実施例と同じ手順にスリットを形成することができる。
【0087】
図32は、本発明の第17実施例による3次元不揮発性メモリ素子のレイアウト図である。図32に示されたように、本発明の第17実施例による3次元不揮発性メモリ素子は第16実施例と類似なレイアウトを有するが、第5スリットS5Aの長さが異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aの一部は残りに比べて長い長さで形成されることができる。この場合、長い長さの第5スリットS5Aが形成された領域の中心に第1物質膜が残留されることができる(図面符号「31」参照)。第17実施例は第11実施例と同じ手順にスリットを形成することができる。
【0088】
図33は、本発明の第18実施例による3次元不揮発性メモリ素子のレイアウト図である。図33に示されたように、本発明の第18実施例による3次元不揮発性メモリ素子は第15実施例と類似なレイアウトを有するが、第5スリットS5Aが形成される位置が異なっている。例えば、第2方向II-II’へ拡張された第5スリットS5Aのうち一部は隣合う前記メモリブロックの境界を横切るように形成される。この場合、第5スリットS5Aはメモリブロックの境界で第1スリットS1と交差するようになる。また、第18実施例によれば、第5スリットS5Aの間にコンタクトプラグCTが形成されることができる。特に、スリミング領域の端領域のみならず、内部領域にもコンタクトプラグCTを形成することができる。第18実施例は第11実施例と同じ手順にスリットを形成することができる。
【0089】
図34は、本発明の第19実施例による3次元不揮発性メモリ素子のレイアウト図である。図34に示されたように、本発明の第19実施例による3次元不揮発性メモリ素子は第18実施例と類似なレイアウトを有するが、コンタクトプラグが形成される位置が異なっている。第19実施例によれば、スリミング領域の端領域に限ってコンタクトプラグCTが形成される。第19実施例は第11実施例と同じ手順にスリットを形成することができる。
【0090】
図35は、本発明の第20実施例による3次元不揮発性メモリ素子のレイアウト図である。図35に示されたように、本発明の第20実施例による3次元不揮発性メモリ素子は第18実施例と類似なレイアウトを有するが、一部第5スリットS5Aの形態が異なっている。第20実施例によれば、一部第5スリットS5Aが第1方向I-I’へ拡張された第1ラインパターンと第2方向II-II’へ平行に拡張された第2ラインパターンが交差された形態を有する。また、残りの第5スリットS5Aは第2方向II-II’へ拡張されたライン形態を有し、隣合うメモリブロックの境界を横切るように形成される。ここで、第1及び第2ラインパターンが交差された形態を有する第5スリットS5Aは、1次スリット工程で形成されることができる。したがって、第1ラインパターンの周辺に第1物質膜が残留されることができる(図面符号「31」参照)。第20実施例は第11実施例と同じ手順にスリットを形成することができる。
【0091】
図36は、本発明の第21ないし第18実施例による3次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図36に示されたように、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子は、ソースラインSLが具備された基板(図示せず)上に下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLが順に積層された構造を有する。また、上部選択ラインUSLの上部には複数のビットラインBLが備えられる。このような構造によれば、基板から突出された複数のチャンネルCHに沿って複数のメモリセルが積層され、基板から垂直にストリングが配列される。また、第2方向II-II’へ拡張された一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインBL0、BL1と繋がれることができる。
【0092】
図37は、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子の構造を説明するためのレイアウト図として、前述の図を参照して説明したメモリ素子のレイアウト図である。図37に示されたように、本発明の第21ないし第24実施例による3次元不揮発性メモリ素子は第2方向II-II’へ拡張された一つのチャンネル列がジグザグ形態に配列されて(図中、丸付き文字2)、第1ないし第7スリットS1〜S7のうち少なくとも二つのスリットを含む。特に、第1ないし第7スリットS1〜S7を多様に組み合わせる含むことができ、スリットの形成手順を多様に組み合わせることもできるし、一部スリットは同時に形成されることができる。
【0093】
第1スリットS1は、スリミング領域に位置されるが、スリミング領域の内部に位置されるか、あるいはスリミング領域の縁に位置されるか、またはスリミング領域の内部及び縁に位置される。ここで、第1スリットS1は少なくとも一つのライン型スリットで形成されることができ、上部及び下部スリミング領域にすべて形成されるか、あるいはふたつのうち一つのスリミングに限って形成されることができる。
【0094】
また、第1スリットS1は1次スリットの形成段階または2次スリットの形成段階で形成されることができる。一例として、1次スリットの形成段階で第1スリットS1を形成して絶縁膜を埋め込んだ後、他のスリットを形成して犠牲膜をリセスする場合、犠牲膜リセスのときスリミング領域の層間絶縁膜が崩壊されることを防止することができる。他の例として、2次スリットの形成段階で第1スリットS1を形成して犠牲膜を除去する場合、スリミング領域内にコンタクトパッドを形成することができる。
【0095】
第2スリットS2、第4スリットS4及び第7スリットS7は、チャンネルの間に位置される。ここで、第2スリットS2と第4スリットS4は、それぞれ異なる段階で形成される。第4スリットS4は1次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。第2スリットS2は、2次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。
【0096】
第7スリットは、チャンネルの間に位置されて選択ラインが形成された深みまで形成されたスリットである。第7スリットは1次スリットの形成段階で形成されるか、あるいは2次スリットの形成段階で形成されることができる。
【0097】
メモリ素子が第2スリットS2、第4スリットS4及び第7スリットS7のうち少なくとも二つを含む場合、各スリットは互いに異なる位置に形成される。
【0098】
第3スリットS3及び第6スリットS6は、隣合うメモリブロックの間に位置される。ここで、第3スリットS3と第6スリットS6は、それぞれ異なる段階で形成される。第3スリットS3は1次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。
【0099】
第6スリットS6は、2次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。メモリ素子が第3スリットS3及び第6スリットS6を両方共に含む場合、第3スリットS3と第6スリットS6はそれぞれ異なる位置に形成される。
【0100】
第5スリットS5は、第3スリットS3とスリミング領域との間に位置される。例えば、1次スリットの形成段階で第3スリットS3を形成した後、絶縁膜を埋め込んだ場合、2次スリミングの形成段階で第5スリットS5を形成してスリミング両側の犠牲膜を除去することで、スリミング領域の両側にコンタクトパッドを形成することができる。ここで、第5スリットS5は第3スリットS3と一部領域オーバーラップされて形成されることができる。
【0101】
図38は、本発明の第21実施例による3次元不揮発性メモリ素子のレイアウト図である。図38に示されたように、本発明の第21実施例による3次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第1スリットS1、チャンネルの間に位置された少なくとも一つの第2スリットS2及び隣合うメモリブロックの間に位置された第6スリットS6を備える。
【0102】
図39及び図40は、本発明の第22実施例による3次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図38のC-C’断面を示す。以下、前述の内容と重複される内容は略して説明する。図39に示されたように、絶縁膜107で相互分離されたソースラインSLが具備された基板(図示せず)上に第1物質膜101及び第2物質膜102を交互に形成する。ここで、最下端の少なくとも一階の第1物質膜101は下部選択ラインを形成するためのものであり、最上端の少なくとも一階の第1物質膜101は上部選択ラインを形成するためのもので、残りの第1物質膜101はワードラインを形成するためのものである。下部及び上部選択ライン用第1物質膜101はワードライン用第1物質膜101に比べて厚く形成されることができる。
【0103】
第22実施例では、第1物質膜101は犠牲膜で形成され、第2物質膜102は層間絶縁膜で形成される場合について説明する。続いて、第1物質膜101及び第2物質膜102をエッチングして複数のトレンチを形成する。
【0104】
続いて、複数のトレンチの内面にメモリ膜103を形成した後、メモリ膜103上にチャンネル用膜104を形成して基板から突出されたチャンネルCHを形成する。
【0105】
続いて、第1物質膜101及び第2物質膜102をエッチングしてスリミング領域に位置された少なくとも一つの第1スリットS1を形成した後、少なくとも一つの第1スリットS1内に絶縁膜を埋め込む。ただし、本図面で第1スリットS1の位置は図示されていない。
【0106】
続いて、第1物質膜101及び第2物質膜102をエッチングしてチャンネルの間に位置された少なくとも一つの第2スリットS2を形成する。この時、隣合うメモリブロックの間に位置された複数の第6スリットS6をともに形成することができる。
【0107】
図40に示されたように、複数の第6スリットS6及び少なくとも一つの第2スリットS2によって露出した第1物質膜101をリセスして下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域を形成する。
【0108】
続いて、下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域内に導電膜を埋め込んで下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLを形成する。
【0109】
続いて、下部選択ラインLSL、複数のワードラインWL及び上部選択ラインUSLが形成された結果物の全体構造上に絶縁膜108を形成して複数の第6スリットS6及び少なくとも一つの第2スリットS2を埋め込む。ちなみに、第1物質膜101及び第2物質膜102の種類に応じて、第2スリットS2及び第6スリットS6を形成した後の工程が異なるように進行されることができる。
【0110】
図41は、本発明の第22実施例による3次元不揮発性メモリ素子のレイアウト図である。図41に示されたように、本発明の第22実施例による3次元不揮発性メモリ素子は、スリミング領域の縁に位置された少なくとも一つの第1スリットS1、メモリブロックの間に位置された複数の第6スリットS6及びチャンネルの間に位置された少なくとも一つの第2スリットS2を備える。特に、第1スリットS1はスリミング領域の縁に位置されるように「コ」の形態で形成されることができる。
【0111】
第22実施例では、1次スリット形成段階で第1スリットS1を形成した後、絶縁膜を埋め込む。続いて、2次スリット形成段階で第6スリットS6及び第2スリットS2を形成した後、犠牲膜をリセスする。この場合、少なくとも一つの第1スリットS1内に埋め込まれた絶縁膜によって取り囲まれた層間絶縁膜はリセスされず、第6スリットS6によってスリミング領域の両側にコンタクトパッドが形成される。
【0112】
図42は、本発明の第23実施例による3次元不揮発性メモリ素子のレイアウト図である。図42に示されたように、本発明の第23実施例による3次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第1スリットS1、チャンネルの間に位置された少なくとも一つの第2、第4スリットS2、S4、メモリブロックの間に位置された複数の第3スリットS3及び第3スリットS3とスリミング領域との間に位置された第5スリットS5を備える。
【0113】
第23実施例では、1次スリットの形成段階で第1スリットS1、第3スリットS3及び第4スリットS4を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成段階で第2スリットS2及び第5スリットS5を形成した後、犠牲膜をリセスする。この場合、第1スリットS1、第3スリットS3及び第4スリットS4内に埋め込まれた絶縁膜によって、犠牲膜除去の時残留する複数の層間絶縁膜が崩壊されることを効果的に防止することができる。
【0114】
図43は、本発明の第24実施例による3次元不揮発性メモリ素子のレイアウト図である。図43に示されたように、本発明の第24実施例による3次元不揮発性メモリ素子はスリミング領域内部に位置された少なくとも一つの第1スリットS1、メモリブロックの間に位置された複数の第3スリットS3及びチャンネルの間に位置された少なくとも一つの第2スリットS2を備える。
【0115】
第24実施例では、1次スリットの形成段階で第3スリットS3を形成した後、絶縁膜を埋め込む。続いて、2次スリットの形成段階で第1スリットS1及び第2スリットS2を形成した後、犠牲膜をリセスする。この場合、第1スリットS1によってスリミング領域の内部にコンタクトパッドを形成することができる。
【0116】
図44は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図44に示されたように、本発明の一実施例によるメモリシステム100は不揮発性メモリ素子120とメモリコントローラー110と、を含む。
【0117】
不揮発性メモリ素子120は前述の第1ないし第24実施例において説明されたレイアウトによるスリットを含むように構成される。また、不揮発性メモリ素子120は、複数のフラッシュメモリチップで構成されたマルチ-チップパッケージになりうる。
【0118】
メモリコントローラー110は、不揮発性メモリ素子120を制御するように構成されて、SRAM111、CPU112、ホストインターフェース113、ECC114、メモリインターフェース115を含むことができる。SRAM111はCPU112の動作メモリとして使用されて、CPU112はメモリコントローラー110のデータ交換のための諸制御動作を遂行し、ホストインターフェース113はメモリシステム100と接続されるホストのデータ交換プロトコルを備える。
【0119】
また、ECC114は不揮発性メモリ素子120からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース115は不揮発性メモリ素子120とのインタペーシングを遂行する。それ以外にもメモリコントローラー110はホストとのインタペーシングのためのコードデータを記憶するRCMなどをさらに含むことができる。
【0120】
このような構成を有するメモリシステム100は不揮発性メモリ素子120とコントローラー110が結合されたメモリカードまたはSSD(Solid State Disk)でありえる。例えば、メモリシステム100がSSDの場合、メモリコントローラー110はUSB、MMC、PCI−E、SATA、PATA、SCSI、ESDI、IDEなどのような多様なインターフェースプロトコルの中で一つを通じて外部(例えば、ホスト)と通信することができる。
【0121】
図45は、本発明の一実施例によるコンピューティングシステムの構成を示す構成図である。図45に示されたように、本発明の一実施例によるコンピューティングシステム200はシステムバス260に電気的に繋がれたCPU220、RAM230、ユーザーインターフェース240、モデム250、メモリシステム210を含むことができる。また、コンピューティングシステム200がモバイル装置である場合、コンピューティングシステム200に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサCIS、モバイルDRAMなどがさらに含まれることができる。
【0122】
メモリシステム210は、前述の図44を参照して説明したように、不揮発性メモリ212、メモリコントローラー211で構成されることができる。
【0123】
一方、本明細書ではセル領域に形成されたストリングの配列形態によってスリットの形態及びスリットの形成手順を説明した。しかし、これは説明の便宜のための実一実施例であるだけで、本発明がこれに限定されるのではない。特に、本明細書で提示したスリミング領域に形成されたスリットの形態は前述した実施例に限定されず、本発明はこれらを組み合わせるか、これらを参照して変形した多様な形態のスリットを含む。また、本発明の一実施例による半導体装置は、ストリングの配列形態に関係なく、本明細書に提示された多様な形態のスリットを含むことができる。例えば、垂直形態のストリングを配列させた場合にも、スリミング領域に第6ないし第20実施例で提示された多様な形態の第5スリットを含むことができる。
【0124】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【0125】
60、80 基板、
61、81 第1層間絶縁膜、
62、82 パイプゲート、
63、83 絶縁膜、
64、74、84、95 第1物質膜、
65、85 第2物質膜、
66、86 電荷遮断膜、メモリ膜及びトンネル絶縁膜、
67、87 チャンネル用膜、
68、88 絶縁膜、
69、89 導電性プラグ、
70、90、91 絶縁膜、
73、94 第3層間絶縁膜
【特許請求の範囲】
【請求項1】
パイプゲート内に埋め込まれたパイプチャンネル及び前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、
隣合う前記メモリブロックの間に位置された第1スリットと、
前記一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第2スリットと、
を含むことを特徴とする半導体装置。
【請求項2】
隣合う前記ドレインサイドチャンネルの間に位置された第3スリットをさらに含み、
隣合う前記チャンネルは、一つのソースサイドワードラインを共有して、前記隣合うチャンネルのドレインサイドワードライン及びドレイン選択ラインは、前記第3スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
隣合う前記ソースサイドチャンネルの間に位置された第3スリットをさらに含み、
隣合う前記チャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルのソースサイドワードライン及びソース選択ラインは、前記第3スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項4】
隣合う前記ドレインサイドチャンネルの間に位置されて、選択ラインが形成された深みまで形成された第4スリットをさらに含み、
隣合う前記チャンネルは、一つのソースサイドワードラインを共有して、前記隣合うチャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルのドレイン選択ラインは前記第4スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項5】
隣合う前記ソースサイドチャンネルの間に位置されて、選択ラインが形成された深みまで形成された第4スリットをさらに含み、
隣合う前記チャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルは一つのソースサイドワードラインを共有して、前記隣合うチャンネルのソース選択ラインは前記第4スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の縁に位置されるか、または前記スリミング領域の縁及び内部に位置された少なくとも一つの第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記スリミング領域の両側端に形成された第1コンタクトパッド及び前記スリミング領域内部に形成された第2コンタクトパッドのうち少なくとも一つをさらに含むことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記メモリブロックのスリミング領域内部に位置されて、一方向に平行に拡張されたライン形態の第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記メモリブロックのスリミング領域内部に位置されて、突出部を含むライン形態を有する第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項10】
前記メモリブロックのスリミング領域内部に位置されて, 第1方向に拡張された第1ラインパターンと前記第1方向と交差された第2方向に平行に拡張された第2ラインパターンが交差された形態の第5スリットと、
をさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記メモリブロックのスリミング領域内部に位置されて、隣合う前記メモリブロックの境界を横切るライン形態の第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項12】
前記第1スリットとスリミング領域の間に位置された少なくとも一つの第6スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項13】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項1に記載の半導体装置。
【請求項14】
基板から突出されたチャンネルを含むメモリブロックと、
前記メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットと、
前記チャンネルの間に位置された少なくとも一つの第2スリットと、
隣合う前記メモリブロックの間に位置された第3スリットと、
を含むことを特徴とする半導体装置。
【請求項15】
前記第3スリットと前記スリミング領域との間に位置された第4スリットをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項16】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記メモリブロックのスリミング領域縁に位置されるか、または前記メモリブロックのスリミング領域内部及び縁に位置されたことを特徴とする請求項14に記載の半導体装置。
【請求項17】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、一方向に平行に拡張されたライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項18】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、突出部を含むライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項19】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、第1方向に拡張された第1ラインパターンと前記第1方向と交差された第2方向に平行に拡張された第2ラインパターンが交差された形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項20】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、隣合う前記メモリブロックの境界を横切るライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項21】
前記スリミング領域の両側端に形成された第1コンタクトパッド及び前記スリミング領域内部に形成された第2コンタクトパッドのうち少なくとも一つをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項22】
前記チャンネルの間に位置されて、選択ラインが形成された深みまで形成された少なくとも一つの第5スリットをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項23】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項14に記載の半導体装置。
【請求項24】
パイプゲート上に第1物質膜及び第2物質膜を交互に形成する段階と、
前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第1物質膜、及び前記第2物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを形成する段階と、
前記第1物質膜及び第2物質膜をエッチングして隣合うメモリブロックの間に位置された第1スリットを形成する段階と、
前記第1スリット内に絶縁膜を埋め込む段階と、
前記第1物質膜及び前記第2物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第2スリットを形成する段階と、
前記第2スリットによって露出した前記第2物質膜をリセスする段階と、
前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記第1スリット形成の時、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第3スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項26】
前記第1スリット内に絶縁膜を埋め込む段階後、前記第1物質膜及び第2物質膜を選択ライン深みまでエッチングして、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第4スリットを形成する段階と、
前記第4スリット内に絶縁膜を埋め込む段階と、
をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記第1スリット形成の時または前記第2スリット形成の時、
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の外部に位置されるか、または前記スリミング領域の内部及び外部に位置された少なくとも一つの第5スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項28】
前記第2スリット形成の時、
前記第1スリットと前記スリミング領域の間に位置された少なくとも一つの第6スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項29】
一方向に配列された前記チャンネルを含む一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項30】
基板上に第1物質膜及び第2物質膜を交互に形成する段階と、
前記基板から突出されながら前記第1物質膜及び前記第2物質膜を貫通するチャンネルを形成する段階と、
前記第1物質膜及び前記第2物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットを形成する段階と、
前記第1スリット内に絶縁膜を埋め込む段階と、
前記第1物質膜及び前記第2物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第2スリットを形成する段階と、
前記第2スリットによって露出した前記第2物質膜をリセスする段階と、
前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項31】
前記第1スリットは、
前記スリミング領域内部に形成されるか、あるいは前記スリミング領域の縁に形成されるか、または前記スリミング領域の内部及び縁に形成されたことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項32】
前記第1スリット形成の時または前記第2スリット形成の時、隣合うメモリブロックの間に位置された第3スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項33】
前記第1スリット形成の時、
前記チャンネルの間に位置された少なくとも一つの第4スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項34】
前記第1スリット形成の時、
隣合うメモリブロックの間に位置された第3スリットを共に形成して、前記第2スリット形成の時、前記第3スリットと前記スリミング領域との間に位置された第5スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項35】
前記絶縁膜を埋め込む段階後に、
前記第1物質膜及び第2物質膜を選択ライン深みまでエッチングして前記チャンネルの間に位置された少なくとも一つの第6スリットを形成する段階と、
前記少なくとも一つの第6スリット内に絶縁膜を埋め込む段階と、
をさらに含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項36】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項1】
パイプゲート内に埋め込まれたパイプチャンネル及び前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、
隣合う前記メモリブロックの間に位置された第1スリットと、
前記一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第2スリットと、
を含むことを特徴とする半導体装置。
【請求項2】
隣合う前記ドレインサイドチャンネルの間に位置された第3スリットをさらに含み、
隣合う前記チャンネルは、一つのソースサイドワードラインを共有して、前記隣合うチャンネルのドレインサイドワードライン及びドレイン選択ラインは、前記第3スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
隣合う前記ソースサイドチャンネルの間に位置された第3スリットをさらに含み、
隣合う前記チャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルのソースサイドワードライン及びソース選択ラインは、前記第3スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項4】
隣合う前記ドレインサイドチャンネルの間に位置されて、選択ラインが形成された深みまで形成された第4スリットをさらに含み、
隣合う前記チャンネルは、一つのソースサイドワードラインを共有して、前記隣合うチャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルのドレイン選択ラインは前記第4スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項5】
隣合う前記ソースサイドチャンネルの間に位置されて、選択ラインが形成された深みまで形成された第4スリットをさらに含み、
隣合う前記チャンネルは一つのドレインサイドワードラインを共有して、前記隣合うチャンネルは一つのソースサイドワードラインを共有して、前記隣合うチャンネルのソース選択ラインは前記第4スリットによって相互分離されたことを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の縁に位置されるか、または前記スリミング領域の縁及び内部に位置された少なくとも一つの第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記スリミング領域の両側端に形成された第1コンタクトパッド及び前記スリミング領域内部に形成された第2コンタクトパッドのうち少なくとも一つをさらに含むことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記メモリブロックのスリミング領域内部に位置されて、一方向に平行に拡張されたライン形態の第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記メモリブロックのスリミング領域内部に位置されて、突出部を含むライン形態を有する第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項10】
前記メモリブロックのスリミング領域内部に位置されて, 第1方向に拡張された第1ラインパターンと前記第1方向と交差された第2方向に平行に拡張された第2ラインパターンが交差された形態の第5スリットと、
をさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記メモリブロックのスリミング領域内部に位置されて、隣合う前記メモリブロックの境界を横切るライン形態の第5スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項12】
前記第1スリットとスリミング領域の間に位置された少なくとも一つの第6スリットをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項13】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項1に記載の半導体装置。
【請求項14】
基板から突出されたチャンネルを含むメモリブロックと、
前記メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットと、
前記チャンネルの間に位置された少なくとも一つの第2スリットと、
隣合う前記メモリブロックの間に位置された第3スリットと、
を含むことを特徴とする半導体装置。
【請求項15】
前記第3スリットと前記スリミング領域との間に位置された第4スリットをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項16】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記メモリブロックのスリミング領域縁に位置されるか、または前記メモリブロックのスリミング領域内部及び縁に位置されたことを特徴とする請求項14に記載の半導体装置。
【請求項17】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、一方向に平行に拡張されたライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項18】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、突出部を含むライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項19】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、第1方向に拡張された第1ラインパターンと前記第1方向と交差された第2方向に平行に拡張された第2ラインパターンが交差された形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項20】
前記第1スリットは、
前記メモリブロックのスリミング領域内部に位置されて、隣合う前記メモリブロックの境界を横切るライン形態を有することを特徴とする請求項14に記載の半導体装置。
【請求項21】
前記スリミング領域の両側端に形成された第1コンタクトパッド及び前記スリミング領域内部に形成された第2コンタクトパッドのうち少なくとも一つをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項22】
前記チャンネルの間に位置されて、選択ラインが形成された深みまで形成された少なくとも一つの第5スリットをさらに含むことを特徴とする請求項14に記載の半導体装置。
【請求項23】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項14に記載の半導体装置。
【請求項24】
パイプゲート上に第1物質膜及び第2物質膜を交互に形成する段階と、
前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第1物質膜、及び前記第2物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを形成する段階と、
前記第1物質膜及び第2物質膜をエッチングして隣合うメモリブロックの間に位置された第1スリットを形成する段階と、
前記第1スリット内に絶縁膜を埋め込む段階と、
前記第1物質膜及び前記第2物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第2スリットを形成する段階と、
前記第2スリットによって露出した前記第2物質膜をリセスする段階と、
前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記第1スリット形成の時、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第3スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項26】
前記第1スリット内に絶縁膜を埋め込む段階後、前記第1物質膜及び第2物質膜を選択ライン深みまでエッチングして、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第4スリットを形成する段階と、
前記第4スリット内に絶縁膜を埋め込む段階と、
をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記第1スリット形成の時または前記第2スリット形成の時、
前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の外部に位置されるか、または前記スリミング領域の内部及び外部に位置された少なくとも一つの第5スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項28】
前記第2スリット形成の時、
前記第1スリットと前記スリミング領域の間に位置された少なくとも一つの第6スリットを共に形成することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項29】
一方向に配列された前記チャンネルを含む一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項30】
基板上に第1物質膜及び第2物質膜を交互に形成する段階と、
前記基板から突出されながら前記第1物質膜及び前記第2物質膜を貫通するチャンネルを形成する段階と、
前記第1物質膜及び前記第2物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第1スリットを形成する段階と、
前記第1スリット内に絶縁膜を埋め込む段階と、
前記第1物質膜及び前記第2物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第2スリットを形成する段階と、
前記第2スリットによって露出した前記第2物質膜をリセスする段階と、
前記第2物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項31】
前記第1スリットは、
前記スリミング領域内部に形成されるか、あるいは前記スリミング領域の縁に形成されるか、または前記スリミング領域の内部及び縁に形成されたことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項32】
前記第1スリット形成の時または前記第2スリット形成の時、隣合うメモリブロックの間に位置された第3スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項33】
前記第1スリット形成の時、
前記チャンネルの間に位置された少なくとも一つの第4スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項34】
前記第1スリット形成の時、
隣合うメモリブロックの間に位置された第3スリットを共に形成して、前記第2スリット形成の時、前記第3スリットと前記スリミング領域との間に位置された第5スリットを共に形成することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項35】
前記絶縁膜を埋め込む段階後に、
前記第1物質膜及び第2物質膜を選択ライン深みまでエッチングして前記チャンネルの間に位置された少なくとも一つの第6スリットを形成する段階と、
前記少なくとも一つの第6スリット内に絶縁膜を埋め込む段階と、
をさらに含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項36】
一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項30に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
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【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【公開番号】特開2013−21319(P2013−21319A)
【公開日】平成25年1月31日(2013.1.31)
【国際特許分類】
【出願番号】特願2012−147058(P2012−147058)
【出願日】平成24年6月29日(2012.6.29)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
【公開日】平成25年1月31日(2013.1.31)
【国際特許分類】
【出願日】平成24年6月29日(2012.6.29)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
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