送信器を含む送受信機の受信器の入力に関する二次インターセプトポイント（ＩＩＰ２）校正システムは、送受信機の送信器及び受信器に接続され、受信器のミキサーで生じた二次相互変調歪に起因する受信器の二次相互変調歪の推定量を計算する推定器であって、基準信号として送信器からの送信信号を用いる推定器と、推定器に接続され、受信器の二次相互変調歪の推定量に基づいてミキサーのＩＩＰ２調整ポートを制御して二次相互変調歪を減少させるコントローラとを備える
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【課題】シールドされた電子素子を備えた電子装置及びシールドを行なうための構造体の製造方法を提供する。
【解決手段】〔１００〕面のシリコン基板１００の表面に酸化膜２０１を形成し、一部の領域の酸化膜を除去して窓領域２０５を形成する。そして、シリコン基板（１００，１１０）を接合して、窓領域２０５が設けられた埋め込みマスク２０３を有するＳＯＩ基板１００ａを形成する。そして、基板の薄膜化を行ない、ＳＯＩ基板１００ｂの両面に酸化膜（２１０，２１１）を形成し、埋め込まれた窓領域２０５の上方領域を含むとともに、面積が広い領域に窓領域２１５を形成する。そして、異方性エッチングを行なうことにより、段差部を備えたキャップを形成する。この段差部において、シールドのためのワイヤボンディングを行なう。 （もっと読む）

電源ノード（ＶＩＮＵＳＢ）を外部電力ノード（ＶＢＵＳ）に選択的に接続する１つ以上の第１スイッチ（ＳＷ１，ＳＷ２）と、外部電力ノードが充電されているときを検出する比較器（２１５）と、電圧制御を行うためのフィードバックノード（ＶＦＢ）と、充電回路（ＳＷ３，ＳＷ４、またはＳＷ３，ＳＷ４，２０３）と、コントローラとを備える、ユニバーサルシリアルバス電力制御回路（１１１，２０１，７０１）。充電回路は、電源ノードによって外部電力ノード（ＳＷ３，ＳＷ４，２０３）を充電し、電源ノードおよび外部電力ノードのうちの少なくとも一方にフィードバックノードを選択的に接続する。コントローラは、外部電力ノードが充電されてないとき、第１スイッチを開き、フィードバックノードを電源ノードに接続したまま、外部電力ノードを充電するように充電回路を制御し、外部電力ノードが充電されているとき、第１スイッチを閉じ、ホストモードでフィードバックノードを外部電力ノードに接続する。
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【課題】イメージ・センサを提供する。
【解決手段】イメージ・センサ１０は、Ｎ型導通領域２６と、Ｐ型ピン型層３７とを含むイメージ検出素子を有する。これら２つの領域は、異なる深さで２つのＰＮ接合部を形成し、これが異なる光の周波数における電荷キャリア捕集の効率を向上させる。導通領域２６は、導通領域２６の一部がＭＯＳトランジスタ３２のソースとして機能できるようにする角度付き注入によって形成される。 （もっと読む）

メモリ（１０）は、メモリセル（１２，１６，１８）の配列、ワード線ドライバ（３６）、センスアンプ（４６）、およびセンスイネーブル回路（５０）を有する。各メモリセルは記憶部（２６，２８，３０，３２）をビット線（ＢＬ）に結合するための結合トランジスタ（２０，２２）を有する。結合トランジスタは平均閾値電圧および最大閾値電圧を有する。ワード線ドライバ（３６）は該配列に結合されており、配列のメモリセルの選択した行をイネーブルする。センスイネーブル信号に応じて、センスアンプ（４６）は選択した行（ＷＬＢ）のメモリセル（１２）の状態を検出する。センスイネーブル回路は最大閾値電圧に基づく時間にセンスイネーブル信号を提供する。このタイミングによって低温動作ではセンスアンプ（４６）を十分に遅延させることができる一方、高温動作ではセンスイネーブル信号のタイミングを提供する際に単に平均閾値電圧を使用して通常得られるよりも速い動作を提供することができる。
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メモリアレイのそれぞれメモリビットセル（ＭＣ）は、レベルシフタ（１１２）を有する。それぞれメモリビットセルは、ｐ型電界効果書込トランジスタ（１２５，１２６）およびｎ型電界効果書込トランジスタ（１２１，１２３）を有するパスゲートを有する書込ポート（１２０）を有する。ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの制御電極は、共通のノード（ＷＬＢ）の一部として相互に接続している。さらにｐ型電界効果トランジスタの電流電極とｎ型電界効果トランジスタの電流電極とは、相互に接続し合い、共通のノード（１３５，１３６）を形成している。
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半導体装置（１０）およびこれを製造方法は、活性素子領域（１２）および隔離領域（１４）を提供する工程を含み、隔離領域は、活性素子領域との境界（３２）を形成する。パターン化ゲート材料（１６）は、境界の第１部分（３４）と第２（３６）部分との間において、活性素子領域と重なる。パターン化ゲート材料は、活性素子領域内において、チャネルを画定し、ゲート材料は、境界領域の第１部分および第２部分の付近において、境界の第１部分と第２部分との間よりも大きい（２４＋２６，２８＋３０）、ゲート材料の主要寸法に沿って中心線（１８）と直交するゲート長さ寸法を有する。チャネルは、境界の第１部分に隣接する第１端と、境界の第２部分に隣接する第２端とを含み、更に、チャネルの両端においてテーパが付けられたゲート長さ寸法によって特徴付けられる。
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データ処理システム（１０）および方法は、分岐先バッファ（ＢＴＢ）（１４）にエントリを割り当てるために提供される。方法は、データ処理装置（４０）において実行すべき分岐命令を受信する段階と、分岐先バッファが分岐命令に対応するエントリを含まないことを判定する段階と、割り当てのための分岐先バッファ内のエントリを特定する段階であって、分岐先バッファ内の特定されたエントリは、以前に受信された分岐命令に対するターゲット識別子（３０）および第１予測値（３２）を備える、前記エントリを特定する段階と、第１予測値と第２予測値との比較に基づいて分岐先バッファ内の特定されたエントリに前記分岐命令を割り当てるかどうかを判定する段階であって、第２予測値は、分岐履歴テーブル（ＢＨＴ）（２０）から生成される、前記分岐命令を割り当てるかどうかを判定する段階と、第２予測値が第１予測値と比べてより分岐する可能性大の予測を示す場合に特定されたエントリに分岐命令を割り当てる段階とを備える。
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半導体素子（１０）を半導体層内に、そして半導体層の上に形成する方法が実現される。トレンチ（１８，２０，２２）は、第１活性領域（２４，２６，２８，３０）に隣接して形成される。前記トレンチには、絶縁材料（３２，３４，３６）が充填される。マスクパターン（４８，５０，５２）を前記トレンチの中央部分の上に形成して、前記トレンチのうち、前記マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させる。前記トレンチの前記第１側部を掘り込むエッチングを行なう工程によって、第１窪み（５４，５６，５８，６０）が前記トレンチに残る。第１エピタキシャル領域（６２，６６）を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する。
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（ｉ）格納要求回路、（ｉｉ）情報単位と情報単位アドレスとを含む格納要求の生成に適合したプロセッサ、（ｉｉｉ）格納要求回路と高位メモリユニットとに接続されたキャッシュモジュールを含む書戻し割当システム。１つのキャッシュモジュールラインは各々１情報単位を格納すべく適合された複数のセグメントを含む。キャッシュモジュールラインの内容は複数のセグメントフェッチ動作を含むフェッチバーストの生成により高位メモリユニットから読み出される。格納要求回路はスヌーパとコントローラとを備える。スヌーパはフェッチバースト中にフェッチされているキャッシュラインのキャッシュセグメントのアドレスの一部を検出し、コントローラはキャッシュセグメントのアドレスの一部が情報単位アドレスの対応する一部とマッチする場合、フェッチバーストの完了前に情報単位を受信するようにキャッシュモジュールに要求を行うように適合されている。
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