ＰＭＯＳデバイス領域１１２、１１３内にシリコンゲルマニウムチャネル層２１を有する単一基板１５にデュアルゲート酸化物（ＤＧＯ）トランジスタデバイス５０、５２およびコアトランジスタデバイス５１、５３を集積するための方法および装置を記載する。各ＤＧＯトランジスタデバイス５０、５２は、金属ゲート２５と、第２の相対的により高い高Ｋ金属酸化物層２４から形成された上部ゲート酸化物領域６０、８６と、第１の相対的により低い高Ｋ誘電体層２２から形成された下部ゲート酸化領域５８、８４とを含む。また、各コアトランジスタデバイス５１、５３は、金属ゲートと、第２の相対的により高い高Ｋ金属酸化物層２４から形成されたコアゲート誘電層７２、９８とを含む。
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メモリ１０の選択された列にデータを書き込む方法は、第１列を選択するステップを含む。データ書き込みは、論理ハイを第１列の第１ビット線（ＢＬ０）に印加し、並びに論理ハイより低い第１電位を第１列の第２ビット線（ＢＬＢ０）に印加することによって開始される。第１電位が除去され、第２電位は第２ビット線に印加される。第２電位は第１電位より小さい。第１電位は接地（ＶＳＳ）であってもよく、第２電位は負電圧（ＶＮＥＧ）であってもよい。論理ローを受け取るビット線に対する書き込み電圧を減少することが、ビット線への書き込み能力を改善する。初めに論理ローを（接地であり得る）第１電位とし、次に印加された電圧を更に減少することによって、第２電位の電源に対する要求が低減される。
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容量式感知セル４０２の動作に関連し得る検出される差の容量に相当する電圧を取得するために容量−電圧インタフェース回路４００が用いられる。インタフェース回路４００は、容量式感知セル４０２、容量式感知セル４０２に選択的に接続するように適合されている演算増幅器４０８、演算増幅器４０８用のフィードバックキャパシタ４１２，４１４、演算増幅器４０８用の負荷キャパシタ４１６，４１８、及び容量式感知セル４０２、演算増幅器４０８、フィードバックキャパシタ４１２，４１４、及び負荷キャパシタ４１６，４１８に関連する、スイッチングアーキテクチャ１０８を含む。使用中、スイッチングアーキテクチャ１０８は、容量−電圧インタフェース回路４００を複数の様々なフェーズにおける動作のために再構成する。様々な動作フェーズによって、単一の演算増幅器４０８が容量−電圧変換及び電圧増幅の両方のために使用されることが可能となる。
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微細構造を有する微小電気機械システム（ＭＥＭＳ）デバイス２０は、ポリシリコン構造層に形成され、基板２２上に担持され、可動の微細構造を有するポリシリコン構造層４６を含む。微細構造２８が分離トレンチ５６に横方向に固定されるように、分離トレンチ５６は層４６を貫通して延びる。犠牲層２２は基板上に形成され、構造層４６は犠牲層２２上に形成される。ポリシリコン構造層４６を貫通してエッチングし、シリコンリッチ窒化物なような窒化物７２をトレンチ５６に堆積することによって、分離トレンチ５６が形成される。そして、微細構造２８は構造層４６に形成され、分離トレンチ５６の上方に電気接続部３０が形成される。基板２２から相隔たった分離した微細構造２８を有するＭＥＭＳデバイス２０を形成するために、犠牲層２２をその後除去する。
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【課題】 電界効果トランジスタのためのゲート・スタックを形成する方法を提供すること。
【解決手段】 方法は、第１及び第２の型の電界効果トランジスタに対して指定された半導体基板の領域を覆う第１の窒化チタン（ＴｉＮ）層の上に直接、金属含有層を形成することと、金属含有層の上に第２のＴｉＮ層のキャッピング層を形成することと、第１の型の電界効果トランジスタに対して指定された領域を覆う第１のＴｉＮ層の第１の部分のみを覆うように、第２のＴｉＮ層及び金属含有層をパターン形成してすることと、第１のＴｉＮ層の第１の部分をパターン形成された金属含有層の厚さの少なくとも一部で覆うことによりエッチングから保護する一方で、パターン形成によって露出された第１のＴｉＮ層の第２の部分をエッチング除去することと、第２の型の電界効果トランジスタに対して指定された半導体基板の領域を覆う第３のＴｉＮ層を形成することとを含む。 （もっと読む）

発振回路１０は、プッシュ−プッシュ型発振器１２と、差動出力部１４，１５と、第１、第２の出力回路１６，１８とを備える。プッシュ−プッシュ型発振器１２は第１、第２の分岐回路２０，２２を有する。第１、第２の分岐回路２０，２２の各々は共通のブリッジ回路２８にそれぞれの分圧分岐回路２４，２６を備える。第１、第２の分圧分岐回路２４，２６の各々は、直列に接続された一対のマイクロストリップライン３０，３２；３４，３６をそれぞれ備える。第１、第２の分圧分岐回路２４，２６の各々は、それぞれのタップＣ，Ｄを有する。両方のタップＣ，Ｄは、第１の容量性部材４２およびマイクロストリップラインのうちの少なくとも一方によって互いに接続されている。差動出力部は、第１、第２の出力端子１４，１５を備える。第１の出力端子１４は第１の出力回路１６を介して第１のノードＡに接続されている。第２の出力端子１５は第２の出力回路１８を介して第２のノードＢに接続されている。プッシュ−プッシュ型発振器１２の第１、第２のノードＡ，Ｂの各々は、第１、第２の分岐回路２０，２２の両方の共通のノードＡ，Ｂである。
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【課題】信頼性の高い集積回路を提供する。
【解決手段】集積回路２０は、基板２６を覆うパッシベーション層１８及び前記基板２６を覆うボンディングパッド２００を備え、該ボンディングパッド２００は、第１ボンディングワイヤを当該集積回路２０に接続するための第１ワイヤボンディング領域２０２と第２ボンディングワイヤを当該集積回路に接続するための第２ワイヤボンディング領域２０４とを含み、前記第１ワイヤボンディング領域２０２の少なくとも非周辺部分が前記パッシベーションの上に位置し、前記ボンディングパッド２００の下方にあるパッシベーション層が複数の開口を有し、前記基板２６は配線領域を有し、該配線領域の少なくとも一部は前記パッシベーションの上に位置する前記ボンディングパッド２００の一部の下に存在し、かつ前記配線領域の部分が前記複数の開口を介して前記ボンディングパッド２００に結合する。 （もっと読む）

無線アプリケーション用の５Ｗを超える電力で動作する高出力半導体素子（４００）は、高出力半導体素子の活性領域（４０４）を含む半導体基板（４０２）と、高出力半導体素子の活性領域にコンタクトを提供する、半導体基板上に形成された接触領域（４０８）と、半導体基板の一部を覆うように形成された誘電体層（４１２）と、高出力半導体素子に外部接続部を提供するリード線（５００、５０２）と、高出力半導体素子の活性領域とリード線との間の半導体基板上に形成されたインピーダンス整合回路網（５１０、５１２）であって、インピーダンス整合回路網は、誘電体層上に形成された複数の導体線（４１４）であって、活性領域の接触領域に高出力接続部を提供する、接触領域に結合された複数の導体線を含み、該複数の導体線はインピーダンス整合のための所定のインダクタンスを有する、インピーダンス整合回路網とを備える。
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共通する基板(45)上のアクティブデバイス領域４６及びボンドパッド（ＢＰ）領域６０を有する電子素子４４、４４’、４４”において、電子素子（４４、４４’、４４”）をより高い電力あるいは動作周波数、またはその両者にスケール化するように、ＢＰ(３５)とその相互接続部(４１)の寄生インピーダンスを減少するために、ＢＰ(３５)の下にある誘電体領域を有する。通常（例えば、酸化のみ）の誘電体領域３６’による機械的応力は、性能、製造歩留、パッド対装置の近接及び占有面積において不利な点を及ぼす可能がある。埋め込まれた、あるいは近くに配置された、もしくはその両者である誘電性材料７８、７８’、７８”より低い熱膨張係数の、電気的に分離された介在物６５、６５’、６５”を有する複合材料製の誘電体領域６２、６２’、６２”を備えることによって、不利な点を回避できる。シリコン基板(４５)において、ポリシリコンあるいは非晶質シリコンは、介在物(６５、６５’、６５”)に適しており、酸化シリコンは誘電体材料(７８、７８’、７８”) に適している。介在物（６５、６５’、６５”）は、誘電体材料(７８、７８’、７８”)によって分離され、その内部に封入される刀身のような形状を有することは望ましい。
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ＭＥＭＳまたはＮＥＭＳデバイス（２００）の可動構造（２０３）は、第１熱応答特性と第１機械応力応答特性とを有する機械層（２０４）を備えた機械構造と；第２熱応答特性と第２機械応力応答特性とを有する作動構造（２０２）と；第３熱応答特性と第３機械応力応答特性とを有する第１補償層（２０６）と；第４熱応答特性と第４機械応力応答特性とを有する第２補償層（２０７）とを有する。第１補償層（２０６）と第２補償層（２０７）とは、可動構造（２０３）の運動が温度変動に依存しないように、機械構造（２０４）と作動構造（２０２）とによる熱効果を補償するように構成される。かつ第１補償層（２０６）と第２補償層（２０７）とは、ＭＥＭＳまたはＮＥＭＳデバイスが非アクティブ状態のとき可動構造が所定量だけ歪むように、機械構造（２０４）と作動構造（２０２）とによる応力効果を調整するように構成される。
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