無線通信システムにおいて無線リンクを検知するための技術（３００）は、インジケータチャネルの第１のエラーレートを推定する（３０４）ことを含む。この場合、インジケータチャネルは制御チャネルのシンボル数を示す指標を含む。制御チャネルの第２のエラーレートも推定する（３０６）。そして、性能メトリックを提供するために、第１のエラーレートと第２のエラーレートとを結合する。（３０８）。性能メトリック３０８に基づき、無線リンクの問題が存在するか否かの判定を行う（３１０）。
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半導体基板（２１０）上に形成されたマイクロまたはナノ電気機械トランスデューサデバイス（２００）は、作動構造の作動に応答して運動可能に構成された可動構造（２０３）を有する。可動構造（２０３）は、第１熱応答特性を有する少なくとも１層の機械層を備えた機械構造（２０４）と、第１熱応答特性とは異なる第２熱応答特性を有する作動構造（２０２）の少なくとも１層と、少なくとも１層の熱補償層を備えた熱補償構造（２０６）とを含んでいる。熱補償構造（２０６）は、少なくとも１層の作動構造（２０２）とは異なり、可動構造（２０３）の運動が実質的に温度変化には依存しないように、機械層（２０４）と作動構造（２０２）とによって生み出される熱効果を補償するように構成されている。
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データ処理システム(10)及び動作方法はキャッシュ(26)に結合されたプロセッサ(30)を使用する。キャッシュ制御回路(38)は、キャッシュに結合され、誤り検出を行う。ユーザプログラマブルエラー処理制御レジスタ(48)は、キャッシュエラーが検出された際に行われるエラー処理のタイプを選択するための制御値を保存している。第1の値の制御値は、プロセッサにとって透明な(トランスペアレントな)キャッシュエラーの処理を可能にし、第2の値の制御値は、プロセッサにとって可視的である例外処理を可能にする。誤り訂正やキャッシュラインの無効化等を含む検出されたエラーに対する様々な代替処理が、他の値の制御値に応じて行われてもよい。
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通信ユニット（２００）は、コントローラ（２１７）と、一連の増幅段（３３０，３３２，３３４）の各々と動作可能に接続された複数の遅延要素を有する無線周波数信号経路と、を備え、コントローラ（２１７）は、増幅段（３３０，３３２，３３４）の各々をそれぞれ活性化するように構成される。活性化させることに応じて、複数の遅延要素のうちのいくつかの遅延要素が選択的に無線周波数信号経路に挿入され又は無線周波数信号経路からバイパスされて、無線周波数信号経路を介して供給される信号に適用される位相シフトを調整する。
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【課題】エリアを管理する管理者が望まない電子機器の動作をより確実に排除することができる電子機器、電子機器の制御方法、電子機器の制御プログラム及び電子機器のコントロール装置を提供する。
【解決手段】コントロール装置１０の制御部１１は、トリガー信号を受信すると、機能制御信号の送信を実行する。制御対象エリア内にある電子機器２０は、この機能制御信号を受信する。電子機器２０の制御部２１は、この機能制御信号に含まれる制御メッセージの設定条件に、現在の設定条件が一致しているか否かを判定し、一致していなかった場合には、現在の設定条件を利用者設定値として記録し、制御メッセージの設定条件に変更する。電子機器２０の制御部２１は、手動により設定条件が変更されると、機能制御信号を受信している場合には、制御メッセージの設定条件を維持する。制御部２１は、機能制御信号の受信が終了すると、利用者設定値に設定条件を戻す。 （もっと読む）

微小電子機械システム（ＭＥＭS）トランスデューサ９０が、相互直交方向９２，９４，９６の加速を検知するようになっている。ＭＥＭSトランスデューサ９０は、アンカーシステム１１６によって基板９８の上方につるして保持された試験質量１００を含む。アンカーシステム１１６は、方向９６の加速に応答して試験質量１００が回転軸１３２に関して回転することを可能とすべく、回転軸線１３２に関して試験質量１００を基板９８に枢動的に接続する。試験質量１００は、試験質量１００を通って延びる開口１１２を有する。開口１１２内には別の試験質量１４８が存在し、別のアンカーシステム１５２が基板９８の表面１０４の上方に試験質量１４８を保持する。アンカーシステム１５２が、少なくとも一つの方向９２または方向９４の加速に応答して、試験質量１４８が基板９８の表面１０４と実質的に平行に移動することを可能にする。
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【課題】スタンバイモードにおける集積回路のリーケージ電流を制限する小型かつ容易に集積できる電流制限回路を実現する。
【解決手段】電流制限回路７０はスタンバイモードで動作する間に携帯用無線装置１０のメモリ回路２４のリーケージ電流を制御する。第１の半導体ウエル６４が第２の半導体ウエル６６に配置されたメモリ回路２４を隔離する。スタンバイモードにおいて、電流制限回路は非導通モードに切り替えられ第２の半導体ウエル６４と第１の半導体ウエル６６で形成されるダイオードおよび基板６２と第２の半導体ウエル６４で形成されるダイオードのリーケージ電流を制限する。 （もっと読む）

処理コア（２０，４８）及びオンボードメモリ（３０，３２，６０，６２）をそれぞれ有する２つの集積回路ダイ（１２，１４）は、相互接続されて一体にパッケージ化されて、多チップモジュール（１０）を形成する。第１のダイ（１２）はプライマリであると考えられ、第２のダイ（１４）はセカンダリであると考えられ、インターポーザー（１６）を介して接続されている。第１及び第２のダイは同じ設計であってよいため、周辺装置（２８，５６）及びメモリなど同じリソースを有してよく、好適には共通のシステム相互接続プロトコルを有する。第２のダイのコアは使用不能とされるか、少なくとも低電力モードとされる。第１のダイは、第２のダイに対し相互接続を行うための最小の回路（３４，２６）を備える。第２のダイはいくつかの必要なインタフェース回路（５２）と、１つのアドレス変換器（５０）とを有する。その結果、第１のダイのコアは、第２の集積回路のメモリ及び他のリソースを用いるトランザクションを、そのメモリ及びリソースが第１のダイ上に存在する場合のように、実行することができる。
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方法は、半導体基板（１２）上にゲート材料の第一層（１８）を形成すること、第一層上にハードマスク層（２０）を形成すること、開口（２２）を形成すること、ハードマスク層上と開口内とに電荷蓄積層（２４）を形成すること、電荷蓄積層上にゲート材料の第二層（２６）を形成すること、ハードマスク層を被覆している、第二層の一部と電荷蓄積層の一部とを除去することであって、第二層の第二部分が開口内に残存している、除去すること、ハードマスク層上と第二部分上とに、第一ビットセル及び第二ビットセルの両方を画定するパターン化されたマスク層（２８、３０、３２）を形成すること、パターン化されたマスク層を用いて第一ビットセル及び第二ビットセルを形成することを含み、第一ビットセル及び第二ビットセルはそれぞれ、第一層から形成された選択ゲート（３８、４０）と、第二層から形成された制御ゲート（３４、３６）とを含む。
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データ処理システム（１０）は、対応する割込識別子（３１）と対応する割込ベクトル（３２）とにしたがってプロセッサ（２０）に割込要求（３０）を提供する割込コントローラ（１４）を備える。プロセッサ（２０）が割込を承認すると、プロセッサ（２０）は、割込承認（３３）にしたがって、割込識別子（３４）経由で割込コントローラ（１４）に、割込識別子（３１）と同じ値を返す。割込取得／非取得識別子（３５）もまた提供される。割込コントローラ（１４）とプロセッサ（２０）間の割込プロセスを調整するために使用される通信インターフェース（６０，４０，７０）は、非同期である。
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