一端が第１ボンディングパッド（１６）に接続される絶縁ワイヤ（１４）を第２ボンディングパッド（１８）にボンディングする改良型方法であって、この方法では、ボンディングワイヤ（１４）を保持するキャピラリ（２０）の先端を第２ボンディングパッド（１８）の表面の上を移動させて、ボンディングワイヤ（１４）をキャピラリ先端（２０）と第２ボンディングパッド（１８）との間で擦ってボンディングワイヤの絶縁を破り、ワイヤ（１４）の金属コアの少なくとも一部が第２ボンディングパッド（１８）に接触するようにする。次に、ワイヤ（１４）を第２ボンディングパッド（１８）に熱圧着ボンディングを使用して接着させる。キャピラリ（２０）の先端を粗くしてボンディングワイヤの絶縁が破れ易くなるようにする。
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調整された出力電圧を供給するための電圧調整回路（１３０）。電圧調整回路は、遠隔電圧の表示を比較して、制御信号（２９５）を供給するための電圧検出回路（２０５）を含む。電圧調整回路は、更に、制御信号に応答して出力電圧Ｖ_ＤＤを修正する調整器（２７０）を含む。
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ワードライン（１４）とディジットライン（１６）の間に、２つのビット（１８）と（２０）が挟まれており、様々な時間に電流波形（１０４）と（１０６）をワードラインとディジットラインに加え、磁界束ＨＷとＨＤによって、装置（１２）の有効磁気モーメントベクトル（８６）と（９４）を略１８０度回転させることができるように作られている磁気抵抗メモリ装置（１２）を提供する段階を含む、スケーラブル磁気抵抗メモリセルを切り替える方法が開示されている。各ビットは、非強磁性的に結合されているＮ個の強磁性層（３２）、（３４、４２）、（４４、６０）及び（６２、７２、７４）を含んでいる。Ｎの個数は、ビットの磁気切り替え量を変えるために調整することができる。一方又は両方のビットは、ワード及び／又はディジットラインの電流を調整することによってプログラムすることができる。 （もっと読む）

本発明はデバッグ回路（２０）に関し、特にデバッグ回路（２０）のセキュリティを確保する方法及び装置に関する。一の実施形態では、複数の不揮発性素子（３８）を使用して、デバッグ回路（２０）の少なくとも一部を選択的にディスエーブルにし、そして再イネーブルする。認証も使用することができる。本発明は、ＩＥＥＥが規定するＪＴＡＧデバッグインターフェースのような標準デバッグインターフェースを含むどのようなデバッグインターフェースも使用することができる。
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半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。
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半導体装置（１０）は、ワイヤボンディングのために周囲に多数のボンド・パッド（２４）を有する。半導体装置（１０）は、モジュール（１２）およびその他の回路を有するが、モジュール（１２）は検査のために他の回路よりも遥かに長い時間を必要とする。比較的少数のボンド・パッド（２０）、モジュール・ボンド・パッド（２０）が、少なくとも部分的に、内蔵自己検査（ＢＩＳＴ）（１６）回路を有する半導体装置によるモジュール検査のために必要である。これらのモジュール・ボンド・パッド（２２）の機能性は、半導体装置（１０）の上面上および内部に二重化されており、モジュール検査パッド（２２）は周辺のボンド・パッド（２４）よりも遥かに大きい。検査のために大きなパッド（２２）を有することにより、プローブ・ニードルを長くすることができ、したがって並行検査機能が向上する。機能性の二重化は、モジュール・ボンド・パッド（２０）およびモジュール検査パッド（２２）が互いに短絡しなくてよいように、検査パッド・インターフェースを介して達成する。
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本明細書にて提供されるトランスデューサは不釣合いのプルーフマス（５１）を備え、それは、互いに直交する少なくとも２方向の加速を感知するように構成されている。プルーフマス（５１）は、互いに対向する第１側部（６５）及び第２側部（６７）を備えており、それらは異なる重量をそれぞれ有している。
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故障で制御不能の処理ノードを含む分散システムにおいて処理ノードを接続する装置であって、信号を分散システムの別の処理ノードから受信する受信機手段と当該受信機手段に結合されたノード・ガーディアン手段とを備え、当該ノード・ガーディアン手段が、複数の一方向の入力信号を受信するスイッチ手段を含む。上記装置が更に、スイッチ手段に結合されて、複数の受信された入力信号を所定の論理関数に従って組み合わせる論理手段と、当該スイッチ手段に結合されて、複数の受信された入力信号の論理手段への印加を制御して、その場所での信号の受信を、分散システムの別の処理ノードからの制御不能の送信の処理ノードによる受信を低減するように制御する制御手段とを備える。
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アナログ変換器（６０）用に提供される方法及び装置。この装置は第１の冗長符号桁（ＲＳＤ）段（６２）と構成可能ブロック（６１）とを備える。構成可能ブロック（６１）は、シングルエンドアナログ信号をサンプリングするためのサンプル／ホールド回路に変更される。サンプリング信号は、その後、差動信号にスケーリング及び変換され、第１のＲＳＤ段（６２）に供給される。第１のＲＳＤ段（６２）はデジタル信号の大きさに対応したビット値を出力する。次の半クロックサイクルで、第１のＲＳＤ段（６２）は構成可能ブロック（６１）に供給する残留電圧を算出する。構成可能ブロック（６１）は第２の冗長符号桁段に変更され、第１のＲＳＤ段より供給された残留電圧の大きさに対応したビット値を発生する。第１及び第２のＲＳＤ段は、所望のビット分解能に達するまで、各々半クロックサイクルで論理値の発生を交互に繰り返す。構成可能ブロック（６１）は、その後、次の変換処理を開始するためにサンプル／ホールド回路に再変更される。
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半導体装置（５１）が提供される。装置（５１）は、コンタクトパッド（６１）を上部に有するダイ（５３）と、コンタクトパッド（６１）に電気的に接続されるベース部（６４）及び横方向延在部（６３）を有する再分配導電体（５９）と、再分配導電体（５９）に電気的に接続されるバンプコンタクト（６５）と、再分配導電体（５９）の横方向延在部（６３）及びダイ（５３）の間に配置されるパッシベーション層（５７）とを備える。好ましくは、再分配導電体（５９）は、渦巻形状を有し、十分な応力下で、パッシベーション層（５７）から剥離、即ち層間剥離して、パッシベーション層（５７）及びベース部（６４）に対して移動することにより、基板（６９）とダイ（５３）との間の機械的な応力を解放するように構成される。不具合を生じることなく、小さいＣＴＥ差による歪みに対処するバンプ及びコイル状の再分配導電体（５９）によって、アンダフィルを用いずに、又は追加のアセンブリ工程を経ることなく、ＤＣＡフリップチップの信頼性を高くすることができる。
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